KR20210113531A - 표시 장치 - Google Patents

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KR20210113531A
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안진성
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이성준
손세완
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Abstract

표시 장치는 기판, 기판 상에 배치되는 제1 액티브 패턴, 제1 액티브 패턴 상에 배치되고, 제1 액티브 패턴의 일부와 함께 제1 트랜지스터를 구성하는 제1 게이트 전극, 제1 액티브 패턴 상에 배치되고, 제1 액티브 패턴의 일부와 함께 제2 트랜지스터를 구성하는 제2 게이트 전극, 제1 및 제2 게이트 전극들 상에 배치되는 제2 액티브 패턴, 제2 액티브 패턴 상에 배치되고, 제2 액티브 패턴의 일부와 함께 제3 트랜지스터를 구성하는 제3 게이트 전극, 제2 액티브 패턴 상에 배치되고, 제1 게이트 전극과 접촉하는 제1 연결 패턴, 제1 연결 패턴 상에 배치되고, 제1 연결 패턴 및 제2 액티브 패턴과 접촉하는 제2 연결 패턴을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 연결 패턴을 포함하는 표시 장치에 관한 것이다.
일반적으로, 표시 장치에는 복수의 화소 구조물들이 배치된다. 상기 화소 구조물은 트랜지스터들, 적어도 하나의 스토리지 커패시터 및 발광 소자를 포함한다. 상기 트랜지스터들은 구동 전류를 발생시켜 발광 소자에 제공하는 제1 트랜지스터, 게이트 신호에 응답하여 데이터 전압을 상기 제1 트랜지스터로 전달하는 제2 트랜지스터 및 상기 제1 트랜지스터의 문턱 전압을 보상하는 제3 트랜지스터를 포함할 수 있다. 상기 표시 장치는 상기 데이터 전압을 상기 제2 트랜지스터로 전달하는 데이터 배선을 더 포함할 수 있다. 상기 제1 트랜지스터와 상기 제3 트랜지스터는, 상기 제1 트랜지스터와 상기 제3 트랜지스터 사이에 배치되는 연결 패턴을 통해 서로 전기적으로 연결될 수 있다.
한편, 상기 데이터 배선과 상기 연결 패턴 사이에 크로스토크 현상이 유발될 수 있다. 또한, 상기 연결 패턴이 차지하는 평면상 면적에 의해, 상기 화소 구조물의 평면상 면적을 감소시키는 데에 한계가 있다.
본 발명의 목적은 표시 품질이 향상된 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적으로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 제1 액티브 패턴, 상기 제1 액티브 패턴 상에 배치되고, 상기 제1 액티브 패턴의 일부와 함께 제1 트랜지스터를 구성하는 제1 게이트 전극, 상기 제1 액티브 패턴 상에 배치되고, 상기 제1 액티브 패턴의 일부와 함께 제2 트랜지스터를 구성하는 제2 게이트 전극, 상기 제1 및 제2 게이트 전극들 상에 배치되는 제2 액티브 패턴, 상기 제2 액티브 패턴 상에 배치되고, 상기 제2 액티브 패턴의 일부와 함께 제3 트랜지스터를 구성하는 제3 게이트 전극, 상기 제2 액티브 패턴 상에 배치되고, 상기 제1 게이트 전극과 전기적으로 접촉하는 제1 연결 패턴 및 상기 제1 연결 패턴 상에 배치되고, 상기 제1 연결 패턴 및 상기 제2 액티브 패턴과 전기적으로 접촉하는 제2 연결 패턴을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 연결 패턴은 상기 제3 게이트 전극과 동일한 층에 배치될 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 제1 연결 패턴 상에 배치되고, 정전압을 제공받는 차폐 패턴 및 상기 차폐 패턴 상에 배치되고, 상기 차폐 패턴과 중첩하며, 상기 제2 트랜지스터로 데이터 전압을 제공하는 데이터 배선을 더 포함할 수 있다.
일 실시예에 의하면, 상기 차폐 패턴은 상기 제1 연결 패턴과 중첩할 수 있다.
일 실시예에 의하면, 상기 차폐 패턴은 상기 데이터 배선 및 상기 제1 연결 패턴 사이에 배치될 수 있다.
일 실시예에 의하면, 상기 데이터 배선은 상기 제2 연결 패턴 상에 배치될 수 있다.
일 실시예에 의하면, 상기 정전압은 고전원 전압일 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 차폐 패턴 상에 배치되고, 상기 차폐 패턴으로 상기 고전원 전압을 제공하는 고전원 전압 배선을 더 포함할 수 있다.
일 실시예에 의하면, 상기 제2 연결 패턴은 상기 제1 연결 패턴과 부분적으로 중첩할 수 있다.
일 실시예에 의하면, 상기 제1 연결 패턴은 상기 제1 연결 패턴 및 상기 제1 게이트 전극 과 중첩하는 제1 콘택홀을 통해 상기 제1 게이트 전극과 접촉하고, 상기 제2 연결 패턴은 상기 제1 콘택홀과 중첩하지 않을 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 제1 게이트 전극 상에 배치되고, 개구를 포함하는 스토리지 커패시터 전극을 더 포함하고, 상기 제2 연결 패턴은 상기 개구와 중첩하지 않을 수 있다.
일 실시예에 의하면, 상기 제2 연결 패턴은 상기 제2 연결 패턴 및 상기 제1 연결 패턴과 중첩하는 제2 콘택홀을 통해 상기 제1 연결 패턴과 접촉할 수 있다.
일 실시예에 의하면, 상기 제2 연결 패턴은 상기 제2 연결 패턴 및 상기 제2 액티브 패턴과 중첩하는 제3 콘택홀을 통해 상기 제2 액티브 패턴과 접촉할 수 있다.
일 실시예에 의하면, 상기 제1 내지 제3 콘택홀들 각각은 서로 이격할 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 제2 액티브 패턴의 하부에 배치되고, 상기 제3 게이트 전극과 전기적으로 연결되는 제1 하부 게이트 전극을 더 포함하고, 상기 제3 게이트 전극은 섬 형상으로 배치될 수 있다.
일 실시예에 의하면, 상기 제1 하부 게이트 전극은 상기 제3 게이트 전극과 중첩할 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 제2 액티브 패턴 상에 배치되고, 상기 제2 액티브 패턴의 일부와 함께 제4 트랜지스터를 구성하는 제4 게이트 전극 및 상기 제2 액티브 패턴의 하부에 배치되고, 상기 제4 게이트 전극과 중첩하며, 상기 제4 게이트 전극과 전기적으로 연결되는 제2 하부 게이트 전극을 더 포함할 수 있다.
일 실시예에 의하면, 상기 제1 액티브 패턴은 다결정 실리콘을 포함하고, 상기 제2 액티브 패턴은 산화물 반도체를 포함할 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 제2 연결 패턴 상에 배치되고, 상기 제2 액티브 패턴과 중첩하는 광 차단 패턴을 더 포함할 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 제2 연결 패턴 상에 배치되고, 상기 제1 액티브 패턴과 중첩하며, 상기 제2 트랜지스터로 데이터 전압을 제공하는 연결 배선을 더 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 제1 연결 패턴 및 제2 연결 패턴을 통해 제1 트랜지스터의 게이트 단자와 제3 트랜지스터의 제1 단자를 전기적으로 연결시킬 수 있다. 또한, 상기 표시 장치는 상기 제1 연결 패턴을 차폐하는 차폐 패턴을 포함함으로써, 상기 제1 연결 패턴과 데이터 배선 사이의 크로스토크 현상을 방지할 수 있다. 나아가, 상기 제2 연결 패턴이 상기 제1 연결 패턴과 부분적으로 중첩함으로써, 상기 제2 연결 패턴의 평면상 면적이 감소될 수 있고, 화소 구조물의 평면상 면적이 감소될 수 있다. 따라서, 상기 표시 장치의 해상도가 증가될 수 있다.
다만, 본 발명의 효과는 상술한 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 표시 장치에 포함되는 연결 배선을 설명하기 위한 확대도이다.
도 3은 도 1의 표시 장치에 포함되는 화소 회로 및 유기 발광 소자의 일 예를 나타내는 회로도이다.
도 4 내지 도 16은 도 1의 표시 장치에 포함되는 화소 구조물을 설명하기 위한 레이아웃 도면들이다.
도 17은 도 16의 I-I'선을 따라 절단한 단면도이다.
도 18은 도 1의 표시 장치에 포함되는 제3 도전 패턴 및 제4 도전 패턴을 설명하기 위한 레이아웃 도면이다.
도 19는 도 18의 II-II'선을 따라 절단한 단면도이다.
도 20은 도 1의 표시 장치에 포함되는 제4 도전 패턴 및 제5 도전 패턴을 설명하기 위한 레이아웃 도면이다.
도 21은 도 20의 III-III'선을 따라 절단한 단면도이다.
도 22는 도 16의 IV-IV'선을 따라 절단한 단면도이다.
도 23은 도 16의 V-V'선을 따라 절단한 단면도이다.
도 24는 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 25는 도 24의 표시 장치에 포함되는 연결 배선을 설명하기 위한 확대도이다.
도 26은 도 24의 표시 장치에 포함되는 화소 회로 및 유기 발광 소자의 일 예를 나타내는 회로도이다.
도 27 내지 도 39는 도 24의 표시 장치에 포함되는 화소 구조물을 설명하기 위한 레이아웃 도면들이다.
도 40은 도 39의 VI-VI'선을 따라 절단한 단면도이다.
도 41은 도 39의 VII-VII'선을 따라 절단한 단면도이다.
도 42는 도 35의 VIII-VIII'선을 따라 절단한 단면도이다.
도 43은 도 35의 IX-IX'선을 따라 절단한 단면도이다.
도 44는 도 39의 X-X'선을 따라 절단한 단면도이다.
도 45는 도 39의 XI-XI'선을 따라 절단한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이고, 도 2는 도 1의 표시 장치에 포함되는 연결 배선을 설명하기 위한 확대도이며, 도 3은 도 1의 표시 장치에 포함되는 화소 회로 및 유기 발광 소자의 일 예를 나타내는 회로도이다.
도 1, 2 및 3을 참조하면, 표시 장치(10)는 표시 영역(DA), 상기 표시 영역(DA)을 둘러싸는 비표시 영역(NDA), 벤딩이 가능한 벤딩 영역(BA), 상기 표시 영역(DA)과 상기 벤딩 영역(BA) 사이의 주변 영역(SA) 및 패드 영역(PA)을 포함할 수 있다.
예를 들어, 상기 표시 영역(DA)에는 화소 구조물(PX)이 배치될 수 있고, 상기 비표시 영역(NDA)에는 상기 화소 구조물(PX)을 구동하기 위한 구동부가 배치될 수 있다. 예를 들어, 상기 패드 영역(PA)에는 패드부(PD) 및 데이터 구동부(DDV)가 배치될 수 있고, 상기 벤딩 영역(BA)은 가상의 벤딩축을 기준으로 벤딩될 수 있다. 예를 들어, 상기 주변 영역(SA)에는 상기 화소 구조물(PX)이 배치되지 않으므로, 상기 주변 영역(SA)의 제2 방향(D2)으로 연장하는 폭은 상기 표시 장치(10)의 데드 스페이스로 정의될 수 있다.
상기 표시 영역(DA)에는 상기 화소 구조물(PX) 및 상기 화소 구조물(PX)에 연결되는 데이터 배선(DL), 게이트 배선(GL), 발광 제어 배선(EML), 구동 전압 배선(PL) 및 연결 배선(CL)이 배치될 수 있다.
상기 데이터 배선(DL)은 상기 데이터 구동부(DDV)에 전기적으로 연결되고, 상기 제2 방향(D2)을 따라 연장될 수 있다. 상기 데이터 배선(DL)은 상기 데이터 구동부(DDV)로부터 데이터 전압(DATA)을 제공받아, 상기 화소 회로(PC)로 상기 데이터 전압(DATA)을 제공할 수 있다.
상기 게이트 배선(GL)은 게이트 구동부(GDV)에 연결되고, 상기 제2 방향(D2)과 교차하는 제1 방향(D1)을 따라 연장될 수 있다. 상기 게이트 배선(GL)은 게이트 구동부(GDV)로부터 게이트 신호를 제공받아, 상기 화소 회로(PC)로 상기 게이트 신호를 전달할 수 있다.
상기 발광 제어 배선(EML)은 발광 구동부(EDV)에 연결되고, 상기 제1 방향(D1)을 따라 연장될 수 있다. 상기 발광 제어 배선(EML)은 상기 발광 구동부(EDV)로부터 발광 제어 신호(EM)를 제공받아, 상기 화소 회로(PC)로 상기 발광 제어 신호(EM)을 제공할 수 있다. 예를 들어, 상기 발광 제어 신호(EM)의 활성화 구간은 상기 표시 장치(10)의 발광 구간일 수 있으며, 상기 발광 제어 신호(EM)의 비활성화 구간은 상기 표시 장치(10)의 비발광 구간일 수 있다.
상기 구동 전압 배선(PL)은 패드부(PD)에 연결되고, 상기 제2 방향(D2)을 따라 연장될 수 있다. 상기 구동 전압 배선(PL)은 상기 패드부(PD)로부터 고전원전압(ELVDD)을 제공받아, 화소 회로(PC)로 상기 고전원 전압(ELVDD)을 제공할 수 있다. 한편, 저전원전압(ELVSS)은 유기 발광 소자(OLED)의 대향 전극(예를 들어, 캐소드 전극)에 공통으로 제공될 수 있다.
상기 구동부는 상기 게이트 구동부(GDV), 상기 데이터 구동부(DDV), 상기 발광 구동부(EDV) 및 상기 패드부(PD)를 포함할 수 있다. 또한, 상기 구동부는 타이밍 제어부를 포함할 수 있으며, 상기 타이밍 제어부는 상기 게이트 구동부(GDV), 상기 데이터 구동부(DDV), 상기 발광 구동부(EDV) 및 상기 패드부(PD)를 제어할 수 있다.
상기 게이트 구동부(GDV)는 상기 패드부(PD)로부터 전압을 제공받아 상기 게이트 신호를 생성할 수 있다. 예를 들어, 상기 게이트 신호는 제1 게이트 신호(GW), 제2 게이트 신호(GC), 제3 게이트 신호(GI) 및 제4 게이트 신호(GB)를 포함할 수 있다.
상기 데이터 구동부(DDV)는 상기 발광 구간과 상기 비발광 구간에 대응하는 상기 데이터 전압(DATA)을 생성할 수 있다. 상기 발광 구동부(EDV)는 상기 패드부(PD)로부터 전압을 제공받아 상기 발광 제어 신호(EM)를 생성할 수 있다. 상기 패드부(PD)는 외부 장치와 전기적으로 연결되어, 상기 게이트 구동부(GDV), 상기 발광 구동부(EDV), 상기 구동 전압 배선(PL)으로 전압을 각각 제공할 수 있다.
한편, 도 1에서는 상기 게이트 구동부(GDV) 및 상기 발광 구동부(EDV)가 상기 표시 장치(10)의 좌측 및 우측에 각각 배치되는 것으로 도시하였으나, 본 발명은 이에 한정되지 아니한다.
또한, 도 1에서는 상기 데이터 구동부(DDV)가 상기 표시 장치(10)의 상기 비표시 영역(NDA)에 실장되는 것으로 도시하였으나, 본 발명은 이에 한정되지 아니한다. 예를 들어, 상기 데이터 구동부(DDV)는 별도의 가요성 인쇄 회로 기판(flexible printed circuit board)에 배치되고, 상기 패드부(PD)는 상기 가요성 인쇄 회로 기판과 전기적으로 연결될 수도 있다.
일 실시예에서, 도 2에 도시된 바와 같이, 상기 데이터 배선(DL) 및 상기 연결 배선(CL)은 상기 표시 영역(DA)에 배치될 수 있다. 예를 들어, 상기 표시 영역(DA)에는 제1 내지 제4 데이터 배선들(DL1, DL2, DL3, DL4), 제1 연결 배선(CL1) 및 제2 연결 배선(CL2)이 배치될 수 있다. 상기 제1 연결 배선(CL1)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 연장할 수 있고, 상기 데이터 구동부(DDV)와 상기 제1 데이터 배선(DL1)을 전기적으로 연결시킬 수 있다. 상기 제2 연결 배선(CL2)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 연장할 수 있고, 상기 데이터 구동부(DDV)와 상기 제2 데이터 배선(DL2)을 전기적으로 연결시킬 수 있다. 상기 제3 및 제4 데이터 배선들(DL3, DL4) 각각은 상기 데이터 구동부(DDV)와 연결될 수 있다. 상기 연결 배선(CL)이 상기 표시 영역(DA)에 배치됨으로써, 종래의 표시 장치에 비해 상기 주변 영역(SA)의 상기 제2 방향(D2)으로 연장하는 폭이 감소될 수 있다. 다시 말하면, 상기 표시 장치(10)의 데드 스페이스가 감소될 수 있다.
상기 화소 회로(PC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 스토리지 커패시터(CST) 및 부스팅 커패시터(CBS)를 포함할 수 있다. 상기 화소 회로(PC)는 상기 유기 발광 소자(OLED)와 전기적으로 연결되어, 상기 유기 발광 소자(OLED)로 구동 전류를 제공할 수 있다.
상기 유기 발광 소자(OLED)는 제1 단자(예를 들어, 애노드 단자) 및 제2 단자(예를 들어, 캐소드 단자)를 포함할 수 있으며, 상기 유기 발광 소자(OLED)의 상기 제1 단자는 상기 제6 트랜지스터(T6)을 매개로 상기 제1 트랜지스터(T1)에 연결되어 상기 구동 전류를 제공받고, 상기 제2 단자는 상기 저전원전압(ELVSS)을 제공받을 수 있다. 상기 유기 발광 소자(OLED)는 상기 구동 전류에 상응하는 휘도의 광을 생성할 수 있다.
상기 스토리지 커패시터(CST)는 제1 단자 및 제2 단자를 포함할 수 있다. 상기 스토리지 커패시터(CST)의 상기 제1 단자는 상기 제1 트랜지스터(T1)에 연결되고, 상기 스토리지 커패시터(CST)의 상기 제2 단자는 상기 고전원 전압(ELVDD)을 제공받을 수 있다. 상기 스토리지 커패시터(CST)는 상기 제1 게이트 신호(GW)의 비활성화 구간 동안 상기 제1 트랜지스터(T1)의 상기 게이트 단자의 전압 레벨을 유지할 수 있다.
상기 부스팅 커패시터(CBS)는 제1 단자 및 제2 단자를 포함할 수 있다. 상기 부스팅 커패시터(CBS)의 상기 제1 단자는 상기 스토리지 커패시터(CST)의 제1 단자에 연결되고, 상기 부스팅 커패시터(CBS)의 상기 제2 단자는 상기 제1 게이트 신호(GW)를 제공받을 수 있다. 상기 부스팅 커패시터(CBS)는 상기 제1 게이트 신호(GW)의 제공이 중단되는 시점에서 상기 제1 트랜지스터(T1)의 게이트 단자의 전압을 상승시킴으로써, 상기 게이트 단자의 전압강하를 보상할 수 있다.
제1 트랜지스터(T1)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 제1 트랜지스터(T1)의 상기 게이트 단자는 상기 스토리지 커패시터(CST)의 제1 단자에 연결될 수 있다. 상기 제1 트랜지스터(T1)의 상기 제1 단자는 상기 제2 트랜지스터(T2)에 연결되어 상기 데이터 전압(DATA)을 제공받을 수 있다. 상기 제1 트랜지스터(T1)의 상기 제2 단자는 상기 제6 트랜지스터(T6)을 매개로 상기 유기 발광 소자(OLED)에 연결되어 상기 구동 전류를 제공할 수 있다. 상기 제1 트랜지스터(T1)는 상기 게이트 단자와 상기 제1 단자 사이의 전압차에 기초하여 상기 구동 전류를 생성할 수 있다. 예를 들어, 상기 제1 트랜지스터(T1)는 구동 트랜지스터로 지칭될 수 있다.
상기 제2 트랜지스터(T2)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 제2 트랜지스터(T2)의 상기 게이트 단자는 상기 게이트 배선(GL)을 통해 상기 제1 게이트 신호(GW)를 제공받을 수 있다.
상기 제2 트랜지스터(T2)는 상기 제1 게이트 신호(GW)에 응답하여 턴온 또는 턴오프될 수 있다. 예를 들어, 상기 제2 트랜지스터(T2)가 PMOS 트랜지스터인 경우, 상기 제2 트랜지스터(T2)는 상기 제1 게이트 신호(GW)가 양의 전압 레벨을 가질 때 턴오프되고, 상기 제1 게이트 신호(GW)가 음의 전압 레벨을 가질 때 턴온될 수 있다. 상기 제2 트랜지스터(T2)의 상기 제1 단자는 상기 데이터 배선(DL)을 통해 상기 데이터 전압(DATA)을 제공받을 수 있다. 상기 제2 트랜지스터(T2)의 상기 제2 단자는 상기 제2 트랜지스터(T2)가 턴온되는 구간 동안, 상기 제1 트랜지스터(T1)의 제1 단자로 상기 데이터 전압(DATA)을 제공할 수 있다. 예를 들어, 상기 제2 트랜지스터(T2)는 스위칭 트랜지스터로 지칭될 수 있다.
상기 제3 트랜지스터(T3)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 제3 트랜지스터(T3)의 상기 게이트 단자는 상기 제2 게이트 신호(GC)를 제공받을 수 있다. 상기 제3 트랜지스터(T3)의 상기 제1 단자는 상기 제1 트랜지스터(T1)의 게이트 단자에 연결될 수 있다. 상기 제3 트랜지스터(T3)의 상기 제2 단자는 상기 제1 트랜지스터(T1)의 제2 단자에 연결될 수 있다.
상기 제3 트랜지스터(T3)는 상기 제2 게이트 신호(GC)에 응답하여 턴온 또는 턴오프될 수 있다. 예를 들어, 상기 제3 트랜지스터(T3)가 NMOS 트랜지스터인 경우, 상기 제3 트랜지스터(T3)는 상기 제2 게이트 신호(GC)가 양의 전압 레벨을 가질 때 턴온되고, 상기 제2 게이트 신호(GC)가 음의 전압 레벨을 가질 때 턴오프될 수 있다.
상기 제2 게이트 신호(GC)에 응답하여 상기 제3 트랜지스터(T3)가 턴온되는 구간 동안, 상기 제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있다. 상기 제1 트랜지스터(T1)가 다이오드 연결되므로, 상기 제1 트랜지스터(T1)의 게이트 단자와 상기 제1 트랜지스터(T1)의 제1 단자 사이에 상기 제1 트랜지스터(T1)의 문턱 전압만큼의 전압차가 발생할 수 있다. 이에 따라, 상기 제1 트랜지스터(T1)의 게이트 단자에는, 상기 제3 트랜지스터(T3)가 턴온되는 구간 동안 상기 제1 트랜지스터(T1)의 제1 단자에 제공된 상기 데이터 전압(DATA)에 상기 전압차만큼 합산된 전압이 상기 제1 트랜지스터(T1)의 게이트 단자에 제공될 수 있다. 따라서, 상기 제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 문턱 전압을 보상할 수 있다. 예를 들어, 상기 제3 트랜지스터(T3)는 보상 트랜지스터로 지칭될 수 있다.
상기 제4 트랜지스터(T4)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 제4 트랜지스터(T4)의 상기 게이트 단자는 상기 제3 게이트 신호(GI)를 제공받을 수 있다. 상기 제4 트랜지스터(T4)의 상기 제1 단자는 게이트 초기화 전압(VINT)을 제공받을 수 있다. 상기 제4 트랜지스터(T4)의 상기 제2 단자는 상기 제1 트랜지스터(T1)의 게이트 단자에 연결될 수 있다.
상기 제4 트랜지스터(T4)는 상기 제3 게이트 신호(GI)에 응답하여 턴온 또는 턴오프될 수 있다. 예를 들어, 상기 제4 트랜지스터(T4)가 NMOS 트랜지스터인 경우, 상기 제4 트랜지스터(T4)는 상기 제3 게이트 신호(GI)가 양의 전압 레벨을 가질 때 턴온되고, 상기 제3 게이트 신호(GI)가 음의 전압 레벨을 가질 때 턴오프될 수 있다.
상기 제4 트랜지스터(T4)가 상기 제3 게이트 신호(GI)에 턴온되는 구간 동안, 상기 제1 트랜지스터(T1)의 게이트 단자에는 상기 게이트 초기화 전압(VINT)이 제공될 수 있다. 이에 따라, 상기 제4 트랜지스터(T4)는 상기 제1 트랜지스터(T1)의 게이트 단자를 상기 게이트 초기화 전압(VINT)으로 초기화시킬 수 있다. 예를 들어, 상기 제4 트랜지스터(T4)는 게이트 초기화 트랜지스터로 지칭될 수 있다.
상기 제5 트랜지스터(T5)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 제5 트랜지스터(T5)의 상기 게이트 단자는 상기 발광 제어 신호(EM)를 제공받을 수 있다. 상기 제5 트랜지스터(T5)의 상기 제1 단자는 상기 고전원 전압(ELVDD)을 제공받을 수 있다. 상기 제5 트랜지스터(T5)의 상기 제2 단자는 상기 제1 트랜지스터(T1)의 제1 단자에 연결될 수 있다. 상기 발광 제어 신호(EM)에 응답하여 상기 제5 트랜지스터(T5)가 턴온되면, 상기 제5 트랜지스터(T5)는 상기 제1 트랜지스터(T1)에 상기 고전원 전압(ELVDD)을 제공할 수 있다.
상기 제6 트랜지스터(T6)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 제6 트랜지스터(T6)의 상기 게이트 단자는 상기 발광 제어 신호(EM)를 제공받을 수 있다. 상기 제6 트랜지스터(T6)의 상기 제1 단자는 상기 제1 트랜지스터(T1)의 제2 단자에 연결될 수 있다. 상기 제6 트랜지스터(T6)의 상기 제2 단자는 상기 유기 발광 소자(OLED)의 제1 단자에 연결될 수 있다. 상기 발광 제어 신호(EM)에 응답하여 상기 제6 트랜지스터(T6)가 턴온되면, 상기 제6 트랜지스터(T6)는 상기 제1 트랜지스터(T1)가 생성한 상기 구동 전류를 상기 유기 발광 소자(OLED)에 제공할 수 있다.
상기 제7 트랜지스터(T7)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 제7 트랜지스터(T7)의 상기 게이트 단자는 상기 제4 게이트 신호(GB)를 제공받을 수 있다. 상기 제7 트랜지스터(T7)의 상기 제1 단자는 애노드 초기화 전압(AINT)을 제공받을 수 있다. 상기 제7 트랜지스터(T7)의 상기 제2 단자는 상기 유기 발광 소자(OLED)의 제1 단자에 연결될 수 있다. 상기 제4 게이트 신호(GB)에 응답하여 상기 제7 트랜지스터(T7)가 턴온되면, 상기 제7 트랜지스터(T7)는 상기 유기 발광 소자(OLED)에 상기 애노드 초기화 전압(AINT)을 제공할 수 있다. 그에 따라, 상기 제7 트랜지스터(T7)는 상기 유기 발광 소자(OLED)의 제1 단자를 상기 애노드 초기화 전압(AINT)으로 초기화시킬 수 있다.
한편, 도 3에 도시된 상기 화소 회로(PC)의 연결 구조는 예시적인 것으로서 다양하게 변경될 수 있다. 예를 들어, 상기 화소 회로(PC)가 제3 내지 제7 트랜지스터들(T3, T4, T5, T6, T7) 및 부스팅 커패시터(CBS)를 포함하지 않는 경우, 상기 화소 회로(PC) 내 구성 요소들 간의 연결 구조는 상기 화소 회로(PC)가 포함하는 구성 요소들(즉, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 스토리지 커패시터(CST) 및 유기 발광 소자(OLED)) 간의 연결 구조를 형성하기 위해 변경될 수 있다.
도 4 내지 도 16은 도 1의 표시 장치에 포함되는 화소 구조물을 설명하기 위한 레이아웃 도면들이다.
도 4를 참조하면, 상기 화소 구조물(PX)은 기판(SUB) 및 상기 기판(SUB) 상에 배치되는 제1 액티브 패턴(1100)을 포함할 수 있다.
상기 기판(SUB)은 유리 기판, 석영 기판, 플라스틱 기판 등을 포함할 수 있다. 일 실시예에서, 상기 기판(SUB)은 플라스틱 기판을 포함할 수 있고, 이에 따라 상기 표시 장치(10)는 플렉서블한 특성을 가질 수 있다. 이 경우, 상기 기판(SUB)은 적어도 하나의 유기 필름층 및 적어도 하나의 배리어층이 번갈아 가며 적층된 구조를 가질 수 있다. 예를 들면, 상기 유기 필름층은 폴리이미드와 같은 유기 물질을 사용하여 형성될 수 있고, 상기 배리어층은 무기 물질을 사용하여 형성될 수 있다.
상기 기판(SUB) 상에는 버퍼층이 배치될 수 있다. 상기 버퍼층은 상기 기판(SUB)으로부터 금속 원자들이나 불순물들이 상기 제1 액티브 패턴 (1100)으로 확산되는 현상을 방지할 수 있다. 또한, 상기 버퍼층은 상기 제1 액티브 패턴(1100)을 형성하기 위한 결정화 공정 동안 열의 전달 속도를 조절하여 상기 제1 액티브 패턴(1100)을 균일하게 형성할 수 있다.
상기 제1 액티브 패턴(1100)은 상기 버퍼층 상에 배치될 수 있다. 일 실시예에서, 상기 제1 액티브 패턴(1100)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 상기 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다.
일 실시예에서, 상기 제1 액티브 패턴(1100)에는 이온이 선택적으로 주입될 수 있다. 예를 들어, 상기 제1 및 제2 트랜지스터들(T1, T2)이 상기 PMOS 트랜지스터들인 경우, 상기 제1 액티브 패턴(1100)은 상기 양이온이 주입되는 소스 영역과 드레인 영역 및 상기 양이온이 주입되지 않는 채널 영역을 포함할 수 있다.
제1 게이트 절연층(예를 들어, 도 17의 GI1)은 상기 제1 액티브 패턴(1100)을 덮으며, 상기 기판(SUB) 상에 배치될 수 있다. 상기 제1 게이트 절연층은 절연 물질을 포함할 수 있다. 예를 들어, 상기 제1 게이트 절연층은 실리콘 산화물, 실리콘 질화물, 티타늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다.
도 5 및 6을 참조하면, 제1 도전 패턴(1200)은 상기 제1 게이트 절연층 상에 배치될 수 있다. 상기 제1 도전 패턴(1200)은 제4 게이트 배선(1210), 제1 게이트 배선(1220), 제1 게이트 전극(1230) 및 발광 제어 배선(1240)을 포함할 수 있다.
상기 제4 게이트 배선(1210)은 상기 제1 액티브 패턴(1100)의 일부와 함께 상기 제7 트랜지스터(T7)를 구성할 수 있다. 이를 위해, 상기 제4 게이트 배선(1210)에는 상기 제4 게이트 신호(GB)가 제공될 수 있다.
상기 제1 게이트 배선(1220)은 상기 제1 액티브 패턴(1100)의 일부와 함께 상기 제2 트랜지스터(T2)를 구성할 수 있다. 이를 위해, 상기 제1 게이트 배선(1220)에는 상기 제1 게이트 신호(GW)가 제공될 수 있다.
상기 제1 게이트 전극(1230)은 상기 제1 액티브 패턴(1100)의 일부와 함께 상기 제1 트랜지스터(T1)를 구성할 수 있다. 상기 발광 제어 배선(1240)은 상기 제1 액티브 패턴(1100)의 일부와 함께 상기 제5 및 제6 트랜지스터들(T5, T6)을 구성할 수 있다.
예를 들어, 상기 제1 도전 패턴(1200)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 상기 제1 도전 패턴(1200)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있다.
제1 층간 절연층(예를 들어, 도 17의 ILD1)은 상기 제1 도전 패턴(1200)을 덮으며, 상기 제1 게이트 절연층 상에 배치될 수 있다. 상기 제1 층간 절연층은 절연 물질을 포함할 수 있다.
한편, 상기 제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7)은 도 3을 참조하여 설명한 제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7)과 실질적으로 동일할 수 있다. 예를 들어, 상기 제1 게이트 전극(1230)은 도 3을 참조하여 설명한 제1 트랜지스터(T1)의 게이트 단자에 대응할 수 있다.
또한, 도 3을 참조하여 설명한 게이트 단자들, 제1 단자들 및 제2 단자들은 후술할 도전 패턴들과 실질적으로 대응할 수 있다. 다만 이러한 대응 관계에 대하여는 자세히 설명하지 않기로 하며, 상기 대응 관계는 본 발명이 속하는 기술분야의 통상의 기술자에게 자명할 것이다.
도 7 및 8을 참조하면, 제2 도전 패턴(1300)은 상기 제1 층간 절연층 상에 배치될 수 있다. 상기 제2 도전 패턴(1300)은 애노드 초기화 전압 배선(1310), 제1 하부 게이트 전극(1320), 제2 하부 게이트 전극(1330) 및 스토리지 커패시터 전극(1340)을 포함할 수 있다.
상기 애노드 초기화 전압 배선(1310)은 상기 애노드 초기화 전압(AINT)을 상기 제7 트랜지스터(T7)에 제공할 수 있다.
상기 제1 하부 게이트 전극(1320)에는 상기 제3 게이트 신호(GI)가 제공될 수 있다. 일 실시예에서, 상기 제1 하부 게이트 전극(1320)은 상기 제1 방향(D1)을 따라 섬 형상으로 배치될 수 있다.
상기 제2 하부 게이트 전극(1330)에는 상기 제2 게이트 신호(GC)가 제공될 수 있다. 일 실시예에서, 상기 제2 하부 게이트 전극(1330)은 상기 제1 방향(D1)으로 연장될 수 있다. 또한, 상기 제2 하부 게이트 전극(1330)은 돌출부를 포함할 수 있다.
상기 스토리지 커패시터 전극(1340)은 상기 제1 게이트 전극(1230)과 함께 상기 스토리지 커패시터(CST)를 구성할 수 있다. 이를 위해, 상기 스토리지 커패시터 전극(1340)은 상기 제1 게이트 전극(1230)과 중첩할 수 있으며, 상기 스토리지 커패시터 전극(1340)에는 상기 고전원 전압(ELVDD)이 제공될 수 있다. 또한, 상기 스토리지 커패시터 전극(1340)은 개구(H)를 포함할 수 있다. 상기 개구(H)를 이용하여, 상기 제1 트랜지스터(T1)의 게이트 단자와 상기 제3 트랜지스터(T3)의 제1 단자가 서로 연결될 수 있다.
예를 들어, 상기 제2 도전 패턴(1300)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다.
제2 층간 절연층(예를 들어, 도 17의 ILD2)은 상기 제2 도전 패턴(1300)을 덮으며, 상기 제1 층간 절연층 상에 배치될 수 있다. 상기 제2 층간 절연층은 절연 물질을 포함할 수 있다.
도 9 및 10을 참조하면, 제2 액티브 패턴(1400)은 상기 제2 층간 절연층 상에 배치될 수 있다. 예를 들어, 상기 제2 액티브 패턴(1400)은 상기 제1 하부 게이트 전극(1320) 및 상기 제2 하부 게이트 전극(1330)과 중첩할 수 있다.
일 실시예에서, 상기 제2 액티브 패턴(1400)은 상기 제1 액티브 패턴(1100)과 서로 다른 층에 배치되고, 상기 제1 액티브 패턴(1100)과 중첩하지 않을 수 있다. 예를 들어, 상기 제2 액티브 패턴(1400)은 상기 제1 액티브 패턴(1100)과 별도로 형성될 수 있다. 예를 들어, 상기 제1 액티브 패턴(1100)은 상기 실리콘 반도체를 포함하고, 상기 제2 액티브 패턴(1400)은 산화물 반도체를 포함할 수 있다.
일 실시예에서, 상기 화소 구조물(PX)은 실리콘계 반도체 소자인 상기 제1, 제2, 제5, 제6 및 제7 트랜지스터들(T1, T2, T5, T6, T7) 및 산화물계 반도체 소자인 상기 제3 및 제4 트랜지스터들(T3, T4)을 동시에 포함할 수 있다. 예를 들어, 상기 제1, 제2, 제5, 제6 및 제7 트랜지스터들(T1, T2, T5, T6, T7)은 PMOS 트랜지스터이고, 상기 제3 및 제4 트랜지스터들(T3, T4)은 NMOS 트랜지스터일 수 있다.
제2 게이트 절연층(예를 들어, 도 17의 GI2)은 상기 제2 액티브 패턴(1400)을 덮으며, 상기 제2 층간 절연층 상에 배치될 수 있다. 상기 제2 게이트 절연층은 절연 물질을 포함할 수 있다.
도 11 및 12를 참조하면, 제3 도전 패턴(1500)은 상기 제2 게이트 절연층 상에 배치될 수 있다. 상기 제3 도전 패턴(1500)은 게이트 초기화 전압 배선(1510), 제3 게이트 전극(1520), 제2 게이트 전극(1530), 제1 연결 패턴(1540) 및 차폐 패턴(1550)을 포함할 수 있다.
상기 게이트 초기화 전압 배선(1510)은 상기 게이트 초기화 전압(VINT)을 상기 제4 트랜지스터(T4)로 제공할 수 있다.
상기 제3 게이트 전극(1520)은 상기 제2 액티브 패턴(1400)의 일부와 함께 상기 제4 트랜지스터(T4)를 구성할 수 있다. 이를 위해, 상기 제3 게이트 전극(1520)에는 상기 제3 게이트 신호(GI)가 제공될 수 있다.
일 실시예에서, 상기 제3 게이트 전극(1520)은 제3 콘택홀(CNT3)과 중첩할 수 있다. 상기 제3 게이트 전극(1520)은 상기 제3 콘택홀(CNT3)을 통해 상기 제1 하부 게이트 전극(1320)과 접촉할 수 있다.
상기 제2 게이트 전극(1530)은 상기 제2 액티브 패턴(1400)의 일부와 함께 상기 제3 트랜지스터(T3)를 구성할 수 있다. 이를 위해, 상기 제2 게이트 전극(1530)에는 상기 제2 게이트 신호(GC)가 제공될 수 있다.
일 실시예에서, 상기 제2 게이트 전극(1530)은 제2 콘택홀(CNT2)과 중첩할 수 있다. 상기 제2 게이트 전극(1530)은 상기 제2 콘택홀(CNT2)을 통해 상기 제2 하부 게이트 전극(1330)과 접촉할 수 있다. 예를 들어, 상기 제2 콘택홀(CNT)은 상기 제2 하부 게이트 전극(1330)의 상기 돌출부와 중첩할 수 있다.
상기 제1 연결 패턴(1540)은 상기 제1 트랜지스터(T1)의 게이트 단자와 상기 제3 트랜지스터(T3)의 제1 단자를 연결하기 위한 구성일 수 있다.
일 실시예에서, 상기 제1 연결 패턴(1540)은 상기 제1 게이트 전극(1230)과 접촉할 수 있다. 예를 들어, 상기 제1 연결 패턴(1540)은 제1 콘택홀(CNT1)과 중첩할 수 있다. 상기 제1 콘택홀(CNT1)은 상기 스토리지 커패시터 전극(1340)의 상기 개구(H)와 중첩할 수 있다. 상기 제1 연결 패턴(1540)은 상기 제1 콘택홀(CNT1)을 통해 상기 제1 게이트 전극(1230)과 접촉할 수 있다.
일 실시예에서, 상기 차폐 패턴(1550)은 평면 상에서 상기 제1 연결 패턴(1540)을 둘러싸도록 배치될 수 있다. 예를 들어, 상기 차폐 패턴(1550)이 배치될 공간을 확보하기 위해, 상기 제2 게이트 전극(1530)은 상기 제1 방향(D1)을 따라 섬 형상으로 배치될 수 있다.
제3 층간 절연층(예를 들어, 도 17의 ILD3)은 상기 제3 도전 패턴(1500)을 덮으며, 상기 제2 게이트 절연층 상에 배치될 수 있다. 상기 제3 층간 절연층은 절연 물질을 포함할 수 있다.
도 13 및 14를 참조하면, 제4 도전 패턴(1600)은 상기 제3 층간 절연층 상에 배치될 수 있다. 상기 제4 도전 패턴(1600)은 데이터 배선(1610), 고전원 전압 배선(1620), 제2 연결 패턴(1630), 제1 패드(1640), 애노드 초기화 전압 연결 패턴(1650), 게이트 초기화 전압 연결 패턴(1660) 및 보상 연결 패턴(1670)을 포함할 수 있다.
상기 데이터 배선(1610)에는 상기 데이터 전압(DATA)이 제공될 수 있다. 상기 데이터 배선(1610)은 상기 제2 트랜지스터(T2)로 상기 데이터 전압(DATA)을 제공할 수 있다. 예를 들어, 상기 데이터 배선(1610)은 도 2를 참조하여 설명한 제1 내지 제4 데이터 배선들(DL1, DL2, DL3, DL4) 중 어느 하나에 대응할 수 있다.
일 실시예에서, 상기 데이터 배선(1610)은 상기 차폐 패턴(1550)과 중첩할 수 있다. 이에 따라, 상기 차폐 패턴(1550)은 상기 제1 연결 패턴(1540)과 동일한 층에 배치되며, 상기 제1 연결 패턴(1540)과 상기 데이터 배선(1610) 사이에 배치될 수 있다.
상기 고전원 전압 배선(1620)에는 상기 고전원 전압(ELVDD)이 제공될 수 있다. 상기 고전원 전압 배선(1620)은 상기 제5 트랜지스터(T5)로 상기 고전원 전압(ELVDD)을 제공할 수 있다. 일 실시예에서, 상기 고전원 전압 배선(1620)은 상기 차폐 패턴(1550)으로 상기 고전원 전압(ELVDD)을 제공할 수 있다. 예를 들어, 상기 고전원 전압 배선(1620)은 도 1을 참조하여 설명한 구동 전압 배선(PL)에 대응할 수 있다.
상기 제1 및 제2 연결 패턴들(1540, 1630)은 상기 제1 트랜지스터(T1)의 게이트 단자와 상기 제3 트랜지스터(T3)의 제1 단자를 연결하기 위한 구성일 수 있다.
상기 제2 연결 패턴(1630)은 상기 제1 연결 패턴(1540) 상에 배치될 수 있다. 일 실시예에서, 상기 제2 연결 패턴(1630)은 상기 제1 연결 패턴(1540)과 부분적으로 중첩할 수 있다. 예를 들어, 상기 제2 연결 패턴(1630)은 상기 제1 콘택홀(CNT1)과 중첩하지 않을 수 있다. 또한, 상기 제2 연결 패턴(1630)은 상기 스토리지 커패시터 전극(1340)의 상기 개구(H)와 중첩하지 않을 수 있다.
일 실시예에서, 상기 제2 연결 패턴(1630)은 제4 콘택홀(CNT4) 및 제5 콘택홀(CNT5)과 중첩할 수 있다. 예를 들어, 상기 제4 콘택홀(CNT4)은 상기 제1 연결 패턴(1540)의 상면을 노출시킬 수 있다. 이에 따라, 상기 제2 연결 패턴(1630)은 상기 제1 연결 패턴(1540)과 접촉할 수 있다. 예를 들어, 상기 제5 콘택홀(CNT5)은 상기 제2 액티브 패턴(1400)의 상면을 노출시킬 수 있다. 이에 따라, 상기 제2 연결 패턴(1630)은 상기 제2 액티브 패턴(1400)과 접촉할 수 있다.
일 실시예에서, 상기 제1, 제4 및 제5 콘택홀들(CNT1, CNT4, CNT5)은 서로 이격할 수 있다. 구체적으로, 상기 제1 및 제4 콘택홀들(CNT1, CNT4)은 서로 이격할 수 있고, 그에 따라 상기 제2 연결 패턴(1630)이 최소한의 평면상 면적을 갖도록 형성될 수 있다.
상기 제1 패드(1640)은 상기 제6 트랜지스터(T6)의 제2 단자와 상기 유기 발광 소자(OLED)의 제1 단자를 연결시키기 위한 구성일 수 있다. 일 실시예에서, 상기 제1 패드(1640)은 상기 제2 연결 패턴(1630)과 일정 거리(DTC)만큼 이격할 수 있다. 예를 들어, 상기 제2 연결 패턴(1630)의 평면상 면적이 감소할수록, 상기 화소 구조물(PX)의 평면상 면적이 감소될 수 있다. 그에 따라, 상기 표시 장치(10)의 해상도가 증가될 수 있다.
상기 애노드 초기화 전압 연결 패턴(1650)은 상기 애노드 초기화 전압 배선(1310)과 상기 제1 액티브 패턴(1100)을 전기적으로 연결시킬 수 있다. 예를 들어, 상기 애노드 초기화 전압 배선(1310)으로 제공되는 상기 애노드 초기화 전압(AINT)은 상기 애노드 초기화 전압 연결 패턴(1650)을 통해 상기 제7 트랜지스터(T7)에 제공될 수 있다.
상기 게이트 초기화 전압 연결 패턴(1660)은 상기 게이트 초기화 전압 배선(1510)과 상기 제2 액티브 패턴(1400)을 전기적으로 연결시킬 수 있다. 예를 들어, 상기 게이트 초기화 전압 배선(1510)으로 제공되는 상기 게이트 초기화 전압(VINT)은 상기 게이트 초기화 전압 연결 패턴(1660)을 통해 상기 제4 트랜지스터(T4)에 제공될 수 있다. 일 실시예에서, 상기 게이트 초기화 전압 연결 패턴(1660)은 후술할 광 차단 패턴(도 15의 1730)으로 상기 게이트 초기화 전압(VINT)을 제공할 수도 있다.
상기 보상 연결 패턴(1670)은 상기 제2 액티브 패턴(1400)과 상기 제1 액티브 패턴(1100)을 전기적으로 연결시킬 수 있다. 예를 들어, 상기 제3 트랜지스터(T3)의 상기 제2 단자(예를 들어, 제3 트랜지스터의 드레인 단자)는 상기 보상 연결 패턴(1670)을 통해 상기 제1 트랜지스터(T1)의 상기 제2 단자(예를 들어, 제1 트랜지스터의 드레인 단자)와 연결될 수 있다.
제1 비아 절연층(예를 들어, 도 17의 VIA1)은 상기 제4 도전 패턴(1600)을 덮으며, 상기 제3 층간 절연층 상에 배치될 수 있다. 상기 제1 비아 절연층은 유기 절연 물질을 포함할 수 있다. 예를 들어, 상기 제1 비아 절연층은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등을 포함할 수 있다.
도 15 및 16을 참조하면, 제5 도전 패턴(1700)은 상기 제1 비아 절연층 상에 배치될 수 있다. 상기 제5 도전 패턴(1700)은 상기 제2 방향(D2)으로 연장하는 제1 연결 배선(1710), 상기 제1 방향(D1)으로 연장하는 제2 연결 배선(1720), 광 차단 패턴(1730) 및 제2 패드(1740)을 포함할 수 있다.
상기 제1 및 제2 연결 배선들(1710, 1720)에는 상기 데이터 전압(DATA)이 제공될 수 있다. 일 실시예에서, 상기 제1 및 제2 연결 배선들(1710, 1720)은 상기 표시 영역(DA)의 내부에 배치될 수 있다. 예를 들어, 상기 제1 및 제2 연결 배선들(1710, 1720)은 상기 제1 액티브 패턴(1100)과 중첩할 수 있다.
일 실시예에서, 상기 제1 및 제2 연결 배선들(1710, 1720)은 상기 데이터 배선(1610)으로 상기 데이터 전압(DATA)을 제공할 수 있다. 예를 들어, 상기 제1 및 제2 연결 배선들(1710, 1720)은 도 2를 참조하여 설명한 제1 및 제2 연결 배선들(CL1, CL2) 중 어느 하나에 대응할 수 있다.
일 실시예에서, 상기 광 차단 패턴(1730)은 상기 제2 액티브 패턴(1400)과 중첩할 수 있다. 예를 들어, 상기 제2 액티브 패턴(1400)은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체가 광에 노출되면, 상기 산화물 반도체를 포함하는 상기 제3 및 제4 트랜지스터들(T3, T4)을 통해 누설 전류가 발생될 수 있다. 예를 들어, 상기 광은 외광 또는 상기 유기 발광 소자(OLED)가 생성하는 광일 수 있다. 상기 광 차단 패턴(1730)은 상기 제2 액티브 패턴(1400)과 중첩함으로써, 상기 제2 액티브 패턴(1400)이 상기 광에 노출되지 않도록 할 수 있다.
일 실시예에서, 상기 광 차단 패턴(1730)에는 상기 게이트 초기화 전압(VINT)이 제공될 수 있다. 예를 들어, 상기 광 차단 패턴(1730)이 상기 게이트 초기화 전압 연결 패턴(1660)과 접촉함으로써, 상기 광 차단 패턴(1730)은 상기 게이트 초기화 전압(VINT)을 제공받을 수 있다.
상기 제1 및 제2 패드들(1640, 1740)은 상기 제6 트랜지스터(T6)의 제2 단자와 상기 유기 발광 소자(OLED)의 제1 단자를 연결시키기 위한 구성일 수 있다. 이를 위해, 상기 제2 패드(1740)은 상기 제1 패드(1640)과 부분적으로 중첩할 수 있다.
제2 비아 절연층(예를 들어, 도 21의 VIA2)은 상기 제5 도전 패턴(1700)을 덮으며, 상기 제1 비아 절연층 상에 배치될 수 있다. 상기 제2 비아 절연층은 유기 절연 물질을 포함할 수 있다.
또한, 상기 제2 비아 절연층 상에는 제1 전극(예를 들어, 도 21의 1810), 화소 정의막(예를 들어, 도 21의 PDL), 발광층(예를 들어, 도 21의 1820) 및 제2 전극(예를 들어, 도 21의 1830)이 순차적으로 배치될 수 있다. 일 실시예에서, 상기 제1 전극은 상기 유기 발광 소자(OLED)의 제1 단자와 대응할 수 있고, 상기 제2 전극은 상기 유기 발광 소자(OLED)의 제2 단자와 대응할 수 있다. 예를 들어, 상기 제1 전극은 상기 제2 패드(1740)과 접촉할 수 있다.
도 17은 도 16의 I-I'선을 따라 절단한 단면도이다. 예를 들어, 도 17은 제1 트랜지스터의 일부 및 제3 트랜지스터의 일부를 나타내는 단면도일 수 있다.
도 16 및 17을 참조하면, 상기 제1 액티브 패턴(1100), 상기 제1 게이트 전극(1230), 상기 스토리지 커패시터 전극(1340), 상기 제2 액티브 패턴(1400), 상기 제1 연결 패턴(1540), 상기 제2 연결 패턴(1630) 및 상기 광 차단 패턴(1730)이 순차적으로 배치될 수 있다.
일 실시예에서, 상기 제1 층간 절연층(ILD1), 상기 제2 층간 절연층(ILD2) 및 상기 제2 게이트 절연층(GI2)에는 상기 제1 콘택홀(CNT1)이 형성될 수 있다. 상기 제1 콘택홀(CNT1)은 상기 스토리지 커패시터 전극(1340)의 상기 개구(H) 및 상기 제1 연결 패턴(1540)과 중첩할 수 있다. 상기 제1 콘택홀(CNT1)은 상기 제1 게이트 전극(1230)의 상면을 노출시킬 수 있다.
일 실시예에서, 상기 제1 연결 패턴(1540)은 상기 제1 콘택홀(CNT1)을 통해 상기 제1 게이트 전극(1230)과 접촉할 수 있다.
일 실시예에서, 상기 제3 층간 절연층(ILD3)에는 상기 제4 콘택홀(CNT4)이 형성될 수 있다. 상기 제4 콘택홀(CNT4)은 상기 제1 연결 패턴(1540)과 중첩할 수 있다. 상기 제4 콘택홀(CNT4)은 상기 제1 연결 패턴(1540)의 상면을 노출시킬 수 있다. 또한, 상기 제4 콘택홀(CNT4)은 상기 제1 콘택홀(CNT1) 및 상기 개구(H)와 중첩하지 않을 수 있다.
일 실시예에서, 상기 제2 연결 패턴(1630)은 상기 제4 콘택홀(CNT4)을 통해 상기 제1 연결 패턴(1540)과 접촉할 수 있다. 예를 들어, 상기 제2 연결 패턴(1630)은 상기 제1 연결 패턴(1540)과 부분적으로 중첩할 수 있다. 구체적으로, 상기 제2 연결 패턴(1630)은 상기 제1 콘택홀(CNT1)과 중첩하지 않을 수 있다. 그에 따라, 상기 제2 연결 패턴(1630)의 평면상 면적이 감소할 수 있다. 따라서, 도 13을 참조하여 상술한 바와 같이, 상기 화소 구조물(PX)의 평면상 면적이 감소될 수 있고, 상기 표시 장치(10)의 해상도가 증가될 수 있다.
일 실시예에서, 상기 제2 게이트 절연층(GI2) 및 상기 제3 층간 절연층(ILD3)에는 상기 제5 콘택홀(CNT5)이 형성될 수 있다. 상기 제5 콘택홀(CNT5)은 상기 제2 액티브 패턴(1400)과 중첩할 수 있다. 상기 제5 콘택홀(CNT5)은 상기 제2 액티브 패턴(1400)의 상면을 노출시킬 수 있다.
일 실시예에서, 상기 제2 연결 패턴(1630)은 상기 제5 콘택홀(CNT5)을 통해 상기 제2 액티브 패턴(1400)과 접촉할 수 있다. 예를 들어, 상기 제5 콘택홀(CNT5)에 의해 노출되는 상기 제2 액티브 패턴(1400)의 일부는 상기 제3 트랜지스터(T3)의 제1 단자에 대응할 수 있다. 따라서, 상기 제1 트랜지스터(T1)의 게이트 단자와 상기 제3 트랜지스터(T3)의 제1 단자는 상기 제1 및 제2 연결 패턴들(1540, 1630)에 의해 서로 전기적으로 연결될 수 있다.
일 실시예에서, 상기 광 차단 패턴(1730)은 상기 제1 및 제2 연결 패턴들(1540, 1630)과 중첩할 수 있다.
도 18은 도 1의 표시 장치에 포함되는 제3 도전 패턴 및 제4 도전 패턴을 설명하기 위한 레이아웃 도면이고, 도 19는 도 18의 II-II'선을 따라 절단한 단면도이다.
도 18 및 19를 참조하면, 상기 차폐 패턴(1550)은 상기 제1 연결 패턴(1540)과 동일한 층에 배치되고, 상기 데이터 배선(1610)의 하부에 배치될 수 있다. 상기 고전원 전압(ELVDD)이 제공되는 상기 고전원 전압 배선(1620)은 상기 데이터 배선(1610)과 동일한 층에 배치될 수 있다.
일 실시예에서, 상기 차폐 패턴(1550)은 상기 제1 연결 패턴(1540)을 차폐(shielding)할 수 있다. 이를 위해, 상기 차폐 패턴(1550)에는 차폐가 제공될 수 있다. 예를 들어, 상기 차폐는 상기 고전원 전압(ELVDD)일 수 있다. 차폐 패턴(1550)에 상기 고전원 전압(ELVDD)이 제공됨으로써, 상기 차폐 패턴(1550)은 상기 제1 연결 패턴(1540)과 상기 데이터 배선(1610) 사이에 유발되는 크로스토크 현상을 방지할 수 있다. 이를 위해, 상기 차폐 패턴(1550)은 평면 상에서 상기 제1 연결 패턴(1540)을 둘러싸도록 배치될 수 있다. 그에 따라, 상기 차폐 패턴(1550)은 상기 데이터 배선(1610)과 중첩하며, 상기 제1 연결 패턴(1540)을 향해 연장될 수 있다.
도 20은 도 1의 표시 장치에 포함되는 제4 도전 패턴 및 제5 도전 패턴을 설명하기 위한 레이아웃 도면이고, 도 21은 도 20의 III-III'선을 따라 절단한 단면도이다.
도 20 및 21을 참조하면, 상기 제1 패드(1640)은 상기 제2 연결 패턴(1630)과 일정 거리(DTC')만큼 이격하여 배치될 수 있다. 상기 일정 거리(DTC')는 도 13을 참조하여 설명한 일정 거리(DCT)에 실질적으로 대응할 수 있다. 상술한 바와 같이, 상기 제2 연결 패턴(1630)은 상기 개구(H)와 중첩하지 않을 수 있고, 그에 따라 제2 연결 패턴(1640)의 평면상 면적이 감소될 수 있다. 따라서, 상기 화소 구조물(PX)의 평면상 면적이 감소될 수 있고, 상기 표시 장치(10)의 해상도가 증가될 수 있다.
도 22는 도 16의 IV-IV'선을 따라 절단한 단면도이다. 예를 들어, 도 22는 제3 트랜지스터를 설명하기 위한 단면도일 수 있다.
도 16 및 22를 참조하면, 상기 제2 액티브 패턴(1400)의 하부에는 상기 제2 하부 게이트 전극(1330)이 배치될 수 있고, 상기 제2 액티브 패턴(1400)의 상부에는 상기 제2 게이트 전극(1530)이 배치될 수 있다. 상기 제2 하부 게이트 전극(1330)과 상기 제2 게이트 전극(1530)은 상기 제2 콘택홀(CNT2)을 통해 서로 연결될 수 있다. 상기 광 차단 패턴(1730)은 상기 제2 액티브 패턴(1400)과 중첩할 수 있다.
상기 제2 하부 게이트 전극(1330)과 상기 제2 게이트 전극(1530)에는 상기 제2 게이트 신호(GC)가 제공될 수 있다. 상기 표시 장치(10)가 상기 제2 하부 게이트 전극(1330)을 포함함으로써, 상기 제3 트랜지스터(T3)의 턴온 특성 및/또는 턴오프 특성이 증가될 수 있다. 또한, 도 11에 도시된 바와 같이, 상기 제2 하부 게이트 전극(1330)에 의해 상기 제2 게이트 전극(1530)이 섬 형상으로 배치될 수 있다. 그에 따라, 상기 차폐 패턴(1550)이 배치될 공간이 확보될 수 있다.
도 23은 도 16의 V-V'선을 따라 절단한 단면도이다. 예를 들어, 도 22는 제4 트랜지스터를 설명하기 위한 단면도일 수 있다.
도 16 및 23을 참조하면, 상기 제2 액티브 패턴(1400)의 하부에는 상기 제1 하부 게이트 전극(1320)이 배치될 수 있고, 상기 제2 액티브 패턴(1400)의 상부에는 상기 제3 게이트 전극(1520)이 배치될 수 있다. 상기 제1 하부 게이트 전극(1320)과 상기 제3 게이트 전극(1520)은 상기 제3 콘택홀(CNT3)을 통해 서로 연결될 수 있다. 상기 광 차단 패턴(1730)은 상기 제2 액티브 패턴(1400)과 중첩할 수 있다. 예를 들어, 상기 광 차단 패턴(1730)은 상기 게이트 초기화 전압 연결 패턴(1660)과 접촉할 수 있고, 상기 게이트 초기화 전압 연결 패턴(1660)을 통해 상기 게이트 초기화 전압(VINT)을 제공받을 수 있다.
상기 제1 하부 게이트 전극(1320)과 상기 제3 게이트 전극(1520)에는 상기 제3 게이트 신호(GI)가 제공될 수 있다. 상기 표시 장치(10)가 상기 제1 하부 게이트 전극(1320)을 포함함으로써, 상기 제4 트랜지스터(T4)의 턴온 특성 및/또는 턴오프 특성이 증가될 수 있다.
본 발명의 표시 장치(10)는 제1 연결 패턴(1540) 및 제2 연결 패턴(1630)을 통해 제1 트랜지스터의 게이트 단자와 제3 트랜지스터의 제1 단자를 전기적으로 연결시킬 수 있다. 또한, 상기 표시 장치(10)는 상기 제1 연결 패턴(1540)을 차폐하는 차폐 패턴(1550)을 포함함으로써, 상기 제1 연결 패턴(1540)과 데이터 배선(1610) 사이의 크로스토크 현상을 방지할 수 있다. 나아가, 상기 제2 연결 패턴(1630)이 상기 제1 연결 패턴(1540)과 부분적으로 중첩함으로써, 상기 제2 연결 패턴(1630)의 평면상 면적이 감소될 수 있고, 상기 표시 장치(10)의 해상도가 증가될 수 있다.
도 24는 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 평면도이고, 도 25는 도 24의 표시 장치에 포함되는 연결 배선을 설명하기 위한 확대도이며, 도 26은 도 24의 표시 장치에 포함되는 화소 회로 및 유기 발광 소자의 일 예를 나타내는 회로도이다. 예를 들어, 도 25는 도 24의 A 영역을 확대한 확대도일 수 있다.
도 24, 25 및 26을 참조하면, 표시 장치(20)는 표시 영역(DA), 상기 표시 영역(DA)을 둘러싸는 비표시 영역(NDA), 벤딩이 가능한 벤딩 영역(BA), 상기 표시 영역(DA)과 상기 벤딩 영역(BA) 사이의 주변 영역(SA) 및 패드 영역(PA)을 포함할 수 있다.
예를 들어, 상기 표시 영역(DA)에는 화소 구조물(PX)이 배치될 수 있고, 상기 비표시 영역(NDA)에는 상기 화소 구조물(PX)을 구동하기 위한 구동부가 배치될 수 있다. 예를 들어, 상기 패드 영역(PA)에는 패드부(PD) 및 데이터 구동부(DDV)가 배치될 수 있고, 상기 벤딩 영역(BA)은 가상의 벤딩축을 기준으로 벤딩될 수 있다. 예를 들어, 상기 주변 영역(SA)에는 상기 화소 구조물(PX)이 배치되지 않으므로, 상기 주변 영역(SA)의 제2 방향(D2)으로 연장하는 폭은 상기 표시 장치(20)의 데드 스페이스로 정의될 수 있다.
상기 표시 영역(DA)에는 상기 화소 구조물(PX) 및 상기 화소 구조물(PX)에 연결되는 데이터 배선(DL), 게이트 배선(GL), 발광 제어 배선(EML), 구동 전압 배선(PL) 및 연결 배선(FL)이 배치될 수 있다. 다만, 상기 데이터 배선(DL), 상기 게이트 배선(GL), 상기 발광 제어 배선(EML) 및 상기 구동 전압 배선(PL)은 도 1을 참조하여 설명한 상기 데이터 배선(DL), 상기 게이트 배선(GL), 상기 발광 제어 배선(EML) 및 상기 구동 전압 배선(PL)과 실질적으로 동일할 수 있다.
상기 연결 배선(FL)은 상기 데이터 구동부(DDV) 및 상기 데이터 배선(DL)에 전기적으로 연결될 수 있다. 상기 연결 배선(FL)은 상기 데이터 구동부(DDV)로부터 데이터 전압(DATA)을 제공받아, 상기 데이터 배선(DL)으로 상기 데이터 전압(DATA)을 제공할 수 있다.
상기 구동부는 상기 게이트 구동부(GDV), 상기 데이터 구동부(DDV), 상기 발광 구동부(EDV) 및 상기 패드부(PD)를 포함할 수 있다. 또한, 상기 구동부는 타이밍 제어부를 포함할 수 있으며, 상기 타이밍 제어부는 상기 게이트 구동부(GDV), 상기 데이터 구동부(DDV), 및 상기 발광 구동부(EDV)를 제어할 수 있다. 다만, 상기 게이트 구동부(GDV), 상기 데이터 구동부(DDV), 상기 발광 구동부(EDV), 상기 패드부(PD) 및 상기 타이밍 제어부는 도 1을 참조하여 설명한 상기 게이트 구동부(GDV), 상기 데이터 구동부(DDV), 상기 발광 구동부(EDV), 상기 패드부(PD) 및 상기 타이밍 제어부와 실질적으로 동일할 수 있다.
일 실시예에서, 도 25에 도시된 바와 같이, 상기 데이터 배선(DL) 및 상기 연결 배선(FL)은 상기 표시 영역(DA)에 배치될 수 있다. 예를 들어, 상기 표시 영역(DA)에는 제1 내지 제4 데이터 배선들(DL1, DL2, DL3, DL4), 제1 연결 배선(FL1) 및 제2 연결 배선(FL2)이 배치될 수 있다. 예를 들어, 상기 연결 배선(FL)은 상기 데이터 구동부(DDV)와 상기 데이터 배선(DL)을 전기적으로 연결시키는 팬-아웃 배선일 수 있다.
예를 들어, 상기 화소 구조물(PX)은 상기 제1 방향(D1)을 따라 배치되는 제1 내지 제4 화소 구조물들을 포함할 수 있다. 상기 제1 데이터 배선(DL1)은 상기 제1 화소 구조물과 연결되고, 상기 제2 데이터 배선(DL2)은 상기 제2 화소 구조물과 연결되며, 상기 제3 데이터 배선(DL3)은 상기 제3 화소 구조물과 연결되고, 상기 제4 데이터 배선(DL4)은 상기 제4 화소 구조물과 연결될 수 있다.
일 실시예에서, 상기 제1 연결 배선(FL1)은 제1 수직 연결 배선(VFL1) 및 제1 수평 연결 배선(HFL1)을 포함할 수 있고, 상기 제2 연결 배선(FL2)은 제2 수직 연결 배선(VFL2) 및 제2 수평 연결 배선(HFL2)을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 수직 연결 배선들(VFL1, VFL2)은 상기 제2 방향(D2)으로 연장할 수 있고, 상기 제1 및 제2 수평 연결 배선들(HFL1, HFL2)은 상기 제1 방향(D1)으로 연장할 수 있다.
상기 제1 연결 배선(FL1)은 상기 데이터 구동부(DDV)와 상기 제1 데이터 배선(DL1)을 전기적으로 연결시킬 수 있다. 예를 들어, 제1 데이터 전압은 상기 제1 연결 배선(FL1) 및 상기 제1 데이터 배선(DL1)을 통해 상기 제1 화소 구조물로 제공될 수 있다.
구체적으로, 상기 제1 수직 연결 배선(VFL1)은 제1 입력 배선(SCL1)과 연결되고, 상기 제1 입력 배선(SCL1)은 제1 벤딩 전달 배선(BCL1)과 연결되며, 상기 제1 벤딩 전달 배선(BCL1)은 제1 출력 배선(DCL1)과 연결될 수 있다.
예를 들어, 상기 제1 수직 연결 배선(VFL1)은 상기 주변 영역(SA)으로부터 상기 표시 영역(DA)으로 연장되고, 제1 층(예를 들어, 도 38의 제5 도전 패턴(2700)이 형성되는 층)에 형성될 수 있다. 상기 제1 입력 배선(SCL1)은 상기 주변 영역(SA)에 배치되고, 상기 제1 층보다 하부에 배치되는 제2 층(예를 들어, 도 29의 제1 도전 패턴(2200)이 형성되는 층)에 형성될 수 있다. 상기 제1 벤딩 전달 배선(BCL1)은 상기 벤딩 영역(BA)에 배치되고, 상기 제1 층에 형성될 수 있다. 상기 제1 출력 배선(DCL1)은 상기 패드 영역(PA)에 배치되고, 상기 데이터 구동부(DDV)로부터 상기 제1 데이터 전압을 제공받을 수 있다.
상기 제2 연결 배선(FL2)은 상기 데이터 구동부(DDV)와 상기 제2 데이터 배선(DL2)을 전기적으로 연결시킬 수 있다. 예를 들어, 제2 데이터 전압은 상기 제2 연결 배선(FL2) 및 상기 제2 데이터 배선(DL2)을 통해 상기 제2 화소 구조물로 제공될 수 있다.
구체적으로, 상기 제2 수직 연결 배선(VFL2)은 제2 입력 배선(SCL2)와 연결되고, 상기 제2 입력 배선(SCL2)는 제2 벤딩 전달 배선(BCL2)과 연결되며, 상기 제2 벤딩 전달 배선(BCL2)은 제2 출력 배선(DCL2)와 연결될 수 있다. 다만, 상기 제2 수직 연결 배선(VFL2), 상기 제2 입력 배선(SCL2), 상기 제2 벤딩 전달 배선(BCL2) 및 상기 제2 출력 배선(DCL2)의 구조는 상기 제1 수직 연결 배선(VFL1), 상기 제1 입력 배선(SCL1), 상기 제1 벤딩 전달 배선(BCL1) 및 상기 제1 출력 배선(DCL1)의 구조와 실질적으로 동일하므로, 자세한 설명은 생략하기로 한다.
상기 제3 데이터 배선(DL3)은 상기 데이터 구동부(DDV)와 연결될 수 있다. 예를 들어, 제3 데이터 전압은 상기 제3 데이터 배선(DL3)을 통해 상기 제3 화소 구조물로 제공될 수 있다.
구체적으로, 상기 제3 데이터 배선(DL3)은 제3 입력 배선(SCL3)과 연결되고, 상기 제3 입력 배선(SCL3)은 제3 벤딩 전달 배선(BCL3)과 연결되며, 상기 제3 벤딩 전달 배선(BCL3)은 제3 출력 배선(DCL3)과 연결될 수 있다.
예를 들어, 상기 제3 데이터 배선(DL3)은 상기 주변 영역(SA)으로부터 상기 표시 영역(DA)으로 연장되고, 상기 제1 층에 형성될 수 있다. 상기 제3 입력 배선(SCL3)은 상기 주변 영역(SA)에 배치되고, 상기 제1 층보다 하부에 배치되는 제3 층(예를 들어, 도 30의 제2 도전 패턴(2300)이 형성되는 층)에 형성될 수 있다. 상기 제3 벤딩 전달 배선(BCL3)은 상기 벤딩 영역(BA)에 배치되고, 상기 제1 층에 형성될 수 있다. 상기 제3 출력 배선(DCL3)은 상기 패드 영역(PA)에 배치되고, 상기 데이터 구동부(DDV)로부터 상기 제3 데이터 전압을 제공받을 수 있다.
상기 제4 데이터 배선(DL4)은 상기 데이터 구동부(DDV)와 연결될 수 있다. 예를 들어, 상기 제4 데이터 전압은 상기 제4 데이터 배선(DL4)을 통해 상기 제4 화소 구조물로 제공될 수 있다.
구체적으로, 상기 제4 데이터 배선(DL4)은 제4 입력 배선(SCL4)와 연결되고, 상기 제4 입력 배선(SCL4)는 제4 벤딩 전달 배선(BCL4)과 연결되며, 상기 제4 벤딩 전달 배선(BCL4)은 제4 출력 배선(DCL4)과 연결될 수 있다. 다만, 상기 제4 데이터 배선(DL4), 상기 제4 입력 배선(SCL4), 상기 제4 벤딩 전달 배선(BCL4) 및 상기 제4 출력 배선(DCL4)의 구조는 상기 제3 데이터 배선(DL3), 상기 제3 입력 배선(SCL3), 상기 제3 벤딩 전달 배선(BCL3) 및 상기 제3 출력 배선(DCL3)의 구조와 실질적으로 동일하므로, 자세한 설명은 생략하기로 한다.
일 실시예에서, 상기 제2 층은 상기 제3 층의 하부에 배치될 수 있다. 예를 들어, 상기 제1 및 제2 입력 배선들(SCL1, SCL2)은 상기 제3 및 제4 입력 배선들(SCL3, SCL4)의 하부에 배치될 수 있다. 그에 따라, 상기 주변 영역(SA)의 상기 제2 층(또는, 상기 주변 영역(SA)의 상기 제3 층)의 공간이 확보될 수 있고, 상기 주변 영역(SA)에는 추가적인 배선들이 더 배치될 수 있다. 다만, 본 발명은 이에 한정되지 아니하며, 상술한 배선들의 연결 구조 및 배치 위치는 필요에 따라 설정될 수 있다.
상기 연결 배선(FL)이 상기 표시 영역(DA)에 배치됨으로써, 본 발명의 표시 장치(20)는 종래의 표시 장치에 비해 상기 주변 영역(SA)의 상기 제2 방향(D2)으로 연장하는 폭이 감소될 수 있다. 다시 말하면, 상기 표시 장치(20)의 데드 스페이스가 감소될 수 있다.
상기 화소 회로(PC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 스토리지 커패시터(CST) 및 부스팅 커패시터(CBS)를 포함할 수 있다. 상기 화소 회로(PC)는 상기 유기 발광 소자(OLED)와 전기적으로 연결되어, 상기 유기 발광 소자(OLED)로 구동 전류를 제공할 수 있다. 다만, 상기 화소 회로(PC) 및 상기 유기 발광 소자(OLED)는 도 3을 참조하여 설명한 상기 화소 회로(PC) 및 상기 유기 발광 소자(OLED)와 실질적으로 동일할 수 있다.
도 27 내지 도 39는 도 24의 표시 장치에 포함되는 화소 구조물을 설명하기 위한 레이아웃 도면들이다.
도 27을 참조하면, 상기 표시 장치(20)는 상기 화소 구조물(PX) 및 상기 화소 구조물(PX)에 인접하는 대칭 화소 구조물(PX1)을 포함할 수 있다. 예를 들어, 상기 대칭 화소 구조물(PX1)의 구조는 상기 화소 구조물(PX)의 구조를 가상의 대칭 라인(SL)을 기준으로 대칭시킨 구조와 실질적으로 동일할 수 있다. 이하에서는, 설명의 편의를 위해 상기 화소 구조물(PX)에 대하여 설명한다.
도 28을 참조하면, 상기 화소 구조물(PX)은 기판(SUB) 및 상기 기판(SUB) 상에 배치되는 제1 액티브 패턴(2100)을 포함할 수 있다.
상기 기판(SUB)은 유리 기판, 석영 기판, 플라스틱 기판 등을 포함할 수 있다. 일 실시예에서, 상기 기판(SUB)은 플라스틱 기판을 포함할 수 있고, 이에 따라 상기 표시 장치(20)는 플렉서블한 특성을 가질 수 있다. 이 경우, 상기 기판(SUB)은 적어도 하나의 유기 필름층 및 적어도 하나의 배리어층이 번갈아 가며 적층된 구조를 가질 수 있다. 예를 들면, 상기 유기 필름층은 폴리이미드와 같은 유기 물질을 사용하여 형성될 수 있고, 상기 배리어층은 무기 물질을 사용하여 형성될 수 있다.
상기 기판(SUB) 상에는 버퍼층이 배치될 수 있다. 상기 버퍼층은 상기 기판(SUB)으로부터 금속 원자들이나 불순물들이 상기 제1 액티브 패턴 (1100)으로 확산되는 현상을 방지할 수 있다. 또한, 상기 버퍼층은 상기 제1 액티브 패턴(2100)을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절하여 상기 제1 액티브 패턴(2100)을 균일하게 형성할 수 있다.
상기 제1 액티브 패턴(2100)은 상기 버퍼층 상에 배치될 수 있다. 일 실시예에서, 상기 제1 액티브 패턴(2100)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 상기 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다.
일 실시예에서, 상기 제1 액티브 패턴(2100)에는 이온이 선택적으로 주입될 수 있다. 예를 들어, 상기 제1 및 제2 트랜지스터들(T1, T2)이 상기 PMOS 트랜지스터들인 경우, 상기 제1 액티브 패턴(2100)은 양이온이 주입되는 소스 영역과 드레인 영역 및 상기 양이온이 주입되지 않는 채널 영역을 포함할 수 있다.
제1 게이트 절연층(예를 들어, 도 40의 GI1)은 상기 제1 액티브 패턴(2100)을 덮으며, 상기 기판(SUB) 상에 배치될 수 있다. 상기 제1 게이트 절연층은 절연 물질을 포함할 수 있다. 예를 들어, 상기 제1 게이트 절연층은 실리콘 산화물, 실리콘 질화물, 티타늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다.
도 29를 참조하면, 제1 도전 패턴(2200)은 상기 제1 게이트 절연층 상에 배치될 수 있다. 상기 제1 도전 패턴(2200)은 제1 게이트 배선(2210), 게이트 전극(2220), 제2 게이트 배선(2230)을 포함할 수 있다.
상기 제1 게이트 배선(2210)은 상기 제1 액티브 패턴(2100) 상에 배치되고, 상기 제1 방향(D1)으로 연장할 수 있다. 예를 들어, 상기 제1 게이트 배선(2210)은 상기 제1 액티브 패턴(2100)의 일부와 함께 상기 제2 트랜지스터(T2)를 구성할 수 있다. 이를 위해, 상기 제1 게이트 배선(2210)에는 상기 제1 게이트 신호(GW)가 제공될 수 있다.
예를 들어, 상기 제1 게이트 배선(2210)은 상기 제1 액티브 패턴(2100)의 다른 일부와 함께 상기 제7 트랜지스터(T7)을 구성할 수 있다. 이를 위해, 상기 제1 게이트 배선(2210)에는 상기 제4 게이트 신호(GB)가 제공될 수 있다. 예를 들어, 상기 제1 게이트 신호(GW)와 상기 제4 게이트 신호(GB)는 시간차를 두고 실질적으로 동일한 파형을 가질 수 있다.
상기 게이트 전극(2220)은 상기 제1 액티브 패턴(2100)의 일부와 함께 상기 제1 트랜지스터(T1)를 구성할 수 있다.
상기 제2 게이트 배선(2230)은 상기 제1 액티브 패턴(2100) 상에 배치되고, 상기 제1 방향(D1)으로 연장할 수 있다. 예를 들어, 상기 제2 게이트 배선(2230)은 상기 제1 액티브 패턴(2100)의 일부와 함께 상기 제5 및 제6 트랜지스터들(T5, T6)을 구성할 수 있다. 예를 들어, 상기 제2 게이트 배선(2230)은 발광 제어 배선으로 지칭될 수 있다.
예를 들어, 상기 제1 도전 패턴(2200)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 상기 제1 도전 패턴(2200)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있다.
제1 층간 절연층(예를 들어, 도 40의 ILD1)은 상기 제1 도전 패턴(2200)을 덮으며, 상기 제1 게이트 절연층 상에 배치될 수 있다. 상기 제1 층간 절연층은 절연 물질을 포함할 수 있다.
한편, 상기 제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7)은 도 3을 참조하여 설명한 제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7)과 실질적으로 동일할 수 있다. 예를 들어, 상기 게이트 전극(1230)은 도 3을 참조하여 설명한 제1 트랜지스터(T1)의 게이트 단자에 대응할 수 있다. 또한, 도 3을 참조하여 설명한 게이트 단자들, 제1 단자들 및 제2 단자들은 후술할 도전 패턴들과 실질적으로 대응할 수 있다. 다만 이러한 대응 관계에 대하여는 상세히 설명하지 않기로 하며, 상기 대응 관계는 본 발명이 속하는 기술분야의 통상의 기술자에게 자명할 것이다.
도 30 및 31을 참조하면, 제2 도전 패턴(2300)은 상기 제1 층간 절연층 상에 배치될 수 있다. 상기 제2 도전 패턴(2300)은 게이트 초기화 전압 배선(2310), 제3 게이트 배선(2320), 제4 게이트 배선(2330) 및 스토리지 커패시터 전극(2340)을 포함할 수 있다.
상기 게이트 초기화 전압 배선(2310)은 상기 제1 방향(D1)으로 연장할 수 있다. 일 실시예에서, 상기 게이트 초기화 전압 배선(2310)은 상기 제4 트랜지스터(T4)로 상기 게이트 초기화 전압(VINT)을 제공할 수 있다. 예를 들어, 상기 게이트 초기화 전압 배선(2310)은 후술할 제2 액티브 패턴(예를 들어, 도 9의 1400)으로 상기 게이트 초기화 전압(VINT)을 제공할 수 있다.
상기 제3 게이트 배선(2320)은 상기 제1 방향(D1)으로 연장할 수 있다. 일 실시예에서, 상기 제3 게이트 배선(2320)은 상기 제3 트랜지스터(T3)로 상기 제2 게이트 신호(GC)를 제공할 수 있다. 예를 들어, 상기 제3 게이트 배선(2320)은 후술할 제1 상부 전극(예를 들어, 도 42의 2530)과 접촉할 수 있다.
상기 제4 게이트 배선(2330)은 상기 제1 방향(D1)으로 연장할 수 있다. 일 실시예에서, 상기 제4 게이트 배선(2330)은 상기 제4 트랜지스터(T4)로 상기 제3 게이트 신호(GI)를 제공할 수 있다. 예를 들어, 상기 제4 게이트 배선(2330)은 후술할 제2 상부 전극(예를 들어, 도 43의 1540)과 접촉할 수 있다.
상기 스토리지 커패시터 전극(2340)은 상기 제1 방향(D1)으로 연장할 수 있다. 일 실시예에서, 상기 스토리지 커패시터 전극(2340)은 상기 게이트 전극(2220)과 함께 상기 스토리지 커패시터(CST)를 구성할 수 있다. 이를 위해, 상기 스토리지 커패시터 전극(2340)은 상기 게이트 전극(2220)과 중첩할 수 있으며, 상기 스토리지 커패시터 전극(2340)에는 상기 고전원 전압(ELVDD)이 제공될 수 있다.
일 실시예에서, 상기 스토리지 커패시터 전극(2340)은 상기 게이트 전극(2220)의 상면을 노출시키는 개구(H)를 포함할 수 있다. 상기 개구(H)를 통해, 상기 게이트 전극(2220)은 후술할 제1 연결 패턴(예를 들어, 도 40의 2520)과 접촉할 수 있다. 예를 들어, 상기 개구(H)를 통해, 상기 제1 트랜지스터(T1)의 게이트 단자는 상기 제3 트랜지스터(T3)의 제1 단자와 전기적으로 연결될 수 있다.
예를 들어, 상기 제2 도전 패턴(2300)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다.
제2 층간 절연층(예를 들어, 도 40의 ILD2)은 상기 제2 도전 패턴(2300)을 덮으며, 상기 제1 층간 절연층 상에 배치될 수 있다. 상기 제2 층간 절연층은 절연 물질을 포함할 수 있다.
도 32 및 33을 참조하면, 제2 액티브 패턴(2400)은 상기 제2 층간 절연층 상에 배치될 수 있다. 예를 들어, 상기 제2 액티브 패턴(2400)은 상기 제3 게이트 배선(2320) 및 상기 제4 게이트 배선(2330)과 중첩할 수 있다.
일 실시예에서, 상기 제2 액티브 패턴(2400)은 상기 제1 액티브 패턴(2100)과 서로 다른 층에 배치되고, 상기 제1 액티브 패턴(2100)과 중첩하지 않을 수 있다. 다시 말하면, 상기 제2 액티브 패턴(2400)은 상기 제1 액티브 패턴(2100)과 별도로 형성될 수 있다. 예를 들어, 상기 제1 액티브 패턴(2100)은 상기 실리콘 반도체를 포함하고, 상기 제2 액티브 패턴(2400)은 산화물 반도체를 포함할 수 있다.
일 실시예에서, 상기 화소 구조물(PX)은 실리콘계 반도체 소자인 상기 제1, 제2, 제5, 제6 및 제7 트랜지스터들(T1, T2, T5, T6, T7) 및 산화물계 반도체 소자인 상기 제3 및 제4 트랜지스터들(T3, T4)을 동시에 포함할 수 있다. 예를 들어, 상기 제1, 제2, 제5, 제6 및 제7 트랜지스터들(T1, T2, T5, T6, T7)은 PMOS 트랜지스터이고, 상기 제3 및 제4 트랜지스터들(T3, T4)은 NMOS 트랜지스터일 수 있다.
제2 게이트 절연층(예를 들어, 도 40의 GI2)은 상기 제2 액티브 패턴(2400)을 덮으며, 상기 제2 층간 절연층 상에 배치될 수 있다. 상기 제2 게이트 절연층은 절연 물질을 포함할 수 있다.
도 34 및 35를 참조하면, 제3 도전 패턴(2500)은 상기 제2 게이트 절연층 상에 배치될 수 있다. 상기 제3 도전 패턴(2500)은 제3 연결 패턴(2510), 제1 연결 패턴(2520), 제1 상부 전극(2530) 및 제2 상부 전극(2540)을 포함할 수 있다.
일 실시예에서, 상기 제3 연결 패턴(2510)은 상기 제7 트랜지스터(T7)로 상기 애노드 초기화 전압(AINT)을 제공할 수 있다. 예를 들어, 상기 제3 연결 패턴(2510)은 후술할 제4 연결 패턴(예를 들어, 도 41의 2630)으로 상기 애노드 초기화 전압(AINT)을 제공할 수 있다. 이를 위해, 상기 제3 연결 패턴(2510)은 상기 제4 연결 패턴과 접촉할 수 있다.
일 실시예에서, 상기 제3 연결 패턴(2510)은 상기 제1 게이트 배선(2210), 상기 제3 게이트 배선(1330) 및 후술할 수직 연결 배선(예를 들어, 도 41의 2720)과 중첩할 수 있다. 이에 대하여는 도 41을 참조하여 자세히 설명하기로 한다.
일 실시예에서, 상기 제1 연결 패턴(2520)은 상기 제1 트랜지스터(T1)의 게이트 단자와 상기 제3 트랜지스터(T3)의 제1 단자를 전기적으로 연결시킬 수 있다. 이를 위해, 상기 제1 연결 패턴(2520)은 상기 게이트 전극(2220) 및 후술할 제2 연결 패턴(예를 들어, 도 40의 2660)과 접촉할 수 있다. 예를 들어, 상기 게이트 전극(2220), 상기 스토리지 커패시터 전극(2340)의 상기 개구(H) 및 상기 제1 연결 패턴(2520)은 서로 중첩할 수 있다. 다시 말하면, 상기 제1 연결 패턴(2520)은 제1 콘택홀(CNT1-1)과 중첩할 수 있다. 상기 제1 콘택홀(CNT1-1)은 상기 스토리지 커패시터 전극(1340)의 상기 개구(H)와 중첩할 수 있다. 상기 제1 연결 패턴(2520)은 상기 제1 콘택홀(CNT1-1)을 통해 상기 게이트 전극(2220)과 접촉할 수 있다. 이에 대하여는 도 40을 참조하여 자세히 설명하기로 한다.
일 실시예에서, 상기 제1 상부 전극(2530)은 상기 제3 트랜지스터(T3)로 상기 제2 게이트 신호(GC)를 제공할 수 있다. 이를 위해, 상기 제1 상부 전극(2530)은 상기 제3 게이트 배선(2320)과 접촉할 수 있다. 예를 들어, 상기 제1 상부 전극(2530)은 상기 제3 게이트 배선(2320) 및 상기 제2 액티브 패턴(2400)과 중첩할 수 있다. 이에 대하여는 도 42를 참조하여 자세히 설명하기로 한다.
일 실시예에서, 상기 제2 상부 전극(2540)은 상기 제4 트랜지스터(T4)로 상기 제3 게이트 신호(GI)를 제공할 수 있다. 이를 위해, 상기 제2 상부 전극(2540)은 상기 제4 게이트 배선(2330)과 접촉할 수 있다. 예를 들어, 상기 제2 상부 전극(2540)은 상기 제4 게이트 배선(2330) 및 상기 제2 액티브 패턴(2400)과 중첩할 수 있다.
제3 층간 절연층(예를 들어, 도 40의 ILD3)은 상기 제3 도전 패턴(2500)을 덮으며, 상기 제2 게이트 절연층 상에 배치될 수 있다. 상기 제3 층간 절연층은 절연 물질을 포함할 수 있다.
도 36 및 37을 참조하면, 제4 도전 패턴(2600)은 상기 제3 층간 절연층 상에 배치될 수 있다. 상기 제4 도전 패턴(2600)은 수평 연결 배선(2610), 데이터 전압 패드(2620), 제4 연결 패턴(2630), 게이트 초기화 전압 연결 패턴(2640), 차폐 패턴(2650), 제2 연결 패턴(2660), 제1 패드(2670) 및 보상 연결 패턴(2680)을 포함할 수 있다.
상기 수평 연결 배선(2610)은 상기 제1 방향(D1)으로 연장할 수 있다. 일 실시예에서, 상기 수평 연결 배선(2610)은 상기 데이터 전압(DATA)을 상기 제2 트랜지스터(T2)로 제공할 수 있다. 이를 위해, 상기 수평 연결 배선(2610)은 후술할 수직 연결 배선(1720) 및 데이터 배선(1710)과 접촉할 수 있다. 예를 들어, 상기 수평 연결 배선(2610)은 도 25의 제1 수평 연결 배선(HFL1) 또는 제2 수평 연결 배선(HFL2)에 대응할 수 있다.
일 실시예에서, 상기 수평 연결 배선(2610)은 상기 제3 연결 패턴(2510)과 중첩할 수 있다. 그에 따라, 화소 구조물(PX)의 평면상 면적이 감소될 수 있다. 또한, 상기 제3 연결 패턴(2510)은 상기 제4 게이트 배선(2330) 및 상기 수평 연결 배선(2610)과 중첩할 수 있다. 그에 따라, 상기 제3 연결 패턴(2510)은 상기 제4 게이트 배선(2330)과 상기 수평 연결 배선(2610) 사이에 발생할 수 있는 크로스토크 현상을 방지할 수 있다.
상기 데이터 전압 패드(2620)는 상기 데이터 전압(DATA)을 상기 제1 액티브 패턴(2100)으로 제공할 수 있다. 이를 위해, 상기 데이터 전압 패드(2620)는 상기 제1 액티브 패턴(2100) 및 후술할 데이터 배선과 접촉할 수 있다. 예를 들어, 상기 데이터 전압 패드(2620)는 상기 제1 액티브 패턴(2100) 및 상기 데이터 배선과 중첩할 수 있다.
일 실시예에서, 상기 제4 연결 패턴(2630)은 상기 제7 트랜지스터(T7)로 상기 애노드 초기화 전압(AINT)을 제공할 수 있다. 예를 들어, 상기 제4 연결 패턴(2630)은 상기 제1 액티브 패턴(2100)으로 상기 애노드 초기화 전압(AINT)을 제공할 수 있다. 이를 위해, 상기 제4 연결 패턴(2630)은 상기 제1 액티브 패턴(2100)과 접촉할 수 있다.
일 실시예에서, 상기 제4 연결 패턴(2630)은 상기 제1 게이트 배선(2210), 상기 제2 게이트 배선(1320) 및 후술할 수직 연결 배선(예를 들어, 도 41의 2720)과 중첩할 수 있다. 이에 대하여는 도 41을 참조하여 자세히 설명하기로 한다.
상기 게이트 초기화 전압 연결 패턴(2640)은 상기 제4 트랜지스터(T4)로 상기 게이트 초기화 전압(VINT)을 제공할 수 있다. 예를 들어, 상기 게이트 초기화 전압 연결 패턴(2640)은 상기 제2 액티브 패턴(2400)으로 상기 게이트 초기화 전압(VINT)을 제공할 수 있다. 이를 위해, 상기 게이트 초기화 전압 연결 패턴(2640)은 상기 게이트 초기화 전압 배선(2310) 및 상기 제2 액티브 패턴(2400)과 접촉할 수 있다.
상기 차폐 패턴(2650)은 상기 고전원 전압(EVLDD)을 상기 제1 액티브 패턴(2100)에 제공할 수 있다. 일 실시예에서, 상기 차폐 패턴(2650)은 후술할 고전원 전압 배선(예를 들어, 도 45의 2740)과 상기 제1 액티브 패턴(2100)을 전기적으로 연결시킬 수 있다. 예를 들어, 상기 차폐 패턴(2650)은 상기 제1 방향(D1)으로 연장할 수 있고, 상기 고전원 전압 배선 및 상기 제1 액티브 패턴(2100)과 접촉할 수 있다. 이를 위해, 상기 차폐 패턴(2650)은 상기 고전원 전압 배선 및 상기 제1 액티브 패턴(2100)과 중첩할 수 있다. 이에 대하여는 도 45를 참조하여 자세히 설명하기로 한다.
일 실시예에서, 상기 차폐 패턴(2650)은 상기 수직 연결 배선 및 상기 제2 게이트 배선(2230)과 중첩할 수 있다. 그에 따라, 상기 차폐 패턴(2650)은 상기 수직 연결 배선과 상기 제2 게이트 배선(2230) 사이에 발생할 수 있는 크로스토크 현상을 방지할 수 있다. 이에 대하여는 도 44를 참조하여 자세히 설명하기로 한다.
일 실시예에서, 상기 차폐 패턴(2650)은 상기 수직 연결 배선과 상기 제1 연결 패턴(2520) 사이에 배치될 수 있다. 그에 따라, 상기 차폐 패턴(2650)은 상기 수직 연결 배선과 상기 제1 연결 패턴(2520) 사이에 발생할 수 있는 크로스토크 현상을 방지할 수 있다. 이에 대하여는 도 44를 참조하여 자세히 설명하기로 한다.
일 실시예에서, 상기 제2 연결 패턴(2660)은 상기 제1 트랜지스터(T1)의 게이트 단자와 상기 제3 트랜지스터(T3)의 제1 단자를 전기적으로 연결시킬 수 있다. 이를 위해, 상기 제2 연결 패턴(2660)은 상기 제2 액티브 패턴(1440) 및 상기 제1 연결 패턴(2520)과 접촉할 수 있다. 예를 들어, 상기 제2 연결 패턴(2660)은 상기 제2 액티브 패턴(2400) 및 상기 제1 연결 패턴(2520)과 중첩할 수 있다. 구체적으로, 상기 제2 연결 패턴(2660)은 상기 제1 콘택홀(CNT1-1)과 중첩하지 않을 수 있다. 그에 따라, 상기 제2 연결 패턴(2660)은 최소한의 평면상 면적을 갖도록 형성될 수 있다. 또한, 상기 제2 연결 패턴(2660)은 제4 콘택홀(CNT4-1) 및 제5 콘택홀(CNT5-1)과 중첩할 수 있다. 그에 따라, 상기 제2 연결 패턴(2660)은 상기 제1 연결 패턴(2520) 및 상기 제2 액티브 패턴(2400)과 접촉할 수 있다. 이에 대하여는 도 40을 참조하여 자세히 설명하기로 한다.
상기 제1 패드(2670)는 후술할 유기 발광 소자의 제1 전극(예를 들어, 도 40의 2810)으로 상기 애노드 초기화 전압(AINT)을 제공할 수 있다.
상기 보상 연결 패턴(2680)은 상기 제2 액티브 패턴(2400)과 상기 제1 액티브 패턴(2100)을 전기적으로 연결시킬 수 있다. 예를 들어, 상기 제3 트랜지스터(T3)의 상기 제2 단자(예를 들어, 제3 트랜지스터의 드레인 단자)는 상기 보상 연결 패턴(2680)을 통해 상기 제1 트랜지스터(T1)의 상기 제2 단자(예를 들어, 제1 트랜지스터의 드레인 단자)와 연결될 수 있다.
제1 비아 절연층(예를 들어, 도 40의 VIA1)은 상기 제4 도전 패턴(2600)을 덮으며, 상기 제3 층간 절연층 상에 배치될 수 있다. 상기 제1 비아 절연층은 유기 절연 물질을 포함할 수 있다. 예를 들어, 상기 제1 비아 절연층은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등을 포함할 수 있다.
도 38 및 39를 참조하면, 제5 도전 패턴(2700)은 상기 제1 비아 절연층 상에 배치될 수 있다. 상기 제5 도전 패턴(2700)은 데이터 배선(2710), 수직 연결 배선(2720), 제2 패드(2730) 및 고전원 전압 배선(2740)을 포함할 수 있다.
상기 데이터 배선(2710)은 상기 제2 방향(D2)으로 연장할 수 있다. 일 실시예에서, 상기 데이터 배선(2710)은 상기 데이터 전압(DATA)을 상기 제2 트랜지스터(T2)로 제공할 수 있다. 이를 위해, 상기 데이터 배선(2710)은 상기 데이터 전압 패드(2620)과 접촉할 수 있다.
일 실시예에서, 상기 데이터 배선(2710)은 상기 데이터 구동부(DDV)로부터 상기 데이터 전압 패드(2620)으로 상기 데이터 전압(DATA)을 제공할 수 있다. 이 경우, 상기 데이터 배선(2710)은 도 25의 제3 데이터 배선(DL3) 또는 제4 데이터 배선(DL4)에 대응할 수 있다. 다른 실시예에서, 상기 데이터 배선(2710)은 상기 수평 연결 배선으로부터 상기 데이터 전압 패드(2620)으로 상기 데이터 전압(DATA)을 제공할 수 있다. 이 경우, 상기 데이터 배선(2710)은 도 25의 제1 데이터 배선(DL1) 또는 제2 데이터 배선(DL2)에 대응할 수 있다.
상기 수직 연결 배선(2720)은 상기 제2 방향(D2)으로 연장할 수 있다. 일 실시예에서, 상기 수직 연결 배선(2720)은 상기 데이터 전압(DATA)을 상기 제2 트랜지스터(T2)로 제공할 수 있다. 이를 위해, 상기 수직 연결 배선(2720)은 상기 수평 연결 배선(2610)과 접촉할 수 있다. 예를 들어, 상기 수직 연결 배선(2720)은 도 25의 제1 수직 연결 배선(VFL1) 또는 제2 수직 연결 배선(VFL2)에 대응할 수 있다.
일 실시예에서, 상기 제4 게이트 배선(2330), 상기 제3 연결 패턴(2510) 및 상기 수직 연결 배선(2720)은 서로 중첩할 수 있다. 또한, 상기 제1 게이트 배선(2210), 상기 제3 연결 패턴(2510), 상기 제4 연결 패턴(2630) 및 상기 수직 연결 배선(2720)은 서로 중첩할 수 있다. 또한, 상기 제3 게이트 배선(2320), 상기 제4 연결 패턴(2630) 및 상기 수직 연결 배선(2720)은 서로 중첩할 수 있다. 이에 대하여는 도 40을 참조하여 자세히 설명하기로 한다.
일 실시예에서, 상기 제2 게이트 배선(2230), 상기 차폐 패턴(2650) 및 상기 수직 연결 배선(2720)은 서로 중첩할 수 있다. 이에 대하여는 도 44를 참조하여 자세히 설명하기로 한다.
상기 고전원 전압 배선(2740)은 상기 제2 방향(D2)으로 연장할 수 있다. 일 실시예에서, 상기 고전원 전압 배선(2740)은 상기 차폐 패턴(2650)으로 상기 고전원 전압(ELVDD)을 제공할 수 있다. 이를 위해, 상기 고전원 전압 배선(2740)은 상기 차폐 패턴(2650)과 접촉할 수 있다.
일 실시예에서, 상기 고전원 전압 패턴(1740)은 상기 제2 액티브 패턴(2400)과 중첩할 수 있다. 예를 들어, 상기 제2 액티브 패턴(2400)은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체가 광에 노출되면, 상기 산화물 반도체를 포함하는 상기 제3 및 제4 트랜지스터들(T3, T4)을 통해 누설 전류가 발생될 수 있다. 예를 들어, 상기 광은 외광 또는 상기 유기 발광 소자(OLED)가 생성하는 광일 수 있다. 상기 고전원 전압 패턴(1740)이 상기 제2 액티브 패턴(2400)과 중첩함으로써, 상기 제2 액티브 패턴(2400)은 상기 광에 노출되지 않을 수 있다.
도 40은 도 39의 VI-VI'선을 따라 절단한 단면도이다.
도 26, 도 39 및 40을 참조하면, 화소 구조물(PX)은 상술한 기판(SUB), 버퍼층(BFR), 제1 액티브 패턴(2100), 제1 게이트 절연층(GI1), 게이트 전극(2220), 제1 층간 절연층(ILD1), 제3 게이트 배선(2320), 스토리지 커패시터 전극(2340), 제2 층간 절연층(ILD2), 제2 액티브 패턴(2400), 제2 게이트 절연층(GI2), 제1 연결 패턴(2520), 제3 층간 절연층(ILD3), 제2 연결 패턴(2660), 제1 비아 절연층(VIA1), 고전원 전압 배선(2740), 제2 비아 절연층(VIA2), 제1 전극(2810), 발광층(2820) 및 제2 전극(2830)이 순차적으로 배치된 구조를 가질 수 있다. 상기 제3 게이트 배선(2320) 및 상기 스토리지 커패시터 전극(2340)은 서로 동일한 층에 배치될 수 있다. 상기 제1 전극(2810), 상기 발광층(2820) 및 상기 제2 전극(2830)은 유기 발광 구조물(2800)을 구성할 수 있다. 예를 들어, 상기 유기 발광 구조물(2800)은 상술한 유기 발광 소자(OLED)와 대응할 수 있다.
일 실시예에서, 상기 제1 연결 패턴(2520) 및 상기 제2 연결 패턴(2660)은 상기 제1 트랜지스터(T1)의 게이트 단자와 상기 제3 트랜지스터(T3)의 제1 단자를 연결하기 위한 구성일 수 있다. 예를 들어, 상기 제1 연결 패턴(2520)은 상기 게이트 전극(2220)과 접촉할 수 있고, 상기 제2 연결 패턴(2660)은 상기 제1 연결 패턴(2520) 및 상기 제2 액티브 패턴(2400)과 접촉할 수 있다.
일 실시예에서, 상기 게이트 전극(2220), 상기 스토리지 커패시터 전극(2340)의 상기 개구(H) 및 상기 제1 연결 패턴(2520)은 서로 중첩할 수 있다. 일 실시예에서, 상기 제2 액티브 패턴(2400) 및 상기 제2 연결 패턴(2660)은 서로 중첩할 수 있다.
구체적으로, 상기 제1 연결 패턴(2520)은 상기 개구(H)와 중첩하는 상기 제1 콘택홀(CNT1-1)을 통해 상기 게이트 전극(2220)과 접촉할 수 있다. 또한, 상기 제2 연결 패턴(2660)은 상기 제1 콘택홀(CNT1-1)과 이격하는 상기 제4 콘택홀(CNT4-1)을 통해 상기 제1 연결 패턴(2520)과 접촉할 수 있고, 상기 제1 및 제4 콘택홀들(CNT1-1, CNT4-1)과 이격하는 상기 제5 콘택홀(CNT5-1)을 통해 상기 제2 액티브 패턴(2400)과 접촉할 수 있다. 그에 따라, 상기 제2 연결 패턴(2660)은 상기 제1 연결 패턴(2520)과 부분적으로 중첩할 수 있다.
본 발명의 표시 장치(20)는 상술한 제1 연결 패턴(2520) 및 제2 연결 패턴(2660)을 포함함으로써, 상기 표시 장치(20)의 해상도가 증가될 수 있다. 예를 들어, 상기 화소 구조물(PX)의 평면상 면적이 감소될 수 있다.
구체적으로, 상기 제2 연결 패턴(2660)과 상기 제1 패드(2670) 사이에는 일정한 이격 거리(예를 들어, 도 36의 DTC)가 요구될 수 있다. 상기 제1 연결 패턴(2520)이 상기 제2 연결 패턴(2660)의 하부에 배치됨으로써, 상기 제2 연결 패턴(2660)은 상기 제1 연결 패턴(2520)이 배치되는 평면상의 영역(예를 들어, 도 40의 G 영역)에 배치되지 않을 수 있다. 그에 따라, 상기 제2 연결 패턴(2660)과 상기 이격 거리(DTC)를 유지하도록 배치되는 상기 제1 패드(2670)가 상기 제2 방향(D2)을 향하여 근접하여 배치될 수 있다. 따라서, 상기 화소 구조물(PX)의 평면상 면적이 감소될 수 있다.
도 41은 도 39의 VII-VII'선을 따라 절단한 단면도이다.
도 3, 도 39 및 41을 참조하면, 화소 구조물(PX)은 상술한 기판(SUB), 버퍼층(BFR), 제1 액티브 패턴(2100), 제1 게이트 절연층(GI1), 제1 게이트 배선(2210), 제1 층간 절연층(ILD1), 제3 게이트 배선(2320), 제4 게이트 배선(2330), 제2 층간 절연층(ILD2), 제2 게이트 절연층(GI2), 제3 연결 패턴(2510), 수평 연결 배선(2610), 제4 연결 패턴(2630), 제1 비아 절연층(VIA1), 수직 연결 배선(2720), 제2 비아 절연층(VIA2), 제1 전극(2810), 발광층(2820) 및 제2 전극(2830)이 순차적으로 배치된 구조를 가질 수 있다. 상기 제3 게이트 배선(2320)과 상기 제4 게이트 배선(2330)은 서로 동일한 층에 배치될 수 있고, 상기 수평 연결 배선(2610)과 상기 제4 연결 패턴(2630)은 서로 동일한 층에 배치될 수 있다.
일 실시예에서, 상기 제1 게이트 배선(2210)에는 상기 제1 게이트 신호(GW)가 제공될 수 있고, 상기 제3 게이트 배선(2320)에는 상기 제2 게이트 신호(GC)가 제공될 수 있으며, 상기 제4 게이트 배선(2330)에는 상기 제3 게이트 신호(GI)가 제공될 수 있다. 상기 제1 내지 제3 게이트 신호들(GW, GC, GI) 각각은 트랜지스터를 턴온 또는 턴오프시키는 클록 신호를 포함할 수 있다.
일 실시예에서, 상기 제3 연결 패턴(2510) 및 상기 제4 연결 패턴(2630)은 상기 제1 액티브 패턴(2100)으로 상기 애노드 초기화 전압(AINT)을 제공할 수 있다. 예를 들어, 상기 제4 연결 패턴(2630)은 상기 제3 연결 패턴(2510) 및 상기 제1 액티브 패턴(2100)과 접촉할 수 있다. 상기 제3 연결 패턴(2510)은 상기 제4 연결 패턴(2630)으로 상기 애노드 초기화 전압(AINT)을 제공할 수 있고, 상기 제4 연결 패턴(2630)은 상기 제1 액티브 패턴(2100)으로 상기 애노드 초기화 전압(AINT)을 제공할 수 있다. 예를 들어, 상기 애노드 초기화 전압(AINT)은 일정한 전압 레벨을 갖는 정전압일 수 있다.
일 실시예에서, 상기 수평 연결 배선(2610) 및 상기 수직 연결 배선(2720)은 상기 데이터 배선(2710)으로 상기 데이터 전압(DATA)을 제공할 수 있다. 예를 들어, 상기 수평 연결 배선(2610)과 상기 수직 연결 배선(2720)은 서로 접촉할 수 있다. 상기 수직 연결 배선(2720)은 상기 수평 연결 배선(2610)으로 상기 데이터 전압(DATA)을 제공할 수 있고, 상기 수평 연결 배선(2610)은 상기 데이터 배선(2710)으로 상기 데이터 전압(DATA)을 제공할 수 있다. 예를 들어, 상기 데이터 전압(DATA)은 상기 유기 발광 소자(OLED)를 원하는 휘도로 발광시키기 위해 가변 전압 레벨을 가질 수 있다.
상기 데이터 전압(DATA)이 제공되는 상기 수직 연결 배선(2720)과 상기 제1 게이트 신호(GW)가 제공되는 상기 제1 게이트 배선(2210) 사이에서 크로스토크 현상이 발생될 수 있다. 그에 따라, 상기 제1 게이트 신호(GW)에 의해 상기 데이터 전압(DATA)의 전압 레벨이 변경될 수 있다.
상기 데이터 전압(DATA)이 제공되는 상기 수직 연결 배선(2720)과 상기 제2 게이트 신호(GC)가 제공되는 상기 제3 게이트 배선(2320) 사이에서 크로스토크 현상이 발생될 수 있다. 그에 따라, 상기 제2 게이트 신호(GC)에 의해 상기 데이터 전압(DATA)의 전압 레벨이 변경될 수 있다.
상기 데이터 전압(DATA)이 제공되는 상기 수평 연결 배선(2610) 또는 상기 수직 연결 배선(2720)과 상기 제3 게이트 신호(GI)가 제공되는 상기 제4 게이트 배선(2330) 사이에서 크로스토크 현상이 발생될 수 있다. 그에 따라, 상기 제3 게이트 신호(GI)에 의해 상기 데이터 전압(DATA)의 전압 레벨이 변경될 수 있다.
상기 데이터 전압(DATA)의 전압 레벨이 변경됨에 따라, 상기 유기 발광 소자(OLED)가 원하지 않는 휘도로 발광할 수 있다. 그에 따라, 사용자에게 얼룩이 시인될 수 있다.
본 발명의 표시 장치(20)는 상술한 크로스토크 현상들을 방지하기 위해 제3 연결 패턴(2510) 및 제4 연결 패턴(2630)을 포함할 수 있다.
일 실시예에서, 상기 제1 게이트 배선(2210), 상기 제3 연결 패턴(2510), 상기 제4 연결 패턴(2630) 및 상기 수직 연결 배선(2720)은 도 41의 C 영역에서 서로 중첩할 수 있다. 예를 들어, 상기 제3 연결 패턴(2510) 및 상기 제4 연결 패턴(2630)은 상기 제1 게이트 배선(1220)과 상기 수직 연결 배선(2720) 사이에 발생할 수 있는 크로스토크 현상을 방지할 수 있다.
일 실시예에서, 상기 제3 게이트 배선(2320), 상기 제4 연결 패턴(2630) 및 상기 수직 연결 배선(2720)은 도 41의 D 영역에서 서로 중첩할 수 있다. 예를 들어, 상기 제4 연결 패턴(2630)은 상기 제3 게이트 배선(2320)과 상기 수직 연결 배선(2720) 사이에 발생할 수 있는 크로스토크 현상을 방지할 수 있다.
일 실시예에서, 상기 제4 게이트 배선(2330), 상기 제3 연결 패턴(2510), 상기 수평 연결 배선(2610) 및 상기 수직 연결 배선(2720)은 도 41의 B 영역에서 서로 중첩할 수 있다. 예를 들어, 상기 제3 연결 패턴(2510)은 상기 제4 게이트 배선(2330)과 상기 수평 연결 배선(2610) 사이에 발생할 수 있는 크로스토크 현상 및 상기 제4 게이트 배선(2330)과 상기 수직 연결 배선(2720) 사이에 발생할 수 있는 크로스토크 현상을 방지할 수 있다.
도 42는 도 35의 VIII-VIII'선을 따라 절단한 단면도이다.
도 3, 도 35 및 42를 참조하면, 화소 구조물(PX)은 상술한 기판(SUB), 버퍼층(BFR), 제1 게이트 절연층(GI1), 제1 층간 절연층(ILD1), 제3 게이트 배선(2320), 제2 층간 절연층(ILD2), 제2 액티브 패턴(2400), 제2 게이트 절연층(GI2), 제1 상부 전극(2530) 및 제3 층간 절연층(ILD3)이 순차적으로 배치된 구조를 가질 수 있다.
일 실시예에서, 상기 제3 게이트 배선(2320)은 상기 제2 액티브 패턴(2400)의 하부에 배치될 수 있고, 상기 제1 상부 전극(2530)은 상기 제2 액티브 패턴(2400)의 상부에 배치될 수 있다. 또한, 상기 제3 게이트 배선(2320), 상기 제2 액티브 패턴(2400) 및 상기 제1 상부 전극(2530)은 서로 중첩할 수 있다.
일 실시예에서, 상기 제3 게이트 배선(2320)에는 상기 제2 게이트 신호(GC)가 제공될 수 있다. 또한, 상기 제1 상부 전극(2530)은 상기 제3 게이트 배선(2320)과 접촉할 수 있다. 구체적으로, 상기 제1 상부 전극(2530)은 제2 콘택홀(CNT2-1)을 통해 상기 제3 게이트 배선(2320)과 접촉할 수 있다. 그에 따라, 상기 제1 상부 전극(2530)에도 상기 제2 게이트 신호(GC)가 제공될 수 있다. 그에 따라, 상기 제3 트랜지스터(T3)의 턴온 특성 및/또는 턴오프 특성이 증가될 수 있다.
도 43는 도 35의 IX-IX'선을 따라 절단한 단면도이다.
도 3, 도 35 및 43을 참조하면, 화소 구조물(PX)은 상술한 기판(SUB), 버퍼층(BFR), 제1 게이트 절연층(GI1), 제1 층간 절연층(ILD1), 제4 게이트 배선(2330), 제2 층간 절연층(ILD2), 제2 액티브 패턴(2400), 제2 게이트 절연층(GI2), 제2 상부 전극(2540) 및 제3 층간 절연층(ILD3)이 순차적으로 배치된 구조를 가질 수 있다.
일 실시예에서, 상기 제4 게이트 배선(2330)은 상기 제2 액티브 패턴(2400)의 하부에 배치될 수 있고, 상기 제2 상부 전극(2540)은 상기 제2 액티브 패턴(2400)의 상부에 배치될 수 있다. 또한, 상기 제4 게이트 배선(2330), 상기 제2 액티브 패턴(2400) 및 상기 제2 상부 전극(2540)은 서로 중첩할 수 있다.
일 실시예에서, 상기 제4 게이트 배선(2330)에는 상기 제3 게이트 신호(GI)가 제공될 수 있다. 또한, 상기 제2 상부 전극(2540)은 상기 제4 게이트 배선(2330)과 접촉할 수 있다. 구체적으로, 상기 제2 상부 전극(2540)은 상기 제3 콘택홀(CNT3-1)을 통해 상기 제4 게이트 배선(2330)과 접촉할 수 있다. 그에 따라, 상기 제2 상부 전극(2540)에도 상기 제3 게이트 신호(GI)가 제공될 수 있다. 그에 따라, 상기 제4 트랜지스터(T4)의 턴온 특성 및/또는 턴오프 특성이 증가될 수 있다.
도 44는 도 39의 X-X'선을 따라 절단한 단면도이다.
도 3, 도 39 및 44를 참조하면, 화소 구조물(PX)은 상술한 기판(SUB), 버퍼층(BFR), 제1 액티브 패턴(2100), 제1 게이트 절연층(GI1), 게이트 전극(2220), 제2 게이트 배선(2230), 제1 층간 절연층(ILD1), 스토리지 커패시터 전극(2340), 제2 층간 절연층(ILD2), 제2 게이트 절연층(GI2), 제1 연결 패턴(2520), 제3 층간 절연층(ILD3), 차폐 패턴(2650), 제1 비아 절연층(VIA1), 수직 연결 배선(2720), 제2 비아 절연층(VIA2), 제1 전극(2810), 발광층(2820) 및 제2 전극(2830)이 순차적으로 배치된 구조를 가질 수 있다. 상기 게이트 전극(2220)과 상기 제2 게이트 배선(2230)은 서로 동일한 층에 배치될 수 있다.
예를 들어, 상기 제1 연결 패턴(2520)은 상기 제1 트랜지스터(T1)의 게이트 단자와 상기 제3 트랜지스터(T3)의 제1 단자를 전기적으로 연결시킬 수 있다. 예를 들어, 상기 차폐 패턴(2650)에는 상기 고전원 전압(ELVDD)이 제공될 수 있다. 예를 들어, 상기 수직 연결 배선(2720)은 상기 데이터 전압(DATA)을 상기 데이터 배선(2710)으로 제공할 수 있다. 예를 들어, 상기 제2 게이트 배선(2230)에는 상기 발광 제어 신호(EM)가 제공될 수 있다. 상기 발광 신호(EM)는 트랜지스터를 턴온 또는 턴오프시키는 클록 신호를 포함할 수 있다.
상기 데이터 전압(DATA)이 제공되는 상기 수직 연결 배선(2720)과 상기 제1 연결 패턴(2520) 사이에서 크로스토크 현상이 발생될 수 있다. 그에 따라, 상기 데이터 전압(DATA)의 전압 레벨이 변경될 수 있다.
상기 데이터 전압(DATA)이 제공되는 상기 수직 연결 배선(2720)과 상기 발광 제어 신호(EM)가 제공되는 상기 제2 게이트 배선(2230) 사이에서 크로스토크 현상이 발생될 수 있다. 그에 따라, 상기 발광 제어 신호(GC)에 의해 상기 데이터 전압(DATA)의 전압 레벨이 변경될 수 있다.
상기 데이터 전압(DATA)의 전압 레벨이 변경됨에 따라, 상기 유기 발광 소자(OLED)가 원하지 않는 휘도로 발광할 수 있다. 그에 따라, 사용자에게 얼룩이 시인될 수 있다.
본 발명의 표시 장치(20)는 상술한 크로스토크 현상들을 방지하기 위해 차폐 패턴(2650)을 포함할 수 있다.
일 실시예에서, 상기 제1 연결 패턴(2520), 상기 차폐 패턴(2650) 및 상기 수직 연결 배선(2720)은 도 44의 E 영역에서 서로 중첩할 수 있다. 예를 들어, 상기 차폐 패턴(2650)은 상기 제3 게이트 배선(2520)과 상기 수직 연결 배선(2720) 사이에 발생할 수 있는 크로스토크 현상을 방지할 수 있다.
일 실시예에서, 상기 제2 게이트 배선(2230), 상기 차폐 패턴(2650) 및 상기 수직 연결 배선(2720)은 도 44의 F 영역에서 서로 중첩할 수 있다. 예를 들어, 상기 차폐 패턴(2650)은 상기 제2 게이트 배선(2230)과 상기 수직 연결 배선(2720) 사이에 발생할 수 있는 크로스토크 현상을 방지할 수 있다.
도 45는 도 39의 XI-XI'선을 따라 절단한 단면도이다.
도 3, 도 39 및 45를 참조하면, 화소 구조물(PX)은 상술한 기판(SUB), 버퍼층(BFR), 제1 액티브 패턴(2100), 제1 게이트 절연층(GI1), 제1 게이트 배선(2210), 게이트 전극(2220), 제3 게이트 배선(2320), 제4 게이트 배선(2330), 스토리지 커패시터 전극(2340), 제2 액티브 패턴(2400), 제1 상부 전극(2530), 제2 상부 전극(2540), 제4 연결 패턴(2630), 차폐 패턴(2650), 제2 연결 패턴(2660), 제1 비아 절연층(VIA1), 제2 패드(2730), 고전원 전압 배선(2740), 제2 비아 절연층(VIA2), 제1 전극(2810), 발광층(2820) 및 제2 전극(2830)이 순차적으로 배치된 구조를 가질 수 있다. 상기 제1 게이트 배선(2210) 및 상기 게이트 전극(2220)은 서로 동일한 층에 배치될 수 있고, 상기 제3 게이트 배선(2320), 상기 제4 게이트 배선(2330) 및 상기 스토리지 커패시터 전극(2340)은 서로 동일한 층에 배치될 수 있다. 상기 제1 상부 전극(2530) 및 상기 제2 상부 전극(2540)은 서로 동일한 층에 배치될 수 있고, 상기 제4 연결 패턴(2630), 상기 차폐 패턴(2650) 및 상기 제2 연결 패턴(2660)은 서로 동일한 층에 배치될 수 있으며, 상기 제2 패드(2730) 및 상기 고전원 전압 배선(2740)은 서로 동일한 층에 배치될 수 있다.
일 실시예에서, 상기 고전원 전압 배선(2740)은 상기 제1 액티브 패턴(2100)으로 상기 고전원 전압(ELVDD)을 제공할 수 있다. 예를 들어, 상기 고전원 전압 배선(2740)은 상기 차폐 패턴(2650)과 접촉할 수 있고, 상기 차폐 패턴(2650)은 상기 제1 액티브 패턴(2100)과 접촉할 수 있다. 상기 고전원 전압(ELVDD)은 상기 고전원 전압 배선(2740), 상기 차폐 패턴(2650) 및 상기 제1 액티브 패턴(2100)으로 제공될 수 있다.
일 실시예에서, 상기 고전원 전압 배선(2740)은 상기 제2 액티브 패턴(2400)과 중첩할 수 있다. 예를 들어, 상기 제2 액티브 패턴(2400)은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체가 광에 노출되면, 상기 산화물 반도체를 포함하는 상기 제3 및 제4 트랜지스터들(T3, T4)을 통해 누설 전류가 발생될 수 있다. 예를 들어, 상기 광은 외광 또는 상기 유기 발광 소자(OLED)가 생성하는 광일 수 있다. 상기 고전원 전압 배선(2740)이 상기 제2 액티브 패턴(2400)과 중첩함으로써, 상기 제2 액티브 패턴(2400)은 상기 광에 노출되지 않을 수 있다.
본 발명의 표시 장치(20)는 상기 제1 및 제2 연결 패턴들(2520, 2660)을 통해 상기 제1 트랜지스터(T1)의 게이트 단자와 상기 제3 트랜지스터(T3)의 제1 단자를 전기적으로 연결시킬 수 있다. 또한, 상기 표시 장치(20)는 상기 제1 연결 패턴(2520)을 차폐하는 차폐 패턴(2650)을 포함함으로써, 상기 제1 연결 패턴(2520)과 상기 데이터 배선(2710) 사이의 크로스토크 현상을 방지할 수 있다. 나아가, 상기 제2 연결 패턴(2660)이 상기 제1 연결 패턴(2520)과 부분적으로 중첩함으로써, 상기 제2 연결 패턴(2660)의 평면상 면적이 감소될 수 있고, 상기 표시 장치(20)의 해상도가 증가될 수 있다.
또한, 상기 표시 장치(20)는 차폐 패턴(2650)을 포함함으로써, 상기 제2 게이트 배선(2230)과 상기 연결 배선들 사이에 발생될 수 있는 크로스토크 현상을 방지할 수 있고, 상기 제1 연결 패턴(2520)과 상기 연결 배선들 사이에 발생될 수 있는 크로스토크 현상을 방지할 수 있다. 그에 따라, 상기 표시 장치(20)의 표시 품질이 향상될 수 있다.
또한, 상기 표시 장치(20)는 상기 제3 및 제4 연결 패턴들(2510, 2630)을 포함함으로써, 상기 게이트 배선들(예를 들어, 상기 제1 게이트 배선(2210), 상기 제3 게이트 배선(2320) 및 상기 제4 게이트 배선(2330))과 상기 연결 배선들(예를 들어, 상기 수평 연결 배선(2610) 및 상기 수직 연결 배선(2720)) 사이에 발생될 수 있는 크로스토크 현상을 방지할 수 있다. 그에 따라, 상기 표시 장치(20)의 표시 품질이 향상될 수 있다.
또한, 상기 표시 장치(20)는 상기 제1 및 제2 상부 전극들(1530, 1540)을 포함함으로써, 트랜지스터들의 턴온 특성 및/또는 턴오프 특성을 향상시킬 수 있다.
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명은 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 고해상도 스마트폰, 휴대폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 20 : 표시 장치 SUB : 기판
1100, 2100 : 제1 액티브 패턴 1200, 2200 : 제1 도전 패턴
1300, 2300 : 제2 도전 패턴 1400, 2400 : 제2 액티브 패턴
1500, 2500 : 제3 도전 패턴 1600, 2600 : 제4 도전 패턴
1700, 2700 : 제5 도전 패턴 1540, 2520 : 제1 연결 패턴
1630, 2660 : 제2 연결 패턴 2510 : 제3 연결 패턴
2630 : 제4 연결 패턴 1550, 2650 : 차폐 패턴
1620, 2740 : 고전원 전압 배선 CNT1, CNT1-1 : 제1 콘택홀
CNT2, CNT2-1 : 제2 콘택홀 CNT3, CNT3-1 : 제3 콘택홀
CNT4, CNT4-1 : 제4 콘택홀 CNT5, CNT5-1 : 제5 콘택홀

Claims (19)

  1. 기판;
    상기 기판 상에 배치되는 제1 액티브 패턴;
    상기 제1 액티브 패턴 상에 배치되고, 상기 제1 액티브 패턴의 일부와 함께 제1 트랜지스터를 구성하는 제1 게이트 전극;
    상기 제1 액티브 패턴 상에 배치되고, 상기 제1 액티브 패턴의 일부와 함께 제2 트랜지스터를 구성하는 제2 게이트 전극;
    상기 제1 및 제2 게이트 전극들 상에 배치되는 제2 액티브 패턴;
    상기 제2 액티브 패턴 상에 배치되고, 상기 제2 액티브 패턴의 일부와 함께 제3 트랜지스터를 구성하는 제3 게이트 전극;
    상기 제2 액티브 패턴 상에 배치되고, 상기 제1 게이트 전극과 전기적으로 접촉하는 제1 연결 패턴; 및
    상기 제1 연결 패턴 상에 배치되고, 상기 제1 연결 패턴 및 상기 제2 액티브 패턴과 전기적으로 접촉하는 제2 연결 패턴을 포함하는 표시 장치.
  2. 제1 항에 있어서, 상기 제1 연결 패턴은
    상기 제3 게이트 전극과 동일한 층에 배치되는 것을 특징으로 하는 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 연결 패턴 상에 배치되고, 정전압을 제공받는 차폐 패턴; 및
    상기 차폐 패턴 상에 배치되고, 상기 차폐 패턴과 중첩하며, 상기 제2 트랜지스터로 데이터 전압을 제공하는 데이터 배선을 더 포함하는 것을 특징으로 하는 표시 장치.
  4. 제3 항에 있어서, 상기 차폐 패턴은
    상기 제1 연결 패턴과 중첩하는 것을 특징으로 하는 표시 장치.
  5. 제3 항에 있어서, 상기 차폐 패턴은
    상기 데이터 배선 및 상기 제1 연결 패턴 사이에 배치되는 것을 특징으로 하는 표시 장치.
  6. 제3 항에 있어서, 상기 데이터 배선은
    상기 제2 연결 패턴 상에 배치되는 것을 특징으로 하는 표시 장치.
  7. 제3 항에 있어서, 상기 정전압은 고전원 전압인 것을 특징으로 하는 표시 장치.
  8. 제7 항에 있어서,
    상기 차폐 패턴 상에 배치되고, 상기 차폐 패턴으로 상기 고전원 전압을 제공하는 고전원 전압 배선을 더 포함하는 것을 특징으로 하는 표시 장치.
  9. 제1 항에 있어서, 상기 제2 연결 패턴은
    상기 제1 연결 패턴과 부분적으로 중첩하는 것을 특징으로 하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 게이트 전극 상에 배치되고, 개구를 포함하는 스토리지 커패시터 전극을 더 포함하고,
    상기 제2 연결 패턴은 상기 개구와 중첩하지 않는 것을 특징으로 하는 표시 장치.
  11. 제9 항에 있어서,
    상기 제1 연결 패턴은 상기 제1 연결 패턴 및 상기 제1 게이트 전극 과 중첩하는 제1 콘택홀을 통해 상기 제1 게이트 전극과 접촉하고,
    상기 제2 연결 패턴은 상기 제1 콘택홀과 중첩하지 않는 것을 특징으로 하는 표시 장치.
  12. 제11 항에 있어서, 상기 제2 연결 패턴은
    상기 제1 연결 패턴 및 상기 제2 연결 패턴과 중첩하는 제2 콘택홀을 통해 상기 제1 연결 패턴과 접촉하는 것을 특징으로 하는 표시 장치.
  13. 제12 항에 있어서, 상기 제2 연결 패턴은
    상기 제2 연결 패턴 및 상기 제2 액티브 패턴과 중첩하는 제3 콘택홀을 통해 상기 제2 액티브 패턴과 접촉하는 것을 특징으로 하는 표시 장치.
  14. 제13 항에 있어서, 상기 제1 내지 제3 콘택홀들 각각은 서로 이격하는 것을 특징으로 하는 표시 장치.
  15. 제1 항에 있어서,
    상기 제2 액티브 패턴의 하부에 배치되고, 상기 제3 게이트 전극과 전기적으로 연결되는 제1 하부 게이트 전극을 더 포함하고,
    상기 제3 게이트 전극은 섬 형상으로 배치되는 것을 특징으로 하는 표시 장치.
  16. 제15 항에 있어서, 상기 제1 하부 게이트 전극은
    상기 제3 게이트 전극과 중첩하는 것을 특징으로 하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제2 액티브 패턴 상에 배치되고, 상기 제2 액티브 패턴의 일부와 함께 제4 트랜지스터를 구성하는 제4 게이트 전극; 및
    상기 제2 액티브 패턴의 하부에 배치되고, 상기 제4 게이트 전극과 중첩하며, 상기 제4 게이트 전극과 전기적으로 연결되는 제2 하부 게이트 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
  18. 제1 항에 있어서,
    상기 제1 액티브 패턴은 다결정 실리콘을 포함하고,
    상기 제2 액티브 패턴은 산화물 반도체를 포함하는 것을 특징으로 하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제2 연결 패턴 상에 배치되고, 상기 제2 액티브 패턴과 중첩하는 광 차단 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.

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