KR102465352B1 - 표시 장치 - Google Patents

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Abstract

본 발명의 표시 장치는 기판의 제1 방향으로 연장되며 스캔 신호를 전달하는 스캔 라인; 상기 제1 방향과 교차하는 제2 방향으로 연장되며 데이터 신호를 전달하는 데이터 라인; 상기 데이터 라인에 이격되며 구동 전압을 전달하는 전원 라인; 사익 스캔 라인 및 상기 데이터 라인에 연결된 제2 트랜지스터와, 상기 제2 트랜지스터에 연결된 제1 트랜지스터; 상기 제1 트랜지스터에 연결된 발광 소자; 상기 기판과 상기 제1 트랜지스터 사이에 제공된 차광 패턴; 및 상기 전원 라인에 연결된 차폐층을 포함할 수 있다. 상기 차광 패턴은 상기 제1 트랜지스터에 중첩된 본체부 및 상기 본체부로부터 상기 제2 방향을 따라 연장되어 상기 차폐층과 중첩되는 브릿지 패턴을 포함할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
특히 근래에 상기 표시 장치는 고해상도 요구가 커짐에 따라 화소의 사이즈는 작아지는 데 반하여 상기 화소에 포함된 회로의 구조가 점차 복잡해지고 있다.
본 발명은 고해상도 구현이 용이한 표시 장치를 제공하는 데 목적이 있다.
본 발명은 고해상도 구현이 용이한 표시 장치를 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는 기판의 제1 방향으로 연장되며 스캔 신호를 전달하는 스캔 라인; 상기 제1 방향과 교차하는 제2 방향으로 연장되며 데이터 신호를 전달하는 데이터 라인; 상기 데이터 라인에 이격되며 구동 전압을 전달하는 전원 라인; 상기 스캔 라인 및 상기 데이터 라인에 연결된 제2 트랜지스터와, 상기 제2 트랜지스터에 연결된 제1 트랜지스터; 상기 제1 트랜지스터에 연결된 발광 소자; 상기 기판과 상기 제1 트랜지스터 사이에 제공된 차광 패턴; 및 상기 전원 라인에 연결된 차폐층을 포함할 수 있다. 여기서, 상기 차광 패턴은 상기 제1 트랜지스터에 중첩된 본체부 및 상기 본체부로부터 상기 제2 방향을 따라 연장되어 상기 차폐층과 중첩되는 브릿지 패턴을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 트랜지스터는, 상기 기판 상에 제공된 제1 액티브 패턴; 상기 제1 액티브 패턴에 각각 연결된 제1 소스 및 제1 드레인 전극; 및 게이트 절연층을 사이에 두고 상기 제1 액티브 패턴 상에 제공된 제1 게이트 전극을 포함할 수 있다. 여기서, 평면 상에서 볼 때, 상기 본체부는 상기 제1 게이트 전극에 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 액티브 패턴은 버퍼층을 사이에 두고 상기 차광 패턴 상에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제1 게이트 전극 상에 제공된 제1 층간 절연층; 및 상기 차폐층 상에 제공된 제2 층간 절연층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 브릿지 패턴은 상기 제1 층간 절연층, 상기 게이트 절연층, 및 상기 버퍼층을 순차적으로 관통하는 제1 컨택 홀을 통해 상기 차폐층과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스캔 라인은, i-1번째(i는 2 이상의 자연수) 스캔 신호를 전달하는 제1 스캔 라인 및 i번째 스캔 신호를 전달하는 제2 스캔 라인을 포함할 수 있다. 여기서, 상기 제1 컨택 홀은 평면 상에서 볼 때 상기 제1 스캔 라인과 상기 제2 스캔 라인 사이의 영역에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때, 상기 브릿지 패턴은 상기 제1 스캔 라인과 상기 제2 스캔 라인 사이의 영역에서 상기 전원 라인에 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 상기 전원 라인은 상기 제2 층간 절연층을 관통하는 제2 컨택 홀을 통해 상기 차폐층에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 전원 라인의 구동 전압은 상기 차폐층과 상기 브릿지 패턴으로 인가될 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때, 상기 차폐층은 상기 데이터 라인, 상기 전원 라인, 및 상기 브릿지 패턴에 부분적으로 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 게이트 절연층 상에 제공된 하부 전극; 및 상기 제1 층간 절연층 상에 제공된 상부 전극을 더 포함할 수 있다. 여기서, 상기 하부 전극과 상기 상부 전극은 상기 제1 층간 절연층을 사이에 두고 스토리지 커패시터를 이룰 수 있다.
본 발명의 일 실시예에 있어서, 상기 하부 전극과 상기 제1 게이트 전극은 서로 동일한 층에 위치하며, 일체로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 상부 전극과 상기 차폐층은 서로 동일한 층에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제1 드레인 전극에 연결된 제3 소스 전극, 상기 제1 트랜지스터와 상기 발광 소자 사이에 제공된 제1 노드에 연결된 제3 드레인 전극, 및 상기 제2 스캔 라인에 연결된 제3 게이트 전극을 구비한 제3 트랜지스터를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때 상기 차폐층은 상기 제3 트랜지스터와 상기 데이터 라인 사이에 위치할 수 있다. 여기서, 상기 제3 트랜지스터와 상기 데이터 라인은 서로 다른 층에 제공될 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는 기판; 상기 기판의 제1 방향으로 연장되며 i-1번째(i는 2 이상의 자연수) 스캔 신호를 전달하는 제1 스캔 라인; 평면 상에서 볼 때 상기 제1 스캔 라인의 하부에 배치되며, i번째 스캔 신호를 전달하는 제2 스캔 라인; 제2 방향으로 연장되고, 상기 제1 및 제2 스캔 라인과 교차하며 데이터 신호를 전달하는 데이터 라인; 상기 데이터 라인에 이격되며 구동 전압을 전달하는 전원 라인; 상기 제1 및 제2 스캔 라인과 상기 데이터 라인에 연결되며 상기 i번째 스캔 신호에 턴-온되는 제2 트랜지스터; 상기 제2 트랜지스터에 연결된 제1 트랜지스터; 상기 제1 트랜지스터에 연결되며 광을 출사하는 발광 소자; 상기 기판과 상기 제1 트랜지스터의 액티브 패턴 사이에 제공된 본체부 및 상기 본체부로부터 상기 제2 방향을 따라 연장되어 상기 전원 라인에 연결되는 브릿지 패턴을 구비한 차광 패턴; 및 상기 전원 라인에 연결되며, 평면 상에서 볼때 상기 브릿지 패턴에 부분적으로 중첩되는 차폐층을 포함할 수 있다. 여기서, 상기 전원 라인의 구동 전압은 상기 브릿지 패턴 및 상기 차폐층에 인가될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 차광 패턴 상에 제공된 버퍼층; 상기 액티브 패턴 상에 제공된 게이트 절연층; 및 상기 제1 및 제2 스캔 라인 상에 제공된 제1 층간 절연층을 더 포함할 수 있다. 여기서, 상기 브릿지 패턴은 상기 제1 층간 절연층, 상기 게이트 절연층, 및 상기 버퍼층을 순차적으로 관통하는 제1 컨택 홀을 통해 상기 차폐층에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 컨택 홀은 평면 상에서 볼 때 상기 제1 스캔 라인과 상기 제2 스캔 라인 사이의 영역에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 차폐층과 상기 전원 라인 사이에 제공된 제2 층간 절연층을 더 포함할 수 있다. 여기서, 상기 전원 라인은 상기 제2 층간 절연층을 관통하는 제2 컨택 홀을 통해 상기 차폐층과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따르면, 고해상도를 구현하는 표시 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 표시 장치에서 화소들 및 구동부의 실시예를 나타낸 블록도이다.
도 3은 도 2에 도시된 화소들 중 하나의 화소를 나타내는 등가회로도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 표시 장치에 있어서, 도 3에 도시된 하나의 화소와 그에 인접한 화소를 구체적으로 구현한 평면도이다.
도 6은 도 5의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 7 내지 도 12는 도 5 및 도 6에 도시된 화소의 구성 요소를 층별로 개략적으로 도시한 배치도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성 요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 화소들(PXL), 상기 기판(SUB) 상에 제공되며 상기 화소들(PXL)을 구동하는 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
상기 기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 상기 표시 영역(DA)은 영상을 표시하는 상기 화소들(PXL)이 제공되는 영역일 수 있다. 각 화소(PXL)에 대해서는 후술한다. 상기 비표시 영역(NDA)은 상기 화소들(PXL)을 구동하기 위한 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선의 일부가 제공되는 영역일 수 있다.
상기 표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 상기 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
상기 표시 영역(DA)이 복수 개의 영역을 포함하는 경우, 각 영역 또한 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선의 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다. 또한, 상기 복수 개의 영역들의 면적은 서로 동일하거나 서로 다를 수 있다.
본 발명의 일 실시예에서는, 상기 표시 영역(DA)이 직선의 변을 포함하는 사각 형상을 가지는 하나의 영역으로 제공된 경우를 예로서 설명한다.
상기 비표시 영역(NDA)은 상기 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 비표시 영역(NDA)은 상기 표시 영역(DA)의 둘레를 둘러쌀 수 있다. 본 발명의 일 실시예에 있어서, 상기 비표시 영역(NDA)은 폭 방향으로 연장된 가로부와 길이 방향으로 연장된 세로부를 포함할 수 있다. 상기 비표시 영역(NDA)의 상기 세로부는 상기 표시 영역(DA)의 폭 방향을 따라 서로 이격된 한 쌍으로 제공될 수 있다.
상기 화소들(PXL)은 상기 기판(SUB) 상의 상기 표시 영역(DA) 내에 제공될 수 있다. 상기 화소들(PXL) 각각은 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다. 상기 화소들(PXL)은 백색 광 및/또는 컬러 광을 출사하는 발광 소자를 포함할 수 있다. 각 화소(PXL)는 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 각 화소(PXL)는 시안, 마젠타, 옐로우, 및 백색 중 어느 하나의 색을 출사할 수도 있다.
상기 화소들(PXL)은 복수 개로 제공되어 제1 방향(DR1)으로 연장된 행과 상기 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 상기 화소들(PXL)의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다.
상기 구동부는 상기 배선부를 통해 각 화소(PXL)에 신호를 제공하며, 이에 따라 상기 화소(PXL)의 구동을 제어할 수 있다. 도 1에는 설명의 편의를 위해 상기 배선부가 생략되었으며, 상기 배선부에 대해서는 후술한다.
상기 구동부는 스캔 라인을 통해 상기 화소들(PXL)에 스캔 신호를 제공하는 스캔 구동부(SDV), 발광 제어 라인을 통해 상기 화소들(PXL)에 발광 제어 신호를 제공하는 발광 구동부(EDV), 및 데이터 라인을 통해 상기 화소들(PXL)에 데이터 신호를 제공하는 데이터 구동부(DDV), 및 타이밍 제어부(미도시)를 포함할 수 있다. 상기 타이밍 제어부는 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 및 상기 데이터 구동부(DDV)를 제어할 수 있다.
상기 스캔 구동부(SDV)는 상기 비표시 영역(NDA) 중 상기 세로부에 배치될 수 있다. 상기 비표시 영역(NDA)의 상기 세로부는 상기 표시 영역(DA)의 폭 방향을 따라 서로 이격된 한 쌍으로 제공되는 바, 상기 스캔 구동부(SDV)는 상기 비표시 영역(NDA)의 상기 세로부 중 적어도 어느 한쪽에 배치될 수 있다. 상기 스캔 구동부(SDV)는 상기 비표시 영역(NDA)의 길이 방향을 따라 길게 연장될 수 있다.
상기 발광 구동부(EDV) 또한, 상기 스캔 구동부(SDV)와 유사하게, 상기 비표시 영역(NDA) 중 세로부에 배치될 수 있다. 상기 발광 구동부(EDV)는 상기 비표시 영역(NDA)의 세로부 중 적어도 어느 한 쪽에 배치될 수 있다. 상기 발광 구동부(EDV)는 상기 비표시 영역(NDA)의 길이 방향을 따라 길게 연장될 수 있다.
상기 데이터 구동부(DDV)는 상기 비표시 영역(NDA)에 배치될 수 있다. 특히, 상기 데이터 구동부(DDV)는 상기 비표시 영역(NDA)의 가로부에 배치될 수 있다. 상기 데이터 구동부(DDV)는 상기 비표시 영역(NDA)의 폭 방향을 따라 길게 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 및/또는 상기 데이터 구동부(DDV)의 위치는 필요에 따라 서로 바뀔 수 있다.
상기 타이밍 제어부(미도시)는 다양한 방식으로 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 및 상기 데이터 구동부(DDV)에 배선을 통해 연결될 수 있다. 상기 타이밍 제어부가 배치되는 위치는 특별히 한정되는 것은 아니다.
도 2는 도 1의 표시 장치에서 화소들 및 구동부의 실시예를 나타낸 블록도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 화소들(PXL), 구동부, 및 배선부를 포함할 수 있다.
상기 화소들(PXL)은 복수개로 제공될 수 있다.
상기 구동부는 주사 구동부(SDV), 발광 구동부(EDV), 데이터 구동부(DDV), 및 타이밍 제어부(TC)를 포함할 수 있다. 도 2에 있어서, 상기 주사 구동부(SDV), 상기 발광 구동부(EDV), 상기 데이터 구동부(DDV), 및 상기 타이밍 제어부(TC)의 위치는 설명의 편의를 위해 설정된 것으로서, 실제 표시 장치를 구현할 때는 상기 표시 장치 내에서의 다른 위치에 배치될 수 있다.
상기 배선부는 기판(SUB)의 표시 영역(DA)에 배치되며, 상기 구동부로부터 각 화소(PXL)에 신호를 제공하는 스캔 라인, 데이터 라인, 발광 제어 라인, 및 전원 라인(PL)을 포함할 수 있다. 또한, 상기 배선부는 각 화소(PXL)로 초기화 전압(Vint)을 공급하는 초기화 전원 라인(미도시)을 포함할 수 있다.
상기 스캔 라인은 복수 개의 스캔 라인들(S1 ~ Sn)을 포함하고, 상기 발광 제어 라인은 복수 개의 제어 라인들(E1 ~ En)을 포함하며, 상기 데이터 라인은 복수 개의 데이터 라인들(D1 ~ Dm)을 포함할 수 있다.
상기 화소들(PXL)은 상기 표시 영역(DA)에 제공될 수 있다. 각 화소(PXL)는 대응되는 스캔 라인으로부터 스캔 신호가 공급될 때 대응되는 데이터 라인으로부터 데이터 신호를 공급받을 수 있다. 상기 데이터 신호를 공급받는 각 화소(PXL)는 사익 전원 라인(PL)을 통해 제공된 제1 화소 전원(ELVDD)으로부터 발광 소자(미도시)를 경유하여 제2 화소 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
상기 주사 구동부(SDV)는 상기 타이밍 제어부(TC)로부터의 제1 게이트 제어 신호(GCS1)에 대응하여 상기 스캔 라인들(S1 ~ Sn)로 상기 스캔 신호를 인가할 수 있다. 예를 들어, 상기 주사 구동부(SDV)는 상기 스캔 라인들(S1 ~ Sn)로 상기 스캔 신호를 순차적으로 공급할 수 있다. 상기 스캔 라인들(S1 ~ Sn)로 상기 스캔 신호가 순차적으로 공급되면, 상기 화소들(PXL)이 수평 라인 단위로 순차적으로 선택될 수 있다.
상기 발광 구동부(EDV)는 상기 타이밍 제어부(TC)로부터의 제2 게이트 제어 신호(GCS2)에 대응하여 상기 발광 제어 라인들(E1 ~ En)로 발광 제어 신호를 인가할 수 있다. 예를 들어, 상기 발광 구동부(EDV)는 상기 발광 제어 라인들(E1 ~ En)로 상기 발광 제어 신호를 순차적으로 공급할 수 있다.
여기서, 상기 발광 제어 신호는 상기 스캔 신호보다 넓은 폭으로 설정될 수 있다. 예를 들어, i(i는 2 이상의 자연수)번째 발광 제어 라인(Ei)으로 공급되는 발광 제어 신호는 i-1번째 스캔 라인(Si-1)으로 공급되는 스캔 신호 및 i번째 스캔 라인(Si)으로 공급되는 스캔 신호와 적어도 일부 구간 중첩되도록 공급될 수 있다.
상기 데이터 구동부(DDV)는 데이터 제어 신호(DCS)에 대응하여 상기 데이터 라인들(D1 ~ Dm)로 상기 데이터 신호를 공급할 수 있다. 상기 데이터 라인들(D1 ~ Dm)로 공급된 상기 데이터 신호는 상기 스캔 신호에 의하여 선택된 화소들(PXL)로 공급될 수 있다.
상기 타이밍 제어부(TC)는 외부로부터 공급되는 타이밍 신호들에 기초하여 생성된 게이트 제어 신호(GCS1, GCS2)를 상기 주사 구동부(SDV)및 상기 발광 구동부(EDV)로 공급하고, 상기 데이터 제어 신호(DCS)를 상기 데이터 구동부(DDV)로 공급할 수 있다.
상기 게이트 제어 신호들(GCS1, GCS2) 각각에는 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 상기 스타트 펄스는 첫 번째 스캔 신호 또는 첫 번째 발광 제어 신호의 타이밍을 제어한다. 상기 클럭 신호들은 상기 스타트 펄스를 쉬프트 시키기 위하여 사용된다.
상기 데이터 제어 신호(DCS)에는 소스 스타트 펄스 및 클럭 신호들이 포함된다. 상기 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어하고, 상기 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용된다.
도 3은 도 2에 도시된 화소들 중 하나의 화소를 나타내는 등가회로도이다.
도 3에 있어서, 설명의 편의를 위해, j번째 데이터 라인(Dj), i-1번째 스캔 라인(Si-1), 및 i번째 스캔 라인(Si)에 접속된 하나의 화소를 도시하였다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 하나의 화소(PXL)는 발광 소자(OLED), 제1 내지 제7 트랜지스터(T1 ~ T7), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 발광 소자(OLED)의 애노드 전극은 상기 제6 트랜지스터(T6)를 경유하여 상기 제1 트랜지스터(T1)에 접속되고, 상기 발광 소자(OLED)의 캐소드 전극은 제2 화소 전원(ELVSS)에 접속될 수 있다.
상기 발광 소자(OLED)는 상기 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 광을 생성할 수 있다. 상기 발광 소자(OLED)로 전류가 흐를 수 있도록 전원 라인(PL)으로 인가되는 제1 화소 전원(ELVDD)은 상기 제2 화소 전원(ELVSs)보다 높은 전압으로 설정될 수 있다.
상기 제1 트랜지스터(T1; 구동 트랜지스터)의 소스 전극은 상기 제5 트랜지스터(T5)를 경유하여 상기 제1 화소 전원(ELVDD)에 접속되고, 드레인 전극은 상기 제6 트랜지스터(T6)를 경유하여 상기 발광 소자(OLED)의 애노드 전극에 접속된다.
이와 같은 상기 제1 트랜지스터(T1)는 자신의 게이트 전극인 제1 노드(N1)의 전압에 대응하여 상기 제1 화소 전원(ELVDD)으로부터 상기 발광 소자(OLED)를 경유하여 상기 제2 화소 전원(ELVSS)으로 흐르는 전류량을 제어한다.
상기 제2 트랜지스터(T2; 스위칭 트랜지스터)는 j번째 데이터 라인(Dj)과 상기 제1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 상기 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속된다.
이와 같은 상기 제2 트랜지스터(T2)는 상기 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온되어 상기 j번째 데이터 라인(Dj)과 상기 제1 트랜지스터(T1)의 소스 전극을 전기적으로 접속시킨다. 이로 인해, 상기 j번째 데이터 라인(Dj)의 데이터 신호는 상기 제1 트랜지스터(T1)로 전달된다.
상기 제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 드레인 전극과 상기 제1 노드(N1) 사이에 접속된다. 그리고, 상기 제3 트랜지스터(T3)의 게이트 전극은 상기 i번째 스캔 라인(Si)에 접속된다.
이와 같은 상기 제3 트랜지스터(T3)는 상기 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온되어 상기 제1 트랜지스터(T1)의 드레인 전극과 상기 제1 노드(N1)를 전기적으로 접속시킨다. 따라서, 상기 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
상기 제4 트랜지스터(T4)는 상기 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 상기 제4 트랜지스터(T4)의 게이트 전극은 i-1번째 스캔 라인(Si-1)에 접속된다.
이와 같은 상기 제4 트랜지스터(T4)는 상기 i-1번째 스캔 라인(Si-1)으로 스캔 신호가 공급될 때 턴-온되어 상기 제1 노드(N1)로 상기 초기화 전원(Vint)의 전압을 공급한다. 여기서, 상기 초기화 전원(Vint)은 상기 데이터 신호보다 낮은 전압으로 설정될 수 있다.
상기 제5 트랜지스터(T5)는 상기 제1 화소 전원(ELVDD)과 상기 제1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 상기 제5 트랜지스터(T5)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속된다.
이와 같은 상기 제5 트랜지스터(T5)는 상기 i번째 발광 제어 라인(Ei)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그외의 경우에 턴-온된다.
상기 제6 트랜지스터(T6)는 상기 제1 트랜지스터(T1)의 드레인 전극과 상기 발광 소자(OLED)의 애노드 전극 사이에 접속된다. 그리고, 상기 제6 트랜지스터(T6)의 상기 i번째 발광 제어 라인(Ei)으로 상기 발광 제어 신호가 공급될 때 턴-오프되고, 그외의 경우에 턴-온된다.
상기 제7 트랜지스터(T7)는 상기 초기화 전원(Vint)과 상기 발광 소자(OLED)의 애노드 전극 사이에 접속된다. 그리고, 상기 제7 트랜지스터(T7)는 상기 i-1번째 스캔 라인(Si-1)에 접속된다.
상기 제7 트랜지스터(T7)는 상기 초기화 전원(Vint)과 상기 발광 소자(OLED)의 애노드 전극 사이에 접속된다. 그리고, 상기 제7 트랜지스터(T7)는 상기 i-1번째 스캔 라인(Si-1)에 접속된다.
이와 같은 상기 제7 트랜지스터(T7)는 상기 i-1번째 스캔 라인(Si-1)으로 스캔 신호가 공급될 때 턴-온되어 상기 초기화 전원(Vint)의 전압을 상기 발광 소자(OLED)의 애노드 전극으로 공급한다.
상기 스토리지 커패시터(Cst)는 상기 제1 화소 전원(ELVDD)과 상기 제1 노드(N1) 사이에 접속된다. 이와 같은 상기 스토리지 커패시터(Cst)는 상기 데이터 신호 및 상기 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
도 3에서 설명된 화소 구조는 스캔 라인과 발광 제어 라인을 이용하는 하나의 예에 해당할 뿐이므로, 본 발명의 화소(PXL)가 상기 화소 구조에 한정되는 것은 아니다. 실제로, 상기 화소(PXL)는 상기 발광 소자(OLED)로 전류를 공급할 수 있는 회로 구조를 가지며, 현재 공지된 다양한 구조 중 어느 하나로 선택될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자(OLED)는 상기 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 적색, 녹색, 청색, 및 백색을 포함한 다양한 광을 생성할 수 있지만, 이에 한정되지는 않는다.
추가적으로, 본 발명에서는 설명의 편의를 위하여 상기 제1 내지 제7 트랜지스터들(T1 ~ T7)을 P형(P-type)으로 도시하였지만, 이에 한정되지는 않는다. 다시 말하여, 상기 제1 내지 제7 트랜지스터들(T1 ~ T7)은 N형(N-type)으로 형성될 수도 있다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 표시 장치에 있어서, 도 3에 도시된 하나의 화소와 그에 인접한 화소를 구체적으로 구현한 평면도이고, 도 6은 도 5의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 4 및 도 5에서는 표시 영역에 배치된 i번째 행 및 j번째 열에 배치된 하나의 화소와 상기 i번째 행 및 j+1번째 열에 배치된 하나의 화소를 기준으로, 상기 두 개의 화소에 연결되는 2개의 스캔 라인들, 하나의 발광 제어 라인, 2개의 데이터 라인들, 및 2개의 전원 라인들을 도시하였다.
또한, 도 4 및 도 5에서는, 설명의 편의를 위해, i-1번째 행의 스캔 라인을 'i-1번째 스캔 라인(Si-1)'으로 지칭하고, i번째 행의 스캔 라인을 'i번째 스캔 라인(Si)'으로 지칭하며, i번째 행의 발광 제어 라인을 '발광 제어 라인(Ei)'으로 지창한다. 또한, j번째 열의 데이터 라인을 '제1 데이터 라인(DL1)'으로 지칭하고, j+1번째 열의 데이터 라인을 '제2 데이터 라인(DL2)'으로 지칭하고, j번째 열의 전원 라인을 '제1 전원 라인(PL1)'으로 지칭하며, j+1번째 열의 전원 라인을 '제2 전원 라인(PL2)'으로 지칭한다.
추가적으로, 도 4 및 도 5에서는, 설명의 편의를 위해, 상기 i-1번째 스캔 라인(Si-1), 상기 i번째 스캔 라인(Si), 상기 발광 제어 라인, 및 상기 제1 데이터 라인(DL1)에 접속된 하나의 화소를 '제1 화소(PXL1)'로 지칭하며, 상기 i-1번째 스캔 라인(Si-1), 상기 i번째 스캔 라인(Si), 상기 발광 제어 라인, 및 상기 제2 데이터 라인(DL2)에 접속된 하나의 화소를 '제2 화소(PXL2)'으로 지칭한다.
도 1 내지 도 6을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 배선부, 및 화소들(PXL)을 포함할 수 있다.
상기 기판(SUB)은 유리, 유기 고분자, 수정 등과 같은 절연성 재료를 포함할 수 있다. 또한, 상기 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조나 다층 구조를 가질 수 있다.
상기 기판(SUB)은 폴리스티렌(PS, polystyrene), 폴리비닐알코올(PVA, polyvinyl alcohol), 폴리메틸메타크릴레이트(PMMA, polymethyl methacrylate), 폴리에테르술폰(PES, polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(PET, polyethylene terephthalate), 폴리페닐렌 설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(PAR, polyarylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, polycarbonate), 트리아세테이트 셀룰로오스(TAC, triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(CP, cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 상기 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있다.
상기 배선부는 각 화소(PXL)에 신호를 제공하며, 스캔 라인들(Si-1, Si), 데이터 라인들(DL1, DL2), 발광 제어 라인(Ei), 제1 및 제2 전원 라인(PL1, PL2), 및 초기화 전원 라인(IPL)을 포함할 수 있다.
상기 스캔 라인들(Si-1, Si)은 제1 방향(DR1)으로 연장되며 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 순차적으로 배열된 i-1번째 스캔 라인(Si-1) 및 i번째 스캔 라인(Si)을 포함한다. 상기 스캔 라인들(Si-1, Si)에는 스캔 신호가 제공되며, 상기 i-1번째 스캔 라인(Si-1)에는 i-1번째 스캔 신호가 인가되고, 상기 i번째 스캔 라인(Si)에는 i번째 스캔 신호가 인가된다.
상기 발광 제어 라인(Ei)은 상기 제1 방향(DR1)으로 연장된다. 상기 발광 제어 라인(Ei)에는 발광 제어 신호가 인가된다.
상기 데이터 라인들(DL1, DL2)은 상기 제2 방향(DR2)으로 연장되며 상기 제1 방향(DR1)을 따라 순차적으로 배열된 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)을 포함한다. 상기 제1 및 제2 데이터 라인(DL1, DL2) 각각에는 데이터 신호가 인가된다.
상기 제1 전원 라인(PL1)은 상기 제2 방향(DR2)을 따라 연장되며, 상기 제1 데이터 라인(DL1)과 이격되도록 배치된다. 상기 제2 전원 라인(PL2)은 상기 제2 방향(DR2)을 따라 연장되며, 상기 제2 데이터 라인(DL2)과 이격되도록 배치된다.
상기 초기화 전원 라인(IPL)은 상기 제1 방향(DR1)을 따라 연장되며 상기 i-1번째 스캔 라인(Si-1)과 i-1번째 행의 화소(PXL)의 발광 제어 라인 사이에 제공된다.
상기 화소들(PXL)은 상기 제1 방향(DR2)을 따라 순차적으로 배열된 제1 화소(PXL1) 및 제2 화소(PXL2)를 포함한다.
상기 제1 화소(PXL1)에는 상기 스캔 라인들(Si-1, Si), 상기 발광 제어 라인(Ei), 상기 제1 데이터 라인(DL1), 상기 제1 전원 라인(PL1), 및 상기 초기화 전원 라인(IPL)이 접속된다.
상기 제2 화소(PXL2)에는 상기 스캔 라인들(Si-1, Si), 상기 발광 제어 라인(Ei), 상기 제2 데이터 라인(DL2), 상기 제2 전원 라인(PL2), 및 상기 초기화 전원 라인(IPL)이 접속된다.
상기 제1 및 제2 화소(PXL1, PXL2) 각각은 제1 내지 제7 트랜지스터(T1 ~ T7), 스토리지 커패시터(Cst), 및 발광 소자(OLED)를 포함한다.
상기 제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 및 제1 연결 배선(CNL1)을 포함한다.
상기 제1 게이트 전극(GE1)은 상기 제1 연결 배선(CNL1)을 통해 상기 제3 트랜지스터(T3) 및 상기 제4 트랜지스터(T4)에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제1 액티브 패턴(ACT1)은 상기 불순물이 도핑되지 않는 반도체층으로 이루어질 수 있다.
상기 제1 액티브 패턴(ACT1)은 소정 방향으로 연장되며, 연장된 길이 방향을 따라 복수 회 절곡된 형상을 가질 수 있다. 상기 제1 액티브 패턴(ACT1)은 평면 상에서 볼 때 상기 제1 게이트 전극(GE1)에 중첩될 수 있다.
상기 제1 소스 전극(SE1)은 상기 제1 액티브 패턴(ACT1)의 일 단에 연결되며, 상기 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)과 상기 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)에 각각 연결될 수 있다.
상기 제1 드레인 전극(DE1)은 상기 제1 액티브 패턴(ACT1)의 타 단에 연결되며, 상기 제3 트랜지스터(T3)와 상기 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 각각 연결될 수 있다.
상기 제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 상기 제2 드레인 전극(DE2)을 포함할 수 있다.
상기 제2 게이트 전극(GE2)은 상기 i번째 스캔 라인(Si)에 연결될 수 있다. 상기 제2 게이트 전극(GE2)은 상기 i번째 스캔 라인(Si)의 일부로 제공되거나 상기 i번째 스캔 라인(Si)으로부터 돌출된 형상으로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 소스 전극(SE2)과 상기 제2 드레인 전극(DE2)은 상기 불순물이 도핑된 반도체층으로 이루어지며, 상기 제2 액티브 패턴(ACT2)은 상기 불순물이 도핑되지 않는 반도체층으로 이루어질 수 있다.
상기 제2 액티브 패턴(ACT2)은 평면 상에서 볼 때 상기 제2 게이트 전극(GE2)에 중첩될 수 있다.
상기 제2 소스 전극(SE2)은 상기 제2 액티브 패턴(ACT2)의 일 단에 연결되며, 제6 컨택 홀(CH6)을 통해 대응되는 화소(PXL)의 데이터 라인에 연결될 수 있다.
구체적으로, 상기 제1 화소(PXL1)의 상기 제2 트랜지스터(T2)의 제2 소스 전극(SE2)은 상기 제6 컨택 홀(CH6)을 통해 상기 제1 데이터 라인(DL1)에 연결되고, 상기 제2 화소(PXL2)의 상기 제2 트랜지스터(T2)의 제2 소스 전극(SE2)은 상기 제6 컨택 홀(CH6)을 통해 상기 제2 데이터 라인(DL2)에 연결될 수 있다.
상기 제2 드레인 전극(DE2)은 상기 제2 액티브 패턴(ACT2)의 타 단에 연결되며, 상기 제1 트랜지스터(T1)의 제1 소스 전극(SE1)과 상기 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)에 연결될 수 있다.
상기 제3 트랜지스터(T3)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 예를 들어, 상기 제3 트랜지스터(T3)는 제3a 트랜지스터(T3a)와 제3b 트랜지스터(T3b)를 포함할 수 있다.
상기 제3a 트랜지스터(T3a)는 제3a 게이트 전극(GE3a), 제3a 액티브 패턴(ACT3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)을 포함할 수 있다. 상기 제3b 트랜지스터(T3b)는 제3b 게이트 전극(GE3b), 제3b 액티브 패턴(ACT3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)을 포함할 수 있다.
본 발명의 일 실시예에서는, 설명의 편의를 위해, 상기 제3a 및 제3b 게이트 전극(GE3a, GE3b)을 제3 게이트 전극(GE3)으로 지칭하고, 상기 제3a 및 제3b 액티브 패턴(ACT3a, ACT3b)을 제3 액티브 패턴(ACT3)으로 지칭하고, 상기 제3a 및 제3b 소스 전극(SE3a, SE3b)을 제3 소스 전극(SE3)으로 지칭하며, 상기 제3a 및 제3b 드레인 전극(DE3a, DE3b)을 제3 드레인 전극(DE3)으로 지칭한다.
상기 제3 게이트 전극(GE3)은 상기 i번째 스캔 라인(Si)에 연결될 수 있다. 상기 제3 게이트 전극(GE3)은 상기 i번째 스캔 라인(Si)의 일부로 제공되거나 상기 i번째 스캔 라인(Si)으로부터 돌출된 형상으로 제공된다.
상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)은 상기 불순물이 도핑된 반도체층으로 이루어지며, 상기 제3 액티브 패턴(ACT3)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
상기 제3 액티브 패턴(ACT3)은 평면 상에서 볼 때 상기 제3 게이트 전극(GE3)에 중첩될 수 있다.
상기 제3 소스 전극(SE3)은 상기 제3 액티브 패턴(ACT3)의 일 단에 연결되며, 상기 제1 트랜지스터(T1)의 제1 드레인 전극(DE1)과 상기 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결될 수 있다.
상기 제3 드레인 전극(DE3)은 상기 제3 액티브 패턴(ACT3)의 타 단에 연결되며, 상기 제4 트랜지스터(T4)에 연결될 수 있다. 또한, 상기 제3 드레인 전극(DE3)은 제1 및 제2 컨택 홀(CH1, CH2), 상기 제1 연결 배선(CNL1)을 통해 상기 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결될 수 있다.
상기 제4 트랜지스터(T4)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 예를 들어, 상기 제4 트랜지스터(T4)는 제4a 트랜지스터(T4a)와 제4b 트랜지스터(T4b)를 포함할 수 있다.
상기 제4a 트랜지스터(T4a)는 제4a 게이트 전극(GE4a), 제4a 액티브 패턴(ACT4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)을 포함할 수 있다. 상기 제4b 트랜지스터(T4b)는 제4b 게이트 전극(GE4b), 제4b 액티브 패턴(ACT4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)을 포함할 수 있다.
본 발명의 일 실시예에서는, 설명의 편의를 위해, 상기 제4a 및 제4b 게이트 전극(GE4a, GE4b)을 제4 게이트 전극(GE4)으로 지칭하고, 상기 제4a 및 제4b 액티브 패턴(ACT4a, ACT4b)을 제4 액티브 패턴(ACT4)으로 지칭하고, 상기 제4a 및 제4b 소스 전극(SE4a, SE4b)을 제4 소스 전극(SE4)으로 지칭하며, 상기 제4a 및 제4b 드레인 전극(DE4a, DE4b)을 제4 드레인 전극(DE4)으로 지칭한다.
상기 제4 게이트 전극(GE4)은 상기 i-1번째 스캔 라인(Si-1)에 연결될 수 있다. 상기 제4 게이트 전극(GE4)은 상기 i-1번째 스캔 라인(Si-1)의 일부로 제공되거나 상기 i-1번째 스캔 라인(Si-1)으로부터 돌출된 형상으로 제공될 수 있다.
상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4)은 상기 불순물이 도핑된 반도체층으로 이루어지고, 상기 제4 액티브 패턴(ACT4)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
상기 제4 액티브 패턴(ACT4)은 평면 상에서 볼 때 상기 제4 게이트 전극(GE4)에 중첩될 수 있다.
상기 제4 소스 전극(SE4)은 상기 제4 액티브 패턴(ACT4)의 일 단에 연결되며, 상기 초기화 전원 라인(IPL)과 상기 제7 트랜지스터(T7)의 제7 드레인 전극(DE7)에 연결될 수 있다.
상기 제4 소스 전극(SE4)과 상기 초기화 전원 라인(IPL) 사이에는 보조 연결 배선(AUX)이 제공될 수 있다. 상기 보조 연결 배선(AUX)의 일 단은 제7 컨택 홀(CH7)을 통해 상기 초기화 전원 라인(IPL)에 연결되고, 그 타 단은 제8 컨택 홀(CH8)을 통해 상기 제4 소스 전극(SE4) 및 상기 제7 드레인 전극(DE7)에 연결될 수 있다.
상기 제4 드레인 전극(DE4)은 상기 제4 액티브 패턴(ACT4)의 타 단 및 상기 제3 트랜지스터(T3)의 제3 드레인 전극(DE3)에 연결될 수 있다. 또한, 상기 제4 드레인 전극(DE4)은 상기 제1 연결 배선(CNL1)을 통해 상기 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결될 수 있다.
상기 제5 트랜지스터(T5)는 제5 게이트 전극(GE5), 제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 상기 제5 드레인 전극(DE5)을 포함한다.
상기 제5 게이트 전극(GE5)은 상기 발광 제어 라인(Ei)에 연결될 수 있다. 상기 제5 게이트 전극(GE5)은 상기 발광 제어 라인(Ei)의 일부로 제공되거나 상기 발광 제어 라인(Ei)으로부터 돌출된 형상으로 제공될 수 있다.
상기 제5 소스 전극(SE5)과 상기 제5 드레인 전극(DE5)은 상기 불순물이 도핑된 반도체층으로 이루어지고, 상기 제5 액티브 패턴(ACT5)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
상기 제5 액티브 패턴(ACT5)은 평면 상에서 볼 때 상기 제5 게이트 전극(GE5)에 중첩될 수 있다.
상기 제5 소스 전극(SE5)은 상기 제5 액티브 패턴(ACT5)의 일 단에 연결되며, 제4 컨택 홀(CH4)을 통해 대응되는 화소(PXL)의 전원 라인에 연결될 수 있다.
예를 들어, 상기 제1 화소(PXL1)의 상기 제5 트랜지스터(T5)의 제5 소스 전극(SE5)은 상기 제4 컨택 홀(CH4)을 통해 상기 제1 전원 라인(PL1)에 연결되고, 상기 제2 화소(PXL2)의 상기 제5 트랜지스터(T5)의 제5 소스 전극(SE5)은 상기 제4 컨택 홀(CH4)을 통해 상기 제2 전원 라인(PL1)에 연결될 수 있다.
상기 제5 드레인 전극(DE5)은 상기 제5 액티브 패턴(ACT5)의 타 단에 연결될 수 있다. 또한, 상기 제5 드레인 전극(DE5)은 상기 제1 트랜지스터(T1)의 제1 소스 전극(SE1) 및 상기 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)에 연결될 수 있다.
상기 제6 트랜지스터(T6)는 제6 게이트 전극(GE6), 제6 액티브 패턴(ACT6), 상기 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)을 포함한다.
상기 제6 게이트 전극(GE6)은 상기 발광 제어 라인(Ei)에 연결될 수 있다. 상기 제6 게이트 전극(GE6)은 상기 발광 제어 라인(Ei)의 일부로서 제공되거나 상기 발광 제어 라인(Ei)으로부터 돌출된 형상으로 제공될 수 있다.
상기 제6 소스 전극(SE6)과 상기 제6 드레인 전극(DE6)은 상기 불순물이 도핑된 반도체층으로 이루어지며, 상기 제6 액티브 패턴(ACT6)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
상기 제6 액티브 패턴(ACT6)은 평면 상에서 볼 때 상기 제6 게이트 전극(GE6)에 중첩된다.
상기 제6 소스 전극(SE6)은 상기 제6 액티브 패턴(ACT6)의 일 단에 연결될 수 있다. 또한, 상기 제6 소스 전극(SE6)은 상기 제1 트랜지스터(T1)의 제1 드레인 전극(DE1) 및 상기 제3 트랜지스터(T3)의 제3 소스 전극(SE3)에 연결될 수 있다.
상기 제6 드레인 전극(DE6)은 상기 제6 액티브 패턴(ACT6)의 타 단에 연결되며, i+1번째 행의 화소(PXL)의 제7 트랜지스터(T7)에 연결될 수 있다.
상기 제7 트랜지스터(T7)는 제7 게이트 전극(GE7), 제7 액티브 패턴(ACT7), 제7 소스 전극(SE7), 및 상기 제7 드레인 전극(DE7)을 포함한다.
상기 제7 게이트 전극(GE7)은 상기 i-1번째 스캔 라인(Si-1)에 연결될 수 있다. 상기 제7 게이트 전극(GE7)은 상기 i-1번째 스캔 라인(Si-1)의 일부로 제공되거나 상기 i-1번째 스캔 라인(Si-1)으로부터 돌출된 형상으로 제공될 수 있다.
상기 제7 소스 전극(SE7)과 상기 제7 드레인 전극(DE7)은 상기 불순물이 도핑된 반도체층으로 이루어지며, 상기 제7 액티브 패턴(ACT7)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
상기 제7 액티브 패턴(ACT7)은 평면 상에서 볼 때 상기 제7 게이트 전극(GE7)에 중첩될 수 있다.
상기 제7 소스 전극(SE7)은 상기 제7 액티브 패턴(ACT7)의 일 단에 연결되며, i-1번째 행의 화소(PXL)의 제6 트랜지스터(T6)의 제6 드레인 전극(DE6)에 연결될 수 있다.
상기 제7 드레인 전극(DE7)은 상기 제7 액티브 패턴(ACT7)의 타 단에 연결되며, 상기 제4 트랜지스터(T4)의 제4 소스 전극(SE4)에 연결될 수 있다. 또한, 상기 제7 드레인 전극(DE7)은 상기 보조 연결 배선(AUX)을 통해 상기 초기화 전원 라인(IPL)에 연결될 수 있다.
상기 스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함한다.
상기 하부 전극(LE)은 상기 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)으로 이루어질 수 있다. 즉, 상기 하부 전극(LE)은 상기 제1 게이트 전극(GE1)과 일체로 제공될 수 있다.
상기 상부 전극(UE)은 상기 하부 전극(LE)과 중첩하며, 평면 상에서 볼 때 상기 하부 전극(LE)을 커버할 수 있다.
상기 상부 전극(UE)과 상기 하부 전극(LE)의 중첩 면적을 넓힘으로써 상기 스토리지 커패시터(Cst)의 커패시턴스가 증가될 수 있다. 상기 상부 전극(UE)은 상기 제1 방향(DR1)으로 연장될 수 있다.
상기 상부 전극(UE)은 제3 컨택 홀(CH3)을 통해 대응하는 전원 라인에 연결될 수 있다. 예를 들어, 상기 제1 화소(PXL1)의 상기 상부 전극(UE)은 상기 제3 컨택 홀(CH3)을 통해 상기 제1 전원 라인(PL1)에 연결되고, 상기 제2 화소(PXL2)의 상기 상부 전극(UE)은 상기 제3 컨택 홀(CH3)을 통해 상기 제2 전원 라인(PL2)에 연결될 수 있다. 이로 인해, 상기 상부 전극(UE)에는 상기 제1 화소 전원(ELVDD)과 동일한 레벨의 전압이 인가될 수 있다.
상기 상부 전극(UE)은 상기 제1 게이트 전극(GE1)과 상기 제1 연결 배선(CNL1)이 연결되는 제1 컨택 홀(CH1)이 형성되는 영역에 개구부(OPN)를 가질 수 있다.
상기 발광 소자(OLED)는 제1 전극(EL1), 제2 전극(EL2), 및 두 전극(EL1, EL2) 사이에 제공된 발광층(EML)을 포함할 수 있다.
상기 제1 전극(EL1)은 각 화소(PXL)의 발광 영역 내에 제공된다. 상기 제1 전극(EL1)은 제9 컨택 홀(CH9) 및 제10 컨택 홀(CH10)을 통해 상기 제6 트랜지스터(T6)의 제6 드레인 전극(DE6)과 상기 i+1번째 행의 화소(PXL)에 구비된 제7 트랜지스터(T7)의 제7 소스 전극(SE7)에 연결될 수 있다.
상기 제9 컨택 홀(CH9)과 상기 제10 컨택 홀(CH10) 사이에는 제2 연결 배선(CNL2)이 제공될 수 있다. 상기 제1 전극(EL1)은 상기 제2 연결 배선(CNL2)을 통해 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 화소(PXL1, PXL2) 각각은 차폐층(SDL)을 포함할 수 있다.
상기 차폐층(SDL)은 평면 상에서 볼 때 각 화소(PXL)에 연결된 데이터 라인 및 전원 라인에 중첩될 수 있다.
예를 들어, 상기 제1 화소(PXL1) 내의 상기 차폐층(SDL)은 평면 상에서 볼 때 상기 제1 데이터 라인(DL1)과 상기 제1 전원 라인(PL1)에 중첩되고, 상기 제2 화소(PXL2) 내의 상기 차폐층(SDL)은 평면 상에서 볼 때 상기 제2 데이터 라인(DL2)과 상기 제2 전원 라인(PL2)에 중첩될 수 있다.
상기 차폐층(SDL)은 대응하는 화소(PXL)의 데이터 라인과 상기 데이터 라인에 인접한 화소(PXL)에 구비된 제3 트랜지스터(T3) 사이의 기생 커패시턴스의 발생을 차폐할 수 있다.
예를 들어, 상기 제2 화소(PXL2)의 상기 차폐층(SDL)은 상기 제2 데이터 라인(DL2)과 상기 제1 화소(PXL1)에 포함된 제3 트랜지스터(T3) 사이에서 발생하는 기생 커패시턴스를 차폐할 수 있다.
상기 표시 장치에 대한 고해상도의 요구가 커짐에 따라, 각 화소(PXL)에 포함된 트랜지스터와 상기 트랜지스터에 연결된 배선들의 수가 증가하면서 상기 배선과 상기 트랜지스터들 간에 기생 커패시턴스가 발생하는 문제가 있다.
특히, 서로 다른 층에 위치한 상기 제1 화소(PXL1)의 제3 트랜지스터(T3)와 상기 제2 데이터 라인(DL2) 사이에는 버티컬 캡 커플링(vertical cap coupling)에 의한 기생 커패시턴스가 발생할 수 있다. 이러한 기생 커패시턴스는 상기 제3 트랜지스터(T3)의 소자 특성에 영향을 미칠 수 있다.
이에, 본 발명의 일 실시예에서는, 상기 제1 화소(PXL1)의 제3 트랜지스터(T3)와 상기 제2 데이터 라인(DL2) 사이에 상기 차폐층(SDL)을 배치하여, 상기 제3 트랜지스터(T3)와 상기 제2 데이터 라인(DL2) 사이의 캡 커플링을 차폐할 수 있다.
본 발명의 일 실시예에 있어서, 상기 차폐층(SDL)은 상기 상부 전극(UE)과 동일한 층에 제공되며, 상기 상부 전극(UE)에 이격되도록 배치된다.
상기 차폐층(SDL)은 제5 컨택 홀(CH5)을 통해 대응되는 화소(PXL)의 전원 라인에 연결될 수 있다. 예를 들어, 상기 제1 화소(PXL1)의 상기 차폐층(SDL)은 상기 제5 컨택 홀(CH5)을 통해 상기 제1 전원 라인(PL1)에 연결되고, 상기 제2 화소(PXL2)의 상기 차폐층(SDL)은 상기 제5 컨택 홀(CH5)을 통해 상기 제2 전원 라인(PL2)에 연결될 수 있다.
한편, 본 발명의 일 실시예에 있어서, 상기 제1 및 제2 화소(PXL1, PXL2) 각각은 상기 기판(SUB) 상에 제공된 도전 패턴(CP)을 더 포함할 수 있다.
상기 도전 패턴(CP)은 평면 상에서 볼 때 상기 제1 트랜지스터(T1)에 중첩될 수 있다. 상기 도전 패턴(CP)은 상기 기판(SUB)의 배면으로 유입되는 광을 차단하는 차광 패턴일 수 있다.
상기 도전 패턴(CP)은 도전성 물질, 예컨대 금속으로 이루어질 수 있다. 상기 도전 패턴(CP)은 단일 금속으로 형성될 수 있으나, 두 종 이상의 금속, 또는 두 종 이상 금속의 합금 등으로 이루어질 수 있다. 또한, 상기 도전 패턴(CP)은 단일층 또는 다중층으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 도전 패턴(CP)은 본체부(BDP) 및 브릿지 패턴(BRP)을 포함할 수 있다.
상기 본체부(BDP)는 평면 상에서 볼 때 상기 제1 트랜지스터(T1)의 제1 액티브 패턴(ACT1)에 중첩될 수 있다. 상기 본체부(BDP)는 상기 기판(SUB)의 배면으로 유입되는 광이 상기 제1 액티브 패턴(ACT1)으로 진행하는 것을 차단하는 광 차단층일 수 있다.
상기 본체부(BDP)는 상기 기판(SUB)의 배면을 통해 유입된 광이 상기 제1 트랜지스터(T1)로 진행되지 않게 차단시키는 한도 내에서 다양한 형상으로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 본체부(BDP)는 다각 형상으로 도시되었으나, 이에 한정되는 것은 아니며, 사각 형상, 원형, 타원형 등 다양한 현상으로 제공될 수 있다.
상기 브릿지 패턴(BRP)은 상기 본체부(BDP)로부터 상기 제2 방향(DR2)을 따라 연장된 바(bar) 형상으로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 브릿지 패턴(BRP)은 상기 본체부(BDP)와 일체로 제공될 수 있다.
상기 브릿지 패턴(BRP)은 평면 상에서 볼 때 대응하는 화소(PXL)의 전원 라인에 중첩될 수 있다. 예를 들어, 상기 제1 화소(PXL1)의 상기 브릿지 패턴(BRP)은 평면 상에서 볼 때 상기 제1 전원 라인(PL1)에 중첩되고, 상기 제2 화소(PXL2)의 상기 브릿지 패턴(BRP)은 평면 상에서 볼 때 상기 제2 전원 라인(PL2)에 중첩될 수 있다.
또한, 상기 브릿지 패턴(BRP)은 평면 상에서 볼 때 대응하는 화소(PXL)의 상기 차폐층(SDL)에 중첩될 수 있다. 상기 브릿지 패턴(BRP)은 제11 컨택 홀(CH11)을 통해 상기 차폐층(SDL)과 전기적으로 연결될 수 있다. 이로 인해, 상기 차폐층(SDL)으로 인가되는 상기 제1 화소 전원(ELVDD)은 상기 브릿지 패턴(BRP)으로 전달될 수 있다.
상기 제11 컨택 홀(CH11)은 평면 상에서 볼 때 상기 i-1번째 스캔 라인(Si-1)과 상기 i번째 스캔 라인(Si) 사이의 영역에서 대응하는 화소(PXL)의 전원 라인에 대응되게 위치할 수 있다.
예를 들어, 상기 제1 화소(PXL1)의 제11 컨택 홀(CH11)은 상기 i-1번째 스캔 라인(Si-1)과 상기 i번째 스캔 라인(Si) 사이의 영역에서 상기 제1 전원 라인(PL1)에 대응될 수 있다. 상기 제2 화소(PXL2)의 제11 컨택 홀(CH11)은 상기 i-1번째 스캔 라인(Si-1)과 상기 i번째 스캔 라인(Si) 사이의 영역에서 상기 제2 전원 라인(PL2)에 대응될 수 있다.
본 발명의 일 실시예는 상기 i-1번째 스캔 라인(Si-1)과 상기 i번째 스캔 라인(Si) 사이에서 대응되는 화소(PXL)의 전원 라인(PL)에 중첩되게 상기 제11 컨택 홀(CH11)을 배치한다. 이로 인해, 본 발명의 일 실시예는 구조적 및/또는 공간적 제약 없이 상기 브릿지 패턴(BRP)과 상기 차폐층(SDL)을 전기적 및/또는 물리적으로 연결하여 고해상도의 표시 장치를 용이하게 구현할 수 있다.
다시, 도 4 내지 도 6을 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 설명한다.
먼저, 상기 기판(SUB) 상에 상기 본체부(BDP) 및 상기 브릿지 패턴(BRP)을 포함한 상기 도전 패턴(CP)이 제공될 수 있다. 상기 본체부(BDP)와 상기 브릿지 패턴(BRP)은 동일한 평면 상에서 일체로 제공될 수 있다.
상기 본체부(BDP) 및 상기 브릿지 패턴(BRP) 상에 버퍼층(BFL)이 제공될 수 있다.
상기 버퍼층(BFL)은 상기 제1 내지 제7 트랜지스터(T1 ~ T7)에 불순물이 확산되는 것을 방지할 수 있다. 상기 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 2중층 이상의 다중층으로 제공될 수도 있다. 상기 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 상기 버퍼층(BFL)은 상기 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
상기 버퍼층(BFL) 상에 상기 제1 내지 제7 액티브 패턴(ACT1 ~ ACT7)이 제공될 수 있다. 상기 제1 내지 제7 액티브 패턴(ACT1 ~ ACT7)은 반도체 소재로 형성될 수 있다.
상기 제1 내지 제7 액티브 패턴(ACT1 ~ ACT7)이 제공된 상기 기판(SUB) 상에 게이트 절연층(GI)이 제공될 수 있다. 상기 게이트 절연층(GI)은 무기 재료를 포함하는 무기 절연막일 수 있다. 예를 들어, 상기 게이트 절연층(GI)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 중 적어도 어느 하나를 포함할 수 있다.
상기 게이트 절연층(GI) 상에 상기 i-1번째 스캔 라인(Si-1), 상기 i번째 스캔 라인(Si), 상기 발광 제어 라인(Ei), 상기 제1 내지 제7 게이트 전극(GE1 ~ GE7), 및 상기 하부 전극(LE)이 제공될 수 있다. 상기 하부 전극(LE)은 상기 제1 게이트 전극(GE1)과 일체로 제공될 수 있다.
상기 스캔 라인(Si-1, Si) 등이 제공된 상기 기판(SUB) 상에 상기 불순물을 도핑하여 상기 제1 내지 제7 소스 전극(SE1 ~ SE7)과 상기 제1 내지 제7 드레인 전극(DE1 ~ DE7)을 형성한다.
이어, 상기 제1 내지 제7 소스 전극(SE1 ~ SE7)과 상기 제1 내지 제7 드레인 전극(DE1 ~ DE7) 등이 형성된 상기 기판(SUB) 상에 제1 층간 절연층(ILD1)이 제공될 수 있다. 상기 제1 층간 절연층(ILD1)은 상기 게이트 절연층(GI)과 동일한 물질을 포함할 수 있다.
상기 제1 층간 절연층(ILD1) 상에는 상기 스토리지 커패시터(Cst)의 상기 상부 전극(UE), 상기 초기화 전원 라인(IPL), 및 상기 차폐층(SDL)이 제공될 수 있다.
상기 상부 전극(UE)은 상기 하부 전극(LE)을 커버하며, 상기 제1 층간 절연층(ILD1)을 사이에 두고 상기 하부 전극(LE)과 함께 상기 스토리지 커패시터(Cst)를 구성할 수 있다.
상기 차폐층(SDL)은 상기 제1 층간 절연층(ILD1), 상기 게이트 절연층(GI), 및 상기 버퍼층(BFL)을 순차적으로 관통하는 상기 제11 컨택 홀(CH11)을 통해 상기 브릿지 패턴(BRP)에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 차폐층(SDL)은 상기 제11 컨택 홀(CH11)을 관통하여 상기 브릿지 패턴(BRP)에 전기적으로 연결되는 컨택 전극(CNE)을 포함할 수 있다. 상기 컨택 전극(CNE)은 상기 제11 컨택 홀(CH11)을 관통하여 상기 브릿지 패턴(BRP)에 연결된 상기 차폐층(SDL)의 일부를 의미할 수 있다.
상기 차폐층(SDL) 등이 제공된 상기 기판(SUB) 상에 제2 층간 절연층(ILD2)이 제공될 수 있다.
상기 제2 층간 절연층(ILD2) 상에는 상기 제1 및 제2 데이터 라인(DL1, DL2), 상기 제1 및 제2 전원 라인(PL1, PL2), 상기 보조 연결 배선(AUX), 상기 제1 및 제2 연결 배선(CNL1, CNL2)이 제공될 수 있다.
상기 제1 및 제2 데이터 라인(DL1, DL2) 각각은 상기 게이트 절연층(GI), 상기 제1 및 제2 층간 절연층(ILD1, ILD2)을 순차적으로 관통하는 상기 제6 컨택 홀(CH6)을 통해 대응하는 화소(PXL)의 제2 소스 전극(SE2)에 연결될 수 있다.
상기 제1 및 제2 전원 라인(PL1, PL2) 각각은 상기 제2 게이트 절연층(ILD2)을 관통하는 상기 제3 컨택 홀(CH3)을 통해 대응하는 화소(PXL)의 상부 전극(UE)에 전기적으로 연결될 수 있다.
또한, 상기 제1 및 제2 전원 라인(PL1, PL2) 각각은 상기 게이트 절연층(GI), 상기 제1 및 제2 층간 절연층(ILD1, ILD2)을 순차적으로 관통하는 상기 제4 컨택 홀(CH4)을 통해 대응하는 화소(PXL)의 제5 소스 전극(SE5)에 전기적으로 연결될 수 있다.
추가적으로, 상기 제1 및 제2 전원 라인(PL1, PL2) 각각은 상기 제2 층간 절연층(ILD2)을 관통하는 상기 제5 컨택 홀(CH5)을 통해 대응하는 화소(PXL)의 차폐층(SDL)에 전기적으로 연결될 수 있다.
상기 보조 연결 배선(AUX)은 상기 제2 층간 절연층(ILD2)을 관통하는 상기 제7 컨택 홀(CH7)을 통해 상기 초기화 전원 배선(IPL)에 전기적으로 연결될 수 있다.
또한, 상기 보조 연결 배선(AUX)은 상기 게이트 절연층(GI), 상기 제1 및 제2 층간 절연층(ILD1, ILD2)을 순차적으로 관통하는 상기 제8 컨택 홀(CH8)을 통해 대응하는 화소(PXL)의 제4 소스 전극(SE4)과 제7 드레인 전극(DE4)에 전기적으로 연결될 수 있다.
상기 제1 연결 배선(CNL1)은 상기 제1 및 제2 층간 절연층(ILD1, ILD2)을 순차적으로 관통하는 상기 제1 컨택 홀(CH1)을 통해 대응하는 화소(PXL)의 제1 게이트 전극(GE1)에 전기적으로 연결될 수 있다.
또한, 상기 제1 연결 배선(CNL1)은 상기 게이트 절연층(GI), 상기 제1 및 제2 층간 절연층(ILD1, ILD2)을 순차적으로 관통하는 상기 제2 컨택 홀(CH2)을 통해 대응하는 화소(PXL)의 제3 드레인 전극(DE3) 및 제4 드레인 전극(DE4)에 전기적으로 연결될 수 있다.
상기 제2 연결 배선(CNL2)은 상기 게이트 절연층(GI), 상기 제1 및 제2 층간 절연층(ILD1, ILD2)을 순차적으로 관통하는 상기 제9 컨택 홀(CH9)을 통해 대응하는 화소(PXL)의 제6 드레인 전극(DE6) 및 제7 소스 전극(SE7)에 전기적으로 연결될 수 있다.
상기 제1 및 제2 데이터 라인(DL1, DL2) 등이 제공된 상기 기판(SUB) 상에 보호층(PSV)이 제공될 수 있다.
상기 보호층(PSV) 상에는 상기 제1 전극(EL1)이 제공될 수 있다. 상기 제1 전극(EL1)은 상기 보호층(PSV)을 관통하는 상기 제10 컨택 홀(CH10)을 통해 상기 제2 연결 배선(CNL2)에 전기적으로 연결될 수 있다. 이에, 상기 제1 전극(EL1)은 상기 제2 연결 배선(CNL2)을 통해 최종적으로 대응하는 화소(PXL)의 제6 드레인 전극(DE6) 및 제7 소스 전극(SE7)에 연결될 수 있다.
상기 제1 전극(EL1)이 형성된 상기 기판(SUB) 상에는 각 화소(PXL)의 발광 영역을 구획하는 화소 정의막(PDL)이 제공될 수 있다.
상기 화소 정의막(PDL)은 상기 제1 전극(EL1)의 상면을 노출하며 대응하는 화소(PXL)의 둘레를 따라 상기 기판(SUB)으로부터 돌출될 수 있다.
상기 화소 정의막(PDL)에 의해 둘러싸인 상기 제1 전극(EL) 상에는 상기 발광층(EML)이 제공되며, 상기 발광층(EML) 상에는 상기 제2 전극(EL2)이 제공될 수 있다.
상기 화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 화소 정의막(PDL)은 폴리스티렌(polystyrene), 폴리메틸메타아크릴레이트(PMMA, polymethylmethacrylate), 폴리아크릴로니트릴(PAN, polyacrylonitrile), 폴리아미드(PA, polyamide), 폴리이미드(PI, polyimide), 폴리아릴에테르(PAE, polyarylether), 헤테로사이클릭 폴리머(heterocyclic polymer), 파릴렌(parylene), 에폭시(epoxy), 벤조시클로부텐(BCB, benzocyclobutene), 실록산계 수지(siloxane based resin) 및 실란계 수지(silane based resin) 중 적어도 하나를 포함할 수 있다.
상기 발광층(EML)은 상기 제1 전극(EL1)의 노출된 표면 상에 배치될 수 있다. 상기 발광층(EML)은 적어도 광 생성층(light generation layer)을 포함하는 다층 박막 구조를 가질 수 있다. 예를 들면, 상기 발광층(EML)은 정공을 주입하는 정공 주입층(hole injection layer), 정공의 수송성이 우수하고 상기 광 생성층에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 상기 광 생성층, 상기 광 생성층에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer), 전자를 상기 광 생성층으로 원활히 수송하기 위한 전자 수송층(electron transport layer), 및 전자를 주입하는 전자 주입층(electron injection layer)을 구비할 수 있다.
상기 광 생성층에서 생성되는 광의 색상은 적색(red), 녹색(green), 청색(blue) 및 백색(white) 중 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 상기 발광층(EML)의 상기 광 생성층에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로(yellow) 중 하나일 수도 있다.
상기 정공 주입층, 상기 정공 수송층, 상기 정공 억제층, 상기 전자 수송층 및 상기 전자 주입층은 서로 인접하는 발광 영역들에서 연결되는 공통막일 수 있다.
상기 제2 전극(EL2) 상에는 상기 제2 전극(EL2)을 커버하는 박막 봉지 필름(TFE)이 제공될 수 있다.
상기 박막 봉지 필름(TFE)은 상기 발광 소자(OLED)로 산소 및 수분이 침투하는 것을 방지할 수 있다. 상기 박막 봉지 필름(TFE)은 단일층으로 이루어질 수 있으나, 다중층으로 이루어질 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 상기 박막 봉지 필름(TFE) 상에 제공되는 터치 센서(미도시)를 포함할 수 있다. 상기 터치 센서는 상기 기판(SUB)의 영상이 출사되는 방향의 면 상에 배치되어 사용자의 터치 입력을 수신할 수 있다. 상기 터치 센서는 사용자의 손이나 별도의 입력 수단을 통해 상기 표시 장치로의 터치 이벤트를 인식할 수 있다.
상술한 실시예에 따르면, 상기 브릿지 패턴(BRP)이 대응하는 화소(PXL)의 전원 라인에 중첩되게 연장됨에 따라, 구조적 및 공간적 제약 없이 상기 브릿지 패턴(BRP)과 상기 차폐층(SDL)을 전기적 및/또는 물리적으로 연결할 수 있다. 이로 인해, 고해상도의 표시 장치가 구현될 수 있다.
또한, 상술한 실시예에 따르면, 상기 제1 트랜지스터(T1)의 제1 액티브 패턴(ACT1) 하부에 배치되는 상기 본체부(BDP)는 차광 패턴의 역할을 수행할 수 있다. 특히, 상기 기판(SUB)의 배면으로 광이 유입되는 투명 표시 장치에서, 상기 본체부(BDP)는 상기 기판(SUB)의 배면으로 유입되는 광을 차단하여 상기 광이 상기 제1 액티브 패턴(ACT1)으로 진행하는 것을 방지하여 상기 제1 트랜지스터(T1)의 누설 전류를 최소화할 수 있다.
도 7 내지 도 12는 도 5 및 도 6에 도시된 화소의 구성 요소를 층별로 개략적으로 도시한 배치도들이다.
우선, 도 5 내지 도 7을 참조하면, 기판(SUB) 상에 도전 패턴(CP)이 제공될 수 있다.
상기 도전 패턴(CP)은 본체부(BDP) 및 상기 본체부(BDP)로부터 제2 방향(DR2)을 따라 돌출된 브릿지 패턴(BRP)을 포함할 수 있다. 상기 브릿지 패턴(BRP)과 상기 본체부(BDP)는 동일한 층에 제공되며 일체로 제공될 수 있다.
도 5 내지 도 8을 참조하면, 버퍼층(BFL)을 사이에 두고 상기 도전 패턴(CP) 상에 반도체층(SML)이 제공될 수 있다.
상기 반도체층(SML)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체, 유기 반도체 소재 등으로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 반도체층(SML)은 불순물이 도핑되지 않은 반도체 소재를 포함할 수 있다.
도 5 내지 도 9를 참조하면, 게이트 절연층(GI)을 사이에 두고 상기 반도체층(SML) 상에 i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), 발광 제어 라인(Ei), 제1 내지 제7 게이트 전극(GE1 ~ GE7), 및 하부 전극(LE)이 제공될 수 있다.
상기 i-1번째 스캔 라인(Si-1), 상기 i번째 스캔 라인(Si), 상기 발광 제어 라인(Ei), 상기 제1 내지 제7 게이트 전극(GE1 ~ GE7)은 상기 반도체층(SML)에 중첩될 수 있다.
이어, 상기 i-1번째 스캔 라인(Si-1) 등이 제공된 상기 기판(SUB) 상에 불순물을 도핑하여 제1 내지 제7 액티브 패턴(ACT1 ~ ACT7), 제1 내지 제7 소스 전극(SE1 ~ SE7), 및 제1 내지 제7 드레인 전극(DE1 ~ DE7)을 형성할 수 있다.
도 5 내지 도 10을 참조하면, 제1 층간 절연층(ILD1)을 사이에 두고 상기 i-1번째 스캔 라인(Si-1), 상기 i번째 스캔 라인(Si), 상기 발광 제어 라인(Ei), 상기 제1 내지 제7 게이트 전극(GE1 ~ GE7), 및 상기 하부 전극(LE) 상에 초기화 전원 라인(IPL), 차폐층(SDL), 및 상부 전극(UE)이 제공될 수 있다.
상기 상부 전극(UE)은 상기 하부 전극(LE)에 중첩되고, 개구부(OPN)를 포함할 수 있다. 상기 하부 전극(LE)과 상기 상부 전극(UE)은 상기 제1 층간 절연층(ILD1)을 사이에 두고 스토리지 커패시터(Cst)를 구성할 수 있다.
상기 차폐층(SDL)은 상기 제1 층간 절연층(ILD1), 상기 게이트 절연층(GI), 및 상기 버퍼층(BFL)을 순차적으로 관통하는 제11 컨택 홀(CH11)을 통해 상기 브릿지 패턴(BRP)에 연결될 수 있다.
상기 제11 컨택 홀(CH11)은 평면 상에서 볼 때 상기 i-1번째 스캔 라인(Si-1)과 상기 i번째 스캔 라인(Si) 사이의 영역에 제공될 수 있다.
도 5 내지 도 11을 참조하면, 제2 층간 절연층(ILD2)을 사이에 두고 상기 초기화 전원 라인(IPL), 상기 차폐층(SDL), 및 상기 상부 전극(UE) 상에 제1 및 제2 데이터 라인(DL1, DL2), 제1 및 제2 전원 라인(PL1, PL2), 제1 및 제2 연결 배선(CNL1, CNL2), 및 보조 연결 배선(AUX)이 제공될 수 있다.
도 5 내지 도 12를 참조하면, 보호층(PSV)을 사이에 두고 상기 제1 및 제2 데이터 라인(DL1, DL2), 상기 제1 및 제2 전원 라인(PL1, PL2), 상기 제1 및 제2 연결 배선(CNL1, CNL2), 및 상기 보조 연결 배선(AUX) 상에 제1 전극(EL1)이 제공될 수 있다.
상기 제1 전극(EL1)은 상기 보호층(PSV)을 관통하는 제10 컨택 홀(CH10)을 통해 상기 제2 연결 배선(CNL2)에 연결될 수 있다.
상기 제1 전극(EL1) 상에는 화소 정의막(PDL)이 형성되고, 상기 화소 정의막(PDL)에 의해 둘러싸인 각 화소(PXL)의 발광 영역에는 발광층(EML) 및 제2 전극(EL2)이 순차적으로 제공될 수 있다.
상기 제2 전극(EL2) 상에는 박막 봉지 필름(TFE)이 형성된다.
본 발명의 일 실시예에 따른 표시 장치는 다양한 전자 기기에 채용될 수 있다. 예를 들어, 표시 장치는 텔레비젼, 노트북, 휴대폰, 스마트폰, 스마트패드(PD), 피엠피(PMP), 피디에이(PDA), 내비게이션, 스마트 워치와 같은 각종 웨어러블 기기 등에 적용될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
SUB: 기판 CP: 도전 패턴
BDP: 본체부 BRP: 브릿지 패턴
SDL: 차폐층 OLED: 발광 소자
PXL1, PXL2: 제1 및 제2 화소 Cst: 스토리지 커패시터
LE: 하부 전극 UE: 상부 전극
T1 ~ T7: 제1 내지 제7 트랜지스터 PL1, PL2: 제1 및 제2 전원 라인
CNL1, CNL2: 제1 및 제2 연결 배선

Claims (20)

  1. 기판의 제1 방향으로 연장되며 스캔 신호를 전달하는 스캔 라인;
    상기 제1 방향과 교차하는 제2 방향으로 연장되며 데이터 신호를 전달하는 데이터 라인;
    상기 데이터 라인에 이격되며 구동 전압을 전달하는 전원 라인;
    상기 스캔 라인 및 상기 데이터 라인에 연결된 제2 트랜지스터와, 상기 제2 트랜지스터에 연결된 제1 트랜지스터;
    상기 제1 트랜지스터에 연결된 발광 소자;
    상기 기판과 상기 제1 트랜지스터 사이에 제공된 차광 패턴; 및
    상기 전원 라인에 연결된 차폐층을 포함하고,
    상기 차광 패턴은 상기 제1 트랜지스터에 중첩된 본체부 및 상기 본체부로부터 상기 제2 방향을 따라 연장되어 상기 차폐층과 중첩되는 브릿지 패턴을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 트랜지스터는,
    상기 기판 상에 제공된 제1 액티브 패턴;
    상기 제1 액티브 패턴에 각각 연결된 제1 소스 및 제1 드레인 전극; 및
    게이트 절연층을 사이에 두고 상기 제1 액티브 패턴 상에 제공된 제1 게이트 전극을 포함하고,
    평면 상에서 볼 때, 상기 본체부는 상기 제1 게이트 전극에 중첩되는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 액티브 패턴은 버퍼층을 사이에 두고 상기 차광 패턴 상에 제공되는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 게이트 전극 상에 제공된 제1 층간 절연층; 및
    상기 차폐층 상에 제공된 제2 층간 절연층을 더 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 브릿지 패턴은 상기 제1 층간 절연층, 상기 게이트 절연층, 및 상기 버퍼층을 순차적으로 관통하는 제1 컨택 홀을 통해 상기 차폐층과 전기적으로 연결되는 표시 장치.
  6. 제5 항에 있어서,
    상기 스캔 라인은, i-1번째(i는 2 이상의 자연수) 스캔 신호를 전달하는 제1 스캔 라인 및 i번째 스캔 신호를 전달하는 제2 스캔 라인을 포함하고,
    상기 제1 컨택 홀은 평면 상에서 볼 때 상기 제1 스캔 라인과 상기 제2 스캔 라인 사이의 영역에 제공되는 표시 장치.
  7. 제6 항에 있어서,
    평면 상에서 볼 때, 상기 브릿지 패턴은 상기 제1 스캔 라인과 상기 제2 스캔 라인 사이의 영역에서 상기 전원 라인에 중첩되는 표시 장치.
  8. 제7 항에 있어서,
    상기 전원 라인은 상기 제2 층간 절연층을 관통하는 제2 컨택 홀을 통해 상기 차폐층에 전기적으로 연결되는 표시 장치.
  9. 제8 항에 있어서,
    상기 전원 라인의 구동 전압은 상기 차폐층과 상기 브릿지 패턴으로 인가되는 표시 장치.
  10. 제8 항에 있어서,
    평면 상에서 볼 때, 상기 차폐층은 상기 데이터 라인, 상기 전원 라인, 및 상기 브릿지 패턴에 부분적으로 중첩되는 표시 장치.
  11. 제4 항에 있어서,
    상기 게이트 절연층 상에 제공된 하부 전극; 및
    상기 제1 층간 절연층 상에 제공된 상부 전극을 포함하고,
    상기 하부 전극과 상기 상부 전극은 상기 제1 층간 절연층을 사이에 두고 스토리지 커패시터를 이루는 표시 장치.
  12. 제11 항에 있어서,
    상기 하부 전극과 상기 제1 게이트 전극은 서로 동일한 층에 위치하며, 일체로 제공되는 표시 장치.
  13. 제12 항에 있어서,
    상기 상부 전극과 상기 차폐층은 서로 동일한 층에 제공되는 표시 장치.
  14. 제6 항에 있어서,
    상기 제1 드레인 전극에 연결된 제3 소스 전극, 상기 제1 트랜지스터와 상기 발광 소자 사이에 제공된 제1 노드에 연결된 제3 드레인 전극, 및 상기 제2 스캔 라인에 연결된 제3 게이트 전극을 구비한 제3 트랜지스터를 더 포함하는 표시 장치.
  15. 제14 항에 있어서,
    평면 상에서 볼 때, 상기 차폐층은 상기 제3 트랜지스터와 상기 데이터 라인 사이에 위치하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제3 트랜지스터와 상기 데이터 라인은 서로 다른 층에 제공되는 표시 장치.
  17. 기판;
    상기 기판의 제1 방향으로 연장되며 i-1번째(i는 2 이상의 자연수) 스캔 신호를 전달하는 제1 스캔 라인;
    평면 상에서 볼 때 상기 제1 스캔 라인의 하부에 배치되며, i번째 스캔 신호를 전달하는 제2 스캔 라인;
    제2 방향으로 연장되고, 상기 제1 및 제2 스캔 라인과 교차하며 데이터 신호를 전달하는 데이터 라인;
    상기 데이터 라인에 이격되며 구동 전압을 전달하는 전원 라인;
    상기 제1 및 제2 스캔 라인과 상기 데이터 라인에 연결되며 상기 i번째 스캔 신호에 턴-온되는 제2 트랜지스터;
    상기 제2 트랜지스터에 연결된 제1 트랜지스터;
    상기 제1 트랜지스터에 연결되며 광을 출사하는 발광 소자;
    상기 기판과 상기 제1 트랜지스터의 액티브 패턴 사이에 제공된 본체부 및 상기 본체부로부터 상기 제2 방향을 따라 연장되어 상기 전원 라인에 연결되는 브릿지 패턴을 구비한 차광 패턴; 및
    상기 전원 라인에 연결되며, 평면 상에서 볼 때 상기 브릿지 패턴에 부분적으로 중첩된 차폐층을 포함하고,
    상기 전원 라인의 구동 전압은 상기 브릿지 패턴 및 상기 차폐층에 인가되는 표시 장치.
  18. 제17 항에 있어서,
    상기 차광 패턴 상에 제공된 버퍼층;
    상기 액티브 패턴 상에 제공된 게이트 절연층; 및
    상기 제1 및 제2 스캔 라인 상에 제공된 제1 층간 절연층을 더 포함하고,
    상기 브릿지 패턴은 상기 제1 층간 절연층, 상기 게이트 절연층, 및 상기 버퍼층을 순차적으로 관통하는 제1 컨택 홀을 통해 상기 차폐층에 전기적으로 연결되는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 컨택 홀은 평면 상에서 볼 때 상기 제1 스캔 라인과 상기 제2 스캔 라인 사이의 영역에 제공되는 표시 장치.
  20. 제18 항에 있어서,
    상기 차폐층과 상기 전원 라인 사이에 제공된 제2 층간 절연층을 더 포함하고,
    상기 전원 라인은 상기 제2 층간 절연층을 관통하는 제2 컨택 홀을 통해 상기 차폐층과 전기적으로 연결되는 표시 장치.
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