KR20200088953A - 표시 장치 - Google Patents

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박주찬
이선희
송희림
조승환
최종현
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삼성디스플레이 주식회사
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Abstract

표시 장치는, 표시 영역 및 비표시 영역을 포함한 기판; 상기 기판의 상기 표시 영역에 제공되며, 적어도 하나의 트랜지스터 및 상기 트랜지스터에 연결된 발광 소자를 각각 포함한 복수의 화소들; 상기 기판 상에 순차적으로 제공된 제1 내지 제4 절연층; 상기 화소들 각각에 제공되어 해당 화소로 스캔 신호를 인가하며, 상기 제1 절연층 상에 배치된 스캔 라인; 상기 제3 절연층 상에서 상기 스캔 라인의 연장 방향과 평행한 방향을 따라 연장되며, 상기 화소들에 공통으로 제공된 제1 도전층; 상기 화소들 중 하나의 화소 및 상기 하나의 화소에 인접한 화소 사이에서 상기 제1 내지 제3 절연층의 일부가 제거되어 상기 기판의 일부를 노출하는 개구부; 및 상기 개구부 내에 제공된 절연 패턴을 포함할 수 있다. 여기서, 상기 제1 도전층은 상기 절연 패턴을 포함한 상기 기판 상에 제공되며, 상기 하나의 화소의 스캔 라인과 상기 인접한 화소의 스캔 라인을 연결할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
특히, 최근에는 플렉서블 기판을 이용하여 폴딩(folding), 벤딩(bending), 롤링(rolling)이 가능한 표시 장치에 대한 요구가 증가하고 있다.
본 발명은 플렉서블 특성을 향상시키면서 배선 저항에 따른 신호 지연을 최소화할 수 있는 표시 장치를 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는, 표시 영역 및 비표시 영역을 포함한 기판; 상기 기판의 상기 표시 영역에 제공되며, 적어도 하나의 트랜지스터 및 상기 트랜지스터에 연결된 발광 소자를 각각 포함한 복수의 화소들; 상기 기판 상에 순차적으로 제공된 제1 내지 제4 절연층; 상기 화소들 각각에 제공되며 해당 화소로 스캔 신호를 인가하며, 상기 제1 절연층 상에 배치되는 스캔 라인; 상기 제3 절연층 상에서 상기 스캔 라인의 연장 방향과 평행한 방향을 따라 연장되며, 상기 화소들에 공통으로 제공된 제1 도전층; 상기 화소들 중 하나의 화소 및 상기 하나의 화소에 인접한 화소 사이에서 상기 제1 내지 제3 절연층의 일부가 제거되어 상기 기판의 일부를 노출하는 개구부; 및 상기 개구부 내에 제공된 절연 패턴을 포함할 수 있다. 여기서, 상기 제1 도전층은 상기 절연 패턴을 포함한 상기 기판 상에 제공되며, 상기 하나의 화소의 스캔 라인과 상기 인접한 화소의 스캔 라인을 연결할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 도전층은 상기 제2 및 제3 절연층을 관통하는 제1 컨택 홀을 통해 상기 화소들 각각의 스캔 라인과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때, 상기 제1 도전층은 상기 화소들 각각의 스캔 라인과 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제3 절연층은 무기 재료를 포함한 무기 절연막이고, 상기 절연 패턴은 유기 재료를 포함한 유기 절연막일 수 있다.
본 발명의 일 실시예에 있어서, 상기 절연 패턴은 상기 개구부를 채우는 형태로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제4 절연층 상에 제공되며, 상기 화소들 각각에 데이터 신호를 인가하는 데이터 라인을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제4 절연층은, 상기 제1 도전층의 일면으로부터 순차적으로 적층된 제1 층간 절연층 및 제2 층간 절연층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 층간 절연층과 상기 제2 층간 절연층은 서로 상이한 물질을 포함할 수 있다. 여기서, 상기 제1 층간 절연층은 무기 재료를 포함한 무기 절연막이고, 상기 제2 층간 절연층은 유기 재료를 포함한 유기 절연막일 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제3 절연층 상에 제공된 적어도 둘 이상의 도전 패턴들; 및 상기 제2 층간 절연층 상에 제공된 적어도 하나의 컨택 전극 및 상기 컨택 전극에 이격된 브릿지 전극을 더 포함할 수 있다. 여기서, 상기 컨택 전극 및 상기 브릿지 전극 각각은 상기 제1 및 제2 층간 절연층을 사이에 두고 상기 도전 패턴들 중 하나의 도전 패턴에 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 상기 컨택 전극 및 상기 컨택 전극에 중첩하는 상기 도전 패턴은 상기 제1 및 제2 층간 절연층을 관통하는 제2 컨택 홀을 통해 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 브릿지 전극 및 상기 브릿지 전극에 중첩하는 상기 도전 패턴은 상기 제1 및 제2 층간 절연층을 관통하는 제3 컨택 홀을 통해 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 도전 패턴들은 상기 제1 도전층과 동일한 층에 배치되되, 상기 제1 도전층과 이격될 수 있다.
본 발명의 일 실시예에 있어서, 상기 트랜지스터는, 상기 기판 상에 제공된 액티브 패턴; 상기 제1 절연층을 사이에 두고 상기 액티브 패턴 상에 제공된 게이트 전극; 및 상기 액티브 패턴에서 상기 게이트 전극과 중첩되는 가운데 영역의 양 측부에 각각 연결되는 소스 및 드레인 전극을 포함할 수 있다. 여기서, 상기 소스 전극 및 상기 드레인 전극 중 어느 하나의 전극은 상기 제1 내지 제3 절연층을 관통하는 제4 컨택 홀을 통해 상기 도전 패턴들 중 대응하는 도전 패턴에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 데이터 라인 상에 제공되며, 상기 브릿지 전극의 적어도 일부를 노출하는 제5 컨택 홀을 포함한 보호층; 및 상기 보호층 상에 제공된 상기 발광 소자를 더 포함할 수 있다. 여기서, 상기 발광 소자는, 상기 보호층 상에 제공되며 상기 제5 컨택 홀을 통해 상기 브릿지 전극에 연결된 제1 전극; 상기 제1 전극 상에 제공되며, 광을 방출하는 발광층; 및 상기 발광층 상에 제공된 제2 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제1 절연층 상에 배치되며, 상기 화소들 각각에 발광 제어 신호를 인가하는 발광 제어 라인; 및 상기 제3 절연층 상에서 상기 발광 제어 라인의 연장 방향과 평행한 방향을 따라 연장되며, 상기 화소들에 공통으로 제공된 제2 도전층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 도전층은 상기 제2 및 제3 절연층을 관통하는 제6 컨택 홀을 통해 상기 화소들 각각의 발광 제어 라인과 전기적으로 연결될 수 있다. 여기서, 상기 제2 도전층은 상기 제1 도전층과 동일한 층에 배치되되, 상기 제1 도전층과 이격될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 화소들 각각의 상기 제1 절연층 상에 제공된 하부 전극; 및 상기 화소들 각각의 상기 제2 절연층 상에 제공되며, 상기 하부 전극에 중첩되어 스토리지 커패시터를 이루는 상부 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제3 절연층 상에서 상기 하나의 화소의 상부 전극과 상기 인접한 화소의 상부 전극을 전기적으로 연결하는 연결 패턴을 더 포함할 수 있다. 여기서, 상기 연결 패턴은 상기 제1 도전층과 동일한 층에 배치되되, 상기 제1 도전층과 이격될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는, 상기 화소들 각각에 제공되며, 해당 화소로 초기화 전원을 인가하는 초기화 전원 전극; 및 상기 초기화 전원 전극 상에 제공되며, 상기 하나의 화소의 초기화 전원 전극과 상기 인접한 화소의 초기화 전원 전극을 전기적으로 연결하는 제3 도전층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 도전층은 상기 제3 절연층을 관통하는 제7 컨택 홀을 통해 상기 화소들 각각의 초기화 전원 전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 도전층은 상기 제1 도전층과 동일한 층에 배치되되, 상기 제1 도전층과 이격될 수 있다.
본 발명의 일 실시예에 있어서, 상기 초기화 전원 전극은 상기 상부 전극과 동일한 층에 배치되되, 상기 상부 전극과 이격될 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 표시 영역 및 비표시 영역을 포함한 기판; 상기 기판의 상기 표시 영역에 제공되며, 적어도 하나의 트랜지스터 및 상기 트랜지스터에 연결된 발광 소자를 각각 포함한 복수의 화소들; 상기 기판 상에 순차적으로 제공된 제1 내지 제4 절연층; 상기 화소들 각각에 제공되어 해당 화소로 스캔 신호를 인가하며, 상기 제1 절연층 상에 배치된 스캔 라인; 상기 화소들 각각에 제공되어 해당 화소로 발광 제어 신호를 인가하며, 상기 제1 절연층 상에 배치된 발광 제어 라인; 상기 화소들 각각에 제공되어 해당 화소로 초기화 전원을 인가하며, 상기 제2 절연층 상에 배치된 초기화 전원 전극; 상기 제3 절연층 상에서 제1 방향을 따라 연장되며, 상기 화소들에 공통으로 제공된 제1 내지 제3 도전층; 상기 제4 절연층 상에서 상기 제1 방향과 교차하는 제2 방향을 따라 연장되며, 상기 화소들 각각에 데이터 신호를 인가하는 데이터 라인; 상기 화소들 중 하나의 화소 및 상기 하나의 화소에 인접한 화소 사이에서 상기 제1 내지 제3 절연층의 일부가 제거되어 상기 기판의 일부를 노출하는 개구부; 및 상기 개구부 내에 제공된 절연 패턴을 포함할 수 있다. 여기서, 상기 제1 내지 제3 도전층 각각은 상기 절연 패턴을 포함한 상기 제3 절연층 상에서 서로 이격되며, 상기 하나의 화소와 상기 인접한 화소를 연결할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 도전층은 상기 하나의 화소의 스캔 라인과 상기 인접한 화소의 스캔 라인을 전기적으로 연결하고, 상기 제2 도전층은 상기 하나의 화소의 발광 제어 라인과 상기 인접한 화소의 발광 제어 라인을 전기적으로 연결하며, 상기 제3 도전층은 상기 하나의 화소의 초기화 전원 전극과 상기 인접한 화소의 초기화 전원 전극을 전기적으로 연결할 수 있다.
본 발명의 일 실시예에 있어서, 상기 데이터 라인은 상기 화소들 각각의 일측에 제공된 제1 서브 데이터 라인과 상기 화소들 각각의 타측에 제공된 제2 서브 데이터 라인을 포함할 수 있다. 여기서, 상기 제1 서브 데이터 라인과 상기 제2 서브 데이터 라인은 서로 다른 층에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제2 방향을 따라 연장되고, 상기 화소들 각각에 구동 전원을 공급하는 전원 라인을 더 포함할 수 있다. 상기 전원 라인은 상기 제1 서브 데이터 라인과 상기 제2 서브 데이터 라인 사이에 제공될 수 있다.
본 발명의 일 실시예에 따르면, 인접한 화소들 사이의 무기 절연막을 제거하여 형성된 개구부 내에 유기 절연 패턴을 배치하여 플렉서블 특성이 향상된 표시 장치가 제공될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 전기적으로 분리된 인접한 화소들을 연성의 재료를 포함한 도전층으로 연결하여 플렉서블 특성을 향상시키면서 배선 저항을 줄여 신호 지연을 최소화한 표시 장치가 제공될 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 도시한 평면도이다.
도 2는 도 1의 표시 장치에서 화소들 및 구동부의 실시예를 나타낸 블록도이다.
도 3은 도 1에 도시된 화소들 중 하나의 화소를 나타내는 등가회로도이다.
도 4는 도 1의 EA1 영역의 확대 평면도이다.
도 5는 도 4의 제3 화소를 상세하게 도시한 평면도이다.
도 6a는 도 5의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 6b는 도 6a의 EA2 영역의 확대 단면도이다.
도 7은 도 5의 Ⅳ ~ Ⅳ'선에 따른 단면도이다.
도 8은 도 4의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 9는 도 4의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 10 내지 도 17은 도 4에 도시된 제1 내지 제4 화소들의 구성 요소를 레이어별로 개략적으로 도시한 평면도들이다.
도 18은 도 1에 도시된 화소들 중 인접한 두 개의 화소를 다른 실시예에 따라 나타내는 등가회로도이다.
도 19는 도 18에 도시된 제1 및 제2 화소를 도시한 평면도이다.
도 20은 도 19의 제1 화소를 상세하게 도시한 평면도이다.
도 21은 도 19의 Ⅴ ~ Ⅴ'선에 따른 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 도시한 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 화소들(PXL), 상기 기판(SUB) 상에 제공되며 상기 화소들(PXL)을 구동하는 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 각 화소(PXL)에 대해서는 후술한다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선(미도시)의 일부가 제공되는 영역일 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 비표시 영역(NDA)은 표시 영역(DA)의 둘레를 둘러쌀 수 있다.
화소들(PXL)은 기판(SUB) 상의 표시 영역(DA) 내에 제공되며 배선에 연결될 수 있다. 화소들(PXL) 각각은 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다.
화소들(PXL)은 백색 광 및/또는 컬러 광을 출사하는 발광 소자(미도시) 및 상기 발광 소자를 구동하기 위한 화소 회로(미도시)를 포함할 수 있다. 화소 회로는 발광 소자에 연결되는 적어도 하나 이상의 트랜지스터를 포함할 수 있다.
각 화소(PXL)는 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 각 화소(PXL)는 시안, 마젠타, 옐로우, 및 백색 중 하나의 색을 출사할 수도 있다.
화소들(PXL)은 복수 개로 제공되어 제1 방향(DR1)으로 연장된 행과 상기 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 연장된 열을 따라 배열될 수 있다. 본 발명의 일 실시예에 있어서, 화소들(PXL)의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다.
구동부는 배선부를 통해 각 화소(PXL)에 신호를 제공하며, 이에 따라 각 화소(PXL)의 구동을 제어할 수 있다. 도 1에서는, 설명의 편의를 위해 배선부가 생략되었으며, 상기 배선부에 대해서는 후술한다.
구동부는 스캔 라인을 통해 화소들(PXL)에 스캔 신호를 인가하는 주사 구동부(SDV), 발광 제어 라인을 통해 상기 화소들(PXL)에 발광 제어 신호를 인가하는 발광 구동부(EDV), 및 데이터 라인을 통해 상기 화소들(PXL)에 데이터 신호를 인가하는 데이터 구동부(DDV), 및 타이밍 제어부(미도시)를 포함할 수 있다. 타이밍 제어부는 주사 구동부(SDV), 발광 구동부(EDV), 및 데이터 구동부(DDV)를 제어할 수 있다.
본 발명의 일 실시예에 있어서, 주사 구동부(SDV), 발광 구동부(EDV), 및 데이터 구동부(DDV)는 기판(SUB)의 비표시 영역(NDA)에 배치될 수 있다. 주사 구동부(SDV), 발광 구동부(EDV), 및/또는 데이터 구동부(DDV)의 위치는 필요에 따라 변경될 수 있다.
도 2는 도 1의 표시 장치에서 화소들 및 구동부의 실시예를 나타낸 블록도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 화소들(PXL), 구동부, 및 배선부를 포함할 수 있다.
구동부는 주사 구동부(SDV), 발광 구동부(EDV), 데이터 구동부(DDV), 및 타이밍 제어부(TC)를 포함할 수 있다.
도 2에 있어서, 주사 구동부(SDV), 발광 구동부(EDV), 데이터 구동부(DDV), 및 타이밍 제어부(TC)의 위치는 설명의 편의를 위해 설정된 것으로서, 실제 표시 장치를 구현할 때는 표시 장치 내에서의 다른 위치에 배치될 수 있다.
배선부는 표시 영역(DA)에 배치되어 구동부로부터 각 화소(PXL)에 신호를 제공하는 스캔 라인, 데이터 라인, 발광 제어 라인, 전원 라인(PL), 초기화 전원 전극(미도시)을 포함할 수 있다.
화소들(PXL)은 광을 출사하는 발광 소자(미도시) 및 상기 발광 소자를 구동하기 위한 화소 회로(미도시)를 포함할 수 있다. 화소 회로는 발광 소자를 구동하기 위한 적어도 하나 이상의 트랜지스터를 포함할 수 있다.
화소들(PXL)은 표시 영역(DA)에 제공될 수 있다. 각 화소(PXL)는 대응되는 스캔 라인으로부터 스캔 신호가 공급될 때 대응되는 데이터 라인으로부터 데이터 신호를 공급받을 수 있다. 데이터 신호를 공급받는 각 화소(PXL)는 전원 라인(PL)을 통해 인가되는 제1 구동 전원(ELVDD)으로부터 발광 소자(미도시)를 경유하여 제2 구동 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
주사 구동부(SDV)는 타이밍 제어부(TC)로부터의 제1 게이트 제어 신호(GCS1)에 대응하여 스캔 라인들(S0 ~ Sn)로 스캔 신호를 인가할 수 있다. 예를 들어, 주사 구동부(SDV)는 주사선들(S0 ~ Sn)로 스캔 신호가 순차적으로 공급되면, 화소들(PXL)이 수평 라인 단위로 순차적으로 선택될 수 있다.
발광 구동부(EDV)는 타이밍 제어부(TC)로부터의 제2 게이트 제어 신호(GCS2)에 대응하여 발광 제어 라인들(E1 ~ En)로 발광 제어 신호를 인가할 수 있다. 예를 들어, 발광 구동부(EDV)는 발광 제어 라인들(E1 ~ En)로 발광 제어 신호를 순차적으로 공급할 수 있다.
발광 제어 신호는 스캔 신호보다 넓은 폭으로 설정될 수 있다. 예를 들어, i(i는 자연수) 번째 발광 제어선(Ei)으로 공급되는 발광 제어 신호는 i-1 번째 스캔 라인(Si-1)으로 공급되는 스캔 신호 및 i번째 스캔 라인(Si)으로 공급되는 스캔 신호와 적어도 일부 구간 중첩되도록 공급될 수 있다.
추가적으로, 발광 제어 신호는 화소들(PXL)에 포함된 트랜지스터가 턴-오프될 수 있도록 오프 전압(예를 들면, 하이 전압)으로 설정되고, 스캔 신호는 상기 화소들(PXL)에 포함되는 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 로우 전압)으로 설정될 수 있다.
데이터 구동부(DDV)는 데이터 제어 신호(DCS)에 대응하여 데이터 라인들(DL1 ~ DLm)로 데이터 신호를 공급할 수 있다. 데이터 라인들(DL1 ~ DLm)로 공급된 데이터 신호는 스캔 신호에 의하여 선택된 화소들(PXL)로 공급될 수 있다.
타이밍 제어부(TC)는 외부로부터 공급되는 타이밍 신호들에 기초하여 생성된 제1 및 제2 게이트 제어 신호(GCS1, GCS2)를 주사 구동부(SDV) 및 발광 구동부(EDV)로 공급하고, 데이터 제어 신호(DCS)를 데이터 구동부(DDV)로 공급할 수 있다.
제1 및 제2 게이트 제어 신호들(GCS1 및 GCS2) 각각에는 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 스타트 펄스는 첫 번째 스캔 신호 또는 첫 번째 발광 제어 신호의 타이밍을 제어한다. 클럭 신호들은 스타트 펄스를 쉬프트시키기 위하여 사용된다.
데이터 제어 신호(DCS)에는 소스 스타트 펄스 및 클럭 신호들이 포함된다. 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어하고, 클럭 신호들을 샘플링 동작을 제어하기 위하여 사용된다.
도 3은 도 1에 도시된 화소들 중 하나의 화소를 나타내는 등가회로도이다.
도 3에 있어서, 설명의 편의를 위해, j번째 데이터 라인(DLj), i-1번째 스캔 라인(Si-1), 및 i 번째 스캔 라인(Si)에 접속된 하나의 화소를 도시하였다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 화소(PXL)는 발광 소자(OLED) 및 상기 발광 소자(OLED)에 연결되어 상기 발광 소자(OLED)를 구동하는 화소 회로(PC)를 포함할 수 있다. 여기서, 화소 회로(PC)는 제1 내지 제7 트랜지스터(T1 ~ T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
발광 소자(OLED)의 애노드 전극은 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 접속되고, 상기 발광 소자(OLED)의 캐소드 전극은 제2 구동 전원(ELVSS)에 접속될 수 있다. 발광 소자(OLED)는 제1 트랜지스터(T1)로부터 공급되는 전류 량에 대응하여 소정 휘도의 광을 생성할 수 있다. 발광 소자(OLED)로 전류가 흐를 수 있도록 전원 라인(PL)으로 인가되는 제1 구동 전원(ELVDD)은 제2 구동 전원(ELVSS)보다 높은 전압으로 설정될 수 있다. 제1 구동 전원(ELVDD)과 제2 구동 전원(ELVSS)의 전위 차는 화소(PXL)의 발광 기간 동안 발광 소자(OLED)의 문턱 전압 이상으로 설정될 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 일 전극, 일 예로, 소스 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(ELVDD)이 인가되는 전원 라인(PL)에 접속되고, 다른 일 전극, 일 예로, 드레인 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(OLED)의 애노드 전극에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는, 제1 노드(N1)의 전압에 대응하여, 제1 구동 전원(ELVDD)으로부터 발광 소자(OLED)를 경유하여 제2 구동 전원(ELVSS)으로 흐르는 전류량을 제어한다.
제2 트랜지스터(T2; 스위칭 트랜지스터)는 화소(PXL)에 연결된 j번째 데이터 라인(DLj)과 제1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 화소(PXL)에 연결된 i번째 스캔 라인(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 로우 전압)의 스캔 신호가 공급될 때 턴-온되어 j번째 데이터 라인(DLj)을 제1 트랜지스터(T1)의 소스 전극을 전기적으로 접속시킨다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, j번째 데이터 라인(DLj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 i번째 스캔 라인(Si)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1)를 전기적으로 연결한다. 따라서, 제3 트랜지스터(T3)가 턴-온될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint)이 인가되는 배선 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 스캔 라인, 일 예로 i-1번째 스캔 라인(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 는 i-1번째 스캔 라인(Si-1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)을 제1 노드(N1)로 전달한다. 여기서, 초기화 전원(Vint)은 데이터 신호의 최저 전압 이하의 전압을 가질 수 있다.
제5 트랜지스터(T5)는 제1 구동 전원(ELVDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 대응하는 발광 제어 라인, 일 예로 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 소자(LD)의 애노드 전극 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제7 트랜지스터(T7)는 발광 소자(LD)의 애노드 전극과 초기화 전원(Vint)이 인가되는 배선 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 이전 단의 스캔 라인들 중 어느 하나, 일 예로 i-1번째 스캔 라인(Si-1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 i-1번째 스캔 라인(Si-1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)을 발광 소자(LD)의 애노드 전극으로 공급한다.
스토리지 커패시터(Cst)는 제1 구동 전원(VDD)과 제1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
도 4는 도 1의 EA1 영역의 확대 평면도이고, 도 5는 도 4의 제3 화소를 상세하게 도시한 평면도이고, 도 6a는 도 5의 Ⅲ ~ Ⅲ'선에 따른 단면도이고, 도 6b는 도 6a의 EA2 영역의 확대 단면도이고, 도 7은 도 5의 Ⅳ ~ Ⅳ'선에 따른 단면도이고, 도 8은 도 4의 Ⅰ ~ Ⅰ'선에 따른 단면도이며, 도 9는 도 4의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
설명의 편의를 위해, 도 4에서는 EA1 영역에서 j-1번째 화소 열, j번째 화소 열, i번째 화소 행, 및 i+1번째 화소 행의 교차 영역에 배치된 4개의 화소들(PXL1, PXL2, PXL3, PXL4)을 기준으로, 상기 4개의 화소들(PXL1, PXL2, PXL3, PXL4)에 연결된 스캔 라인들(Si-1, Si, Si+1), 발광 제어 라인들(Ei, Ei+1), 데이터 라인들(DLj-1, DLj), 및 전원 라인(PL)을 도시하였다.
이와 더불어, 도 4에 있어서, 설명의 편의를 위하여 4개의 화소들(PXL1, PXL2, PXL3, PXL4)에 제공된 배선들에 있어서, 스캔 신호가 인가되는 스캔 라인들(Si-1, Si, Si+1) 중 i-1번째 행의 스캔 라인을 "i-1번째 스캔 라인(Si-1)"이라 지칭하고, i번째 행의 스캔 라인을 "i번째 스캔 라인(Si)"이라 지칭하며, i+1번째 행의 스캔 라인을 "i+1번째 스캔 라인(Si+1)"이라 지칭한다. 또한, 발광 제어 신호가 인가되는 발광 제어 라인들(Ei, Ei+1) 중 i번째 행의 발광 제어 라인을 "i번째 발광 제어 라인(Ei)"이라 지칭하고, i+1번째 행의 발광 제어 라인을 "i+1번째 발광 제어 라인(Ei+1)"이라 지칭한다. 데이터 신호가 인가되는 데이터 라인들(DLj-1, DLj) 중 j-1번째 열의 데이터 라인을 "j-1번째 데이터 라인(DLj-1)"이라 지칭하고, j번째 열의 데이터 라인을 "j번째 데이터 라인(DLj)"이라 지칭한다.
또한, 도 4 내지 도 9에서는 각각의 전극을 단일의 전극층으로, 각각의 절연층을 단일의 절연층으로만 도시하는 등 4개의 화소들(PXL1, PXL2, PXL3, PXL4)의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 1 내지 도 9를 참조하면, 표시 장치는 기판(SUB), 배선부, 및 화소들(PXL)을 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 기판(SUB)은 경성(rigid) 기판일 수 있다. 예를 들면, 경성 기판은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판 중 하나일 수 있다.
또한, 기판(SUB)은 가요성(flexible) 기판일 수도 있다. 여기서, 가요성 기판은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.
다만, 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있으며, 섬유 강화플라스틱(FRP, Fiber reinforced plastic) 등을 포함할 수도 있다.
화소들(PXL)은 기판(SUB) 상의 표시 영역(DA) 내에서 제1 방향(DR1)으로 연장된 복수의 화소 행들 및 화소 행들에 교차하는 제2 방향(DR2)으로 연장된 복수의 화소 열들에 따라 매트릭스(matrix) 형태 및/또는 스트라이프 형태로 배열될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 화소들(PXL)은 현재 공지된 다양한 배열 형태로 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다.
화소들(PXL)은 제1 화소(PXL1), 제2 화소(PXL2), 제3 화소(PXL3), 및 제4 화소(PXL4)를 포함할 수 있다. 이하에서, 제1 화소(PXL1), 제2 화소(PXL2), 제3 화소(PXL3), 및 제4 화소(PXL4) 중 하나 이상의 화소를 임의로 지칭하거나, 또는 두 종류 이상의 화소들을 포괄적으로 지칭할 때, “화소(PXL)”또는 “화소들(PXL)”이라 하기로 한다.
제1 화소(PXL1)는 i번째 화소 행 및 j-1번째 화소 열의 교차 영역에 배치된 화소이고, 제2 화소(PXL2)는 i+1번째 화소 행 및 j-1번째 화소 열의 교차 영역에 배치된 화소이고, 제3 화소(PXL3)는 i번째 화소 행 및 j번째 화소 열의 교차 영역에 배치된 화소이며, 제4 화소(PXL4)는 i+1번째 화소 행 및 j번째 화소 열의 교차 영역에 배치된 화소일 수 있다.
제1 내지 제4 화소들(PXL1 ~ PXL4) 각각은 대응하는 스캔 라인(Si-1, Si, Si+1), 대응하는 데이터 라인(Dj-1, Dj), 대응하는 발광 제어 라인(Ei, Ei+1), 전원 라인(PL), 및 초기화 전원 전극(IPL)에 연결될 수 있다.
스캔 라인들(Si-1, Si, Si+1)은 기판(SUB) 상에서 제1 방향(DR1)으로 연장되며 화소들(PXL) 각각에 제공될 수 있다. 스캔 라인들(Si-1, Si, Si+1)은 제2 방향(DR2)을 따라 순차적으로 배열된 i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), 및 i+1번째 스캔 라인(Si+1)을 포함할 수 있다. 스캔 라인들(Si-1, Si, Si+1) 각각은 스캔 신호를 인가받을 수 있다. 예를 들면, i-1번째 스캔 라인(Si-1)은 i-1번째 스캔 신호를 인가받을 수 있다. i-1번째 스캔 신호는 i번째 화소 행의 화소들(PXL), 일 예로, 제1 및 제3 화소들(PXL1, PXL3)을 초기화시킬 수 있다. i번째 스캔 라인(Si)은 i번째 스캔 신호를 인가받을 수 있다. i번째 스캔 신호는 i+1번째 화소 행의 화소들(PXL), 일 예로, 제2 및 제4 화소들(PXL2, PXL4)을 초기화시킬 수 있다. i+1번째 스캔 라인(Si+1)은 i+1번째 스캔 신호를 인가받을 수 있다. 도 4 및 도 5에 있어서, 2개의 스캔 라인들이 제1 내지 제4 화소들(PXL1, PXL2, PXL3, PXL4) 각각에 연결되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 3개의 스캔 라인들이 제1 내지 제4 화소들(PXL1 ~ PXL4) 각각에 연결될 수도 있다.
본 발명의 일 실시예에 있어서, 제1 내지 제4 화소들(PXL1 ~ PXL4) 각각에 제공 및/또는 형성된 스캔 라인들(Si-1, Si, Si+1)은 제1 방향(DR1)으로 인접한 화소(PXL)에 제공 및/또는 형성된 스캔 라인들(Si-1, Si, Si+1)과 일정 간격을 두고 이격될 수 있다. 예를 들어, 제1 화소(PXL1)의 스캔 라인들(Si-1, Si)은 제1 방향(DR1)으로 인접한 제3 화소(PXL3)의 스캔 라인들(Si-1, Si)과 일정 간격을 두고 이격될 수 있다. 또한, 제2 화소(PXL2)의 스캔 라인들(Si, Si+1)은 제1 방향(DR1)으로 인접한 제4 화소(PXL4)의 스캔 라인들(Si, Si+1)과 일정 간격을 두고 이격될 수 있다.
제1 방향(DR1)으로 인접한 화소들(PXL), 일 예로, 제1 화소(PXL1)와 제3 화소(PXL3) 각각의 스캔 라인들(Si-1, Si)은 상기 스캔 라인들(Si-1, Si)과 상이한 층에 제공 및/또는 형성되는 도전층을 통해 전기적으로 서로 연결될 수 있다. 구체적으로, 제1 화소(PXL1)의 i-1번째 스캔 라인(Si-1)과 제3 화소(PXL3)의 i-1번째 스캔 라인(Si-1)은 제2 도전층(CL2)을 통해 전기적으로 서로 연결될 수 있다. 또한, 제1 화소(PXL1)의 i번째 스캔 라인(Si)과 제3 화소(PXL3)의 i번째 스캔 라인(Si)은 제3 도전층(CL3)을 통해 전기적으로 서로 연결될 수 있다.
또한, 제1 방향(DR1)으로 인접한 화소들, 예를 들어, 제2 화소(PXL2)와, 제4 화소(PXL4) 각각의 스캔 라인들(Si, Si+1)은 상기 스캔 라인들(Si, Si+1)과 상이한 층에 제공 및/또는 형성되는 도전층을 통해 전기적으로 연결될 수 있다. 구체적으로, 제2 화소(PXL2)의 i번째 스캔 라인(Si)과 제4 화소(PXL4)의 i번째 스캔 라인(Si)과 제2 도전층(CL2)을 통해 전기적으로 연결될 수 있다. 또한, 제2 화소(PXL2)의 i+1번째 스캔 라인(Si+1)과 제4 화소(PXL4)의 i+1번째 스캔 라인(Si+1)은 제3 도전층(CL3)을 통해 전기적으로 연결될 수 있다.
발광 제어 라인들(Ei, Ei+1)은 기판(SUB) 상에서 제1 방향(DR1)으로 연장되며 화소들(PXL) 각각에 제공될 수 있다. 발광 제어 라인들(Ei, Ei+1)은 제2 방향(DR2)을 따라 순차적으로 배열된 i번째 발광 제어 라인(Ei) 및 i+1번째 발광 제어 라인(Ei+1)을 포함할 수 있다. i번째 발광 제어 라인(Ei)은 i번째 화소 행의 화소들(PXL), 일 예로, 제1 및 제3 화소들(PXL1, PXL3) 각각에 제공될 수 있다. i+1번째 발광 제어 라인(Ei+1)은 i+1번째 화소 행의 화소들(PXL), 일 예로, 제2 및 제4 화소들(PXL2, PXL4) 각각에 제공될 수 있다. 발광 제어 라인들(Ei, Ei+1) 각각은 발광 제어 신호를 인가받을 수 있다. 예를 들어, i번째 발광 제어 라인(Ei)은 i번째 발광 제어 신호를 인가받을 수 있으며, i+1번째 발광 제어 라인(Ei+1)은 i+1번째 발광 제어 신호를 인가받을 수 있다.
본 발명의 일 실시예에 있어서, 제1 내지 제4 화소들(PXL1 ~ PXL4) 각각에 제공 및/또는 형성된 발광 제어 라인들(Ei, Ei+1)은 제1 방향(DR1)으로 인접한 화소들(PXL) 각각에 제공 및/또는 형성된 발광 제어 라인들(Ei, Ei+1)과 일정 간격을 두고 이격될 수 있다. 예를 들어, 제1 화소(PXL1)의 i번째 발광 제어 라인(Ei)은 제3 화소(PXL3)의 i번째 발광 제어 라인(Ei)과 일정 간격을 두고 이격될 수 있다. 또한, 제2 화소(PXL2)의 i+1번째 발광 제어 라인(Ei+1)은 제4 화소(PXL4)의 i+1번째 발광 제어 라인(Ei+1)과 일정 간격을 두고 이격될 수 있다.
제1 방향(DR1)으로 인접한 화소들(PXL), 예를 들어, 제1 화소(PXL1)와 제3 화소(PXL3) 각각의 i번째 발광 제어 라인(Ei)은 상기 i번째 발광 제어 라인(Ei)과 상이한 층에 제공 및/또는 형성되는 제4 도전층(CL4)을 통해 전기적으로 서로 연결될 수 있다. 또한, 제2 화소(PXL2)와 제4 화소(PXL4) 각각의 i+1번째 발광 제어 라인(Ei+1)은 상기 i+1번째 발광 제어 라인(Ei+1)과 상이한 층에 제공 및/또는 형성되는 제4 도전층(CL4)을 통해 전기적으로 서로 연결될 수 있다.
데이터 라인들(DLj-1, DLj)은 제2 방향(DR2)으로 연장될 수 있다. 데이터 라인들(DLj-1, DLj)은 제1 방향(DR1)을 따라 순차적으로 배열된 j-1번째 데이터 라인(DLj-1) 및 j번째 데이터 라인(DLj)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, j-1번째 데이터 라인(DLj-1)은 j-1번째 화소 열에 배치된 화소들(PXL), 일 예로, 제1 및 제2 화소들(PXL1, PXL2) 각각에 연결될 수 있고, j번째 데이터 라인(DLj)은 j번째 화소 열에 배치된 화소들(PXL), 일 예로, 제3 및 제4 화소들(PXL3, PXL4) 각각에 연결될 수 있다.
전원 라인(PL)은 제2 방향(DR2)을 따라 연장될 수 있다. 제1 및 제2 구동 전원(ELVDD, ELVSS) 중 어느 하나, 예를 들면, 제1 구동 전원(ELVDD)이 전원 라인(PL)에 공급될 수 있다. 전원 라인(PL)은 각 화소(PXL)에서 데이터 라인에 이격되게 배치될 수 있다. 예를 들어, 제1 및 제2 화소들(PXL1, PXL2) 각각에서, 전원 라인(PL)은 j-1번째 데이터 라인(DLj-1)에 이격될 수 있다. 또한, 제3 및 제4 화소들(PXL3, PXL4) 각각에서, 전원 라인(PL)은 j번째 데이터 라인(DLj)에 이격될 수 있다.
제1 내지 제4 화소들(PXL1 ~ PXL4) 각각에는 초기화 전원 전극(IPL)이 배치될 수 있다. 초기화 전원 전극(IPL)에는 초기화 전원(Vint)이 인가될 수 있다. 초기화 전원 전극(IPL)은 제1 내지 제4 화소들(PXL1 ~ PXL4) 각각에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 제1 내지 제4 화소들(PXL1 ~ PXL4) 각각에 제공 및/또는 형성된 초기화 전원 전극(IPL)은 인접한 화소들(PXL)에 제공 및/또는 형성된 초기화 전원 전극(IPL)과 일정 간격을 두고 이격될 수 있다. 예를 들어, 제1 화소(PXL1)의 초기화 전원 전극(IPL)은 제1 방향(DR1)으로 인접한 제3 화소(PXL3)의 초기화 전원 전극(IPL)과 일정 간격을 두고 이격될 수 있다. 또한, 제2 화소(PXL2)의 초기화 전원 전극(IPL)은 제1 방향(DR1)으로 인접한 제4 화소(PXL4)의 초기화 전원 전극(IPL)과 일정 간격을 두고 이격될 수 있다. 각 화소(PXL)의 초기화 전원 전극(IPL)은 제1 방향(DR1)으로 인접한 화소들(PXL) 각각의 초기화 전원 전극(IPL) 뿐만 아니라 제2 방향(DR2)으로 인접한 화소들(PXL) 각각의 초기화 전원 전극(IPL)과도 일정 간격을 두고 이격될 수 있다.
본 발명의 일 실시예에 있어서, 제1 방향(DR1)으로 인접한 화소들, 예를 들어, 제1 화소(PXL1)와 제3 화소(PXL3) 각각의 초기화 전원 전극(IPL)은 상기 초기화 전원 전극(IPL)과 상이한 층에 제공 및/또는 형성되는 제1 도전층(CL1)을 통해 전기적으로 서로 연결될 수 있다. 또한, 제1 방향(DR1)으로 인접한 제2 화소(PXL2)와 제4 화소(PXL4) 각각의 초기화 전원 전극(IPL)은 제1 도전층(CL1)을 통해 전기적으로 서로 연결될 수 있다.
한편, 인접한 화소들(PXL) 사이에는 기판(SUB) 상에 배치된 적어도 하나 이상의 절연층의 일부가 제거되어 형성된 제2 개구부(OP2)가 제공될 수 있다. 제2 개구부(OP2)에는 절연 패턴(INSP)이 제공될 수 있다.
제2 개구부(OP2)는 제1 방향(DR1)으로 인접한 두 개의 화소들(PXL), 일 예로, 제1 화소(PXL1)와 제3 화소(PXL3) 사이의 경계 영역(혹은 비발광 영역)에 제공된 절연층들의 일부가 제거되어 형성될 수 있다. 또한, 제2 개구부(OP2)는 제2 방향(DR2)으로 인접한 두 개의 화소들(PXL), 일 예로, 제1 화소(PXL1)와 제2 화소(PXL2)의 경계 영역(혹은 비발광 영역)에 제공된 절연층들의 일부가 제거되어 형성될 수 있다. 여기서, 절연층들은, 기판(SUB) 상에 순차적으로 형성 및/또는 제공된 버퍼층(BFL), 제1 내지 제3 게이트 절연층(GI1 ~ GI3)을 포함할 수 있다. 즉, 버퍼층(BFL), 제1 내지 제3 게이트 절연층(GI1 ~ GI3) 각각에는 인접한 두 개의 화소들(PXL)의 경계 영역(혹은 비발광 영역)에 대응하는 부분이 제거되어 형성된 제2 개구부(OP2)가 제공될 수 있다.
제2 개구부(OP2)는 인접한 두 개의 화소들(PXL)의 경계 영역(혹은 비발광 영역)에 대응될 수 있다. 본 발명의 일 실시예에 있어서, 제2 개구부(OP2)가 인접한 두 개의 화소들(PXL)의 경계 영역(혹은 비발광 영역, 이하 “경계 영역”이라 함)에 대응한다는 것은, 상기 제2 개구부(OP2)가 상기 경계 영역과 중첩하는 것으로 이해될 수 있다. 제2 개구부(OP2)는 경계 영역의 면적과 동일한 면적을 갖거나 이보다 작은 면적을 가질 수 있다. 또한, 실시예에 따라, 제2 개구부(OP2)는 화소들(PXL) 각각의 발광 영역(일 예로, 발광 소자에서 광이 방출되는 영역)을 감소시키지 않는 범위 내에서 경계 영역의 면적(혹은 폭)보다 큰 면적(혹은 폭)을 가질 수도 있다.
참고적으로, 도 8 및 도 9에서는 버퍼층(BFL), 제1 내지 제3 게이트 절연층(GI1 ~ GI3)의 내측면들이 모두 일치하여 버퍼층(BFL)의 제2 개구부(OP2) 및 제1 내지 제3 게이트 절연층(GI1 ~ GI3) 각각의 제2 개구부(OP2)가 직선상에 배치된 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 버퍼층(BFL)의 제2 개구부(OP2)보다 제1 게이트 절연층(GI1)의 제2 개구부(OP2)가 더 넓은 면적(혹은 폭)으로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 버퍼층(BFL)의 제2 개구부(OP2)는 제1 게이트 절연층(GI1)의 제2 개구부(OP2), 제2 게이트 절연층(GI2)의 제2 개구부(OP2), 및 제3 게이트 절연층(GI3)의 제2 개구부(OP2)들 중 가장 좁은 면적(혹은 폭)으로 정의될 수 있다.
제2 개구부(OP2)에는 절연 패턴(INSP)이 제공될 수 있다. 절연 패턴(INSP)은 제2 개구부(OP2)를 채울 수 있다. 절연 패턴(INSP)은 유기 재료를 포함한 유기 절연막일 수 있다. 유기 재료로는, 예를 들어, 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등을 포함할 수 있다.
제1 내지 제4 화소들(PXL1 ~ PXL4) 각각은 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 이하에서는, 편의를 위하여 제1 내지 제4 화소들(PXL1 ~ PXL4) 중 i번째 화소 행 및 j번째 화소 열에 배치된 제3 화소(PXL3)를 대표하여 설명하기로 한다.
제3 화소(PXL3)는 화소 회로(PC) 및 상기 화소 회로(PC)에 전기적으로 연결된 발광 소자(OLED)를 포함할 수 있다. 화소 회로(PC)는 제1 내지 제7 트랜지스터(T1 ~ T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 및 제1 컨택 전극(CNL1)을 포함할 수 있다.
제1 게이트 전극(GE1)은 제3a 트랜지스터(T3a)의 제3a 드레인 전극(DE3a) 및 제4b 트랜지스터(T4b)의 제4b 드레인 전극(DE4b)과 연결될 수 있다.
제1 컨택 전극(CNL1)의 일 단은 제1 및 제21 컨택 홀(CH1, CH21)을 통해 제3a 드레인 전극(DE3a) 및 제4b 드레인 전극(DE4b) 각각에 연결되고, 그의 타 단은 제2 및 제22 컨택 홀(CH2, CH22)을 통해 제1 게이트 전극(GE1)과 연결될 수 있다.
제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 불순물이 도핑된 반도체층으로 이루어지며, 제1 액티브 패턴(ACT1)은 불순물이 도핑되지 않는 반도체층으로 이루어질 수 있다.
제1 액티브 패턴(ACT1)은 소정 방향으로 연장된 바(bar) 형상을 가지며, 연장된 길이 방향을 따라 복수 회 절곡된 형상을 가질 수 있다. 제1 액티브 패턴(ACT1)은 평면 상에서 볼 때 제1 게이트 전극(GE1)과 중첩할 수 있다. 제1 액티브 패턴(ACT1)이 길게 형성됨으로써 제1 트랜지스터(T1)의 채널 영역이 길게 형성될 수 있다. 이에 따라, 제1 트랜지스터(T1)에 인가되는 게이트 전압의 구동 범위가 넓어지게 된다. 이로 인해, 이후 발광 소자(OLED)에서 방출되는 빛의 계조를 세밀하게 제어할 수 있다.
제1 소스 전극(SE1)은 제1 액티브 패턴(ACT1)의 일 단에 연결될 수 있다. 또한, 제1 소스 전극(SE1)은 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)과 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)과 연결될 수 있다. 제1 드레인 전극(DE1)은 제1 액티브 패턴(ACT1)의 타 단에 연결될 수 있다. 또한, 제1 드레인 전극(DE1)은 제3b 트랜지스터(T3b)의 제3b 소스 전극(SE3b)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함할 수 있다.
제2 게이트 전극(GE2)은 i번째 스캔 라인(Si)에 연결될 수 있다. 제2 게이트 전극(GE2)은 i번째 스캔 라인(Si)의 일부로 제공되거나 상기 i번째 스캔 라인(Si)으로부터 돌출된 형상으로 제공될 수 있다.
제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)은 불순물이 도핑된 반도체층으로 이루어지며, 제2 액티브 패턴(ACT2)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
제2 액티브 패턴(ACT2)은 제2 게이트 전극(GE2)과 중첩된 부분에 해당된다. 제2 소스 전극(SE2)은 일 단이 제2 액티브 패턴(ACT2)에 연결되고 타 단이 제6 컨택 홀(CH6) 및 제26 컨택 홀(CH26)을 통해 j번째 데이터 라인(DLj)에 연결된다. 제2 드레인 전극(DE2)은 일 단이 제2 액티브 패턴(ACT2)에 연결되고 타 단이 제1 트랜지스터(T1)의 제1 소스 전극(SE1)과 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)과 연결된다.
제3 트랜지스터(T3)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 제3 트랜지스터(T3)는 제3a 트랜지스터(T3a)와 제3b 트랜지스터(T3b)를 포함할 수 있다.
제3a 트랜지스터(T3a)는 제3a 게이트 전극(GE3a), 제3a 액티브 패턴(ACT3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)을 포함할 수 있다. 제3b 트랜지스터(T3b)는 제3b 게이트 전극(GE3b), 제3b 액티브 패턴(ACT3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)을 포함할 수 있다.
제3a 및 제3b 게이트 전극들(GE3a, GE3b) 각각은 i번째 스캔 라인(Si)에 연결되며, 상기 i번째 스캔 라인(Si)의 일부로 제공되거나 상기 i번째 스캔 라인(Si)으로부터 돌출된 형상으로 제공될 수 있다.
제3a 및 제3b 액티브 패턴들(ACT3a, ACT3b), 제3a 및 제3b 소스 전극들(SE3a, SE3b), 제3a 및 제3b 드레인 전극들(DE3a, DE3b) 각각은 불순물이 도핑되거나 상기 불순물이 되지 않는 반도체층으로 형성될 수 있다. 예를 들면, 제3a 및 제3b 소스 전극들(SE3a, SE3b)과 제3a 및 제3b 드레인 전극들(DE3a, DE3b) 각각은 불순물이 도핑된 반도체층으로 이루어지며, 제3a 및 제3b 액티브 패턴들(ACT3a, ACT3b) 각각은 상기 불순물이 도핑되지 않는 반도체층으로 이루어질 수 있다. 제3a 액티브 패턴(ACT3a)은 제3a 게이트 전극(GE3a)과 중첩된 부분에 해당하고, 제3b 액티브 패턴(ACT3b)은 제3b 게이트 전극(GE3b)과 중첩된 부분에 해당한다.
제3a 소스 전극(SE3a)의 일 단은 제3a 액티브 패턴(ACT3a)에 연결되고, 그의 타 단은 제3b 트랜지스터(T3b)의 제3b 드레인 전극(DE3b)에 연결될 수 있다. 제3a 드레인 전극(DE3a)의 일 단은 제3a 액티브 패턴(ACT3a)에 연결되고, 그의 타 단은 제1 및 제21 컨택 홀(CH1, CH21)을 통해 제1 컨택 전극(CNL1)에 연결될 수 있다.
제3b 소스 전극(SE3b)의 일 단은 제3b 액티브 패턴(ACT3b)에 연결되고, 그의 타 단은 제1 트랜지스터(T1)의 제1 드레인 전극(DE1)에 연결된다. 제3b 드레인 전극(DE3b)의 일 단은 제3b 액티브 패턴(ACT3b)에 연결되고, 그의 타 단은 제3a 트랜지스터(T3a)의 제3a 소스 전극(SE3a)에 연결된다.
제4 트랜지스터(T4)는, 제3 트랜지스터(T3)와 마찬가지로 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 제4 트랜지스터(T4)는 제4a 트랜지스터(T4a)와 제4b 트랜지스터(T4b)를 포함할 수 있다.
제4a 트랜지스터(T4a)는 제4a 게이트 전극(GE4a), 제4a 액티브 패턴(ACT4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)을 포함할 수 있다. 제4b 트랜지스터(T4b)는 제4b 게이트 전극(GE4b), 제4b 액티브 패턴(ACT4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)을 포함할 수 있다.
제4a 및 제4b 게이트 전극들(GE4a, GE4b) 각각은 i-1 번째 스캔 라인(Si-1)에 연결되며, 상기 i-1 번째 스캔 라인(Si-1)의 일부로 제공되거나 상기 i-1 번째 스캔 라인(Si-1)으로부터 돌출된 형상으로 제공될 수 있다.
제4a 및 제4b 액티브 패턴들(ACT4a, ACT4b), 제4a 및 제4b 소스 전극들(SE4a, SE4b), 제4a 및 제4b 드레인 전극들(DE4a, DE4b) 각각은 불순물이 도핑되거나 상기 불순물이 되지 않는 반도체층으로 형성될 수 있다. 예를 들면, 제4a 및 제4b 소스 전극들(SE4a, SE4b)과 제4a 및 제4b 드레인 전극들(DE4a, DE4b) 각각은 불순물이 도핑된 반도체층으로 이루어지며, 제4a 및 제4b 액티브 패턴들(ACT4a, ACT4b) 각각은 상기 불순물이 도핑되지 않는 반도체층으로 이루어질 수 있다. 제4a 액티브 패턴(ACT4a)은 제4a 게이트 전극(GE4a)과 중첩된 부분에 해당하고, 제4b 액티브 패턴(ACT4b)은 제4b 게이트 전극(GE4b)과 중첩된 부분에 해당한다.
제4a 소스 전극(SE4a)의 일 단은 제4a 액티브 패턴(ACT4a)에 연결되고, 그의 타 단은 제7 트랜지스터(T7)의 제7 드레인 전극(DE7)에 연결될 수 있다. 제4a 드레인 전극(DE4a)의 일 단은 제4a 액티브 패턴(ACT4a)에 연결되고, 그의 타 단은 제4b 트랜지스터(T4b)의 제4b 소스 전극(SE4b)에 연결된다.
제4b 소스 전극(SE4b)의 일 단은 제4b 액티브 패턴(ACT4b)에 연결되고, 그의 타 단은 제4a 트랜지스터(T4a)의 제4a 드레인 전극(DE4a)에 연결될 수 있다. 제4b 드레인 전극(DE4b)의 일 단은 제4b 액티브 패턴(ACT4b)에 연결되고, 그의 타 단은 제1 및 제21 컨택 홀(CH1, CH21)을 통해 제1 컨택 전극(CNL1)에 전기적으로 연결될 수 있다. 이에 따라, 제4b 드레인 전극(DE4b)은 제1 컨택 전극(CNL1)을 통해 제3a 드레인 전극(DE3a)에 전기적으로 연결될 수 있다.
제4b 드레인 전극(DE4b)과 제3a 드레인 전극(DE3a)은 제1 컨택 전극(CNL1)을 통해 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 전기적으로 연결될 수 있다.
제5 트랜지스터(T5)는 제5 게이트 전극(GE5), 제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 제5 드레인 전극(DE5)을 포함할 수 있다.
제5 게이트 전극(GE5)은 i번째 발광 제어 라인(Ei)에 연결될 수 있다. 제5 게이트 전극(GE5)은 i번째 발광 제어 라인(Ei)의 일부로 제공되거나 상기 i번째 발광 제어 라인(Ei)으로부터 돌출된 형상으로 제공될 수 있다.
제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 제5 드레인 전극(DE5)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성된다. 일 예로, 제5 소스 전극(SE5) 및 제5 드레인 전극(DE5)은 불순물이 도핑된 반도체층으로 이루어지고, 제5 액티브 패턴(ACT5)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
제5 액티브 패턴(ACT5)은 제5 게이트 전극(GE5)과 중첩된 부분에 해당할 수 있다.
제5 소스 전극(SE5)의 일 단은 제5 액티브 패턴(ACT5)에 연결될 수 있다. 제5 소스 전극(SE5)의 타 단은 제4 및 제 24 컨택 홀(CH4, CH24)을 통해 전원 라인(PL)에 연결될 수 있다. 제5 드레인 전극(DE5)의 일 단은 제5 액티브 패턴(ACT5)에 연결될 수 있다. 제5 드레인 전극(DE5)의 타 단은 제1 트랜지스터(T1)의 제1 소스 전극(SE1) 및 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)에 연결될 수 있다.
제6 트랜지스터(T6)는 제6 게이트 전극(GE6), 제6 액티브 패턴(ACT6), 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)을 포함할 수 있다.
제6 게이트 전극(GE6)은 i번째 발광 제어 라인(Ei)에 연결될 수 있다. 제6 게이트 전극(GE6)은 i번째 발광 제어 라인(Ei)의 일부로서 제공되거나 상기 i번째 발광 제어 라인(Ei)으로부터 돌출된 형상으로 제공될 수 있다.
제6 액티브 패턴(ACT6), 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성된다. 예를 들면, 제6 소스 전극(SE6) 및 제6 드레인 전극(DE6)은 불순물이 도핑된 반도체층으로 이루어지며, 제6 액티브 패턴(ACT6)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
제6 액티브 패턴(ACT6)은 제6 게이트 전극(GE6)과 중첩된 부분에 해당할 수 있다.
제6 소스 전극(SE6)의 일 단은 제6 액티브 패턴(ACT6)에 연결될 수 있다. 제6 소스 전극(SE6)의 타 단은 제1 트랜지스터(T1)의 제1 드레인 전극(DE1) 및 제3b 트랜지스터(T3b)의 제3b 소스 전극(SE3b)에 연결될 수 있다. 제6 드레인 전극(DE6)의 일 단은 제6 액티브 패턴(ACT6)에 연결될 수 있다. 제6 드레인 전극(DE6)의 타 단은 제5 및 제25 컨택 홀(CH5, CH25)을 통해 브릿지 전극(BRP)에 전기적으로 연결될 수 있다.
제7 트랜지스터(T7)는 제7 게이트 전극(GE7), 제7 액티브 패턴(ACT7), 제7 소스 전극(SE7), 및 제7 드레인 전극(DE7)을 포함할 수 있다.
제7 게이트 전극(GE7)은 i-1번째 스캔 라인(Si-1)에 연결될 수 있다. 제7 게이트 전극(GE7)은 i-1번째 스캔 라인(Si-1)의 일부로 제공되거나 상기 i-1번째 스캔 라인(Si-1)으로부터 돌출된 형상으로 제공될 수 있다.
제7 액티브 패턴(ACT7), 제7 소스 전극(SE7), 제7 드레인 전극(DE7)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제7 소스 전극(SE7) 및 제7 드레인 전극(DE7)은 불순물이 도핑된 반도체층으로 이루어지며, 제7 액티브 패턴(ACT7)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
제7 액티브 패턴(ACT7)은 제7 게이트 전극(GE7)과 중첩되는 부분에 해당할 수 있다.
제7 소스 전극(SE7)의 일 단은 제7 액티브 패턴(ACT7)에 연결될 수 있다. 제7 소스 전극(SE7)의 타 단은 제7 및 제27 컨택 홀들(CH7, CH27)을 통해 i-1번째 화소 행에 배치된 화소(PXL)로부터 제3 화소(PXL3)로 연장된 브릿지 전극(BRP)에 연결될 수 있다. 제7 소스 전극(SE7)이 브릿지 전극(BRP)에 전기적으로 연결됨에 따라, 상기 제7 소스 전극(SE7)은 i-1번째 화소 행에 배치된 화소(PXL)의 제6 트랜지스터(T6)의 제6 드레인 전극(DE6)과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 브릿지 전극(BRP)은 제10 컨택 홀(CH10)을 통해 발광 소자(OLED)의 제1 전극(EL1)에 전기적으로 연결될 수 있다. 이에 따라, 발광 소자(OLED)의 제1 전극(EL1)은 브릿지 전극(BRP)을 통해 제6 트랜지스터(T6)의 제6 드레인 전극(DE6) 및 제7 트랜지스터(T7)의 제7 소스 전극(SE7) 각각에 전기적으로 연결될 수 있다.
제7 드레인 전극(DE7)의 일 단은 제7 액티브 패턴(ACT7)에 연결될 수 있다. 제7 드레인 전극(DE7)의 타 단은 제9 및 제29 컨택 홀들(CH9, CH29)을 통해 제2 컨택 전극(CNL2)에 전기적으로 연결될 수 있다. 또한, 제7 드레인 전극(DE7)은 제4a 트랜지스터(T4a)의 제4a 소스 전극(SE4a)에 전기적으로 연결될 수 있다.
제2 컨택 전극(CNL2)의 일 단은 제8 및 제28 컨택 홀들(CH8, CH28)을 통해 초기화 전원 전극(IPL)에 전기적으로 연결될 수 있다. 제2 컨택 전극(CNL2)의 타 단은 제9 및 제29 컨택 홀들(CH9, CH29)을 통해 제7 트랜지스터(T7)의 제7 드레인 전극(DE7) 및 제4a 트랜지스터(T4a)의 제4a 소스 전극(SE4a)에 전기적으로 연결될 수 있다.
스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함할 수 있다. 하부 전극(LE)은 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)과 일체로 제공될 수 있다. 하부 전극(LE)이 제1 게이트 전극(GE1)과 일체로 제공되는 경우, 하부 전극(LE)은 제1 게이트 전극(GE1)의 일부로 간주될 수 있다.
상부 전극(UE)은 하부 전극(LE)과 중첩하며, 평면 상에서 볼 때, 하부 전극(LE)을 커버할 수 있다. 상부 전극(UE)과 하부 전극(LE)과의 중첩 면적을 넓힘으로써 스토리지 커패시터(Cst)의 커패시턴스가 증가될 수 있다. 상부 전극(UE)은 제3 화소(PXL3)에 제1 방향(DR1)으로 인접한 화소들(PXL), 예를 들어, 제1 화소(PXL1)의 상부 전극(UE)과 일정 간격을 두고 이격될 수 있다.
상부 전극(UE)은 제3 및 제23 컨택 홀들(CH3, CH23)을 통해 전원 라인(PL)에 전기적으로 연결될 수 있다. 이에 따라, 전원 라인(PL)으로 인가된 제1 구동 전원(ELVDD)이 상부 전극(UE)으로 전달될 수 있다. 상부 전극(UE)은 제1 게이트 전극(GE1)과 제1 컨택 전극(CNL1)의 연결을 위한 제2 및 제22 컨택 홀들(CH2, CH22)이 형성되는 영역에 대응하는 비아홀(OPN)을 포함할 수 있다.
발광 소자(OLED)는 제1 전극(EL1), 제2 전극(EL2), 상기 제1 전극(EL1)과 상기 제2 전극(EL2) 사이에 형성 및/또는 제공된 발광층(EML)을 포함할 수 있다. 제1 전극(EL1)은 제3 화소(PXL3)에 대응하는 발광 영역 내에 제공될 수 있다. 제1 전극(EL1)은 브릿지 전극(BRP)을 통해 제7 트랜지스터(T7)의 제7 소스 전극(SE7)과 제 6 트랜지스터(T6)의 제6 드레인 전극(DE6)에 연결될 수 있다.
하기에서는, 도 4, 도 5, 도 6a, 도 6b, 및 도 7을 참조하여, 제3 화소(PXL)에 대해 적층 순서에 따라 설명한다.
기판(SUB) 상에 버퍼층(BFL)이 제공될 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼층(BFL)은 제1 내지 제7 트랜지스터(T1 ~ T7)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 2중층 이상의 다중층으로 제공될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
실시예에 따라, 기판(SUB)과 버퍼층(BFL) 사이에는 배리어층(BRL)이 제공될 수 있다. 배리어층(BRL)은 버퍼층(BFL)을 보호하는 보호 기재일 수 있다.
버퍼층(BFL)상에 제1 및 제2 액티브 패턴들(ACT1, ACT2), 제3a 및 제3b 액티브 패턴들(ACT3a, ACT3b), 제4a 및 제4b 액티브 패턴들(ACT4a, ACT4b), 제5 내지 제7 액티브 패턴들(ACT5 ~ ACT7)이 제공될 수 있다. 제1 내지 제7 액티브 패턴(ACT1 ~ ACT7)은 반도체 소재로 형성될 수 있다.
제1 내지 제7 액티브 패턴(ACT1 ~ ACT7) 상에 제1 게이트 절연층(GI1)이 제공 및/또는 형성될 수 있다. 제1 게이트 절연층(GI1)은 무기 재료를 포함하는 무기 절연막일 수 있다. 예를 들어, 제1 게이트 절연층(GI1)은 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
제1 게이트 절연층(GI1) 상에는 i-1번째 및 i번째 스캔 라인들(Si-1, Si), i번째 발광 제어 라인(Ei), 제1 내지 제7 게이트 전극(GE1 ~ GE7)이 제공될 수 있다. 제1 게이트 전극(GE1)은 스토리지 커패시터(Cst)의 하부 전극(LE)을 포함할 수 있다. 제2 게이트 전극(GE2), 제3a 및 제3b 게이트 전극들(GE3a, GE3b)은 i번째 스캔 라인(Si)과 일체로 형성될 수 있다. 제4a 및 제4b 게이트 전극들(GE4a, GE4b)과 제7 게이트 전극(GE7)은 i-1번째 스캔 라인(Si-1)과 일체로 형성될 수 있다. 제5 게이트 전극(GE5)과 제6 게이트 전극(GE6)은 i번째 발광 제어 라인(Ei)과 일체로 형성될 수 있다.
상술한 i-1번째 스캔 라인(Si-1) 등을 포함한 기판(SUB) 상에는 제2 게이트 절연층(GI2)이 제공될 수 있다. 제2 게이트 절연층(GI2)은 제1 게이트 절연층(GI1)과 마찬가지로 무기 재료를 포함한 무기 절연막일 수 있다.
제2 게이트 절연층(GI2) 상에는 초기화 전원 전극(IPL) 및 상부 전극(UE)이 형성 및/또는 제공될 수 있다.
상부 전극(UE)은 하부 전극(LE)을 커버할 수 있다. 상부 전극(UE)은 제2 게이트 절연층(GI2)을 사이에 두고 하부 전극(LE)과 함께 스토리지 커패시터(Cst)를 이룰 수 있다.
초기화 전원 전극(IPL) 및 상부 전극(UE)을 포함한 기판(SUB) 상에 제3 게이트 절연층(GI3)이 형성 및/또는 제공될 수 있다. 본 발명의 일 실시예에 있어서, 제3 게이트 절연층(GI3)은 제1 및 제2 게이트 절연층들(GI1, GI2)과 마찬가지로 무기 재료를 포함한 무기 절연막일 수 있다.
제3 게이트 절연층(GI3) 상에는 제1 내지 제4 도전층들(CL1 ~ CL4), 연결 패턴(CNP), 및 제1 내지 제8 도전 패턴들(CP1 ~ CP8)이 형성 및/또는 제공될 수 있다. 제1 내지 제4 도전층들(CL1 ~ CL4), 연결 패턴(CNP), 및 제1 내지 제8 도전 패턴들(CP1 ~ CP8)은 동일한 층에 제공 및/또는 형성될 수 있다. 본 발명의 일 실시예에 있어서, 제1 내지 제4 도전층들(CL1 ~ CL4), 연결 패턴(CNP), 및 제1 내지 제8 도전 패턴들(CP1 ~ CP8)은 동일한 도전성 재료로 이루어질 수 있으며, 특히, 우수한 연성(ductility, 延性) 특성을 가지며 저저항 특성을 갖는 몰리브덴(Mo)과 같은 도전성 재료로 이루어질 수 있다.
본 발명의 일 실시예에 있어서, 제1 내지 제4 도전층들(CL1 ~ CL4) 각각은 제1 방향(DR1)을 따라 인접한 화소들(PXL)에 공통으로 제공될 수 있다.
제1 도전층(CL1)은 제3 게이트 절연층(GI3)을 관통하는 제8 컨택 홀(CH8)을 통해 초기화 전원 전극(IPL)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제1 도전층(CL1)은 제3 화소(PXL3) 뿐만 아니라, 제1 방향(DR1)을 따라 상기 제3 화소(PXL3)에 인접한 화소들(PXL), 일 예로, 제1 화소(PXL1)에도 공통으로 제공될 수 있다. 즉, 제1 화소(PXL1)의 초기화 전원 전극(IPL)과 제3 화소(PXL3)의 초기화 전원 전극(IPL) 각각은 해당 화소에서 제8 컨택 홀(CH8)을 통해 제1 도전층(CL1)에 전기적으로 연결될 수 있다. 이에 따라, 제1 도전층(CL1)에 인가된 초기화 전원(Vint)은, 제1 방향(DR1)을 따라 인접한 화소들, 일 예로, 제1 및 제3 화소들(PXL1, PXL3) 각각의 초기화 전원 전극(IPL)으로 전달될 수 있다. 평면 상에서 볼 때, 제1 도전층(CL1)은 각 화소(PXL)의 초기화 전원 전극(IPL)과 중첩할 수 있다.
제2 도전층(CL2)은 제2 및 제3 게이트 절연층들(GI2, GI3)을 순차적으로 관통하는 제11 컨택 홀(CH11)을 통해 i-1번째 스캔 라인(Si-1)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제2 도전층(CL2)은 제3 화소(PXL3) 뿐만 아니라 제1 방향(DR1)을 따라 상기 제3 화소(PXL3)에 인접한 화소들(PXL), 일 예로, 제1 화소(PXL1)에도 공통으로 제공될 수 있다. 즉, 제1 화소(PXL1)의 i-1번째 스캔 라인(Si-1)과 제3 화소(PXL3)의 i-1번째 스캔 라인(Si-1) 각각은 해당 화소에서 제11 컨택 홀(CH11)을 통해 제2 도전층(CL2)에 전기적으로 연결될 수 있다. 이에 따라, 제2 도전층(CL2)에 인가된 i-1번째 스캔 신호는, 제1 방향(DR1)을 따라 인접한 화소들, 일 예로, 제1 및 제3 화소들(PXL1, PXL3) 각각의 i-1번째 스캔 라인(Si-1)으로 전달될 수 있다. 평면 상에서 볼 때, 제2 도전층(CL2)은 각 화소(PXL)의 i-1번째 스캔 라인(Si-1)과 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 제1 및 제3 화소들(PXL1, PXL3) 각각의 i-1번째 스캔 라인(Si-1)은 제2 도전층(CL2)에 전기적으로 연결되어 이중 레이어로 구현될 수 있다. 따라서, 제1 및 제3 화소들(PXL1, PXL3) 각각의 i-1번째 스캔 라인(Si-1)의 배선 저항이 감소하여 상기 i-1번째 스캔 라인(Si-1)으로 인가되는 스캔 신호의 지연이 줄어들 수 있다.
제3 도전층(CL3)은 제2 및 제3 게이트 절연층들(GI2, GI3)을 순차적으로 관통하는 제12 컨택 홀(CH12)을 통해 i번째 스캔 라인(Si)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제3 도전층(CL3)은 제3 화소(PXL3) 뿐만 아니라 제1 방향(DR1)을 따라 상기 제3 화소(PXL3)에 인접한 화소들(PXL), 일 예로, 제1 화소(PXL1)에도 공통으로 제공될 수 있다. 즉, 제1 화소(PXL1)의 i번째 스캔 라인(Si)과 제3 화소(PXL3)의 i번째 스캔 라인(Si) 각각은 해당 화소에서 제12 컨택 홀(CH12)을 통해 제3 도전층(CL3)에 전기적으로 연결될 수 있다. 이에 따라, 제3 도전층(CL3)에 인가된 i번째 스캔 신호는, 제1 방향(DR1)을 따라 인접한 화소들, 일 예로, 제1 및 제3 화소들(PXL1, PXL3) 각각의 i번째 스캔 라인(Si)으로 전달될 수 있다. 평면 상에서 볼 때, 제3 도전층(CL3)은 각 화소(PXL)의 i번째 스캔 라인(Si)과 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 제1 및 제3 화소들(PXL1, PXL3) 각각의 i번째 스캔 라인(Si)은 제3 도전층(CL3)에 전기적으로 연결되어 이중 레이어로 구현될 수 있다. 따라서, 제1 및 제3 화소들(PXL1, PXL3) 각각의 i번째 스캔 라인(Si)의 배선 저항이 감소하여 상기 i번째 스캔 라인(Si)으로 인가되는 스캔 신호의 지연이 줄어들 수 있다.
제4 도전층(CL4)은 제2 및 제3 게이트 절연층들(GI2, GI3)을 순차적으로 관통하는 제15 컨택 홀(CH15)을 통해 i번째 발광 제어 라인(Ei)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제4 도전층(CL4)은 제3 화소(PXL3) 뿐만 아니라 제1 방향(DR1)을 따라 상기 제3 화소(PXL3)에 인접한 화소들(PXL), 일 예로, 제1 화소(PXL1)에도 공통으로 제공될 수 있다. 즉, 제1 화소(PXL1)의 i번째 발광 제어 라인(Ei)과 제3 화소(PXL3)의 i번째 발광 제어 라인(Ei) 각각은 해당 화소에서 제15 컨택 홀(CH15)을 통해 제4 도전층(CL4)에 전기적으로 연결될 수 있다. 이에 따라, 제4 도전층(CL4)에 인가된 i번째 발광 제어 신호는, 제1 방향(DR1)을 따라 인접한 화소들, 일 예로, 제1 및 제3 화소들(PXL1, PXL3) 각각의 i번째 발광 제어 라인(Ei)으로 전달될 수 있다. 평면 상에서 볼 때, 제4 도전층(CL4)은 각 화소(PXL)의 i번째 발광 제어 라인(Ei)과 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 제1 및 제3 화소들(PXL1, PXL3) 각각의 i번째 발광 제어 라인(Ei)은 제4 도전층(CL4)에 전기적으로 연결되어 이중 레이어로 구현될 수 있다. 따라서, 제1 및 제3 화소들(PXL1, PXL3) 각각의 i번째 발광 제어 라인(Ei)의 배선 저항이 감소하여 상기 i번째 발광 제어 라인(Ei)으로 인가되는 발광 제어 신호의 지연이 줄어들 수 있다.
연결 패턴(CNP)은 평면 상에서 볼 때, 제1 방향(DR1)을 따라 인접한 두 개의 화소들(PXL) 사이에 위치할 수 있다. 예를 들어, 연결 패턴(CNP)은 제1 화소(PXL1)와 제3 화소(PXL3) 사이에 위치할 수 있다. 또한, 연결 패턴(CNP)은 평면 상에서 볼 때 제3 화소(PXL3)의 우측에 위치한 i+1번째 화소 열의 화소(미도시)와 상기 제3 화소(PXL3) 사이에 위치할 수 있다.
본 발명의 일 실시예에 있어서, 제1 화소(PXL1)와 제3 화소(PXL3) 사이에 위치한 연결 패턴(CNP)의 일 단은 제3 게이트 절연층(GI3)을 관통하는 제14 컨택 홀(CH14)을 통해 제3 화소(PXL3)의 상부 전극(UE)의 일측에 전기적으로 연결될 수 있다. 또한, 제1 화소(PXL1)와 제3 화소(PXL3) 사이에 위치한 연결 패턴(CNP)의 타 단은 제3 게이트 절연층(GI3)을 관통하는 제13 컨택 홀(CH13)을 통해 제1 화소(PXL1)의 상부 전극(UE)의 일측에 전기적으로 연결될 수 있다. 상술한 연결 패턴(CNP)을 통해 제1 화소(PXL1)의 상부 전극(UE)과 제3 화소(PXL3)의 상부 전극(UE)은 전기적으로 서로 연결될 수 있다.
제3 화소(PXL3) 및 제1 방향(DR1)을 따라 상기 제3 화소(PXL3)에 인접하며 j+1번째 화소 열에 배치된 화소(PXL, 이하 'j+1번째 화소'라 함) 사이에 위치한 연결 패턴(CNP)의 일 단은 제3 게이트 절연층(GI3)을 관통하는 제13 컨택 홀(CH13)을 통해 제3 화소(PXL3)의 상부 전극(UE)에 전기적으로 연결될 수 있다. 또한, 제3 화소(PXL3)와 j+1번째 화소(PXL) 사이에 위치한 연결 패턴(CNP)의 타 단은 제3 게이트 절연층(GI3)을 관통하는 제14 컨택 홀(CH14)을 통해 j+1번째 화소(PXL)의 상부 전극(UE)에 전기적으로 연결될 수 있다. 상술한 연결 패턴(CNP)을 통해 제3 화소(PXL3)의 상부 전극(UE)과 j+1번째 화소(PXL)의 상부 전극(UE)은 전기적으로 서로 연결될 수 있다.
상술한 바와 같이, 각 화소(PXL)의 상부 전극(UE)은 상기 각 화소(PXL)에 제1 방향(DR1)으로 인접한 화소들(PXL) 각각의 상부 전극(UE)과 연결 패턴(CNP)을 통해 전기적으로 서로 연결될 수 있다.
제1 도전 패턴(CP1)은 제1 내지 제3 게이트 절연층들(GI1 ~ GI3)을 순차적으로 관통하는 제7 컨택 홀(CH7)을 통해 제7 트랜지스터(T7)의 제7 소스 전극(SE7)에 전기적으로 연결될 수 있다.
제2 도전 패턴(CP2)은 제1 내지 제3 게이트 절연층들(GI1 ~ GI3)을 순차적으로 관통하는 제9 컨택 홀(CH9)을 통해 제7 트랜지스터(T7)의 제7 드레인 전극(DE7) 및 제4a 트랜지스터(T4a)의 제4a 소스 전극(SE4a)에 각각 전기적으로 연결될 수 있다.
제3 도전 패턴(CP3)은 제1 내지 제3 게이트 절연층들(GI1 ~ GI3)을 순차적으로 관통하는 제1 컨택 홀(CH1)을 통해 제3a 트랜지스터(T3a)의 제3a 드레인 전극(DE3a)에 전기적으로 연결될 수 있다. 또한, 제3 도전 패턴(CP3)은 제1 내지 제3 게이트 절연층들(GI1 ~ GI3)을 순차적으로 관통하는 제16 컨택 홀(CH16)을 통해 제4b 트랜지스터(T4b)의 제4b 드레인 전극(DE4b)에 전기적으로 연결될 수 있다. 제3a 트랜지스터(T3a)의 제3a 드레인 전극(DE3a)과 제4b 트랜지스터(T4b)의 제4b 드레인 전극(DE4b)은 제3 도전 패턴(CP3)을 통해 전기적으로 서로 연결될 수 있다.
제4 도전 패턴(CP4)은 제1 내지 제3 게이트 절연층들(GI1 ~ GI3)을 순차적으로 관통하는 제6 컨택 홀(CH6)을 통해 제2 트랜지스터(T2)의 제2 소스 전극(SE2)에 전기적으로 연결될 수 있다.
제5 도전 패턴(CP5)은 제2 및 제3 게이트 절연층들(GI2, GI3)을 순차적으로 관통하는 제2 컨택 홀(CH2)을 통해 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 전기적으로 연결될 수 있다.
제6 도전 패턴(CP6)은 제3 게이트 절연층(GI3)을 관통하는 제3 컨택 홀(CH3)을 통해 상부 전극(UE)에 전기적으로 연결될 수 있다.
제 7 도전 패턴(CP7)은 제1 내지 제3 게이트 절연층들(GI1 ~ GI3)을 순차적으로 관통하는 제4 컨택 홀(CH4)을 통해 제5 트랜지스터(T5)의 제5 소스 전극(SE5)에 전기적으로 연결될 수 있다.
제8 도전 패턴(CP8)은 제1 내지 제3 게이트 절연층들(GI1 ~ GI3)을 순차적으로 관통하는 제5 컨택 홀(CH5)을 통해 제6 트랜지스터(T6)의 제6 드레인 전극(DE6)에 전기적으로 연결될 수 있다.
제1 내지 제4 도전층(CL1 ~ CL4) 등이 형성된 기판(SUB) 상에 층간 절연층(ILD)을 형성한다. 본 발명이 일 실시예에 있어서, 층간 절연층(ILD)은 제1 내지 제4 도전층들(CL1 ~ CL4), 연결 패턴(CNP), 제1 내지 제8 도전 패턴들(CP1 ~ CP8)을 커버하는 제1 층간 절연층(ILD1) 및 상기 제1 층간 절연층(ILD1) 상에 제공된 제2 층간 절연층(ILD2)을 포함할 수 있다.
제1 층간 절연층(ILD1)은 무기 재료로 이루어진 무기 절연막을 포함할 수 있다. 제2 층간 절연층(ILD2)은 제1 층간 절연층(ILD1)과 상이한 물질로 이루어질 수 있다. 예를 들어, 제2 층간 절연층(ILD2)은 유기 재료로 이루어진 유기 절연막일 수 있다. 특히, 제2 층간 절연층(ILD2)은 그 상부에 형성될 제1 및 제2 컨택 전극(CNL1, CNL2) 등이 균일한 표면을 갖도록 하기 위해 그 하부에 위치한 구조물들, 예를 들어, 제1 내지 제4 도전층(CL1 ~ CL4) 등에 의한 단차를 완화시키는 데 유리한 유기 절연막으로 이루어질 수 있다.
층간 절연층(ILD) 상에는 제1 및 제2 컨택 전극(CNL1, CNL2), 브릿지 전극(BRP), j번째 데이터 라인(DLj), 및 전원 라인(PL)이 형성 및/또는 제공될 수 있다.
우선, 제1 컨택 전극(CNL1)의 일 단은 평면 상으로 볼 때 제3 도전 패턴(CP3)과 중첩되며, 그 타 단은 제5 도전 패턴(CP5)과 중첩될 수 있다.
제1 컨택 전극(CNL1)의 일 단은 제1 및 제2 층간 절연층들(ILD1, ILD2)을 순차적으로 관통하는 제21 컨택 홀(CH21)을 통해 제3 도전 패턴(CP3)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제3 도전 패턴(CP3)은 제1 컨택 홀(CH1)과 제21 컨택 홀(CH21) 사이에서 제4b 드레인 전극(DE4b)과 제1 컨택 전극(CNL1)의 일 단을 전기적으로 연결하는 매개체로 제공될 수 있다. 또한, 제3 도전 패턴(CP3)은 제1 컨택 홀(CH1)과 제21 컨택 홀(CH21) 사이에서 제3a 드레인 전극(DE3a)과 제1 컨택 전극(CNL1)의 일 단을 전기적으로 연결하는 매개체로 제공될 수 있다.
평면 상에서 볼 때, 제21 컨택 홀(CH21)은 제1 컨택 홀(CH1)과 중첩될 수 있으나(혹은 동일한 선 상에 위치할 수 있으나), 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제21 컨택 홀(CH21)은, 제1 컨택 홀(CH1)과 중첩되지 않고(혹은 동일한 선 상에 위치하지 않고) 제3 도전 패턴(CP3)을 사이에 두고 이격될 수도 있다.
제1 컨택 전극(CNL1)의 타 단은 제1 및 제2 층간 절연층들(ILD1, ILD2)을 순차적으로 관통하는 제22 컨택 홀(CH22)을 통해 제5 도전 패턴(CP5)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제5 도전 패턴(CP5)은 제2 컨택 홀(CH2)과 제22 컨택 홀(CH22) 사이에서 제1 게이트 전극(GE1)과 제1 컨택 전극(CNL1)의 타 단을 전기적으로 연결하는 매개체로 제공될 수 있다.
평면 상에서 볼 때, 제22 컨택 홀(CH22)은 제2 컨택 홀(CH2)과 중첩될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제22 컨택 홀(CH22)은, 제2 컨택 홀(CH2)과 중첩되지 않고 제5 도전 패턴(CP5)을 사이에 두고 이격될 수도 있다.
결국, 제4b 드레인 전극(DE4b), 제3a 드레인 전극(DE3a), 및 제1 게이트 전극(GE1)은 제1 및 제21 컨택 홀들(CH1, CH21)과 제1 컨택 전극(CNL1)을 통해 전기적으로 서로 연결될 수 있다.
제2 컨택 전극(CNL2)의 일 단은 평면 상에서 볼 때 제1 도전층(CL1)의 일 영역과 중첩되며, 그 타 단은 제2 도전 패턴(CP2)에 중첩될 수 있다. 본 발명의 일 실시예에 있어서, 제1 도전층(CL1)의 일 영역은 평면 상에서 볼 때 제2 방향(DR2)을 따라 돌출된 영역을 의미할 수 있다. 하기에서는 편의를 위하여 제2 컨택 전극(CNL2)에 중첩된 제1 도전층(CL1)의 일 영역을 “돌출부(CL1)”로 지칭한다.
제2 컨택 전극(CNL2)의 일 단은 제1 및 제2 층간 절연층들(ILD1, ILD2)을 순차적으로 관통하는 제28 컨택 홀(CH28)을 통해 돌출부(CL1)와 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 돌출부(CL1)는 제8 컨택 홀(CH8)과 제28 컨택 홀(CH28) 사이에서 초기화 전원 전극(IPL)과 제2 컨택 전극(CNL2)의 일 단을 전기적으로 연결하는 매개체로 제공될 수 있다.
평면 및 단면 상에서 볼 때, 제28 컨택 홀(CH28)은 제8 컨택 홀(CH8)과 중첩될 수 있으나(혹은 동일한 선 상에 위치할 수 있으나), 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제28 컨택 홀(CH28)은, 제8 컨택 홀(CH8)과 중첩되지 않고(혹은 동일한 선 상에 위치하지 않고) 돌출부(CL1)를 사이에 두고 이격될 수도 있다.
도시의 편의를 위하여, 도 6a에서는 제28 컨택 홀(CH28)을 각각 포함한 제1 층간 절연층(ILD1)의 내측면과 제2 층간 절연층(ILD2)의 내측면이 일치하여 동일한 선상에 배치된 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 도 6b에 도시된 바와 같이, 제2 층간 절연층(ILD2)의 제28 컨택 홀(CH28)이 제1 층간 절연층(ILD1)의 제28 컨택 홀(CH28)의 폭(W1)보다 더 넓은(혹은 큰) 폭(W2)을 가질 수 있다.
본 발명의 일 실시예에 있어서, 제8 컨택 홀(CH8)을 통해 초기화 전원 전극(IPL)에 연결된 돌출부(CL1)의 일 영역은 제1 층간 절연층(ILD1)의 제28 컨택 홀(CH28)에 의해 외부로 노출되고, 상기 돌출부(CL1)의 일 영역을 제외한 나머지 영역은 무기 절연막으로 이루어진 제1 층간 절연층(ILD1)에 의해 직접적으로 커버될 수 있다. 돌출부(CL1)의 일 영역을 제외한 나머지 영역이 제1 층간 절연층(ILD1)에 직접적으로 커버되므로, 제28 컨택 홀(CH28)을 포함한 제2 층간 절연층(ILD2)의 내측면은 제28 컨택 홀(CH28)을 포함한 제1 층간 절연층(ILD1)의 내측면보다 바깥을 향하도록 설계될 수 있다.
제28 컨택 홀(CH28)을 포함한 제2 층간 절연층(ILD2)의 내측면이 제28 컨택 홀(CH28)을 포함한 제1 층간 절연층(ILD1)의 내측면보다 바깥을 향하는 경우, 제2 층간 절연층(ILD2)의 제28 컨택 홀(CH28)의 폭(W2)은 제1 층간 절연층(ILD1)의 제28 컨택 홀(CH28)의 폭(W1)보다 클 수 있다. 제2 층간 절연층(ILD2)의 제28 컨택 홀(CH28)의 폭(W2)이 제1 층간 절연층(ILD1)의 제28 컨택 홀(CH28)의 폭(W1)보다 클 경우, 제2 컨택 전극(CNL2)과 돌출부(CL1)의 일 영역의 컨택 면적이 더욱 확보될 수 있다. 제2 컨택 전극(CNL2)과 돌출부(CL1)의 일 영역의 컨택 면적의 확보는 제2 컨택 전극(CNL2), 돌출부(CL1), 및 초기화 전원 전극(IPL) 사이의 컨택 저항을 줄일 수 있다.
만일, 돌출부(CL1) 상에 유기 재료로 이루어진 제2 층간 절연층(ILD2)만이 형성 및/또는 제공되는 경우, 상기 제2 층간 절연층(ILD2)의 재료적 특성으로 인한 상기 제2 층간 절연층(ILD2)과 상기 돌출부(CL1) 간의 단차 및 미스 얼라인 등이 발생하여 스큐 에러(skew error)가 발생할 수 있다. 이러한 스큐 에러(skew error)를 방지하기 위하여, 제2 층간 절연층(ILD2)에 포함된 제28 컨택 홀(CH28)의 폭 대비 돌출부(CL1)의 면적(혹은 크기)을 크게 할 수 있다. 돌출부(CL)의 면적(혹은 크기)이 커질 경우, 제3 화소(PXL3)의 제한된 공간 내에 상기 돌출부(CL)의 면적(혹은 크기) 확보에 따른 공간적 제약이 발생하고 이에 따라 상기 제3 화소(PXL3)에 포함된 화소 회로(PC)의 구조가 더욱 복잡해질 수 있다.
따라서, 본 발명의 일 실시예에서는, 제2 층간 절연층(ILD2) 하부에 무기 재료로 이루어진 제1 층간 절연층(ILD1)을 배치하여 상기 제1 층간 절연층(ILD1)이 돌출부(CL1)를 직접적으로 커버하게 함으로써, 상기 돌출부(CL)의 면적(혹은 크기)을 일정하게 유지할 수 있다.
추가적으로, 본 발명의 일 실시예에 있어서, 돌출부(CL1) 상에 제1 층간 절연층(ILD1)과 제2 층간 절연층(ILD2)이 연속적으로 적층됨에 따라, 상기 돌출부(CL1)가 일정한 수준 이상의 두께를 갖게 되더라도 상기 제2 층간 절연층(ILD2)에 의해 상기 돌출부(CL1)의 두께에 의한 단차가 완화될 수 있다. 이로 인해, 제1 및 제2 층간 절연층(ILD1, ILD2)을 사이에 두고 돌출부(CL1) 상에 배치된 제2 컨택 전극(CNL2)은 균일한 표면을 가질 수 있다.
상술한 실시예에서, 제2 층간 절연층(ILD2)의 제28 컨택 홀(CH28)의 폭(W2)만이 제1 층간 절연층(ILD1)의 제28 컨택 홀(CH28)의 폭(W1)보다 큰(혹은 넓은) 것으로 설명하였으나, 이에 한정되는 것은 아니다. 제2 층간 절연층(ILD2)에 포함된 컨택 홀들, 예를 들어, 제21 내지 제29 컨택홀들(CH21 ~ CH29) 각각의 폭이 대응하는 제1 층간 절연층(ILD1)의 제21 내지 제29 컨택 홀들(CH21 ~ CH29) 각각의 폭보다 클 수(혹은 넓을 수) 있다.
구체적으로, 제2 층간 절연층(ILD2)의 제21 컨택 홀(CH21)의 폭이 제1 층간 절연층(ILD1)의 제21 컨택 홀(CH21)의 폭보다 클 수(혹은 넓을 수) 있다. 제2 층간 절연층(ILD2)의 제22 컨택 홀(CH22)의 폭이 제1 층간 절연층(ILD1)의 제22 컨택 홀(CH22)의 폭보다 클 수(혹은 넓을 수) 있다. 제2 층간 절연층(ILD2)의 제23 컨택 홀(CH23)의 폭이 제1 층간 절연층(ILD1)의 제23 컨택 홀(CH23)의 폭보다 클 수(혹은 넓을 수) 있다. 제2 층간 절연층(ILD2)의 제24 컨택 홀(CH24)의 폭이 제1 층간 절연층(ILD1)의 제24 컨택 홀(CH24)의 폭보다 클 수(혹은 넓을 수) 있다. 제2 층간 절연층(ILD2)의 제25 컨택 홀(CH25)의 폭이 제1 층간 절연층(ILD1)의 제25 컨택 홀(CH25)의 폭보다 클 수(혹은 넓을 수) 있다. 제2 층간 절연층(ILD2)의 제26 컨택 홀(CH26)의 폭이 제1 층간 절연층(ILD1)의 제26 컨택 홀(CH26)의 폭보다 클 수(혹은 넓을 수) 있다. 제2 층간 절연층(ILD2)의 제27 컨택 홀(CH27)의 폭이 제1 층간 절연층(ILD1)의 제27 컨택 홀(CH27)의 폭보다 클 수(혹은 넓을 수) 있다. 제2 층간 절연층(ILD2)의 제29 컨택 홀(CH29)의 폭이 제1 층간 절연층(ILD1)의 제29 컨택 홀(CH29)의 폭보다 클 수(혹은 넓을 수) 있다.
제2 컨택 전극(CNL2)의 타 단은 제1 및 제2 층간 절연층들(ILD1, ILD2)을 순차적으로 관통하는 제29 컨택 홀(CH29)을 통해 제2 도전 패턴(CP2)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제2 도전 패턴(CP2)은 제9 컨택 홀(CH9)과 제29 컨택 홀(CH29) 사이에서 제7 트랜지스터(T7)의 제7 드레인 전극(DE7)과 제2 컨택 전극(CNL2)의 타 단을 전기적으로 연결하는 매개체로 제공될 수 있다. 또한, 제2 도전 패턴(CP2)은 제9 컨택 홀(CH9)과 제29 컨택 홀(CH29) 사이에서 제4a 트랜지스터(T4a)의 제4a 소스 전극(SE4a)과 제2 컨택 전극(CNL2)의 타 단을 전기적으로 연결하는 매개체로 제공될 수 있다.
결국, 제4a 소스 전극(SE4a), 제7 드레인 전극(DE7), 및 초기화 전원 전극(IPL)은 제9 및 제29 컨택 홀들(CH9, CH29)과 제2 컨택 전극(CNL2)을 통해 전기적으로 서로 연결될 수 있다.
평면 및 단면 상에서 볼 때, 제29 컨택 홀(CH29)은 제9 컨택 홀(CH9)과 중첩될 수 있으나(혹은 동일한 선 상에 위치할 수 있으나), 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제29 컨택 홀(CH29)은, 제9 컨택 홀(CH9)과 중첩되지 않고(혹은 동일한 선 상에 위치하지 않고) 제2 도전 패턴(CP2)을 사이에 두고 이격될 수도 있다.
브릿지 전극(BRP)은, 평면 상에서 볼 때, 제8 도전 패턴(CP8), 제4 화소(PXL4)의 제1 도전 패턴(CP1), 및 발광 소자(OLED)의 제1 전극(EL1)에 중첩될 수 있다. 이하에서는 편의를 위하여 제8 도전 패턴(CP8)과 중첩되는 브릿지 전극(BRP)의 일부를 "브릿지 전극(BRP)의 제1 부분"이라 지칭하고, 제4 화소(PXL4)의 제1 도전 패턴(CP1)에 중첩되는 브릿지 전극(BRP)의 일부를 "브릿지 전극(BRP)의 제2 부분"이라 지칭하며, 발광 소자(OLED)의 제1 전극(EL1)에 중첩되는 브릿지 전극(BRP)의 일부를 "브릿지 전극(BRP)의 제3 부분"이라 지칭한다.
브릿지 전극(BRP)의 제1 부분은 제1 및 제2 층간 절연층들(ILD1, ILD2)을 순차적으로 관통하는 제25 컨택 홀(CH25)을 통해 제8 도전 패턴(CP8)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제8 도전 패턴(CP8)은 제5 컨택 홀(CH5)과 제25 컨택 홀(CH25) 사이에서 제6 트랜지스터(T6)의 제6 드레인 전극(DE6)과 브릿지 전극(BRP)의 제1 부분을 전기적으로 연결하는 매개체로 제공될 수 있다.
평면 및 단면 상에서 볼 때, 제25 컨택 홀(CH25)은 제5 컨택 홀(CH5)과 중첩될 수 있으나(혹은 동일한 선 상에 위치할 수 있으나), 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제25 컨택 홀(CH25)은 제5 컨택 홀(CH5)과 중첩되지 않고(혹은 동일한 선 상에 위치하지 않고) 제8 도전 패턴(CP8)을 사이에 두고 이격될 수 있다.
브릿지 전극(BRP)의 제2 부분은 제1 및 제2 층간 절연층들(ILD1, ILD2)을 순차적으로 관통하는 제27 컨택 홀(CH27)을 통해 제4 화소(PXL4)의 제1 도전 패턴(CP1)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제4 화소(PXL4)의 제1 도전 패턴(CP1)은 제7 컨택 홀(CH7)과 제27 컨택 홀(CH27) 사이에서 제3 화소(PXL3)의 제7 트랜지스터(T7)의 제7 소스 전극(SE7)과 브릿지 전극(BRP)의 제2 부분을 전기적으로 연결하는 매개체로 제공될 수 있다.
평면 및 단면 상에서 볼 때, 제27 컨택 홀(CH27)은 제7 컨택 홀(CH7)과 중첩될 수 있으나(혹은 동일한 선 상에 위치할 수 있으나), 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제27 컨택 홀(CH27)은 제7 컨택 홀(CH7)과 중첩되지 않고(혹은 동일한 선 상에 위치하지 않고) 제4 화소(PXL4)의 제1 도전 패턴(CP1)을 사이에 두고 이격될 수 있다.
j번째 데이터 라인(DLj)은 평면 상에서 볼 때, 제4 도전 패턴(CP4)과 중첩될 수 있다.
j번째 데이터 라인(DLj)은 제1 및 제2 층간 절연층들(ILD1, ILD2)을 순차적으로 관통하는 제26 컨택 홀(CH26)을 통해 제4 도전 패턴(CP4)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제4 도전 패턴(CP4)은 제6 컨택 홀(CH6)과 제26 컨택 홀(CH26) 사이에서 제2 트랜지스터(T2)의 제2 소스 전극(SE2)과 j번째 데이터 라인(DLj)을 전기적으로 연결하는 매개체로 제공될 수 있다.
평면 상에서 볼 때, 제26 컨택 홀(CH26)은 제6 컨택 홀(CH6)과 중첩될 수 있으나(혹은 동일한 선 상에 위치할 수 있으나), 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제26 컨택 홀(CH26)은, 제6 컨택 홀(CH6)과 중첩되지 않고(혹은 동일한 선 상에 위치하지 않고) 제4 도전 패턴(CP4)을 사이에 두고 이격될 수도 있다.
전원 라인(PL)은 평면 상에서 볼 때, 제6 도전 패턴(CP6)과 중첩될 수 있다.
전원 라인(PL)은 제1 및 제2 층간 절연층들(ILD1, ILD2)을 순차적으로 관통하는 제23 컨택 홀(CH23)을 통해 제6 도전 패턴(CP6)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제6 도전 패턴(CP6)은 제3 컨택 홀(CH3)과 제23 컨택 홀(CH23) 사이에서 상부 전극(UE)과 전원 라인(PL)을 전기적으로 연결하는 매개체로 제공될 수 있다.
평면 상에서 볼 때, 제23 컨택 홀(CH23)은 제3 컨택 홀(CH3)과 중첩될 수 있으나(혹은 동일한 선 상에 위치할 수 있으나), 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제23 컨택 홀(CH23)은, 제3 컨택 홀(CH3)과 중첩되지 않고(혹은 동일한 선 상에 위치하지 않고) 제5 도전 패턴(CP5)을 사이에 두고 이격될 수도 있다.
제1 및 제2 컨택 전극(CNL1, CNL2), 브릿지 전극(BRP), j번째 데이터 라인(DLj), 및 전원 라인(PL)을 포함한 기판(SUB) 상에 보호층(PSV)이 형성 및/또는 제공될 수 있다. 보호층(PSV)은 유기 재료를 포함한 유기 절연막일 수 있다.
보호층(PSV) 상에는 제1 전극(EL1)이 형성 및/또는 제공될 수 있다. 제1 전극(EL1)은 보호층(PSV)을 관통하는 제10 컨택 홀(CH10)을 통해 브릿지 전극(BRP)의 제3 부분과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 브릿지 전극(BRP)의 제3 부분은 제25 컨택 홀(CH25)과 제10 컨택 홀(CH10) 사이에서 제6 드레인 전극(DE6), 제7 소스 전극(SE7), 및 제1 전극(EL1)을 전기적으로 연결하는 매개체로 제공될 수 있다. 즉, 제1 전극(EL1)은 브릿지 전극(BRP)을 통해 제6 드레인 전극(DE6)과 제7 소스 전극(SE7)에 최종적으로 연결될 수 있다.
제1 전극(EL1)을 포함한 기판(SUB) 상에는 제3 화소(PXL3)에 대응하도록 발광 영역을 구획하는 화소 정의막(PDL)이 제공될 수 있다. 화소 정의막(PDL)은 제1 전극(EL1)의 상면의 일부를 노출하는 제1 개구부(OP1)를 포함하며 제3 화소(PXL3)의 둘레를 따라 기판(SUB)으로부터 돌출될 수 있다. 화소 정의막(PDL)은 유기 재료를 포함한 유기 절연막일 수 있다.
화소 정의막(PDL)의 제1 개구부(OP1)에 의해 노출된 제1 전극(EL1)의 상면 상에는 발광층(EML)이 제공될 수 있다. 발광층(EML) 상에는 제2 전극(EL2)이 제공될 수 있다.
발광층(EML)은 노출된 제1 전극(EL1)의 표면 상에 배치될 수 있다. 발광층(EML)은 적어도 광 생성층(light generation layer)을 포함하는 다층 박막 구조를 가질 수 있다. 발광층(EML)은 정공을 주입하는 정공 주입층(hole injection layer), 정공의 수송성이 우수하고 상기 광 생성층에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 광 생성층(light generation layer), 상기 광 생성층에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer), 전자를 상기 광 생성층으로 원활히 수송하기 위한 전자 수송층(electron transport layer), 및 전자를 주입하는 전자 주입층(electron injection layer)을 구비할 수 있다.
광 생성층에서 생성되는 광의 색상은 적색(red), 녹색(green), 청색(blue) 및 백색(white) 중 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 발광층(EML)의 광 생성층에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로(yellow) 중 하나일 수도 있다. 정공 주입층, 정공 수송층, 정공 억제층, 전자 수송층 및 전자 주입층은 서로 인접하는 발광 영역들에서 연결되는 공통막일 수 있다.
제2 전극(EL2) 상에는 상기 제2 전극(EL2)을 커버하는 박막 봉지 필름(TFE)이 제공될 수 있다.
박막 봉지 필름(TFE)은 단일층으로 이루어질 수 있으나, 다중층으로 이루어질 수도 있다. 박막 봉지 필름(TFE)은 발광 소자(OLED)를 커버하는 복수의 절연막을 포함할 수 있다. 구체적으로, 박막 봉지 필름(TFE)은 적어도 하나의 무기막 및 적어도 하나의 유기막을 포함할 수 있다. 예를 들면, 박막 봉지 필름(TFE)은 무기막 및 유기막이 교번하여 적층된 구조를 가질 수 있다. 실시예에 따라, 박막 봉지 필름(TFE)은 발광 소자(OLED) 상에 배치되고 실런트를 통해 기판(SUB)과 합착되는 봉지 기판일 수 있다.
한편, 본 발명의 일 실시예에 따른 표시 장치는 박막 봉지 필름(TFE) 상에 제공되는 터치 센서(미도시)를 더 포함할 수 있다. 터치 센서는 기판(SUB)의 영상이 출사되는 방향의 면 상에 배치되어 사용자의 터치 입력을 수신할 수 있다. 터치 센서는 사용자의 손이나 별도의 입력 수단을 통해 표시 장치로의 터치 이벤트를 인식할 수 있다.
상술한 바와 같이, 제3 화소(PXL3)에서 제1 내지 제7 트랜지스터(T1 ~ T7) 각각은 제3 게이트 절연층(GI3) 상에 배치된 대응하는 도전 패턴을 통해 제1 컨택 전극(CNL1), 제2 컨택 전극(CNL2), 또는 브릿지 전극(BRP)에 선택적으로 연결될 수 있다. 이로 인하여, 제1 내지 제7 트랜지스터(T1 ~ T7) 각각과 제1 컨택 전극(CNL1), 제2 컨택 전극(CNL2), 또는 브릿지 전극(BRP) 사이의 컨택 저항이 줄어들 수 있다.
하기에서는, 제1 방향(DR1)으로 인접한 두 개의 화소들(PXL), 예를 들어, 제2 화소(PXL2)와 제4 화소(PXL4) 사이의 연결 구조에 대해 도 4, 도 8, 및 도 9를 참조하여 설명한다.
제1 방향(DR1)을 따라 인접한 제2 화소(PXL2)와 제4 화소(PXL4) 사이에는 버퍼층(BFL)과 제1 내지 제3 게이트 절연층(GI1 ~ GI3) 각각의 일부가 제거되어 형성된 제2 개구부(OP2)가 제공될 수 있다. 본 발명의 일 실시예에 있어서, 제2 개구부(OP2)는 무기 재료를 포함한 버퍼층(BFL)과 제1 내지 제3 게이트 절연층(GI1 ~ GI3)의 연속성을 각 화소(PXL) 별로 끊을 수 있다. 즉, 제2 개구부(OP2)는 제2 화소(PXL2)의 버퍼층(BFL)과 제4 화소(PXL4)의 버퍼층(BFL)을 일정 간격 이격되게 하고, 상기 제2 화소(PXL2)의 제1 게이트 절연층(GI1)과 상기 제4 화소(PXL4)의 제1 게이트 절연층(GI1)을 일정 간격 이격되게 한다. 또한, 제2 개구부(OP2)는 제2 화소(PXL2)의 제2 게이트 절연층(GI2)과 제4 화소(PXL4)의 제2 게이트 절연층(GI2)을 일정 간격 이격되게 하고, 상기 제2 화소(PXL2)의 제3 게이트 절연층(GI3)과 상기 제4 화소(PXL4)의 제3 게이트 절연층(GI3)을 일정 간격 이격되게 할 수 있다.
상술한 제2 개구부(OP2)는 표시 장치의 굴곡 시(혹은 벤딩 시) 발생하는 응력에 의한 크랙이 버퍼층(BFL)과 제1 내지 제3 게이트 절연층(GI1 ~ GI3)을 따라 제2 화소(PXL2)에서 제4 화소(PXL4)로 진행하는 것을 차단하는 크랙 차단층의 역할을 할 수 있다.
제2 개구부(OP2)에는 유기 재료를 포함한 절연 패턴(INSP)이 제공될 수 있다. 절연 패턴(INSP)은 제2 개구부(OP2)의 전체를 채울 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 절연 패턴(INSP)은 제2 개구부(OP2)의 적어도 일부를 채울 수도 있다. 절연 패턴(INSP)은 제2 화소(PXL2)와 제4 화소(PXL4) 사이의 제2 개구부(OP2)를 채우는 형태로 제공되며, 그 재료적 특성으로 인해 표시 장치의 굴곡 시(혹은 벤딩 시) 상기 제2 화소(PXL2)와 상기 제4 화소(PXL4) 사이에 가요성(flexibility)을 부여할 수 있다. 이에 따라, 표시 장치의 내 충격 특성이 향상될 수 있다.
상술한 바와 같이, 인접한 두 화소들(PXL), 예를 들어, 제2 화소(PXL2)와 제4 화소(PXL4) 사이에 제2 개구부(OP2) 및 상기 제2 개구부(OP2)를 채우는 절연 패턴(INSP)이 제공될 경우, 표시 장치의 굴곡 시(혹은 벤딩 시) 발생한 응력이 상기 제2 개구부(OP2) 및 상기 절연 패턴(INSP)으로 집중적으로 유도될 수 있다. 이에 따라, 표시 장치의 굴곡 시(혹은 벤딩 시) 발생하는 응력은 제2 및 제4 화소들(PXL2, PXL4)로 집중되지 않으므로 상기 제2 및 제4 화소들(PXL2, PXL4)의 내충격 특성이 향상될 수 있다.
절연 패턴(INSP) 상에 연성 특성이 우수하며 저저항 특성을 갖는 도전성 재료로 이루어진 제2 도전층(CL2)을 배치하여 제2 화소(PXL2)의 i번째 스캔 라인(Si)과 제4 화소(PXL4)의 i번째 스캔 라인(Si)을 전기적으로 연결함으로써, 상기 제2 및 제4 화소들(PXL2, PXL4) 각각의 i번째 스캔 라인(Si)의 배선 저항을 줄일 수 있다. 이로 인해, 제2 및 제4 화소들(PXL2, PXL4) 각각의 i번째 스캔 라인(Si)에 인가되는 i번째 스캔 신호의 지연을 방지할 수 있다.
상술한 실시예에서, 절연 패턴(INSP) 상에 제2 도전층(CL2)이 배치되는 것만을 설명하였으나, 제1 도전층(CL1), 제3 도전층(CL3), 및 제4 도전층(CL4) 모두 상기 절연 패턴(INSP) 상에 배치되어 제2 화소(PXL2)와 제4 화소(PXL4)를 전기적으로 연결할 수 있다.
도 10 내지 도 17은 도 4에 도시된 제1 내지 제4 화소들의 구성 요소를 레이어별로 개략적으로 도시한 평면도들이다. 중복된 설명을 피하기 위해 상술한 실시예와 상이한 점을 중심으로 설명한다. 본 발명의 다른 실시예에서 특별히 설명하지 않은 부분은 상술한 실시예에 따르며 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 지칭한다.
우선, 도 1 내지 도 10을 참조하면, 제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 기판(SUB) 상에 제1 및 제2 액티브 패턴들(ACT1, ACT2), 제3a 및 제3b 액티브 패턴들(ACT3a, ACT3b), 제4a 및 제4 액티브 패턴들(ACT4a, ACT4b), 제5 내지 제7 액티브 패턴들(ACT5 ~ ACT7)이 제공될 수 있다.
또한, 제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 기판(SUB) 상에 제1 및 제2 소스 전극들(SE1, SE2), 제3a 및 제3b 소스 전극들(SE3a, SE3b), 제4a 및 제4b 소스 전극들(SE4a, SE4b), 제5 내지 제7 소스 전극들(SE5 ~ SE7)이 제공될 수 있다. 추가적으로, 제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 기판(SUB) 상에 제1 및 제2 드레인 전극들(DE1, DE2), 제3a 및 제3b 드레인 전극들(DE3a, DE3b), 제4a 및 제4b 드레인 전극들(DE4a, DE4b), 제5 내지 제7 드레인 전극들(DE5 ~ DE7)이 제공될 수 있다.
제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 제1 액티브 패턴(ACT1)의 일 단은 해당 화소(PXL)의 제1 소스 전극(SE1)과 연결되고, 그의 타 단은 상기 해당 화소(PXL)의 제1 드레인 전극(DE1)과 연결될 수 있다.
제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 제2 액티브 패턴(ACT2)의 일 단은 해당 화소(PXL)의 제2 소스 전극(SE2)과 연결되고, 그의 타 단은 상기 해당 화소(PXL)의 제2 드레인 전극(DE2)과 연결될 수 있다.
제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 제3a 액티브 패턴(ACT3a)의 일 단은 해당 화소(PXL)의 제3a 소스 전극(SE3a)과 연결되고, 그의 타 단은 상기 해당 화소(PXL)의 제3a 드레인 전극(DE3a)과 연결될 수 있다.
제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 제3b 액티브 패턴(ACT3b)의 일 단은 해당 화소(PXL)의 제3b 소스 전극(SE3b)과 연결되고, 그의 타 단은 상기 해당 화소(PXL)의 제3b 드레인 전극(DE3b)과 연결될 수 있다.
제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 제4a 액티브 패턴(ACT4a)의 일 단은 해당 화소(PXL)의 제4a 소스 전극(SE4a)과 연결되고, 그의 타 단은 상기 해당 화소(PXL의 제4a 드레인 전극(DE4a)과 연결될 수 있다.
제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 제4b 액티브 패턴(ACT4b)의 일 단은 해당 화소(PXL)의 제4b 소스 전극(SE4b)과 연결되고, 그의 타 단은 상기 해당 화소(PXL)의 제4b 드레인 전극(DE4b)과 연결될 수 있다.
제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 제5 액티브 패턴(ACT5)의 일 단은 해당 화소(PXL)의 제5 소스 전극(SE5)과 연결되고, 그의 타 단은 상기 해당 화소(PXL)의 제5 드레인 전극(DE5)과 연결될 수 있다.
제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 제6 액티브 패턴(ACT6)의 일 단은 해당 화소(PXL)의 제6 소스 전극(SE6)과 연결되고, 그의 타 단은 상기 해당 화소(PXL)의 제6 드레인 전극(DE6)과 연결될 수 있다.
제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 제7 액티브 패턴(ACT7)의 일 단은 해당 화소(PXL)의 제7 소스 전극(SE7)과 연결되고, 그의 타 단은 상기 해당 화소(PXL)의 제7 드레인 전극(DE7)과 연결될 수 있다.
도 1 내지 도 11을 참조하면, 제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 제1 및 제2 액티브 패턴들(ACT1, ACT2), 제3a 및 제3b 액티브 패턴들(ACT3a, ACT3b), 제4a 및 제4 액티브 패턴들(ACT4a, ACT4b), 제5 내지 제7 액티브 패턴들(ACT5 ~ ACT7) 상의 제1 게이트 절연층(GI1) 상에는 i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), i+1번째 스캔 라인(Si+1), i번째 발광 제어 라인(Ei), i+1번째 발광 제어 라인(Ei+1)이 제공될 수 있다.
i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), i+1번째 스캔 라인(Si+1), i번째 발광 제어 라인(Ei), 및 i+1번째 발광 제어 라인(Ei+1)은 동일한 물질을 포함하고, 동일한 공정을 통해 형성될 수 있다.
또한, 제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 제1 게이트 절연층(GI1) 상에는 하부 전극(LE), 제1 및 제2 게이트 전극(GE1, GE2), 제3a 및 제3b 게이트 전극(GE3a, GE3b), 제4a 및 제4b 게이트 전극(GE4a, GE4b), 제5 내지 제7 게이트 전극(GE5 ~ GE7)이 제공될 수 있다.
제1 내지 제4 화소들(PXL1 ~ PXL4) 각각에서, 제1 게이트 전극(GE1)과 하부 전극(LE)은 일체로 제공될 수 있다.
동일한 화소 행인 i번째 화소 행에 위치한 제1 및 제3 화소들(PXL1, PXL3)에서, 제2 게이트 전극(GE2)과 제3a 및 제3b 게이트 전극(GE3a, GE3b)은 i번째 스캔 라인(Si)과 일체로 제공될 수 있다. 동일한 화소 행인 i+1번째 화소 행에 위치한 제2 및 제4 화소들(PXL2, PXL4)에서, 제2 게이트 전극(GE2)과 제3a 및 제3b 게이트 전극(GE3a, GE3b)은 i+1번째 스캔 라인(Si+1)과 일체로 제공될 수 있다.
제1 및 제3 화소들(PXL1, PXL3)에서, 제7 게이트 전극(GE7)과 제4a 및 제4b 게이트 전극(GE4a, GE4b)은 i-1번째 스캔 라인(Si-1)과 일체로 제공될 수 있다. 제2 및 제4 화소들(PXL2, PXL4)에서, 제7 게이트 전극(GE7)과 제4a 및 제4b 게이트 전극(GE4a, GE4b)은 i번째 스캔 라인(Si)과 일체로 제공될 수 있다.
제1 및 제3 화소들(PXL1, PXL3)에서, 제5 게이트 전극(GE5)과 제6 게이트 전극(GE6)은 i번째 발광 제어 라인(Ei)과 일체로 제공될 수 있다. 제2 및 제4 화소들(PXL2, PXL4)에서, 제5 게이트 전극(GE5)과 제6 게이트 전극(GE6)은 i+1번째 발광 제어 라인(Ei+1)과 일체로 제공될 수 있다.
도 1 내지 도 12를 참조하면, 제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), 및 i+1번째 스캔 라인(Si+1) 상의 제2 게이트 절연층(GI2) 상에는 상부 전극(UE) 및 초기화 전원 전극(IPL)이 제공될 수 있다. 상부 전극(UE)은 비아 홀(OPN)을 포함할 수 있다.
도 1 내지 도 13을 참조하면, 제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 상부 전극(UE) 및 초기화 전원 전극(IPL)이 형성된 기판(SUB) 상에서 버퍼층(BFL)과 제1 내지 제3 게이트 절연층들(GI1 ~ GI3) 각각의 일부를 제거하여 제2 개구부(OP2)를 형성한다. 제2 개구부(OP2)는 인접한 화소들(PXL) 사이에 위치하며, 각 화소(PXL)의 발광 영역을 제외한 비발광 영역에 위치할 수 있다.
도 1 내지 도 14를 참조하면, 제2 개구부(OP2) 내에 절연 패턴(INSP)을 형성한다. 절연 패턴(INSP)은 유기 재료를 포함한 유기 절연막일 수 있다.
도 1 내지 도 15를 참조하면, 절연 패턴(INSP)이 형성된 기판(SUB) 상에 제1 내지 제4 도전층들(CL1 ~ CL4), 제1 내지 제8 도전 패턴들(CP1 ~ CP8), 연결 패턴(CNP)을 형성한다.
제1 내지 제4 도전층들(CL1 ~ CL4), 제1 내지 제8 도전 패턴들(CP1 ~ CP8), 연결 패턴(CNP)은 동일한 물질을 포함하며 동일한 공정을 통해 형성될 수 있다.
제1 내지 제4 도전층들(CL1 ~ CL4)은 제1 방향(DR1)을 따라 연장되며, 상기 제1 방향(DR1)으로 인접한 화소들(PXL)에 공통으로 제공될 수 있다.
제1 및 제3 화소들(PXL1, PXL3)에 공통으로 제공된 제1 도전층(CL1)은 제8 컨택 홀(CH8)을 통해 해당 화소(PXL)의 초기화 전원 전극(IPL)에 전기적으로 연결될 수 있다. 마찬가지로, 제2 및 제4 화소들(PXL2, PXL4)에 공통으로 제공된 제1 도전층(CL1)은 제8 컨택 홀(CH8)을 통해 해당 화소(PXL)의 초기화 전원 전극(IPL)에 전기적으로 연결될 수 있다.
제1 및 제3 화소들(PXL1, PXL3)에 공통으로 제공된 제2 도전층(CL2)은 제11 컨택 홀(CH11)을 통해 해당 화소(PXL)의 i-1번째 스캔 라인(Si-1)에 전기적으로 연결될 수 있다. 제2 및 제4 화소들(PXL2, PXL4)에 공통으로 제공된 제2 도전층(CL2)은 제11 컨택 홀(CH11)을 통해 해당 화소(PXL)의 i번째 스캔 라인(Si)에 전기적으로 연결될 수 있다.
제1 및 제3 화소들(PXL1, PXL3)에 공통으로 제공된 제3 도전층(CL3)은 제12 컨택 홀(CH12)을 통해 해당 화소(PXL)의 i번째 스캔 라인(Si)에 전기적으로 연결될 수 있다. 제2 및 제4 화소들(PXL2, PXL4)에 공통으로 제공된 제3 도전층(CL3)은 제12 컨택 홀(CH12)을 통해 해당 화소(PXL)의 i+1번째 스캔 라인(Si+1)에 전기적으로 연결될 수 있다.
제1 및 제3 화소들(PXL1, PXL3)에 공통으로 제공된 제4 도전층(CL4)은 제15 컨택 홀(CH15)을 통해 해당 화소(PXL)의 i번째 발광 제어 라인(Ei)에 전기적으로 연결될 수 있다. 제2 및 제4 화소들(PXL2, PXL4)에 공통으로 제공된 제4 도전층(CL4)은 제15 컨택 홀(CH15)을 통해 해당 화소(PXL)의 i+1번째 발광 제어 라인(Ei+1)에 전기적으로 연결될 수 있다.
제1 내지 제8 도전 패턴들(CP1 ~ CP8) 각각은 제1 내지 제4 화소들(PXL1 ~ PXL4) 각각에 제공되며, 인접한 도전 패턴과 일정 간격 이격되어 전기적으로 분리될 수 있다.
제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 제1 도전 패턴(CP1)은 제7 컨택 홀(CH7)을 통해 해당 화소(PXL)의 제7 소스 전극(SE7)에 전기적으로 연결될 수 있다. 제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 제2 도전 패턴(CP2)은 제9 컨택 홀(CH9)을 통해 해당 화소(PXL)의 제7 드레인 전극(DE7) 및 제4a 드레인 전극(DE4a) 각각에 전기적으로 연결될 수 있다.
제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 제3 도전 패턴(CP3)의 일 단은 제1 컨택 홀(CH1)을 통해 해당 화소(PXL)의 제3a 드레인 전극(DE3a)에 전기적으로 연결될 수 있다. 또한, 제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 제3 도전 패턴(CP3)의 타 단은 제16 컨택 홀(CH16)을 통해 해당 화소(PXL)의 제4b 드레인 전극(DE4b)에 전기적으로 연결될 수 있다.
제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 제4 도전 패턴(CP4)은 제6 컨택 홀(CH6)을 통해 해당 화소(PXL)의 제2 소스 전극(SE2)에 전기적으로 연결될 수 있다. 제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 제5 도전 패턴(CP5)은 제2 컨택 홀(CH2)을 통해 해당 화소(PXL)의 제1 게이트 전극(GE1)에 전기적으로 연결될 수 있다.
제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 제6 도전 패턴(CP6)은 제3 컨택 홀(CH3)을 통해 해당 화소(PXL)의 상부 전극(UE)에 전기적으로 연결될 수 있다. 제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 제7 도전 패턴(CP7)은 제4 컨택 홀(CH4)을 통해 해당 화소(PXL)의 제5 소스 전극(SE5)에 전기적으로 연결될 수 있다. 제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 제8 도전 패턴(CP8)은 제5 컨택 홀(CH5)을 통해 해당 화소(PXL)의 제6 드레인 전극(DE6)에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 연결 패턴(CNP)은 제1 방향(DR1)으로 인접한 두 화소들(PXL) 사이에 위치할 수 있다. 구체적으로, 연결 패턴(CNP)은 제1 방향(DR1)으로 인접한 두 화소들(PXL) 사이의 절연 패턴(INSP) 상에 위치하여 상기 인접한 두 화소들(PXL)에 공통으로 제공될 수 있다.
제1 화소(PXL1)와 제3 화소(PXL3) 사이에 위치한 연결 패턴(CNP)의 일 단은 제14 컨택 홀(CH14)을 통해 상기 제1 화소(PXL1)의 상부 전극(UE)의 일측에 전기적으로 연결될 수 있다. 제1 화소(PXL1)와 제3 화소(PXL3) 사이에 위치한 연결 패턴(CNP)의 타 단은 제13 컨택 홀(CH13)을 통해 상기 제3 화소(PXL3)의 상부 전극(UE)의 일측에 전기적으로 연결될 수 있다. 이에 따라, 제1 화소(PXL1)의 상부 전극(UE)과 제3 화소(PXL3)의 상부 전극(UE)은 연결 패턴(CNP)을 통해 전기적으로 서로 연결될 수 있다.
마찬가지로, 제2 화소(PXL2)와 제4 화소(PXL4) 사이에 위치한 연결 패턴(CNP)의 일 단은 제14 컨택 홀(CH14)을 통해 상기 제2 화소(PXL2)의 상부 전극(UE)의 일측에 전기적으로 연결될 수 있다. 제2 화소(PXL2)와 제4 화소(PXL4) 사이에 위치한 연결 패턴(CNP)의 타 단은 제13 컨택 홀(CH13)을 통해 상기 제4 화소(PXL4)의 상부 전극(UE)의 일측에 전기적으로 연결될 수 있다. 이에 따라, 제2 화소(PXL2)의 상부 전극(UE)과 제4 화소(PXL4)의 상부 전극(UE)은 연결 패턴(CNP)을 통해 전기적으로 서로 연결될 수 있다.
도 1 내지 도 16을 참조하면, 제1 내지 제4 도전층들(CL1 ~ CL4), 제1 내지 제8 도전 패턴들(CP1 ~ CP8), 연결 패턴(CNP) 상의 층간 절연층(ILD) 상에는 제1 및 제2 컨택 전극(CNL1, CNL2), j-1번째 데이터 라인(DLj-1), j번째 데이터 라인(DLj), 전원 라인(PL), 브릿지 전극(BRP)이 형성될 수 있다.
제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 제1 컨택 전극(CNL1)의 일 단은 제21 컨택 홀(CH21)을 통해 해당 화소(PXL)의 제3 도전 패턴(CP3)의 일단과 전기적으로 연결될 수 있다. 또한, 제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 제1 컨택 전극(CNL1)의 타 단은 제22 컨택 홀(CH22)을 통해 해당 화소(PXL)의 제5 도전 패턴(CP5)과 전기적으로 연결될 수 있다.
제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 제2 컨택 전극(CNL2)의 일 단은 제28 컨택 홀(CH28)을 통해 해당 화소(PXL)의 제1 도전층(CL1)의 일 영역과 전기적으로 연결될 수 있다. 또한, 제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 제2 컨택 전극(CNL2)의 타 단은 제29 컨택 홀(CH29)을 통해 해당 화소(PXL)의 제2 도전 패턴(CP2)과 전기적으로 연결될 수 있다.
동일한 화소 열에 위치한 제1 및 제2 화소들(PXL1, PXL2) 각각의 j-1번째 데이터 라인(DLj-1)은 제26 컨택 홀(CH26)을 통해 해당 화소(PXL)의 제4 도전 패턴(CP4)과 전기적으로 연결될 수 있다. 동일한 화소 열에 위치한 제3 및 제4 화소들(PXL3, PXL4) 각각의 j번째 데이터 라인(DLj)은 제26 컨택 홀(CH26)을 통해 해당 화소(PXL)의 제4 도전 패턴(CP4)과 전기적으로 연결될 수 있다.
제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 전원 라인(PL)은 제23 컨택 홀(CH23)을 통해 해당 화소(PXL)의 제6 도전 패턴(CP6)과 전기적으로 연결될 수 있다. 또한, 제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 전원 라인(PL)은 제24 컨택 홀(CH24)을 통해 해당 화소(PXL)의 제7 도전 패턴(CP7)과 전기적으로 연결될 수 있다.
제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 브릿지 전극(BRP)은 제25 컨택 홀(CH25)을 통해 해당 화소(PXL)의 제8 도전 패턴(CP8)과 전기적으로 연결될 수 있다. 또한, 제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 브릿지 전극(BRP)은 해당 화소(PXL)에 제2 방향(DR2)으로 인접한 화소(PXL)의 제1 도전 패턴(CP1)에 제27 컨택 홀(CH27)을 통해 전기적으로 연결될 수 있다. 예를 들어, 제1 화소(PXL1)의 브릿지 전극(BRP)은 상기 제1 화소(PXL1)에 제2 방향(DR2)으로 인접한 제2 화소(PXL2)의 제1 도전 패턴(CP1)과 제27 컨택 홀(CH27)을 통해 전기적으로 연결될 수 있다.
도 1 내지 도 17을 참조하면, 제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 제1 및 제2 컨택 전극(CNL1, CNL2), 브릿지 전극(BRP), j-1번째 데이터 라인(DLj-1), j번째 데이터 라인(Dj), 및 전원 라인(PL) 상의 보호층(PSV) 상에 제1 전극(EL1)이 형성될 수 있다.
제1 내지 제4 화소들(PXL1 ~ PXL4) 각각의 제1 전극(EL1)은 제10 컨택 홀(CH10)을 통해 해당 화소(PXL)의 브릿지 전극(BRP)과 전기적으로 연결될 수 있다.
도 18은 도 1에 도시된 화소들 중 인접한 두 개의 화소를 다른 실시예에 따라 나타내는 등가회로도고, 도 19는 도 18에 도시된 제1 및 제2 화소를 도시한 평면도이고, 도 20은 도 19의 제1 화소를 상세하게 도시한 평면도이며, 도 21은 도 19의 Ⅴ ~ Ⅴ'선에 따른 단면도이다.
도 18 내지 도 21에 도시된 제1 및 제2 화소 각각은, 해당 화소의 양측에 2개의 서브 데이터 라인이 배치되는 점과 전원 라인이 이중 레이어로 구성되는 점을 제외하고는 도 4 및 도 5의 각 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 18 내지 도 21의 제1 및 제2 화소 각각과 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
설명의 편의를 위하여, 도 18 내지 도 21에서는, 기판의 표시 영역에서 j번째 화소 열, j+1번째 화소 열, 및 i번째 화소 행의 교차 영역에 배치된 인접한 2개의 화소들(PXL1, PXL2)을 기준으로, 상기 2개의 화소들(PXL1, PXL2)에 연결된 스캔 라인들(Si-1, Si), 발광 제어 라인(Ei), 데이터 라인들(DLja, DLjb, DLj+1a, DLj+1b), 및 전원 라인(PL)을 도시하였다.
이와 더불어, 도 19에 있어서, 설명의 편의를 위하여 2개의 인접한 화소들(PXL1, PXL2)에 제공된 배선들에 있어서, 스캔 신호가 인가되는 스캔 라인들(Si-1, Si) 중 i-1번째 행의 스캔 라인을 "i-1번째 스캔 라인(Si-1)"으로 지칭하고, i번째 행의 스캔 라인을 "i번째 스캔 라인(Si)"으로 지칭한다. 또한, 발광 제어 신호가 인가되는 i번째 행의 발광 제어 라인을 “i번째 발광 제어 라인(Ei)”으로 지칭한다. 데이터 신호가 인가되는 j번째 열의 2개의 데이터 라인들(DLja, DLjb) 중 하나를 "j번째 제1 서브 데이터 라인(DLja)"으로 지칭하고, 나머지를 "j번째 제2 서브 데이터 라인(DLjb)"으로 지칭한다. 추가적으로, j+1번째 열의 2개의 데이터 라인들(DLj+1a, DLj+1b) 중 하나를 "j+1번째 제1 서브 데이터 라인(DLj+1a)"으로 지칭하고, 나머지를 "j+1번째 제2 서브 데이터 라인(DLj+1b)"으로 지칭한다.
도 1, 도 18 내지 도 21을 참조하면, 제1 화소(PXL1) 및 제2 화소(PXL2) 각각은 기판(SUB), 상기 기판(SUB) 상에 제공된 화소 회로, 상기 화소 회로에 연결된 발광 소자(OLED)를 포함할 수 있다.
제1 및 제2 화소들(PXL1, PXL2) 각각의 발광 소자(OLED)의 제1 전극(EL1)은 해당 화소(PXL)의 화소 회로에 연결되고, 제2 전극(EL2)은 제2 구동 전원(EVLSS)에 연결될 수 있다. 제1 및 제2 화소들(PXL1, PXL2) 각각의 발광 소자(OLED)는 해당 화소(PXL)의 화소 회로로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성할 수 있다.
제1 화소(PXL1)는 i번째 화소 행 및 j번째 화소 열의 교차 영역에 배치된 화소이고, 제2 화소(PXL2)는 i번째 화소 행 및 j+1번째 화소 열의 교차 영역에 배치된 화소일 수 있다.
제1 및 제2 화소들(PXL1, PXL2) 각각은 스캔 라인들(Si-1, Si), 데이터 라인들(DLja, DLjb, DLj+1a, DLj+1b), 발광 제어 라인(Ei), 전원 라인(PL), 및 초기화 전원 전극(IPL)에 연결될 수 있다.
스캔 라인들(Si-1, Si)은 기판(SUB)의 제1 방향(DR1)으로 연장되며 제1 및 제2 화소들(PXL1, PXL2) 각각에 제공될 수 있다. 스캔 라인들(Si-1, Si)은 제2 방향(DR2)을 따라 순차적으로 배열된 i-1번째 스캔 라인(Si-1) 및 i번째 스캔 라인(Si)을 포함할 수 있다. i번째 스캔 라인(Si)은 기판(SUB) 상의 제1 게이트 절연층(GI1) 상에 형성 및/또는 제공될 수 있다.
본 발명의 일 실시예에 있어서, 제1 화소(PXL1)의 i-1번째 스캔 라인(Si-1)과 제2 화소(PXL2)의 i-1번째 스캔 라인(Si-1)은 일정 간격을 두고 이격될 수 있다. 마찬가지로, 제1 화소(PXL1)의 i번째 스캔 라인(Si)과 제2 화소(PXL2)의 i번째 스캔 라인(Si)도 일정 간격을 두고 이격될 수 있다.
제1 화소(PXL1)의 i-1번째 스캔 라인(Si-1)과 제2 화소(PXL2)의 i-1번째 스캔 라인(Si-1)은 제2 도전층(CL2)을 통해 전기적으로 서로 연결될 수 있다. 또한, 제1 화소(PXL1)의 i번째 스캔 라인(Si)과 제2 화소(PXL2)의 i번째 스캔 라인(Si)은 제3 도전층(CL3)을 통해 전기적으로 서로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 화소(PXL1)의 i번째 발광 제어 라인(Ei)과 제2 화소(PXL2)의 i번째 발광 제어 라인(Ei)은 일정 간격을 두고 이격될 수 있다. 제1 화소(PXL1)의 i번째 발광 제어 라인(Ei)과 제2 화소(PXL2)의 i번째 발광 제어 라인(Ei)은 제4 도전층(CL4)을 통해 전기적으로 서로 연결될 수 있다. 제1 화소(PXL1)의 i번째 발광 제어 라인(Ei)과 제2 화소(PXL2)의 i번째 발광 제어 라인(Ei)은 기판(SUB) 상의 제1 게이트 절연층(GI1) 상에 형성 및/또는 제공될 수 있다.
본 발명의 일 실시예에 있어서, 제1 화소(PXL1)의 초기화 전원 전극(IPL)과 제2 화소(PXL2)의 초기화 전원 전극(IPL)은 기판(SUB) 상의 제2 게이트 절연층(GI2) 상에서 일정 간격을 두고 이격될 수 있다. 제1 화소(PXL1)의 초기화 전원 전극(IPL)과 제2 화소(PXL2)의 초기화 전원 전극(IPL)은 제1 도전층(CL1)을 통해 전기적으로 서로 연결될 수 있다.
데이터 라인들(DLja, DLjb, DLj+1a, DLj+1b)은 기판(SUB)의 제2 방향(DR2)으로 연장될 수 있다. 데이터 라인들(DLja, DLjb, DLj+1a, DLj+1b)은 제1 방향(DR1)을 따라 순차적으로 배열된 j번째 제1 서브 데이터 라인(DLja), j번째 제2 서브 데이터 라인(DLjb), j+1번째 제1 서브 데이터 라인(DLj+1a), 및 j+1번째 제2 서브 데이터 라인(DLj+1b)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, j번째 제1 서브 데이터 라인(DLja)과 j번째 제2 서브 데이터 라인(DLjb)은 제1 화소(PXL1)의 양측에 제공되고, j+1번째 제1 서브 데이터 라인(DLj+1a)과 j+1번째 제2 서브 데이터 라인(DLj+1b)은 제2 화소(PXL2)의 양측에 제공될 수 있다.
상술한 데이터 라인들(DLja, DLjb, DLj+1a, DLj+1b) 중 j번째 제1 서브 데이터 라인(DLja)과 j+1번째 제2 서브 데이터 라인(DLj+1b)은 기판(SUB) 상의 제2 층간 절연층(ILD2) 상에 형성 및/또는 제공될 수 있다. 또한, 데이터 라인들(DLja, DLjb, DLj+1a, DLj+1b) 중 j번째 제2 서브 데이터 라인(DLjb)과 j+1번째 제1 서브 데이터 라인(DLj+1a)은 기판(SUB) 상의 제1 보호층(PSV1) 상에 형성 및/또는 제공될 수 있다.
본 발명의 일 실시예에 있어서, 제1 화소(PXL1)는 j번째 제1 서브 데이터 라인(DLja)에 전기적으로 연결되고, 제2 화소(PXL2)는 j+1번째 제2 서브 데이터 라인(DLj+1b)에 전기적으로 연결될 수 있다. j번째 제2 서브 데이터 라인(DLjb)은 제2 방향(DR2)을 따라 제1 화소(PXL1)에 인접한 화소에 전기적으로 연결될 수 있다. j+1번째 제1 서브 데이터 라인(DLj+1a)은 제2 방향(DR2)을 따라 제2 화소(PXL2)에 인접한 화소에 전기적으로 연결될 수 있다.
전원 라인(PL)은 제2 방향(DR2)을 따라 연장될 수 있다. 제1 및 제2 구동 전원(ELVDD, ELVSS) 중 어느 하나, 예를 들면, 제1 구동 전원(ELVDD)이 전원 라인(PL)에 공급될 수 있다. 전원 라인(PL)은 제1 및 제2 화소들(PXL1, PXL2) 각각에서 해당 화소(PXL)의 데이터 라인들 사이에 배치될 수 있다. 즉, 제1 화소(PXL1)에서 전원 라인(PL)은 j번째 제1 서브 데이터 라인(DLja)과 j번째 제2 서브 데이터 라인(DLjb) 사이에 위치하며, 상기 j번째 제1 및 제2 서브 데이터 라인들(DLja, DLjb) 각각과 일정 간격 이격될 수 있다. 제2 화소(PXL2)에서 전원 라인(PL)은 j+1번째 제1 서브 데이터 라인(DLj+1a)과 j+1번째 제2 서브 데이터 라인(DLj+1b) 사이에 위치하며, 상기 j+1번째 제1 및 제2 서브 데이터 라인들(DLj+1a, DLj+1b) 각각과 일정 간격 이격될 수 있다.
본 발명의 일 실시예에 있어서, 제1 및 제2 화소들(PXL1, PXL2) 각각의 전원 라인(PL)은 제1 전원 라인(PL1) 및 상기 제1 전원 라인(PL1) 상에 제공된 제2 전원 라인(PL2)을 포함한 이중 레이어로 구성될 수 있다. 제1 전원 라인(PL1)과 제2 전원 라인(PL2) 사이에는 제1 보호층(PSV1)이 제공될 수 있으며, 상기 제1 보호층(PSV1)을 관통하는 관통 홀(TH)을 통해 상기 제1 전원 라인(PL1)과 상기 제2 전원 라인(PL2)은 전기적으로 서로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 전원 라인(PL1)은 데이터 라인들(DLja, DLjb, DLj+1a, DLj+1b) 중 j번째 제1 서브 데이터 라인(DLja) 및 j+1번째 제2 서브 데이터 라인(DLj+1b)과 동일한 층에 제공될 수 있다. 제2 전원 라인(PL2)은 데이터 라인들(DLja, DLjb, DLj+1a, DLj+1b) 중 j번째 제2 서브 데이터 라인(DLjb) 및 j+1번째 제1 서브 데이터 라인(DLj+1a)과 동일한 층에 제공될 수 있다. 본 발명의 일 실시예에 있어서, “동일한 층에 제공된다”함은 동일한 물질을 포함하고, 동일한 공정에서 형성됨을 의미할 수 있다.
한편, 제1 화소(PXL1)와 제2 화소(PXL2) 사이에는 기판(SUB) 상에 배치된 적어도 하나 이상의 절연층의 일부가 제거되어 형성된 제2 개구부(OP2)가 제공될 수 있다. 제2 개구부(OP2)에는 절연 패턴(INSP)이 제공될 수 있다. 절연 패턴(INSP)은 유기 재료를 포함한 유기 절연막일 수 있다. 유기 재료로는, 예를 들어, 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등을 포함할 수 있다.
본원 발명의 일 실시예에 있어서, 제2 개구부(OP2) 및 상기 제2 개구부(OP2)를 채우는 형태로 제공된 절연 패턴(INSP)은 표시 장치의 굴곡 시(혹은 벤딩 시) 제1 및 제2 화소들(PXL1, PXL2) 사이에 가요성(flexibility)을 부여하여 상기 표시 장치의 내충격 특성을 향상시킬 수 있다. 또한, 제1 화소(PXL1)와 제2 화소(PXL2) 사이에 제2 개구부(OP2) 및 절연 패턴(INSP)이 제공될 경우, 표시 장치의 굴곡 시(혹은 벤딩 시) 발생한 응력이 상기 제2 개구부(OP2) 및 상기 절연 패턴(INSP)으로 집중적으로 유도될 수 있다. 이에 따라, 표시 장치의 굴곡 시(혹은 벤딩 시) 발생하는 응력은 제1 및 제2 화소들(PXL1, PXL2)로 집중되지 않으므로, 상기 제1 및 제2 화소들(PXL1, PXL2)의 내충격 특성이 향상될 수 있다.
상술한 절연 패턴(INPS)을 포함한 기판(SUB) 상에는 연성 특성이 우수하며 저저항 특성을 갖는 도전성 재료, 일 예로, 몰리브덴(Mo)으로 이루어진 제1 내지 제4 도전층들(CL1 ~ CL4)이 배치될 수 있다.
제1 도전층(CL1)은 제1 화소(PXL1)의 초기화 전원 전극(IPL)과 제2 화소(PXL2)의 초기화 전원 전극(IPL)을 전기적으로 연결함으로써, 상기 제1 및 제2 화소들(PXL1, PXL2) 각각의 초기화 전원 전극(IPL)의 배선 저항을 줄일 수 있다. 이로 인해, 제1 및 제2 화소들(PXL1, PXL2) 각각의 초기화 전원 전극(IPL)에는 균일한 레벨의 초기화 전원(Vint)이 인가될 수 있다.
제2 도전층(CL2)은 제1 화소(PXL1)의 i-1번째 스캔 라인(Si-1)과 제2 화소(PXL2)의 i-1번째 스캔 라인(Si-1)을 전기적으로 연결함으로써, 상기 제1 및 제2 화소들(PXL1, PXL2) 각각의 i-1번째 스캔 라인(Si-1)의 배선 저항을 줄일 수 있다.
제3 도전층(CL3)은 제1 화소(PXL1)의 i번째 스캔 라인(Si)과 제2 화소(PXL2)의 i번째 스캔 라인(Si)을 전기적으로 연결함으로써, 상기 제1 및 제2 화소들(PXL1, PXL2) 각각의 i번째 스캔 라인(Si)의 배선 저항을 줄일 수 있다.
제4 도전층(CL4)은 제1 화소(PXL1)의 i번째 발광 제어 라인(Ei)과 제2 화소(PXL2)의 i번째 발광 라인(Ei)을 전기적으로 연결함으로써, 상기 제1 및 제2 화소들(PXL1, PXL2) 각각의 i번째 발광 제어 라인(Ei)의 배선 저항을 줄일 수 있다.
제1 및 제2 화소들(PXL1, PXL2) 각각의 화소 회로는 데이터 신호에 대응하여 제1 구동 전원(ELVDD)으로부터 해당 화소(PXL)의 발광 소자(OLED)를 경유하여 제2 구동 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
이를 위하여, 제1 및 제2 화소들(PXL1, PXL2) 각각의 화소 회로는 제1 내지 제7 트랜지스터(T1 ~ T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 및 제2 화소들(PXL1, PXL2) 각각은 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 이하에서는, 편의를 위하여 제1 및 제2 화소들(PXL1, PXL2) 중 i번째 화소 행 및 j번째 화소 열에 배치된 제1 화소(PXL1)를 대표하여 설명하기로 한다.
제1 화소(PXL1)는 제1 내지 제7 트랜지스터들(T1 ~ T7) 및 스토리지 커패시터(Cst)를 포함한 화소 회로 및 상기 화소 회로에 연결된 발광 소자(OLED)를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 화소(PXL1)의 화소 회로는 제1 및 제2 컨택 전극들(CNL1, CNL2), 브릿지 전극(BRP), 제1 내지 제8 도전 패턴들(CP1 ~ CP8)을 더 포함할 수 있다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 및 제1 컨택 전극(CNL1)을 포함할 수 있다.
제1 컨택 전극(CNL1)의 일 단은 제1 및 제21 컨택 홀(CH1, CH21)을 통해 제3a 드레인 전극(DE3a) 및 제4b 드레인 전극(DE4b) 각각에 연결되고, 그의 타 단은 제2 및 제22 컨택 홀(CH2, CH22)을 통해 제1 게이트 전극(GE1)과 연결될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함할 수 있다. 제2 소스 전극(SE2)은 제6 컨택 홀(CH6) 및 제26 컨택 홀(CH26)을 통해 j번째 제1 서브 데이터 라인(DLja)에 연결된다.
제3 트랜지스터(T3)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 제3 트랜지스터(T3)는 제3a 트랜지스터(T3a)와 제3b 트랜지스터(T3b)를 포함할 수 있다. 제3a 트랜지스터(T3a)는 제3a 게이트 전극(GE3a), 제3a 액티브 패턴(ACT3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)을 포함할 수 있다. 제3b 트랜지스터(T3b)는 제3b 게이트 전극(GE3b), 제3b 액티브 패턴(ACT3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)을 포함할 수 있다.
제4 트랜지스터(T4)는, 제3 트랜지스터(T3)와 마찬가지로 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 제4 트랜지스터(T4)는 제4a 트랜지스터(T4a)와 제4b 트랜지스터(T4b)를 포함할 수 있다. 제4a 트랜지스터(T4a)는 제4a 게이트 전극(GE4a), 제4a 액티브 패턴(ACT4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)을 포함할 수 있다. 제4b 트랜지스터(T4b)는 제4b 게이트 전극(GE4b), 제4b 액티브 패턴(ACT4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)을 포함할 수 있다.
제5 트랜지스터(T5)는 제5 게이트 전극(GE5), 제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 제5 드레인 전극(DE5)을 포함할 수 있다. 제5 소스 전극(SE5)은 제4 및 제24 컨택 홀들(CH4, CH24)을 통해 전원 라인(PL)의 제1 전원 라인(PL1)에 연결될 수 있다.
제6 트랜지스터(T6)는 제6 게이트 전극(GE6), 제6 액티브 패턴(ACT6), 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)을 포함할 수 있다. 제6 드레인 전극(DE6)의 타 단은 제5 및 제25 컨택 홀(CH5, CH25)을 통해 브릿지 전극(BRP)에 전기적으로 연결될 수 있다.
제7 트랜지스터(T7)는 제7 게이트 전극(GE7), 제7 액티브 패턴(ACT7), 제7 소스 전극(SE7), 및 제7 드레인 전극(DE7)을 포함할 수 있다.
제7 소스 전극(SE7)은 제7 및 제27 컨택 홀들(CH7, CH27)을 통해 i-1번째 화소 행에 배치된 화소(미도시)로부터 제1 화소(PXL1)로 연장된 브릿지 전극(BRP)에 연결될 수 있다. 제7 소스 전극(SE7)이 브릿지 전극(BRP)에 전기적으로 연결됨에 따라, 상기 제7 소스 전극(SE7)은 i-1번째 화소 행에 배치된 화소의 제6 트랜지스터(미도시)의 제6 드레인 전극(미도시)과 전기적으로 연결될 수 있다.
제7 드레인 전극(DE7)은 제9 및 제29 컨택 홀들(CH9, CH29)을 통해 제2 컨택 전극(CNL2)에 전기적으로 연결될 수 있다. 또한, 제7 드레인 전극(DE7)은 제4a 트랜지스터(T4a)의 제4a 소스 전극(SE4a)에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 브릿지 전극(BRP)은 제10 컨택 홀(CH10)을 통해 발광 소자(OLED)의 제1 전극(EL1)에 전기적으로 연결될 수 있다. 이에 따라, 발광 소자(OLED)의 제1 전극(EL1)은 브릿지 전극(BRP)을 통해 제6 트랜지스터(T6)의 제6 드레인 전극(DE6) 및 제7 트랜지스터(T7)의 제7 소스 전극(SE7) 각각에 전기적으로 연결될 수 있다.
제2 컨택 전극(CNL2)의 일 단은 제8 및 제28 컨택 홀들(CH8, CH28)을 통해 초기화 전원 전극(IPL)에 전기적으로 연결될 수 있다. 제2 컨택 전극(CNL2)의 타 단은 제9 및 제29 컨택 홀들(CH9, CH29)을 통해 제7 트랜지스터(T7)의 제7 드레인 전극(DE7) 및 제4a 트랜지스터(T4a)의 제4a 소스 전극(SE4a)에 전기적으로 연결될 수 있다.
스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함할 수 있다.
하부 전극(LE)은 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)과 일체로 제공될 수 있다. 상부 전극(UE)은 하부 전극(LE)과 중첩하며, 평면 상에서 볼 때, 하부 전극(LE)을 커버할 수 있다. 상부 전극(UE)은 제3 및 제23 컨택 홀들(CH3, CH23)을 통해 전원 라인(PL)의 제1 전원 라인(PL1)에 전기적으로 연결될 수 있다. 이에 따라, 제1 전원 라인(PL1)으로 인가된 제1 구동 전원(ELVDD)이 상부 전극(UE)으로 전달될 수 있다.
발광 소자(OLED)는 제1 전극(EL1), 제2 전극(EL2), 상기 제1 전극(EL1)과 상기 제2 전극(EL2) 사이에 형성 및/또는 제공된 발광층(미도시)을 포함할 수 있다.
제1 도전 패턴(CP1)은 제7 컨택 홀(CH7)을 통해 제7 트랜지스터(T7)의 제7 소스 전극(SE7)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제1 도전 패턴(CP1)은 제7 컨택 홀(CH7)과 제27 컨택 홀(CH27) 사이에서 제7 소스 전극(SE7)과 브릿지 전극(BRP)을 전기적으로 연결하는 매개체로 제공될 수 있다.
제2 도전 패턴(CP2)은 제9 컨택 홀(CH9)을 통해 제7 트랜지스터(T7)의 제7 드레인 전극(DE7)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제2 도전 패턴(CP2)은 제9 컨택 홀(CH9)과 제29 컨택 홀(CH29) 사이에서 제7 드레인 전극(DE7)과 제2 컨택 전극(CNL2)을 전기적으로 연결하는 매개체로 제공될 수 있다. 또한, 제2 도전 패턴(CP2)은 제9 컨택 홀(CH9)과 제29 컨택 홀(CH29) 사이에서 제4a 트랜지스터(T4a)의 제4a 소스 전극(SE4a)과 제2 컨택 전극(CNL2)을 전기적으로 연결하는 매개체로 제공될 수 있다.
제3 도전 패턴(CP3)은 제6 컨택 홀(CH6)을 통해 제2 트랜지스터(T2)의 제2 소스 전극(SE2)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제3 도전 패턴(CP3)은 제6 컨택 홀(CH6)과 제26 컨택 홀(CH26) 사이에서 제2 소스 전극(SE2)과 j번째 제1 서브 데이터 라인(DLja)를 전기적으로 연결하는 매개체로 제공될 수 있다.
제4 도전 패턴(CP4)은 제1 컨택 홀(CH1)을 통해 제3a 트랜지스터(T3a)의 제3a 드레인 전극(DE3a) 및 제4b 트랜지스터(T4b)의 제4b 드레인 전극(DE4b) 각각과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제4 도전 패턴(CP4)은 제1 컨택 홀(CH1)과 제21 컨택 홀(CH21) 사이에서 제1 컨택 전극(CNL1)과 제3a 및 제4b 드레인 전극(DE3a, DE4b)을 전기적으로 연결하는 매개체로 제공될 수 있다.
제5 도전 패턴(CP5)은 제2 컨택 홀(CH2)을 통해 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제5 도전 패턴(CP5)은 제2 컨택 홀(CH2)과 제22 컨택 홀(CH22) 사이에서 제1 게이트 전극(GE1)과 제1 컨택 전극(CNL1)을 전기적으로 연결하는 매개체로 제공될 수 있다.
제6 도전 패턴(CP6)은 제3 컨택 홀(CH3)을 통해 상부 전극(UE)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제6 도전 패턴(CP6)은 제3 컨택 홀(CH3)과 제23 컨택 홀(CH23) 사이에서 상부 전극(UE)과 제1 전원 라인(PL1)을 전기적으로 연결하는 매개체로 제공될 수 있다.
제7 도전 패턴(CP7)은 제4 컨택 홀(CH4)을 통해 제5 트랜지스터(T5)의 제5 소스 전극(SE5)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제7 도전 패턴(CP7)은 제4 컨택 홀(CH4)과 제24 컨택 홀(CH24) 사이에서 제5 소스 전극(SE5)과 제1 전원 라인(PL1)을 전기적으로 연결하는 매개체로 제공될 수 있다.
제8 도전 패턴(CP8)은 제5 컨택 홀(CH5)을 통해 제6 트랜지스터(T6)의 제6 드레인 전극(DE6)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제8 도전 패턴(CP8)은 제5 컨택 홀(CH5)과 제25 컨택 홀(CH25) 사이에서 제6 드레인 전극(DE6)과 브릿지 전극(BRP)을 전기적으로 연결하는 매개체로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 제1 도전층(CL1)의 일 영역은 제8 컨택 홀(CH8)을 통해 초기화 전원 전극(IPL)과 전기적으로 연결될 수 있다. 제1 도전층(CL1)의 일 영역은 제8 컨택 홀(CH8)과 제28 컨택 홀(CH28) 사이에서 초기화 전원 전극(IPL)과 제2 컨택 전극(CNL2)을 전기적으로 연결하는 매개체로 제공될 수 있다. 상술한 바와 같이, 제2 컨택 전극(CNL2)이 제2 도전 패턴(CP2)을 통해 제7 드레인 전극(DE7) 및 제4a 소스 전극(SE4a)에 전기적으로 연결되므로, 초기화 전원 전극(IPL)은 상기 제7 드레인 전극(DE7)과 제4a 소스 전극(SE4a)에 각각 전기적으로 연결될 수 있다.
한편, 제1 화소(PXL1)와 제2 화소(PXL2) 사이에는 연결 패턴(CNP)이 제공 및/또는 형성될 수 있다.
제1 화소(PXL1)와 제2 화소(PXL2) 사이에 위치한 연결 패턴(CNP)의 일 단은 제14 컨택 홀(CH14)을 통해 제1 화소(PXL1)의 상부 전극(UE)의 일측에 전기적으로 연결될 수 있다. 또한, 제1 화소(PXL1)와 제2 화소(PXL2) 사이에 위치한 연결 패턴(CNP)의 타 단은 제13 컨택 홀(CH13)을 통해 제2 화소(PXL2)의 상부 전극(UE)의 일측에 전기적으로 연결될 수 있다. 결국, 제1 화소(PXL1)의 상부 전극(UE)과 제2 화소(PXL2)의 상부 전극(UE)은 연결 패턴(CNP)을 통해 전기적으로 서로 연결될 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치는, 제2 및 제3 도전층들(CL2, CL3)을 통해 제1 화소(PXL)의 스캔 라인들(Si-1, Si)과 제2 화소(PXL2)의 스캔 라인들(Si-1, Si)을 전기적으로 연결하여 상기 제1 및 제2 화소들(PXL1, PXL2) 각각의 스캔 라인들(Si-1, Si)을 이중 레이어로 구현할 수 있다. 이에 따라, 제1 및 제2 화소들(PXL1, PXL2) 각각의 스캔 라인들(Si-1, Si)의 배선 저항이 줄어들 수 있다. 결국, 스캔 라인들(Si-1, Si)로 인가되는 스캔 신호의 지연이 최소화되어 표시 장치의 고속 구동이 가능해질 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 장치는, 제4 도전층(CL4)을 통해 제1 화소(PXL1)의 i번째 발광 제어 라인(Ei)과 제2 화소(PXL2)의 i번째 발광 제어 라인(Ei)을 전기적으로 연결하여 상기 제1 및 제2 화소들(PXL1, PXL2) 각각의 i번째 발광 제어 라인(Ei)을 이중 레이어로 구현할 수 있다. 이에 따라, 제1 및 제2 화소들(PXL1, PXL2) 각각의 i번째 발광 제어 라인(Ei)으로 인가되는 발광 제어 신호의 지연이 최소화될 수 있다.
추가적으로, 본 발명의 일 실시예에 따른 표시 장치는, 제1 화소(PXL1)에 연결된 j번째 제1 서브 데이터 라인(DLja)과 제2 화소(PXL2)에 연결된 j+1번째 제2 서브 데이터 라인(DLj+1b)을 해당 화소(PXL)의 최외곽에 위치시켜 상기 j번째 제1 서브 데이터 라인(DLja)과 상기 j+1번째 제2 서브 데이터 라인(DLj+1b) 사이의 간격을 일정한 수준 이상으로 확보할 수 있다. 이에 따라, j번째 제1 서브 데이터 라인(DLja)과 j+1번째 제2 서브 데이터 라인(DLj+1b)으로 각각 인가되는 데이터 신호의 간섭을 최소화하여 고품질의 영상을 표시하는 표시 장치가 구현될 수 있다.
추가적으로, 본 발명의 일 실시예에 따른 표시 장치는, 제1 화소(PXL1)와 제2 화소(PXL2) 사이의 비발광 영역에 버퍼층(BFL), 제1 내지 제3 게이트 절연층(GI1 ~ GI3)의 일부를 제거하여 형성된 제2 개구부(OP2)와 유기 재료를 포함한 절연 패턴(INSP)을 제공함으로써 내충격성을 더욱 확보할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
PXL1 ~ PXL4: 제1 내지 제4 화소
SUB: 기판
BFL: 버퍼층
GI1 ~ GI3: 제1 내지 제3 게이트 절연층
ILD1, ILD2: 제1 및 제2 층간 절연층
PSV: 보호층
PDL: 화소 정의막
T1 ~ T7: 제1 내지 제7 트랜지스터
GE1 ~ GE7: 제1 내지 제7 게이트 전극
ACT1 ~ ACT7: 제1 내지 제7 액티브 패턴
SE1 ~ SE7: 제1 내지 제7 소스 전극
DE1 ~ DE7: 제1 내지 제7 드레인 전극
CP1 ~ CP8: 제1 내지 제8 도전 패턴
CL1 ~ CL4: 제1 내지 제4 도전층 CNP: 연결 패턴
OP1, OP2: 제1 및 제2 개구부 INSP: 절연 패턴
CH1 ~ CH29: 제1 내지 제29 컨택 홀 TH: 관통홀
IPL: 초기화 전원 전극 OLED: 발광 소자
CNL1, CNL2: 제1 및 제2 컨택 전극 BRP: 브릿지 전극
EL1, EL2: 제1 및 제2 전극 EML: 발광층

Claims (29)

  1. 표시 영역 및 비표시 영역을 포함한 기판;
    상기 기판의 상기 표시 영역에 제공되며, 적어도 하나의 트랜지스터 및 상기 트랜지스터에 연결된 발광 소자를 각각 포함한 복수의 화소들;
    상기 기판 상에 순차적으로 제공된 제1 내지 제4 절연층;
    상기 화소들 각각에 제공되어 해당 화소로 스캔 신호를 인가하며, 상기 제1 절연층 상에 배치되는 스캔 라인;
    상기 제3 절연층 상에서 상기 스캔 라인의 연장 방향과 평행한 방향을 따라 연장되며, 상기 화소들에 공통으로 제공된 제1 도전층;
    상기 화소들 중 하나의 화소 및 상기 하나의 화소에 인접한 화소 사이에서 상기 제1 내지 제3 절연층의 일부가 제거되어 상기 기판의 일부를 노출하는 개구부; 및
    상기 개구부 내에 제공된 절연 패턴을 포함하고,
    상기 제1 도전층은 상기 절연 패턴을 포함한 상기 기판 상에 제공되며, 상기 하나의 화소의 스캔 라인과 상기 인접한 화소의 스캔 라인을 연결하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 도전층은 상기 제2 및 제3 절연층을 관통하는 제1 컨택 홀을 통해 상기 화소들 각각의 스캔 라인과 전기적으로 연결되는 표시 장치.
  3. 제2 항에 있어서,
    평면 상에서 볼 때, 상기 제1 도전층은 상기 화소들 각각의 스캔 라인과 중첩되는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 내지 제3 절연층은 무기 재료를 포함한 무기 절연막이고, 상기 절연 패턴은 유기 재료를 포함한 유기 절연막인 표시 장치.
  5. 제4 항에 있어서,
    상기 절연 패턴은 상기 개구부를 채우는 형태로 제공되는 표시 장치.
  6. 제4 항에 있어서,
    상기 제4 절연층 상에 제공되며, 상기 화소들 각각에 데이터 신호를 인가하는 데이터 라인을 더 포함하고,
    상기 제4 절연층은, 상기 제1 도전층의 일면으로부터 순차적으로 적층된 제1 층간 절연층 및 제2 층간 절연층을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 층간 절연층과 상기 제2 층간 절연층은 서로 상이한 물질을 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 층간 절연층은 무기 재료를 포함한 무기 절연막이고, 상기 제2 층간 절연층은 유기 재료를 포함한 유기 절연막인 표시 장치.
  9. 제8 항에 있어서,
    상기 제3 절연층 상에 제공된 적어도 둘 이상의 도전 패턴들; 및
    상기 제2 층간 절연층 상에 제공된 적어도 하나의 컨택 전극 및 상기 컨택 전극에 이격된 브릿지 전극을 더 포함하고,
    상기 컨택 전극 및 상기 브릿지 전극 각각은 상기 제1 및 제2 층간 절연층을 사이에 두고 상기 도전 패턴들 중 하나의 도전 패턴에 중첩하는 표시 장치.
  10. 제9 항에 있어서,
    상기 컨택 전극 및 상기 컨택 전극에 중첩하는 상기 도전 패턴은 상기 제1 및 제2 층간 절연층을 관통하는 제2 컨택 홀을 통해 전기적으로 연결되고,
    상기 브릿지 전극 및 상기 브릿지 전극에 중첩하는 상기 도전 패턴은 상기 제1 및 제2 층간 절연층을 관통하는 제3 컨택 홀을 통해 전기적으로 연결되는 표시 장치.
  11. 제10 항에 있어서,
    상기 도전 패턴들은 상기 제1 도전층과 동일한 층에 배치되되, 상기 제1 도전층과 이격된 표시 장치.
  12. 제10 항에 있어서,
    상기 트랜지스터는,
    상기 기판 상에 제공된 액티브 패턴;
    상기 제1 절연층을 사이에 두고 상기 액티브 패턴 상에 제공된 게이트 전극; 및
    상기 액티브 패턴에서 상기 게이트 전극과 중첩되는 가운데 영역의 양 측부에 각각 연결되는 소스 및 드레인 전극을 포함하고,
    상기 소스 전극 및 상기 드레인 전극 중 어느 하나의 전극은 상기 제1 내지 제3 절연층을 관통하는 제4 컨택 홀을 통해 상기 도전 패턴들 중 대응하는 도전 패턴에 전기적으로 연결되는 표시 장치.
  13. 제12 항에 있어서,
    상기 데이터 라인 상에 제공되며, 상기 브릿지 전극의 적어도 일부를 노출하는 제5 컨택 홀을 포함한 보호층; 및
    상기 보호층 상에 제공된 상기 발광 소자를 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 발광 소자는,
    상기 보호층 상에 제공되며 상기 제5 컨택 홀을 통해 상기 브릿지 전극에 연결된 제1 전극;
    상기 제1 전극 상에 제공되며, 광을 방출하는 발광층; 및
    상기 발광층 상에 제공된 제2 전극을 포함하는 표시 장치.
  15. 제1 항에 있어서,
    상기 제1 절연층 상에 배치되며, 상기 화소들 각각에 발광 제어 신호를 인가하는 발광 제어 라인; 및
    상기 제3 절연층 상에서 상기 발광 제어 라인의 연장 방향과 평행한 방향을 따라 연장되며, 상기 화소들에 공통으로 제공된 제2 도전층을 더 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제2 도전층은 상기 제2 및 제3 절연층을 관통하는 제6 컨택 홀을 통해 상기 화소들 각각의 발광 제어 라인과 전기적으로 연결되는 표시 장치.
  17. 제16 항에 있어서,
    상기 제2 도전층은 상기 제1 도전층과 동일한 층에 배치되되, 상기 제1 도전층과 이격된 표시 장치.
  18. 제1 항에 있어서,
    상기 화소들 각각의 상기 제1 절연층 상에 제공된 하부 전극; 및
    상기 화소들 각각의 상기 제2 절연층 상에 제공되며, 상기 하부 전극에 중첩되어 스토리지 커패시터를 이루는 상부 전극을 더 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제3 절연층 상에서 상기 하나의 화소의 상부 전극과 상기 인접한 화소의 상부 전극을 전기적으로 연결하는 연결 패턴을 더 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 연결 패턴은 상기 제1 도전층과 동일한 층에 배치되되, 상기 제1 도전층과 이격된 표시 장치.
  21. 제20 항에 있어서,
    상기 화소들 각각에 제공되며, 해당 화소로 초기화 전원을 인가하는 초기화 전원 전극; 및
    상기 초기화 전원 전극 상에 제공되며, 상기 하나의 화소의 초기화 전원 전극과 상기 인접한 화소의 초기화 전원 전극을 전기적으로 연결하는 제3 도전층을 더 포함하는 표시 장치.
  22. 제21 항에 있어서,
    상기 제3 도전층은 상기 제3 절연층을 관통하는 제7 컨택 홀을 통해 상기 화소들 각각의 초기화 전원 전극과 전기적으로 연결되는 표시 장치.
  23. 제21 항에 있어서,
    상기 제3 도전층은 상기 제1 도전층과 동일한 층에 배치되되, 상기 제1 도전층과 이격된 표시 장치.
  24. 제23 항에 있어서,
    상기 초기화 전원 전극은 상기 상부 전극과 동일한 층에 배치되되, 상기 상부 전극과 이격된 표시 장치.
  25. 표시 영역 및 비표시 영역을 포함한 기판;
    상기 기판의 상기 표시 영역에 제공되며, 적어도 하나의 트랜지스터 및 상기 트랜지스터에 연결된 발광 소자를 각각 포함한 복수의 화소들;
    상기 기판 상에 순차적으로 제공된 제1 내지 제4 절연층;
    상기 화소들 각각에 제공되어 해당 화소로 스캔 신호를 인가하며, 상기 제1 절연층 상에 배치되는 스캔 라인;
    상기 화소들 각각에 제공되어 해당 화소로 발광 제어 신호를 인가하며, 상기 제1 절연층 상에 배치된 발광 제어 라인;
    상기 화소들 각각에 제공되어 해당 화소로 초기화 전원을 인가하며, 상기 제2 절연층 상에 배치된 초기화 전원 전극;
    상기 제3 절연층 상에서 제1 방향을 따라 연장되며, 상기 화소들에 공통으로 제공된 제1 내지 제3 도전층;
    상기 제4 절연층 상에서 상기 제1 방향과 교차하는 제2 방향을 따라 연장되며, 상기 화소들 각각에 데이터 신호를 인가하는 데이터 라인;
    상기 화소들 중 하나의 화소 및 상기 하나의 화소에 인접한 화소 사이에서 상기 제1 내지 제3 절연층의 일부가 제거되어 상기 기판의 일부를 노출하는 개구부; 및
    상기 개구부 내에 제공된 절연 패턴을 포함하고,
    상기 제1 내지 제3 도전층 각각은 상기 절연 패턴을 포함한 상기 제3 절연층 상에서 서로 이격되며, 상기 하나의 화소와 상기 인접한 화소를 연결하는 표시 장치.
  26. 제25 항에 있어서,
    상기 제1 도전층은 상기 하나의 화소의 스캔 라인과 상기 인접한 화소의 스캔 라인을 전기적으로 연결하고,
    상기 제2 도전층은 상기 하나의 화소의 발광 제어 라인과 상기 인접한 화소의 발광 제어 라인을 전기적으로 연결하며,
    상기 제3 도전층은 상기 하나의 화소의 초기화 전원 전극과 상기 인접한 화소의 초기화 전원 전극을 전기적으로 연결하는 표시 장치.
  27. 제26 항에 있어서,
    상기 데이터 라인은 상기 화소들 각각의 일측에 제공된 제1 서브 데이터 라인과 상기 화소들 각각의 타측에 제공된 제2 서브 데이터 라인을 포함하는 표시 장치.
  28. 제27 항에 있어서,
    상기 제1 서브 데이터 라인과 상기 제2 서브 데이터 라인은 서로 상이한 층 상에 제공되는 표시 장치.
  29. 제28 항에 있어서,
    상기 제2 방향을 따라 연장되고, 상기 화소들 각각에 구동 전원을 공급하는 전원 라인을 더 포함하며,
    상기 전원 라인은 상기 제1 서브 데이터 라인과 상기 제2 서브 데이터 라인 사이에 제공되는 표시 장치.
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