KR102592010B1 - 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 순차적으로 제공된 제1 내지 제4 절연막, 상기 제1 절연막 상에 제공된 스캔 라인, 상기 제2 절연막 상에 제공된 보조 전원 라인, 상기 제3 절연막 상에 제공된 데이터 라인, 상기 제3 절연막 상에 제공된 전원 라인, 상기 스캔 라인, 상기 데이터 라인, 및 상기 전원 라인과 연결된 트랜지스터들을 포함하는 화소 회로부, 상기 제3 절연막 상에 제공된 브릿지 패턴, 및 상기 브릿지 패턴을 통해 상기 화소 회로부에 연결된 발광 소자를 포함한다. 상기 브릿지 패턴과 상기 보조 전원 라인은 서로 중첩한다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것으로, 상세하게는 발광 소자를 포함한 표시 장치에 관한 것이다.
유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극으로부터 주입된 전자(electron)와 다른 전극으로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광한다.
이러한 유기 발광 표시 장치는 자발광 소자인 발광 소자를 포함하는 복수개의 화소를 포함하며, 각 화소에는 배선들과 상기 배선들에 연결되며, 발광 소자를 구동하기 위한 복수 개의 박막 트랜지스터가 형성되어 있다.
상기 배선부와 상기 박막 트랜지스터들 사이에는 의도하지 않은 기생 커패시터가 형성될 수 있는 바, 상기 기생 커패시터는 표시 품질을 저하시킨다.
본 발명은 명점이나 랜덤 얼룩과 같은 결함 없이 고품질의 영상을 제공하는 고해상도 표시 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 순차적으로 제공된 제1 내지 제4 절연막, 상기 제1 절연막 상에 제공된 스캔 라인, 상기 제2 절연막 상에 제공된 보조 전원 라인, 상기 제3 절연막 상에 제공된 데이터 라인, 상기 제3 절연막 상에 제공된 전원 라인, 상기 스캔 라인, 상기 데이터 라인, 및 상기 전원 라인과 연결된 트랜지스터들을 포함하는 화소 회로부, 상기 제3 절연막 상에 제공된 브릿지 패턴, 및 상기 브릿지 패턴을 통해 상기 화소 회로부에 연결된 발광 소자를 포함한다. 상기 브릿지 패턴과 상기 보조 전원 라인은 서로 중첩한다.
본 발명의 일 실시예에 있어서, 상기 보조 전원 라인은 제1 방향으로 연장되고, 상기 전원 라인은 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 전원 라인은 상기 제3 절연막에 제공된 컨택홀을 통해 상기 보조 전원 라인과 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 브릿지 패턴은 상기 제2 방향으로 연장되어 상기 보조 전원 라인과 중첩하며, 상기 제3 절연막을 사이에 두고 상기 보조 전원 라인과 부가 커패시터를 이룰 수 있다.
본 발명의 일 실시예에 있어서, 상기 트랜지스터들은 구동 트랜지스터와 스위칭 트랜지스터를 포함하고, 상기 구동 트랜지스터의 게이트 전극은 상기 보조 전원 라인과 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 상기 구동 트랜지스터의 게이트 전극과 상기 보조 전원 라인은 상기 제2 절연막을 사이에 두고 스토리지 커패시터를 이룰 수 있다.
본 발명의 일 실시예에 있어서, 상기 브릿지 패턴은 상기 데이터 라인 및 상기 전원 라인과 동일 층에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 절연막 상에 제공되며 상기 화소 회로부에 연결된 발광 제어 라인을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 보조 전원 라인은 평면 상에서 볼 때 상기 발광 제어 라인을 커버할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 상기 제1 절연막 상에 제공되며 상기 화소 회로부에 연결된 발광 제어 라인 및 상기 제2 절연막 상에 제공되며 상기 화소 회로부에 연결된 초기화 전원 라인을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자는 상기 화소 회로부에 연결된 애노드, 상기 애노드 상에 제공된 발광층, 및 상기 발광층 상에 제공된 캐소드를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소 회로부는 제5 트랜지스터를 경유하여 상기 전원 라인에 접속된 소스 전극, 제6 트랜지스터를 경유하여 상기 발광 소자의 애노드에 접속된 드레인 전극, 및 제1 노드에 접속된 게이트 전극을 포함하는 제1 트랜지스터, 상기 데이터 라인에 접속된 소스 전극, 상기 제1 트랜지스터의 소스 전극에 접속된 드레인 전극, 및 상기 스캔 라인에 접속된 게이트 전극을 포함하는 제2 트랜지스터, 상기 제1 트랜지스터의 드레인 전극에 접속된 소스 전극, 상기 제1 노드에 접속된 드레인 전극, 및 상기 스캔 라인에 접속된 게이트 전극을 포함하는 제3 트랜지스터, 상기 초기화 전원 라인에 접속된 소스 전극, 상기 제1 노드에 접속된 드레인 전극, 및 이전 단 스캔 라인에 접속된 게이트 전극을 포함하는 제4 트랜지스터, 상기 전원 라인에 접속된 소스 전극, 상기 제1 트랜지스터의 소스 전극에 접속된 드레인 전극, 및 상기 발광 제어 라인에 접속된 게이트 전극을 포함하는 제5 트랜지스터, 상기 제1 트랜지스터의 드레인 전극에 접속된 소스 전극, 상기 발광 소자의 애노드에 접속된 드레인 전극, 및 상기 발광 제어 라인에 접속된 게이트 전극을 포함하는 제6 트랜지스터, 및 상기 발광 소자의 애노드에 접속된 소스 전극, 상기 초기화 전원 라인에 접속된 드레인 전극, 및 상기 이전 단 스캔 라인에 접속된 게이트 전극을 포함하는 제7 트랜지스터를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소 회로부는 상기 전원 라인과 상기 제1 노드 사이에 접속된 스토리지 커패시터와, 상기 전원 라인과 상기 발광 소자의 애노드 사이에 접속된 부가 커패시터를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제6 트랜지스터의 드레인 전극은 상기 브릿지 패턴을 통해 상기 발광 소자의 애노드에 연결되며, 상기 보조 전원 라인과 상기 브릿지 패턴은 상기 부가 커패시터를 이룰 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 트랜지스터는 구동 트랜지스터이며, 상기 구동 트랜지스터의 게이트 전극은 상기 보조 전원 라인과 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제7 트랜지스터의 게이트 전극들은 상기 스캔 라인과 동일 층에 제공될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 고해상도 영상에서도 명점이나 랜덤 얼룩과 같은 결함 없이 블랙을 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 화소들 및 구동부의 실시예를 나타낸 블록도이다.
도 3는 도 2에 도시된 화소의 실시예를 나타내는 도면이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 표시 장치에 있어서, 도 3에 도시된 화소 회로부를 구체적으로 구현한 평면도이다.
도 5는 도 4a 및 도 4b의 I-I'선에 따른 단면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 장치에 있어서, 도 3에 도시된 화소 회로를 구체적으로 구현한 평면도이다.
도 7은 도 6의 II-II'선에 따른 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 1을 참조하면 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 기판(SUB) 상에 제공된 화소들(PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부, 및 화소들(PXL)과 구동부를 연결하는 배선부를 포함한다.
이하의 실시예에서는 설명의 편의를 위해 기판(SUB)이 하나의 영역의 영역으로 이루어진 것을 일 예로서 도시하였다.
기판(SUB)은 각각 대략적으로 직사각형 형상을 갖는 하나의 영역으로 이루어질 수 있다. 그러나, 기판(SUB)에 제공되는 영역의 개수는 이와 다를 수 있으며, 기판(SUB)의 형상은 기판(SUB)에 제공되는 영역에 따라 다른 형상을 가질 수 있다. 본 발명의 일 실시예에 있어서, 기판(SUB)은 복수 개의 영역들을 포함할 수 있다. 기판(SUB) 상에 제공되는 영역의 개수가 복수 개인 경우, 그 중 적어도 2개는 서로 다른 면적을 가질 수 있다. 일 예에 있어서, 기판(SUB)은 두 개의 영역을 가질 수 있으며, 두 영역은 서로 다른 면적을 가질 수 있다. 또한, 일 예에 있어서, 기판(SUB)은 세 개의 영역을 가질 수 있다. 이 경우, 세 영역 모두가 서로 다른 면적을 가지거나, 세 영역 중 두 개의 영역만 서로 다른 면적을 가질 수 있다. 일 예에 있어서, 기판(SUB)은 4개 이상의 영역을 가질 수도 있다.
기판(SUB)은 화소 영역(PXA)과 주변 영역(PPA)을 갖는다. 화소 영역(PXA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역이다. 각 화소(PXL)에 대해서는 후술한다. 주변 영역(PPA)은 화소들(PXL)이 제공되지 않은 영역으로서 영상이 표시되지 않은 영역이다. 주변 영역(PPA)에는 화소들(PXL)을 구동하기 위한 구동부, 및 화소들(PXL)과 구동부를 연결하는 배선(미도시)의 일부가 제공된다. 주변 영역(PPA)은 최종적인 표시 장치에서의 베젤에 대응하며, 주변 영역의 폭에 따라 베젤의 폭이 결정될 수 있다.
기판(SUB)은 다양한 형상을 가질 수 있다. 예를 들어, 기판(SUB)은 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원, 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원, 등 다양한 형상으로 제공될 수 있다. 기판(SUB)이 복수 개의 영역으로 이루어진 경우, 각 영역 또한 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원, 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원, 등 다양한 형상으로 제공될 수 있다.
기판(SUB)이 다양한 형상으로 제공될 때, 각 형상의 모서리 중 적어도 일부는 곡선으로 이루어질 수 있다. 예를 들어, 서로 인접한 직선 변들이 만나는 부분이 소정 곡률을 가지는 곡선으로 대체될 수 있다. 즉, 직사각 형상의 꼭지점 부분은 서로 인접한 그 양단이 서로 인접한 두 직선 변들에 연결되고 소정의 곡률을 갖는 곡선 변으로 이루어질 수 있다. 곡률은 위치에 따라 달리 설정될 수 있다. 예를 들어, 곡률은 곡선이 시작되는 위치 및 곡선의 길이 등에 따라 변경될 수 있다. 이하, 기판(SUB)에 있어서, 곡선으로 이루어진 모서리는 코너부로 지칭한다.
화소 영역(PXA)은 기판(SUB)에 대응하는 형상으로 제공된다.
주변 영역(PPA)은 화소 영역(PXA)의 적어도 일측에 제공된다. 본 발명의 일 실시예에 있어서, 주변 영역(PPA)은 화소 영역(PXA)의 둘레를 둘러쌀 수 있다. 본 발명의 일 실시예에 있어서, 주변 영역(PPA)은 폭 방향으로 연장된 가로부와, 길이 방향으로 연장된 세로부를 포함할 수 있다. 주변 영역(PPA)의 세로부는 화소 영역(PXA)의 폭 방향을 따라 서로 이격된 한 쌍으로 제공된다.
화소들(PXL)은 기판(SUB)의 화소 영역(PXA) 상에 제공된다. 각 화소(PXL)는 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다. 화소들(PXL)은 백색광 및/또는 컬러광을 출사하는 유기 발광 소자를 포함할 수 있다. 각 화소(PXL)는 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니며, 시안, 마젠타, 옐로우 등의 색을 출사할 수 있다.
화소들(PXL)은 복수 개로 제공되어 제1 방향(DR1)으로 연장된 행과 제2 방향(DR2)으로 연장된 열을 따라 행열 형태로 배열될 수 있다. 그러나, 화소들(PXL)의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다. 예를 들어, 화소들(PXL)의 일부는 제1 방향(DR1)이 행 방향이 되도록 배열될 수 있으나, 화소들(PXL) 중 다른 일부는 제1 방향(DR1)이 아닌 다른 방향, 예를 들어, 제1 방향(DR1)에 비스듬한 방향이 행 방향이 되도록 배열될 수 있다.
구동부는 배선부를 통해 각 화소에 신호를 제공하며, 이에 따라 각 화소(PXL)의 구동을 제어한다. 도 1에는 설명의 편의를 위해 배선부가 생략되었으며, 배선부에 대해서는 후술한다.
구동부는 스캔 라인을 따라 각 화소에 스캔 신호를 제공하는 스캔 구동부(SDV), 발광 제어 라인을 따라 각 화소에 발광 제어 신호를 제공하는 발광 구동부(EDV), 및 데이터 라인을 따라 각 화소에 데이터 신호를 제공하는 데이터 구동부(DDV), 및 타이밍 제어부(미도시)를 포함할 수 있다. 타이밍 제어부는 스캔 구동부(SDV), 발광 구동부(EDV), 및 데이터 구동부(DDV)를 제어한다.
스캔 구동부(SDV)는 주변 영역(PPA) 중 세로부에 배치될 수 있다. 주변 영역(PPA)의 세로부는 화소 영역(PXA)의 폭 방향을 따라 서로 이격된 한 쌍으로 제공되는 바, 스캔 구동부(SDV)는 주변 영역(PPA)의 세로부 중 적어도 어느 한 쪽에 배치될 수 있다. 스캔 구동부(SDV)는 주변 영역(PPA)의 길이 방향을 따라 길게 연장될 수 있다.
본 발명의 일 실시예에 있어서, 스캔 구동부(SDV)는 기판(SUB) 상에 직접 실장될 수 있다. 스캔 구동부(SDV)가 기판(SUB) 상에 직접 실장되는 경우, 화소들(PXL)을 형성하는 공정 시에 함께 형성될 수 있다. 그러나, 스캔 구동부(SDV)의 제공 위치나 제공 방법은, 이에 한정되는 것은 아니며, 별도의 칩에 형성되어 기판(SUB) 상에 칩 온 글라스 형태로 제공될 수 있으며, 또는 인쇄 회로 기판 상에 실장되어 기판(SUB)에 연결 부재를 통해 연결될 수도 있다.
발광 구동부(EDV) 또한, 스캔 구동부(SDV)와 유사하게, 주변 영역(PPA) 중 세로부에 배치될 수 있다. 발광 구동부(EDV)는 주변 영역(PPA)의 세로부 중 적어도 어느 한 쪽에 배치될 수 있다. 발광 구동부(EDV)는 주변 영역(PPA)의 길이 방향을 따라 길게 연장될 수 있다.
본 발명의 일 실시예에 있어서, 발광 구동부(EDV)는 기판(SUB) 상에 직접 실장될 수 있다. 발광 구동부(EDV)가 기판(SUB) 상에 직접 실장되는 경우, 화소들(PXL)을 형성하는 공정 시에 함께 형성될 수 있다. 그러나, 발광 구동부(EDV)의 제공 위치나 제공 방법은, 이에 한정되는 것은 아니며, 별도의 칩에 형성되어 기판(SUB) 상에 칩 온 글라스 형태로 제공될 수 있으며, 또는 인쇄 회로 기판 상에 실장되어 기판에 연결 부재를 통해 연결될 수도 있다.
본 발명의 일 실시예에 있어서, 스캔 구동부(SDV)와 발광 구동부(EDV)가 서로 인접하며, 주변 영역(PPA)의 세로부 쌍 중 어느 한 쪽에만 형성된 것을 일 예로서 도시하였으나, 이에 한정되는 것은 아니며, 그 배치는 다양한 방식으로 변경될 수 있다. 예를 들어, 스캔 구동부(SDV)는 주변 영역(PPA)의 세로부 중 일측에 발광 구동부(EDV)는 주변 영역(PPA)의 세로부 중 타측에 제공될 수 있다. 또는 스캔 구동부(SDV)가 주변 영역(PPA)의 세로부 중 양측에 모두 제공될 수 있으며, 발광 구동부(EDV)는 주변 영역(PPA)의 세로부 중 일측에만 제공될 수 있다.
데이터 구동부(DDV)는 주변 영역(PPA)에 배치될 수 있다. 특히 데이터 구동부(DDV)는 주변 영역(PPA)의 가로부에 배치될 수 있다. 데이터 구동부(DDV)는 주변 영역(PPA)의 폭 방향을 따라 길게 연장될 수 있다.
본 발명의 일 실시예에 있어서, 스캔 구동부(SDV), 발광 구동부(EDV), 및/또는 데이터 구동부(DDV)의 위치는 필요에 따라 서로 바뀔 수 있다.
타이밍 제어부(미도시)는 다양한 방식으로 스캔 구동부(SDV), 발광 구동부(EDV), 및 데이터 구동부(DDV)에 배선을 통해 연결될 수 있다. 타이밍 제어부가 배치되는 위치는 특별히 한정되는 것은 아니다. 예를 들어, 타이밍 제어부는 인쇄 회로 기판 상에 실장되어, 가요성 인쇄 회로 기판을 통해 스캔 구동부(SDV), 발광 구동부(EDV), 및 데이터 구동부(DDV)와 연결될 수 있으며, 인쇄 회로 기판은 기판(SUB)의 일측, 또는 기판(SUB)의 배면 등 다양한 위치에 배치될 수 있다.
도 2는 본 발명의 일 실시예에 따른 화소들 및 구동부의 실시예를 나타낸 블록도이다.
도 2를 참조하면, 본 발명의 실시예에 의한 표시 장치에 있어서, 화소들(PXL)은 복수 개로 제공된다. 구동부는 스캔 구동부(SDV), 발광 구동부(EDV), 데이터 구동부(DDV), 및 타이밍 제어부(TC)를 포함한다. 도 2에 있어서, 스캔 구동부(SDV), 발광 구동부(EDV), 데이터 구동부(DDV), 및 타이밍 제어부(TC)의 위치는 설명의 편의를 위해 설정된 것으로서, 실제 표시 장치를 구현할 때는 표시 장치 내에서의 다른 위치에 배치될 수 있다.
배선부는 구동부로부터 각 화소(PXL)에 신호를 제공하며, 스캔 라인들, 데이터 라인들, 발광 제어 라인들, 전원 라인(PL) 및 초기화 전원 라인(미도시)을 포함한다. 스캔 라인들은 복수 개의 스캔 라인들(S1 내지 Sn)을 포함하고, 발광 제어 라인들은 복수 개의 발광 제어 라인들(E1 내지 En)을 포함한다. 데이터 라인들(D1 내지 Dm)과 전원 라인(PL)은 각 화소(PXL)에 연결된다.
화소들(PXL)은 화소 영역(PXA)에 위치된다. 화소들(PXL)은 스캔 라인들(S1 내지 Sn), 발광 제어 라인들(E1 내지 En) 및 데이터 라인들(D1 내지 Dm)에 연결된다. 이와 같은 화소들(PXL)은 스캔 라인들(S1 내지 Sn)로부터 스캔 신호가 공급될 때 데이터 라인들(D1 내지 Dm)로부터 데이터 신호를 공급받는다. 데이터 신호를 공급받은 화소들(PXL)은 제1 전원(ELVDD)으로부터 유기 발광 소자(미도시)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어한다.
스캔 구동부(SDV)는 타이밍 제어부(TC)로부터의 제1 게이트 제어 신호(GCS1)에 대응하여 스캔 라인들(S1 내지 Sn)로 스캔 신호를 공급한다. 일례로, 스캔 구동부(SDV)는 스캔 라인들(S1 내지 Sn)로 스캔 신호를 순차적으로 공급할 수 있다. 스캔 라인들(S1 내지 Sn)로 스캔 신호가 순차적으로 공급되면 화소들(PXL)이 수평라인 단위로 순차적으로 선택된다.
발광 구동부(EDV)는 타이밍 제어부(TC)로부터의 제2 게이트 제어 신호(GCS2)에 대응하여 발광 제어 라인들(E1 내지 En)로 발광 제어 신호를 공급한다. 일례로, 발광 구동부(EDV)는 발광 제어 라인들(E1 내지 En)로 발광 제어 신호를 순차적으로 공급할 수 있다.
여기서, 발광 제어 신호는 스캔 신호보다 넓은 폭으로 설정될 수 있다. 일례로, i(i는 자연수)번째 발광 제어 라인(Ei)으로 공급되는 발광 제어 신호는 i-1번째 스캔 라인(Si-1)으로 공급되는 스캔 신호 및 i번째 스캔 라인(Si)으로 공급되는 스캔 신호와 적어도 일부 기간 중첩되도록 공급될 수 있다.
추가적으로, 발광 제어 신호는 화소들(PXL)에 포함되는 트랜지스터가 턴-오프될 수 있도록 게이트 오프 전압(예를 들면, 하이 전압)으로 설정되고, 스캔 신호는 화소들(PXL)에 포함되는 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 로우 전압)으로 설정될 수 있다.
데이터 구동부(DDV)는 데이터 제어 신호(DCS)에 대응하여 데이터 라인들(D1 내지 Dm)로 데이터 신호를 공급한다. 데이터 라인들(D1 내지 Dm)로 공급된 데이터 신호는 스캔 신호에 의하여 선택된 화소들(PXL)로 공급된다.
타이밍 제어부(TC)는 외부로부터 공급되는 타이밍 신호들에 기초하여 생성된 게이트 제어 신호들(GCS1 및 GCS2)을 스캔 구동부들(SDV) 및 발광 구동부들(EDV)로 공급하고, 데이터 제어 신호(DCS)를 데이터 구동부(DDV)로 공급한다.
게이트 제어 신호들(GCS1 및 GCS2) 각각에는 스타트 펄스 및 클럭 신호들이 포함된다. 스타트 펄스는 첫 번째 스캔 신호 또는 첫 번째 발광 제어 신호의 타이밍을 제어한다. 클럭 신호들은 스타트 펄스를 쉬프트시키기 위하여 사용된다.
데이터 제어 신호(DCS)에는 소스 스타트 펄스 및 클럭 신호들이 포함된다. 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어한다. 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용된다.
도 3는 도 2에 도시된 화소(PXL)의 실시예를 나타내는 도면이다.
도 3에서는 설명의 편의성을 위하여 j번째 데이터 라인(Dj), i번째 스캔 라인(S1i), 및 i번째 발광 제어 라인에 접속된 화소를 도시하기로 한다.
도 3을 참조하면, 본 발명의 실시예에 의한 화소(PXL)는 발광 소자(OLED)와, 데이터 라인(Dj), 스캔 라인(Si-1, Si) 및 발광 제어 라인(Ei)에 접속되어 발광 소자(OLED)로 공급되는 전류량을 제어하기 위한 화소 회로부를 구비한다.
발광 소자(OLED)의 애노드는 화소 회로부에 접속되고, 캐소드는 제2 전원(ELVSS)에 접속된다. 이와 같은 발광 소자(OLED)는 화소 회로부로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성한다. 이를 위하여, 구동 기간 동안 제2 전원(ELVSS)은 제1 전원(ELVDD)보다 낮은 전압으로 설정된다.
화소 회로부는 데이터신호에 대응하여 제1 전원(ELVDD)으로부터 발광 소자(OLED)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어한다. 이를 위하여, 화소 회로부는 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7), 스토리지 커패시터(Cst), 및 부가 커패시터(Ced)를 구비한다.
제1 트랜지스터(T1)의 소스 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원(ELVDD)에 접속되고, 드레인 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(OLED)의 애노드에 접속된다. 이와 같은 제1 트랜지스터(T1)는 자신의 게이트 전극인 제1 노드(N1)의 전압에 대응하여 제1 전원(ELVDD)으로부터 발광 소자(OLED)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어한다.
제2 트랜지스터(T2)는 데이터 라인(Dj)과 제1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 제i 스캔 라인(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 제i 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온되어 데이터 라인(Dj)과 제1 트랜지스터(T1)의 소스 전극을 전기적으로 접속시킨다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 제i 스캔 라인(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 제i 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1)를 전기적으로 접속시킨다. 따라서, 제3 트랜지스터(T3)가 턴-온될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 제i-1 스캔 라인(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 제i-1 스캔 라인(Si-1)으로 스캔 신호가 공급될 때 턴-온되어 제1 노드(N1)로 초기화 전원(Vint)의 전압을 공급한다. 여기서, 초기화 전원(Vint)은 데이터신호보다 낮은 전압으로 설정된다.
제5 트랜지스터(T5)는 제1 전원(ELVDD)과 제1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 제i 발광 제어 라인(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 제i 발광 제어 라인(Ei)으로 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 드레인 전극과 발광 소자(OLED)의 애노드 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 제i 발광 제어 라인(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 제i 발광 제어 라인(Ei)으로 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제7 트랜지스터(T7)는 초기화 전원(Vint)과 발광 소자(OLED)의 애노드 사이, 즉 초기화 전원과 제2 노드(N2) 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 제i-1 스캔 라인(Si-1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 제i-1 스캔 라인(Si-1)으로 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(OLED)의 애노드로 공급한다.
이와 같은 제7 트랜지스터(T7)는 화소(PXL)의 블랙 표현 능력을 향상시킨다. 제7 트랜지스터(T7)가 턴-온되면 발광 소자(OLED)의 기생 커패시터(미도시)가 방전된다. 그러면, 블랙 휘도 구현시 제1 트랜지스터(T1)로부터의 누설 전류에 의하여 발광 소자(OLED)가 발광하지 않고, 이에 따라 블랙 표현 능력이 향상될 수 있다.
추가적으로, 도 2에서는 제7 트랜지스터(T7)가 제i-1 스캔 라인(Si-1)에 접속되는 것으로 도시되었지만, 본원 발명이 이에 한정되지는 않는다. 일례로, 제7 트랜지스터(T7)는 제i 발광 제어 라인(Ei)으로 공급되는 발광 제어신호와 중첩되는 스캔 신호들 중 어느 하나를 공급받을 수 있다.
스토리지 커패시터(Cst)는 데이터 신호에 대응되는 전압을 저장하며 제1 전원(ELVDD)과 제1 노드(N1) 사이에 접속된다.
부가 커패시터(Ced)는 발광 제어 라인(Ei)과 발광 소자(OLED)의 애노드 사이의 커플링을 감소시키며, 제1 전원(ELVDD)와 발광 소자(OLED)의 애노드 사이, 즉, 제1 전원(ELVDD)과 제2 노드(N2) 사이에 접속된다.
화소 회로부에 있어서, 발광 소자(OLED)의 애노드와 발광 제어 라인(Ei) 사이의 커플링이 일어날 수 있다. 특히, HD(high definition)나 UHD(ultra-high definition)의 고해상도 표시 장치에서는 화소의 크기가 기존 발명 대비 매우 작게 형성되므로, 발광 소자가 형성되는 영역, 즉, 개구율이 줄어든다. 개구율의 감소는 발광 소자(OLED)의 애노드와 캐소드 사이의 커패시턴스를 감소시키며, 비발광시 결과적으로 발광 제어 라인과 애노드 사이의 커패시턴스의 영향이 증가한다. 특히, 발광 제어 신호가 오프되는 순간 발광 제어 라인(Ei)과 발광 소자(OLED)의 애노드가 커플링될 수 있으며, 발광 소자(OLED)와 애노드와 발광 제어 라인(Ei) 사이의 커플링은 제6 트랜지스터(T6)와 제7 트랜지스터(T7) 사이의 제2 노드(N2) 값을 상승시킬 수 있다. 제2 노드(N2) 값의 상승은 발광 소자(OLED)에서 발광을 야기할 수 있는 바, 발광을 방지하기 위해 초기화 전원(Vint)을 감소시킬 수 있다고 할지라도, 결국 초기화 전원(Vint)의 감소는 제4 트랜지스터(T4)의 누설 전류를 증가시킴으로써 약한 명점(明點) 및 랜덤 얼룩을 야기할 수 있다.
본 발명의 일 실시예에서는, 부가 커패시터(Ced)가 발광 소자(OLED)의 애노드와 제1 전원(ELVDD) 사이에 제공됨으로써, 제i 발광 제어 라인(Ei)과 발광 소자(OLED)의 애노드 사이의 커플링을 감소시킨다.
여기서, 발광 제어 라인(Ei)과 발광 소자(OLED)의 애노드 사이의 커플링 전압을 Vc라고 하고, 발광 제어 라인(Ei)과 발광 소자(OLED)의 애노드 사이의 커패시턴스를 Cea, 발광 소자(OLED)의 애노드와 캐소드 사이의 커패시턴스를 Cel, Cel 이외에 애노드가 다른 구성 요소와의 중첩에 의해 형성하는 총 커패시턴스를 Catotal, 발광 제어 라인의 전압 변화량을 △V라고 하면, Vc는 (Cea/(Cel+Catotal))X△V에 비례한다. 본 발명의 일 실시예에서는, 부가 커패시터(Ced)가 제공됨으로써 Catotal가 증가되며, 이에 따라, 발광 제어 라인(Ei)과 발광 소자(OLED)의 애노드 사이의 커플링 전압 Vc가 감소한다.
다시 말해, 본 발명의 일 실시예에 따른 표시 장치에서는 부가 커패시터(Ced)가 제1 전원(ELVDD)과 제2 노드(N2) 사이에 제공되어 애노드의 총 커패시턴스를 증가시켜, 제2 노드(N2)와 발광 제어 라인(Ei) 사이의 커플링을 감소시킨다. 이에 따라, 각 화소 회로부에 인가되는 초기화 전원(Vint)의 전압이 상승될 수 있다.
본원 발명의 화소(PXL)의 구조는 다양한 형태로 구현될 수 있다. 도 4a 및 도 4b는 본 발명의 일 실시예에 따른 표시 장치에 있어서, 도 3에 도시된 화소 회로부를 구체적으로 구현한 평면도이다. 도 5는 도 4a 및 도 4b의 I-I'선에 따른 단면도이다.
도 4a, 도 4b, 및 도 5를 참조하면, 본 발명의 실시예에 의한 화소(PXL)는 유기 발광 소자(OLED), 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7), 스토리지 커패시터(Cst), 및 부가 커패시터(Ced)를 구비한다. 화소(PXL)는 배선부에 연결된다.
도 4a, 도 4b, 및 도 5에서는 화소 영역에 배치된 i번째 행 및 j번째 열에 배치된 하나의 화소(PXL)를 기준으로, 하나의 화소(PXL)에 연결된 2 개의 스캔 라인들, 발광 제어 라인, 전원 라인, 및 서로 인접한 두 개의 데이터 라인을 도시하였다.
도 4a, 도 4b, 및 도 5에 있어서, 설명의 편의를 위해, 하나의 화소에 제공되는 배선들에 있어서, 스캔 신호(S1, S2, …, Sn)가 인가되는 두 개의 스캔 라인들 중 하나를 "제1 스캔 라인(SL1)", 나머지를 "제2 스캔 라인(SL2)"이라 하고, 발광 제어 신호(E1, E2, …, En)가 인가되는 발광 제어 라인을 "발광 제어 라인(EL)", 데이터 신호(D1, D2, …, Dm)가 인가되는 데이터 라인을 "데이터 라인(DL1)", 제1 전원(ELVDD)이 인가되는 전원 라인을 "전원 라인(PL)", 초기화 전원(Vint)이 인가되는 초기화 전원 라인을 "초기화 전원 라인(IPL)"으로 표시한다. 설명되지 않은 DL2는 인접한 화소의 데이터 라인을 의미한다.
도 4a, 도 4b, 및 도 5를 참조하면, 배선부는 각 화소(PXL)에 신호를 제공하며, 스캔 라인들(SL1, SL2), 데이터 라인(DL1), 발광 제어 라인(EL), 전원 라인(PL), 보조 전원 라인(APL), 및 초기화 전원 라인(IPL)을 포함한다.
스캔 라인들(SL2, SL1)은 제1 방향(DR1)으로 연장되며 제2 방향(DR2)을 따라 순차적으로 배열된 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)를 포함한다.
발광 제어 라인(EL)은 제1 방향(DR1)으로 연장되며 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)과 이격되도록 배치된다.
데이터 라인(DL1)은 제2 방향(DR2)으로 연장되며 제1 방향(DR1)을 따라 순차적으로 배열된다.
전원 라인(PL)은 제2 방향(DR2)을 따라 연장되며, 데이터 라인(DL1)과 이격되도록 배치된다.
보조 전원 라인(APL)은 제1 방향(DR1)을 따라 연장되며 발광 제어 라인(EL)과 제1 스캔 라인(SL1) 사이에 배치된다. 보조 전원 라인(APL)에는 전원 라인(PL)과 동일한 제1 전원(ELVDD)이 인가된다.
초기화 전원 라인(IPL)은 제1 방향(DR1)을 따라 연장되며, 제2 스캔 라인(SL2)과 다음 행 화소의 발광 제어 라인(EL) 사이에 제공된다.
각 화소(PXL)는 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7), 스토리지 캐패시터(Cst), 부가 커패시터(Ced), 및 발광 소자(OLED)를 포함한다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)을 포함한다.
제1 소스 전극(SE1)은 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)에 연결된다. 제1 드레인 전극(DE1)은 제6 트랜지스터(T6)의 제6 소스 전극(SE6)과 연결된다. 제1 게이트 전극(GE1)은 연결 라인(CNL)을 통해 제3 트랜지스터(T3)의 제3 드레인 전극(DE3) 및 제4 트랜지스터(TE4)의 제4 드레인 전극(DE4)에 연결된다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함한다.
제2 게이트 전극(GE2)은 제1 스캔 라인(SL1)에 연결된다. 제2 게이트 전극(GE2)은 제1 스캔 라인(SL1)의 일부로 제공되거나 제1 스캔 라인(SL1)으로부터 돌출된 형상으로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 제2 소스 전극(SE2)은 컨택 홀을 통해 데이터 라인(DL1)에 연결된다. 제2 드레인 전극(DE2)은 제1 트랜지스터(T1)의 제1 소스 전극(SE1)과 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)과 연결된다.
제3 트랜지스터(T3)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 제3 트랜지스터(T3)는 제3a 트랜지스터(T3a)와 제3b 트랜지스터(T3b)를 포함할 수 있다. 제3a 트랜지스터(T3a)는 제3a 게이트 전극(GE3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)을 포함하고, 제3b 트랜지스터(T3b)는 제3b 게이트 전극(GE3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)을 포함할 수 있다. 이하, 제3a 게이트 전극(GE3a)과 제3b 게이트 전극(GE3b)을 제3 게이트 전극(GE3), 제3a 소스 전극(SE3a)과 제3b 소스 전극(SE3b)을 제3 소스 전극(SE3), 그리고 제3a 드레인 전극(DE3a)과 제3b 드레인 전극(DE3b)을 제3 드레인 전극(DE3)으로 지칭한다.
제3 게이트 전극(GE3)은 제1 스캔 라인(SL1)에 연결된다. 제3 게이트 전극(GE3)은 제1 스캔 라인(SL1)의 일부로 제공되거나 제1 스캔 라인(SL1)으로부터 돌출된 형상으로 제공된다. 제3 소스 전극(SE3)은 제1 트랜지스터(T1)의 제1 드레인 전극(DE1)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결된다. 제3 드레인 전극(DE3)은 제4 트랜지스터(T4)의 제4 드레인 전극(DE4)에 연결된다. 제3 드레인 전극(DE3)은 또한 연결 라인(CNL)을 통해 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결된다.
제4 트랜지스터(T4)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 제4 트랜지스터(T4)는 제4a 트랜지스터(T4a)와 제4b 트랜지스터(T4b)를 포함할 수 있다. 제4a 트랜지스터(T4a)는 제4a 게이트 전극(GE4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)을 포함하고, 제4b 트랜지스터(T4b)는 제4b 게이트 전극(GE4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)을 포함할 수 있다. 이하, 제4a 게이트 전극(GE4a)과 제4b 게이트 전극(GE4b)을 제4 게이트 전극(GE4), 제4a 소스 전극(SE4a)과 제4b 소스 전극(SE4b)을 제4 소스 전극(SE4), 그리고 제4a 드레인 전극(DE4a)과 제4b 드레인 전극(DE4b)을 제4 드레인 전극(DE4)으로 지칭한다.
제4 게이트 전극(GE4)은 제2 스캔 라인(SL2)에 연결된다. 제4 게이트 전극(GE4)은 제2 스캔 라인(SL2)의 일부로 제공되거나 제2 스캔 라인(SL2)으로부터 돌출된 형상으로 제공된다. 제4 소스 전극(SE4)은 제7 트랜지스터(T7)의 제7 드레인 전극(DE7) 및 초기화 전원 라인(IPL)에 연결된다. 제4 드레인 전극(DE4)은 제3 트랜지스터(T3)의 제3 드레인 전극(DE3)에 연결된다. 제4 드레인 전극(DE4)은 또한 연결 라인(CNL)을 통해 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결된다.
제5 트랜지스터(T5)는 제5 게이트 전극(GE5), 제5 소스 전극(SE5), 및 제5 드레인 전극(DE5)을 포함한다.
제5 게이트 전극(GE5)은 발광 제어 라인(EL)에 연결된다. 제5 게이트 전극(GE5)은 발광 제어 라인(EL) 일부로 제공되거나 발광 제어 라인(EL)으로부터 돌출된 형상으로 제공된다. 제5 소스 전극(SE5)은 컨택 홀을 통해 전원 라인(PL)에 연결된다. 제5 드레인 전극(DE5)은 제1 트랜지스터(T1)의 제1 소스 전극(SE1) 및 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)에 연결된다.
제6 트랜지스터(T6)는 제6 게이트 전극(GE6), 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)을 포함한다.
제6 게이트 전극(GE6)은 발광 제어 라인(EL)에 연결된다. 제6 게이트 전극(GE6)은 발광 제어 라인(EL) 일부로 제공되거나 발광 제어 라인(EL)으로부터 돌출된 형상으로 제공된다. 제6 소스 전극(SE6)은 제1 트랜지스터(T1)의 제1 드레인 전극(DE1) 및 제3 트랜지스터(T3)의 제3 소스 전극(SE3)에 연결된다. 제6 드레인 전극(DE6)은 제7 트랜지스터(T7)의 제7 소스 전극(SE7)에 연결된다.
제7 트랜지스터(T7)는 제7 게이트 전극(GE7), 제7 소스 전극(SE7), 및 제7 드레인 전극(DE7)을 포함한다.
제7 게이트 전극(GE7)은 제2 스캔 라인(SL2)에 연결된다. 제7 게이트 전극(GE7)은 제2 스캔 라인(SL2)의 일부로 제공되거나 제2 스캔 라인(SL2)으로부터 돌출된 형상으로 제공된다. 제7 소스 전극(SE7)은 다음 행 화소의 제6 드레인 전극(DE6)에 연결된다. 제7 드레인 전극(DE7)은 초기화 전원 라인(IPL)에 연결된다. 제7 드레인 전극(DE7)은 또한 제4 트랜지스터(T4)의 제4 소스 전극(SE4)에 연결된다.
스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함한다.
스토리지 커패시터(Cst)의 하부 전극(LE)은 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)으로 이루어질 수 있다. 스토리지 커패시터(Cst)의 상부 전극(UE)은 보조 전원 라인(APL)로 이루어질 수 있다. 보조 전원 라인(APL)은 제1 게이트 전극(GE1)과 중첩하며, 평면 상에서 볼 때 제1 게이트 전극(GE1)을 대부분 커버한다. 상부 전극(UE)과 하부 전극(LE)과의 중첩 면적을 넓힘으로써 스토리지 커패시터(Cst)의 커패시턴스가 증가시킬 수 있다. 스토리지 커패시터(Cst)의 상부 전극(UE)에 해당하는 보조 전원 라인(APL)에는 제1 게이트 전극(GE1)과 연결 라인(CNL)이 접촉되는 콘택 홀이 형성되는 영역에 개구부(OPN)가 제공된다.
부가 커패시터(Ced)도 하부 전극(LE')과 상부 전극(UE')을 포함한다.
부가 커패시터(Ced)의 하부 전극(LE')은 보조 전원 라인(APL)로 이루어질 수 있다. 즉, 보조 전원 라인(APL)은 스토리지 커패시터(Cst)의 상부 전극(UE)으로 사용됨과 동시에 부가 커패시터(Ced)의 하부 전극(LE')으로 사용될 수 있다. 부가 커패시터(Ced)의 상부 전극(UE')는 브릿지 패턴(BR)로 이루어질 수 있다. 브릿지 패턴(BR)은 제6 트랜지스터(T6)의 제6 드레인 전극(DE6)에 컨택 홀을 통해 연결되며, 제2 방향(BR2)로 연장되어 보조 전원 라인(APL)과 적어도 일부가 중첩한다. 브릿지 패턴(BR)과 보조 전원 라인(APL) 사이의 중첩 면적을 넓힘으로써 부가 커패시터(Ced)의 커패시턴스가 증가할 수 있다.
브릿지 패턴(BR)은 브릿지 패턴(BR)과 보조 전원 라인(APL) 사이의 중첩 면적을 넓힐 수 있는 한도 내에서 다양한 형상으로 제공될 수 있다. 본 발명의 일 실시예에서는 브릿지 패턴(BR)의 일부가 제2 방향(DR2)을 따라 길게 연장된 것을 일 예로서 표시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 브릿지 패턴(BR)은 그 일부가 제1 방향(DR1) 및/또는 제2 방향(DR2)으로 연장됨으로써 보조 전원 라인(APL)과의 중첩 면적을 넓힐 수 있다. 또는 브릿지 패턴(BR)은 평면 상에서 볼 때 다각형, 원형 등 다양한 형상으로 제공될 수 있다.
부가 커패시터(Ced)는 화소(PXL)마다 동일한 형태로 제공될 수 있으나, 이에 한정되는 것은 아니다. 부가 커패시터(Ced)는 서로 인접한 화소(PXL)에서 서로 다른 커패시턴스를 갖도록 형성될 수 있다. 예를 들어, 각 화소(PXL)의 컬러에 따라 부가 커패시터의 커패시턴스가 다르도록 설정될 수 있다. 부가 커패시터(Ced)의 커패시턴스는 브릿지 패턴(BR)과 보조 전원 라인(APL)의 중첩 면적에 의해 영향을 받으므로, 브릿지 패턴(BR)의 형상 및/또는 보조 전원 라인(APL)의 형상을 조절함으로써 부가 커패시터(Ced)의 커패시턴스를 각 화소(PXL)에 매칭시킬 수 있다.
발광 소자(OLED)는 애노드(EL1), 캐소드(EL2), 및 애노드(EL1)와 캐소드(EL2) 사이에 제공된 발광층(EML)을 포함한다.
애노드(EL1)는 각 화소에 대응하는 화소 영역 내에 제공된다. 애노드(EL1)는 콘택홀을 통해 브릿지 패턴(BR)에 연결된다.
다시, 도 4a, 도 4b, 및 도 5를 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 설명한다.
먼저 기판(SUB) 상에 반도체 패턴이 제공된다. 반도체 패턴은 제1 내지 제7 소스 전극들(SE1~SE7), 제1 내지 제7 드레인 전극들(DE1~ DE7), 및 각 소스 전극들(SE1~SE7)과 드레인 전극들(DE1~DE7) 사이에 제공된 액티브 패턴들을 포함한다.
기판(SUB)과 반도체 패턴 사이에는 버퍼층(미도시)이 제공될 수 있다.
반도체 패턴이 형성된 기판(SUB) 상에는 게이트 절연막(GI)이 제공된다.
게이트 절연막(GI) 상에는 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2), 발광 제어 라인(EL), 및 제1 게이트 전극(GE1) 내지 제7 게이트 전극(GE7)이 제공된다. 제1 게이트 전극(GE1)은 스토리지 커패시터(Cst)의 하부 전극(LE)이 된다.
제1 스캔 라인(SL1) 등이 형성된 기판(SUB) 상에는 제1 절연막(IL1)이 제공된다.
제1 절연막(IL1) 상에는 스토리지 커패시터(Cst)의 보조 전원 라인(APL) 및 초기화 전원 라인(IPL)이 제공된다. 보조 전원 라인(APL)은 스토리지 커패시터(Cst)의 상부 전극(UE)이 된다. 즉, 하부 전극(LE)과 상부 전극(UE)는 제1 절연막(IL1)을 사이에 두고 스토리지 커패시터(Cst)를 구성한다.
보조 전원 라인(APL) 등이 형성된 기판(SUB) 상에는 제2 절연막(IL2)이 제공된다.
제2 절연막(IL2) 상에는 데이터 라인(DL1), 전원 라인(PL), 연결 라인(CNL), 및 브릿지 패턴(BR)이 제공된다.
데이터 라인(DL1)은 제1 절연막(IL1), 제2 절연막(IL2), 및 게이트 절연막(GI)을 관통하는 통해 제2 소스 전극(SE2)에 연결된다. 전원 라인(PL)은 제2 절연막(IL2)을 관통하는 콘택 홀을 통해 보조 전원 라인(APL)에 연결된다.
전원 라인(PL)은 또한 제1 절연막(IL1), 제2 절연막(IL2), 및 게이트 절연막(GI)을 관통하는 콘택 홀을 통해 제5 소스 전극(SE5)에 연결된다.
연결 라인(CNL)은 제1 절연막(IL1) 및 제2 절연막(IL2)을 관통하는 콘택 홀을 통해 제1 게이트 전극(GE1)에 연결된다. 연결 라인(CNL)은 또한 게이트 절연막(GI), 제1 절연막(IL1) 및 제2 절연막(IL2)을 관통하는 콘택 홀을 통해 제3 드레인 전극(DE3) 및 제4 드레인 전극(DE4)에 연결된다.
초기화 전원 라인(IPL)은 제2 절연막(IL2)을 관통하는 콘택 홀과 게이트 절연막(GI), 제1 절연막(IL1), 및 제2 절연막(IL2)을 관통하는 콘택 홀을 통해 제4 트랜지스터(T4)의 제4 소스 전극(SE4)에 에 연결된다.
브릿지 패턴(BR)은 제6 드레인 전극(DE6)과 애노드(EL1) 사이에서 제6 드레인 전극(DE6)과 애노드(EL1)을 연결하는 매개체로 제공되는 패턴으로서, 게이트 절연막(GI), 제1 절연막(IL1), 및 제2 절연막(IL2)을 관통하는 콘택 홀을 통해 제6 드레인 전극(DE6)과 제7 소스 전극(SE7)에 연결된다.
데이터 라인(DL1) 등이 형성된 기판(SUB)에는 보호층(PSV)이 제공된다.
보호층(PSV) 상에는 애노드(EL1)이 제공된다.
애노드(EL1)는 보호층(PSV)을 관통하는 콘택 홀을 통해 브릿지 패턴(BRP)에 연결된다. 브릿지 패턴(BRP)은 콘택 홀을 통해 제6 드레인 전극(DE6)과 제7 소스 전극(SE7)에 연결되어 있으므로, 애노드(EL1)는 최종적으로 제6 드레인 전극(DE6)과 제7 소스 전극(SE7)에 연결된다.
애노드(EL1) 등이 형성된 기판(SUB) 상에는 각 화소(PXL)에 대응하도록 화소 영역(PA)을 구획하는 화소 정의막(PDL)이 제공된다. 화소 정의막(PDL)은 애노드(EL1)의 상면을 노출하며 화소(PXL)의 둘레를 따라 기판(SUB)으로부터 돌출된다.
화소 정의막(PDL)에 의해 둘러싸인 화소 영역(PA)에는 발광층(EML)이 제공되며, 발광층(EML) 상에는 캐소드(EL2)이 제공된다.
캐소드(EL2) 상에는 캐소드(EL2)을 커버하는 봉지막(SLM)이 제공된다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치에 있어서, 각 화소(PXL)는 보조 전원 라인(APL)과 브릿지 패턴(BR) 사이에 형성되는 부가 커패시터(Ced)를 추가적으로 포함하므로, 발광 제어 라인(EL)과 발광 소자(OLED)의 애노드(EL1) 사이의 커플링을 감소시킨다. 이에 따라, 본 발명의 일 실시예에 따른 표시 장치는 HD나 UHD와 같은 고해상도 영상에서도 명점이나 랜덤 얼룩과 같은 결함 없이 블랙을 구현할 수 있다.
본 발명의 일 실시예에 따른 표시 장치에 있어서, 발광 제어 라인과 발광 소자의 애노드 사이의 커플링을 감소시키기 위해 부가 커패시터가 다양한 형상으로 제공될 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 장치에 있어서, 도 3에 도시된 화소 회로부를 구체적으로 구현한 평면도이다. 도 7은 도 6의 II-II'선에 따른 단면도이다. 본 실시예에서는 설명의 중복을 피하기 위해 상술한 실시예와 다른 점을 위주로 설명한다.
도 6 및 도 7을 참조하면, 본 발명의 실시예에 의한 화소(PXL)는 유기 발광 소자(OLED), 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7), 스토리지 커패시터(Cst), 및 부가 커패시터(Ced)를 구비한다.
화소(PXL)는 배선부에 연결된다. 배선부는 각 화소(PXL)에 신호를 제공하며, 스캔 라인들(SL1, SL2), 데이터 라인(DL1), 발광 제어 라인(EL), 전원 라인(PL), 보조 전원 라인(APL), 및 초기화 전원 라인(IPL)을 포함한다.
스캔 라인들(SL2, SL1)은 제1 방향(DR1)으로 연장되며 제2 방향(DR2)을 따라 순차적으로 배열된 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)를 포함한다. 제1 및 제2 스캔 라인(SL1, SL2)은 게이트 절연막(GI) 상에 제공된다.
발광 제어 라인(EL)은 제1 방향(DR1)으로 연장되며 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)과 이격되도록 배치된다. 발광 제어 라인(EL)은 게이트 절연막(GI) 상에 제공된다.
데이터 라인(DL1)은 제2 방향(DR2)으로 연장되며 제1 방향(DR1)을 따라 순차적으로 배열된다. 데이터 라인(DL1)은 제2 절연막(IL2) 상에 제공된다.
전원 라인(PL)은 제2 방향(DR2)을 따라 연장되며, 데이터 라인(DL1)과 이격되도록 배치된다. 전원 라인(PL)은 데이터 라인(DL)과 동일한 층, 즉, 제2 절연막(IL2) 상에 제공된다.
보조 전원 라인(APL)은 제1 방향(DR1)을 따라 연장되며 발광 제어 라인(EL)과 제1 스캔 라인(SL1) 사이에 배치된다. 보조 전원 라인(APL)에는 전원 라인(PL)과 동일한 제1 전원(ELVDD)이 인가된다. 보조 전원 라인(APL)은 제1 절연막(IL1) 상에 제공된다.
초기화 전원 라인(IPL)은 제1 방향(DR1)을 따라 연장되며, 제2 스캔 라인(SL2)와 다음 행 화소의 발광 제어 라인(EL) 사이에 제공된다. 초기화 전원 라인(IPL)은 보조 전원 라인(APL)과 동일한 층, 즉, 제1 절연막(IL1) 상에 제공된다.
스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함한다.
제1 내지 제7 트랜지스터(T1~T7)는 제1 내지 제7 게이트 전극(GE1~GE7), 제1 내지 제7 소스 전극(SE1~SE7), 및 제1 내지 제7 드레인 전극(DE1~DE7)을 포함한다. 제1 내지 제7 게이트 전극(GE1~GE7)은 게이트 절연막(GI) 상에 제공되고, 제1 내지 제7 소스 전극(SE1~SE7)은 및 제1 내지 제7 드레인 전극(DE1~DE7)은 데이터 라인(DL1)과 동일한 층, 즉, 제2 절연막 상에 제공된다.
스토리지 커패시터(Cst)의 하부 전극(LE)은 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)으로 이루어질 수 있다. 스토리지 커패시터(Cst)의 상부 전극(UE)은 보조 전원 라인(APL)로 이루어질 수 있다.
보조 전원 라인(APL)은 제1 게이트 전극(GE1)과 중첩하며, 평면 상에서 볼 때 제1 방향(DR1)을 따라 길게 연장될 수 있다. 보조 전원 라인(APL)은 제1 게이트 전극(GE1)을 대부분 커버한다. 보조 전원 라인(APL)은 제2 방향(DR2) 및/또는 제2 방향(DR2)의 반대 방향으로 확장될 수 있으며, 평면 상에서 볼 때 발광 제어 라인(EL)과 중첩한다. 본 발명의 일 실시예에 있어서, 보조 전원 라인(APL)은 발광 제어 라인(EL)을 완전히 커버할 수 있다. 보조 전원 라인(APL)은 전원 라인(PL)과 연결되어 있으며, 제1 전원(ELVDD; 도 2 참조)가 인가된다.
이에 따라, 상부 전극(UE)과 하부 전극(LE)과의 중첩 면적을 넓힘으로써 스토리지 커패시터(Cst)의 커패시턴스가 증가시킬 수 있다. 이에 더해, 보조 전원 라인(APL)이 발광 제어 라인(EL)을 커버함으로써, 발광 제어 라인(EL)과 발광 소자의 애노드(EL1) 사이의 커플링이 현저히 감소한다. 이에 따라, 발광 소자의 애노드(EL1)의 전위가 더 낮아질 수 있으며, 발광 제어 신호의 오프 시에도 동일한 전위를 유지할 수 있기 때문에 발광 소자 내에 흐르는 전류값이 줄어듦으로써 발광이 방지된다.
부가 커패시터(Ced) 또한 하부 전극(LE')과 상부 전극(UE')을 포함한다.
부가 커패시터(Ced)의 하부 전극(LE')은 보조 전원 라인(APL)로 이루어질 수 있다. 즉, 보조 전원 라인(APL)은 스토리지 커패시터(Cst)의 상부 전극(UE)으로 사용됨과 동시에 부가 커패시터(Ced)의 하부 전극(LE')으로 사용될 수 있다. 부가 커패시터(Ced)의 상부 전극(UE')는 브릿지 패턴(BR)로 이루어질 수 있다. 브릿지 패턴(BR)과 보조 전원 라인(APL) 사이의 중첩 면적을 넓힘으로써 부가 커패시터(Ced)의 커패시턴스가 증가할 수 있다.
결과적으로, 보조 전원 라인(APL)을 이용하여 발광 제어 라인(EL)과 애노드 사이를 차폐하고 부가 커패시터(Ced)를 제1 전원(ELVDD)과 제2 노드(N2) 사이에 제공함으로써, 제2 노드(N2)와 발광 제어 라인(Ei) 사이의 커플링을 최소화한다. 이에 따라, 각 화소 회로부에 인가되는 초기화 전원(Vint)의 전압이 상승될 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 표시 장치는 고해상도 영상에서도 명점이나 랜덤 얼룩과 같은 결함 없이 블랙을 구현할 수 있다.
상기한 구조를 갖는 표시 장치는 및 기타 실시예들은 다양한 응용 제품에서 사용될 수 있다. 예를 들어, 이동 디바이스, 스마트 폰, 전자책, 랩톱 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 개인용 컴퓨터, 광고판 등에 사용될 수 있으며, 이에 한정되는 것은 아니다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
CNL : 연결 라인
DL1, DL2 : 데이터 라인
PL : 전원 라인
APL : 보조 전원 라인
IPL : 초기화 전원 라인
SL1~SL2 : 제1 ~ 제2 스캔 라인
T1~T7 : 제1 ~ 제7 트랜지스터

Claims (20)

  1. 기판 상에 순차적으로 제공된 제1 내지 제4 절연막;
    상기 제1 절연막 상에 제공된 스캔 라인;
    상기 제2 절연막 상에 제공된 보조 전원 라인;
    상기 제3 절연막 상에 제공된 데이터 라인;
    상기 제3 절연막 상에 제공된 전원 라인;
    상기 스캔 라인, 상기 데이터 라인, 및 상기 전원 라인과 연결된 트랜지스터들을 포함하는 화소 회로부;
    상기 제3 절연막 상에 제공된 브릿지 패턴; 및
    상기 브릿지 패턴을 통해 상기 화소 회로부에 연결된 발광 소자를 포함하고,
    상기 브릿지 패턴과 상기 보조 전원 라인은 서로 중첩하며 상기 제3 절연막을 사이에 두고 부가 커패시터를 이루는 표시 장치.
  2. 제1 항에 있어서,
    상기 보조 전원 라인은 제1 방향으로 연장되고, 상기 전원 라인은 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 전원 라인은 상기 제3 절연막에 제공된 컨택홀을 통해 상기 보조 전원 라인과 연결되는 표시 장치.
  3. 제2 항에 있어서,
    상기 브릿지 패턴은 상기 제2 방향으로 연장되어 상기 보조 전원 라인과 중첩하는 표시 장치.
  4. 제1 항에 있어서,
    상기 트랜지스터들은 구동 트랜지스터와 스위칭 트랜지스터를 포함하고, 상기 구동 트랜지스터의 게이트 전극과 상기 보조 전원 라인은 중첩하며 상기 제2 절연막을 사이에 두고 스토리지 커패시터를 이루는 표시 장치.
  5. 제4 항에 있어서,
    상기 브릿지 패턴은 상기 데이터 라인 및 상기 전원 라인과 동일한 층에 제공되는 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 절연막 상에 제공되며 상기 화소 회로부에 연결된 발광 제어 라인을 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 보조 전원 라인은 평면 상에서 볼 때 상기 발광 제어 라인을 커버하는 표시 장치.
  8. 제6 항에 있어서,
    상기 제2 절연막 상에 제공되며 상기 화소 회로부에 연결된 초기화 전원 라인을 더 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 발광 소자는 상기 화소 회로부에 연결된 제1 전극, 상기 제1 전극 상에 제공된 발광층, 및 상기 발광층 상에 제공된 제2 전극을 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 화소 회로부는
    제5 트랜지스터를 경유하여 상기 전원 라인에 접속된 소스 전극, 제6 트랜지스터를 경유하여 상기 발광 소자의 제1 전극에 접속된 드레인 전극, 및 제1 노드에 접속된 게이트 전극을 포함하는 제1 트랜지스터;
    상기 데이터 라인에 접속된 소스 전극, 상기 제1 트랜지스터의 소스 전극에 접속된 드레인 전극, 및 상기 스캔 라인에 접속된 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제1 트랜지스터의 드레인 전극에 접속된 소스 전극, 상기 제1 노드에 접속된 드레인 전극, 및 상기 스캔 라인에 접속된 게이트 전극을 포함하는 제3 트랜지스터;
    상기 초기화 전원 라인에 접속된 소스 전극, 상기 제1 노드에 접속된 드레인 전극, 및 이전 단 스캔 라인에 접속된 게이트 전극을 포함하는 제4 트랜지스터;
    상기 전원 라인에 접속된 소스 전극, 상기 제1 트랜지스터의 소스 전극에 접속된 드레인 전극, 및 상기 발광 제어 라인에 접속된 게이트 전극을 포함하는 제5 트랜지스터;
    상기 제1 트랜지스터의 드레인 전극에 접속된 소스 전극, 상기 발광 소자의 제1 전극에 접속된 드레인 전극, 및 상기 발광 제어 라인에 접속된 게이트 전극을 포함하는 제6 트랜지스터; 및
    상기 발광 소자의 제1 전극에 접속된 소스 전극, 상기 초기화 전원 라인에 접속된 드레인 전극, 및 상기 이전 단 스캔 라인에 접속된 게이트 전극을 포함하는 제7 트랜지스터를 포함하는 표시 장치.
  11. 전원 라인에 연결되며 제1 방향으로 연장된 보조 전원 라인;
    스캔 라인, 데이터 라인, 및 상기 전원 라인에 연결된 트랜지스터들을 포함하는 화소 회로부;
    상기 화소 회로부와 절연막을 사이에 두고 연결된 브릿지 패턴; 및
    상기 브릿지 패턴을 통해 상기 트랜지스터에 연결된 발광 소자를 포함하며,
    상기 브릿지 패턴과 상기 보조 전원 라인은 서로 중첩하며 부가 커패시터를 이루는 표시 장치.
  12. 제11 항에 있어서,
    상기 트랜지스터들은 구동 트랜지스터와 스위칭 트랜지스터를 포함하고, 상기 구동 트랜지스터의 게이트 전극은 상기 보조 전원 라인과 중첩하여 스토리지 커패시터를 이루는 표시 장치.
  13. 제11 항에 있어서,
    상기 스캔 라인은 상기 제1 방향으로 연장되고, 상기 데이터 라인은 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 전원 라인은 상기 제2 방향으로 연장되는 표시 장치.
  14. 제11 항에 있어서
    상기 절연막 상에 제공되며 상기 화소 회로부에 연결된 발광 제어 라인을 더 포함하며, 상기 보조 전원 라인은 평면 상에서 볼 때 상기 발광 제어 라인을 커버하는 표시 장치.
  15. 제5 트랜지스터를 경유하여 전원 라인에 접속된 소스 전극, 제6 트랜지스터를 경유하여 발광 소자의 제1 전극에 접속된 드레인 전극, 및 제1 노드에 접속된 게이트 전극을 포함하는 제1 트랜지스터;
    데이터 라인에 접속된 소스 전극, 상기 제1 트랜지스터의 소스 전극에 접속된 드레인 전극, 및 스캔 라인에 접속된 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제1 트랜지스터의 드레인 전극에 접속된 소스 전극, 상기 제1 노드에 접속된 드레인 전극, 및 상기 스캔 라인에 접속된 게이트 전극을 포함하는 제3 트랜지스터;
    초기화 전원 라인에 접속된 소스 전극, 상기 제1 노드에 접속된 드레인 전극, 및 이전 단 스캔 라인에 접속된 게이트 전극을 포함하는 제4 트랜지스터;
    전원 라인에 접속된 소스 전극, 상기 제1 트랜지스터의 소스 전극에 접속된 드레인 전극, 및 발광 제어 라인에 접속된 게이트 전극을 포함하는 제5 트랜지스터;
    상기 제1 트랜지스터의 드레인 전극에 접속된 소스 전극, 상기 발광 소자의 제1 전극에 접속된 드레인 전극, 및 상기 발광 제어 라인에 접속된 게이트 전극을 포함하는 제6 트랜지스터;
    상기 발광 소자의 제1 전극에 접속된 소스 전극, 상기 초기화 전원 라인에 접속된 드레인 전극, 및 상기 이전 단 스캔 라인에 접속된 게이트 전극을 포함하는 제7 트랜지스터;
    상기 전원 라인과 상기 제1 노드 사이에 접속된 스토리지 커패시터; 및
    상기 전원 라인과 상기 발광 소자의 제1 전극 사이에 접속된 부가 커패시터를 포함하는 표시 장치.
  16. 제15 항에 있어서,
    기판 상에 순차적으로 제공된 제1 내지 제3 절연막;
    상기 제2 절연막 상에 제공된 보조 전원 라인; 및
    상기 제3 절연막 상에 제공된 브릿지 패턴을 포함하고,
    상기 스캔 라인은 상기 제1 절연막 상에 제공되고, 상기 데이터 라인은 상기 제3 절연막 상에 제공되고, 상기 전원 라인은 상기 제3 절연막 상에 제공되며,
    상기 발광 제어 라인은 상기 제1 절연막 상에 제공되고 상기 초기화 전원 라인은 상기 제2 절연막 상에 제공된 표시 장치.
  17. 제16 항에 있어서,
    상기 제6 트랜지스터의 드레인 전극은 상기 브릿지 패턴을 통해 상기 발광 소자의 제1 전극에 연결되며, 상기 보조 전원 라인과 상기 브릿지 패턴은 상기 부가 커패시터를 이루는 표시 장치.
  18. 제16 항에 있어서,
    상기 제1 트랜지스터는 구동 트랜지스터이며, 상기 구동 트랜지스터의 게이트 전극은 상기 보조 전원 라인과 중첩하며 스토리지 커패시터를 이루는 표시 장치.
  19. 제16 항에 있어서,
    상기 제1 내지 제7 트랜지스터의 게이트 전극들은 상기 스캔 라인과 동일한 층에 제공되는 표시 장치.
  20. 제15 항에 있어서,
    상기 발광 소자는 상기 제1 트랜지스터의 드레인 전극에 연결된 제1 전극, 상기 제1 전극 상에 제공된 발광층, 및 상기 발광층 상에 제공된 제2 전극을 포함하는 표시 장치.
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