KR20180061568A - 표시 장치 - Google Patents

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KR20180061568A
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contact hole
scan
electrode
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KR1020160160823A
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김양완
박형준
이재용
김병선
이수진
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삼성디스플레이 주식회사
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Abstract

표시 장치는 제1 화소 영역, 상기 제1 화소 영역보다 작은 면적을 가지며 상기 제1 화소 영역에 연결된 제2 화소 영역, 및 상기 제1 화소 영역과 상기 제2 화소 영역을 둘러싸는 주변 영역을 포함하는 기판; 상기 제1 화소 영역에 제공된 제1 화소 및 상기 제2 화소 영역에 제공된 제2 화소; 상기 제1 화소에 전기적으로 연결된 제1 배선 및 상기 제2 화소에 전기적으로 연결된 제2 배선; 상기 제1 및 제2 배선 중 어느 하나의 배선과 연결되어 상기 주변 영역으로 연장되는 연장 배선; 상기 연장 배선에 중첩하며, 상기 제1 배선의 로드 값과 상기 제2 배선의 로드 값 차이를 보상하는 더미부; 상기 주변 영역에 제공된 제1 전원 배선; 및 상기 더미부의 적어도 일 영역과 중첩되며 상기 제1 전원 배선에 전기적으로 연결된 도전 패턴을 포함할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 실시예는 표시 장치에 관한 것이다.
표시 장치는 표시 소자를 포함하는 복수 개의 화소를 포함하며, 각 화소에는 배선들과, 상기 배선들에 연결되며 상기 표시 소자를 구동하기 위한 복수 개의 트랜지스터가 형성되어 있다.
상기 배선들은 길이에 따라 다른 정도의 로드 값을 가질 수 있고, 상기 화소들이 배치되는 화소 영역은 공정 마진에 의해 위치에 따라 그 크기가 달라질 수 있다. 상기 표시 장치가 제공하는 최종적인 영상에 있어 상기 로드 값의 차이에 의해 휘도 차이가 발생할 수 있다.
본 발명의 실시예는 균일한 휘도를 갖는 표시 장치를 제공하는 데 그 목적이 있다.
또한, 본 발명의 실시예는 신뢰성을 향상시킬 수 있는 표시 장치를 제공하는 데 그 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는 제1 화소 영역, 상기 제1 화소 영역보다 작은 면적을 가지며 상기 제1 화소 영역에 연결된 제2 화소 영역, 및 상기 제1 화소 영역과 상기 제2 화소 영역을 둘러싸는 주변 영역을 포함하는 기판; 상기 제1 화소 영역에 제공된 제1 화소 및 상기 제2 화소 영역에 연결된 제2 화소; 상기 제1 화소에 전기적으로 연결된 제1 배선 및 상기 제2 화소에 전기적으로 연결된 제2 배선; 상기 제1 및 제2 배선 중 어느 하나의 배선과 연결되어 상기 주변 영역으로 연장되는 연장 배선; 상기 연장 배선에 중첩하며, 상기 제1 배선의 로드 값과 상기 제2 배선의 로드 값 차이를 보상하는 더미부; 상기 주변 영역에 제공된 제1 전원 배선; 및 상기 더미부의 적어도 일 영역과 중첩되며 상기 제1 전원 배선에 전기적으로 연결된 도전 패턴을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미부는, 상기 기판 상에 제공된 제1 액티브 패턴; 상기 제1 액티브 패턴 상에 제공되며 상기 제1 액티브 패턴의 일부를 노출시키는 제1 컨택 홀을 구비한 절연층; 상기 절연층 상에 제공된 상기 연장 배선; 및 상기 연장 배선 상에 제공되며 상기 제1 컨택 홀을 통해 상기 제1 액티브 패턴과 연결되는 제1 컨택 배선을 포함할 수 있다. 여기서, 상기 제1 컨택 배선은 상기 도전 패턴에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전원 배선에는 고정 전압이 인가되며, 상기 도전 패턴 및 상기 제1 컨택 배선에도 상기 제1 전원 배선에 인가되는 상기 고정 전압과 동일한 레벨의 전압이 인가될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제1 컨택 배선과 상기 도전 패턴 사이에 제공되며 상기 제1 컨택 배선의 일부를 노출시키는 제2 컨택 홀 및 상기 제1 전원 배선의 일부를 노출시키는 제3 컨택 홀을 포함하는 보호층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 도전 패턴의 일단은 상기 제2 컨택 홀을 통해 상기 제1 컨택 배선에 연결되고, 상기 도전 패턴의 타단은 상기 제3 컨택 홀을 통해 상기 제1 전원 배선에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전원 배선은, 상기 제1 컨택 배선과 동일 레이어에 제공되는 제1 금속층; 상기 제1 금속층 상에 제공된 제2 금속층; 및 상기 제1 및 제2 금속층 사이에 제공되며 상기 제1 금속층의 일부를 노출시키는 제4 컨택 홀 및 상기 제1 컨택 배선의 일부를 노출시키는 제5 컨택 홀을 구비한 층간 절연층을 포함할 수 있다. 여기서, 상기 제2 금속층은 상기 제4 컨택 홀을 통해 상기 제1 금속층에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제1 컨택 배선과 상기 도전 패턴 사이에 제공된 브릿지 패턴; 및 상기 브릿지 패턴과 상기 도전 패턴 사이에 제공되며 상기 브릿지 패턴의 일부를 노출시키는 제6 컨택 홀과 상기 제2 금속층의 일부를 노출시키는 제7 컨택 홀을 구비한 보호층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 도전 패턴의 일단은 상기 제6 컨택 홀을 통해 상기 브릿지 패턴에 연결되고, 상기 도전 패턴의 타단은 상기 제7 컨택 홀을 통해 상기 제2 금속층에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제6 컨택 홀은 평면 상에서 볼 때 상기 제5 컨택 홀에 중첩되도록 상기 보호층 내에 제공될 수 있다. 또한, 상기 제7 컨택 홀은 평면 상에서 볼 때 상기 제4 컨택 홀에 중첩되도록 상기 보호층 내에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 배선은 상기 기판 상에서 제1 방향을 따라 연장되며 상기 제1 화소에 스캔 신호를 제공하는 제1 스캔 배선이며, 상기 제2 배선은 상기 제1 배선의 연장된 방향을 따라 연장되며 상기 제2 화소에 스캔 신호를 제공하는 제2 스캔 배선일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 스캔 배선은 상기 주변 영역으로 연장되어 상기 연장 배선과 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 연장 배선은 상기 제2 스캔 배선과 일체로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 배선의 길이는 상기 제2 배선의 길이보다 길 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 화소에 연결되는 제1 발광 제어 배선과 상기 제2 화소에 연결되는 제2 발광 제어 배선을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 발광 제어 배선은 상기 주변 영역으로 연장되어 상기 연장 배선에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 화소 영역에 제공되며 상기 기판의 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 데이터 배선; 및 상기 데이터 배선과 이격되어 배치되며 상기 제1 전원 배선에 인가되는 고정 전압과 상이한 레벨의 고정 전압이 인가되는 제2 전원 배선을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때 상기 주변 영역에서 상기 더미부와 상기 제2 화소 사이에 배치되는 제2 컨택 배선을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 컨택 배선은 상기 제2 전원 배선으로부터 연장되어 상기 제2 전원 배선과 일체로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 컨택 배선과 상기 더미부는 전기적으로 분리될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 화소는 상기 제2 스캔 배선, 상기 데이터 배선 및 상기 제2 전원 배선에 연결된 트랜지스터를 포함할 수 있다. 여기서, 상기 트랜지스터는, 상기 기판 상에 제공된 제2 액티브 패턴; 게이트 절연막을 사이에 두고 상기 제2 액티브 패턴 상에 제공된 게이트 전극; 및 상기 제2 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 액티브 패턴은 상기 더미부의 상기 제1 액티브 패턴과 동일 레어이에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 트랜지스터에 연결된 발광 소자를 더 포함할 수 있다. 여기서, 상기 발광 소자는, 상기 트랜지스터에 연결된 애노드 전극; 상기 애노드 전극 상에 제공된 발광층; 및 상기 발광층 상에 제공된 캐소드 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 도전 패턴은 상기 애노드 전극과 동일 레이어에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 주변 영역은, 상기 제1 화소 영역의 주변에 배치되는 제1 주변 영역; 상기 제2 화소 영역의 주변에 배치되는 제2 주변 영역; 및 상기 제1 화소 영역과 상기 제2 주변 영역에 인접한 부가 주변 영역을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미부는 상기 제2 주변 영역에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판은, 상기 제2 화소 영역과 이격되고 상기 제1 화소 영역에 연결된 제3 화소 영역; 및 상기 제3 화소 영역을 둘러싸는 제3 주변 영역을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미부는 상기 제3 주변 영역에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제3 화소 영역에 제공된 제3 화소; 및 상기 제3 화소에 스캔 신호를 제공하는 제3 스캔 배선을 더 포함할 수 있다. 여기서, 상기 제3 스캔 배선은 상기 연장 배선에 연결될 수 있다.
상술한 바와 같은 표시 장치는 서로 다른 면적을 갖는 2개 이상의 영역을 가지며, 각 영역에서의 휘도가 균일할 수 있다.
또한, 상술한 바와 같은 표시 장치는 신뢰성이 향상될 수 있다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 3은 도 1의 표시 장치에서 화소들 및 구동부의 실시예를 나타낸 블록도이다.
도 4는 도 3에 도시된 제1 화소의 실시예를 나타내는 등가 회로도이다.
도 5는 도 4에 도시된 제1 화소를 상세하게 도시한 평면도이다.
도 6은 도 5의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 7은 도 5의 II-II'선에 따른 단면도이다.
도 8은 도 1의 P1에 대응하는 부분을 개념적으로 도시한 평면도이다.
도 9는 도 8의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 10 내지 도 15는 도 8에 도시된 제2 화소, 더미부, 제1 전원 배선, 및 애노드 전극을 층별로 개략적으로 도시한 배치도들이다.
도 16은 본 발명의 다른 실시예에 따른 표시 장치의 일부를 도시한 것으로, 도 1의 P1 부분에 대응하는 평면도이다.
도 17은 도 16의 Ⅳ ~ Ⅳ'선에 따른 단면도이다.
도 18은 본 발명의 또 다른 실시예에 따른 표시 장치의 일부를 도시한 것으로, 도 1의 P1 부분에 대응하는 평면도이다.
도 19는 도 18의 Ⅴ ~ Ⅴ'선에 따른 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 본 발명의 실시예들과 관련된 도면들을 참고하여, 본 발명의 실시예에 따른 표시 장치에 대해 설명하도록 한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 화소들(PXL1, PXL2, PXL3; 이하 'PXL'이라 함), 상기 기판(SUB) 상에 제공되며 상기 화소들(PXL)을 구동하는 구동부, 상기 화소들(PXL)에 전원을 공급하는 전원 공급부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부를 포함할 수 있다.
상기 기판(SUB)은 복수 개의 영역들을 포함하며, 상기 영역들 중 적어도 2개는 서로 다른 면적을 가질 수 있다. 일 예에 있어서, 상기 기판(SUB)은 두 개의 영역을 가질 수 있으며, 상기 두 영역은 서로 다른 면적을 가질 수 있다. 또한, 일 예에 있어서, 상기 기판(SUB)은 세 개의 영역을 가질 수 있다. 이 경우, 세 영역 모두가 서로 다른 면적을 가지거나, 세 영역 중 두 개의 영역만 서로 다른 면적을 가질 수 있다. 일 예에 있어서, 상기 기판(SUB)은 4개 이상의 영역을 가질 수도 있다.
편의를 위해, 이하의 실시예에서는 상기 기판(SUB)이 세 개의 영역들, 즉, 제1 내지 제3 영역들(A1, A2, A3)을 포함하는 것을 일 예로서 설명하였다.
상기 제1 내지 제3 영역들(A1, A2, A3) 각각은 다양한 형상을 가질 수 있다. 예를 들어, 상기 제1 내지 제3 영역들(A1, A2, A3) 각각은 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
상기 제1 내지 제3 영역들(A1, A2, A3)은 각각 대략적으로 직사각 형상을 가질 수 있다. 또한, 상기 제1 내지 제3 영역들(A1, A2, A3)에 있어서, 각 형상의 모서리 중 적어도 일부는 상기 제2 및 제3 영역(A2, A3)과 상기 제1 영역(A1)의 경계에서 멀어질수록 폭이 감소하는 형상을 가질 수 있다. 예를 들어, 상기 제1 영역(A1)에 있어서, 서로 인접한 직선의 변들이 만나는 부분이 상기 제2 및 제3 영역(A2, A3)과 상기 제1 영역(A1)의 경계에 경사진 사선으로 대체될 수 있다. 즉, 직사각 형상의 꼭지점 부분은 서로 인접한 그 양단이 서로 인접한 두 직선의 변들에 연결되고, 상기 제2 및 제3 영역(A2, A3)과 상기 제1 영역(A1)의 경계에 소정의 경사를 가지는 직선의 변으로 이루어질 수 있다.
상기 사선의 경사는 위치에 따라 달리 설정될 수 있다. 예를 들어, 상기 사선의 경사는 사선이 시작되는 위치 및 상기 사선의 길이 등에 따라 변경될 수 있다. 상기 제2 영역(A2) 및/또는 상기 제3 영역(A3)에 있어서도 서로 인접한 변들이 만나는 부분이 소정의 경사를 가지는 사선으로 대체될 수 있다. 이에 더해, 상기 제1 내지 제3 영역들(A1, A2, A3)이 서로 만나는 경계에서도 소정의 경사를 가지는 사선으로 이어질 수 있다.
상기 제1 내지 제3 영역들(A1, A2, A3)은 화소 영역(PXA1, PXA2, PXA3; 이하, 'PXA'라 함)과 주변 영역들(PPA1, PPA2, PPA3; 이하, 'PPA'라 함)을 포함할 수 있다. 상기 화소 영역들(PXA)은 영상을 표시하는 상기 화소들(PXL)이 제공되는 영역이다. 각 화소(PXL)에 대해서는 후술한다.
본 발명의 일 실시예에 있어서, 각각의 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA2)은 대체적으로 상기 제1 내지 제3 영역(A1, A2, A3)의 형상에 대응하는 형상을 가질 수 있다.
상기 주변 영역(PPA)은 상기 화소들(PXL)이 제공되지 않는 영역으로서, 영상이 표시되지 않는 영역이다. 상기 주변 영역(PPA)에는 상기 화소들(PXL)을 구동하기 위한 구동부, 상기 화소들(PXL)에 전원을 인가하는 전원 공급부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선(미도시)의 일부가 제공될 수 있다. 상기 주변 영역들(PPA)은 최종적인 표시 장치에서의 베젤에 대응하며, 상기 주변 영역의 폭에 따라 상기 베젤의 폭이 결정될 수 있다.
상기 제1 내지 제3 영역들(A1, A2, A3)을 각각 설명하면 다음과 같다.
상기 제1 영역(A1)은 상기 제1 내지 제3 영역들(A1, A2, A3) 중 가장 큰 면적을 가질 수 있다. 상기 제1 영역(A1)은 영상이 표시되는 상기 제1 화소 영역(PXA1)과, 상기 제1 화소 영역(PXA1)의 적어도 일부를 둘러싸는 제1 주변 영역(PPA1)을 포함할 수 있다.
상기 제1 화소 영역(PXA1)은 상기 제1 영역(A1)의 형상에 대응하는 형상으로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 화소 영역(PXA1)은 제1 방향(DR1)으로 제1 폭(W1)을 가지고, 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 제1 길이(L1)를 가질 수 있다.
상기 제1 주변 영역(PPA1)은 상기 제1 화소 영역(PXA1)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 주변 영역(PPA1)은 상기 제1 화소 영역(PXA1)의 둘레를 둘러싸되, 후술할 상기 제2 영역(A2)과 상기 제3 영역(A3)이 배치된 부분을 제외한 곳에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 주변 영역(PPA1)은 상기 제1 방향(DR1)으로 연장된 가로부와, 상기 제2 방향(DR2)으로 연장된 세로부를 포함할 수 있다. 상기 제1 주변 영역(PPA1)의 세로부는 상기 제1 화소 영역(PXA1)에서 상기 제1 방향(DR1)을 따라 서로 이격된 한 쌍으로 제공될 수 있다.
상기 제2 영역(A2)은 상기 제1 영역(A1)보다 작은 면적을 가질 수 있다. 상기 제2 영역(A2)은 영상이 표시되는 상기 제2 화소 영역(PXA2)과, 상기 제2 화소 영역(PXA2)의 적어도 일부를 감싸는 제2 주변 영역(PPA2)을 포함할 수 있다.
상기 제2 화소 영역(PXA2)은 상기 제2 영역(A2)의 형상에 대응하는 형상으로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제2 화소 영역(PXA2)은 상기 제1 영역(A1)의 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. 상기 제2 화소 영역(PXA2)은 상기 제1 영역(A1)의 상기 제1 길이(L1)보다 작은 제2 길이(L2)를 가질 수 있다. 상기 제2 화소 영역(PXA2)은 상기 제1 화소 영역(PXA1)으로부터 돌출된 형태로 제공되며, 상기 제1 화소 영역(PXA1)과 바로 연결될 수 있다. 다시 말해, 상기 제2 화소 영역(PXA2)의 일측은 상기 제1 화소 영역(PXA1)의 일측과 접할 수 있다.
상기 제2 주변 영역(PPA2)은 상기 제2 화소 영역(PXA2)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제2 주변 영역(PPA2)은 상기 제2 화소 영역(PXA2)을 둘러싸되, 상기 제1 화소 영역(PXA1)과 상기 제2 화소 영역(PXA2)이 연결되는 부분에는 제공되지 않을 수 있다. 본 발명의 일 실시예에 있어서, 상기 제2 주변 영역(PPA2) 또한 상기 제1 방향(DR1)으로 연장된 가로부와, 상기 제2 방향(DR2)으로 연장된 세로부를 포함할 수 있다. 상기 제2 주변 영역(PPA2)의 세로부는 상기 제2 화소 영역(PXA2)의 상기 제1 방향(DR1)에서 서로 이격된 한 쌍으로 제공될 수 있다.
상기 제3 영역(A3)은 상기 제1 영역(A1)보다 작은 면적을 가질 수 있다. 예를 들면, 상기 제3 영역(A3)은 상기 제2 영역(A2)과 동일한 면적을 가질 수 있다. 상기 제3 영역(A3)은 영상이 표시되는 제3 화소 영역(PXA3)과, 상기 제3 화소 영역(PXA3)의 적어도 일부를 감싸는 제3 주변 영역(PPA)을 포함할 수 있다.
상기 제3 화소 영역(PXA3)은 상기 제3 영역(A3)의 형상에 대응하는 형상으로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제3 화소 영역(PXA3)은 상기 제1 영역(A1)의 상기 제1 폭(W1)보다 작은 제3 폭(W3)을 가질 수 있다. 상기 제3 화소 영역(PXA3)은 상기 제1 영역(A1)의 상기 제1 길이(L1)보다 작은 제3 길이(L3)를 가질 수 있다. 상기 제2 폭(W2)과 상기 제3 폭(W3)은 서로 동일할 수 있다. 또한, 상기 제2 길이(L2)와 상기 제3 길이(L3)는 서로 동일할 수 있다.
상기 제3 화소 영역(PXA3)은 상기 제1 화소 영역(PXA1)으로부터 돌출된 형태로 제공되며, 상기 제1 화소 영역(PXA1)과 바로 연결될 수 있다. 즉, 상기 제3 화소 영역(PXA3)의 일측은 상기 제1 화소 영역(PXA1)의 일측과 접할 수 있다.
상기 제3 주변 영역(PPA3)은 상기 제3 화소 영역(PXA3)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제3 주변 영역(PPA3)은 상기 제3 화소 영역(PXA3)을 둘러싸되, 상기 제1 화소 영역(PXA1)과 상기 제3 화소 영역(PXA3)이 연결되는 부분에는 제공되지 않을 수 있다. 본 발명의 일 실시예에 있어서, 상기 제3 주변 영역(PPA3) 또한 상기 제1 방향(DR1)으로 연장된 가로부와, 상기 제2 방향(DR2)으로 연장된 세로부를 포함할 수 있다. 상기 제3 주변 영역(PPA3)의 세로부 또한 상기 제1 화소 영역(PXA1)의 상기 제1 방향(DR1)에서 서로 이격된 한 쌍으로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 영역(A1)의 상기 제1 주변 영역(PPA1)의 가로부의 중간 지점에서 상기 제2 방향(DR2)을 따라 연장되는 가상의 중심선을 기준으로, 상기 제3 영역(A3)은 상기 제2 영역(A2)과 선대칭되는 형상을 가질 수 있다. 이러한 경우, 상기 제3 영역(A3)에 제공되는 각 구성 요소의 배치 관계는 일부 배선을 제외하고는 실질적으로 상기 제2 영역(A2)에서와 동일할 수 있다.
따라서, 상기 기판(SUB)은 상기 제2 방향(DR2)으로 상기 제1 영역(A1)에서 상기 제2 영역(A2) 및 상기 제3 영역(A3)이 돌출된 형상을 가질 수 있다. 또한, 상기 제2 영역(A2) 및 상기 제3 영역(A3)이 이격되어 배치되므로, 상기 기판(SUB)은 상기 제2 영역(A2) 및 상기 제3 영역(A3) 사이가 함몰된 형상을 가질 수 있다. 즉, 상기 기판(SUB)은 상기 제2 영역(A2) 및 상기 제3 영역(A3) 사이에 노치(notch)를 구비할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 주변 영역(PPA1)의 세로부들은 각각 상기 제2 주변 영역(PPA2) 및 상기 제3 주변 영역(PPA3)의 세로부들 중 일부와 연결될 수 있다. 예를 들면, 상기 제1 주변 영역(PPA1)의 좌측 세로부 및 상기 제2 주변 영역(PPA2)의 좌측 세로부는 연결될 수 있다. 또한, 상기 제1 주변 영역(PPA1)의 좌측 세로부 및 상기 제2 주변 영역(PPA2)의 좌측 세로부의 폭(W4; 이하, '제4 폭'이 함)은 동일할 수 있다. 상기 제1 주변 영역(PPA1)의 우측 세로부 및 상기 제3 주변 영역(PPA3)의 우측 세로부의 폭(W5; 이하, '제5 폭'이라 함)은 동일할 수 있다.
상기 제4 폭(W4)은 상기 제5 폭(W5)과 상이할 수 있으며, 예를 들면, 상기 제4 폭(W4)은 상기 제5 폭(W5)보다 작을 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판(SUB)은 부가 주변 영역(APA)을 더 포함할 수 있다. 상기 부가 주변 영역(APA)은 상기 제1 화소 영역(PXA1), 상기 제2 주변 영역(PPA2), 및 상기 제3 주변 영역(PPA3)에 인접하여 제공될 수 있다. 예를 들면, 상기 부가 주변 영역(APA)은 상기 제2 주변 영역(PPA2) 및 상기 제3 주변 영역(PPA3)을 연결할 수 있다. 예를 들면, 상기 부가 주변 영역(APA)은 상기 제2 주변 영역(PPA2)의 우측 세로부 및 상기 제3 주변 영역(PPA3)의 좌측 세로부를 연결할 수 있다. 즉, 상기 부가 주변 영역(APA)은 상기 제2 영역(A2) 및 상기 제3 영역(A3) 사이의 상기 제1 화소 영역(PXA1)의 변에 제공될 수 있다.
상기 화소들(PXL)은 상기 기판(SUB) 상의 상기 화소 영역들(PXA)에, 즉, 상기 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3)에 제공될 수 있다. 각 화소(PXL)는 영상을 표시하는 최소 단위로서, 상기 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3)에 복수 개의 화소들(PXL)이 제공될 수 있다. 상기 화소들(PXL)은 광을 출사하는 표시 소자를 포함할 수 있다. 예를 들면, 상기 표시 소자는 액정 표시 소자(liquid crystal display device, LCD device), 전기 영동 표시 소자(electrophoretic display device, EPD device), 전기 습윤 표시 소자(electrowetting display device, EWD device), 및 유기 발광 표시 소자(organic light emitting display device, OLED device) 중 어느 하나일 수 있다. 한편, 하기에서는 설명의 편의를 위하여 상기 표시 소자로 상기 유기 발광 표시 소자를 예로서 설명한다.
상기 화소들(PXL) 각각은 적색, 녹색, 및 청색 중 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 화소들(PXL) 각각은 시안, 마젠타, 옐로우, 화이트 등의 색을 출사할 수도 있다.
상기 화소들(PXL)은 상기 제1 화소 영역(PXA1)에 배치된 제1 화소들(PXL1), 상기 제2 화소 영역(PXA2)에 배치된 제2 화소들(PXL2), 상기 제3 화소 영역(PXA3)에 배치된 제3 화소들(PXL3)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 각각 복수개로 제공되어 상기 제1 방향(DR1)으로 연장된 행과 상기 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 상기 제1 내지 제3 화소들(PXL1, PXL2, PXL3)의 배열 형태는 특별히 한정되는 것은 아니며 다양한 형태로 배열될 수 있다.
상기 제2 영역(A2) 및 상기 제3 영역(A3)에서, 상기 제2 화소들(PXL2) 및 상기 제3 화소들(PXL3)의 수는 행에 따라 달라질 수 있다. 예를 들면, 상기 제2 영역(A2) 및 상기 제3 영역(A3)에 있어서, 상기 경사를 가지는 사선의 변으로 이루어진 모서리에 대응하는 행에 배치된 상기 제2 화소들(PXL2) 및 상기 제3 화소들(PXL3)의 수는 직선의 변으로 이루어진 모서리에 대응하는 행에 배치된 상기 제2 화소들(PXL2) 및 상기 제3 화소들(PXL3)의 수보다 작을 수 있다. 또한, 상기 행 내에 배치된 상기 제2 화소들(PXL2) 및 상기 제3 화소들(PXL3)의 수는 상기 행의 길이가 짧아질수록 감소할 수 있다. 따라서, 상기 제2 화소들(PXL2) 및 상기 제3 화소들(PXL3)을 연결하는 배선의 길이가 짧아질 수 있다.
상기 구동부는 상기 배선부를 통해 각 화소에 신호를 제공하며, 이에 따라 상기 각 화소(PXL)의 구동을 제어할 수 있다.
상기 구동부는 스캔 배선을 따라 각 화소(PXL)에 스캔 신호를 제공하는 스캔 구동부들(SDV1, SDV2, SDV3; 이하 SDV), 발광 제어 배선을 따라 각 화소(EXL)에 발광 제어 신호를 제공하는 발광 구동부들(EDV1, EDV2, EDV3; 이하 EDV), 및 데이터 배선을 따라 각 화소(PXL)에 데이터 신호를 제공하는 데이터 구동부(DDV), 및 타이밍 제어부(미도시)를 포함할 수 있다. 상기 타이밍 제어부는 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 및 상기 데이터 구동부(DDV)를 제어할 수 있다.
본 발명의 일 실시예에 있어서, 상기 스캔 구동부들(SDV)은 상기 제1 화소들(PXL1)에 연결된 제1 스캔 구동부(SDV1), 상기 제2 화소들(PXL2)에 연결된 제2 스캔 구동부(SDV2), 상기 제3 화소들(PXL3)에 연결된 제3 스캔 구동부(SDV3)를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 상기 발광 구동부들(EDV)은 상기 제1 화소들(PXL1)에 연결된 제1 발광 구동부(EDV1), 상기 제2 화소들(PXL2)에 연결된 제2 발광 구동부(EDV2), 상기 제3 화소들(PXL3)에 연결된 제3 발광 구동부(EDV3)를 포함할 수 있다.
상기 제1 스캔 구동부(SDV1)는 상기 제1 주변 영역(PPA1) 중 세로부에 배치될 수 있다. 상기 제1 주변 영역(PPA1)의 세로부는 상기 제1 화소 영역(PXA1)에서 상기 제1 방향(DR1)을 따라 서로 이격된 한 쌍으로 제공되므로, 상기 제1 스캔 구동부(SDV1)는 상기 제1 주변 영역(PPA1)의 세로부 중 적어도 어느 한 쪽에 배치될 수 있다. 상기 제1 스캔 구동부(SDV1)는 상기 제1 주변 영역(PPA1)의 길이 방향을 따라 길게 연장될 수 있다.
이와 유사한 방식으로 상기 제2 스캔 구동부(SDV2)는 제2 주변 영역(PPA2)에, 상기 제3 스캔 구동부(SDV3)는 상기 제3 주변 영역(PPA3)에 배치될 수 있다.
상기 제1 발광 구동부(EDV1) 또한, 상기 제1 스캔 구동부(SDV1)와 유사하게, 상기 제1 주변 영역(PPA1) 중 세로부에 배치될 수 있다. 상기 제1 발광 구동부(EDV1)는 상기 제1 주변 영역(PPA1)의 세로부 중 적어도 어느 한 쪽에 배치될 수 있다. 상기 제1 발광 구동부(EDV1)는 상기 제1 주변 영역(PPA1)의 길이 방향을 따라 길게 연장될 수 있다.
이와 유사한 방식으로, 상기 제2 발광 구동부(EDV2)는 상기 제2 주변 영역(PPA2)에, 상기 제3 발광 구동부(EDV3)은 상기 제3 주변 영역(PPA3)에 배치될 수 있다.
상기 데이터 구동부(DDV)는 상기 제1 주변 영역(PPA1)에 배치될 수 있다. 특히 상기 데이터 구동부(DDV)는 상기 제1 주변 영역(PPA1)의 상기 가로부에 배치될 수 있다. 상기 데이터 구동부(DDV)는 상기 제1 주변 영역(PPA1)의 폭 방향을 따라 길게 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스캔 구동부들(SDV), 상기 발광 구동부들(EDV), 및/또는 상기 데이터 구동부(DDV)의 위치는 필요에 따라 서로 바뀔 수 있다.
상기 타이밍 제어부(미도시)는 다양한 방식으로 상기 제1 내지 제3 스캔 구동부들(SDV1, SDV2, SDV3), 상기 제1 내지 제3 발광 구동부들(EDV1, EDV2, EDV3), 및 상기 데이터 구동부(DDV)에 배선을 통해 연결될 수 있다. 상기 타이밍 제어부가 배치되는 위치는 특별히 한정되는 것은 아니다. 예를 들어, 상기 타이밍 제어부는 인쇄 회로 기판 상에 실장되어, 가요성 인쇄 회로 기판을 통해 상기 제1 내지 제3 스캔 구동부들(SDV1, SDV2, SDV3), 상기 제1 내지 제3 발광 구동부들(EDV1, EDV2, EDV3), 및 상기 데이터 구동부(DDV)와 연결될 수 있으며, 상기 인쇄 회로 기판은 상기 기판(SUB)의 일측, 또는 상기 기판(SUB)의 배면 등 다양한 위치에 배치될 수 있다.
상기 전원 공급부는 적어도 하나의 전원 공급 배선(ELVDD, ELVSS)을 포함할 수 있다. 예를 들면, 상기 전원 공급부는 제1 전원 공급 배선(ELVSS) 및 제2 전원 공급 배선(ELVDD)을 포함할 수 있다. 상기 제1 전원 공급 배선(ELVSS) 및 상기 제2 전원 공급 배선(ELVDD)은 상기 제1 화소(PXL1), 상기 제2 화소(PXL2) 및 상기 제3 화소(PXL3)에 전원을 공급할 수 있다.
상기 제1 전원 공급 배선(ELVSS) 및 상기 제2 전원 공급 배선(ELVDD) 중 하나, 예를 들면, 상기 제2 전원 공급 배선(ELVDD)은 적어도 상기 제1 주변 영역(PPA1)의 일변, 상기 제2 주변 영역(PPA2)의 일변, 및 상기 제3 주변 영역(PPA3)의 일변에 대응하도록 배치될 수 있다. 예를 들면, 상기 제2 전원 공급 배선(ELVDD)은 상기 제1 주변 영역(PPA1)의 상기 데이터 구동부(DDV)가 배치된 영역에 배치될 수 있다. 또한, 상기 제1 전원 공급 배선(ELVSS)은 상기 제1 주변 영역(PPA1)에서 상기 제2 방향(DR1)을 따라 연장될 수 있다.
상기 제1 전원 공급 배선(ELVSS) 및 상기 제2 전원 공급 배선(ELVDD) 중 다른 하나, 예를 들면, 상기 제1 전원 공급 배선(ELVSS)은 상기 제1 주변 영역(PPA1)의 상기 데이터 구동부(DDV)가 배치된 영역을 제외한 상기 제1 화소 영역(PXA1), 상기 제2 화소 영역(PXA2) 및 상기 제3 화소 영역(PXA3)을 에워싸도록 배치될 수 있다. 예를 들면, 상기 제1 전원 공급 배선(ELVSS)은 상기 제1 주변 영역(PPA1)의 좌측 세로부, 상기 제2 주변 영역(PPA2), 상기 제3 주변 영역(PPA3), 상기 부가 주변 영역(APA) 및 상기 제2 주변 영역(PPA2)의 우측 세로부를 따라 연장된 형상을 가질 수 있다.
상기에서는 상기 제2 전원 공급 배선(ELVDD)이 상기 제1 주변 영역(PPA1) 중 상기 제1 화소 영역(PXA1)의 일변에 대응하여 배치되고, 상기 제1 전원 공급 배선(ELVSS)이 나머지 주변 영역들(PPA)에 배치됨을 예로서 설명하였으나, 이에 한정되는 것은 아니다.
상기 제2 전원 공급 배선(ELVDD)에 인가되는 전압은 상기 제1 전원 공급 배선(ELVSS)에 인가되는 전압보다 높을 수 있다.
한편, 상기 제2 화소 영역(PXA2)에 제공되는 제2 스캔 배선의 길이 및 상기 제3 화소 영역(PXA3)에 제공되는 제3 스캔 배선의 길이는 상기 제1 화소 영역(PXA1)에 제공되는 제1 스캔 배선의 길이와 상이하다. 마찬가지로, 상기 제2 화소 영역(PXA2)에 연결되는 제2 발광 제어 배선의 길이 및 상기 제3 화소 영역(PXA3)에 연결되는 제3 발광 제어 배선의 길이는 상기 제1 화소 영역(PXA1)에 연결되는 제1 발광 제어 배선의 길이와 상이하다. 각 화소 영역(PXA)에 제공되는 배선들의 길이 차이는 각 화소 영역(PXA) 별로 로드(load) 값의 차이를 야기할 수 있다.
본 발명의 일 실시예에 있어서, 각 화소 영역(PXA) 별로 상기 로드 값의 차이를 보상하기 위해 각 화소 영역(PXA)에 대응하는 상기 주변 영역(PPA)에 더미부(DMP)를 가지거나 가지지 않음으로써 기생 커패시턴스가 다른 구조가 채용될 수 있다. 본 발명의 실시예에 있어서, 상기 더미부(DMP)는 상기 제2 주변 영역(PPA2)과 상기 제3 주변 영역(PPA3)에 각각 배치될 수 있으나, 이에 한정되는 것은 아니다. 이러한 상기 더미부(DMP)에 대해서는 도 8을 참조하여 후술한다.
도 3은 도 1의 표시 장치에서 화소들 및 구동부의 실시예를 나타낸 블록도이다. 도 3에 있어서, 편의를 위해, 제1 전원인 ELVSS는 도 1의 제1 전원 공급 배선(ELVSS)과 동일한 참조 부호를 사용하고, 제2 전원인 ELVDD는 도 1의 제2 전원 공급 배선(ELVDD)과 동일한 참조 부호를 사용하였다.
도 1 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 화소들(PXL), 구동부, 및 배선부를 포함할 수 있다.
상기 화소들(PXL)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)을 포함하고, 상기 구동부는 제1 내지 제3 스캔 구동부(SDV1, SDV2, SDV3), 제1 내지 제3 발광 구동부(EDV1, EDV2, EDV3), 데이터 구동부(DDV), 및 타이밍 제어부(TC)를 포함할 수 있다. 도 3에 있어서, 상기 제1 내지 제3 스캔 구동부(SDV1, SDV2, SDV3), 상기 제1 내지 제3 발광 구동부(EDV1, EDV2, EDV3), 상기 데이터 구동부(DDV), 및 상기 타이밍 제어부(TC)의 위치는 설명의 편의를 위해 설정된 것으로, 실제 표시 장치를 구현할 때는 상기 표시 장치 내에서의 다른 위치에 배치될 수 있다. 예를 들어, 상기 데이터 구동부(DDV)는 제1 영역(A1)보다 제2 영역(A2) 및 제3 영역(A3)에 인접한 영역에 배치되었으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 데이터 구동부(DDV)는 상기 제1 영역(A1)에 인접한 영역에 배치될 수도 있음은 물론이다.
상기 배선부는 상기 구동부의 신호를 각 화소(PXL)에 제공하며, 스캔 배선들, 데이터 배선들(D1 ~ Dm), 발광 제어 배선들, 제1 전원 공급 배선(도 1의 ELVSS 참고), 제2 전원 공급 배선(도 1의 ELVDD 참조) 및 초기화 전원 배선(미도시)을 포함할 수 있다. 상기 스캔 배선들은 상기 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 각각 연결된 제1 내지 제3 스캔 배선들(S11 ~ S1n, S21 ~ S22, S31 ~ S32)을 포함하고, 상기 발광 제어 배선들은 상기 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 각각 연결된 제1 내지 제3 발광 제어 배선들(E11 ~ E1n, E21 ~ E22, E31 ~ E32)을 포함할 수 있다. 상기 데이터 배선들(D1 ~ Dm)과 상기 제1 및 제2 전원 공급 배선(ELVSS, ELVDD)은 상기 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 각각에 연결될 수 있다.
상기 제1 화소들(PXL1)은 제1 화소 영역(PXA1)에 배치된다. 상기 제1 화소들(PXL1)은 상기 제1 스캔 배선들(S11 ~ S2n), 상기 제1 발광 제어 배선들(E11 ~ E1n), 및 상기 데이터 배선들(D1 ~ Dm)에 연결될 수 있다. 상기 제1 화소들(PXL1)은 상기 제1 스캔 배선들(S11 ~ S1n)로부터 스캔 신호가 공급될 때 상기 데이터 배선들(D1 ~ Dm)로부터 데이터 신호를 공급받는다. 상기 데이터 신호를 공급받은 상기 제1 화소들(PXL1)은 상기 제2 전원 공급 배선(ELVSS)에 인가된 제2 전원(ELVDD)으로부터 유기 발광 소자(OLED)를 경유하여 제1 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
제2 화소들(PXL2)은 제2 화소 영역(PXA2)에 배치된다. 상기 제2 화소들(PXL2)은 제2 스캔 배선들(S21 ~ S22), 제2 발광 제어 배선들(E21 ~ E22), 및 상기 데이터 배선(D1 ~ Dm)에 연결된다. 상기 제2 화소들(PXL2)은 상기 제2 스캔 배선들(S21 ~ S22)로부터 스캔 신호가 공급될 때 상기 데이터 배선들(D1 ~ Dm)로부터 데이터 신호를 공급받는다. 상기 데이터 신호를 공급받은 상기 제2 화소들(PXL2)은 상기 제2 전원(ELVDD)으로부터 상기 유기 발광 소자를 경유하여 상기 제1 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
상기 제3 화소들(PXL3)은 제3 발광 영역(PXA3)에 배치된다. 상기 제3 화소들(PXL3)은 상기 제3 스캔 배선들(S31 ~ S32), 상기 제3 발광 제어 배선들(E31 ~ E32), 및 상기 데이터 배선(D1 ~ Dm)에 연결된다. 상기 제3 화소들(PXL3)은 상기 제3 스캔 배선들(S31 ~ S32)로부터 스캔 신호가 공급될 때 상기 데이터 배선들(D1 ~ Dm)로부터 데이터 신호를 공급받는다. 상기 데이터 신호를 공급받은 상기 제3 화소들(PXL3)은 상기 제2 전원(ELVDD)으로부터 상기 유기 발광 소자를 경유하여 상기 제1 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
상기 제1 스캔 구동부(SDV1)는 상기 타이밍 제어부(TC)로부터의 제1 게이트 제어 신호(GCS1)에 대응하여 상기 제1 스캔 배선들(S11 ~ S1n)로 스캔 신호를 공급할 수 있다. 일 예로, 상기 제1 스캔 구동부(SDV1)는 상기 제1 스캔 배선들(S11 ~ S1n)로 상기 스캔 신호를 순차적으로 공급할 수 있다. 상기 제1 스캔 배선들(S11 ~ S1n)로 상기 스캔 신호가 순차적으로 공급되면, 상기 제1 화소들(PXL1)이 수평 라인 단위로 순차적으로 선택될 수 있다.
제2 스캔 구동부(SDV2)는 상기 타이밍 제어부(TC)로부터의 제2 게이트 제어 신호(GCS2)에 대응하여 상기 제2 스캔 배선들(S21, S22)로 스캔 신호를 공급할 수 있다. 일 예로, 상기 제2 스캔 구동부(SDV2)는 상기 제2 스캔 배선들(S21, S22)로 상기 스캔 신호가 순차적으로 공급되면, 상기 제2 화소들(PXL2)이 수평 라인 단위로 순차적으로 선택될 수 있다.
상기 제3 스캔 구동부(SDV3)는 상기 타이밍 제어부(TC)로부터의 제3 게이트 제어 신호(GCS3)에 대응하여 상기 제3 스캔 배선들(S31, S32)로 스캔 신호를 공급할 수 있다. 일 예로, 상기 제3 스캔 구동부(SDV)는 상기 제3 스캔 배선들(S31, S32)로 상기 스캔 신호가 공급되면, 상기 제3 화소들(PXL3)이 수평 라인 단위로 순차적으로 선택될 수 있다.
상기 제1 발광 구동부(EDV1)는 상기 타이밍 제어부(TC)로부터의 제4 게이트 제어 신호(GCS4)에 대응하여 상기 제1 발광 제어 배선들(E11 ~ E1n)로 발광 제어 신호를 공급할 수 있다. 일 예로, 상기 제1 발광 구동부(EDV1)는 상기 제1 발광 제어 배선들(E11 ~ E1n)로 상기 발광 제어 신호를 순차적으로 공급할 수 있다.
여기서, 상기 발광 제어 신호는 상기 스캔 신호보다 넓은 폭으로 설정될 수 있다. 일 예로, i(i는 자연수)번째 제1 발광 제어 배선(E1i)으로 공급되는 발광 제어 신호는 i-1번째 제1 스캔 배선(S1i-1)으로 공급되는 스캔 신호 및 i번째 제1 스캔 배선(S1i)으로 공급되는 스캔 신호와 적어도 일부 기간 중첩되도록 공급될 수 있다.
제2 발광 구동부(EDV2)는 상기 타이밍 제어부(TC)로부터의 제5 게이트 제어 신호(GCS5)에 대응하여 제2 발광 제어 배선들(E21, E22)로 발광 제어 신호를 공급할 수 있다. 일 예로, 상기 제2 발광 구동부(EDV2)는 상기 제2 발광 제어 배선들(E21, E22)로 상기 발광 제어 신호를 순차적으로 공급할 수 있다.
상기 제3 발광 구동부(EDV3)는 상기 타이밍 제어부(TC)로부터의 제6 게이트 제어 신호(GCS6)에 대응하여 제3 발광 제어 배선들(E31, E32)로 발광 제어 신호를 공급할 수 있다. 일 예로, 상기 제3 발광 구동부(EDV3)는 상기 제3 발광 제어 배선들(E31, E32)로 상기 발광 제어 신호를 순차적으로 공급할 수 있다.
추가적으로, 상기 발광 제어 신호는 화소들(PXL)에 포함되는 트랜지스터가 턴-오프될 수 있도록 게이트 오프 전압(예를 들면, 하이 전압)으로 설정되고, 상기 스캔 신호는 상기 화소들(PXL)에 포함되는 트랜지스터가 턴-온(turn-on)될 수 있도록 게이트 온 전압(예를 들면, 로우 전압)으로 설정될 수 있다.
상기 데이터 구동부(DDV)는 데이터 제어 신호(DCS)에 대응하여 상기 데이터 배선들(D1 ~ Dm)로 데이터 신호를 공급할 수 있다. 상기 데이터 배선들(D1 ~ Dm)로 공급된 상기 데이터 신호는 상기 스캔 신호에 의하여 선택된 화소들(PXL)로 공급될 수 있다.
상기 타이밍 제어부(TC)는 외부로부터 공급되는 타이밍 신호들에 기초하여 생성된 게이트 제어 신호들(GCS1 내지 GCS6)을 상기 스캔 구동부들(SDV) 및 상기 발광 구동부들(EDV)로 공급하고, 상기 데이터 제어 신호(DCS)를 상기 데이터 구동부(DDV)로 공급할 수 있다.
상기 게이트 제어 신호들(GCS1 내지 GCS6) 각각에는 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 상기 스타트 펄스는 첫번째 스캔 신호 또는 첫번째 발광 제어 신호의 타이밍을 제어할 수 있다. 상기 클럭 신호들은 상기 스타트 펄스를 쉬프트시키기 위하여 사용될 수 있다.
상기 데이터 제어 신호(DCS)에는 소스 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 상기 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어할 수 있다. 상기 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용될 수 있다.
상기한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치는 서로 다른 면적을 갖는 영역들(A1, A2, A3)에 화소들(PXL)이 제공될 수 있다. 상기 화소들(PXL)에 신호를 제공하는 상기 스캔 배선들(S11 ~ S1n, S21 ~ S22, S31 ~ S32) 및 상기 발광 제어 배선들(E11 ~ E1n, E21 ~ E22, E31 ~ E32)의 길이는 상기 영역들(A1, A2, A3), 상세하게는 상기 화소 영역들(PXA)의 면적에 따라 달라질 수 있다. 예를 들어, 상기 제1 화소 영역(PXA1)에서의 제1 폭(W1, 도1 참조)은 상기 제2 화소 영역(PXA2)에서의 제2 폭(W2, 도 1 참조) 보다 길다. 이에 따라, 상기 스캔 배선들(S11 ~ S1n, S21 ~ S22, S31 ~ S32) 및 상기 발광 제어 배선(E11 ~ E1n, E21 ~ E22, E31 ~ E32)이 폭 방향을 따라 연장되는 경우, 상기 제1 스캔 배선들(S11 ~ S1n) 및 상기 제1 발광 제어 배선들(E11 ~ E1n)의 길이는 각각 상기 제2 스캔 배선들(S21, S22) 및 상기 제2 발광 제어 배선들(E21, E22)의 길이보다 길다. 상기 스캔 배선들(S11 ~ S1n, S21 ~ S22, S31 ~ S32) 의 길이 차이 및 상기 발광 제어 배선들(E11 ~ E1n, E21 ~ E22, E31 ~ E32)의 길이 차이는 상기 스캔 배선들(S11 ~ S1n, S21 ~ S22, S31 ~ S32) 및 상기 발광 제어 배선들(E11 ~ E1n, E21 ~ E22, E31 ~ E32)의 로드 값의 차이를 야기할 수 있다. 즉, 상기 제1 스캔 배선들(S11 ~ S1n)의 로드 값이 상기 제2 스캔 배선들(S21, S22)의 로드 값보다 클 수 있다. 또한, 상기 제1 발광 제어 배선들(E11 ~ E1n)의 로드 값이 상기 제2 발광 제어 배선(E21, E22)의 로드 값보다 클 수 있다. 상기 데이터 신호의 전압 강하는 상기 제1 화소 영역(PXA1)의 상기 제1 화소들(PXL1)과 상기 제2 화소 영역(PXA2)의 상기 제2 화소들(PXL2) 사이의 휘도 차이를 발생시킬 수 있다. 본 발명의 일 실시예에 있어서, 상기 제3 화소 영역(PXA3)의 상기 제3 화소들(PXL3)은 상기 제2 화소들(PXL2)과 동일한 형태로 제공될 수 있으므로, 상기 제3 화소들(PXL3)에 대한 설명을 생략한다.
도 4는 도 3에 도시된 제1 화소의 실시예를 나타내는 등가 회로도이다. 도 4에서는 설명의 편의를 위해, 제j 데이터 배선(Dj) 및 i번째 제1 스캔 배선(S1i)에 접속된 화소를 도시하였다.
도 3 및 도 4를 참조하면, 본 발명의 실시예에 의한 제1 화소(PXL1)는 유기 발광 소자(OLED), 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7) 및 스토리지 커패시터(Cst)를 구비할 수 있다.
상기 유기 발광 소자(OLED)의 애노드 전극은 제6 트랜지스터(T6)를 경유하여 상기 제1 트랜지스터(T1)에 접속되고, 캐소드 전극은 제1 전원(ELVSS)에 접속될 수 있다. 상기 유기 발광 소자(OLED)는 상기 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성할 수 있다.
상기 유기 발광 소자(OLED)로 전류가 흐를 수 있도록 제2 전원(ELVDD)은 상기 제1 전원(ELVSS)보다 높은 전압으로 설정될 수 있다.
상기 제7 트랜지스터(T7)는 초기화 전원(Vint)과 상기 유기 발광 소자(OLED)의 애노드 전극 사이에 접속된다. 그리고, 상기 제7 트랜지스터(T7)의 게이트 전극은 i+1번째 제1 스캔 배선(S1i+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 상기 i+1번째 제1 스캔 배선(S1i+1)으로 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 상기 유기 발광 소자(OLED)의 애노드 전극으로 공급한다. 여기서, 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다.
상기 제6 트랜지스터(T6)는 상기 제1 트랜지스터(T1)와 상기 유기 발광 소자(OLED) 사이에 접속된다. 그리고, 상기 제6 트랜지스터(T6)의 게이트 전극은 i번째 제1 발광 제어 배선(E1i)에 접속된다. 이와 같은 상기 제6 트랜지스터(T6)는 상기 i번째 제1 발광 제어 배선(E1i)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제5 트랜지스터(T5)는 상기 제1 전원(ELVDD)과 상기 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 상기 제5 트랜지스터(T5)의 게이트 전극은 상기 i번째 제1 발광 제어 배선(E1i)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 상기 i번째 제1 발광 제어 배선(E1i)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
상기 제1 트랜지스터(T1; 구동 트랜지스터)의 제1 전극은 상기 제5 트랜지스터(T5)를 경유하여 제1 전원(ELVDD)에 접속되고, 제2 전극은 상기 제6 트랜지스터(T6)를 경유하여 상기 유기 발광 소자(OLED)의 애노드 전극에 접속된다. 그리고, 상기 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이와 같은 상기 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 상기 제1 전원(ELVDD)으로부터 상기 유기 발광 소자(OLED)를 경유하여 상기 제2 전원(ELVSS)으로 흐르는 전류량을 제어한다.
제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1) 사이에 접속된다. 그리고, 상기 제3 트랜지스터(T3)의 게이트 전극은 상기 i번째 제1 스캔 배선(S1i)에 접속된다. 이와 같은 상기 제3 트랜지스터(T3)는 상기 i번째 제1 스캔 배선(S1i)으로 스캔 신호가 공급될 때 턴-온되어 상기 제1 트랜지스터(T1)의 제2 전극과 상기 제1 노드(N1)를 전기적으로 접속시킬 수 있다. 따라서, 상기 제3 트랜지스터(T3)가 턴-온 될 때 상기 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제4 트랜지스터(T4)는 상기 제1 노드(N1)와 상기 초기화 전원(Vint) 사이에 접속된다. 그리고, 상기 제4 트랜지스터(T4)의 게이트 전극은 i-1번째 제1 스캔 배선(S1i-1)에 접속된다. 이와 같은 상기 제4 트랜지스터(T4)는 상기 i-1번째 제1 스캔 배선(S1i-1)으로 스캔 신호가 공급될 때 턴-온되어 상기 제1 노드(N1)로 상기 초기화 전원(Vint)의 전압을 공급한다.
제2 트랜지스터(T2)는 상기 제j 데이터 배선(Dj)과 상기 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 그리고, 상기 제2 트랜지스터(T2)의 게이트 전극은 상기 i번째 제1 스캔 배선(S1i)에 접속된다. 이와 같은 상기 제2 트랜지스터(T2)는 상기 i번째 제1 스캔 배선(S1i)으로 스캔 신호가 공급될 때 턴-온되어 상기 제j 데이터 배선(Dj)과 상기 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킨다.
상기 스토리지 커패시터(Cst)는 상기 제1 전원(ELVDD)과 상기 제1 노드(N1) 사이에 접속된다. 이와 같은 상기 스토리지 커패시터(Cst)는 상기 데이터 신호 및 상기 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
한편, 제2 화소(PXL2) 및 제3 화소(PXL3)는 상기 제1 화소(PXL1)와 동일한 회로로 구현될 수 있다. 따라서, 상기 제2 화소(PXL2) 및 상기 제3 화소(PXL3)에 대하여 상세한 설명은 생략하기로 한다.
도 5는 도 4에 도시된 제1 화소를 상세하게 도시한 평면도이고, 도 6은 도 5의 Ⅰ ~ Ⅰ'선에 따른 단면도이며 도 7은 도 5의 II-II'선에 따른 단면도이다. 도 5 내지 도 7에서는 제1 화소 영역(PXA1)에 배치된 i번째 행 및 j번째 열에 배치된 하나의 제1 화소(PXL1)를 기준으로, 상기 하나의 제1 화소(PXL1)에 연결된 세 개의 제1 스캔 배선(S1i-1, S1i, S1i+1), 제1 발광 제어 배선(E1i), 전원 배선(PL), 및 데이터 배선(Dj)을 도시하였다. 도 5 내지 도 7에 있어서, 설명의 편의를 위해, i-1번째 행의 제1 스캔 배선을 "i-1번째 제1 스캔 배선(S1i-1)"으로, i번째 행의 제1 스캔 배선을 "i번째 제1 스캔 배선(S1i)"으로, i+1번째 행의 제1 스캔 배선을 "i+1번째 제1 스캔 배선(S1i+1)"으로, i번째 행의 발광 제어 배선을 "발광 제어 배선(E1i)"으로, j번째 열의 데이터 배선을 "데이터 배선(Dj)"으로, 그리고, j번째 열의 전원 배선을 "전원 배선(PL)"으로 표시한다.
도 4 내지 도 7을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 배선부, 및 화소부들, 예를 들면, 제1 화소들(PXL1)을 포함할 수 있다.
상기 기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 상기 기판(SUB)은 경성(rigid) 기판일 수 있다. 예를 들면, 상기 기판(SUB)은 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
또한, 상기 기판(SUB)은 가요성(flexible) 기판일 수도 있다. 여기서, 상기 기판(SUB)은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 상기 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 상기 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있으며, 섬유 강화플라스틱(FRP, Fiber reinforced plastic) 등을 포함할 수도 있다.
상기 배선부는 상기 제1 화소들(PXL1) 각각에 신호를 제공하며, 제1 스캔 배선(S1i-1, S1i, S1i+1), 데이터 배선(Dj), 발광 제어 배선(E1i), 전원 배선(PL), 및 초기화 전원 배선(IPL)을 포함할 수 있다.
상기 제1 스캔 배선(S1i-1, S1i, S1i+1)은 상기 제1 방향(DR1)으로 연장될 수 있다. 상기 제1 스캔 배선(S1i-1, S1i, Si+1)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 순차적으로 배열된 i-1번째 제1 스캔 배선(S1i-1), i번째 제1 스캔 배선(S1i), 및 i+1번째 제1 스캔 배선(S1i+1)을 포함할 수 있다. 상기 제1 스캔 배선(S1i-1, S1i, S1i+1)에는 스캔 신호가 인가될 수 있다. 예를 들면, 상기 i-1번째 제1 스캔 배선(S1i-1)에는 i-1 번째 스캔 신호가 인가될 수 있고, 상기 i번째 제1 스캔 배선(S1i)에는 i번째 스캔 신호가 인가될 수 있으며, 상기 i+1번째 제1 스캔 배선(S1i+1)에는 i+1번째 스캔 신호가 인가될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 화소들(PXL1) 각각으로 상기 스캔 신호를 제공하기 위해 세 개의 상기 제1 스캔 배선(S1i-1, S1i, Si+1)을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 화소들(PXL1) 각각은 두 개의 제1 스캔 배선(S1i-1, S1i)을 통해 상기 스캔 신호가 인가될 수 있다. 이러한 경우, 상기 두 개의 제1 스캔 배선(S1i-1, S1i) 중 i번째 제1 스캔 배선(S1i)은 두 개의 배선으로 분기될 수 있으며, 분기된 i번째 제1 스캔 배선들(S1i)은 서로 다른 트랜지스터에 연결될 수 있다. 예를 들어, 상기 i번째 제1 스캔 배선(S1i)은 상기 i-1번째 제1 스캔 배선(S1i-1)과 인접한 상부 i번째 제1 스캔 배선, 및 상기 상부 i번째 제1 스캔 배선보다 상기 i-1번째 제1 스캔 배선(S1i-1)과의 거리가 먼 하부 i번째 제1 스캔 배선을 포함할 수 있다.
상기 발광 제어 배선(E1i)은 상기 제1 방향(DR1)으로 연장되며 상기 i번째 제1 스캔 배선(S1i)과 상기 i+1번째 제1 스캔 배선(S1i+1) 사이에서 상기 i번째 제1 스캔 배선(S1i) 및 상기 i+1번째 스캔 배선(S1i+1)과 이격되도록 배치된다. 상기 발광 제어 배선(E1i)에는 발광 제어 신호가 인가된다.
상기 데이터 배선(Dj)은 상기 제2 방향(DR2)으로 연장되며 상기 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다. 상기 데이터 배선(Dj)에는 데이터 신호가 인가될 수 있다.
상기 전원 배선(PL)은 상기 제2 방향(DR2)을 따라 연장될 수 있다. 상기 전원 배선(PL)은 상기 데이터 배선(Dj)과 이격되도록 배치될 수 있다. 상기 전원 배선(PL)에는 제2 전원(도 3의 ELVDD 참고)이 인가될 수 있다.
상기 초기화 전원 배선(IPL)은 상기 제1 방향(DR1)을 따라 연장될 수 있다. 상기 초기화 전원 배선(PL)은 상기 i+1번째 스캔 배선(S1i+1)과 다음 행 화소의 i-1번째 스캔 배선(S1i-1) 사이에 제공될 수 있다. 상기 초기화 전원 배선(IPL)에는 초기화 전원(Vint)이 인가될 수 있다.
상기 제1 화소들(PXL1) 각각은 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7), 스토리지 커패시터(Cst), 및 유기 발광 소자(OLED)를 포함할 수 있다.
상기 제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 및 제1 컨택 배선(CNL1)을 포함할 수 있다.
상기 제1 게이트 전극(GE1)은 제3 트랜지스터(T3)의 제3 드레인 전극(DE3) 및 제4 트랜지스터(T4)의 제4 드레인 전극(DE4)과 연결될 수 있다. 상기 제1 컨택 배선(CNL1)은 상기 제1 게이트 전극(GE1)과, 상기 제3 드레인 전극(DE3) 및 제4 드레인 전극(DE4) 사이를 연결할 수 있다. 상기 제1 컨택 배선(CNL1)의 일 단은 제1 컨택 홀(CH1)을 통해 상기 제1 게이트 전극(GE1)과 연결되고, 그 타 단은 제2 컨택 홀(CH2)을 통해 상기 제3 드레인 전극(DE3)과 상기 제4 드레인 전극(DE4)에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 액티브 패턴(ACT1)과 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 상기 불순물이 도핑된 반도체층으로 이루어지며, 상기 제1 액티브 패턴(ACT1)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
상기 제1 액티브 패턴(ACT1)은 소정 방향으로 연장된 바(bar) 형상을 가지며, 연장된 길이 방향을 따라 복수 회 절곡된 형상을 가질 수 있다. 상기 제1 액티브 패턴(ACT1)은 평면 상에서 볼 때 상기 제1 게이트 전극(GE1)과 중첩할 수 있다. 상기 제1 액티브 패턴(ACT1)이 길게 형성됨으로써 상기 제1 트랜지스터(T1)의 채널 영역이 길게 형성될 수 있다. 이에 따라, 상기 제1 트랜지스터(T1)에 인가되는 게이트 전압의 구동 범위가 넓어지게 된다. 이로 인해, 이후 상기 유기 발광 소자(OLED)에서 방출되는 빛의 계조를 세밀하게 제어할 수 있다.
상기 제1 소스 전극(SE1)은 상기 제1 액티브 패턴(ACT1)의 일 단에 연결될 수 있다. 또한, 상기 제1 소스 전극(SE1)은 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)과 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)과 연결될 수 있다. 상기 제1 드레인 전극(DE1)은 상기 제1 액티브 패턴(ACT1)의 타 단에 연결될 수 있다. 또한, 상기 제1 드레인 전극(DE1)은 상기 제3 트랜지스터(T3)의 제3 소스 전극(SE3)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결될 수 있다.
상기 제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 상기 제2 드레인 전극(DE2)을 포함할 수 있다.
상기 제2 게이트 전극(GE2)은 상기 i번째 제1 스캔 배선(S1i)에 연결될 수 있다. 상기 제2 게이트 전극(GE2)은 상기 i번째 제1 스캔 배선(S1i)의 일부로 제공되거나 상기 i번째 제1 스캔 배선(S1i)으로부터 돌출된 형상으로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제2 액티브 패턴(ACT2), 상기 제2 소스 전극(SE2), 및 상기 제2 드레인 전극(DE2)은 상기 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)은 상기 불순물이 도핑된 반도체층으로 이루어지며, 상기 제2 액티브 패턴(ACT2)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제2 액티브 패턴(ACT2)은 상기 제2 게이트 전극(GE2)과 중첩된 부분에 해당된다. 상기 제2 액티브 패턴(ACT2)은 상기 제2 게이트 전극(GE2)과 중첩된 부분에 해당한다. 상기 제2 소스 전극(SE2)은 일 단이 상기 제2 액티브 패턴(ACT2)에 연결되고 타 단이 제6 컨택 홀(CH6)을 통해 상기 데이터 배선(Dj)에 연결된다. 상기 제2 드레인 전극(DE2)은 일 단이 상기 제2 액티브 패턴(ACT2)에 연결되고 타 단이 상기 제1 트랜지스터(T1)의 상기 제1 소스 전극(SE1)과 상기 제5 트랜지스터(T5)의 상기 제5 드레인 전극(DE5)과 연결된다.
상기 제3 트랜지스터(T3)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 상기 제3 트랜지스터(T3)는 제3a 트랜지스터(T3a)와 제3b 트랜지스터(T3b)를 포함할 수 있다. 상기 제3a 트랜지스터(T3a)는 제3a 게이트 전극(GE3a), 제3a 액티브 패턴(ACT3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)을 포함할 수 있다. 상기 제3b 트랜지스터(T3b)는 제3b 게이트 전극(GE3b), 제3b 액티브 패턴(ACT3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)을 포함할 수 있다. 하기에서는, 상기 제3a 게이트 전극(GE3a)과 상기 제3b 게이트 전극(GE3b)을 제3 게이트 전극(GE3)으로, 상기 제3a 액티브 패턴(ACT3a)과 상기 제3b 액티브 패턴(ACT3b)을 제3 액티브 패턴(ACT3)으로, 상기 제3a 소스 전극(SE3a)과 상기 제3b 소스 전극(SE3b)을 제3 소스 전극(SE3)으로, 그리고 상기 제3a 드레인 전극(DE3a)과 상기 제3b 드레인 전극(DE3b)을 제3 드레인 전극(DE3)으로 지칭한다.
상기 제3 게이트 전극(GE3)은 상기 i번째 제1 스캔 배선(S1i)에 연결될 수 있다. 상기 제3 게이트 전극(GE3)은 상기 i번째 제1 스캔 배선(S1i)의 일부로 제공되거나 상기 i번째 제1 스캔 배선(S1i)으로부터 돌출된 형상으로 제공된다.
상기 제3 액티브 패턴(ACT3), 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)은 상기 불순물이 도핑된 반도체층으로 이루어지며, 상기 제3 액티브 패턴(ACT3)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제3 액티브 패턴(ACT3)은 상기 제3 게이트 전극(GE3)과 중첩된 부분에 해당한다. 상기 제3 소스 전극(SE3)의 일 단은 상기 제3 액티브 패턴(ACT3)에 연결될 수 있다. 상기 제3 소스 전극(SE3)의 타 단은 상기 제1 트랜지스터(T1)의 상기 제1 드레인 전극(DE1)과 상기 제6 트랜지스터(T6)의 상기 제6 소스 전극(SE6)에 연결될 수 있다. 상기 제3 드레인 전극(DE3)의 일단은 상기 제3 액티브 패턴(ACT3)에 연결될 수 있다. 상기 제3 드레인 전극(DE3)의 타단은 상기 제4 트랜지스터(T4)의 상기 제4 드레인 전극(DE4)에 연결될 수 있다. 또한, 상기 제3 드레인 전극(DE3)은 상기 제1 컨택 배선(CNL1), 상기 제2 컨택 홀(CH2) 및 상기 제1 컨택 홀(CH1)을 통해 상기 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결될 수 있다.
상기 제4 트랜지스터(T4)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 상기 제4 트랜지스터(T4)는 제4a 트랜지스터(T4a)와 제4b 트랜지스터(T4b)를 포함할 수 있다. 상기 제4a 트랜지스터(T4a)는 제4a 게이트 전극(GE4a), 제4a 액티브 패턴(ACT4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)을 포함하고, 상기 제4b 트랜지스터(T4b)는 제4b 게이트 전극(GE4b), 제4b 액티브 패턴(ACT4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)을 포함할 수 있다. 하기에서는, 상기 제4a 게이트 전극(GE4a)과 상기 제4b 게이트 전극(GE4b)을 제4 게이트 전극(GE4)으로, 상기 제4a 액티브 패턴(ACT4a)과 상기 제4b 액티브 패턴(ACT4b)을 제4 액티브 패턴(ACT4)으로, 상기 제4a 소스 전극(SE4a)과 상기 제4b 소스 전극(SE4b)을 제4 소스 전극(SE4)으로, 그리고 상기 제4a 드레인 전극(DE4a)과 상기 제4b 드레인 전극(DE4b)을 제4 드레인 전극(DE4)으로 지칭한다.
상기 제4 게이트 전극(GE4)은 상기 i-1번째 제1 스캔 배선(S1i-1)에 연결될 수 있다. 상기 제4 게이트 전극(GE4)은 상기 i-1번째 제1 스캔 배선(S1i-1)의 일부로 제공되거나 상기 i-1번째 제1 스캔 배선(S1i-1)으로부터 돌출된 형상으로 제공될 수 있다.
상기 제4 액티브 패턴(ACT4), 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4)은 상기 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4)은 상기 불순물이 도핑된 반도체층으로 이루어지며, 상기 제4 액티브 패턴(ACT4)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제4 액티브 패턴(ACT4)은 상기 제4 게이트 전극(GE4)과 중첩된 부분에 해당한다.
상기 제4 소스 전극(SE4)의 일 단은 상기 제4 액티브 패턴(ACT4)에 연결될 수 있다. 상기 제4 소스 전극(SE4)의 타 단은 i-1번째 행의 제1 화소(PXL1)의 초기화 전원 배선(IPL) 및 상기 i-1번째 행의 상기 제1 화소(PXL1)의 제7 트랜지스터(T7)의 제7 드레인 전극(DE7)에 연결될 수 있다. 상기 제4 소스 전극(SE4)과 상기 초기화 전원 배선(IPL) 사이에 보조 연결 배선(AUX)이 제공될 수 있다. 상기 보조 연결 배선(AUX)의 일 단은 제9 컨택 홀(CH9)을 통해 상기 제4 소스 전극(SE4)과 연결될 수 있다. 상기 보조 연결 배선(AUX)의 타 단은 상기 i-1번째 행의 상기 제1 화소(PXL1)의 제8 컨택 홀(CH8)을 통해 상기 i-1번째 행의 제1 화소(PXL1)의 상기 초기화 전원 배선(IPL)에 연결될 수 있다. 상기 제4 드레인 전극(DE4)의 일 단은 상기 제4 액티브 패턴(ACT4)에 연결될 수 있다. 상기 제4 드레인 전극(DE4)의 타 단은 상기 제3 트랜지스터(T3)의 상기 제3 드레인 전극(DE3)에 연결된다. 상기 제4 드레인 전극(DE4)은 또한 상기 제1 컨택 배선(CNL1), 상기 제2 콘택 홀(CH2) 및 상기 제1 콘택 홀(CH1)을 통해 상기 제1 트랜지스터(T1)의 상기 제1 게이트 전극(GE1)에 연결된다.
상기 제5 트랜지스터(T5)는 제5 게이트 전극(GE5), 제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 상기 제5 드레인 전극(DE5)를 포함할 수 있다.
상기 제5 게이트 전극(GE5)는 상기 발광 제어 배선(E1i)에 연결될 수 있다. 상기 제5 게이트 전극(GE5)는 상기 발광 제어 배선(E1i)의 일부로 제공되거나 상기 발광 제어 배선(E1i)으로부터 돌출된 형상으로 제공될 수 있다. 상기 제5 액티브 패턴(ACT5), 상기 제5 소스 전극(SE5), 및 상기 제5 드레인 전극(DE5)은 상기 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성된다. 예를 들면, 상기 제5 소스 전극(SE5) 및 상기 제5 드레인 전극(DE5)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어진다. 상기 제5 액티브 패턴(ACT5)은 상기 제5 게이트 전극(GE5)과 중첩된 부분에 해당한다. 상기 제5 소스 전극(SE5)의 일 단은 상기 제5 액티브 패턴(ACT5)에 연결될 수 있다. 상기 제5 소스 전극(SE5)의 타 단은 제5 컨택 홀(CH5)을 통해 상기 전원 배선(PL)에 연결될 수 있다. 상기 제5 드레인 전극(DE5)의 일 단은 상기 제5 액티브 패턴(ACT5)에 연결될 수 있다. 상기 제5 드레인 전극(DE5)의 타 단은 상기 제1 트랜지스터(T1)의 상기 제1 소스 전극(SE1) 및 상기 제2 트랜지스터(T2)의 상기 제2 드레인 전극(DE2)에 연결될 수 있다.
상기 제6 트랜지스터(T6)는 제6 게이트 전극(GE6), 제6 액티브 패턴(ACT6), 상기 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)을 포함할 수 있다.
상기 제6 게이트 전극(GE6)은 상기 발광 제어 배선(E1i)에 연결될 수 있다. 상기 제6 게이트 전극(GE6)은 상기 발광 제어 배선(E1i)의 일부로서 제공되거나 상기 발광 제어 배선(E1i)으로부터 돌출된 형상으로 제공될 수 있다. 상기 제6 액티브 패턴(ACT6), 상기 제6 소스 전극(SE6), 및 상기 제6 드레인 전극(DE6)은 상기 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성된다. 예를 들면, 상기 제6 소스 전극(SE6) 및 상기 제6 드레인 전극(DE6)은 상기 불순물이 도핑된 반도체층으로 이루어지며, 상기 제6 액티브 패턴(ACT6)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제6 액티브 패턴(ACT6)은 상기 제6 게이트 전극(GE6)과 중첩된 부분에 해당한다. 상기 제6 소스 전극(SE6)의 일 단은 상기 제6 액티브 패턴(ACT6)에 연결될 수 있다. 상기 제6 소스 전극(SE6)의 타 단은 상기 제1 트랜지스터(T1)의 상기 제1 드레인 전극(DE1) 및 상기 제3 트랜지스터(T3)의 상기 제3 소스 전극(SE3)에 연결될 수 있다. 상기 제6 드레인 전극(DE6)의 일 단은 상기 제6 액티브 패턴(ACT6)에 연결될 수 있다. 상기 제6 드레인 전극(DE6)의 타 단은 상기 제7 트랜지스터(T7)의 제7 소스 전극(SE7)에 연결될 수 있다.
상기 제7 트랜지스터(T7)는 제7 게이트 전극(GE7), 제7 액티브 패턴(ACT7), 상기 제7 소스 전극(SE7), 및 상기 제7 드레인 전극(DE7)을 포함할 수 있다.
상기 제7 게이트 전극(GE7)은 상기 i+1번째 제1 스캔 배선(S1i+1)에 연결될 수 있다. 상기 제7 게이트 전극(GE7)은 상기 i+1번째 제1 스캔 배선(S1i+1)이 일부로 제공되거나 상기 i+1번째 제1 스캔 배선(S1i)으로부터 돌출된 형상으로 제공될 수 있다. 상기 제7 액티브 패턴(ACT7), 상기 제7 소스 전극(SE7), 및 상기 제7 드레인 전극(DE7)은 상기 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 상기 제7 소스 전극(SE7) 및 상기 제7 드레인 전극(DE7)은 상기 불순물이 도핑된 반도체 층으로 이루어지며, 상기 제7 액티브 패턴(ACT7)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제7 액티브 패턴(ACT7)은 상기 제7 게이트 전극(GE7)과 중첩되는 부분에 해당한다. 상기 제7 소스 전극(SE7)의 일 단은 상기 제7 액티브 패턴(ACT7)에 연결될 수 있다. 상기 제7 소스 전극(SE7)의 타 단은 상기 제6 트랜지스터(T6)의 상기 제6 드레인 전극(DE6)에 연결될 수 있다. 상기 제7 드레인 전극(DE7)의 일 단은 상기 제7 액티브 패턴(ACT7)에 연결될 수 있다. 상기 제7 드레인 전극(DE7)의 타 단은 상기 초기화 전원 배선(IPL)에 연결될 수 있다. 또한, 상기 제7 드레인 전극(DE7)은 i+1번째 행에 배치된 제1 화소(PXL1)의 제4 트랜지스터(T4)의 제4 소스 전극(SE4)에 연결될 수 있다. 상기 제7 드레인 전극(DE7)과 상기 i+1번째 행에 배치된 제1 화소(PXL1)의 상기 제4 트랜지스터(T4)의 상기 제4 소스 전극(SE4)은 상기 보조 배선(AUX), 상기 제8 컨택 홀(CH8), 및 상기 제9 컨택홀(CH9)을 통해 연결될 수 있다.
상기 스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함할 수 있다. 상기 하부 전극(LE)은 상기 제1 트랜지스터(T1)의 상기 제1 게이트 전극(GE1)으로 이루어질 수 있다.
상기 상부 전극(UE)은 상기 제1 게이트 전극(GE1)과 중첩하며, 평면 상에서 볼 때 상기 하부 전극(LE)을 커버할 수 있다. 상기 상부 전극(UE)과 상기 하부 전극(LE)과의 중첩 면적을 넓힘으로써 상기 스토리지 캐패시터(Cst)의 커패시턴스가 증가될 수 있다. 상기 상부 전극(UE)은 제1 방향(DR1)으로 연장될 수 있다. 본 발명의 일 실시예에 있어서, 상기 상부 전극(UE)에는 상기 제2 전원(ELVDD)과 동일한 레벨의 전압이 인가될 수 있다. 상기 상부 전극(UE)은 상기 제1 게이트 전극(GE1)과 상기 제1 컨택 배선(CNL1)이 연결되는 제1 컨택 홀(CH1)이 형성되는 영역에 개구부(OPN)를 가질 수 있다.
상기 유기 발광 소자(OLED)는 애노드 전극(AD), 캐소드 전극(CD), 및 상기 애노드 전극(AD)과 상기 캐소드 전극(CD) 사이에 제공된 발광층(EML)을 포함할 수 있다.
상기 애노드 전극(AD)은 각 제1 화소(PXL1)에 대응하는 발광 영역 내에 제공될 수 있다. 상기 애노드 전극(AD)은 제7 컨택 홀(CH7) 및 제10 컨택 홀(CH10)을 통해 상기 제7 트랜지스터(T7)의 상기 제7 소스 전극(SE7)과, 상기 제6 트랜지스터(T6)의 상기 제6 드레인 전극(DE6)에 연결될 수 있다. 상기 제7 컨택 홀(CH7)과 상기 제10 컨택 홀(CH10) 사이에는 제2 컨택 배선(CNL2) 및 브릿지 패턴(BRP)이 제공되어 상기 제6 드레인 전극(DE6) 및 상기 제7 소스 전극(SE7)과 상기 애노드 전극(AD)을 연결할 수 있다.
하기에서는, 도 5 내지 도 7을 참조하며, 본 발명의 일 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 설명한다.
상기 기판(SUB) 상에 상기 액티브 패턴(ACT1 ~ ACT7; 이하, ACT라 함)이 제공될 수 있다. 상기 액티브 패턴(ACT)은 상기 제1 액티브 패턴(ACT1) 내지 상기 제7 액티브 패턴(ACT7)을 포함할 수 있다. 상기 제1 액티브 패턴(ACT1) 내지 상기 제7 액티브 패턴(ACT7)은 반도체 소재로 형성될 수 있다.
상기 기판(SUB)과 상기 제1 액티브 패턴(ACT1) 및 상기 제7 액티브 패턴(ACT7) 사이에는 버퍼층(미도시)이 제공될 수 있다.
상기 제1 액티브 패턴(ACT1) 및 상기 제7 액티브 패턴(ACT7)이 제공된 상기 기판(SUB) 상에 게이트 절연층(GI)이 제공될 수 있다.
상기 게이트 절연층(GI) 상에는 상기 i-1번째 제1 스캔 배선(S1i-1), 상기 i번째 제1 스캔 배선(S1i), 상기 발광 제어 배선(Ei), 상기 제1 내지 제7 게이트 전극(GE1 ~ GE7)이 제공될 수 있다. 상기 제1 게이트 전극(GE1)은 상기 스토리지 커패시터(Cst)의 상기 하부 전극(LE)이 될 수 있다. 상기 제2 게이트 전극(GE2)과 상기 제3 게이트 전극(GE3)은 상기 i번째 제1 스캔 배선(S1i)과 일체로 형성될 수 있다. 상기 제4 게이트 전극(GE4)는 상기 i-1번째 제1 스캔 배선(S1i-1)과 일체로 형성될 수 있다. 상기 제5 게이트 전극(GE5)과 상기 제6 게이트 전극(GE6)은 상기 발광 제어 배선(E1i)과 일체로 형성될 수 있다. 상기 제7 게이트 전극(GE7)은 상기 i+1번째 제1 스캔 배선(S1i+1)과 일체로 형성될 수 있다.
상기 i-1번째 제1 스캔 배선(S1i-1) 등이 형성된 상기 기판(SUB) 상에는 제1 절연층(IL1)이 제공될 수 있다.
상기 제1 절연층(IL1) 상에는 상기 스토리지 커패시터(Cst)의 상기 상부 전극(UE) 및 상기 초기화 전원 배선(IPL)이 제공될 수 있다. 상기 상부 전극(UE)은 상기 하부 전극(LE)를 커버할 수 있다. 상기 상부 전극(UE)은 상기 제1 절연층(IL1)을 사이에 두고 상기 하부 전극(LE)과 함께 상기 스토리지 커패시터(Cst)를 구성할 수 있다.
상기 상부 전극(UE) 및 상기 초기화 전원 배선(IPL)이 배치된 상기 기판(SUB) 상에 제2 절연층(IL2)이 제공될 수 있다.
상기 제2 절연층(IL2) 상에는 상기 데이터 배선(Dj), 상기 전원 배선(PL), 상기 제1 및 제2 컨택 배선(CNL1, CNL2), 및 상기 보조 연결 배선(AUX)이 제공될 수 있다.
상기 데이터 배선(Dj)은 상기 게이트 절연층(GI), 상기 제1 및 제2 절연층(IL1, IL2)을 순차적으로 관통하는 상기 제6 컨택 홀(CH6)을 통해 상기 제2 소스 전극(SE2)에 연결될 수 있다.
상기 전원 배선(PL)은 상기 제2 절연층(IL2)을 관통하는 제3 및 제4 컨택 홀(CH3, CH4)을 통해 상기 스토리지 커패시터(Cst)의 상기 상부 전극(UE)에 연결될 수 있다. 상기 전원 배선(PL)은 또한 상기 게이트 절연층(GI), 상기 제1 및 제2 절연층(IL1, IL2)을 순차적으로 관통하는 상기 제5 컨택 홀(CH5)을 통해 상기 제5 소스 전극(SE5)에 연결될 수 있다.
상기 제1 컨택 배선(CNL1)은 상기 제1 및 제2 절연층(IL1, IL2)을 순차적으로 관통하는 상기 제1 컨택홀(CH1)을 통해 상기 제1 게이트 전극(GE1)에 연결될 수 있다. 또한, 상기 제1 컨택 배선(CNL1)은 상기 게이트 절연층(GI), 상기 제1 및 제2 절연층(IL1, IL2)을 순차적으로 관통하는 상기 제2 컨택 홀(CH2)을 통해 상기 제3 드레인 전극(DE3) 및 상기 제4 드레인 전극(DE4)에 연결될 수 있다.
상기 제2 컨택 배선(CNL2)은 상기 제6 드레인 전극(DE6)과 상기 애노드 전극(AD) 사이에서 상기 제6 드레인 전극(DE6)과 상기 애노드 전극(AD)을 연결하는 매개체로 제공되는 패턴일 수 있다. 상기 제2 컨택 배선(CNL2)은 상기 게이트 절연층(GI), 상기 제1 및 제2 절연층(IL1, IL2)을 순차적으로 관통하는 상기 제7 컨택 홀(CH7)을 통해 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 연결될 수 있다.
상기 보조 연결 배선(AUX)은 상기 제2 절연층(IL2)을 관통하는 상기 제8 컨택 홀(CH8)을 통해 상기 초기화 전원 배선(IPL)에 연결될 수 있다. 또한, 상기 보조 연결 배선(AUX)은 상기 게이트 절연층(GI), 상기 제1 및 제2 절연층(IL1, IL2)을 순차적으로 관통하는 상기 제9 컨택 홀(CH9)을 통해 상기 제4 소스 전극(SE4) 및 상기 i-1번째 행에 배치된 상기 제1 화소(PXL1)의 상기 제7 드레인 전극(DE7)에 연결될 수 있다.
상기 데이터 배선(Dj) 등이 배치된 상기 기판(SUB) 상에는 제3 절연층(IL3)이 제공될 수 있다.
상기 제3 절연층(IL3) 상에는 상기 브릿지 패턴(BRP)이 제공될 수 있다. 상기 브릿지 패턴(BRP)은 상기 제3 절연층(IL3)을 관통하는 상기 제10 컨택 홀(CH10)을 통해 상기 제2 컨택 배선(CNL2)에 연결될 수 있다.
상기 브릿지 패턴(BRP)이 배치된 상기 기판(SUB) 상에는 보호층(PSV)이 제공될 수 있다.
상기 보호층(PSV) 상에는 상기 애노드 전극(AD)이 제공될 수 있다. 상기 애노드 전극(AD)은 상기 보호층(PSB)을 관통하는 제11 컨택 홀(CH11)을 통해 상기 브릿지 패턴(BRP)에 연결될 수 있다. 상기 브릿지 패턴(BRP)은 상기 제10 컨택 홀(CH10)을 통해 상기 제2 컨택 배선(CNL2)에 연결되어 있으므로, 상기 애노드 전극(AD)은 상기 브릿지 패턴(BRP) 및 상기 제2 컨택 배선(CNL2)을 통해 최종적으로 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 연결될 수 있다.
상기 애노드 전극(AD)이 형성된 상기 기판(SUB) 상에는 각 제1 화소(PXL1)에 대응하도록 제1 화소 영역(도 1의 PXA1 참고)을 구획하는 화소 정의막(PDL)이 제공될 수 있다. 상기 화소 정의막(PDL)은 상기 애노드 전극(AD)의 상면을 노출하며 상기 제1 화소(PXL1)의 둘레를 따라 상기 기판(SUB)으로부터 돌출될 수 있다.
상기 화소 정의막(PDL)에 의해 둘러싸인 상기 제1 화소 영역(PXA1)에는 상기 발광층(EML)이 제공되며, 상기 발광층(EML) 상에는 상기 캐소드 전극(CD)이 제공될 수 있다.
상기 화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 화소 정의막(PDL)은 폴리스티렌(polystyrene), 폴리메틸메타아크릴레이트(PMMA, polymethylmethacrylate), 폴리아크릴로니트릴(PAN, polyacrylonitrile), 폴리아미드(PA, polyamide), 폴리이미드(PI, polyimide), 폴리아릴에테르(PAE, polyarylether), 헤테로사이클릭 폴리머(heterocyclic polymer), 파릴렌(parylene), 에폭시(epoxy), 벤조시클로부텐(BCB, benzocyclobutene), 실록산계 수지(siloxane based resin) 및 실란계 수지(silane based resin) 중 적어도 하나를 포함할 수 있다.
상기 발광층(EML)은 상기 애노드 전극(AD)의 노출된 표면 상에 배치될 수 있다. 상기 발광층(EML)은 적어도 광 생성층(light generation layer, LGL)을 포함하는 다층 박막 구조를 가질 수 있다. 예를 들면, 상기 발광층(EML)은 정공을 주입하는 정공 주입층(hole injection layer, HIL), 정공의 수송성이 우수하고 상기 광 생성층에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer, HTL), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 상기 광 생성층, 상기 광 생성층에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer, HBL), 전자를 상기 광 생성층으로 원활히 수송하기 위한 전자 수송층(electron transport layer, ETL), 및 전자를 주입하는 전자 주입층(electron injection layer, EIL)을 구비할 수 있다.
상기 광 생성층에서 생성되는 광의 색상은 적색(red), 녹색(grean), 청색(blue) 및 백색(white) 중 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 상기 발광층(EML)의 상기 광 생성층에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로(yellow) 중 하나일 수도 있다.
상기 정공 주입층, 상기 정공 수송층, 상기 정공 억제층, 상기 전자 수송층 및 상기 전자 주입층은 서로 인접하는 발광 영역들에서 연결되는 공통막일 수 있다.
상기 캐소드 전극(CD) 상에는 상기 캐소드 전극(CD)을 커버하는 봉지막(SLM)이 제공될 수 있다.
상기 봉지막(SLM)은 상기 발광 소자(OLED)로 산소 및 수분이 침투하는 것을 방지할 수 있다. 상기 봉지막(SLM)은 무기막(미도시)을 포함할 수 있다. 상기 무기막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 티타늄 산화물, 지르코늄 산화물 및 주석 산화물 중 적어도 하나를 포함할 수 있다. 상기 봉지막(SLM)은 상기 제1 내지 제3 영역(도 1의 A1 ~ A3 참고) 각각의 제1 내지 제3 화소 영역(도 1의 PXA1, PXA2, PXA3 참고)을 덮으며, 상기 제1 내지 제3 화소 영역(PXA1, PXA2, PXA3)의 외측까지 연장될 수 있다.
본 발명의 일 실시예에 있어서, 제2 화소 영역(PXA2)에 제공된 상기 제2 화소(도 1의 PXL2 참고) 및 상기 제3 화소 영역(PXA3)에 제공되는 제3 화소(도 1의 PXL3 참고)는 상기 제1 화소(PXL1) 실질적으로 동일한 화소 구조는 가지므로, 이에 대한 설명은 생략한다.
도 8은 도 1의 P1에 대응하는 부분을 개념적으로 도시한 평면도이고, 도 9는 도 8의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
설명의 편의를 위해, 도 8 및 도 9에서는 제2 화소 영역(PXA2)에 제공되며 i번째 행 및 k번째 열에 배치된 k번째 제2 화소(PXL2_k)와, 상기 i번째 행 및 k+1번째 열에 배치된 k+1번째 제2 화소(PXL2_k+1)를 기준으로, 상기 두 개의 제2 화소(PXL2_k, PXL2_k+1)에 연결된 세 개의 제2 스캔 배선(S2i-1, S2i, S2i+1), 제2 발광 제어 배선(E2i), 및 두 개의 제2 데이터 배선(DLk, DLk+1)을 도시하였다. 또한, 도 8 및 도 9에서는 설명의 편의를 위해 상기 두 개의 제2 화소들(PXL2_k, PXL2_k+1)과, 상기 두 개의 화소들(PXL2_k, PXL2_k+1)과 수직 방향으로 동일한 열에 배치되는 더미부(DMP)와, 상기 더미부(DMP)의 외측을 둘러싸는 제1 전원 배선(PL1)을 위주로 도시하였다.
이와 더불어, 도 8 및 도 9에 있어서, 설명의 편의를 위해, i-1번째 행의 제2 스캔 배선을 "i-1번째 제2 스캔 배선(S2i-1)"으로, i번째 행의 제2 스캔 배선을 "i번째 제2 스캔 배선(S2i)"으로, i+1번째 행의 제2 스캔 배선(S2i+1)을 "i+1번째 제2 스캔 배선(S2i+1)"으로, i번째 행의 제2 발광 제어 배선을 "발광 제어 배선(E2i)"으로, k번째 열의 데이터 배선을 "제1 데이터 배선(DLk)"으로, k+1번째 열의 데이터 배선을 "제2 데이터 배선(DLk+1)"으로, k번째 열의 제2 전원 배선을 "k번째 제2 전원 배선(PL2k)"으로, 그리고 k+1번째 열의 제2 전원 배선을 "k+1번째 제2 전원 배선(PL2k+1)"으로 지칭한다.
도 1, 도 8, 및 도 9를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 각 화소 영역(PXA) 별로 로드 값의 차이를 보상하기 위해, 더미부(DMP)를 이용하여 각 화소 영역(PXA) 별로 기생 커패시턴스가 다른 구조가 적용될 수 있다. 제1 화소 영역(PXA1)과 제2 화소 영역(PXA2) 및 제3 화소 영역(PXA3)에서의 스캔 배선들의 로드 값의 차이를 보상하기 위하여, 상기 제1 화소 영역(PXA1)에 대응하는 제1 주변 영역(PPA1)에는 상기 더미부(DMP)가 제공되지 않으며, 상기 제2 화소 영역(PXA2)에 대응하는 제2 주변 영역(PPA2) 및 상기 제3 화소 영역(PXA3)에 대응하는 제3 주변 영역(PPA2)에는 상기 더미부(DMP)가 제공될 수 있다. 또한, 도면에 도시되지 않았으나, 상기 더미부(DMP)는 부가 주변 영역(APA)에도 제공될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 배선부, 및 제2 화소(PXL2_k, PXL2_k+1)를 포함할 수 있다. 상기 배선부는 상기 제2 화소(PXL2_k, PXL2_k+1) 각각에 신호를 제공하는 제2 스캔 배선(S2i-1, S2i, S2i+1), 데이터 배선(DLk, DLk+1), 발광 제어 배선(E2i), 제2 전원 배선(PL2k, PL2k+1), 및 초기화 전원 배선(IPL)을 포함할 수 있다.
상기 제2 스캔 배선(S2i-1, S2i, S2i+1)은 상기 제2 화소 영역(PXA2)에 제공되며 상기 제2 화소(PXL2-1, PXL2-2)로 스캔 신호를 제공할 수 있다. 이때, 상기 제2 스캔 배선(S2i-1, S2i, S2i+1)의 길이는 상기 제1 화소 영역(PXL1)에 제공되는 제1 스캔 배선(도 3의 S11 ~ S1n 참고)의 길이와 상이할 수 있다. 구체적으로, 상기 제2 스캔 배선(S2i-1, S2i, S2i+1)의 길이는 상기 제1 스캔 배선(S11 ~ S1n)의 길이보다 짧을 수 있다.
상기 제2 스캔 배선(S2i-1, S2i, S2i+1)은 기판(SUB) 상에서 제1 방향(DR1)으로 연장될 수 있다. 상기 제2 스캔 배선(S2i-1, S2i, S2i+1)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 순차적으로 배열된 i-1번째 제2 스캔 배선(S2i-1), i번째 제2 스캔 배선(S2i), 및 i+1번째 제2 스캔 배선(S2i+1)을 포함할 수 있다. 상기 제2 스캔 배선(S2i-1, S2i, S2i+1)에는 상기 스캔 신호가 인가될 수 있다.
상기 발광 제어 배선(E2i)은 상기 제1 방향(DR1)으로 연장될 수 있다. 상기 발광 제어 배선(E2i)은 평면 상에서 볼 때 상기 i번째 제2 스캔 배선(S2i)과 상기 i+1번째 제2 스캔 배선(S2i+1) 사이에서 배치될 수 있다. 상기 발광 제어 배선(E2i)에는 발광 제어 신호가 인가될 수 있다.
상기 데이터 배선(DLk, DLk+1)은 상기 기판(SUB) 상에서 제2 방향(DR2)으로 연장될 수 있다. 상기 데이터 배선(DLk, DLk+1)은 상기 제1 방향(DR1)을 따라 순차적으로 배열된 제1 데이터 배선(DLk) 및 제2 데이터 배선(DLk+1)을 포함할 수 있다. 상기 데이터 배선(DLk, DLk+1)에는 데이터 신호가 인가될 수 있다.
상기 제2 전원 배선(PL2k, PL2k+1)은 상기 제2 방향(DR2)을 따라 연장되며, 상기 데이터 배선(DLk, DLk+1)과 이격되도록 배치될 수 있다. 상기 제2 전원 배선(PL2k, PL2k+1)은 상기 제1 방향(DR1)을 따라 순차적으로 배열된 k번째 제2 전원 배선(PL2k) 및 k+1번째 제2 전원 배선(PL2k+1)을 포함할 수 있다. 상기 제2 전원 배선(PL2k, PL2k+1)에는 제2 전원(도 3의 ELVDD)이 인가될 수 있다.
상기 초기화 전원 배선(IPL)은 상기 제1 방향(DR1)을 따라 연장되며, 초기화 전원(도 3의 Vint 참고)이 인가될 수 있다.
상기 제2 화소(PXL2_k, PXL2_k+1)은 상기 제2 스캔 배선(S2i-1, S2i, S2i+1)과 상기 제1 데이터 배선(DLk)에 배치된 k번째 제2 화소(PXL2_k)와, 상기 제2 스캔 배선(S2i-1, S2i, S2i+1)과 상기 제2 데이터 배선(DLk+1)에 배치된 k+1번째 제2 화소(PXL2_k+1)를 포함할 수 있다.
상기 k번째 제2 화소(PXL2_k)와 상기 k+1번째 제2 화소(PXL2_k+1) 각각은 유기 발광 소자(OLED), 제1 내지 제7 트랜지스터(T1 ~ T7), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 및 제1 컨택 배선(CNL1)을 포함할 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함할 수 있다.
제3 트랜지스터(T3)는 제3 게이트 전극(GE3), 제3 액티브 패턴(ACT3), 제3 소스 전극(SE3), 및 제3 드레인 전극(DE3)을 포함한다. 상기 제3 트랜지스터(T3)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다.
제4 트랜지스터(T4)는 제4 게이트 전극(GE4), 제4 액티브 패턴(ACT4), 제4 소스 전극(SE4), 및 제4 드레인 전극(DE4)을 포함한다. 상기 제4 트랜지스터(T4)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다.
제5 트랜지스터(T5)는 제5 게이트 전극(GE5), 제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 제5 드레인 전극(DE5)을 포함한다.
제6 트랜지스터(T6)는 제6 게이트 전극(GE6), 제6 액티브 패턴(ACT6), 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)을 포함한다.
상기 제7 트랜지스터(T7)는 제7 게이트 전극(GE7), 제7 액티브 패턴(ACT7), 제7 소스 전극(SE7), 및 제7 드레인 전극(DE7)을 포함한다.
상기 유기 발광 소자(OLED)는 애노드 전극(AD)과, 상기 애노드 전극(AD) 상에 제공된 캐소드 전극(CD), 및 상기 두 전극(AD, CD) 사이에 제공된 발광층(EML)을 포함할 수 있다.
상기 스토리지 커패시터(Cst)는 하부 전극(LE) 및 상기 하부 전극(LE) 상에 제공된 상부 전극(UE)을 포함할 수 있다.
상기 기판(SUB)은 상기 제2 화소(PXL2_k, PXL2_k+1)가 제공되는 상기 제2 화소 영역(PXA2)과, 상기 제2 화소 영역(PXA2)을 둘러싸는 상기 제2 주변 영역(PPA2)을 포함할 수 있다.
상기 제2 주변 영역(PPA2)에는 화소 영역(PXA) 별로 상기 로드 값의 차이를 보상하기 위한 상기 더미부(DMP), 및 상기 더미부(DMP)와 연결된 제1 전원 배선(PL1)이 제공될 수 있다.
상기 더미부(DMP)는 제8 액티브 패턴(ACT8), 연장 배선(ELP1 ~ ELP4), 및 제4 컨택 배선(CNL4)을 포함할 수 있다.
상기 제8 액티브 패턴(ACT8)은 상기 제2 화소(PXL2_k, PXL2_k+1)에 구비된 상기 제1 액티브 패턴ACT1) 내지 상기 제7 액티브 패턴(ACT7)과 동일한 층에 제공될 수 있다. 상기 제8 액티브 패턴(ACT8)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 상기 제8 액티브 패턴(ACT8)은 상기 제2 방향(DR2)으로 연장된 바(bar) 형상을 가지며 상기 제1 방향(DR1)으로 배열될 수 있으나, 이에 한정되지 않는다. 평면 상에서 볼 때 상기 제8 액티브 패턴(ACT8)은 상기 연장 배선(ELP1 ~ ELP4)과 부분적으로 중첩할 수 있다.
상기 연장 배선(ELP1 ~ ELP4, 이하 “ELP”라 함)은 상기 제2 화소 영역(PXA2)에 배치된 상기 제2 스캔 배선(S2i-1, S2i, S2i+1) 및 상기 발광 제어 배선(E2i)이 상기 제2 주변 영역(PPA2)으로 연장된 배선일 수 있다.
상기 연장 배선(ELP)은 상기 제2 화소(PXL2_k, PXL2_k+1)에 연결된 상기 i-1번째 제2 스캔 배선(S2i-1)이 상기 제2 주변 영역(PPA2)으로 연장된 제1 연장 배선(ELP1) 및 상기 제2 화소(PXL2_k, PXL2_k+1)에 연결된 상기 i번째 제2 스캔 배선(S2i)이 상기 제2 주변 영역(PPA2)으로 연장된 제2 연장 배선(ELP2)을 포함할 수 있다. 또한, 상기 연장 배선(ELP)은 상기 제2 화소(PXL2_k, PXL2_k+1)에 연결된 상기 발광 제어 배선(E2i)이 상기 제2 주변 영역(PPA2)으로 연장된 제3 연장 배선(ELP3) 및 상기 제2 화소(PXL2_k, PXL2_k+1_에 연결된 상기 i+1번째 제2 스캔 배선(S2i+1)이 상기 제2 주변 영역(PPA2)으로 연장된 제4 연장 배선(ELP4)을 포함할 수 있다.
상기 제1 연장 배선(ELP1)은 상기 i-1번째 제2 스캔 배선(S2i-1)에 연결되고, 상기 i-1번째 제2 스캔 배선(S2i-1)과 일체로 제공될 수 있다. 상기 제2 연장 배선(ELP2)은 상기 i번째 제2 스캔 배선(S2i)에 연결되고, 상기 i번째 제2 스캔 배선(S2i)과 일체로 제공될 수 있다. 상기 제3 연장 배선(ELP3)은 상기 발광 제어 배선(E2i)에 연결되고, 상기 발광 제어 배선(E2i)과 일체로 제공될 수 있다. 상기 제4 연장 배선(ELP4)은 상기 i+1번째 제2 스캔 배선(S2i+1)에 연결되고, 상기 i+1번째 제2 스캔 배선(S2i+1)과 일체로 제공될 수 있다. 상기 제4 컨택 배선(CNL4)은 상기 제8 액티브 패턴(ACT8)과 상기 연장 배선(ELP) 상에 배치되어, 평면 상에서 볼 때 상기 제8 액티브 패턴(ACT8)과 상기 연장 배선(ELP)에 중첩될 수 있다. 상기 제4 컨택 배선(CNL4)은 제14 컨택 홀(CH14)을 통해 상기 제8 액티브 패턴(ACT8)에 연결될 수 있다.
상기 제2 주변 영역(PPA2)에는 상기 더미부(DMP)의 가장자리를 둘러싸는 상기 제1 전원 배선(PL1)이 제공될 수 있다.
상기 제1 전원 배선(PL1)은 제1 금속층(MTL1)과, 상기 제1 금속층(MTL1) 상에 제공되어 상기 제1 금속층(MTL1)에 연결된 제2 금속층(MTL2)을 포함할 수 있다. 여기서, 상기 제2 금속층(MLT2)은 제3 절연층(IL3)을 관통하여 상기 제1 금속층(MTL1)의 일부를 노출시키는 제12 컨택 홀(CH12)을 통해 상기 제1 금속층(MTL1)에 연결될 수 있다. 본 발명의 일 실시예에서, 상기 제1 전원 배선(PL1)은 저저항을 위해 상기 제1 및 제2 금속층(MTL1, MTL2)을 포함하는 이중 레이어로 구성될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 전원 배선(PL1)은 상기 제1 금속층(MTL1)만을 포함하는 단일 레이어로 구성될 수 있으며 이에 대한 설명은 도 16 및 도 17을 통해 후술한다. 상기 제1 전원 배선(PL1)에는 제1 전원(도 3의 ELVSS 참고)이 인가될 수 있다.
또한, 상기 제2 주변 영역(PPA2)에는 상기 더미부(DMP)와 상기 제2 화소 영역(PXA2)에 사이에 배치된 제3 컨택 배선(CNL3)이 제공될 수 있다. 여기서, 상기 제3 컨택 배선(CNL3)은 상기 더미부(DMP)과 일정 간격 이격될 수 있다.
상기 제3 컨택 배선(CNL3)은 상기 제2 화소 영역(PXA2)의 상기 제2 화소(PXL2_k, PXL2_k+1)에 연결된 상기 제2 전원 배선(PL2k, PL2k+1)의 일측으로부터 연장될 수 있다. 이로 인해, 상기 제3 컨택 배선(CNL3)과 상기 제2 전원 배선(PL2k, PL2k+1)은 전기적으로 연결될 수 있다. 상기 더미부(DMP)에 가장 인접한 상기 제2 화소(PXL2_k, PXL2_k+1)에 연결된 상기 제2 전원 배선(PL2k, PL2k+1)은 상기 제3 컨택 배선(CNL3)에 연결되며 상기 더미부(DMP)에 연결되지 않을 수 있다. 도면 상에서 상기 제2 전원 배선(PL2k, PL2k+1)은 상기 제3 컨택 배선(CNL3)에 연결되어 상기 더미부(DMP)와 전기적으로 분리된 형태로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 전원 배선(PL2k, PL2k+1)은 상기 제3 컨택 배선(CNL3) 없이 상기 더미부(DMP)와 전기적으로 분리된 형태로 제공될 수 있다.
또한, 상기 제2 주변 영역(PPA2)에는 애노드 전극(AD')이 제공될 수 있다. 이하에서는, 상기 제2 화소 영역(PXA2)에 배치되는 상기 애노드 전극(AD)과의 용어 혼동을 방지하기 위해 상기 제2 주변 영역(PPA2)에 배치되는 애노드 전극(AD')을 도전 패턴(AD')으로 지칭하기로 한다.
상기 도전 패턴(AD')은 평면 상에서 볼 때 상기 제1 전원 배선(PL1)과 상기 더미부(DMP)에 중첩될 수 있다. 상기 도전 패턴(AD')은 상기 제2 화소 영역(PXA2)에 배치되는 상기 애노드 전극(AD)과 동일한 레이어에 배치될 수 있다. 상기 도전 패턴(AD')의 일측은 보호층(PSV)을 관통하는 제13 컨택 홀(CH13)을 통해 상기 제1 전원 배선(PL1)의 상기 제2 금속층(MTL2)에 연결될 수 있다. 상기 도전 패턴(AD')의 일측이 상기 제2 금속층(MTL2)에 연결됨에 따라, 상기 제1 전원 배선(PL1)과 상기 도전 패턴(AD')에는 동일한 레벨의 상기 제1 전원(ELVSS)이 인가될 수 있다. 상기 도전 패턴(AD')의 타측은 상기 보호층(PSV)을 관통하는 제16 컨택 홀(CH16)을 통해 제2 브릿지 패턴(BRP2)에 연결될 수 있다.
상기 제2 브릿지 패턴(BRP2)은 상기 도전 패턴(AD')과 상기 더미부(DMP)를 연결하는 매개체로 제공되는 구성 요소일 수 있다. 상기 제2 브릿지 패턴(BRP2)은 평면 상에서 볼 때 상기 도전 패턴(AD')과 상기 더미부(DMP)에 중첩될 수 있다. 상기 제2 브릿지 패턴(BRP2)은 상기 제3 절연층(IL3)을 관통하는 제15 컨택 홀(CH15)을 통해 상기 제4 연결 배선(CNL4)에 연결될 수 있다. 상기 제2 브릿지 패턴(BRP2)의 일측은 상기 제15 컨택 홀(CH15)을 통해 상기 제4 연결 배선(CNL4)에 연결되고, 상기 제2 브릿지 패턴(BRP2)의 타측은 상기 제16 컨택 홀(CH16)을 통해 상기 도전 패턴(AD')에 연결될 수 있다. 상기 제2 브릿지 패턴(BPR2)에 의해 상기 제4 컨택 배선(CNL4)과 상기 도전 패턴(AD')이 전기적으로 연결될 수 있다. 따라서, 상기 도전 패턴(AD')과 상기 제4 컨택 배선(CNL4)에는 동일한 레벨의 상기 제1 전원(ELVSS)이 인가될 수 있다.
여기서, 상기 제4 컨택 배선(CNL4)은 상기 제14 컨택 홀(CH14)을 통해 상기 제8 액티브 패턴(ACT8)에 연결되므로, 상기 제8 액티브 패턴(ACT8)에도 상기 제1 전원(ELVSS)이 인가될 수 있다. 이로 인해, 상기 더미부(DMP)에서 상기 제8 액티브 패턴(ACT8)은 게이트 절연층(GI)을 사이에 두고 상기 연장 배선(ELP)과 중첩되어 기생 커패시터를 형성할 수 있고, 상기 연장 배선(ELP)은 제1 및 제2 절연층(IL1, IL2)을 사이에 두고 상기 제4 컨택 배선(CNL4)과 중첩되어 기생 커패시터를 형성할 수 있다. 상기 더미부(DMP)의 상기 기생 커패시터의 기생 커패시턴스는 상기 제2 화소 영역(PXA2)에 제공된 상기 제2 스캔 배선(S2i-1, S2i, S2i+1) 및/또는 상기 발광 제어 배선(E2i)의 로드 값을 증가시킬 수 있다. 결국, 상기 제2 스캔 배선(S2i-1, S2i, S2i+1)의 로드 값은 제1 화소 영역(PXA1)의 제1 스캔 배선들의 로드 값과 동일하거나 유사해질 수 있다.
본 발명의 일 실시예에 있어서, 상기 연장 배선(ELP)은 상기 제2 화소 영역(PXA2)에 제공된 상기 제2 스캔 배선(S2i-1, S2i, S2i+1) 및 상기 발광 제어 배선(E2i)으로부터 각각 연장된 상기 제1 내지 제4 연장 배선(ELP1, ELP2, ELP3, ELP4)을 포함하도록 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 연장 배선(ELP)은 상기 제2 화소 영역(PAX2)에 제공된 상기 상부 전극(UE) 및 상기 초기화 전원 배선(IPL)과 동일한 레이어에 배치되는 별도의 배선으로 구성될 수 있다. 이러한 경우, 상기 연장 배선(ELP)은 별도의 컨택 전극을 통해 상기 제2 화소 영역(PXA2)에 제공된 상기 제2 스캔 배선(S2i-1, S2i, S2i+1) 및 상기 발광 제어 배선(E2i)과 전기적으로 연결될 수 있다. 상술한 구조의 상기 더미부(DMP)의 상기 연장 배선(ELP)은 상기 게이트 절연층(GI), 상기 제1 및 제2 절연층(IL1, IL2)을 사이에 두고 상기 제8 액티브 패턴(ACT8)에 중첩되어 기생 커패시터를 형성할 수 있다. 상술한 바와 같이, 상기 제2 주변 영역(PPA2)에서 상기 도전 패턴(AD')과 상기 더미부(DMP)에는 동일한 레벨의 상기 제1 전원(ELVSS)이 인가될 수 있다.
일반적으로, 상기 도전 패턴(AD')과 상기 더미부(DMP)에는 상이한 레벨의 전압이 인가될 수 있다. 예를 들어, 상기 도전 패턴(AD')에는 로우 레벨의 상기 제1 전원(ELVSS)이 인가될 수 있고, 상기 더미부(DMP)의 상기 제4 컨택 배선(CNL4)에는 하이 레벨의 제2 전원(도 3의 ELVDD 참고)이 인가될 수 있다. 상기 제2 주변 영역(PPA2)에서 상기 도전 패턴(AD')과 상기 제4 컨택 배선(CNL4)이 중첩됨에 따라, 그 중첩되는 영역에서 상기 도전 패턴(AD')과 상기 제4 컨택 배선(CNL4)의 전압 차이로 인해 상기 더미부와 상기 도전 패턴(AD')이 번트(burnt)되는 현상이 발생할 수 있다. 이는 표시 장치의 불량으로 인식되어 제품의 수율 저하를 초래할 수 있다.
이에, 본 발명의 일 실시예에서는, 상기 도전 패턴(AD')과 상기 더미부(DMP)에 동일한 레벨의 전압이 인가되게 함으로써 상기 도전 패턴(AD')과 상기 더미부(DMP)의 번트(burnt) 불량을 방지할 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미부(DMP)에 의해 형성되는 기생 커패시턴스는 보상하고자 하는 스캔 배선들 및/또는 발광 제어 배선들의 로드 값에 따라 달리 설정될 수 있다.
본 발명의 일 실시예에 있어서, 설명의 편의를 위해 상기 더미부(DMP)는 하나의 형태로 제공되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 더미부(DMP)는 상기 제2 주변 영역(PPA2)의 면적을 늘리지 않는 범위 내에서 복수 개로 제공될 수도 있다.
본 발명의 일 실시예에 있어서, 상기 더미부(DMP)와 상기 도전 패턴(AD')의 접속 관계는 제3 주변 영역(PPA3)에도 동일하게 적용될 수 있으므로, 상기 제3 주변 영역(PPA3)에 대한 설명을 생략한다.
하기에서는, 도 8 및 도 9를 참조하여, 본 발명의 일 실시예에 따른 표시 장치를 적층 순서에 따라 설명한다.
먼저, 상기 기판(SUB) 상에 상기 액티브 패턴(ACT1 ~ ACT8; 이하 ACT라 함)이 제공될 수 있다. 상기 액티브 패턴(ACT)은 반도체 소재로 형성될 수 있다.
상기 액티브 패턴(ACT)이 제공된 상기 기판(SUB) 상에 상기 게이트 절연층(GI)이 제공될 수 있다.
상기 게이트 절연층(GI) 상에 상기 제2 스캔 배선(S2i-1, S2i, S2i+1), 상기 발광 제어 배선(E2i), 상기 제1 내지 제4 연장 배선(ELP1, ELP2, ELP3, ELP4), 및 상기 제1 내지 제7 게이트 전극(GE1 ~ GE7)이 제공될 수 있다.
상기 제1 게이트 전극(GE1)은 상기 스토리지 커패시터(Cst)의 상기 하부 전극(LE)이 될 수 있다. 상기 제2 및 제3 게이트 전극(GE2, GE3)은 상기 i번째 제2 스캔 배선(S2i)에 일체로 형성될 수 있고, 상기 제5 및 제6 게이트 전극(GE5, GE6)은 상기 발광 제어 배선(E2i)에 일체로 형성될 수 있고, 상기 제4 게이트 전극(GE4)은 상기 i-1번째 제2 스캔 배선(S2i-1)에 일체로 형성될 수 있으며, 상기 제7 게이트 전극(GE7)은 상기 i+1번째 제2 스캔 배선(S2i+1)에 일체로 형성될 수 있다.
상기 제1 연장 배선(ELP1)은 상기 i-1번째 제2 스캔 배선(S2i-1)에 연결될 수 있고, 상기 제2 연장 배선(ELP2)은 상기 i번째 제2 스캔 배선(S2i)에 연결될 수 있고, 상기 제3 연장 배선(ELP3)은 상기 발광 제어 배선(E2i)에 연결될 수 있으며, 상기 제4 연장 배선(ELP4)은 상기 i+1번째 제2 스캔 배선(S2i+1)에 연결될 수 있다.
상기 제2 스캔 배선(S2i-1, S2i, S2i+1) 등이 제공된 상기 기판(SUB) 상에 상기 제1 절연층(IL1)이 제공될 수 있다.
상기 제1 절연층(IL1) 상에는 상기 스토리지 커패시터(Cst)의 상기 상부 전극(UE) 및 상기 초기화 전원 배선(IPL)이 제공될 수 있다. 상기 상부 전극(UE)은 상기 하부 전극(LE)을 커버하며, 상기 제1 절연층(IL1)을 사이에 두고 상기 하부 전극(LE)과 함께 상기 스토리지 커패시터(Cst)를 구성할 수 있다.
상기 상부 전극(UE) 등이 제공된 상기 기판(SUB) 상에는 상기 제2 절연층(IL2)이 제공될 수 있다.
상기 제2 절연층(IL2) 상에는 상기 제1 및 제2 데이터 배선(DLk, DLk+1), 상기 제2 전원 배선(PL2k, PL2k+1), 보조 연결 배선(AUX), 상기 제1 내지 제4 컨택 배선(CNL1, CNL2, CNL3, CNL4), 및 상기 제1 금속층(MTL)이 제공될 수 있다.
상기 데이터 배선(DLk, DLk+1)은 상기 게이트 절연층(GI), 상기 제1 및 제2 절연층(IL1, IL2)을 순차적으로 관통하는 제6 컨택홀(CH6)을 통해 대응하는 제2 화소(PXL2_k, PXL2_k+1)의 상기 제2 소스 전극(SE2)에 연결될 수 있다.
상기 제2 전원 배선(PL2k, PL2k+1)은 상기 게이트 절연층(GI), 상기 제1 및 제2 절연층(IL1, IL2)을 순차적으로 관통하는 제5 컨택 홀(CH5)을 통해 대응하는 제2 화소(PXL2_k, PXL2_k+1)의 상기 제5 소스 전극(SE5)에 연결될 수 있다. 또한, 상기 제2 전원 배선(PL2k, PL2k+1)은 상기 제2 절연층(IL2)을 관통하는 제3 및 제4 컨택 홀(CH3, CH4)을 통해 대응하는 제2 화소(PXL2_k, PXL2_k+1)의 상기 상부 전극(UE)에 연결될 수 있다.
상기 보조 연결 배선(AUX)은 상기 제2 절연층(IL2)을 관통하는 제8 컨택 홀(CH8)을 통해 상기 초기화 전원 배선(IPL)에 연결될 수 있다. 또한, 상기 보조 연결 배선(AUX)은 상기 게이트 절연층(GI), 상기 제1 및 제2 절연층(IL1, IL2)을 순차적으로 관통하는 제9 컨택 홀(CH9)을 통해 대응하는 제2 화소(PXL2_k, PXL2_k+1)의 상기 제7 드레인 전극(DE7)에 연결될 수 있다.
상기 제1 컨택 배선(CNL1)은 상기 제1 및 제2 절연층(IL1, IL2)을 순차적으로 관통하는 제1 컨택 홀(CH1)을 통해 대응하는 제2 화소(PXL2_k, PXL2_k+1)의 상기 제1 게이트 전극(GE1)에 연결될 수 있다. 또한, 상기 제1 컨택 배선(CNL1)은 상기 게이트 절연층(GI), 상기 제1 및 제2 절연층(IL1, IL2)을 순차적으로 관통하는 제2 컨택 홀(CH2)을 통해 대응하는 제2 화소(PXL2_k, PXL2_k+1)의 상기 제3 및 제4 드레인 전극(DE3, DE4)에 각각 연결될 수 있다.
제2 컨택 배선(CNL2)은 상기 게이트 절연층(GI), 상기 제1 및 제2 절연층(IL1, IL2)을 순차적으로 관통하는 제7 컨택 홀(CH7)을 통해 대응하는 제2 화소(PXL2_k, PXL2_k+1)의 상기 제6 드레인 전극(DE6) 및 상기 제7 소스 전극(SE7)에 각각 연결될 수 있다.
상기 제3 컨택 배선(CNL3)은 상기 제2 전원 배선(PL2k, PL2k+1)과 일체로 제공되어 상기 제2 전원 배선(PL2k, PL2k+1)에 연결될 수 있다.
상기 제4 컨택 배선(CNL4)은 상기 게이트 절연층(GI), 상기 제1 및 제2 절연층(IL1, IL2)을 순차적으로 관통하는 상기 제14 컨택 홀(CH14)을 통해 상기 제8 액티브 패턴(ACT8)에 연결될 수 있다.
상기 제1 금속층(MTL1)은 상기 제4 컨택 배선(CNL4)에 일정 간격 이격될 수 있다.
상기 데이터 배선(DLk, DLk+1) 등이 제공된 상기 기판(SUB) 상에 상기 제3 절연층(IL3)이 제공될 수 있다.
상기 제3 절연층(IL3) 상에 제1 브릿지 패턴(BRP1), 상기 제2 브릿지 패턴(BRP2), 및 상기 제2 금속층(MTL2)이 제공될 수 있다.
상기 제1 브릿지 패턴(BRP1)은 상기 제3 절연층(IL3)을 관통하는 제10 컨택 홀(CH10)을 통해 상기 제2 컨택 배선(CNL2)에 연결될 수 있다.
상기 제2 브릿지 패턴(BRP2)은 상기 제15 컨택 홀(CH15)을 통해 상기 제4 컨택 배선(CNL4)에 연결될 수 있다.
상기 제2 금속층(MTL2)은 상기 제12 컨택 홀(CH12)을 통해 상기 제1 금속층(MTL1)에 연결될 수 있다.
상기 제1 브릿지 패턴(BRP1) 등이 제공된 상기 기판(SUB) 상에 상기 보호층(PSV)이 제공될 수 있다.
상기 보호층(PSV) 상에 상기 애노드 전극(AD) 및 상기 도전 패턴(AD')이 제공될 수 있다.
상기 애노드 전극(AD)은 상기 보호층(PSV)을 관통하는 제11 컨택 홀(CH11)을 통해 상기 제1 브릿지 패턴(BRP1)에 연결될 수 있다. 상기 애노드 전극(AD)은 상기 제1 브릿지 패턴(BRP1) 및 상기 제2 연결 배선(CNL2)을 통해 최종적으로 대응하는 제2 화소(PXL2_k, PXL2_k+1)의 상기 제6 드레인 전극(DE6) 및 상기 제7 소스 전극(SE7)에 각각 연결될 수 있다.
상기 도전 패턴(AD')은 상기 제16 컨택 홀(CH16)을 통해 상기 제2 브릿지 패턴(BRP2)에 연결될 수 있다. 또한, 상기 도전 패턴(AD')은 상기 제13 컨택 홀(CH13)을 통해 상기 제2 금속층(MTL2)에 연결될 수 있다. 상기 도전 패턴(AD')은 상기 제2 브릿지 패턴(BRP2)을 통해 상기 제4 컨택 배선(CNL4)에 연결될 수 있다. 결국, 상기 제4 컨택 배선(CNL4)과 상기 제2 금속층(MTL2)은 상기 도전 패턴(AD') 및 상기 제2 브릿지 패턴(BRP2)을 통해 전기적으로 연결될 수 있다.
상기 애노드 전극(AD) 등이 제공된 상기 기판(SUB) 상에 상기 제2 화소 영역(PXA2)을 구획하는 화소 정의막(PDL)이 제공될 수 있다.
상기 화소 정의막(PDL)에 의해 둘러싸인 상기 제2 화소 영역(PXA2)에는 상기 발광층(EML)이 제공되며, 상기 발광층(EML) 상에는 상기 캐소드 전극(CD)이 제공될 수 있다.
상기 캐소드 전극(CD) 상에는 상기 캐소드 전극(CD)을 커버하는 봉지막(SLM)이 제공될 수 있다. 상기 봉지막(SLM)은 상기 발광 소자(OLED)로 산소 및 수분이 침투하는 것을 방지할 수 있다. 상기 봉지막(SLM)은 무기막(미도시)을 포함할 수 있다. 상기 무기막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 티타늄 산화물, 지르코늄 산화물 및 주석 산화물 중 적어도 하나를 포함할 수 있다.
도 10 내지 도 15는 도 8에 도시된 제2 화소, 더미부, 제1 전원 배선, 및 애노드 전극을 층별로 개략적으로 도시한 배치도들이다.
우선, 도 8 및 도 10을 참조하면, 기판(도 9의 SUB 참고) 상에 제1 액티브 패턴(ACT1) 내지 제8 액티브 패턴(ACT8)이 제공될 수 있다. 상기 제1 액티브 패턴(ACT1) 내지 상기 제8 액티브 패턴(ACT8)은 동일한 층에 제공되고, 동일한 공정을 통해 형성될 수 있다.
상기 제1 액티브 패턴(ACT1)의 일단은 제1 소스 전극(SE1)과 연결되고, 그 타단은 제1 드레인 전극(DE1)과 연결될 수 있다. 제2 액티브 패턴(ACT2)의 일 단은 제2 소스 전극(SE2)과 연결되고, 그 타 단은 제2 드레인 전극(DE2)과 연결될 수 있다. 제3 액티브 패턴(ACT3)의 일 단은 제3 소스 전극(SE3)과 연결되고, 그 타 단은 제3 드레인 전극(DE3)과 연결될 수 있다. 제4 액티브 패턴(ACT4)의 일 단은 제4 소스 전극(SE4)과 연결되고, 그 타 단은 제4 드레인 전극(DE4)과 연결될 수 있다. 제5 액티브 패턴(ACT5)의 일 단은 제5 소스 전극(SE5)과 연결되고, 그 타 단은 제5 드레인 전극(DE5)과 연결될 수 있다. 제6 액티브 패턴(ACT6)의 일 단은 제6 소스 전극(SE6)과 연결되고, 그 타 단은 제6 드레인 전극(DE5)과 연결될 수 있다. 제7 액티브 패턴(ACT7)의 일 단은 제7 소스 전극(SE7)과 연결되고, 그 타 단은 제7 드레인 전극(DE7)과 연결될 수 있다.
도 8 및 도 11을 참조하면, 게이트 절연층(도 9의 GI 참고)을 사이에 두고 제1 액티브 패턴(ACT1) 내지 제8 액티브 패턴(ACT8) 상에 제2 스캔 배선(S2i-1, S2i, S2i+1), 발광 제어 배선(E2i), 하부 전극(LE), 및 제1 내지 제4 연장 배선(ELP1, ELP2, ELP3, ELP4)이 제공될 수 있다. 상기 제2 스캔 배선(S2i-1, S2i, S2i+1), 상기 발광 제어 배선(E2i), 상기 하부 전극(LE), 및 상기 제1 내지 제4 연장 배선(ELP1, ELP2, ELP3, ELP4)은 동일한 층에 제공되고 동일한 공정을 통해 형성될 수 있다.
여기서, 상기 제2 스캔 배선(S2i-1, S2i, S2i+1)은 i-1번째 제2 스캔 배선(S2i-1), i번째 제2 스캔 배선(S2i), 및 i+1번째 제2 스캔 배선(S2i+1)을 포함할 수 있다. 상기 i-1번째 제2 스캔 배선(S2i-1)에는 제4 게이트 전극(GE4)이 제공되고, 상기 i번째 제2 스캔 배선(S2i)에는 제2 및 제3 게이트 전극(GE2, GE3)이 제공되며, 상기 i+1번째 제2 스캔 배선(S2i+1)에는 제7 게이트 전극(GE7)이 제공될 수 있다.
상기 하부 전극(LE)에는 제1 게이트 전극(GE1)이 제공될 수 있다. 상기 발광 제어 배선(E2i)에는 제5 및 제6 게이트 전극(GE5, GE6)이 제공될 수 있다.
상기 제1 연장 배선(EP1)은 상기 i-1번째 제2 스캔 배선(S2i-1)의 일측으로부터 연장되고, 제2 연장 배선(EP2)은 상기 i번째 제2 스캔 배선(S2i)의 일측으로부터 연장되고, 제3 연장 배선(EP3)은 상기 발광 제어 배선(E2i)의 일측으로부터 연장되며, 상기 제4 연장 배선(EP4)은 상기 i+1번째 제2 스캔 배선(S2ik+1)의 일측으로부터 연장될 수 있다.
도 8 및 도 12를 참조하면, 제1 절연층(도 9의 IL1 참고)을 사이에 두고 제2 스캔 배선(S2i-1, S2i, S2i+1), 발광 제어 배선(E2i), 하부 전극(LE), 및 제1 내지 제4 연장 배선(ELP1, ELP2, ELP3, ELP4) 상에 초기화 전원 배선(IPL) 및 상부 전극(UE)이 제공될 수 있다. 상기 초기화 전원 배선(IPL)과 상기 상부 전극(UE)은 동일한 층에 제공되고 동일한 공정을 통해 형성될 수 있다.
도 8 및 도 13을 참조하면, 제2 절연층(도 9의 IL2 참고)을 사이에 두고 초기화 전원 배선(IPL) 및 상부 전극(UE) 상에 제1 및 제2 데이터 배선(DLk, DLk+1), 제2 전원 배선(PL2k, PL2K+1), 보조 연결 배선(AUX), 제1 내지 제4 컨택 배선(CNL1, CNL2, CNL3, CNL4), 및 제1 금속층(MTL1)이 제공될 수 있다.
상기 제1 및 제2 데이터 배선(DL1, DL2)은 제6 컨택 홀(CH6)을 통해 대응하는 제2 화소(PXL2_k, PXL2_k+1)의 제2 소스 전극(SE2 참고)에 연결될 수 있다.
상기 제2 전원 배선(PL2k, PL2k+1)은 제3 및 제4 컨택 홀(CH3, CH4)을 통해 상부 전극(UE)에 연결될 수 있다. 또한, 상기 제2 전원 배선(PL2k, PL2k+1)은 제5 컨택 홀(CH5)을 통해 대응하는 제2 화소(PXL2_k, PXL2_k+1)의 제5 소스 전극(SE5)에 연결될 수 있다.
상기 보조 연결 배선(AUX)은 제8 컨택 홀(CH8)을 통해 초기화 전원 배선(IPL)에 연결될 수 있다. 또한, 상기 보조 연결 배선(AUX)은 제9 컨택 홀(CH9)을 통해 대응하는 제2 화소(PXL2_k, PXL2_k+1)의 제7 드레인 전극(DE7)에 연결될 수 있다.
상기 제1 컨택 배선(CNL1)은 제1 컨택 홀(CH1)을 통해 대응하는 제2 화소(PXL2_k, PXL2_k+1)의 제1 게이트 전극(GE1)에 연결될 수 있다. 또한, 상기 제1 컨택 배선(CNL2)은 제2 컨택 홀(CH2)을 통해 대응하는 제2 화소(PXL2_k, PXL2_k+1)의 제3 및 제4 드레인 전극(DE3, DE4)에 각각 연결될 수 있다.
상기 제2 컨택 배선(CNL2)은 제7 컨택 홀(CH7)을 통해 대응하는 제2 화소(PXL2_k, PXL2_k+1)의 제6 드레인 전극(DE6) 및 제7 소스 전극(SE7)에 각각 연결될 수 있다.
상기 제3 컨택 배선(CNL3)은 상기 제2 전원 배선(PL2k, PL2k+1)과 일체로 제공되어 상기 제2 전원 배선(PL2k, PL2k+1)에 연결될 수 있다.
상기 제4 컨택 배선(CNL4)은 제14 컨택 홀(CH14)을 통해 제8 액티브 패턴(ACT8)에 연결될 수 있다.
도 8 및 도 14를 참조하면, 제3 절연층(도 9의 IL3 참고)을 사이에 두고 제1 및 제2 데이터 배선(DLk, DLk+1), 제2 전원 배선(PL2k, PL2K+1), 보조 연결 배선(AUX), 제1 내지 제4 컨택 배선(CNL1, CNL2, CNL3, CNL4), 및 제1 금속층(MTL1) 상에 제1 및 제2 브릿지 패턴(BRP1, BRP2)과 제2 금속층(MTL2)이 제공될 수 있다.
상기 제1 브릿지 패턴(BRP1)은 제10 컨택 홀(CH10)을 통해 대응하는 제2 화소(PXL2_k, PLX2_k+1)의 제2 컨택 배선(CNL2)에 연결될 수 있다.
상기 제2 브릿지 패턴(BRP2)은 제15 컨택 홀(CH15)을 통해 제4 컨택 배선(CNL4)에 연결될 수 있다.
상기 제2 금속층(MLT2)은 제12 컨택 홀(CH12)을 통해 제1 금속층(MTL)에 연결될 수 있다.
도 8 및 도 15를 참조하면, 보호층(도 9의 PSV 참고)을 사이에 두고 제1 및 제2 브릿지 패턴(BRP1, BRP2)과 제2 금속층(MTL2) 상에 애노드 전극(AD) 및 도전 패턴(AD')이 제공될 수 있다.
상기 애노드 전극(AD)은 제11 컨택 홀(CH11)을 통해 제1 브릿지 패턴(BRP1)에 연결될 수 있다.
상기 도전 패턴(AD')은 제13 컨택 홀(CH13)을 통해 제2 금속층(MTL2)에 연결될 수 있다. 또한, 상기 도전 패턴(AD')은 제16 컨택 홀(CH16)을 통해 제2 브릿지 패턴(BRP2)에 연결될 수 있다.
도 16은 본 발명의 다른 실시예에 따른 표시 장치의 일부를 도시한 것으로, 도 1의 P1 부분에 대응하는 평면도이고, 도 17은 도 16의 Ⅳ ~ Ⅳ'선에 따른 단면도이다. 중복된 설명을 피하기 위해 상술한 실시예와 상이한 점을 중심으로 설명한다. 본 발명의 다른 실시예에서 특별히 설명하지 않은 부분은 상술한 실시예에 따르며 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 지칭한다.
도 1, 도 16 및 도 17을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 기판(SUB), 배선부, 및 제2 화소(PXL2_k, PXL2_k+1)를 포함할 수 있다.
상기 기판(SUB)은 상기 제2 화소(PXL2_k, PXL2_k+1)가 제공되는 제2 화소 영역(PXA2) 및 상기 제2 화소 영역(PXA2)의 주변에 제공되는 제2 주변 영역(PPA2)을 포함할 수 있다.
상기 배선부는 상기 제2 화소(PXL2_k, PXL2_k+1) 각각에 신호를 제공하는 제2 스캔 배선(S2i-1, S2i, S2i+1), 제1 및 제2 데이터 배선(DLk, DLk+1), 발광 제어 배선(E2i), 제2 전원 배선(PL2k, PL2k+1), 초기화 전원 배선(IPL)을 포함할 수 있다.
상기 제2 화소(PXL2_k, PXL2_k+1)는 상기 제2 스캔 배선(S2i-1, S2i, S2i+1)과 상기 제1 데이터 배선(DLk)에 배치된 k번째 제2 화소(PXL2_k)와, 상기 제2 스캔 배선(S2i-1, S2i, S2i+1)과 상기 제2 데이터 배선(DLk+1)에 배치된 k+1번째 제2 화소(PXL2_k+1)를 포함할 수 있다.
상기 k번째 화소(PXL2_k)와 상기 k+1번째 화소(PXL2_k+1) 각각은 유기 발광 소자(OLED), 제1 내지 제7 트랜지스터(T1 ~ T7), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 제2 주변 영역(PPA2)에는 더미부(DMP), 제1 전원 배선(PL1), 및 도전 패턴(AD')이 제공될 수 있다.
상기 더미부(DMP)는 화소 영역(PXA) 별로 로드 값의 차이를 보상하기 위한 것으로, 제8 액티브 패턴(ACT8), 연장 배선(ELP1 ~ ELP4), 및 제4 컨택 배선(CNL4)을 포함할 수 있다.
상기 연장 배선(ELP1, ELP2, ELP3, ELP4, 이하 “ELP”라 함)은 상기 제2 화소 영역(PXA2)에 배치된 상기 제2 스캔 배선(S2i-1, S2i, S2i+1) 및 상기 발광 제어 배선(E2i)이 상기 제2 주변 영역(PPA2)으로 연장된 배선일 수 있다.
상기 제4 컨택 배선(CNL4)은 상기 제8 액티브 패턴(ACT8)과 상기 연장 배선(ELP) 상에 배치되어, 평면 상에서 볼 때 상기 제8 액티브 패턴(ACT8)과 상기 연장 배선(ELP)에 중첩될 수 있다. 상기 제4 컨택 배선(CNL4)은 제14 컨택 홀(CH14)을 통해 상기 제8 액티브 패턴(ACT8)에 연결될 수 있다.
상기 제1 전원 배선(PL1)은 평면 상에서 볼 때 상기 더미부(DMP)의 가장자리에 배치되며 상기 더미부(DMP)와 일정 간격 이격될 수 있다. 상기 제1 전원 배선(PL1)은 단일 레이어로 구성될 수 있으며 제1 전원(도 3의 ELVSS 참고)이 인가될 수 있다.
상기 도전 패턴(AD')은 평면 상에서 볼 때 상기 제1 전원 배선(PL1)과 상기 더미부(DMP)에 중첩될 수 있다. 상기 도전 패턴(AD')은 상기 제2 화소 영역(PXA2)에 배치되는 애노드 전극(AD)과 동일한 레이어에 배치될 수 있다. 상기 도전 패턴(AD')의 일측은 보호층(PSV)을 관통하는 제13 컨택 홀(CH13)을 통해 상기 제1 전원 배선(PL1)에 연결될 수 있다. 상기 도전 패턴(AD')의 타측은 상기 보호층(PSV)을 관통하는 제15 컨택 홀(CH15)을 통해 상기 제4 컨택 배선(CNL4)에 연결될 수 있다. 여기서, 상기 제15 컨택 홀(CH15)은 평면 상에서 볼 때 상기 제14 컨택 홀(CH14)에 중첩되지 않게 상기 보호층(PSV) 내에 제공될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제15 컨택 홀(CH15)은 평면 상에서 볼 때 상기 제14 컨택 홀(CH14)에 중첩되도록 상기 보호층(PSV) 내에 제공될 수 있다.
이로 인해, 상기 제1 전원 배선(PL1)은 상기 도전 패턴(AD')을 통해 상기 제4 컨택 배선(CNL4)에 연결될 수 있다. 결국, 상기 제1 전원 배선(PL1)은 상기 더미부(DMP)에 연결될 수 있다.
상기 제4 컨택 배선(CNL4)은 상기 제8 액티브 패턴(ACT8)에 연결되므로, 상기 제8 액티브 패턴(ACT8)에도 상기 제1 전원(ELVSS)이 인가될 수 있다. 이로 인해, 상기 더미부(DMP)에서 상기 제8 액티브 패턴(ACT8)은 게이트 절연층(GI)을 사이에 두고 상기 연장 배선(ELP)과 중첩되어 기생 커패시터를 형성할 수 있고, 상기 연장 배선(ELP)은 제1 및 제2 절연층(IL1, IL2)을 사이에 두고 상기 제4 컨택 배선(CNL4)과 중첩되어 기생 커패시터를 형성할 수 있다. 상기 더미부(DMP)의 상기 기생 커패시터의 기생 커패시턴스는 상기 제2 화소 영역(PXA2)에 제공된 상기 제2 스캔 배선(S2i-1, S2i, S2i+1) 및/또는 상기 발광 제어 배선(E2i)의 로드 값을 증가시킬 수 있다. 결국, 상기 제2 스캔 배선(S2i-1, S2i, S2i+1)의 로드 값은 제1 화소 영역(PXA1)의 제1 스캔 배선들의 로드 값과 동일하거나 유사해질 수 있다.
상술한 바와 같이, 상기 제2 주변 영역(PPA2)에서 상기 도전 패턴(AD')과 상기 더미부(DMP)에는 동일한 레벨의 상기 제1 전원(ELVSS)이 인가될 수 있다.
하기에서는, 도 16 및 도 17을 참조하여, 본 발명의 다른 실시예에 따른 표시 장치를 적층 순서에 따라 설명한다.
먼저, 상기 기판(SUB) 상에 제1 내지 제7 액티브 패턴(ACT1 ~ ACT7) 및 상기 제8 액티브 패턴(ACT8)이 제공될 수 있다.
상기 제1 내지 제8 액티브 패턴(ACT1 ~ ACT8) 상에 게이트 절연층(GI)이 제공될 수 있다.
상기 게이트 절연층(GI) 상에 상기 제2 스캔 배선(S2i-1, S2i, S2i+1), 상기 발광 제어 배선(E2i), 상기 연장 배선(ELP), 제1 내지 제7 게이트 전극(GE1 ~ GE7), 및 하부 전극(LE)이 제공될 수 있다.
상기 제2 스캔 배선(S2i-1, S2i, S2i+1) 등이 제공된 상기 기판(SUB) 상에 제1 절연층(IL1)이 제공될 수 있다.
상기 제1 절연층(IL1) 상에는 상기 스토리지 커패시터(Cst)의 상부 전극(UE) 및 상기 초기화 전원 배선(IPL)이 제공될 수 있다. 상기 상부 전극(UE)은 상기 하부 전극(LE)을 커버하며, 상기 제1 절연층(IL1)을 사이에 두고 상기 하부 전극(LE)과 함께 상기 스토리지 커패시터(Cst)를 구성할 수 있다.
상기 상부 전극(UE) 등이 제공된 상기 기판(SUB) 상에는 상기 제2 절연층(IL2)이 제공될 수 있다.
상기 제2 절연층(IL2) 상에는 상기 제1 및 제2 데이터 배선(DLk, DLk+1), 상기 제2 전원 배선(PL2k, PL2k+1), 보조 연결 배선(AUX), 제1 내지 제3 컨택 배선(CNL1, CNL2, CNL3), 상기 제4 컨택 배선(CNL4), 및 상기 제1 전원 배선(PL1)이 제공될 수 있다.
상기 제1 및 제2 데이터 배선(DLk, DLk+1) 등이 제공된 상기 기판(SUB) 상에 상기 보호층(PSV)이 제공될 수 있다.
상기 보호층(PSV) 상에 상기 제2 화소 영역(PXA2)에 배치되는 애노드 전극(AD) 및 상기 도전 패턴(AD')이 제공될 수 있다.
상기 애노드 전극(AD)은 상기 보호층(PSV)을 관통하는 제10 컨택 홀(CH10)을 통해 상기 제2 컨택 배선(CNL2)에 연결될 수 있다. 상기 애노드 전극(AD)은 상기 제2 컨택 배선(CNL2)을 통해 최종적으로 대응하는 제2 화소(PXL2_k, PXL2_k+1)의 제6 드레인 전극(DE6) 및 제7 소스 전극(SE7)에 각각 연결될 수 있다.
상기 도전 패턴(AD')은 상기 제15 컨택 홀(CH15)을 통해 상기 제4 컨택 배선(CNL4)에 연결될 수 있다. 또한, 상기 도전 패턴(AD')은 상기 제13 컨택 홀(CH13)을 통해 상기 제1 전원 배선(PL1)에 연결될 수 있다. 결국, 상기 제4 컨택 배선(CNL4)과 상기 제1 전원 배선(PL1)은 상기 도전 패턴(AD')을 통해 전기적으로 연결될 수 있다.
상기 애노드 전극(AD) 등이 제공된 상기 기판(SUB) 상에 상기 제2 화소 영역(PXA2)을 구획하는 화소 정의막(PDL)이 제공될 수 있다.
상기 화소 정의막(PDL)에 의해 둘러싸인 상기 제2 화소 영역(PXA2)에는 상기 발광층(EML)이 제공되며, 상기 발광층(EML) 상에는 상기 캐소드 전극(CD)이 제공될 수 있다.
상기 캐소드 전극(CD) 상에는 상기 캐소드 전극(CD)을 커버하는 봉지막(SLM)이 제공될 수 있다.
도 18은 본 발명의 또 다른 실시예에 따른 표시 장치의 일부를 도시한 것으로, 도 1의 P1 부분에 대응하는 평면도이고, 도 19는 도 18의 Ⅴ ~ Ⅴ'선에 따른 단면도이다. 중복된 설명을 피하기 위해 상술한 일 실시예에 따른 표시 장치와 상이한 점을 중심으로 설명한다. 본 발명의 또 다른 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따른 표시 장치에 따르며 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 지칭한다.
도 1, 도 18 및 도 19를 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치는 기판(SUB), 배선부, 및 제2 화소(PXL2_k, PXL2_k+1)를 포함할 수 있다.
상기 기판(SUB)은 상기 제2 화소(PXL2_k, PXL2_k+1)가 제공되는 제2 화소 영역(PXA2) 및 상기 제2 화소 영역(PXA2)의 주변에 제공되는 제2 주변 영역(PPA2)을 포함할 수 있다.
상기 배선부는 상기 제2 화소(PXL2_k, PXL2_k+1) 각각에 신호를 제공하는 제2 스캔 배선(S2i-1, S2i, S2i+1), 제1 및 제2 데이터 배선(DLk, DLk+1), 발광 제어 배선(E2i), 제2 전원 배선(PL2k, PL2k+1), 초기화 전원 배선(IPL)을 포함할 수 있다.
여기서, 상기 제2 화소(PXL2_k, PXL2_k+1)는 상기 제2 스캔 배선(S2i-1, S2i, S2i+1)과 상기 제1 데이터 배선(DLk)에 배치된 k번째 제2 화소(PXL2_k)와, 상기 제2 스캔 배선(S2i-1, S2i, S2i+1)과 상기 제2 데이터 배선(DLk+1)에 배치된 k+1번째 제2 화소(PXL2_k+1)를 포함할 수 있다. 상기 k번째 화소(PXL2_k)와 상기 k+1번째 화소(PXL2_k+1) 각각은 유기 발광 소자(OLED), 제1 내지 제7 트랜지스터(T1 ~ T7), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 제2 주변 영역(PPA2)에는 더미부(DMP), 제1 전원 배선(PL1), 및 도전 패턴(AD')이 제공될 수 있다.
상기 더미부(DMP)는 화소 영역(PXA) 별로 로드 값의 차이를 보상하기 위한 것으로, 제8 액티브 패턴(ACT8), 제1 내지 제4 연장 배선(ELP1 ~ ELP4), 및 제4 컨택 배선(CNL4)을 포함할 수 있다.
상기 제8 액티브 패턴(ACT8)은 상기 제2 화소들(PXL2_k, PXL2_k+1)의 상기 제1 내지 제7 트랜지스터(T1 ~ T7)에 구비된 제1 내지 제7 액티브 패턴(ACT1 ~ ACT7)과 동일한 층에 제공될 수 있다.
상기 제1 내지 제4 연장 배선(ELP1 ~ ELP4)은 상기 제2 화소 영역(PXA2)에 배치된 상기 제2 스캔 배선(S2i-1, S2i, S2i+1) 및 상기 발광 제어 배선(E2i)이 상기 제2 주변 영역(PPA2)으로 연장된 배선일 수 있다.
상기 제4 컨택 배선(CNL4)은 상기 제8 액티브 패턴(ACT8)과 상기 제1 내지 제4 연장 배선(ELP1 ~ ELP4) 상에 배치되어, 평면 상에서 볼 때 상기 제8 액티브 패턴(ACT8)과 상기 제1 내지 제4 연장 배선(ELP1 ~ ELP4)에 중첩될 수 있다. 상기 제4 컨택 배선(CNL4)은 제14 컨택 홀(CH14)을 통해 상기 제8 액티브 패턴(ACT8)에 연결될 수 있다.
상기 제1 전원 배선(PL1)은 제1 금속층(MTL1)과, 상기 제1 금속층(MTL1) 상에 제공되어 상기 제1 금속층(MTL1)에 연결된 제2 금속층(MTL2)을 포함할 수 있다. 여기서, 상기 제2 금속층(MLT2)은 제3 절연층(IL3)을 관통하여 상기 제1 금속층(MTL1)의 일부를 노출시키는 제12 컨택 홀(CH12)을 통해 상기 제1 금속층(MTL1)에 연결될 수 있다.
상기 도전 패턴(AD')은 평면 상에서 볼 때 상기 제1 전원 배선(PL1)과 상기 더미부(DMP)에 중첩될 수 있다. 상기 도전 패턴(AD')의 일측은 보호층(PSV)을 관통하는 제13 컨택 홀(CH13)을 통해 상기 제1 전원 배선(PL1)의 상기 제2 금속층(MTL2)에 연결될 수 있다. 상기 도전 패턴(AD')의 타측은 상기 보호층(PSV)을 관통하는 제16 컨택 홀(CH16)을 통해 제2 브릿지 패턴(BRP2)에 연결될 수 있다.
상기 도전 패턴(AD')의 일측이 상기 제2 금속층(MTL2)에 연결됨에 따라, 상기 제1 전원 배선(PL1)과 상기 도전 패턴(AD')에는 동일한 레벨의 상기 제1 전원(ELVSS)이 인가될 수 있다.
여기서, 상기 보호층(PSV)은 평면 상에서 볼 때 상기 제13 컨택 홀(CH13)이 상기 제12 컨택 홀(CH12)에 대응되고, 상기 제16 컨택 홀(CH16)이 상기 제14 컨택 홀(CH14)에 대응되도록 마스크 공정 등에 의해 패터닝될 수 있다. 이로 인해, 상기 제13 컨택 홀(CH13)은 상기 제12 컨택 홀(CH12) 상부에 대응되게 배치되고 상기 제16 컨택 홀(CH16)은 상기 제14 컨택 홀(CH14) 상부에 대응되게 배치될 수 있다. 결국, 상기 제13 컨택 홀(CH13)은 평면 상에서 볼 때 상기 제12 컨택 홀(CH12)에 중첩되고, 상기 제16 컨택 홀(CH16)은 평면 상에서 볼 때 상기 제14 컨택 홀(CH14)에 중첩될 수 있다.
본 발명의 일 실시예에서, 설명의 편의를 위해, 상기 제13 컨택 홀(CH13)이 상기 제12 컨택 홀(CH12)에 중첩되고 상기 제16 컨택 홀(CH16)이 상기 제14 컨택 홀(CH14)에 중첩되도록 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제13 컨택 홀(CH13)은 평면 상에서 볼 때 상기 제12 컨택 홀(CH12)에 중첩되지 않고 상기 제12 컨택 홀(CH12)의 적어도 일측에 인접하게 배치되도록 상기 보호층(PSV) 내에 제공될 수 있다. 또한, 상기 제16 컨택 홀(CH16)은 평면 상에서 볼 때 상기 제14 컨택 홀(CH14)에 중첩되지 않고 상기 제16 컨택 홀(CH16)의 적어도 일측에 인접하게 배치되도록 상기 보호층(PSV) 내에 제공될 수 있다.
상기 제2 브릿지 패턴(BRP2)은 상기 도전 패턴(AD')과 상기 더미부(DMP)를 연결하는 매개체로 제공되는 구성 요소일 수 있다. 상기 제2 브릿지 패턴(BRP2)은 평면 상에서 볼 때 상기 도전 패턴(AD')과 상기 더미부(DMP)에 중첩될 수 있다. 상기 제2 브릿지 패턴(BRP2)은 상기 제3 절연층(IL3)을 관통하는 제15 컨택 홀(CH15)을 통해 상기 제4 연결 배선(CNL4)에 연결될 수 있다. 상기 제2 브릿지 패턴(BRP2)의 일측은 상기 제15 컨택 홀(CH15)을 통해 상기 제4 연결 배선(CNL4)에 연결되고, 상기 제2 브릿지 패턴(BRP2)의 타측은 상기 제16 컨택 홀(CH16)을 통해 상기 도전 패턴(AD')에 연결될 수 있다.
상기 제2 브릿지 패턴(BPR2)에 의해 상기 제4 컨택 배선(CNL4)과 상기 도전 패턴(AD')이 전기적으로 연결될 수 있다. 따라서, 상기 도전 패턴(AD')과 상기 제4 컨택 배선(CNL4)에는 동일한 레벨의 상기 제1 전원(ELVSS)이 인가될 수 있다.
상술한 바와 같이, 상기 제2 주변 영역(PPA2)에서 상기 도전 패턴(AD')과 상기 더미부(DMP)에는 동일한 레벨의 상기 제1 전원(ELVSS)이 인가될 수 있다.
하기에서는, 도 18 및 도 19를 참조하여, 본 발명의 일 실시예에 따른 표시 장치를 적층 순서에 따라 설명한다.
먼저, 상기 기판(SUB) 상에 상기 제1 내지 제 8 액티브 패턴(ACT1 ~ ACT8; 이하 ACT라 함)이 제공될 수 있다. 상기 액티브 패턴(ACT)은 반도체 소재로 형성될 수 있다.
상기 액티브 패턴(ACT)이 제공된 상기 기판(SUB) 상에 상기 게이트 절연층(GI)이 제공될 수 있다.
상기 게이트 절연층(GI) 상에 상기 제2 스캔 배선(S2i-1, S2i, S2i+1), 상기 발광 제어 배선(E2i), 상기 제1 내지 제4 연장 배선(ELP1, ELP2, ELP3, ELP4), 상기 제1 내지 제7 게이트 전극(GE1 ~ GE7), 및 하부 전극(LE)이 제공될 수 있다.
상기 제2 스캔 배선(S2i-1, S2i, S2i+1) 등이 제공된 상기 기판(SUB) 상에 상기 제1 절연층(IL1)이 제공될 수 있다.
상기 제1 절연층(IL1) 상에는 상기 스토리지 커패시터(Cst)의 상부 전극(UE) 및 상기 초기화 전원 배선(IPL)이 제공될 수 있다. 상기 상부 전극(UE)은 상기 하부 전극(LE)을 커버하며, 상기 제1 절연층(IL1)을 사이에 두고 상기 하부 전극(LE)과 함께 상기 스토리지 커패시터(Cst)를 구성할 수 있다.
상기 상부 전극(UE) 등이 제공된 상기 기판(SUB) 상에는 상기 제2 절연층(IL2)이 제공될 수 있다.
상기 제2 절연층(IL2) 상에는 상기 제1 및 제2 데이터 배선(DLk, DLk+1), 상기 제2 전원 배선(PL2k, PL2k+1), 보조 연결 배선(AUX), 제1 내지 제3 컨택 배선(CNL1, CNL2, CNL3) 상기 제4 컨택 배선(CNL4), 및 상기 제1 금속층(MTL)이 제공될 수 있다. 여기서, 상기 제4 컨택 배선(CNL4)은 상기 게이트 절연층(GI), 상기 제1 및 제2 절연층(IL1, IL2)을 순차적으로 관통하는 상기 제14 컨택 홀(CH14)을 통해 상기 제8 액티브 패턴(ACT8)에 연결될 수 있다.
상기 데이터 배선(DLk, DLk+1) 등이 제공된 상기 기판(SUB) 상에 상기 제3 절연층(IL3)이 제공될 수 있다.
상기 제3 절연층(IL3) 상에 제1 브릿지 패턴(BRP1), 상기 제2 브릿지 패턴(BRP2), 및 상기 제2 금속층(MTL2)이 제공될 수 있다. 여기서, 상기 제2 브릿지 패턴(BRP2)은 상기 제15 컨택 홀(CH15)을 통해 상기 제4 컨택 배선(CNL4)에 연결될 수 있다. 상기 제2 금속층(MTL2)은 상기 제12 컨택 홀(CH12)을 통해 상기 제1 금속층(MTL1)에 연결될 수 있다.
상기 제1 브릿지 패턴(BRP1) 등이 제공된 상기 기판(SUB) 상에 상기 보호층(PSV)이 제공될 수 있다.
상기 보호층(PSV) 상에 상기 애노드 전극(AD) 및 상기 도전 패턴(AD')이 제공될 수 있다. 여기서, 상기 도전 패턴(AD')은 상기 제16 컨택 홀(CH16)을 통해 상기 제2 브릿지 패턴(BRP2)에 연결될 수 있다. 또한, 상기 도전 패턴(AD')은 상기 제13 컨택 홀(CH13)을 통해 상기 제2 금속층(MTL2)에 연결될 수 있다. 상기 도전 패턴(AD')은 상기 제2 브릿지 패턴(BRP2)을 통해 상기 제4 컨택 배선(CNL4)에 연결될 수 있다. 결국, 상기 제4 컨택 배선(CNL4)과 상기 제2 금속층(MTL2)은 상기 도전 패턴(AD') 및 상기 제2 브릿지 패턴(BRP2)을 통해 전기적으로 연결될 수 있다.
상기 애노드 전극(AD) 등이 제공된 상기 기판(SUB) 상에 상기 제2 화소 영역(PXA2)을 구획하는 화소 정의막(PDL)이 제공될 수 있다.
상기 화소 정의막(PDL)에 의해 둘러싸인 상기 제2 화소 영역(PXA2)에는 상기 발광층(EML)이 제공되며, 상기 발광층(EML) 상에는 상기 캐소드 전극(CD)이 제공될 수 있다.
상기 캐소드 전극(CD) 상에는 상기 캐소드 전극(CD)을 커버하는 봉지막(SLM)이 제공될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 다양한 전자 기기에 채용될 수 있다. 예를 들어, 상기 표시 장치는 텔레비젼, 노트북, 휴대폰, 스마트폰, 스마트패드(PD), 피엠피(PMP), 피디에이(PDA), 내비게이션, 스마트 워치와 같은 각종 웨어러블 기기, 등에 적용될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
A1, A2, A3: 제1 내지 제3 영역 DDV: 데이터 구동부
D1, D2, D3, ..., Dm: 데이터 배선
EDV1, EDV2, EDV3: 제1 내지 제3 발광 구동부
PPA1, PPA2, PPA3: 제1 내지 제3 주변 영역
PXA1, PXA2, PXA3: 제1 내지 제3 화소 영역
PXL1, PXL2, PXL3: 제1 내지 제3 화소
SDV1, SDV2, SDV3: 제1 내지 제3 스캔 구동부
S11, S12, S13, ..., S1n: 제1 스캔 배선
S2, S21, S22: 제2 스캔 배선
S3, S31, S32: 제3 스캔 배선
T1 ~ T7: 제1 내지 제7 트랜지스터
E11, E12, E13, ..., E1n: 제1 발광 제어 배선
E2, E21, E22: 제2 발광 제어 배선
E3, E31, E32: 제3 발광 제어 배선
SUB: 기판 DMP: 더미부
PL1: 제1 전원 배선 ELP1 ~ ELP4: 제1 내지 제4 연장 배선
AD: 애노드 전극 AD': 도전 패턴

Claims (28)

  1. 제1 화소 영역, 상기 제1 화소 영역보다 작은 면적을 가지며 상기 제1 화소 영역에 연결된 제2 화소 영역, 및 상기 제1 화소 영역과 상기 제2 화소 영역을 둘러싸는 주변 영역을 포함하는 기판;
    상기 제1 화소 영역에 제공된 제1 화소 및 상기 제2 화소 영역에 제공된 제2 화소;
    상기 제1 화소에 전기적으로 연결된 제1 배선 및 상기 제2 화소에 전기적으로 연결된 제2 배선;
    상기 제1 및 제2 배선 중 어느 하나의 배선과 연결되어 상기 주변 영역으로 연장되는 연장 배선;
    상기 연장 배선에 중첩하며, 상기 제1 배선의 로드 값과 상기 제2 배선의 로드 값 차이를 보상하는 더미부;
    상기 주변 영역에 제공된 제1 전원 배선; 및
    상기 더미부의 적어도 일 영역과 중첩되며 상기 제1 전원 배선에 전기적으로 연결된 도전 패턴을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 더미부는,
    상기 기판 상에 제공된 제1 액티브 패턴;
    상기 제1 액티브 패턴 상에 제공되며 상기 제1 액티브 패턴의 일부를 노출시키는 제1 컨택 홀을 구비한 절연층;
    상기 절연층 상에 제공된 상기 연장 배선; 및
    상기 연장 배선 상에 제공되며 상기 제1 컨택 홀을 통해 상기 제1 액티브 패턴과 연결된 제1 컨택 배선을 포함하고,
    상기 제1 컨택 배선은 상기 도전 패턴에 연결된 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 전원 배선에는 고정 전압이 인가되며, 상기 도전 패턴 및 상기 제1 컨택 배선에도 상기 제1 전원 배선에 인가되는 상기 고정 전압과 동일한 레벨의 전압이 인가되는 표시 장치.
  4. 제2 항에 있어서,
    상기 제1 컨택 배선과 상기 도전 패턴 사이에 제공되며 상기 제1 컨택 배선의 일부를 노출시키는 제2 컨택 홀 및 상기 제1 전원 배선의 일부를 노출시키는 제3 컨택 홀을 포함하는 보호층을 더 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 도전 패턴의 일단은 상기 제2 컨택 홀을 통해 상기 제1 컨택 배선에 연결되고, 상기 도전 패턴의 타단은 상기 제3 컨택 홀을 통해 상기 제1 전원 배선에 연결되는 표시 장치.
  6. 제2 항에 있어서,
    상기 제1 전원 배선은,
    상기 제1 컨택 배선과 동일 레이어에 제공된 제1 금속층;
    상기 제1 금속층 상에 제공된 제2 금속층; 및
    상기 제1 및 제2 금속층 사이에 제공되며 상기 제1 금속층의 일부를 노출시키는 제4 컨택 홀 및 상기 제1 컨택 배선의 일부를 노출시키는 제5 컨택 홀을 구비한 층간 절연층을 포함하고,
    상기 제2 금속층은 상기 제4 컨택 홀을 통해 상기 제1 금속층에 전기적으로 연결되는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 컨택 배선과 상기 도전 패턴 사이에 제공된 브릿지 패턴; 및
    상기 브릿지 패턴과 상기 도전 패턴 사이에 제공되며 상기 브릿지 패턴의 일부를 노출시키는 제6 컨택 홀과 상기 제2 금속층의 일부를 노출시키는 제7 컨택 홀을 구비한 보호층을 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 도전 패턴의 일단은 상기 제6 컨택 홀을 통해 상기 브릿지 패턴에 연결되고, 상기 도전 패턴의 타단은 상기 제7 컨택 홀을 통해 상기 제2 금속층에 연결되는 표시 장치.
  9. 제8 항에 있어서,
    상기 제6 컨택 홀은 평면 상에서 볼 때 상기 제5 컨택 홀에 중첩되도록 상기 보호층 내에 제공되고, 상기 제7 컨택 홀은 평면 상에서 볼 때 상기 제4 컨택 홀에 중첩되도록 상기 보호층 내에 제공되는 표시 장치.
  10. 제2 항에 있어서,
    상기 제1 배선은 상기 기판 상에서 제1 방향을 따라 연장되며 상기 제1 화소에 스캔 신호를 제공하는 제1 스캔 배선이며, 상기 제2 배선은 상기 제1 배선의 연장된 방향을 따라 연장되며 상기 제2 화소에 스캔 신호를 제공하는 제2 스캔 배선인 표시 장치.
  11. 제10 항에 있어서,
    상기 제2 스캔 배선은 상기 주변 영역으로 연장되어 상기 연장 배선과 연결되는 표시 장치.
  12. 제11 항에 있어서,
    상기 연장 배선은 상기 제2 스캔 배선과 일체로 제공되는 표시 장치.
  13. 제10 항에 있어서,
    상기 제1 배선의 길이는 상기 제2 배선의 길이보다 긴 표시 장치.
  14. 제10 항에 있어서,
    상기 제1 화소에 연결되는 제1 발광 제어 배선과 상기 제2 화소에 연결되는 제2 발광 제어 배선을 더 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제2 발광 제어 배선은 상기 주변 영역으로 연장되어 상기 연장 배선에 연결되는 표시 장치.
  16. 제10 항에 있어서,
    상기 화소 영역에 제공되며 상기 기판의 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 데이터 배선; 및
    상기 데이터 배선과 이격되어 배치되며 상기 제1 전원 배선에 인가되는 고정 전압과 상이한 레벨의 고정 전압이 인가되는 제2 전원 배선을 더 포함하는 표시 장치.
  17. 제16 항에 있어서,
    평면 상에서 볼 때 상기 주변 영역에서 상기 더미부와 상기 제2 화소 사이에 배치되는 제2 컨택 배선을 더 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제2 컨택 배선은 상기 제2 전원 배선으로부터 연장되어 상기 제2 전원 배선과 일체로 제공되는 표시 장치.
  19. 제18 항에 있어서,
    상기 제2 컨택 배선과 상기 더미부는 전기적으로 분리된 표시 장치.
  20. 제16 항에 있어서,
    상기 제2 화소는 상기 제2 스캔 배선, 상기 데이터 배선 및 상기 제2 전원 배선에 연결된 트랜지스터를 포함하며,
    상기 트랜지스터는,
    상기 기판 상에 제공된 제2 액티브 패턴;
    게이트 절연막을 사이에 두고 상기 제2 액티브 패턴 상에 제공된 게이트 전극; 및
    상기 제2 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극을 포함하는 표시 장치.
  21. 제20 항에 있어서,
    상기 제2 액티브 패턴은 상기 더미부의 상기 제1 액티브 패턴과 동일 레이어에 제공되는 표시 장치.
  22. 제20 항에 있어서,
    상기 트랜지스터에 연결된 발광 소자를 더 포함하고,
    상기 발광 소자는,
    상기 트랜지스터에 연결된 애노드 전극;
    상기 애노드 전극 상에 제공된 발광층; 및
    상기 발광층 상에 제공된 캐소드 전극을 포함하는 표시 장치.
  23. 제22 항에 있어서,
    상기 도전 패턴은 상기 애노드 전극과 동일 레이어에 제공되는 표시 장치.
  24. 제1 항에 있어서,
    상기 주변 영역은,
    상기 제1 화소 영역의 주변에 배치되는 제1 주변 영역;
    상기 제2 화소 영역의 주변에 배치되는 제2 주변 영역; 및
    상기 제1 화소 영역과 상기 제2 주변 영역에 인접한 부가 주변 영역을 포함하는 표시 장치.
  25. 제24 항에 있어서,
    상기 더미부는 상기 제2 주변 영역에 배치되는 표시 장치.
  26. 제1 항에 있어서,
    상기 기판은,
    상기 제2 화소 영역과 이격되고 상기 제1 화소 영역에 연결된 제3 화소 영역; 및
    상기 제3 화소 영역을 둘러싸는 제3 주변 영역을 더 포함하는 표시 장치.
  27. 제26 항에 있어서,
    상기 더미부는 상기 제3 주변 영역에 배치되는 표시 장치.
  28. 제27 항에 있어서,
    상기 제3 화소 영역에 제공된 제3 화소; 및
    상기 제3 화소에 스캔 신호를 제공하는 제3 스캔 배선을 더 포함하고,
    상기 제3 스캔 배선은 상기 연장 배선에 연결되는 표시 장치.
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