KR20180066306A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20180066306A
KR20180066306A KR1020160165803A KR20160165803A KR20180066306A KR 20180066306 A KR20180066306 A KR 20180066306A KR 1020160165803 A KR1020160165803 A KR 1020160165803A KR 20160165803 A KR20160165803 A KR 20160165803A KR 20180066306 A KR20180066306 A KR 20180066306A
Authority
KR
South Korea
Prior art keywords
metal layer
layer
power supply
insulating layer
region
Prior art date
Application number
KR1020160165803A
Other languages
English (en)
Other versions
KR102594020B1 (ko
Inventor
이동현
김득종
한신정
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020160165803A priority Critical patent/KR102594020B1/ko
Priority to US15/726,440 priority patent/US10580850B2/en
Priority to CN201711266423.8A priority patent/CN108172594B/zh
Publication of KR20180066306A publication Critical patent/KR20180066306A/ko
Priority to US16/751,568 priority patent/US10985235B2/en
Application granted granted Critical
Publication of KR102594020B1 publication Critical patent/KR102594020B1/ko

Links

Images

Classifications

    • H01L27/3276—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H01L27/3258—
    • H01L27/3279—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H10K59/1315—Interconnections, e.g. wiring lines or terminals comprising structures specially adapted for lowering the resistance
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0262—The addressing of the pixel, in a display other than an active matrix LCD, involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependent on signals of two data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes

Abstract

표시 장치는 복수의 화소 영역을 구비한 표시 영역 및 상기 표시 영역의 적어도 일측에 배치된 주변 영역을 구비한 기판; 상기 복수의 화소 영역에 제공된 화소들; 상기 기판 상에 제공되며 적어도 하나 이상의 컨택 홀을 구비한 제1 절연층; 상기 주변 영역에 제공되어 상기 화소들에 구동 전압을 제공하고, 상기 기판 상에 제공된 제1 금속층 및 상기 컨택 홀을 통해 상기 제1 금속층에 연결된 제2 금속층을 포함하는 전원 배선; 및 상기 기판 상에 제공되어 상기 화소들로부터 상기 주변 영역까지 연장되고, 상기 전원 배선의 일부와 중첩된 연결 배선들을 포함할 수 있다. 상기 전원 배선은, 상기 컨택 홀을 통해 상기 제1 및 제2 금속층이 전기적으로 연결되는 제1 영역과, 상기 제1 영역을 제외한 제2 영역을 포함할 수 있다. 여기서, 상기 연결 배선은 상기 전원 배선의 상기 제1 영역에 중첩되지 않을 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 실시예는 표시 장치에 관한 것이다.
유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극으로부터 주입된 전자(electron)와 다른 전극으로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광한다.
이러한 유기 발광 표시 장치는 자발광 소자인 유기 발광 소자를 포함하는 복수 개의 화소를 포함하며, 각 화소에는 상기 화소에 여러가지 신호를 제공하는 배선들이 제공된다. 상기 배선들은 각 화소에 신호를 제공하기 위해 다양한 방식으로 배치된다.
본 발명의 실시예는 전원 배선의 불량을 방지하는 표시 장치를 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는 복수의 화소 영역을 구비한 표시 영역 및 상기 표시 영역의 적어도 일측에 배치된 주변 영역을 구비한 기판; 상기 복수의 화소 영역에 제공된 화소들; 상기 기판 상에 제공되며 적어도 하나 이상의 컨택 홀을 구비한 제1 절연층; 상기 주변 영역에 제공되어 상기 화소들에 구동 전압을 제공하고, 상기 기판 상에 제공된 제1 금속층 및 상기 컨택 홀을 통해 상기 제1 금속층에 연결된 제2 금속층을 포함하는 전원 배선; 및 상기 기판 상에 제공되어 상기 화소들로부터 상기 주변 영역까지 연장되고, 상기 전원 배선의 일부와 중첩된 연결 배선들을 포함할 수 있다. 여기서, 상기 전원 배선은, 상기 컨택 홀을 통해 상기 제1 및 제2 금속층이 전기적으로 연결되는 제1 영역과, 상기 제1 영역을 제외한 제2 영역을 포함할 수 있다. 또한, 상기 연결 배선은 상기 전원 배선의 상기 제1 영역에 중첩되지 않을 수 있다.
본 발명의 일 실시예에 있어서, 상기 전원 배선의 상기 제2 영역에 대응되는 상기 제1 절연층은 상기 컨택 홀을 포함하지 않을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 절연층은 무기 절연 물질 및 유기 절연 물질 중 어느 하나의 절연 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 전원 배선의 상기 제2 영역에는 상기 제1 금속층만 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제1 절연층 상에 제공된 제2 절연층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 절연층은 무기 재료를 포함하는 무기 절연 물질이고, 상기 제2 절연층은 유기 재료를 포함하는 유기 절연 물질일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 절연층은 상기 제1 절연층의 상기 컨택 홀에 대응되는 적어도 하나 이상의 컨택 홀을 구비할 수 있다.
본 발명의 일 실시예에 있어서, 상기 전원 배선의 상기 제1 영역에서, 상기 제1 금속층과 상기 제2 금속층은 상기 제1 절연층의 컨택 홀과 상기 제2 절연층의 컨택 홀을 통해 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 기판과 상기 제1 절연층 사이에 제공되는 게이트 절연막 및 층간 절연막을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 연결 배선들은, 상기 게이트 절연막과 상기 층간 절연막 사이에 제공된 제1 연결 배선; 및 상기 기판과 상기 게이트 절연막 사이에 제공된 제2 연결 배선을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때, 상기 제1 및 제2 연결 배선은 서로 교번하여 배치될 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는 복수의 화소 영역을 구비한 표시 영역 및 상기 표시 영역의 적어도 일측에 배치된 주변 영역을 구비한 기판; 상기 복수의 화소 영역에 제공된 화소들; 상기 주변 영역에 제공되어 상기 화소들에 구동 전압을 제공하고, 제1 금속층 및 상기 제1 금속층 상에 제공된 제2 금속층을 포함하는 전원 배선; 상기 기판 상에 제공되어 상기 화소들로부터 상기 주변 영역까지 연장되고, 서로 일정 간격 이격된 연결 배선들; 상기 연결 배선들과 상기 전원 배선 사이에 제공되어 상기 연결 배선들의 단차를 커버하는 평탄화층; 및 상기 평탄화층 상에 제공되며 적어도 하나 이상의 컨택 홀을 구비한 제1 절연층을 포함할 수 있다. 여기서, 상기 전원 배선의 상기 제1 금속층과 상기 제2 금속층은 상기 컨택 홀을 통해 전기적으로 연결될 수 있다.
본 발명의 실시예에 따르면, 하부에 배치되는 구성 요소들의 단차에 의해 전원 배선이 손상되는 것을 최소화하는 표시 장치가 구현될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 2는 본 발명의 일 실시예에 따른 화소 및 구동부의 실시예를 나타낸 블록도이다.
도 3은 도 1의 P1에 대응하는 부분을 개념적으로 도시한 평면도로서, 화소들, 배선부, 및 구동부 사이의 연결 관계를 도시한 것이다.
도 4는 도 3에 도시된 화소의 실시예를 나타내는 회로도이다.
도 5는 도 4의 화소를 상세하게 도시한 평면도이다.
도 6은 도 5의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 7은 도 3의 P2에 대응하는 부분을 개념적으로 도시한 평면도로서, 제2 전원 배선을 도시한 것이다.
도 8은 도 7의 II-II'선에 따른 단면도이다.
도 9 내지 도 11은 도 7의 제2 전원 배선을 다른 형태로 구현한 단면도이다.
도 12 내지 도 19는 다양한 형태를 갖는 제2 전원 배선을 구비한 표시 장치의 주변 영역을 개략적으로 도시한 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 본 발명의 실시예들과 관련된 도면들을 참고하여, 본 발명의 실시예에 따른 표시 장치에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 화소들(PXL), 상기 기판(SUB) 상에 제공되며 상기 화소들(PXL)을 구동하는 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부를 포함한다.
상기 기판(SUB)은 대략적으로 직사각형 형상을 갖는 하나의 영역으로 이루어질 수 있다. 그러나, 상기 기판(SUB)에 제공되는 영역의 개수는 이와 다를 수 있으며, 상기 기판(SUB)의 형상은 상기 기판(SUB)에 제공되는 영역에 따라 다른 형상을 가질 수 있다.
상기 기판(SUB)은 화소 영역(PXA)과 주변 영역(PPA)을 포함할 수 있다. 상기 화소 영역(PXA)은 상기 화소들(PXL)이 제공되어 영상을 표시하는 표시 영역일 수 있다. 각 화소(PXL)에 대해서는 후술한다. 상기 주변 영역(PPA)은 상기 화소들(PXL)이 제공되지 않은 영역으로서 영상이 표시되지 않은 영역이다. 상기 주변 영역(PPA)에는 상기 화소들(PXL)을 구동하기 위한 구동부, 및 상기 화소들(PXL)과 구동부를 연결하는 배선(미도시)의 일부가 제공될 수 있다. 상기 주변 영역(PPA)은 최종적인 표시 장치에서의 베젤에 대응하며, 상기 주변 영역(PPA)의 폭에 따라 베젤의 폭이 결정될 수 있다.
상기 화소 영역(PXA)은 상기 기판(SUB)에 대응하는 형상으로 제공될 수 있다. 상기 주변 영역(PPA)은 상기 화소 영역(PXA)의 적어도 일측에 제공될 수 있다.
상기 화소들(PXL)은 상기 기판(SUB)의 상기 화소 영역(PXA) 상에 제공된다. 각 화소(PXL)는 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다. 상기 화소들(PXL)은 백색광 및/또는 컬러광을 출사하는 유기 발광 소자를 포함할 수 있다. 각 화소(PXL)는 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니며, 시안, 마젠타, 옐로우 등의 색을 출사할 수 있다.
상기 화소들(PXL)은 복수 개로 제공되어 제1 방향(DR1)으로 연장된 행과 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된 열을 따라 행열 형태로 배열될 수 있다. 그러나, 상기 화소들(PXL)의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다.
상기 구동부는 배선부를 통해 각 화소에 신호를 제공하며, 이에 따라 상기 각 화소(PXL)의 구동을 제어한다. 도 1에서는 설명의 편의를 위해 배선부가 생략되었으며, 상기 배선부에 대해서는 후술한다.
상기 구동부는 스캔 배선을 따라 각 화소(PXL)에 스캔 신호를 제공하는 스캔 구동부(SDV), 발광 제어 배선을 따라 각 화소(PXL)에 발광 제어 신호를 제공하는 발광 구동부(EDV), 및 데이터 배선을 따라 각 화소(PXL)에 데이터 신호를 제공하는 데이터 구동부(DDV), 및 타이밍 제어부(미도시)를 포함할 수 있다. 상기 타이밍 제어부는 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 및 상기 데이터 구동부(DDV)를 제어한다.
도 2는 본 발명의 일 실시예에 따른 화소 및 구동부의 실시예를 나타낸 블록도이다.
도 2를 참조하면, 본 발명의 실시예에 의한 표시 장치는 화소들(PXL), 구동부, 및 배선부를 포함한다.
상기 화소들(PXL)은 복수 개로 제공된다. 상기 구동부는 스캔 구동부(SDV), 발광 구동부(EDV), 데이터 구동부(DDV), 및 타이밍 제어부(TC)를 포함한다. 도 2에 있어서, 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 상기 데이터 구동부(DDV), 및 상기 타이밍 제어부(TC)의 위치는 설명의 편의를 위해 설정된 것으로서, 실제 표시 장치를 구현할 때는 표시 장치 내에서의 다른 위치에 배치될 수 있다.
상기 배선부는 상기 구동부로부터 각 화소(PXL)에 신호를 제공하며, 스캔 배선들, 데이터 배선들, 발광 제어 배선들, 전원 배선(PL) 및 초기화 전원 배선(미도시)을 포함한다. 상기 스캔 배선들은 복수 개의 스캔 배선들(S1 내지 Sn)을 포함하고, 상기 발광 제어 배선들은 복수 개의 발광 제어 배선들(E1 내지 En)을 포함한다. 상기 데이터 배선들(D1 내지 Dm)과 상기 전원 배선(PL)은 각 화소(PXL)에 연결된다.
상기 화소들(PXL)은 화소 영역(도 1의 PXA 참고)에 위치된다. 상기 화소들(PXL)은 상기 스캔 배선들(S1 내지 Sn), 상기 발광 제어 배선들(E1 내지 En) 및 상기 데이터 배선들(D1 내지 Dm)에 연결된다. 이와 같은 화소들(PXL)은 상기 스캔 배선들(S1 내지 Sn)로부터 스캔 신호가 공급될 때 상기 데이터 배선들(D1 내지 Dm)로부터 데이터 신호를 공급받는다. 상기 데이터 신호를 공급받은 화소들(PXL)은 제1 전원(ELVDD)으로부터 유기 발광 소자(미도시)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어한다.
상기 스캔 구동부(SDV)는 상기 타이밍 제어부(TC)로부터의 제1 게이트 제어 신호(GCS1)에 대응하여 상기 스캔 배선들(S1 내지 Sn)로 스캔 신호를 공급한다. 일례로, 상기 스캔 구동부(SDV)는 상기 스캔 배선들(S1 내지 Sn)로 상기 스캔 신호를 순차적으로 공급할 수 있다. 상기 스캔 배선들(S1 내지 Sn)로 상기 스캔 신호가 순차적으로 공급되면 상기 화소들(PXL)이 수평라인 단위로 순차적으로 선택된다.
상기 발광 구동부(EDV)는 상기 타이밍 제어부(TC)로부터의 제2 게이트 제어 신호(GCS2)에 대응하여 상기 발광 제어 배선들(E1 내지 En)로 발광 제어 신호를 공급한다. 일례로, 상기 발광 구동부(EDV)는 상기 발광 제어 배선들(E1 내지 En)로 상기 발광 제어 신호를 순차적으로 공급할 수 있다.
여기서, 상기 발광 제어 신호는 상기 스캔 신호보다 넓은 폭으로 설정될 수 있다. 일례로, i(i는 자연수)번째 발광 제어 배선(Ei)으로 공급되는 발광 제어 신호는 i-1번째 스캔 배선(Si-1)으로 공급되는 스캔 신호 및 i번째 스캔 배선(Si)으로 공급되는 스캔 신호와 적어도 일부 기간 중첩되도록 공급될 수 있다.
추가적으로, 상기 발광 제어 신호는 상기 화소들(PXL)에 포함되는 트랜지스터가 턴-오프될 수 있도록 게이트 오프 전압(예를 들면, 하이 전압)으로 설정되고, 상기 스캔 신호는 상기 화소들(PXL)에 포함되는 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 로우 전압)으로 설정될 수 있다.
상기 데이터 구동부(DDV)는 데이터 제어 신호(DCS)에 대응하여 상기 데이터 배선들(D1 내지 Dm)로 상기 데이터 신호를 공급한다. 상기 데이터 배선들(D1 내지 Dm)로 공급된 상기 데이터 신호는 상기 스캔 신호에 의하여 선택된 화소들(PXL)로 공급된다.
상기 타이밍 제어부(TC)는 외부로부터 공급되는 타이밍 신호들에 기초하여 생성된 게이트 제어 신호들(GCS1 및 GCS2)을 상기 스캔 구동부(SDV) 및 상기 발광 구동부(EDV)로 공급하고, 상기 데이터 제어 신호(DCS)를 상기 데이터 구동부(DDV)로 공급한다.
상기 게이트 제어 신호들(GCS1 및 GCS2) 각각에는 스타트 펄스 및 클럭 신호들이 포함된다. 상기 스타트 펄스는 첫 번째 스캔 신호 또는 첫 번째 발광 제어 신호의 타이밍을 제어한다. 상기 클럭 신호들은 상기 스타트 펄스를 쉬프트시키기 위하여 사용된다.
상기 데이터 제어 신호(DCS)에는 소스 스타트 펄스 및 클럭 신호들이 포함된다. 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어한다. 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용된다.
도 3은 도 1의 P1에 대응하는 부분을 개념적으로 도시한 평면도로서, 화소들, 배선부, 및 구동부 사이의 연결 관계를 도시한 것이다. 도 1의 P1으로 표시된 영역은 화소 영역의 하단 일부와 주변 영역의 하단의 일부이다.
도 3에서는 각 배선 사이의 연결 관계에 대한 설명의 편의를 위해, 하나의 화소(PXL)에 연결된 스캔 배선들 중 하나와 발광 제어 배선을 일예로서 도시하였으며, 각각 “스캔 배선(S)”과 “발광 제어 배선(E)”으로 표시하였다. 또한, 데이터 배선들과 전원 배선들 중 일부만을 도시하였으며, 상기 데이터 배선은 “데이터 배선(D)”로 상기 전원 배선은 “전원 배선(PL)”로 도시하였다. 여기서, 배선부들 중 일부만을 도시하였으나, 도시되지 않은 스캔 배선들, 발광 제어 배선들, 데이터 배선들, 및 전원 배선들은 이하의 설명하는 방식으로 추가적으로 더 제공될 수 있다.
도 1 및 도 3을 참조하면, 기판(SUB)은 화소 영역(PXA)과 주변 영역(PPA)으로 나누어지며, 상기 화소들(PXL)은 상기 화소 영역(PXA) 내에 배치된다.
상기 화소들(PXL)은 각각이 제1 방향(DR1)으로 배열되는 화소 행을 복수 개 포함하며, 각각의 화소 행은 상기 제1 방향(DR1)과 평행하도록 제2 방향(DR2)을 따라 연장되어 배열될 수 있다. 상기 화소들(PXL)은 각각이 상기 제2 방향(DR2)으로 배열되는 화소 열을 복수 개 포함하며, 각각의 화소 열은 상기 제2 방향(DR2)과 평행하도록 상기 제1 방향(DR1)을 따라 연장되어 배열될 수 있다. 즉, 상기 화소들(PXL)은 소정의 매트릭스 형상으로 배치될 수 있다. 상기 화소들(PXL)에 대해서는 후술한다.
상기 화소 영역(PXA)은 직선 및 곡선 형상을 갖는 변을 가지며, 코너부에서는 곡선 형상을 갖는 변을 갖는다.
한편 설명의 편의를 위하여, 상기 화소 영역(PXA)의 일측 부분만을 도시하였으나, 상기 화소 영역(PXA)의 형상이 좌우 대칭이 되도록, 타측 부분도 실질적으로 동일한 방식으로 형성될 수 있다.
상기 구동부는 상기 주변 영역(PPA) 내에 배치되며, 상기 배선부는 상기 화소들(PXL)과 상기 구동부를 연결할 수 있다.
상기 구동부는 상기 스캔 배선들(S)을 통해 상기 화소들(PXL)과 연결된 상기 스캔 구동부(SDV)를 포함한다. 상기 스캔 구동부(SDV)는 상기 화소 영역(PXA)에 인접하게 제공된다.
본 발명의 실시예에 의한 상기 스캔 구동부(SDV)는 복수의 스캔 스테이지(SST)를 구비한다. 스캔 스테이지(SST) 각각은 상기 스캔 배선들(S) 중 어느 하나와 접속된다. 상기 스캔 배선들(S)은 상기 스캔 스테이지(SST)의 출력 단자와 화소 행의 최외곽 화소의 스캔 신호 입력 단자를 연결하며, 상기 스캔 스테이지들(SST)는 클럭신호에 대응하여 구동된다. 이와 같은 상기 스캔 스테이지(SST)들은 실질적으로 동일한 회로로 구현될 수 있다.
상기 스캔 구동부(SDV)는 상기 화소 영역(PXA)의 코너부에 대응되도록 휘어진 형상을 가질 수 있다. 예를 들어, 상기 스캔 스테이지들(SST)은 상기 화소 영역(PXA)의 가장자리를 따라 배열될 수 있다. 상기 스캔 스테이지들(SST) 각각은 상기 화소 영역(PXA)에 구비된 화소 행들 각각에 대응되며, 대응되는 화소 행에 배열된 화소들(PXL)로 스캔 신호를 공급할 수 있다.
상기 화소 영역(PXA)에 구비된 상기 스캔 배선들(S)은 상기 제1 방향(DR1)과 평행할 수 있다. 즉, 상기 스캔 스테이지(SST)의 출력 단자와 화소 행의 최외곽 화소의 스캔 신호 입력 단자의 상기 제2 방향(DR2)에서의 위치가 동일할 수 있다.
상기 주변 영역(PPA)에 구비된 상기 스캔 배선들(S)은 상기 제1 방향(DR1)과 평행하거나 상기 제1 방향(DR1)에 경사질 수 있다.
또한, 상기 구동부는 상기 화소들(PXL)에 연결된 발광 구동부(EDV)를 포함하며, 상기 발광 구동부(EDV)는 상기 스캔 구동부(SDV)에 인접하게 제공된다. 상기 발광 구동부(EDV)와 상기 화소 영역(PXA) 사이에는 상기 스캔 구동부(SDV)가 위치할 수 있으며, 이에 따라 발광 구동부(EDV)는 상기 스캔 구동부(SDV)보다 외곽쪽에 배치될 수 있다.
본 발명의 실시예에 의한 상기 발광 구동부(EDV)는 복수의 발광 스테이지(EST)를 구비한다. 상기 발광 제어 배선들(E)은 상기 발광 스테이지(EST)의 출력 단자와 화소 행의 최외곽 화소의 발광 신호 입력 단자를 연결할 수 있다.
상기 발광 구동부(EDV)는 상기 화소 영역(PXA)의 코너부에 대응되도록 휘어진 형상을 가질 수 있다. 예를 들어, 상기 발광 스테이지들(EST) 각각의 일단부를 연결한 가상의 선이 소정의 곡률을 갖는 곡선의 형태일 수 있다.
상기 발광 스테이지들(EST) 각각은 상기 화소 영역(PXA)에 구비된 화소 행들 각각에 대응되며, 대응되는 화소 행에 배열된 상기 화소들(PXL)로 발광 제어 신호를 공급할 수 있다.
상기 화소 영역(PXA)에 구비된 상기 발광 제어 배선들(E)은 상기 제1 방향(DR1)과 평행할 수 있다. 즉, 제1 스캔 스테이지(SST)의 출력 단자와 화소 행의 최외곽 화소의 스캔 신호 입력 단자의 상기 제2 방향(DR2)에서의 위치가 동일할 수 있다.
다음으로, 상기 주변 영역(PPA)에는 데이터 구동부(도 1의 DDV 참고)가 구비될 수 있다. 상기 화소 열들 각각에는 그에 대응하는 데이터 배선(D)이 연결될 수 있다. 상기 데이터 배선들(D)은 상기 데이터 구동부(DDV)에 연결된다. 한편, 도 3에서는 설명의 편의를 위하여 상기 데이터 배선들(D)이 각 화소 열의 최외곽 화소(PXL)에만 연결된 형상이나, 상기 데이터 배선들(D) 각각은 각 화소 열에 구비된 상기 화소들(PXL) 모두에 연결되며, 동일 열의 화소(PXL)는 동일한 데이터 배선(D)을 공유할 수 있다.
상기 데이터 배선들(D)은 상기 화소 영역(PXA) 내에서 상기 제2 방향(DR2)을 따라 연장될 수 있다. 상기 데이터 배선들(D)은 상기 주변 영역(PPA)에서 대체적으로 상기 제2 방향(DR2)을 따라 연장된 복수의 연결 배선(CL)과 연결될 수 있다.
상기 복수의 연결 배선들(CL)은 상기 데이터 배선들(D)과 일체로 제공되어 연결될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 복수의 연결 배선들(CL)은 컨택 전극(미도시) 등을 통해 상기 데이터 배선(D)들과 전기적으로 연결될 수 있다. 상기 복수의 연결 배선들(CL)은 상기 데이터 구동부(DDV) 방향으로 모이도록 연장되며, 상기 데이터 구동부(DDV)로부터 화소 방향으로 퍼지는 형상의 데이터 배선 팬 아웃부를 구성할 수 있다. 즉, 상기 데이터 배선들(D) 각각은 상기 복수의 연결 배선(CL) 각각에 연결되어 상기 데이터 구동부(DDV)로부터의 상기 데이터 신호를 제공받을 수 있다.
상기 화소 열들 각각에는 그에 대응하는 전원 배선(PL)이 연결될 수 있다. 상기 전원 배선(PL)은 상기 화소 영역(PXA)에 제공된 보조 전원 배선들(PL1')과, 상기 보조 전원 배선들(PL1')에 연결되며 상기 주변 영역(PPA)에 제공된 제1 전원 배선(PL1)을 포함할 수 있다.
상기 제1 전원 배선(PL1)은 상기 보조 전원 배선들(PL1')보다 넓은 폭으로 형성되며, 상기 화소 영역(PXA)의 가장자리를 따라 연장될 수 있다. 상기 보조 전원 배선들(PL1')은 상기 제1 전원 배선(PL1)으로부터 분기되며, 각각의 화소열에 연결될 수 있다. 상기 보조 전원 배선(PL1') 및 상기 제1 전원 배선(PL1)은 상기 화소들(PXL)에 제1 전원(도 2의 ELVDD 참고)을 제공한다.
한편, 도 3에서는 설명의 편의를 위하여 상기 보조 전원 배선들(PL1')이 각 화소 열의 최외곽 화소(PXL)에만 연결된 형상이나, 상기 보조 전원 배선들(PL1') 각각은 각 화소열에 구비된 상기 화소들(PXL) 모두에 연결되며, 동일 열의 화소(PXL)는 동일한 보조 전원 배선(PL1')을 공유할 수 있다.
또한, 상기 전원 배선(PL)은 상기 발광 구동부(EDV)의 외곽에 배치되며 제2 전원(도 2의 ELVSS 참고)을 인가하는 제2 전원 배선(PL2)을 포함할 수 있다. 상기 제2 전원 배선(PL2)은 상기 제1 전원 배선(PL1)의 폭과 동일한 폭을 갖거나 좁은 폭을 갖도록 형성될 수 있으며 상기 제1 전원 배선(PL1)과 일정 간격 이격될 수 있다.
상기 제1 전원 배선(PL1)과 상기 제2 전원 배선(PL2)은 상기 화소 영역(PXA)의 가장자리를 따라 상기 주변 영역(PPA)에서 연장될 수 있다. 상기 제1 전원 배선(PL1)과 상기 제2 전원 배선(PL2)은 곡선 형상을 갖도록 배치될 수 있지만, 실시 예에 따라 직선 형상을 갖도록 배치될 수 있다. 또한, 상기 제1 전원 배선(PL1)과 상기 제2 전원 배선(PL2)은 상기 화소 영역(PXA)의 코너부에서 직각으로 꺽여진 형상으로 배치될 수 있지만, 실시 예에 따라 소정의 곡률을 갖는 곡선 형상을 갖도록 배치될 수 있다. 또한, 상기 제1 전원 배선(PL1)과 상기 제2 전원 배선(PL2) 각각은 일정한 폭을 가질 수 있으나, 이에 한정되지 않고 서로 다른 폭을 갖도록 배치될 수 있다. 상기 제2 전원 배선(PL2)에 대한 상세한 설명은 도 7을 통해 후술한다.
도 4는 도 3에 도시된 화소의 실시예를 나타내는 회로도이다. 도 4에서는 설명의 편의를 위해 제j 데이터 배선(Dj) 및 i번째 스캔 배선(Si)에 접속된 화소를 도시하기로 한다.
도 4를 참조하면, 본 발명의 실시예에 의한 화소(PXL)는 유기 발광 소자(OLED), 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7) 및 스토리지 커패시터(Cst)를 구비한다
상기 유기 발광 소자(OLED)의 애노드 전극은 제6 트랜지스터(T6)를 경유하여 상기 제1 트랜지스터(T1)에 접속되고, 캐소드 전극은 제2 전원(ELVSS)에 접속된다. 이와 같은 유기 발광 소자(OLED)는 상기 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성한다.
상기 제7 트랜지스터(T7)는 초기화 전원(Vint)과 상기 유기 발광 소자(OLED)의 애노드 전극 사이에 접속된다. 그리고, 상기 제7 트랜지스터(T7)의 게이트 전극은 i+1번째 스캔 배선(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 스캔 배선(Si+1)으로 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 상기 유기 발광 소자(OLED)의 애노드 전극으로 공급한다. 여기서, 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다.
상기 제6 트랜지스터(T6)는 상기 제1 트랜지스터(T1)와 상기 유기 발광 소자(OLED) 사이에 접속된다. 그리고, 상기 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 배선(Ei)에 접속된다. 이와 같은 상기 제6 트랜지스터(T6)는 상기 i번째 발광 제어 배선(Ei)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제5 트랜지스터(T5)는 상기 제1 전원(ELVDD)과 상기 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 상기 제5 트랜지스터(T5)의 게이트 전극은 i번째 발광 제어 배선(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 상기 i번째 발광 제어 배선(Ei)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
상기 제1 트랜지스터(T1; 구동 트랜지스터)의 제1 전극은 상기 제5 트랜지스터(T5)를 경유하여 제1 전원(ELVDD)에 접속되고, 제2 전극은 상기 제6 트랜지스터(T6)를 경유하여 상기 유기 발광 소자(OLED)의 애노드 전극에 접속된다. 그리고, 상기 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이와 같은 상기 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 상기 제1 전원(ELVDD)으로부터 상기 유기 발광 소자(OLED)를 경유하여 상기 제2 전원(ELVSS)으로 흐르는 전류량을 제어한다.
제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1) 사이에 접속된다. 그리고, 상기 제3 트랜지스터(T3)의 게이트 전극은 상기 i번째 스캔 배선(Si)에 접속된다. 이와 같은 상기 제3 트랜지스터(T3)는 상기 i번째 스캔 배선(Si)으로 스캔 신호가 공급될 때 턴-온되어 상기 제1 트랜지스터(T1)의 제2 전극과 상기 제1 노드(N1)를 전기적으로 접속시킬 수 있다. 따라서, 상기 제3 트랜지스터(T3)가 턴-온 될 때 상기 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제4 트랜지스터(T4)는 상기 제1 노드(N1)와 상기 초기화 전원(Vint) 사이에 접속된다. 그리고, 상기 제4 트랜지스터(T4)의 게이트 전극은 상기 i-1번째 스캔 배선(Si-1)에 접속된다. 이와 같은 상기 제4 트랜지스터(T4)는 i-1번째 스캔 배선(Si-1)으로 스캔 신호가 공급될 때 턴-온되어 상기 제1 노드(N1)로 상기 초기화 전원(Vint)의 전압을 공급한다.
제2 트랜지스터(T2)는 제m 데이터 배선(Dm)과 상기 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 그리고, 상기 제2 트랜지스터(T2)의 게이트 전극은 상기 i번째 스캔 배선(Si)에 접속된다. 이와 같은 상기 제2 트랜지스터(T2)는 상기 i번째 스캔 배선(Si)으로 스캔 신호가 공급될 때 턴-온되어 상기 제j 데이터 배선(Dj)과 상기 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킨다.
스토리지 커패시터(Cst)는 상기 제1 전원(ELVDD)과 상기 제1 노드(N1) 사이에 접속된다. 이와 같은 상기 스토리지 커패시터(Cst)는 상기 데이터 신호 및 상기 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
도 5는 도 4의 화소를 상세하게 도시한 평면도이며 도 6은 도 5의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 5 및 도 6에서는 화소 영역에 배치된 i번째 행 및 j번째 열에 배치된 하나의 화소(PXL)를 기준으로, 상기 하나의 화소(PXL)에 연결된 세 개의 스캔 배선들(Si-1, Si, Si+1), 발광 제어 배선(Ei), 전원 배선(PL), 및 데이터 배선(Dj)을 도시하였다. 도 5 및 도 6에 있어서, 설명의 편의를 위해, i-1번째 행의 스캔 배선을 “제i-1 스캔 배선(Si-1)”, i번째 행의 스캔 배선을 “제i 스캔 배선(Si)”, i+1번째 행의 스캔 배선을 “제i+1 스캔 배선(Si+1)”, i번째 행의 발광 제어 배선을 "발광 제어 배선(Ei)", j번째 열의 데이터 배선을 "데이터 배선(Dj)"으로, 그리고, j번째 전원 배선 및 더미 전원 배선을 "전원 배선(PL)" 및 더미 전원 배선(PL')으로 표시한다.
도 4 내지 도 6을 참조하면, 상기 표시 장치는 기판(SUB), 배선부, 및 화소들(PXL)을 포함한다.
상기 기판(SUB)은 유리, 수지(resin) 등과 같은 절연성 재료로 이루어질 수 있다. 또한, 상기 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다.
예를 들어, 상기 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 상기 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있으며, 섬유 강화플라스틱(FRP, Fiber reinforced plastic) 등으로도 이루어질 수 있다.
상기 배선부는 각 화소(PXL)에 신호를 제공하며, 스캔 배선들(Si-1, Si, Si+1), 데이터 배선(Dj), 발광 제어 배선(Ei), 전원 배선(PL), 및 초기화 전원 배선(IPL)을 포함한다.
상기 스캔 배선들(Si-1, Si, Si+1)은 제1 방향(DR1)으로 연장되며 제2 방향(DR2)을 따라 순차적으로 배열된 제i-1 스캔 배선(Si-1), 제i 스캔 배선(Si), 및 제i+1 스캔 배선(Si+1)을 포함한다. 상기 스캔 배선들(Si-1, Si, Si+1)에는 스캔 신호가 인가되며, 상기 제i-1 스캔 배선(Si-1)에는 i-1번째 스캔 신호, 상기 제i 스캔 배선(Si)에는 i번째 스캔 신호, 및 상기 제i+1 스캔 배선(Si+1)에는 i+1번째 스캔 신호가 인가된다.
상기 발광 제어 배선(Ei)은 상기 제1 방향(DR1)으로 연장되며 상기 제i 스캔 배선(Si)과 상기 제i+1 스캔 배선(Si+1) 사이에서 상기 제i 스캔 배선(Si) 및 상기 제i+1 스캔 배선(Si+1)과 이격되도록 배치된다. 상기 발광 제어 배선(Ei)에는 발광 제어 신호가 인가된다.
상기 데이터 배선(Dj)은 상기 제2 방향(DR2)으로 연장되며 상기 제1 방향(DR1)을 따라 순차적으로 배열된다. 상기 데이터 배선(Dj)에는 데이터 신호가 인가된다.
상기 전원 배선(PL)은 상기 제2 방향(DR2)을 따라 연장되며, 상기 데이터 배선(Dj)과 이격되도록 배치된다. 상기 전원 배선(PL)에는 제1 전원(ELVDD)이 인가된다.
상기 더미 전원 배선(PL')은 상기 전원 배선(PL)과 중첩하며, 상기 전원 배선(PL)과 연결되어 제11 컨택 홀(CH11)을 통해 동일한 제1 전원(ELVDD)이 인가된다.
상기 초기화 전원 배선(IPL)은 상기 제1 방향(DR1)을 따라 연장되며, 상기 제i+1 스캔 배선(Si+1)과 다음 행 화소의 제i-1 스캔 배선(Si-1) 사이에 제공된다. 상기 초기화 전원 배선(IPL)에는 초기화 전원(Vint)이 인가된다.
각 화소(PXL)는 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7), 스토리지 캐패시터(Cst), 발광 소자(OLED)를 포함한다.
상기 제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 및 제1 컨택 배선(CNL1)을 포함한다.
상기 제1 게이트 전극(GE1)은 제3 트랜지스터(T3)의 제3 드레인 전극(DE3) 및 제4 트랜지스터(T4)의 제4 드레인 전극(DE4)과 연결된다. 상기 제1 컨택 배선(CNL1)은 상기 제1 게이트 전극(GE1)과, 상기 제3 드레인 전극(DE3) 및 제4 드레인 전극(DE4) 사이를 연결한다. 상기 제1 컨택 배선(CNL1)의 일단은 제1 컨택 홀(CH1)을 통해 상기 제1 게이트 전극(GE1)과 연결되고 상기 제1 컨택 배선(CNL1)의 타단은 제2 컨택 홀(CH2)을 통해 상기 제3 드레인 전극(DE3)과 상기 제4 드레인 전극(DE4)에 연결된다.
본 발명의 일 실시예에 있어서, 상기 제1 액티브 패턴(ACT1)과 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제1 액티브 패턴(ACT1)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
상기 제1 액티브 패턴(ACT1)은 소정 방향으로 연장된 막대 형상을 가지며, 연장된 길이 방향을 따라 복수 회 절곡된 형상을 가질 수 있다. 상기 제1 액티브 패턴(ACT1)은 평면 상에서 볼 때 상기 제1 게이트 전극(GE1)과 중첩한다. 상기 제1 액티브 패턴(ACT1)이 길게 형성됨으로써 상기 제1 트랜지스터(T1)의 채널 영역이 길게 형성된다. 이에 따라, 상기 제1 트랜지스터(T1)에 인가되는 게이트 전압의 구동 범위가 넓어지게 된다. 이에 따라 이후 상기 발광 소자(OLED)에서 방출되는 빛의 계조를 세밀하게 제어할 수 있다.
상기 제1 소스 전극(SE1)은 상기 제1 액티브 패턴(ACT1)의 일 단에 연결되며 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)과 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)과 연결된다. 상기 제1 드레인 전극(DE1)은 상기 제1 액티브 패턴(ACT1)의 타 단에 연결되며 상기 제3 트랜지스터(T3)의 제3 소스 전극(SE3)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결된다.
상기 제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 상기 제2 드레인 전극(DE2)을 포함한다.
상기 제2 게이트 전극(GE2)은 상기 제i 스캔 배선(Si)에 연결된다. 상기 제2 게이트 전극(GE2)은 상기 제i 스캔 배선(Si)의 일부로 제공되거나 상기 제i 스캔 배선(Si)으로부터 돌출된 형상으로 제공된다. 본 발명의 일 실시예에 있어서, 상기 제2 액티브 패턴(ACT2), 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제2 액티브 패턴(ACT2)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제2 액티브 패턴(ACT2)은 상기 제2 게이트 전극(GE2)과 중첩된 부분에 해당한다. 상기 제2 소스 전극(SE2)은 일 단이 상기 제2 액티브 패턴(ACT2)에 연결되고 타 단이 제6 컨택 홀(CH6)을 통해 상기 데이터 배선(Dj)에 연결된다. 상기 제2 드레인 전극(DE2)은 일 단이 상기 제2 액티브 패턴(ACT2)에 연결되고 타 단이 상기 제1 트랜지스터(T1)의 상기 제1 소스 전극(SE1)과 상기 제5 트랜지스터(T5)의 상기 제5 드레인 전극(DE5)과 연결된다.
상기 제3 트랜지스터(T3)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 상기 제3 트랜지스터(T3)는 제3a 트랜지스터(T3a)와 제3b 트랜지스터(T3b)를 포함할 수 있다. 상기 제3a 트랜지스터(T3a)는 제3a 게이트 전극(GE3a), 제3a 액티브 패턴(ACT3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)을 포함하고, 상기 제3b 트랜지스터(T3b)는 제3b 게이트 전극(GE3b), 제3b 액티브 패턴(ACT3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)을 포함할 수 있다. 이하, 제3a 게이트 전극(GE3a)과 제3b 게이트 전극(GE3b)을 제3 게이트 전극(GE3), 제3a 액티브 패턴(ACT3a)과 제3b 액티브 패턴(ACT3b)을 제3 액티브 패턴(ACT3), 제3a 소스 전극(SE3a)과 제3b 소스 전극(SE3b)을 제3 소스 전극(SE3), 그리고 제3a 드레인 전극(DE3a)과 제3b 드레인 전극(DE3b)을 제3 드레인 전극(DE3)으로 지칭한다.
상기 제3 게이트 전극(GE3)은 상기 제i 스캔 배선(Si)에 연결된다. 상기 제3 게이트 전극(GE3)은 상기 제i 스캔 배선(Si)의 일부로 제공되거나 상기 제i 스캔 배선(Si)으로부터 돌출된 형상으로 제공된다. 본 발명의 일 실시예에 있어서, 상기 제3 액티브 패턴(ACT3), 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제3 액티브 패턴(ACT3)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제3 액티브 패턴(ACT3)은 상기 제3 게이트 전극(GE3)과 중첩된 부분에 해당한다. 상기 제3 소스 전극(SE3)은 일 단이 상기 제3 액티브 패턴(ACT3)에 연결되고 타단이 상기 제1 트랜지스터(T1)의 상기 제1 드레인 전극(DE1)과 상기 제6 트랜지스터(T6)의 상기 제6 소스 전극(SE6)에 연결된다. 상기 제3 드레인 전극(DE3)은 일 단이 상기 제3 액티브 패턴(ACT3)에 연결되고 타 단이 상기 제4 트랜지스터(T4)의 상기 제4 드레인 전극(DE4)에 연결된다. 상기 제3 드레인 전극(DE3)은 또한 상기 제1 컨택 배선(CNL1) 및 상기 제2 콘택 홀(CH2) 및 상기 제1 콘택 홀(CH1)을 통해 상기 제1 트랜지스터(T1)의 상기 제1 게이트 전극(GE1)에 연결된다.
상기 제4 트랜지스터(T4)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 상기 제4 트랜지스터(T4)는 제4a 트랜지스터(T4a)와 제4b 트랜지스터(T4b)를 포함할 수 있다. 상기 제4a 트랜지스터(T4a)는 제4a 게이트 전극(GE4a), 제4a 액티브 패턴(ACT4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)을 포함하고, 상기 제4b 트랜지스터(T4b)는 제4b 게이트 전극(GE4b), 제4b 액티브 패턴(ACT4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)을 포함할 수 있다. 이하, 제4a 게이트 전극(GE4a)과 제4b 게이트 전극(GE4b)을 제4 게이트 전극(GE4), 제4a 액티브 패턴(ACT4a)과 제4b 액티브 패턴(ACT4b)을 제4 액티브 패턴(ACT4), 제4a 소스 전극(SE4a)과 제4b 소스 전극(SE4b)을 제4 소스 전극(SE4), 그리고 제4a 드레인 전극(DE4a)과 제4b 드레인 전극(DE4b)을 제4 드레인 전극(DE4)으로 지칭한다.
상기 제4 게이트 전극(GE4)은 상기 제i-1 스캔 배선(Si-1)에 연결된다. 상기 제4 게이트 전극(GE4)은 상기 제i-1 스캔 배선(Si-1)의 일부로 제공되거나 상기 제i-1 스캔 배선(Si-1)으로부터 돌출된 형상으로 제공된다. 상기 제4 액티브 패턴(ACT4), 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제4 액티브 패턴(ACT4)은 불순물이 도핑되지 않은 반도체층으로 이루어진다. 상기 제4 액티브 패턴(ACT4)은 상기 제4 게이트 전극(GE4)과 중첩된 부분에 해당한다. 상기 제4 소스 전극(SE4)은 일 단이 상기 제4 액티브 패턴(ACT4)에 연결되고 타 단이 상기 초기화 전원 배선(IPL) 및 이전 행의 화소의 제7 트랜지스터(T7)의 제7 드레인 전극(DE7)에 연결된다. 상기 제4 소스 전극(SE4)과 상기 초기화 전원 배선(IPL) 사이 보조 연결 배선(AUX)이 제공되는 바, 상기 보조 연결 배선(AUX)의 일 단은 제9 컨택 홀(CH9)을 통해 상기 제4 소스 전극(SE4)과 연결되고 상기 보조 연결 배선(AUX)의 타 단은 이전 행 제8 컨택 홀(CH8)을 통해 이전 행 초기화 전원 배선(IPL)에 연결된다. 상기 제4 드레인 전극(DE4)은 일 단이 상기 제4 액티브 패턴(ACT4)에 연결되고 타 단이 상기 제3 트랜지스터(T3)의 상기 제3 드레인 전극(DE3)에 연결된다. 상기 제4 드레인 전극(DE4)은 또한 상기 제1 컨택 배선(CNL1) 및 상기 제2 컨택 홀(CH2) 및 상기 제1 컨택 홀(CH1)을 통해 상기 제1 트랜지스터(T1)의 상기 제1 게이트 전극(GE1)에 연결된다.
상기 제5 트랜지스터(T5)는 제5 게이트 전극(GE5), 제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 상기 제5 드레인 전극(DE5)을 포함한다.
상기 제5 게이트 전극(GE5)은 상기 발광 제어 배선(Ei)에 연결된다. 상기 제5 게이트 전극(GE5)은 상기 발광 제어 배선(Ei) 일부로 제공되거나 상기 발광 제어 배선(Ei)으로부터 돌출된 형상으로 제공된다. 상기 제5 액티브 패턴(ACT5), 상기 제5 소스 전극(SE5) 및 상기 제5 드레인 전극(DE5)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 상기 제5 소스 전극(SE5) 및 상기 제5 드레인 전극(DE5)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제5 액티브 패턴(ACT5)은 불순물이 도핑되지 않은 반도체층으로 이루어진다. 상기 제5 액티브 패턴(ACT5)은 상기 제5 게이트 전극(GE5)과 중첩된 부분에 해당한다. 상기 제5 소스 전극(SE5)은 일 단이 상기 제5 액티브 패턴(ACT5)에 연결되고 타 단이 제5 컨택 홀(CH5)을 통해 전원 배선(PL)에 연결된다. 상기 제5 드레인 전극(DE5)은 일 단이 상기 제5 액티브 패턴(ACT5)에 연결되고 타 단이 상기 제1 트랜지스터(T1)의 상기 제1 소스 전극(SE1) 및 상기 제2 트랜지스터(T2)의 상기 제2 드레인 전극(DE2)에 연결된다.
상기 제6 트랜지스터(T6)는 제6 게이트 전극(GE6), 제6 액티브 패턴(ACT6), 상기 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)을 포함한다.
상기 제6 게이트 전극(GE6)은 상기 발광 제어 배선(Ei)에 연결된다. 상기 제6 게이트 전극(GE6)은 상기 발광 제어 배선(Ei) 일부로 제공되거나 상기 발광 제어 배선(Ei)으로부터 돌출된 형상으로 제공된다. 상기 제6 액티브 패턴(ACT6), 상기 제6 소스 전극(SE6) 및 상기 제6 드레인 전극(DE6)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 상기 제6 소스 전극(SE6) 및 상기 제6 드레인 전극(DE6)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제6 액티브 패턴(ACT6)은 불순물이 도핑되지 않은 반도체층으로 이루어진다. 상기 제6 액티브 패턴(ACT6)은 상기 제6 게이트 전극(GE6)과 중첩된 부분에 해당한다. 상기 제6 소스 전극(SE6)은 일 단이 상기 제6 액티브 패턴(ACT6)에 연결되고 타 단이 상기 제1 트랜지스터(T1)의 상기 제1 드레인 전극(DE1) 및 상기 제3 트랜지스터(T3)의 상기 제3 소스 전극(SE3)에 연결된다. 상기 제6 드레인 전극(DE6)은 일 단이 상기 제6 액티브 패턴(ACT6)에 연결되고 타 단이 상기 제7 트랜지스터(T7)의 제7 소스 전극(SE7)에 연결된다.
상기 제7 트랜지스터(T7)는 제7 게이트 전극(GE7), 제7 액티브 패턴(ACT7), 상기 제7 소스 전극(SE7), 및 상기 제7 드레인 전극(DE7)을 포함한다.
상기 제7 게이트 전극(GE7)은 상기 제i+1 스캔 배선(Si+1)에 연결된다. 상기 제7 게이트 전극(GE7)은 상기 제i+1 스캔 배선(Si+1)의 일부로 제공되거나 상기 제i+1 스캔 배선(Si+1)으로부터 돌출된 형상으로 제공된다. 상기 제7 액티브 패턴(ACT7), 상기 제7 소스 전극(SE7) 및 상기 제7 드레인 전극(DE7)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 상기 제7 소스 전극(SE7) 및 상기 제7 드레인 전극(DE7)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제7 액티브 패턴(ACT7)은 불순물이 도핑되지 않은 반도체층으로 이루어진다. 상기 제7 액티브 패턴(ACT7)은 상기 제7 게이트 전극(GE7)과 중첩된 부분에 해당한다. 상기 제7 소스 전극(SE7)은 일 단이 상기 제7 액티브 패턴(ACT7)에 연결되고 타 단이 상기 제6 트랜지스터(T6)의 상기 제6 드레인 전극(DE6)에 연결된다. 상기 제7 드레인 전극(DE7)은 일 단이 상기 제7 액티브 패턴(ACT7)에 연결되고 타 단이 상기 초기화 전원 배선(IPL)에 연결된다. 상기 제7 드레인 전극(DE7)은 또한 다음 행 화소의 제4 트랜지스터(T4)의 제4 소스 전극(SE4)에 연결된다. 상기 제7 드레인 전극(DE7)과 상기 초기화 전원 배선(IPL)은 상기 더미 배선(PL'), 상기 제8 컨택 홀(CH8), 및 상기 제9 컨택 홀(CH9)을 통해 연결된다.
상기 스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함한다. 상기 하부 전극(LE)은 상기 제1 트랜지스터(T1)의 상기 제1 게이트 전극(GE1)으로 이루어질 수 있다.
상기 상부 전극(UE)은 상기 제1 게이트 전극(GE1)과 중첩하며, 평면 상에서 볼 때 상기 하부 전극(LE)을 커버한다. 상기 상부 전극(UE)과 상기 하부 전극(LE)과의 중첩 면적을 넓힘으로써 상기 스토리지 커패시터(Cst)의 커패시턴스가 증가시킬 수 있다. 상기 상부 전극(UE)은 상기 제1 방향(DR1)으로 연장될 수 있다. 본 발명의 일 실시예에 있어서, 상기 상부 전극(UE)에는 제1 전원(도 2의 ELVDD 참고)과 동일한 레벨의 전압이 인가될 수 있다. 상기 상부 전극(UE)은 상기 제1 게이트 전극(GE1)과 상기 제1 컨택 배선(CNL1)이 접촉되는 상기 제1 컨택 홀(CH1)이 형성되는 영역에 개구부(OPN)를 갖는다.
상기 발광 소자(OLED)는 애노드 전극(AD), 캐소드 전극(CD), 및 상기 애노드 전극(AD)과 상기 캐소드 전극(CD) 사이에 제공된 발광층(EML)을 포함한다.
상기 애노드 전극(AD)은 각 화소(PXL)에 대응하는 화소 영역 내에 제공된다. 상기 애노드 전극(AD)은 제7 컨택 홀(CH7) 및 제10 컨택 홀(CH10)을 통해 상기 제7 트랜지스터(T7)의 상기 제7 소스 전극(SE7)과, 상기 제6 트랜지스터(T6)의 상기 제6 드레인 전극(DE6)에 연결된다. 상기 제7 컨택 홀(CH7)과 상기 제10 컨택 홀(CH10) 사이에는 브릿지 패턴(BRP) 및 제2 컨택 배선(CNL2)이 제공되어 상기 제6 드레인 전극(DE6) 및 상기 제7 소스 전극(SE7)과 상기 애노드 전극(AD)을 연결한다.
다시, 도 5 및 도 6을 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 설명한다.
먼저, 상기 기판(SUB) 상에 상기 액티브 패턴(ACT1 내지 ACT7; 이하 ACT)이 제공된다. 상기 액티브 패턴(ACT)은 상기 제1 액티브 패턴(ACT1) 내지 상기 제7 액티브 패턴(ACT7)을 포함한다. 상기 제1 액티브 패턴(ACT1) 내지 상기 제7 액티브 패턴(ACT7)은 반도체 소재로 형성된다.
상기 기판(SUB)과 상기 제1 액티브 패턴(ACT1) 내지 상기 제7 액티브 패턴(ACT7) 사이에는 버퍼층(미도시)이 제공될 수 있다.
상기 제1 액티브 패턴(ACT1) 및 상기 제7 액티브 패턴(ACT7)이 형성된 상기 기판(SUB) 상에는 제1 게이트 절연막(GI1)이 제공된다.
상기 제1 게이트 절연막(GI1) 상에는 상기 제i-1 스캔 배선(Si-1) 내지 상기 제i+1 스캔 배선(Si+1), 상기 발광 제어 배선(Ei), 및 상기 제1 게이트 전극(GE1) 및 상기 제7 게이트 전극(GE7)이 제공된다. 상기 제1 게이트 전극(GE1)은 상기 스토리지 커패시터(Cst)의 하부 전극(LE)이 된다. 상기 제2 게이트 전극(GE2)과 상기 제3 게이트 전극(GE3)은 상기 제i 스캔 배선(Si)과 일체로 형성될 수 있으며, 상기 제4 게이트 전극(GE4)은 제i-1 스캔 배선(Si-1)과 일체로 형성될 수 있으며, 상기 제5 게이트 전극(GE5)과 상기 제6 게이트 전극(GE6)은 상기 발광 제어 배선(Ei)과 일체로 형성될 수 있으며, 상기 제7 게이트 전극(GE7)은 상기 제i+1 스캔 배선(Si+1)과 일체로 형성될 수 있다.
상기 제i-1 스캔 배선(Si-1) 등이 형성된 상기 기판(SUB) 상에는 제2 게이트 절연막(GI2)이 제공된다.
상기 제2 게이트 절연막(GI2) 상에는 상기 스토리지 커패시터(Cst)의 상부 전극(UE) 및 상기 초기화 전원 라인(IPL)이 제공된다. 상기 상부 전극(UE)은 상기 하부 전극(LE)을 커버하며, 상기 제2 게이트 절연막(GI2)을 사이에 두고 상기 하부 전극(LE)과 함께 상기 스토리지 커패시터(Cst)를 구성한다.
상기 상부 전극(UE) 등이 형성된 상기 기판(SUB) 상에는 층간 절연막(IL)이 제공된다.
상기 층간 절연막(IL) 상에는 상기 데이터 배선(Dj), 상기 전원 배선(PL), 상기 제1 컨택 배선(CNL1), 상기 보조 연결 배선(AUX), 및 상기 브릿지 패턴(BRP)이 제공된다.
상기 데이터 배선(Dj)은 상기 제1 게이트 절연막(GI1), 상기 제2 게이트 절연막(GI2), 및 상기 층간 절연막(IL)을 관통하는 상기 제6 컨택 홀(CH6)을 통해 상기 제2 소스 전극(SE2)에 연결된다.
상기 전원 배선(PL)은 상기 층간 절연막(IL)을 관통하는 제3 및 제4 컨택 홀(CH3, CH4)을 통해 상기 스토리지 커패시터(Cst)의 상기 상부 전극(UE)에 연결된다. 또한, 상기 전원 배선(PL)은 상기 제1 게이트 절연막(GI1), 상기 제2 게이트 절연막(GI2), 및 상기 층간 절연막(IL)을 관통하는 상기 제5 컨택 홀(CH5)을 통해 상기 제5 소스 전극(SE5)에 연결된다.
상기 제1 컨택 배선(CNL1)은 상기 제2 게이트 절연막(GI2) 및 상기 층간 절연막(IL)을 관통하는 상기 제1 컨택 홀(CH1)을 통해 상기 제1 게이트 전극(GE1)에 연결된다. 또한, 상기 제1 컨택 배선(CNL1)은 상기 제1 게이트 절연막(GI1), 상기 제2 게이트 절연막(GI2), 및 상기 층간 절연막(IL)을 관통하는 상기 제2 컨택 홀(CH2)을 통해 상기 제3 드레인 전극(DE3) 및 상기 제4 드레인 전극(DE4)에 연결된다.
상기 보조 연결 배선(AUX)은 상기 층간 절연막(IL)을 관통하는 상기 제8 컨택 홀(CH8)을 통해 상기 초기화 전원 라인(IPL)에 연결된다. 또한, 상기 보조 연결 배선(AUX)은 상기 제1 게이트 절연막(GI1), 상기 제2 게이트 절연막(GI2), 및 상기 층간 절연막(IL)을 관통하는 제9 컨택 홀(CH9)을 통해 상기 제4 소스 전극(SE4) 및 이전 행의 제7 드레인 전극(DE7)에 연결된다.
상기 브릿지 패턴(BRP)은 상기 제6 드레인 전극(DE6)과 상기 애노드 전극(AD) 사이에서 상기 제6 드레인 전극(DE6)과 상기 애노드 전극(AD)을 연결하는 매개체로 제공되는 패턴으로서, 상기 제1 게이트 절연막(GI1), 상기 제2 게이트 절연막(GI2), 및 상기 층간 절연막(IL)을 관통하는 제7 컨택 홀(CH7)을 통해 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 연결된다.
상기 데이터 배선(Dj) 등이 형성된 상기 기판(SUB)에는 제1 절연층(INS1)이 제공된다.
상기 제1 절연층(INS1) 상에는 더미 전원 배선(PL') 및 상기 제2 컨택 배선(CNL2)이 제공된다.
상기 더미 전원 배선(PL')은 상기 전원 배선(PL)에 제1 전원(도 2의 ELVDD 참고)을 지연 없이 안정적으로 공급하기 위한 것으로서 상기 전원 배선(PL)에 인가되는 저항을 감소시킨다. 상기 더미 전원 배선(PL')은 제2 방향(DR2)으로 연장되며 상기 전원 배선(PL')과 중첩할 수 있다. 상기 더미 전원 배선(PL')은 상기 제1 절연층(INS1)을 관통하는 상기 제11 컨택 홀(CH11)을 통해 상기 전원 배선(PL)에 연결된다.
상기 제2 컨택 배선(CNL2)은 상기 제1 절연층(INS1)을 관통하는 제10 컨택 홀(CH10)을 통해 상기 브릿지 패턴(BRP)에 연결된다.
상기 더미 전원 배선(PL') 등이 형성된 상기 기판(SUB)에는 커버 층(CVL)이 제공된다.
상기 커버 층(CVL) 상에는 애노드 전극(AD)이 제공된다. 상기 애노드 전극(AD)은 상기 커버층(CVL)을 관통하는 제12 컨택 홀(CH12)을 통해 상기 제2 컨택 배선(CNL2)에 연결된다. 상기 제2 컨택 배선(CNL2)은 상기 제10 컨택 홀(CH10)을 통해 상기 브릿지 패턴(BRP)에 연결되어 있으므로, 상기 애노드 전극(AD)은 상기 브릿지 패턴(BRP)을 통해 최종적으로 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 연결된다.
상기 애노드 전극(AD)이 형성된 상기 기판(SUB) 상에는 각 화소(PXL)에 대응하도록 화소 영역(PXA)을 구획하는 화소 정의막(PDL)이 제공된다. 상기 화소 정의막(PDL)은 상기 애노드 전극(AD)의 상면을 노출하며 상기 화소(PXL)의 둘레를 따라 상기 기판(SUB)으로부터 돌출된다.
상기 화소 정의막(PDL)에 의해 둘러싸인 상기 화소 영역(PXA)에는 발광층(EML)이 제공되며, 상기 발광층(EML) 상에는 상기 캐소드 전극(CD)이 제공된다.
상기 캐소드 전극(CD) 상에는 상기 캐소드 전극(CD)을 커버하는 봉지막(SLM)이 제공된다.
도 7은 도 3의 P2에 대응하는 부분을 개념적으로 도시한 평면도로서, 제2 전원 배선을 도시한 것이며 도 8은 도 7의 II-II'선에 따른 단면도이다. 도 7 및 도 8은 기판의 주변 영역에서의 각 배선 사이의 연결 관계를 구체적으로 도시하기 위한 것으로서, 설명의 편의를 위해, 제2 전원 배선과 연결 배선을 일 예로서 도시하였으며, 각각 “제2 전원 배선(PL2)”과 “연결 배선(CL)”으로 도시하였다. 여기서, 배선부들 중 일부만을 도시하였으나, 도시되지 않은 스캔 배선들, 발광 제어 배선들, 데이터 배선들, 및 제1 전원 배선은 이하의 설명하는 방식으로 추가적으로 더 제공될 수 있다.
이하, 도 3, 도 7, 및 도 8을 참조하여, 각 배선 별로 연결 관계를 설명한다.
제2 전원 배선(PL2)과 연결 배선(CL)은 기판(SUB)의 주변 영역(PPA)에 제공되며 부분적으로 중첩될 수 있다.
상기 연결 배선(CL)은 복수의 연결 배선들(CL1, CL2, CL3, CL4)을 포함할 수 있다. 상기 복수의 연결 배선들(CL1, CL2, CL3, CL4)은 평면 상에서 볼 때 상기 제2 전원 배선(PL2)과 경사진 방향으로 연장될 수 있다. 상기 복수의 연결 배선들(CL1, CL2, CL3, CL4) 각각은 상기 기판(SUB)의 화소 영역(PXA)에 제공되는 데이터 배선(D) 각각에 전기적으로 연결될 수 있다. 상기 복수의 연결 배선들(CL1, CL2, CL3, CL4)은 상기 데이터 배선(D)과 일체로 제공되어 상기 화소 영역(PXA)으로부터 상기 주변 영역(PPA)까지 연장될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 복수의 연결 배선들(CL1, CL2, CL3, CL4) 각각은 컨택 전극(미도시)을 통해 상기 데이터 배선(D)과 전기적으로 연결될 수도 있다.
상기 제2 전원 배선(PL2)은 상기 주변 영역(PPA) 내에서 발광 구동부(EDV)의 외측에 제공될 수 있다. 상기 제2 전원 배선(PL2)은 상기 화소 영역(PXA)으로 제2 전원(도 2의 ELVSS 참고)을 제공하는 배선으로 상기 연결 배선(CL)의 폭 보다 큰 폭을 가질 수 있다.
상기 제2 전원 배선(PL2)은 제1 영역(FA)과 제2 영역(SA)을 포함할 수 있다. 상기 제1 영역(FA)은 상기 연결 배선(CL)에 중첩되지 않는 영역이고, 상기 제2 영역(SA)은 상기 연결 배선(CL)과 중첩되는 영역일 수 있다.
상기 제1 영역(FA)에서, 상기 제2 전원 배선(PL2)은 제1 금속층(ML1)과 제2 금속층(ML2)을 포함하는 이중 레이어로 구성될 수 있다. 상기 제2 영역(SA)에서, 상기 제2 전원 배선(PL2)은 상기 제1 금속층(ML1)만을 포함하도록 구성될 수 있다.
상기 제1 영역(FA)에서, 상기 제1 금속층(ML1)과 상기 제2 금속층(ML2)은 컨택 홀(H)을 통해 전기적으로 연결될 수 있다. 이로 인해, 상기 제2 전원 배선(PL2)의 저항이 감소되어 상기 제2 전원 배선(PL2)에 제2 전원(도 2의 ELVSS 참고)이 지연 없이 안정적으로 공급될 수 있다.
평면 상에서 볼 때, 상기 제1 금속층(ML1)과 상기 제2 금속층(ML2)은 상이한 폭을 가질 수 있으나, 이에 한정되는 것은 아니고, 상기 제1 금속층(ML1)과 상기 제2 금속층(ML2)은 동일한 폭을 가질 수 있다.
상기 제2 영역(SA)에서, 상기 제2 전원 배선(PL2)은 상기 제1 금속층(ML1)만을 포함할 수 있다. 즉, 상기 제2 전원 배선(PL2)의 상기 제2 영역(SA)은 상기 제2 금속층(ML2)을 포함하지 않는다. 이로 인해, 상기 제2 영역(SA)에서 상기 제1 금속층(ML1)과 상기 제2 금속층(ML2)이 전기적으로 연결되지 않을 수 있다.
다음으로, 상기 주변 영역(PPA)에서의 배선부의 구조에 대해 적층 순서에 따라 설명한다.
먼저, 상기 기판(SUB)이 제공될 수 있다.
상기 기판(SUB) 상에 제1 게이트 절연막(GI1) 및 제2 게이트 절연막(GI2)이 순차적으로 제공될 수 있다.
상기 제2 게이트 절연막(GI2) 상에 상기 연결 배선(CL)이 제공될 수 있다. 상기 연결 배선(CL) 상에는 상기 연결 배선(CL)을 커버하기 위한 층간 절연막(IL)이 제공될 수 있다.
상기 연결 배선(CL)은 제1 내지 제4 연결 배선(CL1, CL2, CL3, CL4)을 포함할 수 있다. 설명의 편의를 위해, 상기 제1 내지 제4 연결 배선(CL1, CL2, CL3, CL4)이 동일한 층에 제공되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 내지 제4 연결 배선(CL1, CL2, CL3, CL4)들 중 일부는 상기 제1 게이트 절연막(GI1) 상에 제공될 수 있으며, 나머지는 상기 제2 게이트 절연막(GI2) 상에 제공될 수 있다. 상기 제1 내지 제4 연결 배선(CL1, CL2, CL3, CL4)이 서로 상이한 층에 제공되는 구조에 대해서는 도 11을 참조하여 후술하기로 한다.
상기 연결 배선(CL)은 상기 화소 영역(PXA)에서의 스토리지 커패시터(Cst)의 상부 전극(도 6의 UE 참고)과 동일한 층에 배치될 수 있으며 동일 공정을 통해 제공될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 연결 배선(CL)은 상기 화소 영역(PXA)에서의 스캔 배선(S) 및 발광 제어 배선(E)과 동일한 층에 배치될 수 있으며 동일 공정을 통해 제공될 수도 있다.
상기 연결 배선(CL)은 상기 제2 전원 배선(PL2)에 부분적으로 중첩될 수 있다. 구체적으로, 상기 연결 배선(CL)은 상기 제2 전원 배선(PL2)의 상기 제2 영역(SA)에 중첩되고, 상기 제2 전원 배선(PL2)의 상기 제1 영역(FA)에 중첩되지 않을 수 있다.
상기 층간 절연막(IL) 상에 상기 제1 금속층(ML1)이 제공될 수 있다. 상기 제1 금속층(ML1)은 상기 기판(SUB) 상에서 상기 제1 영역(FA)과 상기 제2 영역(SA) 모두에 걸쳐 제공될 수 있다. 상기 제1 금속층(ML1)은 상기 화소 영역(PXA)에서의 데이터 배선(D)과 동일한 층에 배치될 수 있으며 동일 공정을 통해 제공될 수 있다.
상기 제1 금속층(ML1) 상에 제1 절연층(INS1)이 제공될 수 있다. 상기 제1 절연층(INS1)은 무기 재료를 포함하는 무기 절연 물질일 수 있다. 상기 무기 재료로는 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등을 포함할 수 있다.
상기 제1 절연층(INS1)은 상기 제1 금속층(ML1)의 일부를 외부로 노출시키는 적어도 하나 이상의 상기 컨택 홀(H)을 포함할 수 있다. 상기 컨택 홀(H)은 상기 제2 전원 배선(PL2)의 상기 제1 영역(FA)에 대응되도록 상기 제1 절연층(INS1) 내에 제공될 수 있다.
상기 제1 절연층(INS1) 상에 상기 제2 금속층(ML2)이 제공될 수 있다. 상기 제2 금속층(ML2)은 상기 화소 영역(PXA)에서의 제2 컨택 배선(도 6의 CNL2 참고)과 동일한 층에 배치될 수 있으며 동일 공정을 통해 제공될 수 있다.
상기 제2 금속층(ML2)은 상기 기판(SUB) 상에서 상기 제2 전원 배선(PL2)의 상기 제1 영역(FA)에만 제공될 수 있으며 상기 제1 영역(FA)에 제공된 상기 제1 금속층(ML1)을 커버할 수 있다. 상기 제2 금속층(ML2)은 상기 연결 배선(CL)과 중첩되는 상기 제2 영역(SA)에는 제공되지 않을 수 있다.
상기 제2 전원 배선(PL2)의 상기 제1 영역에서, 상기 제2 금속층(ML2)은 상기 제1 절연층(INS1)의 상기 컨택 홀(H)을 통해 상기 제1 금속층(ML1)과 전기적으로 연결될 수 있다.
상기 제2 금속층(ML2)이 제공된 상기 기판(SUB) 상에 상기 제2 금속층(ML2)을 커버하는 커버 층(CVL)이 제공될 수 있다.
상기 커버 층(CVL) 상에 봉지막(SLM)이 제공될 수 있다.
한편, 상기 제1 절연층(INS1)의 일부 및 상기 층간 절연막(IL)의 일부는 그 하부에 제공되는 상기 연결 배선(CL)으로 인해 단차부를 포함한 굴곡진 형태를 가질 수 있다. 또한, 상기 제1 절연층(INS1)의 나머지 부분 및 상기 층간 절연막(IL)의 나머지 부분은 상기 연결 배선(CL)이 그 하부에 제공되지 않으므로 상기 단차부를 포함하지 않는 평탄한 형태를 가질 수 있다.
즉, 상기 제1 금속층(ML1)과 상기 제2 금속층(ML2) 사이에 제공된 상기 제1 절연층(INS1)은 상기 단차부를 포함하는 굴곡진 형태와 상기 단차부를 포함하지 않는 평탄한 형태를 모두 포함할 수 있다. 여기서, 상기 단차부를 포함하는 굴곡진 형태의 상기 제1 절연층(INS1)은 상기 제2 전원 배선(PL2)의 상기 제2 영역(SA)에 대응되고, 상기 단차부를 포함하지 않는 평탄한 형태의 상기 제1 절연층(INS1)은 상기 제2 전원 배선(PL2)의 상기 제1 영역(FA)에 대응될 수 있다. 또한, 상기 단차부를 포함하지 않는 평탄한 형태의 상기 제1 절연층(INS1)은 상기 컨택 홀(H)을 구비할 수 있다.
상기 컨택 홀(H)이 상기 단차부를 포함하지 않는 평탄한 형태의 상기 제1 절연층(INS1)에만 제공됨에 따라, 상기 제1 금속층(ML1)과 상기 제2 금속층(ML2)은 상기 제2 전원 배선(PL2)의 상기 제1 영역(FA)에서만 전기적으로 연결될 수 있다.
이로 인해, 상기 제2 전원 배선(PL2)에 구비된 상기 제1 및 제2 금속층(ML1, ML2)의 전기적 연결은 상기 연결 배선(CL)에 의해 발생한 상기 단차부에 영향을 받지 않을 수 있다.
일반적으로, 상기 제1 및 제2 금속층(ML1, ML2)의 전기적 연결을 위해 상기 제1 절연층(INS1)에 상기 컨택 홀(H)을 형성하는 식각 공정이 수행될 수 있다.
만일, 상기 연결 배선(CL)이 상기 제2 전원 배선(PL2)의 상기 제1 및 제2 영역(FA, SA)에 모두 중첩되는 경우, 상기 제1 절연층(INS1)과 상기 제1 금속층(ML1)은 상기 제1 및 제2 영역(FA, SA)에 대응되는 부분에서 상기 연결 배선(CL)에 의해 발생한 단차부를 포함한 굴곡진 형태를 가질 수 있다. 이러한 형태를 갖는 상기 제1 금속층(ML1)은 상기 컨택 홀(H)을 형성하는 상기 식각 공정을 수행할 때 취약할 수 있다. 구체적으로, 상기 컨택 홀(H)을 형성하는 상기 식각 공정이 수행되면, 상기 연결 배선(CL)에 의해 발생한 상기 단차부에 대응되는 상기 제1 금속층(ML1)의 일부가 과식각될 수 있다. 이러한 경우, 상기 제1 금속층(ML1)과 상기 제2 금속층(ML2)의 컨택 저항이 증가하고, 고전압을 인가할 경우 열이 발생하여 상기 제2 전원 배선(PL2)이 손상될 수 있다.
본 발명의 일 실시예에서는, 상기 연결 배선(CL)과 중첩되지 않는 상기 제2 전원 배선(PL2)의 상기 제1 영역(FA)에서만 상기 컨택 홀(H)을 통해 상기 제1 및 제2 금속층(ML1, ML2)을 전기적으로 연결함으로써, 상기 제2 전원 배선(PL2)의 불량을 최소화할 수 있다.
도 9 내지 도 11은 도 7의 제2 전원 배선을 다른 형태로 구현한 단면도이다. 본 발명의 다른 실시예로 구현된 제2 전원 배선을 포함하는 표시 장치에 있어서, 중복된 설명을 피하기 위해 상술한 실시예에 따른 표시 장치와 상이한 점을 중심으로 설명한다. 본 발명의 다른 실시예에서 특별히 설명하지 않은 부분은 상술한 실시예에 따르며 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 지칭한다.
도 7 및 도 9를 참조하면, 제2 전원 배선(PL2)과 연결 배선(CL)은 기판(SUB)의 주변 영역(PPA)에 제공되며 부분적으로 중첩될 수 있다.
상기 제2 전원 배선(PL2)은 제1 영역(FA)과 제2 영역(SA)을 포함할 수 있다. 상기 제1 영역(FA)은 상기 연결 배선(CL)에 중첩되지 않는 영역이고, 상기 제2 영역(SA)은 상기 연결 배선(CL)에 중첩되는 영역일 수 있다.
상기 제1 및 제2 영역(FA, SA)에서, 상기 제2 전원 배선(PL2)은 제1 금속층(ML1)과 제2 금속층(ML2)을 포함하는 이중 레이어로 구성될 수 있다.
상기 제1 영역(FA)에서, 상기 제1 금속층(ML1)과 상기 제2 금속층(ML2)은 제1 절연층(INS1)의 컨택 홀(H)을 통해 전기적으로 연결될 수 있다. 이로 인해, 상기 제2 전원 배선(PL2)의 저항이 감소되어 상기 제2 전원 배선(PL2)에 제2 전원(도 2의 ELVSS 참고)이 지연 없이 안정적으로 공급될 수 있다.
여기서, 상기 제1 절연층(INS1)은 상기 제1 금속층(ML1)의 일부를 외부로 노출시키는 적어도 하나 이상의 상기 컨택 홀(H)을 포함할 수 있다. 상기 컨택 홀(H)은 상기 제2 전원 배선(PL2)의 상기 제1 영역(FA)에 대응되도록 상기 제1 절연층(INS1) 내에 제공될 수 있다.
상기 제2 영역(SA)에서, 상기 제2 전원 배선(PL2)의 상기 제1 금속층(ML1)과 상기 제2 금속층(ML2)은 상기 제1 절연층(INS1)을 사이에 두고 중첩될 수 있다.
도 7 및 도 10을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB)의 주변 영역(PPA)에 제공된 제2 전원 배선(PL2)과 연결 배선(CL)을 포함할 수 있다.
상기 제2 전원 배선(PL2)은 제1 영역(FA)과 제2 영역(SA)을 포함할 수 있다. 상기 제1 영역(FA)은 상기 연결 배선(CL)에 중첩되지 않는 영역이고, 상기 제2 영역(SA)은 상기 연결 배선(CL)에 중첩되는 영역일 수 있다.
상기 제1 영역(FA)에서, 상기 제2 전원 배선(PL2)은 제1 금속층(ML1)과 제2 금속층(ML2)을 포함하는 이중 레이어로 구성될 수 있다. 상기 제2 영역(SA)에서, 상기 제2 전원 배선(PL2)은 상기 제1 금속층(ML1)만을 포함하도록 구성될 수 있다.
상기 제1 영역(FA)에서, 상기 제2 전원 배선(PL2)의 상기 제1 금속층(ML1)과 상기 제2 금속층(ML2) 사이에 제1 절연층(INS1) 및 제2 절연층(INS2)이 제공될 수 있다. 상기 제1 영역(FA)에서, 상기 제1 및 제2 금속층(ML1, ML2)은 상기 제1 및 제2 절연층(INS1, INS2)을 관통하는 컨택 홀(H)을 통해 전기적으로 연결될 수 있다.
상기 제1 절연층(INS1)은 무기 재료를 포함하는 무기 절연 물질일 수 있다. 상기 무기 재료로는 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등을 포함할 수 있다.
상기 제2 절연층(INS2)은 상기 제1 절연층(INS1)의 굴곡을 완화시켜 표면을 평탄화시킬 수 있는 유기 재료로 이루어진 유기 절연 물질일 수 있다. 상기 유기 재료로는 폴리 아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등을 포함할 수 있다.
상기 제2 영역(SA)에서, 상기 제2 전원 배선(PL2)의 상기 제1 금속층(ML1) 상에는 상기 제1 및 제2 절연층(INS1, INS2)이 순차적으로 제공될 수 있다.
한편, 상기 제1 절연층(INS1)은 생략될 수 있다. 이러한 경우, 상기 제1 영역(FA)에서는 상기 제2 절연층(INS2)을 사이에 두고 그 하부에는 상기 제1 금속층(ML1)이 배치되고, 그 상부에는 상기 제2 금속층(ML2)이 배치될 수 있다. 또한, 상기 제1 및 제2 금속층(ML1, ML2)은 상기 제2 절연층(INS2)에 구비된 컨택 홀을 통해 전기적으로 연결될 수 있다.
도 7 및 도 11을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB)의 주변 영역(PPA)에 제공된 제2 전원 배선(PL2)과 연결 배선(CL)을 포함할 수 있다.
상기 연결 배선(CL)은 상기 기판(SUB) 상에서 서로 교번하여 배치되는 홀수 번째 연결 배선(CL1, CL3)과 짝수 번째 연결 배선(CL2, CL4)를 포함할 수 있다. 상기 연결 배선(CL)은 평면 상에서 볼 때 상기 제2 전원 배선(PL2)과 경사진 방향으로 연장될 수 있다.
상기 짝수 번째 연결 배선(CL2, CL4)은 제2 연결 배선(CL2)과 제4 연결 배선(CL4)을 포함하고, 상기 홀수 번째 연결 배선(CL1, CL3)은 제1 연결 배선(CL1)과 제3 연결 배선(CL3)을 포함할 수 있다.
상기 제2 및 제4 연결 배선(CL2, CL4)은 상기 기판(SUB) 상에 제공된 제1 게이트 절연막(GI1) 상에 제공될 수 있다. 상기 제2 및 제4 연결 배선(CL2, CL4) 상에는 상기 제2 및 제4 연결 배선(CL2, CL4)을 커버하는 제2 게이트 절연막(GI2)이 제공될 수 있다.
상기 제1 및 제3 연결 배선(CL1, CL3)은 상기 제2 게이트 절연막(GI2) 상에 제공될 수 있다. 이때, 상기 제1 및 제3 연결 배선(CL1, CL3)은 상기 제2 및 제4 연결 배선(CL2, CL4)과 중첩되지 않게 상기 제2 게이트 절연막(GL2) 상에 제공될 수 있다. 상기 제1 및 제3 연결 배선(CL1, CL3) 상에는 상기 제1 및 제3 연결 배선(CL1, CL3)을 커버하는 층간 절연막(IL)이 제공될 수 있다.
즉, 상기 제1 및 제3 연결 배선(CL1, CL3)과 상기 제2 및 제4 연결 배선(CL2, CL4)은 서로 상이한 층에 형성되며 서로 상이한 공정에서 서로 다른 재료를 사용하여 형성될 수 있다.
상기 제2 전원 배선(PL2)은 제1 영역(FA)과 제2 영역(SA)을 포함할 수 있다. 상기 제1 영역(FA)은 상기 연결 배선(CL)에 중첩되지 않는 영역이고, 상기 제2 영역(SA)은 상기 연결 배선(CL)에 중첩되는 영역일 수 있다.
상기 제1 영역(FA)에서, 상기 제2 전원 배선(PL2)은 제1 금속층(ML1)과 제2 금속층(ML2)을 포함하는 이중 레이어로 구성될 수 있다. 상기 제1 금속층(ML1)과 상기 제2 금속층(ML2) 사이에는 제1 절연층(INS1)과 제2 절연층(INS2)이 제공될 수 있다.
상기 제1 절연층(INS1)은 무기 재료를 포함하는 무기 절연 물질일 수 있다. 상기 제2 절연층(INS2)은 상기 제1 절연층(INS1)의 굴곡을 완화시켜 표면을 평탄화시킬 수 있는 유기 재료로 이루어진 유기 절연 물질일 수 있다. 상기 유기 재료로는 폴리 아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등을 포함할 수 있다.
상기 제1 영역(FA)에서, 상기 제1 금속층(ML1)과 상기 제2 금속층(ML2)은 상기 제1 및 제2 절연층(INS1, INS2)을 관통하는 컨택 홀(H)을 통해 전기적으로 연결될 수 있다.상기 제2 영역(SA)에서, 상기 제2 전원 배선(PL2)의 상기 제1 금속층(ML1) 상에는 상기 제1 및 제2 절연층(INS1, INS2)이 순차적으로 제공될 수 있다.
본 발명의 일 실시예에서는, 상기 연결 배선(CL)과 중첩되지 않는 상기 제2 전원 배선(PL2)의 상기 제1 영역(FA)에서만 상기 제1 및 제2 금속층(ML1, ML2)을 전기적으로 연결함으로써, 상기 제2 전원 배선(PL2)의 불량을 최소화할 수 있다.
도 12 내지 도 19는 다양한 형태를 갖는 제2 전원 배선을 구비한 표시 장치의 주변 영역을 개략적으로 도시한 단면도이다. 도 12 내지 도 19에 있어서, 편의를 위해, 연결 배선과 중첩되는 제2 전원 배선의 제2 영역만을 도시하였다.
우선, 도 8 및 도 12을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 적어도 일부가 가요성(flexibility)을 가질 수 있으며, 상기 가요성을 가지는 부분에서 접힐 수 있다. 즉, 본 발명의 일 실시예에 따른 표시 장치는 가요성을 가지며 일 방향으로 접힌 벤딩 영역과 상기 벤딩 영역의 적어도 일측에 제공되며 접히지 않고 편평한 플랫 영역을 포함할 수 있다. 상기 플랫 영역은 가요성을 가지거나 가지지 않을 수 있다. 상기 벤딩 영역은 기판(SUB)의 주변 영역(PPA)에 제공될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 상기 기판(SUB), 상기 기판(SUB) 상에 제공된 연결 배선(CL), 상기 연결 배선(CL) 상에 제공된 제1 및 제2 금속층(ML1, ML2)을 포함할 수 있다. 여기서, 상기 제1 및 제2 금속층(ML1, ML2)은 제2 전원 배선(도 7의 PL2 참고)의 제2 영역(SA)을 구성할 수 있다.
상기 기판(SUB)은 유리, 유기 고분자, 수정 등과 같은 절연성 재료를 포함할 수 있다. 또한, 상기 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조나 다층 구조를 가질 수 있다.
상기 기판(SUB) 상에 제1 및 제2 게이트 절연막(GI1, GI2)이 순차적으로 제공될 수 있다. 상기 제1 및 제2 게이트 절연막(GI1, GI2)은 무기 절연 물질 및 유기 절연 물질 중 어느 하나의 절연 물질일 수 있다. 본 발명의 일 실시예에서는, 상기 제1 및 제2 게이트 절연막(GI1, GI2)이 무기 절연 물질일 수 있다.
상기 제2 게이트 절연막(GI2) 상에 제1 내지 제4 연결 배선(CL1, CL2, CL3, CL4)을 구비한 상기 연결 배선(CL)이 제공될 수 있다.
상기 연결 배선(CL) 상에는 층간 절연막(IL)이 제공될 수 있다. 상기 층간 절연막(IL)은 무기 절연 물질 및 유기 절연 물질 중 어느 하나의 절연 물질일 수 있다. 본 발명의 일 실시예에서는, 상기 층간 절연막(IL)이 무기 절연 물질일 수 있다. 상기 층간 절연막(IL)은 상기 연결 배선(CL)에 의해 발생한 단차부를 포함하여 굴곡진 형태를 가질 수 있다.
여기서, 상기 벤딩 영역에 제공된 절연층들 중 상기 무기 절연 물질로 구성되는 절연층들에는 개구부(미도시)가 제공될 수 있다. 상기 벤딩 영역은 상기 기판(SUB)이 구부러지는 영역이므로, 상기 제1 및 제2 게이트 절연막(GI1, GI2), 상기 층간 절연막(IL)은 상기 벤딩 영역에 대응하는 부분이 제거된 상기 개구부를 가질 수 있다.
상기 층간 절연막(IL) 상에는 평탄화층(PLL)이 제공될 수 있다. 상기 평탄화층(PLL)은 상기 평탄화층(PLL) 상부에 제공되는 제1 금속층(ML1)이 상기 층간 절연막(IL)의 굴곡진 형태에 영향을 받지 않도록 상기 층간 절연막(IL)의 굴곡을 완화시켜 표면을 평탄화시킬 수 있다. 여기서, 상기 평탄화층(PLL)은 상기 층간 절연막(IL)의 표면을 평탄화시킬 수 있는 정도의 평탄도를 갖는 유기 재료로 이루어진 유기 절연 물질일 수 있다. 상기 유기 재료로는 폴리 아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등을 포함할 수 있다. 상기 평탄화층(PLL)은 대략 3000Å 이상의 두께를 가질 수 있다. 상기 평탄화층(PLL)은 상기 벤딩 영역에 제공될 수 있다. 상기 평탄화층(PLL)은 상기 개구부의 적어도 일부를 채우거나 모두 채울 수 있다.
상기 평탄화층(PLL) 상에 상기 제1 금속층(ML1)이 제공될 수 있다. 상기 제1 금속층(ML1)은 상기 평탄화층(PLL)에 의해 평탄한 형태를 가질 수 있다.
상기 제1 금속층(ML1) 상에 제1 절연층(INS1)이 제공될 수 있다. 상기 제1 절연층(INS1)은 적어도 하나 이상의 컨택 홀(H)을 포함할 수 있다. 상기 제1 절연층(INS1)은 상기 평탄화층(PLL)에 의해 평탄한 형태를 가질 수 있다.
상기 제1 절연층(INS1) 상에 제2 금속층(ML2)이 제공될 수 있다. 상기 제2 금속층(ML2)은 상기 제1 절연층(INS1)의 상기 컨택 홀(H)을 통해 상기 제1 금속층(ML1)과 전기적으로 연결될 수 있다.
상기 제2 금속층(ML2) 상에 상기 제2 금속층(ML2)을 커버하는 커버 층(CVL)이 제공될 수 있다. 상기 커버 층(CVL) 상에 봉지막(SLM)이 제공될 수 있다.
상술한 본 발명의 일 실시예에서, 상기 제1 금속층(ML1) 하부에 상기 평탄화층(PLL)이 제공됨에 따라, 상기 제1 금속층(ML1), 상기 제1 절연층(INS1), 및 상기 제2 금속층(ML2)은 상기 연결 배선(CL)에 의해 발생한 단차부에 영향을 받지 않고 평탄한 형태를 가질 수 있다.
이로 인해, 상기 제1 절연층(INS1)의 상기 컨택 홀(H)이 상기 제2 전원 배선의 상기 제2 영역(SA)에 배치되더라도, 상기 제1 및 제2 금속층(ML1, ML2)이 상기 단차부에 영향을 받지 않아 상기 제2 전원 배선의 불량을 최소화할 수 있다.
도 8 및 도 13을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 연결 배선(CL), 상기 연결 배선(CL) 상에 제공된 제1 및 제2 금속층(ML1, ML2)을 포함할 수 있다. 여기서, 상기 제1 및 제2 금속층(ML1, ML2)은 제2 전원 배선(도 7의 PL2 참고)의 제2 영역(SA)을 구성할 수 있다.
상기 기판(SUB) 상에 제1 및 제2 게이트 절연막(GI1, GI2)이 순차적으로 제공될 수 있다.
상기 제2 게이트 절연막(GI2) 상에 상기 연결 배선(CL)이 제공될 수 있다.
상기 연결 배선(CL) 상에는 층간 절연막(IL)이 제공될 수 있다. 여기서, 상기 층간 절연막(IL)은 상기 연결 배선(CL)에 의해 발생한 단차부를 포함하여 굴곡진 형태를 가질 수 있다.
상기 층간 절연막(IL) 상에는 평탄화층(PLL)이 제공될 수 있다. 상기 평탄화층(PLL)은 상기 평탄화층(PLL) 상부에 제공되는 제1 금속층(ML1)이 상기 층간 절연막(IL)의 굴곡진 형태에 영향을 받지 않도록 상기 층간 절연막(IL)의 굴곡을 완화시켜 표면을 평탄화시킬 수 있다.
상기 평탄화층(PLL) 상에 상기 제1 금속층(ML1)이 제공될 수 있다. 상기 제1 금속층(ML1)은 상기 평탄화층(PLL)에 의해 평탄한 형태를 가질 수 있다.
상기 제1 금속층(ML1) 상에 상기 제1 금속층(ML1)을 커버하며 상기 제1 금속층(ML1)에 연결되는 제2 금속층(ML2)이 제공될 수 있다.
상기 제2 금속층(ML2) 상에 상기 제2 금속층(ML2)을 커버하는 커버 층(CVL)이 제공될 수 있다. 상기 커버 층(CVL) 상에 봉지막(SLM)이 제공될 수 있다.
상술한 본 발명의 일 실시예에서, 상기 제1 금속층(ML1) 하부에 상기 평탄화층(PLL)이 제공됨에 따라, 상기 제1 금속층(ML1) 및 상기 제2 금속층(ML2)은 상기 연결 배선(CL)에 의해 발생한 단차부에 영향을 받지 않고 평탄한 형태를 가질 수 있다.
도 8 및 도 14를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 연결 배선(CL), 상기 연결 배선(CL) 상에 제공된 제1 및 제2 금속층(ML1, ML2)을 포함할 수 있다. 여기서, 상기 제1 및 제2 금속층(ML1, ML2)은 제2 전원 배선(도 7의 PL2 참고)의 제2 영역(SA)을 구성할 수 있다.
상기 기판(SUB) 상에 제1 및 제2 게이트 절연막(GI1, GI2)이 순차적으로 제공될 수 있다.
상기 제2 게이트 절연막(GI2) 상에 상기 연결 배선(CL)이 제공될 수 있다.
상기 연결 배선(CL) 상에는 층간 절연막(IL)이 제공될 수 있다. 여기서, 상기 층간 절연막(IL)은 상기 연결 배선(CL)에 의해 발생한 단차부를 포함하여 굴곡진 형태를 가질 수 있다.
상기 층간 절연막(IL) 상에는 평탄화층(PLL)이 제공될 수 있다. 상기 평탄화층(PLL)은 상기 평탄화층(PLL) 상부에 제공되는 제1 금속층(ML1)이 상기 층간 절연막(IL)의 굴곡진 형태에 영향을 받지 않도록 상기 층간 절연막(IL)의 굴곡을 완화시켜 표면을 평탄화시킬 수 있다.
상기 평탄화층(PLL) 상에 상기 제1 금속층(ML1)이 제공될 수 있다. 상기 제1 금속층(ML1)은 상기 평탄화층(PLL)에 의해 평탄한 형태를 가질 수 있다.
상기 제1 금속층(ML1) 상에 제1 절연층(INS1)이 제공될 수 있다. 상기 제1 절연층(INS1)은 상기 평탄화층(PLL)에 의해 평탄한 형태를 가질 수 있다. 상기 제1 절연층(INS1)은 무기 재료를 포함하는 무기 절연 물질일 수 있다. 상기 무기 재료로는 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등을 포함할 수 있다.
상기 제1 절연층(INS1) 상에 제2 절연층(INS2)이 제공될 수 있다. 상기 제2 절연층(INS2)은 상기 제1 절연층(INS1)을 커버하며 상기 제1 절연층(INS1)의 표면을 더욱 평탄화시킬 수 있는 유기 재료를 포함한 유기 절연 물질일 수 있다.
상기 제2 절연층(INS2) 상에 제2 금속층(ML2)이 제공될 수 있다. 상기 제2 금속층(ML2)은 상기 제1 절연층(INS1)과 상기 제2 절연층(INS2)을 관통하는 컨택 홀(H)을 통해 상기 제1 금속층(ML1)과 전기적으로 연결될 수 있다.
상기 제2 금속층(ML2) 상에 상기 제2 금속층(ML2)을 커버하는 커버 층(CVL)이 제공될 수 있다. 상기 커버 층(CVL) 상에 봉지막(SLM)이 제공될 수 있다.
상술한 본 발명의 일 실시예에서, 상기 제1 금속층(ML1) 하부에 상기 평탄화층(PLL)이 제공됨에 따라, 상기 제1 금속층(ML1), 상기 제1 절연층(INS1), 상기 제2 절연층(INS2), 및 상기 제2 금속층(ML2)은 상기 연결 배선(CL)에 의해 발생한 단차부에 영향을 받지 않고 평탄한 형태를 가질 수 있다.
도 8 및 도 15를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 연결 배선(CL), 상기 연결 배선(CL) 상에 제공된 제1 및 제2 금속층(ML1, ML2)을 포함할 수 있다. 여기서, 상기 제1 및 제2 금속층(ML1, ML2)은 제2 전원 배선(도 7의 PL2 참고)의 제2 영역(SA)을 구성할 수 있다.
상기 기판(SUB) 상에 제1 및 제2 게이트 절연막(GI1, GI2)이 순차적으로 제공될 수 있다.
상기 제2 게이트 절연막(GI2) 상에 상기 연결 배선(CL)이 제공될 수 있다.
상기 연결 배선(CL) 상에는 층간 절연막(IL)이 제공될 수 있다. 여기서, 상기 층간 절연막(IL)은 상기 연결 배선(CL)에 의해 발생한 단차부를 포함하여 굴곡진 형태를 가질 수 있다.
상기 층간 절연막(IL) 상에는 평탄화층(PLL)이 제공될 수 있다. 상기 평탄화층(PLL)은 상기 평탄화층(PLL) 상부에 제공되는 제1 금속층(ML1)이 상기 층간 절연막(IL)의 굴곡진 형태에 영향을 받지 않도록 상기 층간 절연막(IL)의 굴곡을 완화시켜 표면을 평탄화시킬 수 있다.
상기 평탄화층(PLL) 상에 상기 제1 금속층(ML1)이 제공될 수 있다. 상기 제1 금속층(ML1)은 상기 평탄화층(PLL)에 의해 편평한 형태를 가질 수 있다.
상기 제1 금속층(ML1) 상에 제2 절연층(INS2)이 제공될 수 있다. 상기 제2 절연층(INS2)은 상기 제1 금속층(ML1)을 커버하며 상기 제1 금속층(ML1)의 표면을 더욱 평탄화시킬 수 있는 유기 재료를 포함한 유기 절연 물질일 수 있다.
상기 제2 절연층(INS2)은 적어도 하나 이상의 컨택 홀(H)을 포함할 수 있다. 상기 제2 절연층(INS2)은 상기 평탄화층(PLL)에 의해 평탄한 형태를 가질 수 있다.
상기 제2 절연층(INS2) 상에 제2 금속층(ML2)이 제공될 수 있다. 상기 제2 금속층(ML2)은 상기 제2 절연층(INS2)의 상기 컨택 홀(H)을 통해 상기 제1 금속층(ML1)과 전기적으로 연결될 수 있다.
상기 제2 금속층(ML2) 상에 상기 제2 금속층(ML2)을 커버하는 커버 층(CVL)이 제공될 수 있다. 상기 커버 층(CVL) 상에 봉지막(SLM)이 제공될 수 있다.
상술한 본 발명의 일 실시예에서, 상기 제1 금속층(ML1) 하부에 상기 평탄화층(PLL)이 제공됨에 따라, 상기 제1 금속층(ML1), 상기 제2 절연층(INS2), 및 상기 제2 금속층(ML2)은 상기 연결 배선(CL)에 의해 발생한 단차부에 영향을 받지 않고 평탄한 형태를 가질 수 있다.
도 8 및 도 16을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 연결 배선(CL), 상기 연결 배선(CL) 상에 제공된 제1 및 제2 금속층(ML1, ML2)을 포함할 수 있다. 여기서, 상기 제1 및 제2 금속층(ML1, ML2)은 상기 기판(SUB)의 주변 영역(도 7의 PPA 참고)에 배치된 제2 전원 배선(도 7의 PL2 참고)의 제2 영역(SA)을 구성할 수 있다.
상기 기판(SUB) 상에 제1 및 제2 게이트 절연막(GI1, GI2)이 순차적으로 제공될 수 있다.
상기 제2 게이트 절연막(GI2) 상에 상기 연결 배선(CL)이 제공될 수 있다.
상기 연결 배선(CL) 상에는 층간 절연막(IL)이 제공될 수 있다. 여기서, 상기 층간 절연막(IL)은 상기 연결 배선(CL)에 의해 발생한 단차부를 포함하여 굴곡진 형태를 가질 수 있다.
상기 층간 절연막(IL) 상에 제1 금속층(ML1)이 제공될 수 있다. 상기 제1 금속층(ML1)은 굴곡진 형태를 갖는 상기 층간 절연막(IL)에 의해 굴곡진 형태를 가질 수 있다.
상기 제1 금속층(ML1)은 제1 내지 제3 부분(① ~ ③)으로 구분될 수 있다. 상기 제1 금속층(ML1)의 상기 제1 부분(①)은 상기 연결 배선(CL)의 상면에 대응되는 부분이고, 상기 제1 금속층(ML1)의 제2 부분(②)은 인접한 두 개의 연결 배선(CL) 사이 영역에 대응되는 부분이며 상기 제1 금속층(ML1)의 상기 제3 부분(③)은 상기 제1 및 제2 부분(①, ②)을 잇는 부분일 수 있다. 여기서, 상기 제1 금속층(ML1)의 상기 제1 부분(①)은 상기 연결 배선(CL)의 상면에 의해 평탄할 수 있으며 상기 제2 금속층(ML2)의 상기 제2 부분(②)은 상기 인접한 두 개의 연결 배선(CL) 사이에 배치된 상기 층간 절연막(IL)에 의해 평탄할 수 있다.
이러한 상기 제1 금속층(ML1) 상에 제1 절연층(INS1)이 제공될 수 있다. 상기 제1 절연층(INS1)은 상기 제1 금속층(ML1)의 형태에 대응되게 굴곡진 형태를 가질 수 있다. 여기서, 상기 제1 절연층(INS1)은 무기 재료를 포함하는 무기 절연 물질일 수 있으며 경우에 따라 생략될 수 있다.
상기 제1 절연층(INS1)은 적어도 하나 이상의 컨택 홀(H)을 포함할 수 있다. 상기 제1 절연층(INS1)의 상기 컨택 홀(H)은 상기 제1 금속층(ML1)의 상기 제2 부분(②)에 대응되도록 상기 제1 절연층(INS1) 내에 제공될 수 있다.
상기 제1 절연층(INS1) 상에 제2 절연층(INS2)이 제공될 수 있다. 상기 제2 절연층(INS2)은 상기 제1 절연층(INS1)을 커버하며 상기 제1 절연층(INS1)의 표면을 평탄화시킬 수 있는 유기 재료를 포함한 유기 절연 물질일 수 있다. 상기 제2 절연층(INS2)은 상기 제1 절연층(INS1)의 상기 컨택 홀(H)에 대응되는 적어도 하나 이상의 컨택 홀(H)을 포함할 수 있다.
상기 제2 절연층(INS2) 상에 제2 금속층(ML2)이 제공될 수 있다. 상기 제2 금속층(ML2)은 상기 제1 절연층(INS1)의 컨택 홀(H) 및 상기 제2 절연층(INS2)의 컨택 홀(H)을 통해 상기 제1 금속층(ML1)과 전기적으로 연결될 수 있다.
상기 제2 금속층(ML2) 상에 상기 제2 금속층(ML2)을 커버하는 커버 층(CVL)이 제공될 수 있다. 상기 커버 층(CVL) 상에 봉지막(SLM)이 제공될 수 있다.
상술한 본 발명의 일 실시에에서, 상기 제1 및 제2 절연층(INS1, INS2)의 상기 컨택 홀(H)이 상기 제1 금속층(ML1)의 상기 제2 부분(②)에 대응되도록 제공됨에 따라, 상기 제1 및 제2 금속층(ML1, ML2)의 전기적 연결은 상기 연결 배선(CL)에 의해 발생한 단차부에 영향을 받지 않을 수 있다.
도 8 및 도 17을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 연결 배선(CL), 상기 연결 배선(CL) 상에 제공된 제1 및 제2 금속층(ML1, ML2)을 포함할 수 있다. 여기서, 상기 제1 및 제2 금속층(ML1, ML2)은 상기 기판(SUB)의 주변 영역(도 7의 PPA 참고)에 배치된 제2 전원 배선(도 7의 PL2 참고)의 제2 영역(SA)을 구성할 수 있다.
상기 기판(SUB) 상에 제1 및 제2 게이트 절연막(GI1, GI2)이 순차적으로 제공될 수 있다.
상기 제2 게이트 절연막(GI2) 상에 상기 연결 배선(CL)이 제공될 수 있다.
상기 연결 배선(CL) 상에는 층간 절연막(IL)이 제공될 수 있다. 여기서, 상기 층간 절연막(IL)은 상기 연결 배선(CL)에 의해 발생한 단차부를 포함하여 굴곡진 형태를 가질 수 있다.
상기 층간 절연막(IL) 상에 제1 금속층(ML1)이 제공될 수 있다. 상기 제1 금속층(ML1)은 굴곡진 형태를 갖는 상기 층간 절연막(IL)에 의해 굴곡진 형태를 가질 수 있다.
상기 제1 금속층(ML1)은 제1 내지 제3 부분(① ~ ③)으로 구분될 수 있다. 상기 제1 금속층(ML1)의 상기 제1 부분(①)은 상기 연결 배선(CL)의 상면에 대응되는 부분이고, 상기 제1 금속층(ML1)의 제2 부분(②)은 인접한 두 개의 연결 배선(CL) 사이 영역에 대응되는 부분이며 상기 제1 금속층(ML1)의 상기 제3 부분(③)은 상기 제1 및 제2 부분(①, ②)을 잇는 부분일 수 있다. 여기서, 상기 제1 금속층(ML1)의 상기 제1 부분(①)은 상기 연결 배선(CL)의 상면에 의해 평탄할 수 있으며 상기 제2 금속층(ML2)의 상기 제2 부분(②)은 상기 인접한 두 개의 연결 배선(CL) 사이에 배치된 상기 층간 절연막(IL)에 의해 평탄할 수 있다.
이러한 상기 제1 금속층(ML1) 상에 제1 절연층(INS1)이 제공될 수 있다. 상기 제1 절연층(INS1)은 상기 제1 금속층(ML1)의 형태에 대응되게 굴곡진 형태를 가질 수 있다. 여기서, 상기 제1 절연층(INS1)은 무기 재료를 포함하는 무기 절연 물질일 수 있으며 경우에 따라 생략될 수 있다.
상기 제1 절연층(INS1)은 적어도 하나 이상의 컨택 홀(H)을 포함할 수 있다. 상기 제1 절연층(INS1)의 상기 컨택 홀(H)은 상기 제1 금속층(ML1)의 상기 제1 부분(①)에 대응되도록 상기 제1 절연층(INS1) 내에 제공될 수 있다.
상기 제1 절연층(INS1) 상에 제2 절연층(INS2)이 제공될 수 있다. 상기 제2 절연층(INS2)은 상기 제1 절연층(INS1)을 커버하며 상기 제1 절연층(INS1)의 표면을 평탄화시킬 수 있는 유기 재료를 포함한 유기 절연 물질일 수 있다. 상기 제2 절연층(INS2)은 상기 제1 절연층(IN1)의 상기 컨택 홀(H)에 대응되는 적어도 하나 이상의 컨택 홀(H)을 포함할 수 있다.
상기 제2 절연층(INS2) 상에 제2 금속층(ML2)이 제공될 수 있다. 상기 제2 금속층(ML2)은 상기 제1 절연층(INS1)의 컨택 홀(H) 및 상기 제2 절연층(INS2)의 컨택 홀(H)을 통해 상기 제1 금속층(ML1)과 전기적으로 연결될 수 있다.
상기 제2 금속층(ML2) 상에 상기 제2 금속층(ML2)을 커버하는 커버 층(CVL)이 제공될 수 있다. 상기 커버 층(CVL) 상에 봉지막(SLM)이 제공될 수 있다.
상술한 본 발명의 일 실시에에서, 상기 제1 및 제2 절연층(INS1, INS2)의 상기 컨택 홀(H)이 상기 제1 금속층(ML1)의 상기 제1 부분(①)에 대응되도록 제공됨에 따라, 상기 제1 및 제2 금속층(ML1, ML2)의 전기적 연결은 상기 연결 배선(CL)에 의해 발생한 단차부에 영향을 받지 않을 수 있다.
도 8 및 도 18을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 연결 배선(CL), 상기 연결 배선(CL) 상에 제공된 제1 및 제2 금속층(ML1, ML2)을 포함할 수 있다. 여기서, 상기 제1 및 제2 금속층(ML1, ML2)은 상기 기판(SUB)의 주변 영역(도 7의 PPA 참고)에 배치된 제2 전원 배선(도 7의 PL2 참고)의 제2 영역(SA)을 구성할 수 있다.
상기 기판(SUB) 상에 제1 및 제2 게이트 절연막(GI1, GI2)이 순차적으로 제공될 수 있다.
상기 제2 게이트 절연막(GI2) 상에 상기 연결 배선(CL)이 제공될 수 있다.
상기 연결 배선(CL) 상에는 층간 절연막(IL)이 제공될 수 있다. 여기서, 상기 층간 절연막(IL)은 상기 연결 배선(CL)에 의해 발생한 단차부를 포함하여 굴곡진 형태를 가질 수 있다.
상기 층간 절연막(IL) 상에 제1 금속층(ML1)이 제공될 수 있다. 상기 제1 금속층(ML1)은 상기 연결 배선(CL)의 상면에 대응되는 제1 부분(①)과, 인접한 두 개의 연결 배선(CL) 사이 영역에 대응되는 제2 부분(②), 및 상기 제1 및 제2 부분(①, ②)을 잇는 제3 부분(③)을 포함할 수 있다. 여기서, 상기 제1 금속층(ML1)의 상기 제1 부분(①)은 상기 연결 배선(CL)의 상면에 의해 평탄할 수 있으며 상기 제2 금속층(ML2)의 상기 제2 부분(②)은 상기 인접한 두 개의 연결 배선(CL) 사이에 배치된 상기 층간 절연막(IL)에 의해 평탄할 수 있다.
상기 제1 금속층(ML1) 상에 제2 절연층(INS2)이 제공될 수 있다. 본 실시예에 있어서, 상기 제1 금속층(ML1)과 상기 제2 절연층(INS2) 사이에는 무기 절연 물질로 구성되는 제1 절연층(도 17의 INS1 참고)이 생략될 수 있다. 따라서, 상기 제1 금속층(ML1) 상에 상기 제2 절연층(INS2)이 직접 제공될 수 있다.
상기 제2 절연층(INS2)은 상기 제1 금속층(ML1)을 커버하며 상기 제1 금속층(ML1)의 표면을 평탄화시킬 수 있는 유기 재료를 포함하는 유기 절연 물질일 수 있다. 상기 제2 절연층(INS2)은 적어도 하나 이상의 컨택 홀(H)을 포함할 수 있다. 상기 제2 절연층(INS2)의 상기 컨택 홀(H)은 상기 제1 금속층(ML1)의 상기 제2 부분(②)에 대응되도록 상기 제2 절연층(INS2) 내에 제공될 수 있다.
상기 제2 절연층(INS2) 상에 제2 금속층(ML2)이 제공될 수 있다. 상기 제2 금속층(ML2)은 상기 제2 절연층(INS2)의 상기 컨택 홀(H)을 통해 상기 제1 금속층(ML1)과 전기적으로 연결될 수 있다.
상기 제2 금속층(ML2) 상에 상기 제2 금속층(ML2)을 커버하는 커버 층(CVL)이 제공될 수 있다. 상기 커버 층(CVL) 상에 봉지막(SLM)이 제공될 수 있다.
상술한 본 발명의 일 실시에에서, 상기 제2 절연층(INS2)의 상기 컨택 홀(H)이 상기 제1 금속층(ML1)의 상기 제2 부분(②)에 대응되도록 제공됨에 따라, 상기 제1 및 제2 금속층(ML1, ML2)의 전기적 연결은 상기 연결 배선(CL)에 의해 발생한 단차부에 영향을 받지 않을 수 있다.
도 8 및 도 19를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 연결 배선(CL), 상기 연결 배선(CL) 상에 제공된 제1 및 제2 금속층(ML1, ML2)을 포함할 수 있다. 여기서, 상기 제1 및 제2 금속층(ML1, ML2)은 상기 기판(SUB)의 주변 영역(도 7의 PPA 참고)에 배치된 제2 전원 배선(도 7의 PL2 참고)의 제2 영역(SA)을 구성할 수 있다.
상기 기판(SUB) 상에 제1 및 제2 게이트 절연막(GI1, GI2)이 순차적으로 제공될 수 있다.
상기 제2 게이트 절연막(GI2) 상에 상기 연결 배선(CL)이 제공될 수 있다.
상기 연결 배선(CL) 상에는 층간 절연막(IL)이 제공될 수 있다. 여기서, 상기 층간 절연막(IL)은 상기 연결 배선(CL)에 의해 발생한 단차부를 포함하여 굴곡진 형태를 가질 수 있다.
상기 층간 절연막(IL) 상에 제1 금속층(ML1)이 제공될 수 있다. 상기 제1 금속층(ML1)은 상기 연결 배선(CL)의 상면에 대응되는 제1 부분(①)과, 인접한 두 개의 연결 배선(CL) 사이 영역에 대응되는 제2 부분(②), 및 상기 제1 및 제2 부분(①, ②)을 잇는 제3 부분(③)을 포함할 수 있다. 여기서, 상기 제1 금속층(ML1)의 상기 제1 부분(①)은 상기 연결 배선(CL)의 상면에 의해 평탄할 수 있으며 상기 제2 금속층(ML2)의 상기 제2 부분(②)은 상기 인접한 두 개의 연결 배선(CL) 사이에 배치된 상기 층간 절연막(IL)에 의해 평탄할 수 있다.
상기 제1 금속층(ML1) 상에 제2 절연층(INS2)이 제공될 수 있다. 본 실시예에 있어서, 상기 제1 금속층(ML1)과 상기 제2 절연층(INS2) 사이에는 무기 절연 물질로 구성된 제1 절연층(도 17의 INS1 참고)이 생략될 수 있다. 따라서, 상기 제1 금속층(ML1) 상에 상기 제2 절연층(INS2)이 직접 제공될 수 있다.
상기 제2 절연층(INS2)은 상기 제1 금속층(ML1)을 커버하며 상기 제1 금속층(ML1)의 표면을 평탄화시킬 수 있는 유기 재료를 포함하는 유기 절연 물질일 수 있다. 상기 제2 절연층(INS2)은 적어도 하나 이상의 컨택 홀(H)을 포함할 수 있다. 상기 제2 절연층(INS2)의 상기 컨택 홀(H)은 상기 제1 금속층(ML1)의 상기 제1 부분(①)에 대응되도록 상기 제2 절연층(INS2) 내에 제공될 수 있다.
상기 제2 절연층(INS2) 상에 제2 금속층(ML2)이 제공될 수 있다. 상기 제2 금속층(ML2)은 상기 제2 절연층(INS2)의 상기 컨택 홀(H)을 통해 상기 제1 금속층(ML1)과 전기적으로 연결될 수 있다.
상기 제2 금속층(ML2) 상에 상기 제2 금속층(ML2)을 커버하는 커버 층(CVL)이 제공될 수 있다. 상기 커버 층(CVL) 상에 봉지막(SLM)이 제공될 수 있다.
상술한 본 발명의 일 실시에에서, 상기 제2 절연층(INS2)의 상기 컨택 홀(H)이 상기 제1 금속층(ML1)의 상기 제1 부분(①)에 대응되도록 제공됨에 따라, 상기 제1 및 제2 금속층(ML1, ML2)의 전기적 연결은 상기 연결 배선(CL)에 의해 발생한 단차부에 영향을 받지 않을 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 다양한 전자 기기에 채용될 수 있다. 예를 들어, 상기 표시 장치는 텔레비젼, 노트북, 휴대폰, 스마트폰, 스마트패드(PD), 피엠피(PMP), 피디에이(PDA), 내비게이션, 스마트 워치와 같은 각종 웨어러블 기기, 등에 적용될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
CL: 연결 배선 FA: 제1 영역
GI1: 제1 게이트 절연막 GI2: 제2 게이트 절연막
IL: 층간 절연막 INS1: 제1 절연층
INS2: 제2 절연층 ML1: 제1 금속층
ML2: 제2 금속층 PL2: 제2 전원 배선
PLL: 평탄화층 SA: 제2 영역

Claims (20)

  1. 복수의 화소 영역을 구비한 표시 영역 및 상기 표시 영역의 적어도 일측에 배치된 주변 영역을 구비한 기판;
    상기 복수의 화소 영역에 제공된 화소들;
    상기 기판 상에 제공되며 적어도 하나 이상의 컨택 홀을 구비한 제1 절연층;
    상기 주변 영역에 제공되어 상기 화소들에 구동 전압을 제공하고, 상기 기판 상에 제공된 제1 금속층 및 상기 컨택 홀을 통해 상기 제1 금속층에 연결된 제2 금속층을 포함하는 전원 배선; 및
    상기 기판 상에 제공되어 상기 화소들로부터 상기 주변 영역까지 연장되고, 상기 전원 배선의 일부와 중첩된 연결 배선들을 포함하며,
    상기 전원 배선은, 상기 컨택 홀을 통해 상기 제1 및 제2 금속층이 전기적으로 연결되는 제1 영역과, 상기 제1 영역을 제외한 제2 영역을 포함하고,
    상기 연결 배선은 상기 전원 배선의 상기 제1 영역에 중첩되지 않는 표시 장치.
  2. 제1 항에 있어서,
    상기 전원 배선의 상기 제2 영역에 대응되는 상기 제1 절연층은 상기 컨택 홀을 포함하지 않는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 절연층은 무기 절연 물질 및 유기 절연 물질 중 어느 하나의 절연 물질을 포함하는 표시 장치.
  4. 제1 항에 있어서,
    상기 전원 배선의 상기 제2 영역에는 상기 제1 금속층만 제공되는 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 절연층 상에 제공된 제2 절연층을 더 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 절연층은 무기 재료를 포함하는 무기 절연 물질이고, 상기 제2 절연층은 유기 재료를 포함하는 유기 절연 물질인 표시 장치.
  7. 제5 항에 있어서,
    상기 제2 절연층은 상기 제1 절연층의 상기 컨택 홀에 대응되는 적어도 하나 이상의 컨택 홀을 구비하는 표시 장치.
  8. 제7 항에 있어서,
    상기 전원 배선의 상기 제1 영역에서, 상기 제1 금속층과 상기 제2 금속층은 상기 제1 절연층의 컨택 홀과 상기 제2 절연층의 컨택 홀을 통해 연결되는 표시 장치.
  9. 제7 항에 있어서,
    상기 기판과 상기 제1 절연층 사이에 제공되는 게이트 절연막 및 층간 절연막을 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 연결 배선들은,
    상기 게이트 절연막과 상기 층간 절연막 사이에 제공된 제1 연결 배선; 및
    상기 기판과 상기 게이트 절연막 사이에 제공된 제2 연결 배선을 포함하는 표시 장치.
  11. 제10 항에 있어서,
    평면 상에서 볼 때, 상기 제1 및 제2 연결 배선은 서로 교번하여 배치되는 표시 장치.
  12. 복수의 화소 영역을 구비한 표시 영역 및 상기 표시 영역의 적어도 일측에 배치된 주변 영역을 구비한 기판;
    상기 복수의 화소 영역에 제공된 화소들;
    상기 주변 영역에 제공되어 상기 화소들에 구동 전압을 제공하고, 제1 금속층 및 상기 제1 금속층 상에 제공된 제2 금속층을 포함하는 전원 배선;
    상기 기판 상에 제공되어 상기 화소들로부터 상기 주변 영역까지 연장되고, 서로 일정 간격 이격된 연결 배선들;
    상기 연결 배선들과 상기 전원 배선 사이에 제공되어 상기 연결 배선들의 단차를 커버하는 평탄화층; 및
    상기 평탄화층 상에 제공되며 적어도 하나 이상의 컨택 홀을 구비한 제1 절연층을 포함하며,
    상기 전원 배선의 상기 제1 금속층과 상기 제2 금속층은 상기 컨택 홀을 통해 전기적으로 연결된 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 절연층의 상기 컨택 홀은 상기 연결 배선들 사이 영역에 대응되게 제공되는 표시 장치.
  14. 제12 항에 있어서,
    상기 제1 절연층의 상기 컨택 홀은 상기 연결 배선들 중 일부 연결 배선의 상면에 대응되게 제공되는 표시 장치.
  15. 제12 항에 있어서,
    상기 평탄화층은 유기 재료를 포함하는 유기 절연 물질인 표시 장치.
  16. 제12 항에 있어서,
    상기 제1 절연층은 무기 절연 물질 및 유기 절연 물질 중 어느 하나의 절연 물질을 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 절연층 상에 제공된 제2 절연층을 더 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 절연층은 무기 재료를 포함하는 무기 절연 물질이고, 상기 제2 절연층은 유기 재료를 포함하는 유기 절연 물질인 표시 장치.
  19. 제18 항에 있어서,
    상기 제2 절연층은 상기 제1 절연층의 상기 컨택 홀에 대응되는 적어도 하나 이상의 컨택 홀을 구비하는 표시 장치.
  20. 제19 항에 있어서,
    상기 전원 배선의 상기 제1 금속층과 상기 제2 금속층은 상기 제1 절연층의 컨택 홀과 상기 제2 절연층의 컨택 홀을 통해 연결되는 표시 장치.
KR1020160165803A 2016-12-07 2016-12-07 표시 장치 KR102594020B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020160165803A KR102594020B1 (ko) 2016-12-07 2016-12-07 표시 장치
US15/726,440 US10580850B2 (en) 2016-12-07 2017-10-06 Display device
CN201711266423.8A CN108172594B (zh) 2016-12-07 2017-12-05 显示装置
US16/751,568 US10985235B2 (en) 2016-12-07 2020-01-24 Display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160165803A KR102594020B1 (ko) 2016-12-07 2016-12-07 표시 장치

Publications (2)

Publication Number Publication Date
KR20180066306A true KR20180066306A (ko) 2018-06-19
KR102594020B1 KR102594020B1 (ko) 2023-10-27

Family

ID=62244051

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160165803A KR102594020B1 (ko) 2016-12-07 2016-12-07 표시 장치

Country Status (3)

Country Link
US (2) US10580850B2 (ko)
KR (1) KR102594020B1 (ko)
CN (1) CN108172594B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10997881B2 (en) 2017-07-12 2021-05-04 Samsung Display Co., Ltd. Display device including a crack detection line

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102606487B1 (ko) * 2018-02-01 2023-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
KR102649144B1 (ko) * 2018-06-25 2024-03-21 삼성디스플레이 주식회사 디스플레이 장치
KR102528500B1 (ko) * 2018-07-19 2023-05-04 삼성디스플레이 주식회사 표시 장치
CN114843313A (zh) 2019-03-28 2022-08-02 京东方科技集团股份有限公司 阵列基板、显示面板
KR20200136520A (ko) * 2019-05-27 2020-12-08 삼성디스플레이 주식회사 표시 장치
KR20200141548A (ko) 2019-06-10 2020-12-21 삼성디스플레이 주식회사 유기 발광 표시 장치
KR20210000383A (ko) * 2019-06-25 2021-01-05 엘지디스플레이 주식회사 전계 발광 표시 장치
KR20210018561A (ko) * 2019-08-05 2021-02-18 삼성디스플레이 주식회사 표시 장치
KR20210025160A (ko) 2019-08-26 2021-03-09 삼성디스플레이 주식회사 디스플레이 패널 및 이를 포함하는 디스플레이 장치
KR20210108536A (ko) * 2020-02-25 2021-09-03 삼성디스플레이 주식회사 표시 장치
KR20220016407A (ko) 2020-07-31 2022-02-09 삼성디스플레이 주식회사 디스플레이 장치
KR20220020468A (ko) 2020-08-11 2022-02-21 삼성디스플레이 주식회사 표시 장치와 그의 제조 방법
KR20220030493A (ko) * 2020-09-02 2022-03-11 삼성디스플레이 주식회사 표시 장치
KR20220033574A (ko) * 2020-09-07 2022-03-17 삼성디스플레이 주식회사 표시 패널 및 표시 장치
KR20220033650A (ko) * 2020-09-09 2022-03-17 삼성디스플레이 주식회사 반사 전극 및 이를 포함하는 표시 장치
CN114916241A (zh) * 2020-12-09 2022-08-16 京东方科技集团股份有限公司 显示基板及其显示装置
CN115996609A (zh) * 2020-12-30 2023-04-21 湖北长江新型显示产业创新中心有限公司 一种显示面板和显示装置
KR20220097772A (ko) * 2020-12-31 2022-07-08 삼성디스플레이 주식회사 표시 패널, 이를 구비한 표시 장치, 및 표시 패널의 제조방법
CN112992931B (zh) 2021-02-04 2022-11-15 厦门天马微电子有限公司 一种阵列基板母板、阵列基板、显示面板及显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110157110A1 (en) * 2009-12-29 2011-06-30 Au Optronics Corporation Pixel structure and electroluminescence device
KR20120080913A (ko) * 2011-01-10 2012-07-18 삼성모바일디스플레이주식회사 유기 발광 표시 장치
KR20140108023A (ko) * 2013-02-28 2014-09-05 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치
KR20150010523A (ko) * 2013-07-19 2015-01-28 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치
KR20160114219A (ko) * 2015-03-23 2016-10-05 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001102169A (ja) * 1999-10-01 2001-04-13 Sanyo Electric Co Ltd Ｅｌ表示装置
KR100722103B1 (ko) 2006-07-31 2007-05-25 삼성에스디아이 주식회사 유기전계발광 표시 장치 및 그의 제조 방법
KR20090075369A (ko) 2008-01-04 2009-07-08 삼성전자주식회사 표시 패널
KR101760676B1 (ko) 2010-10-20 2017-07-25 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
KR101818451B1 (ko) * 2010-12-24 2018-01-16 엘지디스플레이 주식회사 유기발광다이오드 표시소자 및 그 제조방법
KR101566593B1 (ko) * 2013-12-11 2015-11-05 주식회사 동부하이텍 반도체 패키지
KR102642198B1 (ko) 2016-04-04 2024-03-05 삼성디스플레이 주식회사 유기발광 디스플레이 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110157110A1 (en) * 2009-12-29 2011-06-30 Au Optronics Corporation Pixel structure and electroluminescence device
KR20120080913A (ko) * 2011-01-10 2012-07-18 삼성모바일디스플레이주식회사 유기 발광 표시 장치
KR20140108023A (ko) * 2013-02-28 2014-09-05 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치
KR20150010523A (ko) * 2013-07-19 2015-01-28 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치
KR20160114219A (ko) * 2015-03-23 2016-10-05 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10997881B2 (en) 2017-07-12 2021-05-04 Samsung Display Co., Ltd. Display device including a crack detection line

Also Published As

Publication number Publication date
CN108172594B (zh) 2023-08-08
US20180158895A1 (en) 2018-06-07
US20200161411A1 (en) 2020-05-21
KR102594020B1 (ko) 2023-10-27
CN108172594A (zh) 2018-06-15
US10580850B2 (en) 2020-03-03
US10985235B2 (en) 2021-04-20

Similar Documents

Publication Publication Date Title
KR102594020B1 (ko) 표시 장치
CN107403825B (zh) 显示装置
KR102613863B1 (ko) 표시 장치
KR102632907B1 (ko) 표시 장치
KR102423899B1 (ko) 표시 장치
KR20180096875A (ko) 표시 장치
TWI759366B (zh) 顯示裝置
KR102621678B1 (ko) 표시 장치 및 그의 제조방법
KR102605283B1 (ko) 표시 장치
KR102611958B1 (ko) 표시 장치
CN107301831B (zh) 显示装置
CN107134473B (zh) 显示装置
KR102554862B1 (ko) 표시 장치
KR102389346B1 (ko) 표시 장치
KR20180004382A (ko) 표시 장치
CN109427866B (zh) 显示设备
CN114822398A (zh) 显示元件叠置减少的具有导电图案的显示装置
KR20170102147A (ko) 표시 장치
KR20180045964A (ko) 표시 장치 및 그의 제조 방법
KR20180055015A (ko) 표시 장치
KR102465352B1 (ko) 표시 장치
KR102592010B1 (ko) 표시 장치
EP3664146A2 (en) Display device
KR102555397B1 (ko) 화소 및 이를 포함하는 표시 장치
KR102491261B1 (ko) 유기 발광 다이오드 디스플레이 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right