KR20150010523A - 박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치 - Google Patents

박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치 Download PDF

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Abstract

본 발명은 박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치를 개시한다.
본 발명의 박막 트랜지스터 어레이 기판은, 제1방향으로 연장된 제1 액티브 패턴 및 상기 제1방향과 수직인 제2방향으로 연장된 제2 액티브 패턴이 반복적으로 연결되어 굴곡된 액티브층과, 상기 액티브층 상부에 상기 액티브층과 중첩하며 형성되고 상기 제2 액티브 패턴에 대응하는 영역이 제거된 게이트 전극을 포함하는 구동 박막 트랜지스터; 및 상기 게이트 전극을 제1전극으로 하고, 상기 제1전극 상부에 상기 제1전극 전체와 중첩하며 형성된 제2전극을 포함하는 커패시터;를 포함할 수 있다.

Description

박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치{SUBSTRATE FORMED THIN FILM TRANSISTOR ARRAY AND ORGANIC LIGHT EMITTING DISPLAY}
본 발명은 박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치에 관한 것이다.
표시 장치는 이미지를 표시하는 장치로서, 최근 유기 발광 표시 장치(organic light emitting diode display)가 주목받고 있다.
유기 발광 표시 장치는 기판 상에 배치된 다수의 신호선에 연결된 화소 회로 및 화소 회로와 연결된 유기 발광 소자를 포함한다.
화소 회로에 사용되는 비정질 실리콘 박막 트랜지스터(amorphous silicon TFT: a-Si TFT)는 소스, 드레인 및 채널을 구성하는 액티브층이 비정질 실리콘이기 때문에 1㎠/Vs 이하의 낮은 전자 이동도를 갖는다. 이에 따라 최근에는 상기 비정질 실리콘 박막 트랜지스터를 다결정질 실리콘 박막 트랜지스터(polycrystalline silicon TFT: poly-Si TFT)로 대체하는 경향으로 가고 있다. 다결정질 실리콘 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터에 비해 전자 이동도가 크고, 빛의 조사에 대한 안정성이 우수하다. 따라서 다결정질 실리콘 박막 트랜지스터는 유기 발광 표시 장치의 구동 및/또는 스위칭 박막 트랜지스터의 활성층으로 사용되기에 매우 적합하다.
다결정질 실리콘을 여러 가지 방법으로 제작할 수 있는 데, 이 중 엑시머 레이저(Excimer Laser Crystallization: ELC)법을 이용한 대형 패널 결정화의 경우 박막 트랜지스터의 특성 산포를 유발하는 문제점이 있다.
본 발명은 엑시머 레이저(Excimer Laser Crystallization: ELC)법을 이용한 대형 패널 결정화에서 발생하는 얼룩을 개선할 수 있는 박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치를 제공하고자 한다.
본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터 어레이 기판은, 제1방향으로 연장된 제1 액티브 패턴 및 상기 제1방향과 수직인 제2방향으로 연장된 제2 액티브 패턴이 반복적으로 연결되어 굴곡된 액티브층과, 상기 액티브층 상부에 상기 액티브층과 중첩하며 형성되고 상기 제2 액티브 패턴에 대응하는 영역이 제거된 게이트 전극을 포함하는 구동 박막 트랜지스터; 및 상기 게이트 전극을 제1전극으로 하고, 상기 제1전극 상부에 상기 제1전극 전체와 중첩하며 형성된 제2전극을 포함하는 커패시터;를 포함할 수 있다.
상기 게이트 전극은 상기 제2 액티브 패턴에 대응하는 영역이 홀 형태로 제거될 수 있다.
상기 커패시터의 제2전극은 개구부를 구비할 수 있다.
상기 박막 트랜지스터 어레이 기판은, 상기 액티브층을 덮는 제1절연막; 상기 커패시터의 제1전극을 덮는 제2절연막; 및 상기 커패시터의 제2전극을 덮는 층간 절연막;을 더 포함할 수 있다.
상기 박막 트랜지스터 어레이 기판은, 상기 커패시터의 제2전극에 구비된 개구부를 관통하며 상기 제2절연막 및 상기 층간 절연막에 구비된 컨택홀; 및 상기 층간 절연막 상부에 구비되고, 상기 컨택홀을 통해 상기 커패시터의 제1전극과 적어도 하나의 박막 트랜지스터를 연결하는 연결 배선;을 더 포함할 수 있다.
상기 적어도 하나의 박막 트랜지스터는, 상기 구동 박막 트랜지스터의 문턱 전압을 보상하는 보상 박막 트랜지스터; 및 초기화 전압을 상기 구동 박막 트랜지스터의 게이트 전극에 전달하는 초기화 박막 트랜지스터;를 포함할 수 있다.
상기 보상 박막 트랜지스터의 게이트 전극과 상기 초기화 박막 트랜지스터의 게이트 전극은 상기 커패시터의 제1전극과 동일층에 형성될 수 있다.
상기 커패시터의 제2전극은 상기 연결 배선과 동일층에 형성된 구동 전압선으로부터 구동 전압을 인가받을 수 있다.
상기 액티브층은 ELA(excimer laser annealing)법을 이용하여 결정화될 수 있다.
본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터 어레이 기판은, 제1방향으로 연장된 복수의 채널 영역 및 상기 제1방향과 수직인 제2방향으로 연장되어 상기 복수의 채널 영역을 연결하는 복수의 노드를 포함하는 액티브층과, 상기 복수의 채널 영역과 중첩하고 상기 복수의 노드와는 중첩하지 않는 게이트 전극을 포함하여, 복수의 박막 트랜지스터가 직렬 연결된 형태를 갖는 구동 박막 트랜지스터; 및 상기 게이트 전극을 제1전극으로 하고, 상기 제1전극 상부에 형성된 제2전극을 포함하여 상기 구동 박막 트랜지스터와 수직으로 중첩하는 커패시터;를 포함할 수 있다.
상기 게이트 전극은 상기 복수의 노드에 대응하는 영역이 상기 게이트 전극의 외곽으로부터 깎여 제거되거나, 상기 복수의 노드에 대응하는 영역이 홀 형태로 제거될 수 있다.
본 발명의 바람직한 일 실시예에 따른 유기 발광 표시 장치는, 제1방향으로 연장된 제1 액티브 패턴 및 상기 제1방향과 수직인 제2방향으로 연장된 제2 액티브 패턴이 반복적으로 연결되어 굴곡된 액티브층과, 상기 액티브층 상부에 상기 액티브층과 중첩하며 형성되고 상기 제2 액티브 패턴에 대응하는 영역이 제거된 게이트 전극을 포함하는 구동 박막 트랜지스터; 상기 게이트 전극을 제1전극으로 하고, 상기 제1전극 상부에 상기 제1전극 전체와 중첩하며 형성된 제2전극을 포함하는 커패시터; 및 상기 구동 박막 트랜지스터로부터 구동 전류를 전달받아 발광하는 유기 발광 소자;를 포함할 수 있다.
상기 게이트 전극은 상기 제2 액티브 패턴에 대응하는 영역이 홀 형태로 제거된, 유기 발광 표시 장치.
본 발명의 유기 발광 표시 장치는 구동 박막 트랜지스터의 구동 범위를 확보하면서 ELA 기인 얼룩을 개선하고 커패시턴스 손실을 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 하나의 화소의 등가 회로도이다.
도 2는 도 1에 도시된 화소의 화소 회로를 도시한 평면도이다.
도 3 내지 도 6은 도 1 및 도 2에 도시된 화소의 화소 회로를 형성하는 방법을 설명하기 위한 도면이다.
도 7a는 본 발명의 일 실시예에 따른 구동 박막 트랜지스터(T1)와 스토리지 커패시터(Cst)를 나타낸 평면도이다.
도 7b는 도 7a의 B-B'를 따라 절단한 단면도이다.
도 7c는 도 7a에 도시된 구동 박막 트랜지스터(T1)의 등가 회로도이다.
도 8은 본 발명의 일 실시예에 따른 ELA법에 의한 결정화를 개략적으로 나타낸 도면이다.
도 9는 본 발명의 다른 실시예에 따른 구동 박막 트랜지스터(T1)와 스토리지 커패시터(Cst)를 나타낸 평면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "~상에”라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 하나의 화소의 등가 회로도이다. 도 2는 도 1에 도시된 화소의 화소 회로를 도시한 평면도이다.
도 1 및 도 2에 도시된 화소(1)는 n번째 행 라인에 포함된 복수의 화소 중 하나로서, n번째 행 라인에 대응하는 주사선(SLn)과 n번째 행 라인 이전의 n-1번째 행 라인에 대응하는 주사선(SLn-1)에 각각 연결되어 있다. 본 발명의 실시예에 따른 화소(1)는 해당 화소 라인에 대응하는 주사선과 그 이전 화소 라인의 주사선에 연결되어 있으나, 이에 반드시 제한되는 것은 아니며, 복수의 주사선 중 두 개의 주사선에 연결될 수 있다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치의 하나의 화소(1)는 복수의 박막 트랜지스터(T1 내지 T6) 및 스토리지 캐패시터(storage capacitor, Cst)를 포함하는 화소 회로(2)를 포함한다. 그리고 화소(1)는 화소 회로(2)를 통해 구동 전류를 전달받아 발광하는 유기 발광 소자(organic light emitting diode, OLED)를 포함한다.
박막 트랜지스터는 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 제1 발광 제어 박막 트랜지스터(T5) 및 제2 발광 제어 박막 트랜지스터(T6)를 포함한다.
화소(1)는 스위칭 박막 트랜지스터(T2) 및 보상 박막 트랜지스터(T3)에 제1 주사 신호(Sn)를 전달하는 제1 주사선(SLn), 초기화 박막 트랜지스터(T4)에 이전 주사 신호인 제2 주사 신호(Sn-1)를 전달하는 제2 주사선(SLn-1), 제1 발광 제어 박막 트랜지스터(T5) 및 제2 발광 제어 박막 트랜지스터(T6)에 발광 제어 신호(En)를 전달하는 발광 제어선(ELn), 제1 주사선(SLn)과 교차하며 데이터 신호(Dm)를 전달하는 데이터선(DLm), 제1전원전압(ELVDD)을 전달하며 데이터선(DLm)과 거의 평행하게 형성되어 있는 구동 전압선(PL), 구동 박막 트랜지스터(T1)를 초기화하는 초기화 전압(Vint)을 전달하며 제2 주사선(SLn-1)과 거의 평행하게 형성되어 있는 초기화 전압선(VL)을 포함한다.
구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 제1 발광 제어 박막 트랜지스터(T5) 및 제2 발광 제어 박막 트랜지스터(T6)는 액티브층(112)을 따라 형성되어 있으며, 액티브층(112)은 다양한 형상으로 굴곡되어 형성되어 있다. 이러한 액티브층(112)은 폴리 실리콘으로 이루어지며, 불순물이 도핑되지 않은 채널 영역과, 채널 영역의 양 옆으로 불순물이 도핑되어 형성된 소스 영역 및 드레인 영역을 포함한다. 여기서, 이러한 불순물은 박막 트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물이 가능하다.
구동 박막 트랜지스터(T1)의 게이트 전극(G1)은 스토리지 커패시터(Cst)의 제1전극(Cst1)과 연결되어 있다. 구동 박막 트랜지스터(T1)의 소스 전극(S1)은 제1 발광 제어 박막 트랜지스터(T5)를 경유하여 구동 전압선(PL)과 연결되어 있다. 구동 박막 트랜지스터(T1)의 드레인 전극(D1)은 제2 발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드(anode) 전극과 전기적으로 연결되어 있다. 구동 박막 트랜지스터(T1)는 스위칭 박막 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기 발광 소자(OLED)에 구동 전류(Ioled)를 공급한다.
스위칭 박막 트랜지스터(T2)의 게이트 전극(G2)은 제1 주사선(SLn)과 연결되어 있다. 스위칭 박막 트랜지스터(T2)의 소스 전극(S2)은 데이터선(DLm)과 연결되어 있다. 스위칭 박막 트랜지스터(T2)의 드레인 전극(D2)은 구동 박막 트랜지스터(T1)의 소스 전극(S1)과 연결되어 있으면서 제1 발광 제어 박막 트랜지스터(T5)를 경유하여 구동 전압선(PL)과 연결되어 있다. 이러한 스위칭 박막 트랜지스터(T2)는 제1 주사선(SLn)을 통해 전달받은 제1 주사 신호(Sn)에 따라 턴 온되어 데이터선(DLm)으로 전달된 데이터 신호(Dm)를 구동 박막 트랜지스터(T1)의 소스 전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막 트랜지스터(T3)의 게이트 전극(G3)은 제1 주사선(SLn)에 연결되어 있다. 보상 박막 트랜지스터(T3)의 소스 전극(S3)은 구동 박막 트랜지스터(T1)의 드레인 전극(D1)과 연결되어 있으면서 제2 발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드(anode) 전극과 연결되어 있다. 보상 박막 트랜지스터(T3)의 드레인 전극(D3)은 스토리지 커패시터(Cst)의 제1 전극(Cst1), 초기화 박막 트랜지스터(T4)의 드레인 전극(D4) 및 구동 박막 트랜지스터(T1)의 게이트 전극(G1)과 함께 연결되어 있다. 보상 박막 트랜지스터(T3)는 제1 주사선(SLn)을 통해 전달받은 제1 주사 신호(Sn)에 따라 턴 온되어 구동 박막 트랜지스터(T1)의 게이트 전극(G1)과 드레인 전극(D1)을 서로 연결하여 구동 박막 트랜지스터(T1)를 다이오드 연결시킨다.
초기화 박막 트랜지스터(T4)의 게이트 전극(G4)은 제2 주사선(SLn-1)과 연결되어 있다. 초기화 박막 트랜지스터(T4)의 소스 전극(S4)은 초기화 전압선(VL)과 연결되어 있다. 초기화 박막 트랜지스터(T4)의 드레인 전극(D4)은 스토리지 커패시터(Cst)의 제1 전극(Cst1), 보상 박막 트랜지스터(T3)의 드레인 전극(D3) 및 구동 박막 트랜지스터(T1)의 게이트 전극(G1)과 함께 연결되어 있다. 초기화 박막 트랜지스터(T4)는 제2 주사선(SLn-1)을 통해 전달받은 제2 주사 신호(Sn-1)에 따라 턴 온되어 초기화 전압(Vint)을 구동 박막 트랜지스터(T1)의 게이트 전극(G1)에 전달하여 구동 박막 트랜지스터(T1)의 게이트 전극(G1)의 전압을 초기화시키는 초기화 동작을 수행한다.
제1 발광 제어 박막 트랜지스터(T5)의 게이트 전극(G5)은 발광 제어선(ELn)과 연결되어 있다. 제1 발광 제어 박막 트랜지스터(T5)의 소스 전극(S5)은 구동 전압선(26)과 연결되어 있다. 제1 발광 제어 박막 트랜지스터(T5)의 드레인 전극(D5)은 구동 박막 트랜지스터(T1)의 소스 전극(S1) 및 스위칭 박막 트랜지스터(T2)의 드레인 전극(D2)과 연결되어 있다.
제2 발광 제어 박막 트랜지스터(T6)의 게이트 전극(G6)은 발광 제어선(ELn)과 연결되어 있다. 제2 발광 제어 박막 트랜지스터(T6)의 소스 전극(S6)은 구동 박막 트랜지스터(T1)의 드레인 전극(D1) 및 보상 박막 트랜지스터(T3)의 소스 전극(S3)과 연결되어 있다. 제2 발광 제어 박막 트랜지스터(T6)의 드레인 전극(D6)은 유기 발광 소자(OLED)의 애노드(anode) 전극과 전기적으로 연결되어 있다. 제1 발광 제어 박막 트랜지스터(T5) 및 제2 발광 제어 박막 트랜지스터(T6)는 발광 제어선(ELn)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온되어 제1 전원전압(ELVDD)이 유기 발광 소자(OLED)에 전달되어 유기 발광 소자(OLED)에 구동 전류(Ioled)가 흐르게 된다.
스토리지 커패시터(Cst)의 제2 전극(Cst2)은 구동 전압선(PL)과 연결되어 있다. 스토리지 커패시터(Cst)의 제1 전극(Cst1)은 구동 박막 트랜지스터(T1)의 게이트 전극(G1), 보상 박막 트랜지스터(T3)의 드레인 전극(D3) 및, 초기화 박막 트랜지스터(T4)의 드레인 전극(D4)에 함께 연결되어 있다.
유기 발광 소자(OLED)의 캐소드(cathode) 전극은 제2 전원전압(ELVSS)과 연결되어 있다. 유기 발광 소자(OLED)는 구동 박막 트랜지스터(T1)로부터 구동 전류(Ioled)를 전달받아 발광함으로써 화상을 표시한다. 제1 전원전압(ELVDD)은 소정의 하이 레벨 전압일 수 있고, 제2 전원전압(ELVSS)은 제1 전원전압(ELVDD)보다 낮은 전압이거나 접지 전압일 수 있다.
이하에서 본 발명의 실시예에 따른 유기 발광 표시 장치의 한 화소(1)의 구체적인 동작 과정을 상세히 설명한다.
우선, 초기화 기간 동안 제2 주사선(SLn-1)을 통해 로우 레벨(low level)의 제2 주사 신호(Sn-1)가 공급된다.　 그러면, 로우 레벨의 제2 주사 신호(Sn-1)에 대응하여 초기화 박막 트랜지스터(T4)가 턴 온(turn on)되며, 초기화 전압선(VL)으로부터 초기화 박막 트랜지스터(T4)를 통해 초기화 전압(Vint)이 구동 박막 트랜지스터(T1)의 게이트 전극(G1)에 연결되고, 초기화 전압(Vint)에 의해 구동 박막 트랜지스터(T1)가 초기화된다.
이 후, 데이터 프로그래밍 기간 중 제1 주사선(SLn)을 통해 로우 레벨의 제1 주사 신호(Sn)가 공급된다.　그러면, 로우 레벨의 제1 주사 신호(Sn)에 대응하여 스위칭 박막 트랜지스터(T2) 및 보상 박막 트랜지스터(T3)가 턴 온된다.　
이때, 구동 박막 트랜지스터(T1)는 턴 온된 보상 박막 트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.　
그러면, 데이터선(DLm)으로부터 공급된 데이터 신호(Dm)에서 구동 박막 트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 박막 트랜지스터(T1)의 게이트 전극(G1)에 인가된다.
스토리지 커패시터(Cst)의 양단에는 제1전원전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다. 이 후, 발광 기간 동안 발광 제어선(ELn)으로부터 공급되는 발광 제어 신호(En)가 하이 레벨에서 로우 레벨로 변경된다.　 그러면, 발광 기간 동안 로우 레벨의 발광 제어 신호(En)에 의해 제1 발광 제어 박막 트랜지스터(T5) 및 제2 발광 제어 박막 트랜지스터(T6)가 턴 온된다.　
그러면, 구동 박막 트랜지스터(T1)의 게이트 전극(G1)의 전압과 제1전원전압(ELVDD) 간의 전압차에 따르는 구동 전류(Ioled)가 발생하고, 제2 발광 제어 박막 트랜지스터(T6)를 통해 구동 전류(Ioled)가 유기 발광 다이오드(OLED)에 공급된다. 발광 기간 동안 스토리지 캐패시터(Cst)에 의해 구동 박막 트랜지스터(T1)의 게이트-소스 전압(Vgs)은 "(Dm+Vth)-ELVDD"로 유지되고, 구동 박막 트랜지스터(T1)의 전류-전압 관계에 따르면, 구동 전류(Ioled)는 소스-게이트 전압에서 문턱 전압을 차감한 값의 제곱 "(Dm-ELVDD)2"에 비례한다. 따라서 구동 전류(Ioled)는 구동 박막 트랜지스터(T1)의 문턱 전압(Vth)에 관계없이 결정된다.
도 3 내지 도 6은 도 1 및 도 2에 도시된 화소의 화소 회로를 형성하는 방법을 설명하기 위한 도면이다.
도 3을 참조하면, 기판 상에 화소(1)의 액티브층(112)을 형성한다. 액티브층(112)은 기판 상에 반도체층을 증착시키고, 액티브층 패턴에 따라 반도체층을 패터닝 및 결정화시켜 형성된다. 이때 반도체층을 먼저 패터닝한 후 결정화시킬 수 있고, 반대로 반도체층을 먼저 결정화시킨 후 패터닝하는 것도 가능하다. 결정화는 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법, ASLS(advanced sequential lateral solidification)법 등 다양한 방법에 의해 수행될 수 있다.
도시되지 않았으나, 액티브층(112)을 형성하기 전에 기판 위에는 버퍼층이 더 형성될 수 있다.
액티브층(112)을 따라 화소 회로(2)의 박막 트랜지스터가 형성된다. 액티브층(112)에 각각 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 제1 발광 제어 박막 트랜지스터(T5) 및 제2 발광 제어 박막 트랜지스터(T6)의 액티브층(A1, A2, A3, A4, A5, A6)이 형성된다.
액티브층(112)은 다양한 형상으로 굴곡되어 형성되어 있다. 특히 구동 박막 트랜지스터(T1)의 액티브층(A1)은 'S' 형상으로 복수의 굴곡부를 가진다. 구동 박막 트랜지스터(T1)의 액티브층(A1)은 'S' 형상 외에 'ㄹ' 형상, 'M' 형상, 'W'형상 또는 지그재그 형상 등으로 복수의 굴곡부를 가질 수 있다.
본 발명의 실시예는 구동 박막 트랜지스터(T1)의 액티브층(A1)을 하나의 직선 형태가 아닌 굴곡 형태로 형성함으로써, 좁은 공간 내에 길게 액티브층(A1)을 형성할 수 있다. 따라서, 액티브층(A1)의 채널 영역을 길게 형성할 수 있으므로 게이트 전극(G1)에 인가되는 게이트 전압의 구동 범위(driving range)는 넓어지게 된다. 따라서, 게이트 전압의 구동 범위가 넓으므로 게이트 전압의 크기를 변화시켜 유기 발광 소자(OLED)에서 방출되는 빛의 계조를 보다 세밀하게 제어할 수 있으며, 그 결과 유기 발광 표시 장치의 해상도를 높이고 표시 품질을 향상시킬 수 있다.
액티브층(112)이 형성된 기판 상에는 제1 게이트 절연막이 형성된다. 제1 게이트 절연막은 유기 절연 물질 또는 무기 절연 물질, 또는 유기 절연 물질과 무기 절연 물질이 교번하는 다층 구조로 형성될 수도 있다.
도 4를 참조하면, 제1 게이트 절연막 상부에 제1 게이트 도전층을 형성한다. 제1 게이트 도전층은 제1주사선(SLn), 제2주사선(SLn-1), 발광 제어선(ELn) 및 스토리지 커패시터(Cst)의 제1전극(Cst1)을 포함한다. 제1 게이트 도전층은 알루미늄(Al), 구리(Cu) 등과 같은 저저항의 금속 물질을 포함하는 것이 바람직하다.
제1주사선(SLn)의 일부는 스위칭 박막 트랜지스터(T2)의 게이트 전극(G2)의 역할을 하며, 제1주사선(SLn)으로부터 돌출 연장된 부분은 보상 박막 트랜지스터(T3)의 게이트 전극(G3)의 역할을 한다. 제2주사선(SLn-1)으로부터 돌출 연장된 부분은 초기화 박막 트랜지스터(T4)의 게이트 전극(G4)의 역할을 한다. 발광 제어선(ELn)의 일부는 제1 발광 제어 박막 트랜지스터(T5)의 게이트 전극(G5)과 제2 발광 제어 박막 트랜지스터(T6)의 게이트 전극(G6)의 역할을 한다.
스토리지 커패시터(Cst)의 제1전극(Cst1)은 구동 박막 트랜지스터(T1)의 게이트 전극(G1)의 역할도 동시에 한다. 스토리지 커패시터(Cst)의 제1전극(Cst1)은 제1주사선(SLn), 제2주사선(SLn-1), 발광 제어선(ELn)과 분리되어 있으며, 플로팅 전극의 형태로 구동 박막 트랜지스터(T1)의 액티브층(A1)의 채널 영역과 중첩한다. 스토리지 커패시터(Cst)의 제1전극(Cst1)은 구동 박막 트랜지스터(T1)의 액티브층(A1)에서 수직 성분의 액티브 패턴에 대응하는 영역이 제거된 대략 사각 형상으로 형성된다.
그리고, 제1 게이트 도전층이 형성된 기판 상에 제2 게이트 절연막이 형성된다. 제2 게이트 절연막은 스토리지 커패시터(Cst)의 유전체로서의 기능도 한다. 제2 게이트 절연막은 유기 절연 물질 또는 무기 절연 물질, 또는 유기 절연 물질과 무기 절연 물질이 교번하는 다층 구조로 형성될 수도 있다.
다음으로, 제1 게이트 도전층이 형성된 기판 상의 액티브층(112)에 불순물을 도핑하여, 각 박막 트랜지스터(T1 내지 T6)의 액티브층(A1 내지 A6)에 불순물이 도핑되지 않은 채널 영역, 채널 영역의 양 옆으로 불순물이 도핑된 소스 영역 및 드레인 영역을 형성한다. 여기서, 불순물은 박막 트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물이 가능하다.
구동 박막 트랜지스터(T1)의 액티브층(A1)에서 불순물이 도핑된 소스 영역 및 드레인 영역은 각각 소스 전극(S1) 및 드레인 전극(D1)에 해당한다. 스위칭 박막 트랜지스터(T2)의 액티브층(A2)에서 불순물이 도핑된 소스 영역 및 드레인 영역은 각각 소스 전극(S2) 및 드레인 전극(D2)에 해당한다. 보상 박막 트랜지스터(T3)의 액티브층(A3)에서 불순물이 도핑된 소스 영역 및 드레인 영역은 각각 소스 전극(S3) 및 드레인 전극(D3)에 해당한다. 초기화 박막 트랜지스터(T4)의 액티브층(A4)에서 불순물이 도핑된 소스 영역 및 드레인 영역은 각각 소스 전극(S4) 및 드레인 전극(D4)에 해당한다. 제1 발광 제어 박막 트랜지스터(T5)의 액티브층(A5)에서 불순물이 도핑된 소스 영역 및 드레인 영역은 각각 소스 전극(S5) 및 드레인 전극(D5)에 해당한다. 제2 발광 제어 박막 트랜지스터(T6)의 액티브층(A6)에서 불순물이 도핑된 소스 영역 및 드레인 영역은 각각 소스 전극(S6) 및 드레인 전극(D6)에 해당한다.
도 5를 참조하면, 제2 게이트 절연막 상부에 제2 게이트 도전층을 형성한다. 제2 게이트 도전층은 스토리지 커패시터(Cst)의 제2전극(Cst2)을 포함할 수 있다. 제2 게이트 도전층 또한 제1 게이트 도전층과 유사하게 알루미늄(Al), 구리(Cu) 등과 같은 저저항의 금속 물질을 포함하는 것이 바람직하다.
스토리지 커패시터(Cst)의 제2전극(Cst2)은 제1전극(Cst1) 전체와 중첩하여 스토리지 커패시터(Cst)를 형성한다. 이에 따라 스토리지 커패시터(Cst)는 구동 박막 트랜지스터(T1)와 수직으로 중첩하는 구조를 갖는다. 굴곡된 형태를 가지는 구동 박막 트랜지스터(T1)의 액티브층(A1)에 의해 줄어든 스토리지 커패시터(Cst)의 영역을 확보하기 위해 구동 박막 트랜지스터(T1)의 액티브층(A1)과 중첩하여 스토리지 커패시터(Cst)를 형성함으로써, 고해상도에서도 스토리지 커패시턴스의 확보가 가능하다. 스토리지 커패시터(Cst)의 제2전극(Cst2)은 수평 방향 및 수직 방향의 인접 화소 간에 연결되어 메쉬 구조로 형성될 수 있다. 스토리지 커패시터(Cst)의 제2전극(Cst2)의 일부에는 제1개구(H1)가 형성된다. 제1개구(H1)는 스토리지 커패시터(Cst)의 제1전극(Cst1)과 중첩한다.
유기 발광 표시 장치의 제조 공정 중에 스토리지 커패시터(Cst)의 제1전극(Cst1)과 제2전극(Cst2) 사이에 오버레이(overlay) 편차가 발생할 수 있다. 여기서, 오버레이(overlay) 편차란, 서로 중첩되는 둘 이상의 층을 형성할 때 각 층이 상, 하, 좌, 우 방향으로 시프트(shift)되는 경우 중첩되는 영역이 최초로 설계한 중첩 영역과 다르게 되는데, 이러한 중첩 영역의 차이를 의미한다. 오버레이(overlay) 편차는 기판에 전면적으로 도전층을 형성하고, 포토 리소그라피(photo lithography) 공정으로 패터닝할 때, 기판과 마스크의 미스 얼라인(miss align) 또는 기판과 노광기 사이의 미스 얼라인 등으로 인해 발생할 수 있다. 이러한 오버레이(overlay) 편차는 패널이 대형화되고 대량의 패널을 동시에 생산하는 시스템에서 공정 장비의 오차 범위 내에서 발생할 수 있는 확률이 크다. 스토리지 커패시터(Cst)의 제1전극(Cst1)과 제2전극(Cst2)에 오버레이 편차가 발생하는 경우 커패시턴스(capacitance)는 설계값과 달라진다. 이렇게 커패시턴스(capacitance)가 달라지면 저계조 얼록, 색(color) 이상과 같은 문제점이 발생하게 되고 유기 발광 표시 장치의 품질이 저하될 수 있다.
본 발명의 실시예는, 스토리지 커패시터(Cst)의 제2전극(Cst2)에 제1개구(H1)가 형성되면서 스토리지 커패시터(Cst)의 제2전극(Cst2)이 제1전극(Cst1) 전체와 중첩하기 때문에, 스토리지 커패시터(Cst)의 제1전극(Cst1)과 제2전극(Cst2)에 오버레이 편차가 발생하더라도 항상 일정한 커패시턴스(capacitance)를 유지할 수 있다.
다음으로, 제2 게이트 도전층이 형성된 기판 상에 층간 절연막이 형성된다. 층간 절연막은 제1 게이트 절연막, 제2 게이트 절연막과 마찬가지로, 유기 절연 물질 또는 무기 절연 물질, 또는 유기 절연 물질과 무기 절연 물질이 교번하는 다층 구조로 형성될 수도 있다.
도 6을 참조하면, 층간 절연막이 형성된 기판 상에 데이터선(DL), 구동 전압선(PL), 제1컨택홀(Cnt1)과 제2컨택홀(Cnt2)을 연결하는 연결 배선(120), 제6컨택홀(Cnt6)과 제7컨택홀(Cnt7)을 각각 덮으며 형성되는 제1커버메탈(CM1)과 제2커버메탈(CM2)이 형성된다.
데이터선(DL)은 화소의 좌측 또는 우측에 세로 방향으로 배치된다. 데이터선(DL)은 제1 게이트 절연막, 제2게이트 절연막 및 층간 절연막에 형성되어 스위칭 박막 트랜지스터(T2)의 소스 영역을 노출하는 제4컨택홀(Cnt4)을 통해 스위칭 박막 트랜지스터(T2)와 연결된다.
구동 전압선(PL)은 화소의 좌측 또는 우측에 세로 방향으로 데이터선(DL)에 근접하게 배치된다. 구동 전압선(PL)은 층간 절연막에 형성되어 스토리지 커패시터(Cst)의 제2전극(Cst2)의 일부를 노출하는 제3컨택홀(Cnt3)을 통해 스토리지 커패시터(Cst)의 제2전극(Cst2)과 연결된다. 그리고, 구동 전압선(PL)은 제1 게이트 절연막, 제2게이트 절연막 및 층간 절연막에 형성되어 제1 발광 제어 박막 트랜지스터(T5)의 소스 영역을 노출하는 제5컨택홀(Cnt5)을 통해 제1 발광 제어 박막 트랜지스터(T5)와 연결된다.
연결 배선(120)은 스토리지 커패시터(Cst)의 제1전극(Cst1)과 보상 박막 트랜지스터(T3) 및 초기화 박막 트랜지스터(T4)를 연결한다. 연결 배선(120)은 스토리지 커패시터(Cst)의 제2전극(Cst2)의 제1개구(H1)를 관통하며, 제2게이트 절연막 및 층간 절연막에 형성되어 스토리지 커패시터(Cst)의 제1전극(Cst1) 일부를 노출하는 제1컨택홀(Cnt1)과 제1 게이트 절연막, 제2게이트 절연막 및 층간 절연막에 형성되어 보상 박막 트랜지스터(T3)의 드레인 영역 및 초기화 박막 트랜지스터(T4)의 드레인 영역을 함께 노출하는 제2컨택홀(Cnt2)을 연결한다.
제1커버메탈(CM1)은 제1 게이트 절연막, 제2게이트 절연막 및 층간 절연막에 형성되어 제2 발광 제어 박막 트랜지스터(T6)의 드레인 영역을 노출하는 제6컨택홀(Cnt6)과 접촉한다. 제2커버메탈(CM2)은 제1 게이트 절연막, 제2게이트 절연막 및 층간 절연막에 형성되어 초기화 박막 트랜지스터(T4)의 소스 영역을 노출하는 제7컨택홀(Cnt7)과 접촉한다.
데이터선(DL), 구동 전압선(PL), 연결 배선(120), 제1 및 제2 커버메탈(CM1, CM2)은 동일층에 동일 물질로 형성될 수 있다.
다음으로, 층간 절연막 상에는 데이터선(DL), 구동 전압선(PL), 연결 배선(120), 제1 및 제2 커버메탈(CM1, CM2)을 덮는 보호막이 형성된다. 보호막에는 제1 및 제2 커버메탈(CM1, CM2)의 일부를 각각 노출하는 제1 및 제2 비아홀(VH1, VH2)이 형성된다.
도시되지 않았으나, 제1비아홀(VH1)을 덮으며 유기 발광 소자(OLED)의 화소 전극이 형성되어 제2 발광 제어 박막 트랜지스터(T6)와 연결된다. 그리고, 제2비아홀(VH2)을 덮으며 제1 및 제2주사선(SLn, SLn-1)과 평행한 방향으로 초기화 전압선(VL)이 형성되어 초기화 박막 트랜지스터(T4)와 연결된다.
화소 전극의 가장자리 및 보호막 위에는 화소 정의막이 형성되고, 화소 정의막은 화소 전극을 드러내는 화소 개구부를 가진다. 화소 정의막은 폴리아크릴계 수지(polyacrylates resin) 및 폴리이미드계(polyimides) 등의 유기물 또는 실리카 계열의 무기물 등으로 만들 수 있다. 화소 개구부로 노출된 화소 전극 위에는 유기 발광층이 형성되고, 유기 발광층 상에는 공통 전극이 기판 전면에 형성된다. 이와 같이, 화소 전극, 유기 발광층 및 공통 전극을 포함하는 유기 발광 소자(OLED)가 형성된다.
여기서, 화소 전극은 정공 주입 전극인 애노드 전극이며, 공통 전극은 전자 주입 전극인 캐소드 전극이 된다. 그러나 본 발명에 따른 일 실시예는 반드시 이에 한정되는 것은 아니며, 유기 발광 표시 장치의 구동 방법에 따라 화소 전극이 캐소드 전극이 되고, 공통 전극이 애노드 전극이 될 수도 있다. 화소 전극 및 공통 전극으로부터 각각 정공과 전자가 유기 발광층 내부로 주입되고, 주입된 정공과 전자가 결합한 엑시톤(exiton)이 여기상태로부터 기저상태로 떨어질 때 발광이 이루어진다.
유기 발광층은 저분자 유기물 또는 PEDOT(Poly 3,4-ethylenedioxythiophene) 등의 고분자 유기물로 이루어진다. 또한, 유기 발광층은 발광층과, 정공 주입층(hole injection layer, HIL), 정공 수송층(hole transporting layer, HTL), 전자 수송층(electron transporting layer, ETL), 및 전자 주입층(electron injection layer, EIL) 중 하나 이상을 포함하는 다중막으로 형성될 수 있다. 이들 모두를 포함할 경우, 정공 주입층이 화소 전극 상에 배치되고, 그 위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층된다. 공통 전극은 반사형 도전성 물질로 형성되므로 배면 발광형의 유기 발광 표시 장치가 된다. 반사형 물질로는 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 또는 금(Au) 등의 물질을 사용할 수 있다.
도 7a는 본 발명의 일 실시예에 따른 구동 박막 트랜지스터(T1)와 스토리지 커패시터(Cst)를 나타낸 평면도이고, 도 7b는 도 7a의 B-B'를 따라 절단한 단면도이다.
도 7a 및 도 7b를 참조하면, 본 발명의 실시예에 따라 기판 상부에 구동 박막 트랜지스터(T1)의 액티브층(A1)이 'S' 형상으로 굴곡을 갖도록 형성된다. 액티브층(A1)은 제1방향으로 연장된 복수의 수평 성분들(122, 124, 126)과 제2방향으로 연장된 복수의 수직 성분들(123, 125)을 포함한다. 수직 성분들(123, 125)은 수평 성분들(122, 124, 126)을 연결한다.
액티브층(A1) 상부에는 제1 게이트 절연막(GI1)이 형성되고, 제1 게이트 절연막(GI1) 상부에는 스토리지 커패시터(Cst)의 제1전극(Cst1)을 겸하는 구동 박막 트랜지스터(T1)의 게이트 전극(G1)이 형성된다. 구동 박막 트랜지스터(T1)의 게이트 전극(G1)은 액티브층(A1)의 수직 성분(123, 125)에 대응하는 영역이 제거됨으로써, 액티브층(A1)의 수평 성분(122, 124, 126)과는 중첩하고, 수직 성분(123, 125)과는 중첩하지 않는다. 이에 따라 액티브층(A1)의 수평 성분들(122, 124, 126)은 채널 영역이 되고, 수직 성분들(123, 125)은 채널 영역을 연결하는 노드가 된다. 수직 성분들(123, 125)은 액티브층(A1)의 불순물 도핑 시 소스 및 드레인 영역과 함께 불순물로 도핑된다.
구동 박막 트랜지스터(T1)의 게이트 전극(G1) 상부에는 제2 게이트 절연막(GI2)이 형성되고, 제2 게이트 절연막(GI2) 상부에는 스토리지 커패시터(Cst)의 제2전극(Cst2)이 형성된다. 이에 따라 구동 박막 트랜지스터(T1)와 스토리지 커패시터(Cst)가 수직으로 중첩한다. 그리고, 스토리지 커패시터(Cst)의 제2전극(Cst2) 상부에는 층간 절연막(ILD)이 형성된다.
대형 패널에 형성된 반도체층을 ELA 법에 의해 결정화를 수행하는 경우, 도 8에 도시된 바와 같이, 레이저는 패널(PA)의 영역을 분할하여 패널(PA)의 일 측에서부터 소정의 스캔 속도로 화살표 방향으로 반도체층을 스캔하며 레이저빔을 조사한다. 레이저빔이 조사되는 영역은 국소적이므로 레이저빔의 첫번째 샷이 조사되지 않는 영역이 있다. 그리고, 레이저 또는 패널(PA)이 소정 거리(피치폭) 움직이며 레이저빔의 샷들이 중첩하면서 반도체층을 결정화한다. 이에 따라, 반도체층의 특성 산포가 패널(PA)에 주기적으로 발생할 수 있고, 이는 박막 트랜지스터의 주기적 특성 산포 원인이 되어 주기적 사선 형태의 얼룩을 갖는 영상이 표시되는 문제가 발생한다.
특히, 본 발명의 실시예의 구동 박막 트랜지스터(T1)는 수평 성분(제1방향)과 수직 성분(제2방향)의 액티브층(A1)을 가지며, 레이저빔의 샷 간 중첩에 의한 반도체층의 결정화에서 액티브층(A1)의 수직 성분(123, 125)이 구동 박막 트랜지스터(T1)의 특성 산포를 크게 유발한다. 따라서, 구동 박막 트랜지스터(T1)의 액티브층(A1)에 있어서, 수평 성분 대비 수직 성분의 비율이 작을수록 ELA 기인 얼룩을 줄일 수 있다.
따라서, 본 발명의 실시예는 구동 박막 트랜지스터(T1)의 액티브층(A1)의 수직 성분(123, 125)에 대응하는 영역에는 게이트 전극(G1)을 형성하지 않음으로써, 액티브층(A1)의 수평 성분들(122, 124, 126)만 채널 영역이 되고, 액티브층(A1)의 수직 성분(123, 125)은 채널 영역을 연결하는 노드로서 기능하게 하여 ELA 기인 얼룩을 개선한다.
스위칭 박막 트랜지스터(T2)는 빠른 스위칭 동작이 요구되는 반면, 구동 박막 트랜지스터(T1)는 게이트 전압의 구동 범위(driving range)가 넓어야 한다. 본 발명의 실시예에 따른 구동 박막 트랜지스터(T1)는 채널 영역의 길이가 길고 채널 영역 사이에 노드가 형성되어 딜레이가 증가하므로, 게이트 전극(G1)에 인가되는 게이트 전압의 구동 범위(driving range)는 넓어지게 되어 유기 발광 다이오드(OLED)에서 방출되는 빛의 계조를 보다 세밀하게 제어할 수 있다.
또한, 게이트 전극(G1)이 액티브층(A1)의 수직 성분(123, 125)에 대응하는 영역만 제거하므로, 구동 박막 트랜지스터(T1)와 수직으로 중첩하는 스토리지 커패시터(Cst)의 커패시턴스 손실을 최소화할 수 있다.
도 7c는 도 7a에 도시된 구동 박막 트랜지스터(T1)의 등가 회로도이다.
도 7c를 참조하면, 액티브층(A1)의 수직 성분(123, 125)에는 게이트 전극(G1)이 제거되어, 구동 박막 트랜지스터(T1)는 복수의 박막 트랜지스터(T1_1, T1_2, T1_3)가 직렬 연결된 형태를 갖는다. 게이트 전극(G1)이 제거된 수직 성분(123, 125)은 채널 영역을 연결하는 노드(N1, N2)로 구현된다. 이에 따라, 구동 박막 트랜지스터(T1)는 액티브층(A1)의 수평 성분(122, 124, 126)의 갯수 만큼의 박막 트랜지스터(T1_1, T1_2, T1_3)가 노드(N1, N2)에 의해 직렬 연결된 구조가 된다. 즉, 액티브층(A1)의 수직 성분(123, 125)의 채널 영역을 줄임으로써 결정화에 기인한 구동 박막 트랜지스터(T1)의 특성 편차를 줄일 수 있다.
도 9는 본 발명의 다른 실시예에 따른 구동 박막 트랜지스터(T1)와 스토리지 커패시터(Cst)를 나타낸 평면도이다.
도 9에 도시된 구동 박막 트랜지스터(T1)의 게이트 전극(G1) 및 스토리지 커패시터(Cst)의 제1전극(Cst1)은 일부가 홀(hole) 형태로 제거된 점에서, 도 7a에 도시된 구동 박막 트랜지스터(T1) 및 스토리지 커패시터(Cst)와 차이가 있다.
도 9에 도시된 바와 같이, 게이트 전극(G1)에는 액티브층(A1)의 수직 성분(123, 125)에 대응하는 영역에 각각 제2개구(H2)와 제3개구(H3)가 형성된다. 도 7a에 도시된 실시예에서는 게이트 전극(G1)의 외곽으로부터 액티브층(A1)의 수직 성분(123, 125)에 대응하는 영역까지 제거된 반면, 도 9에 도시된 실시예에서는 홀 형태로 게이트 전극(G1)의 일부를 제거함으로써 게이트 전극(G1)의 제거 영역을 최소화할 수 있다.
이에 따라 도 9에 도시된 실시예의 경우, 도 7a에 도시된 실시예와 마찬가지로 ELA 기인 얼룩을 개선하면서, 도 7a에 도시된 실시예에 비해 구동 박막 트랜지스터(T1)와 수직으로 중첩하는 스토리지 커패시터(Cst)의 커패시턴스 손실을 더욱 줄일 수 있다.
전술한 실시예에서는, 하나의 화소에 6개의 박막 트랜지스터(thin film transistor, TFT)와 1개의 커패시터(capacitor)를 구비하는 6Tr-1Cap 구조의 능동 구동(active matrix, AM)형 유기 발광 표시 장치를 도시하고 있지만, 본 발명이 이에 한정되는 것은 아니다. 따라서 표시 장치는 하나의 화소에 복수개의 박막 트랜지스터와 하나 이상의 커패시터를 구비할 수 있으며, 별도의 배선이 더 형성되거나 기존의 배선이 생략되어 다양한 구조를 갖도록 형성할 수도 있다.
본 명세서에서는 본 발명을 한정된 실시예를 중심으로 설명하였으나, 본 발명의 범위 내에서 다양한 실시예가 가능하다. 또한 설명되지는 않았으나, 균등한 수단도 또한 본 발명에 그대로 결합되는 것이라 할 것이다. 따라서 본 발명의 진정한 보호범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.

Claims (20)

  1. 제1방향으로 연장된 제1 액티브 패턴 및 상기 제1방향과 수직인 제2방향으로 연장된 제2 액티브 패턴이 반복적으로 연결되어 굴곡된 액티브층과, 상기 액티브층 상부에 상기 액티브층과 중첩하며 형성되고 상기 제2 액티브 패턴에 대응하는 영역이 제거된 게이트 전극을 포함하는 구동 박막 트랜지스터; 및
    상기 게이트 전극을 제1전극으로 하고, 상기 제1전극 상부에 상기 제1전극 전체와 중첩하며 형성된 제2전극을 포함하는 커패시터;를 포함하는 박막 트랜지스터 어레이 기판.
  2. 제1항에 있어서,
    상기 게이트 전극은 상기 제2 액티브 패턴에 대응하는 영역이 홀 형태로 제거된, 박막 트랜지스터 어레이 기판.
  3. 제1항에 있어서,
    상기 커패시터의 제2전극은 개구부를 구비하는, 박막 트랜지스터 어레이 기판.
  4. 제3항에 있어서,
    상기 액티브층을 덮는 제1절연막;
    상기 커패시터의 제1전극을 덮는 제2절연막; 및
    상기 커패시터의 제2전극을 덮는 층간 절연막;을 더 포함하는, 박막 트랜지스터 어레이 기판.
  5. 제4항에 있어서,
    상기 커패시터의 제2전극에 구비된 개구부를 관통하며 상기 제2절연막 및 상기 층간 절연막에 구비된 컨택홀; 및
    상기 층간 절연막 상부에 구비되고, 상기 컨택홀을 통해 상기 커패시터의 제1전극과 적어도 하나의 박막 트랜지스터를 연결하는 연결 배선;을 더 포함하는, 박막 트랜지스터 어레이 기판.
  6. 제5항에 있어서, 상기 적어도 하나의 박막 트랜지스터는,
    상기 구동 박막 트랜지스터의 문턱 전압을 보상하는 보상 박막 트랜지스터; 및
    초기화 전압을 상기 구동 박막 트랜지스터의 게이트 전극에 전달하는 초기화 박막 트랜지스터;를 포함하는, 박막 트랜지스터 어레이 기판.
  7. 제6항에 있어서,
    상기 보상 박막 트랜지스터의 게이트 전극과 상기 초기화 박막 트랜지스터의 게이트 전극은 상기 커패시터의 제1전극과 동일층에 형성된, 박막 트랜지스터 어레이 기판.
  8. 제5항에 있어서,
    상기 커패시터의 제2전극은 상기 연결 배선과 동일층에 형성된 구동 전압선으로부터 구동 전압을 인가받는, 박막 트랜지스터 어레이 기판.
  9. 제1항에 있어서,
    상기 액티브층은 ELA(excimer laser annealing)법을 이용하여 결정화된, 박막 트랜지스터 어레이 기판.
  10. 제1방향으로 연장된 복수의 채널 영역 및 상기 제1방향과 수직인 제2방향으로 연장되어 상기 복수의 채널 영역을 연결하는 복수의 노드를 포함하는 액티브층과, 상기 복수의 채널 영역과 중첩하고 상기 복수의 노드와는 중첩하지 않는 게이트 전극을 포함하여, 복수의 박막 트랜지스터가 직렬 연결된 형태를 갖는 구동 박막 트랜지스터; 및
    상기 게이트 전극을 제1전극으로 하고, 상기 제1전극 상부에 형성된 제2전극을 포함하여 상기 구동 박막 트랜지스터와 수직으로 중첩하는 커패시터;를 포함하는 박막 트랜지스터 어레이 기판.
  11. 제10항에 있어서,
    상기 게이트 전극은 상기 복수의 노드에 대응하는 영역이 상기 게이트 전극의 외곽으로부터 깎여 제거된, 박막 트랜지스터 어레이 기판.
  12. 제10항에 있어서,
    상기 게이트 전극은 상기 복수의 노드에 대응하는 영역이 홀 형태로 제거된, 박막 트랜지스터 어레이 기판.
  13. 제1방향으로 연장된 제1 액티브 패턴 및 상기 제1방향과 수직인 제2방향으로 연장된 제2 액티브 패턴이 반복적으로 연결되어 굴곡된 액티브층과, 상기 액티브층 상부에 상기 액티브층과 중첩하며 형성되고 상기 제2 액티브 패턴에 대응하는 영역이 제거된 게이트 전극을 포함하는 구동 박막 트랜지스터;
    상기 게이트 전극을 제1전극으로 하고, 상기 제1전극 상부에 상기 제1전극 전체와 중첩하며 형성된 제2전극을 포함하는 커패시터; 및
    상기 구동 박막 트랜지스터로부터 구동 전류를 전달받아 발광하는 유기 발광 소자;를 포함하는 유기 발광 표시 장치.
  14. 제13항에 있어서,
    상기 게이트 전극은 상기 제2 액티브 패턴에 대응하는 영역이 홀 형태로 제거된, 유기 발광 표시 장치.
  15. 제13항에 있어서,
    상기 커패시터의 제2전극은 개구부를 구비하는, 유기 발광 표시 장치.
  16. 제13항에 있어서,
    상기 액티브층을 덮는 제1절연막;
    상기 커패시터의 제1전극을 덮는 제2절연막; 및
    상기 커패시터의 제2전극을 덮는 층간 절연막;을 더 포함하는, 유기 발광 표시 장치.
  17. 제15항에 있어서,
    상기 커패시터의 제2전극에 구비된 개구부를 관통하며 상기 제2절연막 및 상기 층간 절연막에 구비된 컨택홀; 및
    상기 층간 절연막 상부에 구비되고, 상기 컨택홀을 통해 상기 커패시터의 제1전극과 적어도 하나의 박막 트랜지스터를 연결하는 연결 배선;을 더 포함하는, 유기 발광 표시 장치.
  18. 제17항에 있어서, 상기 적어도 하나의 박막 트랜지스터는,
    상기 구동 박막 트랜지스터의 문턱 전압을 보상하는 보상 박막 트랜지스터; 및
    초기화 전압을 상기 구동 박막 트랜지스터의 게이트 전극에 전달하는 초기화 박막 트랜지스터;를 포함하는, 유기 발광 표시 장치.
  19. 제18항에 있어서,
    상기 보상 박막 트랜지스터의 게이트 전극과 상기 초기화 박막 트랜지스터의 게이트 전극은 상기 커패시터의 제1전극과 동일층에 형성된, 유기 발광 표시 장치.
  20. 제17항에 있어서,
    상기 커패시터의 제2전극은 상기 연결 배선과 동일층에 형성된 구동 전압선으로부터 구동 전압을 인가받는, 유기 발광 표시 장치.
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