JP5092306B2 - 表示装置および画素回路のレイアウト方法 - Google Patents

Description

本発明は、表示装置および画素回路のレイアウト方法に関し、特にパネル型の表示装置および当該表示装置における画素回路のレイアウト方法に関する。

近年、表示装置の分野では、液晶表示装置（ＬＣＤ；liquid crystal display）、ＥＬ(electro luminescence)表示装置、プラズマ表示装置（ＰＤＰ；Plasma Display Panel）等のパネル型の表示装置が、薄型、軽量、高精細などの特長を有するために、従来のＣＲＴ(Cathode Ray Tube)表示装置に代わって主流になりつつある。

パネル型の表示装置のうち、電気光学素子を含む画素回路に能動素子を配置してなるアクティブマトリクス型の表示装置では、ＴＦＴ（Thin Film Transistor;薄膜トランジスタ）などで回路を形成できるために、当該ＴＦＴ回路によって画素回路の高機能化を図ることが可能である。

ＴＦＴ回路を用いたアクティブマトリクス型表示装置では、閾値電圧ＶｔｈなどのＴＦＴ特性のバラツキがあるために、画素回路個々に補正回路を設け、当該補正回路によってＴＦＴ特性のバラツキ補正を行うことで高画質化を図るのが一般的である（例えば、特許文献１参照）。

このように、画素回路に補正回路を設けた場合、画素回路に電源電圧を供給する電源線の配線数が増加しがちであり、配線数の増加によって画素のレイアウト面積が圧迫されるために、表示装置の多画素化に伴う高精細化の妨げとなる。

それに対して、隣り合う２つの画素回路間に電源線を配線するとともに、当該電源線に関して２つの画素回路を対称にレイアウトし、電源線を２つの画素回路で共有することにより、画素回路のレイアウト面積を縮小し、表示装置の高精細化を図っていた（例えば、特許文献２参照）。

ところで、画素回路を構成するトランジスタがＮｃｈのＭＯＳトランジスタの場合、ドレイン電界を緩和して耐圧を上げたり、リークを減らしたりするために、ＬＤＤ(Lightly Doped Drain)構造、ＤＤＤ(Double Defused Drain)構造、ＧＤＤ(Graded Doped Drain)構造など低濃度ソース・ドレイン領域を持つ構造、または、オフセットゲート構造（例えば、特許文献３参照）を持つのが一般的である。以降、ＬＤＤ構造でその詳細を説明するが、その他の構造についても同様に考えることができる。

ＬＤＤ構造を採ることで、ＮｃｈのＭＯＳトランジスタについては、実質的に、ソースとドレインにそれぞれ抵抗が接続されているのと等価に考えることができる。ここで、一例として、ＬＤＤ領域はゲート状にレジストをパターニングすることによって決定され、ソース・ドレイン領域はソース・ドレイン形成用レジストマスクでレジストをパターニングすることによって決定される（例えば、特許文献４参照）。

特開２００５−３４５７２２号公報 特開２００５−１０８５２８号公報 特開２０００−２０８７７４号公報 特開２００１−２９１８７０号公報

上述したように、ＬＤＤ構造を持つトランジスタを形成する場合、ＬＤＤ領域、ソース・ドレイン領域はそれぞれ独立なプロセスであるために、それぞれの領域の長さ等が独立にばらつくことが想定される。実際、ＬＤＤ領域の長さがばらつき、規定の長さよりも長くなるとＬＤＤの抵抗値が規定値よりも大きくなり、規定の長さよりも短くなると、ＬＤＤの抵抗値が規定値よりも小さくなる。

そして、図１０に示すように、ドレイン（Ｄ）側のＬＤＤ領域長が長くなれば（抵抗値が大きくなれば）、ソース（Ｓ）側のＬＤＤ領域長が短くなり（抵抗値が小さくなり）、逆に、ドレイン側のＬＤＤ領域長が短くなれば（抵抗値が小さくなれば）、ソース側のＬＤＤ領域長が長くなる（抵抗値が大きくなる）。

ここで、画素回路のレイアウト面積の縮小化を図ることを目的として、図１１に示すように、電源線１００に関して２つの画素回路２００Ａ，２００Ｂを対称にレイアウトする場合を考える。

２つの画素回路２００Ａ，２００Ｂを対称にレイアウトする場合、電気光学素子２０１Ａ，２０１Ｂを駆動する駆動トランジスタ（ＴＦＴ）２０２Ａ，２０２Ｂを、ドレイン領域（Ｄ）が電源線１００側になり、ソース領域（Ｓ）がその反対側になるように、即ちドレイン領域（Ｄ）とソース領域（Ｓ）とを結ぶ線Ｐが、２つの画素回路２００Ａ，２００Ｂの配列方向（画素行の画素配列方向）に対して平行になるようなレイアウト構造が考えられる。

このようなレイアウト構造を採る場合において、ＬＤＤ構造とチャネルとの位置関係にバラツキなどが生じると、そのバラツキは２つの駆動トランジスタ２０２Ａ，２０２Ｂに対して同じ方向のバラツキとなるために、例えば、駆動トランジスタ２０２Ａのドレイン側のＬＤＤ領域の長さが長くなり、ソース側のＬＤＤ領域の長さが短くなると、逆に、駆動トランジスタ２０２Ｂのドレイン側のＬＤＤ領域の長さが短くなり、ソース側のＬＤＤ領域の長さが長くなる。

このように、ＬＤＤ構造とチャネルとの位置関係のバラツキなどでＬＤＤ領域がずれることによってＬＤＤ領域の抵抗値がドレイン側とソース側とで異なり、その違いが２つの駆動トランジスタ２０２Ａ，２０２Ｂ間で逆になることで、駆動トランジスタ２０２Ａ，２０２Ｂのトランジスタ特性（ＴＦＴ特性）にバラツキが生じる。このＬＤＤ領域のずれに起因するトランジスタ特性の画素間でのバラツキは、先述した補正回路では補正することができない特性バラツキである。

なお、ここでは、ＬＤＤ構造を持つトランジスタを例に挙げて、その問題点について説明したが、このような問題点は、ＬＤＤ構造を持つトランジスタに限らず、ＤＤＤ構造を持つトランジスタや、ＧＤＤ構造を持つトランジスタなど低濃度ソース・ドレイン領域を持つトランジスタ全般、さらには、オフセットゲート構造のオフセット領域を持つトランジスタに対しても言えることである。

そこで、本発明は、低濃度ソース・ドレイン領域またはオフセットゲート構造のオフセット領域のずれに起因するトランジスタ特性の画素間でのバラツキをなくし、当該バラツキに起因する画質劣化がない高画質な表示装置および高画質化を実現するための画素回路のレイアウト方法を提供することを目的とする。

上記目的を達成するために、本発明は、表示輝度を決定する電気光学素子および当該電気光学素子を駆動する駆動回路を含む画素回路がマトリクス状に配置されてなる画素アレイ部を有する表示装置において、前記画素アレイ部の隣接する２つの画素回路を対とし、これら２つの画素回路間で対称性をもって前記電気光学素子および前記駆動回路をレイアウトするとき、前記２つの画素回路の各駆動回路を構成する低濃度ソース・ドレイン領域またはオフセットゲート構造のオフセット領域を持つ少なくとも１つのトランジスタを、ドレイン領域とソース領域とを結ぶ線が前記画素アレイ部の画素列の画素配列方向に対して平行になるように形成することを特徴としている。

上記構成の表示装置において、低濃度ソース・ドレイン領域またはオフセットゲート構造のオフセット領域を持つトランジスタとして、例えばＬＤＤ構造を持つトランジスタを例に挙げると、隣接する２つの画素回路を対とし、当該２つの画素回路間で対称性をもって回路構成素子をレイアウトする際に、ＬＤＤ構造を持つトランジスタのドレイン領域とソース領域とを結ぶ線が、画素列の画素配列方向に対して平行であることで、ＬＤＤ構造とチャネルとの位置関係のバラツキなどでＬＤＤ領域がずれることによってＬＤＤ領域の抵抗値がドレイン側とソース側とで異なったとしても、その違いが２つの画素回路のトランジスタ間で同じように発生する。

具体的には、一方の画素回路のトランジスタでドレイン側のＬＤＤ領域の長さが長く（抵抗値が大きく）、ソース側のＬＤＤ領域の長さが短く（抵抗値が小さく）なれば、他方の画素回路のトランジスタも同じく、ドレイン側のＬＤＤ領域の長さが長く、ソース側のＬＤＤ領域の長さが短くなる。逆に、一方の画素回路のトランジスタでドレイン側のＬＤＤ領域の長さが短く、ソース側のＬＤＤ領域の長さが長くなれば、他方の画素回路のトランジスタも同じく、ドレイン側のＬＤＤ領域の長さが短く、ソース側のＬＤＤ領域の長さが長くなる。これにより、ＬＤＤ領域のずれに起因するトランジスタ特性の画素間でのバラツキをなくすことができる。

本発明によれば、隣接する２つの画素回路を対とし、当該２つの画素回路間で対称性をもって回路構成素子をレイアウトするに当たって、低濃度ソース・ドレイン領域またはオフセットゲート構造のオフセット領域のずれに起因するトランジスタ特性の画素間でのバラツキをなくすことができるために、当該バラツキに起因する画質劣化がない、高画質な表示装置を実現できる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明の一実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。

図１に示すように、本実施形態に係るアクティブマトリクス型表示装置は、表示輝度を決定する電気光学素子を含む画素回路１０がマトリクス状（行列状）に２次元配置されてなる画素アレイ部２０と、当該画素アレイ部２０の各画素回路１０を行単位で選択走査する垂直走査回路３０と、当該垂直走査回路３０によって選択された画素行の各画素回路１０に対してデータ信号（輝度データ）ＳＩＧを書き込むデータ書き込み回路４０とを有する構成となっている。

画素回路１０の具体的な回路例については後述する。画素アレイ部２０の画素配列については、図面の簡略化のために３行×４列としている。この画素配列に対して、画素行ごとに例えば４本の走査線２１〜２４が配線され、画素列ごとにデータ線（信号線）２５と例えば電源電位Ｖ１，Ｖ２を供給する２本の電源線２６，２７が配線されている。

画素アレイ部２０は、通常、ガラス基板等の透明絶縁性基板上に形成され、平面型（フラット型）のパネル構造となっている。画素アレイ部２０の各画素回路１０は、アモルファスシリコンＴＦＴ（薄膜トランジスタ）または低温ポリシリコンＴＦＴを用いて形成することができる。低温ポリシリコンＴＦＴを用いる場合には、垂直走査回路３０およびデータ書き込み回路４０についても、画素アレイ部２０を形成するパネル上に一体的に形成することができる。

垂直走査回路３０は、４本の走査線２１〜２４に対応した第一〜第四垂直（Ｖ）スキャナ３１〜３４によって構成されている。第一〜第四垂直スキャナ３１〜３４は、例えばシフトレジスタなどによって構成され、それぞれ適当なタイミングで第一〜第四走査パルスＶＳＣＡＮ１〜ＶＳＣＡＮ４を出力する。第一〜第四走査パルスＶＳＣＡＮ１〜ＶＳＣＡＮ４は、走査線２１〜２４を介して画素アレイ部２０の各画素回路１０に行単位で供給される。

（画素回路）
図２に、画素回路１０の基本構成を示す。画素回路１０は、表示輝度を決定する電気光学素子として、例えばデバイスに流れる電流値に応じて発光輝度が変化する有機ＥＬ素子１１を有するとともに、当該有機ＥＬ素子１１を駆動する能動素子である駆動トランジスタ１２および書き込みトランジスタ１３と、例えば補正回路１４とを有する構成となっている。駆動トランジスタ１２、書き込みトランジスタ１３および補正回路１４は、有機ＥＬ素子１１を駆動する駆動回路を構成している。

有機ＥＬ素子１１は、カソード電極が電源電位ＶＳＳ（例えば、接地電位ＧＮＤ）に接続されている。駆動トランジスタ１２は、例えばＮチャネル型ＴＦＴからなり、電源電位ＶＤＤ（例えば、正電源電位）と有機ＥＬ素子１１のアノード電極との間に接続され、書き込みトランジスタ１３によって書き込まれたデータ信号ＳＩＧの信号電位に応じた駆動電流を有機ＥＬ素子１１に供給する。

書き込みトランジスタ１３は、例えばＮチャネル型ＴＦＴからなり、データ線２５と補正回路１４との間に接続され、図１の第一垂直スキャナ３１から出力される走査パルスＶＳＣＡＮ１がゲートに印加されることにより、データ信号ＳＩＧをサンプリングして画素内に書き込む。補正回路１４は、先述した２本の電源線２６，２７によって与えられる電源電位Ｖ１，Ｖ２を動作電源とし、例えば、駆動トランジスタ１２の閾値電圧Ｖｔｈや移動度μの画素ごとのバラツキを補正する。

なお、電源電位Ｖ１，Ｖ２としては、補正回路１４に供給される電源電位に限られる必要はなく、例えば、電源電位ＶＤＤや電源電位ＶＳＳであっても良い。

図３は、画素回路１０の一具体例を示す回路図である。図３に示すように、本具体例に係る画素回路１０は、有機ＥＬ素子１１、駆動トランジスタ１２および書き込みトランジスタ１３に加えて、３つのスイッチングトランジスタ１５〜１７およびキャパシタ１８を有する構成となっている。

スイッチングトランジスタ１５は、例えばＰチャネル型ＴＦＴからなり、ソースが電源電位ＶＤＤに接続され、ドレインが駆動トランジスタ１２のドレインに接続されており、図１の第二垂直スキャナ３２から出力される走査パルスＶＳＣＡＮ２がゲートに印加される。スイッチングトランジスタ１６は、例えばＮチャネル型ＴＦＴからなり、ドレインが駆動トランジスタ１２のソースと有機ＥＬ素子１１のアノード電極との接続ノードに接続され、ソースが電源電位Ｖｉｎｉに接続されており、図１の第三垂直スキャナ３３から出力される走査パルスＶＳＣＡＮ３がゲートに印加される。

スイッチングトランジスタ１７は、例えばＮチャネル型ＴＦＴからなり、ドレインが電源電位Ｖｏｆｓに接続され、ソースが書き込みトランジスタ１３のドレイン（駆動トランジスタ１２のゲート）に接続されており、図１の第四垂直スキャナ３４から出力される走査パルスＶＳＣＡＮ４がゲートに印加される。キャパシタ１８は、一端が駆動トランジスタ１２のゲートと書き込みトランジスタ１３のドレインとの接続ノードに接続され、他端が駆動トランジスタ１２のソースと有機ＥＬ素子１１のアノード電極との接続ノードに接続されている。

ここで、スイッチングトランジスタ１６，１７およびキャパシタ１８は、図３の補正回路１４、即ち駆動トランジスタ１２の閾値電圧Ｖｔｈや移動度μの画素ごとのバラツキを補正する回路を構成している。この補正回路１４に対して、電源線２６，２７によって電源電位Ｖ１，Ｖ２が供給される。そして、電源電位Ｖｉｎｉとして、電源電位Ｖ２（または、電源電位Ｖ１）が用いられ、電源電位Ｖｏｆｓとして、電源電位Ｖ１（または、電源電位Ｖ２）が用いられる。

図３に示す一具体例では、駆動トランジスタ１２、書き込みトランジスタ１３およびスイッチングトランジスタ１６，１７としてＮチャネル型ＴＦＴを用い、スイッチングトランジスタ１５としてＰチャネル型ＴＦＴを用いるとしたが、ここでの駆動トランジスタ１２、書き込みトランジスタ１３およびスイッチングトランジスタ１５〜１７の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。

上述した接続関係にて各構成素子が接続されてなる画素回路１０において、各構成素子は次のような作用をなす。すなわち、書き込みトランジスタ１３は、導通状態となることにより、データ線２５を通して供給されるデータ信号ＳＩＧの信号電圧Ｖｓｉｇ（＝Ｖｏｆｓ＋Ｖｄａｔａ；Ｖｄａｔａ＞０）をサンプリングする。このサンプリングされた信号電圧Ｖｓｉｇは、キャパシタ１８に保持される。スイッチングトランジスタ１５は、導通状態になることにより、電源電位ＶＤＤから駆動トランジスタ１２に電流を供給する。

駆動トランジスタ１２は、スイッチングトランジスタ１５が導通状態にあるときに、キャパシタ１８に保持された信号電圧Ｖｓｉｇに応じた電流値を有機ＥＬ素子１１に供給することによって当該有機ＥＬ素子１１を駆動する（電流駆動）。スイッチングトランジスタ１６，１７は、適宜導通状態になることにより、有機ＥＬ素子１１の電流駆動に先立って駆動トランジスタ１２の閾値電圧Ｖｔｈを検知し、あらかじめその影響をキャンセルするために当該検知した閾値電圧Ｖｔｈをキャパシタ１８に保持する。

この画素回路１０では、正常な動作を保証するための条件として、第３電源電位Ｖｉｎｉは、第四電源電位Ｖｏｆｓから駆動トランジスタ１２の閾値電圧Ｖｔｈを差し引いた電位よりも低くなるように設定されている。すなわち、Ｖｉｎｉ＜Ｖｏｆｓ−Ｖｔｈのレベル関係となっている。また、有機ＥＬ素子１１のカソード電位Ｖｃａｔ（ここでは、接地電位ＧＮＤ）に有機ＥＬ素子１１の閾値電圧Ｖｔｈｅｌを加えたレベルは、第四電源電位Ｖｏｆｓから駆動トランジスタ１２の閾値電圧Ｖｔｈを差し引いたレベルよりも高くなるように設定されている。すなわち、Ｖｃａｔ＋Ｖｔｈｅｌ＞Ｖｏｆｓ−Ｖｔｈ（＞Ｖｉｎｉ）のレベル関係となっている。

続いて、上記構成の画素回路１０をマトリクス状に２次元配置してなるアクティブマトリクス型表示装置の回路動作について、図４のタイミング波形図を用いて説明する。図４のタイミング波形図では、時刻ｔ１から時刻ｔ９までの期間を１フィールド期間としている。この１フィールド期間に画素アレイ部２０の各画素行が１回ずつ順次走査されることになる。

図４には、あるｉ行目の画素回路１０を駆動する際に、第一〜第四垂直スキャナ３１〜３４から第一〜第四走査線２１〜２４を介して画素回路１０に与えられる走査パルスＶＳＣＡＮ１〜ＶＳＣＡＮ４のタイミング関係および駆動トランジスタ１２のゲート電位Ｖｇおよびソース電位Ｖｓの変化をそれぞれ示している。

ここで、書き込みトランジスタ１３およびスイッチングトランジスタ１６，１７がＮチャネル型であるために、第一走査パルスＶＳＣＡＮ１および第三,第四走査パルスＶＳＣＡＮ３，ＳＣＡＮ４については、高レベル（本例では、電源電位ＶＤＤ；以下、「“Ｈ”レベル」と記述する）の状態をアクティブ状態とし、低レベル（本例では、電源電位ＶＳＳ（ＧＮＤレベル）；以下、「“Ｌ”レベル」と記述する）の状態を非アクティブ状態とする。また、スイッチングトランジスタ１５がＰチャネル型であるために、第二走査パルスＶＳＣＡＮ２については、“Ｌ”レベルの状態をアクティブ状態とし、“Ｈ”レベルの状態を非アクティブ状態とする。

（発光期間）
先ず、通常の発光期間（ｔ７〜ｔ８）においては、第一垂直スキャナ３１から出力される第一走査パルスＶＳＣＡＮ１、第二垂直スキャナ３２から出力される第二走査パルスＶＳＣＡＮ２および第三，第四垂直スキャナ３３，３４から出力される第三,第四走査パルスＶＳＣＡＮ３，ＳＣＡＮ４が共に“Ｌ”レベルにあるために、書き込みトランジスタ１３およびスイッチングトランジスタ１６，１７は非導通（オフ）状態にあり、スイッチングトランジスタ１５が導通（オン）状態にある。

このとき、駆動トランジスタ１２は、飽和領域で動作するように設計されているために定電流源として動作する。その結果、スイッチングトランジスタ１５を通して駆動トランジスタ１２から、有機ＥＬ素子１１に対して次式（１）で与えられる一定のドレイン・ソース間電流Ｉｄｓが供給される。
Ｉｄｓ＝（１／２）・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）² …（１）
ここで、Ｖｔｈは駆動トランジスタ１２の閾値電圧、μはキャリアの移動度、Ｗはチャネル幅、Ｌはチャネル長、Ｃｏｘは単位面積当たりのゲート容量、Ｖｇｓはゲート・ソース間電圧である。

そして、時刻ｔ８で第二走査パルスＶＳＣＡＮ２が“Ｌ”レベルから“Ｈ”レベルに遷移することで、スイッチングトランジスタ１５が非導通となり、駆動トランジスタ１２への電源電位ＶＤＤからの電流供給が遮断されるため、有機ＥＬ素子１１の発光が停止し、非発光期間に入る。

（閾値補正準備期間）
スイッチングトランジスタ１５の非導通状態において、時刻ｔ１（ｔ９）で第三，第四垂直スキャナ３３，３４から出力される第三,第四走査パルスＶＳＣＡＮ３，ＳＣＡＮ４が共に“Ｌ”レベルから“Ｈ”レベルに遷移することで、スイッチングトランジスタ１６，１７が導通状態となり、後述する駆動トランジスタ１２の閾値電圧Ｖｔｈのバラツキを補正（キャンセル）するための閾値補正準備期間に入る。

スイッチングトランジスタ１６，１７は、どちらが先に導通状態になっても良い。スイッチングトランジスタ１６，１７が導通状態となることにより、駆動トランジスタ１２のゲートにはスイッチングトランジスタ１７を介して電源電位Ｖｏｆｓが印加され、駆動トランジスタ１２のソース（有機ＥＬ素子１１のアノード電極）にはスイッチングトランジスタ１６を介して電源電位Ｖｉｎｉが印加される。

このとき、先述したように、Ｖｉｎｉ＜Ｖｃａｔ＋Ｖｔｈｅｌのレベル関係にあるために、有機ＥＬ素子１１は逆バイアス状態となる。したがって、有機ＥＬ素子１１には電流が流れず、非発光状態にある。また、駆動トランジスタ１２は、そのゲート・ソース間電圧ＶｇｓがＶｏｆｓ−Ｖｉｎｉという値をとる。ここで、先述したように、Ｖｏｆｓ−Ｖｉｎｉ＞Ｖｔｈのレベル関係を満たしている。

時刻ｔ２で第三垂直スキャナ３３から出力される第三走査パルスＶＳＣＡＮ３が“Ｈ”レベルから“Ｌ”レベルに遷移することで、スイッチングトランジスタ１６が非導通状態となって、閾値補正準備期間が終了する。

（閾値補正期間）
その後、時刻ｔ３で第二垂直スキャナ３２から出力される第二走査パルスＶＳＣＡＮ２が“Ｈ”レベルから“Ｌ”レベルに遷移することで、スイッチングトランジスタ１５が導通状態となる。スイッチングトランジスタ１５が導通状態となることで、電源電位ＶＤＤ→スイッチングトランジスタ１５→キャパシタ１８→スイッチングトランジスタ１７→電源電位Ｖｏｆｓの経路で電流が流れる。

このとき、駆動トランジスタ１２のゲート電位Ｖｇが電源電位Ｖｏｆｓに保持されており、駆動トランジスタ１２がカットオフするまで（導通状態から非導通状態になるまで）上記の経路で電流が流れ続ける。このとき、駆動トランジスタ１２のソース電位Ｖｓは、電源電位Ｖｉｎｉから時間の経過とともに徐々に上昇する。

そして、一定時間が経過し、駆動トランジスタ１２のゲート・ソース間電圧Ｖｇｓが、駆動トランジスタ１２の閾値電圧Ｖｔｈになったところで、駆動トランジスタ１２がカットオフする。この駆動トランジスタ１２のゲート−ソース間の電位差Ｖｔｈは、閾値補正用の電位としてキャパシタ１８に保持される。このとき、Ｖｅｌ＝Ｖｏｆｓ−Ｖｔｈ＜Ｖｃａｔ＋Ｖｔｈｅｌとなっている。

その後、時刻ｔ４で第二垂直スキャナ３２から出力される第二走査パルスＶＳＣＡＮ２が“Ｌ”レベルから“Ｈ”レベルに遷移し、第四垂直スキャン３４から出力される第四走査パルスＶＳＣＡＮ４が“Ｈ”レベルから“Ｌ”レベルに遷移することで、スイッチングトランジスタ１５，１７が非導通状態になる。この時刻ｔ３から時刻ｔ４までの期間が駆動トランジスタ１２の閾値電圧Ｖｔｈを検出する期間である。ここでは、この検出期間ｔ３−ｔ４を閾値補正期間と呼んでいる。

スイッチングトランジスタ１５，１７が非導通状態になることで（時刻ｔ４）、閾値補正期間の終了となる訳であるが、このとき、スイッチングトランジスタ１５がスイッチングトランジスタ１７よりも先に非導通状態になることで、駆動トランジスタ１２のゲート電位Ｖｇの変動を抑えることが可能となる。

（書き込み期間）
その後、時刻ｔ５で第一垂直スキャナ３１から出力される第一走査パルスＶＳＣＡＮ１が“Ｌ”レベルから“Ｈ”レベルに遷移することで、書き込みトランジスタ１３が導通状態となり、入力信号電圧Ｖｓｉｇの書き込み期間に入る。この書き込み期間では、入力信号電圧Ｖｓｉｇが書き込みトランジスタ１３によってサンプリングされ、キャパシタ１８に書き込まれる。

有機ＥＬ素子１１は容量成分を持っている。ここで、有機ＥＬ素子１１の容量成分の容量値をＣｏｌｅｄとし、キャパシタ１８の容量値をＣｓ、駆動トランジスタ１２の寄生容量の容量値をＣｐとすると、駆動トランジスタ１２のゲート・ソース間電圧Ｖｇｓは、次式（２）のように決定される。
Ｖｇｓ＝｛Ｃｏｌｅｄ／（Ｃｏｌｅｄ＋Ｃｓ＋Ｃｐ）｝
・（Ｖｓｉｇ−Ｖｏｆｓ）＋Ｖｔｈ ……（２）

一般に、有機ＥＬ素子１１の容量成分の容量値Ｃｏｌｅｄは、キャパシタ１８の容量値Ｃｓおよび駆動トランジスタ１２の寄生容量値Ｃｐに比べて十分に大きい。したがって、駆動トランジスタ１２のゲート・ソース間電圧Ｖｇｓはほぼ（Ｖｓｉｇ−Ｖｏｆｓ）＋Ｖｔｈとなる。また、キャパシタ１８の容量値Ｃｓが有機ＥＬ素子１１の容量成分の容量値Ｃｏｌｅｄに比べて十分に小さいため、信号電圧Ｖｓｉｇの大部分がキャパシタ１８に書き込まれる。正確には、信号電圧Ｖｓｉｇと駆動トランジスタ１２のソース電位Ｖｓ、即ち電源電位Ｖｉｎｉとの差分Ｖｓｉｇ−Ｖｉｎｉがデータ電圧Ｖｄａｔａとして書き込まれる。

このとき、データ電圧Ｖｄａｔａ（＝Ｖｓｉｇ−Ｖｉｎｉ）は、キャパシタ１８に保持されている閾値電圧Ｖｔｈに足し込まれる形で当該キャパシタ１８に保持される。すなわち、キャパシタ１８の保持電圧、即ち駆動トランジスタ１２のゲート・ソース間電圧Ｖｇｓは、Ｖｓｉｇ−Ｖｉｎｉ＋Ｖｔｈとなる。以降説明の簡略化のために、Ｖｉｎｉ＝０Ｖとすると、ゲート・ソース間電圧Ｖｇｓは、Ｖｓｉｇ＋Ｖｔｈとなる。このように、キャパシタ１８にあらかじめ閾値電圧Ｖｔｈを保持しておくことで、後述するように、閾値電圧Ｖｔｈのバラツキや経時変化を補正することが可能になる。

すなわち、キャパシタ１８にあらかじめ閾値電圧Ｖｔｈを保持しておくことで、信号電圧Ｖｓｉｇによる駆動トランジスタ１２の駆動の際に、当該駆動トランジスタ１２の閾値電圧Ｖｔｈがキャパシタ１８に保持した閾値電圧Ｖｔｈと相殺される、換言すれば、閾値電圧Ｖｔｈの補正が行われるために、画素ごとに閾値電圧Ｖｔｈにバラツキや経時変化があったとしても、それらの影響を受けることなく、有機ＥＬ素子１１の発光輝度を一定に保つことができることになる。

（移動度補正期間）
第一走査パルスＶＳＣＡＮ１が“Ｈ”レベルにある状態において、時刻ｔ６で第二垂直スキャナ３２から出力される第二走査パルスＶＳＣＡＮ２が“Ｈ”レベルから“Ｌ”レベルに遷移し、スイッチングトランジスタ１５が導通状態になることで、データ書き込み期間が終了し、駆動トランジスタ１２の移動度μのバラツキを補正する移動度補正期間に入る。この移動度補正期間は、第一走査パルスＶＳＣＡＮ１のアクティブ期間（“Ｈ”レベル期間）と第二走査パルスＶＳＣＡＮ２のアクティブ期間（“Ｈ”レベル期間）とがオーバーラップする期間となる。

スイッチングトランジスタ１５が導通状態になることで、電源電位ＶＤＤから駆動トランジスタ１２への電流供給が開始されるために、画素回路１０は非発光期間から発光期間に入る。このように、書き込みトランジスタ１３がまだ導通状態にある期間、即ちサンプリング期間の後部分と発光期間の先頭部分とが重なる期間ｔ６−ｔ７において、駆動トランジスタ１２のドレイン・ソース間電流Ｉｄｓの移動度μに対する依存性を打ち消す移動度補正を行うことになる。

なお、この移動度補正を行う発光期間の先頭部分ｔ６−ｔ７では、駆動トランジスタ１２のゲート電位Ｖｇが信号電圧Ｖｓｉｇに固定された状態で、駆動トランジスタ１２にドレイン・ソース間電流Ｉｄｓが流れる。ここで、Ｖｏｆｓ−Ｖｔｈ＜Ｖｔｈｅｌと設定しておくことで、有機ＥＬ素子１１が逆バイアス状態におかれるために、画素回路１０が発光期間に入っていても、有機ＥＬ素子１１が発光することはない。

移動度補正期間ｔ６−ｔ７では、有機ＥＬ素子１１が逆バイアス状態にあることで、当該有機ＥＬ素子１１はダイオード特性ではなく単純な容量特性を示すようになる。したがって、駆動トランジスタ１２に流れるドレイン・ソース間電流Ｉｄｓは、キャパシタ１８の容量値Ｃｓと有機ＥＬ素子１１の容量成分の容量値Ｃｏｌｅｄとを合成した容量Ｃ（＝Ｃｓ＋Ｃｏｌｅｄ）に書き込まれていく。この書き込みにより、駆動トランジスタ１２のソース電位Ｖｓが上昇していく。図４のタイミングチャートでは、ソース電位Ｖｓの上昇分をΔＶで表している。

このソース電位Ｖｓの上昇分ΔＶは、結局、キャパシタ１８に保持された駆動トランジスタ１２のゲート・ソース間電圧Ｖｇｓから差し引かれるように、換言すれば、キャパシタ１８の充電電荷を放電するように作用することになるので、負帰還をかけられたことになる。すなわち、ソース電位Ｖｓの上昇分ΔＶは負帰還の帰還量となる。このとき、ゲート・ソース間電圧Ｖｇｓは、Ｖｓｉｇ−ΔＶ＋Ｖｔｈとなる。このように、駆動トランジスタ１２に流れるドレイン・ソース間電流Ｉｄｓを当該駆動トランジスタ１２のゲート入力、即ちゲート・ソース間電圧Ｖｇｓに負帰還することで、駆動トランジスタ１２の移動度μのバラツキを補正することが可能になる。

（発光期間）
その後、時刻ｔ７で第一垂直スキャナ３１から出力される第一走査パルスＶＳＣＡＮ１が“Ｌ”レベルになり、書き込みトランジスタ１３が非導通状態になることで、移動度補正期間が終了し、発光期間に入る。この結果、駆動トランジスタ１２のゲートがデータ線２５から切り離され、信号電圧Ｖｓｉｇの印加が解除されるために、駆動トランジスタ１２のゲート電位Ｖｇが上昇可能となり、ソース電位Ｖｓと共に上昇していく。その間、キャパシタ１８に保持されたゲート・ソース間電圧Ｖｇｓは、Ｖｓｉｇ−ΔＶ＋Ｖｔｈの値を維持する。

そして、駆動トランジスタ１２のソース電位Ｖｓの上昇に伴い、有機ＥＬ素子１１の逆バイアス状態が解消されるので、駆動トランジスタ１２からのドレイン・ソース間電流Ｉｄｓの流入により、有機ＥＬ素子１１は実際に発光を開始する。

このときのドレイン・ソース間電流Ｉｄｓ対ゲート・ソース間電圧Ｖｇｓの関係は、先述した式（１）のＶｇｓにＶｓｉｇ−ΔＶ＋Ｖｔｈを代入することで、次式（３）で与えられる。
Ｉｄｓ＝ｋμ（Ｖｇｓ−Ｖｔｈ）²
＝ｋμ（Ｖｓｉｇ−ΔＶ）² ……（３）
上記の式（３）において、ｋ＝（１／２）（Ｗ／Ｌ）Ｃｏｘである。

この式（３）から明らかなように、駆動トランジスタ１２の閾値電圧Ｖｔｈの項がキャンセルされており、駆動トランジスタ１２から有機ＥＬ素子１１に供給されるドレイン・ソース間電流Ｉｄｓは、駆動トランジスタ１２の閾値電圧Ｖｔｈに依存しないことが分かる。基本的に、ドレイン・ソース間電流Ｉｄｓは入力信号電圧Ｖｓｉｇによって決まる。換言すると、有機ＥＬ素子１１は、駆動トランジスタ１２の閾値電圧Ｖｔｈのバラツキや経時変化の影響を受けることなく、入力信号電圧Ｖｓｉｇに応じた輝度で発光する。

また、上記の式（３）から明らかなように、入力信号電圧Ｖｓｉｇは、ドレイン・ソース間電流Ｉｄｓの駆動トランジスタ１２のゲート入力への負帰還によって帰還量ΔＶで補正されている。この帰還量ΔＶは、式（３）の係数部に位置する移動度μの効果を打ち消すように作用する。したがって、ドレイン・ソース間電流Ｉｄｓは、実質的に、入力信号電圧Ｖｓｉｇのみに依存することになる。すなわち、有機ＥＬ素子１１は、駆動トランジスタ１２の閾値電圧Ｖｔｈのみならず、駆動トランジスタ１２の移動度μのバラツキや経時変化の影響を受けることなく、入力信号電圧Ｖｓｉｇに応じた輝度で発光する。その結果、スジや輝度ムラのない均一な画質を得ることができる。

最後に、時刻ｔ８で第二垂直スキャナ３２から出力される第二走査パルスＶＳＣＡＮ２が“Ｌ”レベルから“Ｈ”レベルに遷移し、スイッチングトランジスタ１５が非導通状態になることで、電源ＶＤＤからの駆動トランジスタ１２への電流供給が遮断され、発光期間が終了する。その後、時刻ｔ９（ｔ１）で次のフィールドに移って再び閾値補正、移動度補正および発光動作の一連の動作が繰り返して実行されることになる。

ここで、電流駆動型の電気光学素子である有機ＥＬ素子１１を含む画素回路１０がマトリクス状に配置されてなるアクティブマトリクス型表示装置においては、有機ＥＬ素子１１の発光時間が長くなると、当該有機ＥＬ素子１１のＩ−Ｖ特性が変化してしまう。それがために、有機ＥＬ素子１１のアノード電極と駆動トランジスタ１２のソースとの接続ノードの電位も変化する。

これに対して、本実施形態に係るアクティブマトリクス型表示装置では、駆動トランジスタ１２のゲート・ソース間電位Ｖｇｓが一定値に保たれているために、有機ＥＬ素子１１に流れる電流は変化しない。したがって、有機ＥＬ素子１１のＩ−Ｖ特性が劣化したとしても、一定のドレイン・ソース間電流Ｉｄｓが有機ＥＬ素子１１に流れ続けるために、有機ＥＬ素子１１の発光輝度が変化することはない（有機ＥＬ素子１１の特性変動に対する補償機能）。

また、入力信号電圧Ｖｓｉｇが書き込まれる前に駆動トランジスタ１２の閾値電圧Ｖｔｈをあらかじめキャパシタ１８に保持しておくことで、駆動トランジスタ１２の閾値電圧Ｖｔｈをキャンセル（補正）し、当該閾値電圧Ｖｔｈの画素ごとのバラツキや経時変化の影響を受けない一定のドレイン・ソース間電流Ｉｄｓを有機ＥＬ素子１１に流すことができるために、高画質の表示画像を得ることができる（駆動トランジスタ１２のＶｔｈ変動に対する補償機能）。

さらに、移動度補正期間ｔ６−ｔ７において、ドレイン・ソース間電流Ｉｄｓを駆動トランジスタ１２のゲート入力へ負帰還し、その帰還量ΔＶによって入力信号電圧Ｖｓｉｇを補正することで、駆動トランジスタ１２のドレイン・ソース間電流Ｉｄｓの移動度μに対する依存性を打ち消し、入力信号電圧Ｖｓｉｇのみに依存するドレイン・ソース間電流Ｉｄｓを有機ＥＬ素子１１に流すことができるために、駆動トランジスタ１２の移動度μの画素ごとのバラツキや経時変化に起因するスジや輝度ムラのない均一な画質の表示画像を得ることができる（駆動トランジスタ１２の移動度μに対する補償機能）。

［画素回路のレイアウト］
ここで、本発明の特徴とする画素回路１０のレイアウトについて説明する。

（実施例１）
先ず、有機ＥＬ素子１１がＲ（赤），Ｇ（緑），Ｂ（青）の各光を発光するカラー表示装置において、各色の光を発光する有機ＥＬ素子１１を含む画素回路１０が、同一色がストライプ状に並ぶストライプ配列の場合について実施例１として説明する。

先ず、図１に示すように、画素回路１０の各々に対しては、走査線２１〜２４が画素行の画素の配列方向に沿って配線され、データ線２５が画素列の画素の配列方向に沿って配線されるとともに、電源電位ＶＤＤを供給する電源線（図示せず）や、電源電位Ｖ１，Ｖ２を供給する電源線２６，２７等の複数の電源線が画素列の画素の配列方向に沿って配線される。

そして、データ線２５については、図１に示すように、同一の画素行において左右に隣接する２つの画素回路１０，１０を対として、これら２つの画素回路１０，１０の両側に各画素回路１０，１０に対応した２本のデータ線２５，２５が配線される。図１における１行目の１列目、２列目の画素回路１０（１，１），１０（１，２）に着目とすると、図５に示すように、画素回路１０（１，１），１０（１，２）の一方側に１列目のデータ線２５−１が、他方側に２列目のデータ線２５−２がそれぞれ配線される。

このように、画素行の画素配列方向において互いに隣接する画素回路１０（１，１），１０（１，２）を対としてそれらの両側にデータ線２５−１，２５−２を配線することにより、図５から明らかなように、有機ＥＬ素子１１、駆動トランジスタ１２、書き込みトランジスタ１３および補正回路１４は、必然的に、画素回路１０（１，１），１０（１，２）の中間線Ｏを基準として左右対称のレイアウト形状となる。

その結果、３行４列のストライプ配列の画素アレイ部２０における各画素回路１０のレイアウト形状は、図６に示すように、隣り合う２つの画素列を単位（対）として当該単位ごとに左右対称となる。なお、図６では、理解を容易にするために、画素回路１０のレイアウト形状を簡易的に“Ｆ”の文字を用いて表している。

ここで、画素回路１０のレイアウト形状の「左右対称」とは、左右のレイアウト形状が完全に一致する完全対称だけでなく、次のような場合も含むものとする。

すなわち、画素回路１０は、駆動する色（Ｒ／Ｇ／Ｂ）によって画素定数等が異なることがあり、それに伴ってトランジスタ１２〜１７やキャパシタ１８のサイズが異なることがあるために、トランジスタ１２〜１７やキャパシタ１８（図３参照）のサイズで決まる画素回路１０のレイアウト形状が完全に左右対称にならない場合もある。また、駆動回路１０に電源電位Ｖ１，Ｖ２を供給する電源線２６，２７（図１参照）の各配線やその配線に付随するコンタクトホールなどについては、電源電位Ｖ１，Ｖ２の供給先の回路が異なることから、配線パターンが完全に左右対称にならない場合もある。このような場合も、「左右対称」の概念に含まれるものとする。

この対となる画素回路１０（１，１），１０（１，２）の左右対称のレイアウト形状により、電源電位ＶＤＤを供給する電源線２８を、奇数番目の画素と偶数番目の画素列との中間線Ｏ上に配線し、当該電源線２８を画素回路１０（１，１），１０（１，２）間で共用することができる。これにより、対となる画素回路１０（１，１），１０（１，２）のレイアウトの対称性を保つことができるとともに、画素回路１０のレイアウト面積を画素列ごとに電源線２８を配線する場合よりも縮小できる。

ここで、駆動回路１０を構成する駆動トランジスタ１２、書き込みトランジスタ１３およびスイッチングトランジスタ１５〜１７のうち、例えば、入力信号電圧Ｖｓｉｇに応じた電流を有機ＥＬ素子１１に流すことによって当該有機ＥＬ素子１１を発光駆動する駆動トランジスタ１２のレイアウトについて説明する。

先ず、駆動トランジスタ１２は、ＮｃｈのＭＯＳトランジスタであることから、ドレイン電界を緩和して耐圧を上げたり、リークを減らしたりするのを目的として、ＬＤＤ構造を持つのが一般的である。このＬＤＤ構造を持つ駆動トランジスタ１２をレイアウトするに当たって、次のようなレイアウト構造を採ることを特徴とする。

すなわち、図７に示すように、駆動トランジスタ１２のレイアウトに当たっては、ドレイン領域（Ｄ）とソース領域（Ｓ）とを結ぶ線Ｐが画素アレイ部２０の画素列の画素配列方向Ｙに対して平行になるように駆動トランジスタ１２を形成する。そして、駆動トランジスタ１２のドレイン領域（Ｄ）は、隣り合う２つの画素列に対して当該２つの画素列間（２つの画素回路１０（１，１），１０（１，２）間）に画素配列方向Ｙに沿って共通に配線された電源電位ＶＤＤの電源線２８に電気的に接続される。また、駆動トランジスタ１２のソース領域（Ｓ）は、有機ＥＬ素子１１のアノード電極に電気的に接続される。

このように、同一の画素行で隣接する２つの画素回路１０（１，１），１０（１，２）を対とし、当該２つの画素回路間で電源線２８に関して対称性をもって回路構成素子をレイアウトする際に、ＬＤＤ構造を持つトランジスタ、例えば駆動トランジスタ１２のドレイン領域（Ｄ）とソース領域（Ｓ）とを結ぶ線Ｐが、画素列の画素配列方向Ｙに対して平行になるように駆動トランジスタ１２をレイアウトすることにより、次のように作用効果を得ることができる。

すなわち、ＬＤＤ構造とチャネルとの位置関係のバラツキなどでＬＤＤ領域がずれることにより、図１０に示すように、ＬＤＤ領域の抵抗値がドレイン側とソース側とで異なったとしても、その違いが２つの画素回路１０（１，１），１０（１，２）の駆動トランジスタ１２，１２間で同じように発生する。

具体的には、一方の画素回路１０（１，１）の駆動トランジスタ１２でドレイン側のＬＤＤ領域の長さが長く（抵抗値が大きく）、ソース側のＬＤＤ領域の長さが短く（抵抗値が小さく）なれば、他方の画素回路１０（１，２）の駆動トランジスタ１２も同じく、ドレイン側のＬＤＤ領域の長さが長く、ソース側のＬＤＤ領域の長さが短くなる。

逆に、一方の画素回路１０（１，１）の駆動トランジスタ１２でドレイン側のＬＤＤ領域の長さが短く、ソース側のＬＤＤ領域の長さが長くなれば、他方の画素回路１０（１，２）の駆動トランジスタ１２も同じく、ドレイン側のＬＤＤ領域の長さが短く、ソース側のＬＤＤ領域の長さが長くなる。これにより、ＬＤＤ領域のずれに起因する駆動トランジスタ１２の特性の画素間でのバラツキをなくすことができるために、当該バラツキに起因する画質劣化がない、高画質な表示装置を実現できる。

なお、本実施例１では、ドレイン領域（Ｄ）とソース領域（Ｓ）とを結ぶ線Ｐが、画素列の画素配列方向Ｙに対して平行になるようにレイアウトする対象トランジスタを駆動トランジスタ１２としたが、これは一例に過ぎず、ＬＤＤ構造を持つＮｃｈのＭＯＳトランジスタであれば、他のトランジスタ１３，１６，１７（図３参照）に対しても同様に適用可能である。

ただし、駆動トランジスタ１２は、入力信号電圧Ｖｓｉｇに応じた電流を有機ＥＬ素子１１に流すことによって当該有機ＥＬ素子１１を発光駆動するアナログトランジスタであり、当該駆動トランジスタ１２の特性バラツキの発光輝度に対する影響が非常に大きく、画質を損なう一因となることから、上記対象トランジスタを駆動トランジスタ１２とすることにより、当該駆動トランジスタ１２の特性バラツキに起因する画質劣化を抑えることができるために、高画質化に多大に寄与できるという利点がある。

（実施例２）
次に、カラー表示装置において、Ｒ，Ｇ，Ｂの各色の光を発光する有機ＥＬ素子１１を含む画素回路１０が、隣り合う画素行で１／２画素ピッチだけずれ、Ｒ，Ｇ，Ｂの各色が三角形に並ぶデルタ配列の場合について実施例２として説明する。

画素アレイ部２０の各画素回路１０がデルタ配列の場合には、図８に示すように、上下に隣接する２つの画素行間で画素回路のレイアウト形状を逆向きとする。なお、図８においても、理解を容易にするために、図６と同様に、画素回路１０のレイアウト形状を簡易的に“Ｆ”の文字を用いて表している。

そして、上下に隣接する２つの画素行間において斜めに隣接する２つの画素回路、具体的にはＲの画素回路とＢの画素回路、Ｇの画素回路とＲの画素回路、Ｂの画素回路とＧの画素回路をそれぞれ対とする。例えば、１列目の１行目の画素回路１０（１，１）と２行目の画素回路１０（２，１）とを例に採ると、図９に示すように、この対となる２つの画素回路１０（１，１），１０（２，１）間で電源電位ＶＤＤの電源線２８を共用することにより、ストライブ配列の場合と同様に、画素回路１０のレイアウト面積を画素列ごとに電源線２８を配線する場合よりも縮小できる。

また、デルタ配列の場合においても、駆動トランジスタ１２のレイアウトについては、ストライプ配列の場合と同様に、ドレイン領域（Ｄ）とソース領域（Ｓ）とを結ぶ線Ｐが画素列の画素配列方向Ｙに対して平行になるように駆動トランジスタ１２を形成する（図７参照）。

このように、上下に隣接する２つの画素行間において斜めに隣接する２つの画素回路１０（１，１），１０（２，１）を対とし、当該２つの画素回路間で電源線２８に関して対称性をもって回路構成素子をレイアウトする際に、ＬＤＤ構造を持つトランジスタ、例えば駆動トランジスタ１２のドレイン領域（Ｄ）とソース領域（Ｓ）とを結ぶ線Ｐが、画素列の画素配列方向Ｙに対して平行になるように駆動トランジスタ１２をレイアウトすることにより、実施例１の場合と同様に、ＬＤＤ構造とチャネルとの位置関係のバラツキなどに伴うＬＤＤ領域のずれに起因する駆動トランジスタ１２の特性の画素間でのバラツキをなくすことができるために、当該バラツキに起因する画質劣化がない、高画質な表示装置を実現できる。

また、実施例１の場合と同様に、駆動トランジスタ１２に限らず、ＬＤＤ構造を持つＮｃｈのＭＯＳトランジスタであれば、他のトランジスタ１３，１６，１７（図３参照）に対しても同様に適用できる。

なお、上記実施形態では、ＬＤＤ構造を持つトランジスタに適用した場合を例に挙げて説明したが、本発明はＬＤＤ構造を持つトランジスタへの適用に限られるものではなく、ＤＤＤ構造を持つトランジスタやＧＤＤ構造を持つトランジスタなど、低濃度ソース・ドレイン領域を持つトランジスタ全般、さらには、オフセットゲート構造のオフセット領域を持つトランジスタに対しても同様に適用可能である。

また、上記実施形態で示した画素回路１０は、一例に過ぎず、これに限定されるものではない。すなわち、本発明は、有機ＥＬ素子３１に加えて、少なくとも駆動トランジスタ１２、書き込みトランジスタ１３およびキャパシタ１８を有する構成の画素回路がマトリクス状に配置されてなる表示装置全般に適用可能である。

また、上記実施形態では、３原色（Ｒ，Ｇ，Ｂ）の色配列のカラー表示装置に適用した場合を例に挙げて説明したが、本発明は画素回路のレイアウトに関するものでありことから色配列は問わなく、他の原色の色配列や、補色を使用した色配列（例えば、イエロー、シアン、マゼンタ、緑の４色）のカラー表示装置にも、さらにはモノクロ表示装置にも同様に適用可能である。

さらに、上記実施形態では、画素回路１０の電気光学素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子（発光素子）を用いた表示装置全般に対して適用可能である。

本発明の一実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。 画素回路の基本構成を示す回路図である。 画素回路の一具体例を示す回路図である。 書き込み信号ＷＳ、駆動信号ＤＳおよび第一，第二補正用走査信号ＡＺ１，ＡＺ２のタイミング関係、ならびに駆動トランジスタのゲート電位Ｖｇおよびソース電位Ｖｓの変化をそれぞれ示すタイミング波形図である。 実施例１に係るストライプ配列におけるレイアウト形状の対称性を示す回路図である。 ストライプ配列における各画素回路のレイアウト形状を簡易的に示す図である。 駆動トランジスタのドレインとソースとを結ぶ線Ｐが画素列の画素配列方向Ｙに対して平行になるようにレイアウトした場合のレイアウト構造を示す図である。 デルタ配列における各画素回路のレイアウト形状を簡易的に示す図である。 実施例２に係るデルタ配列におけるレイアウト形状の対称性を示す回路図である。 ＬＤＤ領域がチャネルに対して相対的にずれた場合の抵抗値との関係を示す図である。 従来例に係る画素回路の構成例を示す回路図である。 駆動トランジスタのドレインとソースとを結ぶ線Ｐが画素行の画素配列方向Ｘに対して平行になるようにレイアウトした場合のレイアウト構造を示す図である。

符号の説明

１０…画素回路、１１…有機ＥＬ素子、１２…駆動トランジスタ、１３…書き込みトランジスタ、１４…補正回路、１５〜１７…スイッチングトランジスタ、１８…キャパシタ、２０…画素アレイ部、２１〜２４…走査線、２５…データ線、２６，２７，２８…電源線、３０…垂直走査回路、３１〜３４…第一〜第四垂直スキャナ、４０…データ書き込み回路

Claims (20)

1. 表示輝度を決定する電気光学素子および当該電気光学素子を駆動する駆動回路を含む画素回路がマトリクス状に配置されてなる画素アレイ部を有し、
   前記画素アレイ部の隣接する２つの画素回路を対とし、これら２つの画素回路間で対称性をもって前記電気光学素子および前記駆動回路をレイアウトするとき、
   前記２つの画素回路の各駆動回路を構成する低濃度ソース・ドレイン領域またはオフセットゲート構造のオフセット領域を持つトランジスタは、ドレイン領域とソース領域とを結ぶ線が前記画素アレイ部の画素列の画素配列方向に対して平行になるように形成されており、
   前記トランジスタは、入力信号電圧に応じた電流を前記電気光学素子に流すことによって当該電気光学素子を発光駆動する駆動トランジスタの他、前記駆動回路を構成する少なくとも１つのトランジスタである表示装置。
2. 前記駆動トランジスタは、入力信号電圧に応じた電流を前記電気光学素子に流すことによって当該電気光学素子を発光駆動するアナログトランジスタである請求項１に記載の表示装置。
3. 前記画素回路に電源電位を供給する電源線が、画素列の画素配列方向に平行に配線されている請求項１または請求項２に記載の表示装置。
4. 前記電源線を隣り合う画素回路間で共用する請求項３に記載の表示装置。
5. 前記駆動トランジスタのドレイン領域が前記電源線に対して電気的に接続されており、
   前記駆動トランジスタのドレイン領域と前記電源線との間の配線が画素列の画素配列方向に対して垂直に延びる請求項３または請求項４に記載の表示装置。
6. 前記配線を、同一の画素行で隣接する画素回路同士の各駆動トランジスタのドレイン領域間で共用する請求項３から請求項５のいずれか１項に記載の表示装置。
7. 同一の画素行で隣接する画素回路同士は、中間線を基準に左右対称なレイアウト形状となっている請求項３から請求項６のいずれか１項に記載の表示装置。
8. 上下に隣接する２つの画素行間で画素回路のレイアウト形状が逆向きになっている請求項１または請求項２に記載の表示装置。
9. 上下に隣接する２つの画素行間で画素回路が１／２画素ピッチだけずれている請求項８に記載の表示装置。
10. 前記画素回路は、前記駆動トランジスタの特性のバラツキを補正する補正回路を有する請求項３から請求項９のいずれか１項に記載の表示装置。
11. 前記補正回路は、前記駆動トランジスタのゲート・ソース間に接続されたキャパシタを有し、信号書き込み時の前記駆動トランジスタの駆動の際に前記キャパシタに保持した電圧を基に前記駆動トランジスタの閾値電圧のバラツキを補正する請求項１０に記載の表示装置。
12. 前記補正回路は、前記駆動トランジスタのドレイン・ソース間電流をゲート入力に負帰還することによって前記駆動トランジスタの移動度のバラツキを補正する請求項１０に記載の表示装置。
13. 表示輝度を決定する電気光学素子および当該電気光学素子を駆動する駆動回路を含む画素回路がマトリクス状に配置されてなる画素アレイ部を有する表示装置における画素回路のレイアウトに当たって、
    前記画素アレイ部の隣接する２つの画素回路を対とし、これら２つの画素回路間で対称性をもって前記電気光学素子および前記駆動回路をレイアウトするとき、
    前記２つの画素回路の各駆動回路を構成する低濃度ソース・ドレイン領域またはオフセットゲート構造のオフセット領域を持つトランジスタを、ドレイン領域とソース領域とを結ぶ線が前記画素アレイ部の画素列の画素配列方向に対して平行になるように形成し、
    前記トランジスタは、入力信号電圧に応じた電流を前記電気光学素子に流すことによって当該電気光学素子を発光駆動する駆動トランジスタの他、前記駆動回路を構成する少なくとも１つのトランジスタである画素回路のレイアウト方法。
14. 前記駆動トランジスタは、入力信号電圧に応じた電流を前記電気光学素子に流すことによって当該電気光学素子を発光駆動するアナログトランジスタである請求項１３に記載の画素回路のレイアウト方法。
15. 前記画素回路に電源電位を供給する電源線が、画素列の画素配列方向に平行に配線されている請求項１３または請求項１４に記載の画素回路のレイアウト方法。
16. 前記電源線を隣り合う画素回路間で共用する請求項１５に記載の画素回路のレイアウト方法。
17. 前記駆動トランジスタのドレイン領域が前記電源線に対して電気的に接続されており、
    前記駆動トランジスタのドレイン領域と前記電源線との間の配線が画素列の画素配列方向に対して垂直に延びる請求項１５または請求項１６に記載の画素回路のレイアウト方法。
18. 前記配線を、同一の画素行で隣接する画素回路同士の各駆動トランジスタのドレイン領域間で共用する請求項１５から請求項１７のいずれか１項に画素回路のレイアウト方法。
19. 同一の画素行で隣接する画素回路同士は、中間線を基準に左右対称なレイアウト形状となっている請求項１５から請求項１７のいずれか１項に記載の画素回路のレイアウト方法。
20. 上下に隣接する２つの画素行間で画素回路のレイアウト形状が逆向きになっている請求項１３または請求項１４に記載の画素回路のレイアウト方法。

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