CN115377165A - 显示基板及显示装置 - Google Patents

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CN115377165A CN202211050964.8A CN202211050964A CN115377165A CN 115377165 A CN115377165 A CN 115377165A CN 202211050964 A CN202211050964 A CN 202211050964A CN 115377165 A CN115377165 A CN 115377165A
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刘畅畅
方飞
卢红婷
石领
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Chengdu BOE Optoelectronics Technology Co Ltd
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BOE Technology Group Co Ltd
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Abstract

一种显示基板，包括：衬底、至少一个像素电路组、多条数据线、以及第一电源线。像素电路组包括在第一方向相邻的两个第一像素电路。像素电路组与第一电源线电连接。像素电路组中的一个第一像素电路与第一数据线电连接，另一个第一像素电路与第二数据线电连接。第一数据线、第二数据线和第一电源线均沿第二方向延伸。第一数据线和第二数据线沿第一方向分别位于第一电源线的相对两侧，且均与第一电源线相邻。像素电路组中的两个第一像素电路分别位于第一电源线的两侧。

Description

显示基板及显示装置
技术领域
本文涉及但不限于显示技术领域，尤指一种显示基板及显示装置。
背景技术
有机发光二极管(OLED，Organic Light Emitting Diode)和量子点发光二极管(QLED，Quantum-dot Light Emitting Diode)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开至少一实施例提供一种显示基板及显示装置。
一方面，本公开至少一实施例提供一种显示基板，包括：衬底、多条数据线、第一电源线以及至少一个像素电路组。衬底至少包括第一显示区域。至少一个像素电路组位于第一显示区域。像素电路组包括在第一方向相邻的两个第一像素电路。多条数据线与所述至少一个像素电路组电连接，被配置为向所述至少一个像素电路组提供数据信号，所述多条数据线包括第一数据线和第二数据线。第一电源线与所述至少一个像素电路组电连接，被配置为向所述至少一个像素电路组提供电源信号。所述像素电路组中的一个第一像素电路与第一数据线电连接，所述像素电路组中的另一个第一像素电路与第二数据线电连接。所述第一数据线、所述第二数据线和所述第一电源线均沿第二方向延伸，所述第一方向与所述第二方向交叉。所述第一数据线和所述第二数据线沿所述第一方向分别位于所述第一电源线的相对两侧，且所述第一数据线和所述第二数据线均与所述第一电源线相邻。所述像素电路组中的两个第一像素电路分别位于所述第一电源线的两侧。
在一些示例性实施方式中，所述像素电路组中的两个第一像素电路关于所述第一电源线大致对称。
在一些示例性实施方式中，显示基板还包括：第一初始信号线和第一复位控制线。所述第一像素电路至少包括：驱动晶体管以及第一晶体管，所述第一晶体管的第一极与所述第一初始信号线电连接，所述第一晶体管的第二极与所述驱动晶体管的第二极电连接，所述第一晶体管的栅极与所述第一复位控制线电连接。所述第一像素电路的第一晶体管的有源层沿所述第一方向延伸，且所述第一晶体管的栅极沿所述第二方向延伸。
在一些示例性实施方式中，所述第一复位控制线沿所述第一方向延伸，并与所述像素电路组的两个第一像素电路的第一晶体管的栅极为一体结构；所述第一复位控制线在所述第二方向上位于所述两个第一像素电路的第一晶体管的有源层远离所述驱动晶体管的一侧。
在一些示例性实施方式中，所述第一初始信号线沿所述第一方向延伸，所述第一初始信号线在所述衬底的正投影与所述第一复位控制线在所述衬底的正投影存在交叠。
在一些示例性实施方式中，所述第一初始信号线位于所述第一复位控制线远离所述衬底的一侧。
在一些示例性实施方式中，所述像素电路组中的两个第一像素电路的第一晶体管的有源层为一体结构。
在一些示例性实施方式中，所述显示基板还包括第一连接电极。所述像素电路组中的两个第一像素电路的第一晶体管的有源层通过同一个第一过孔与所述第一连接电极电连接，所述第一连接电极与所述第一初始信号线电连接。
在一些示例性实施方式中，所述显示基板还包括沿所述第二方向延伸的多条第二初始信号线，所述第一像素电路与所述第二初始信号线电连接。所述像素电路组中的一个第一像素电路所电连接的第二初始信号线位于所述第一数据线远离所述第一电源线的一侧，另一个第一像素电路所电连接的第二初始信号线位于所述第二数据线远离所述第一电源线的一侧。
在一些示例性实施方式中，所述显示基板还包括：沿所述第一方向延伸的初始连接线，所述初始连接线与所述多条第二初始信号线电连接，所述初始连接线在所述衬底的正投影与所述第一像素电路电连接的第一初始信号线在所述衬底的正投影存在交叠。
在一些示例性实施方式中，所述初始连接线和所述多条第二初始信号线为一体结构，所述初始连接线位于所述第一初始信号线远离所述衬底的一侧。
在一些示例性实施方式中，所述第一电源线、所述第一数据线和所述第二数据线为同层结构，所述第一电源线位于所述多条第二初始信号线远离所述衬底的一侧。
在一些示例性实施方式中，所述显示基板还包括第三初始信号线和第一信号线。所述第一像素电路还与所述第三初始信号线和所述第一信号线电连接，所述第三初始信号线和所述第一信号线均沿所述第一方向延伸。所述第三初始信号线在所述衬底的正投影与所述第一信号线在所述衬底的正投影存在交叠，所述第三初始信号线位于所述第一信号线远离所述衬底的一侧。
在一些示例性实施方式中，所述显示基板还包括第二复位控制线。所述第一像素电路还包括：第八晶体管，所述第八晶体管的第一极与所述第三初始信号线电连接，所述第八晶体管的第二极与所述驱动晶体管的第一极电连接，所述第八晶体管的栅极与所述第二复位控制线电连接。所述第八晶体管与所述第三初始信号线的连接位置位于所述第二复位控制线靠近所述驱动晶体管的一侧。
在一些示例性实施方式中，所述第一像素电路还包括：第五晶体管和存储电容；所述第五晶体管的第一极与所述第一电源线电连接，所述第五晶体管的第二极与所述驱动晶体管的第一极电连接，所述第五晶体管的栅极与发光控制线电连接；所述存储电容的第一电极与所述驱动晶体管的栅极电连接，所述存储电容的第二电极与所述第一电源线电连接；所述像素电路组中的两个第一像素电路的第五晶体管的有源层为一体结构，所述两个第一像素电路的存储电容的第二电极为一体结构。
在一些示例性实施方式中，所述显示基板还包括：第二连接电极。所述像素电路组中的两个第一像素电路的第五晶体管的有源层、以及所述两个第一像素电路的存储电容的第二电极均与所述第二连接电极电连接；所述第二连接电极与所述第一电源线电连接。
在一些示例性实施方式中，所述第一显示区域包括：彼此隔开的多个显示岛区、以及位于相邻显示岛区之间的透光区；所述多个显示岛区中的至少一个显示岛区包括：所述至少一个像素电路组和至少一个第一发光元件；所述像素电路组中的第一像素电路与所述至少一个第一发光元件电连接，所述第一像素电路被配置为驱动所述至少一个第一发光元件发光；相邻显示岛区内的第一像素电路通过透明连接线电连接。
在一些示例性实施方式中，所述显示基板还包括：位于第一显示区域至少一侧的第二显示区域，所述第二显示区域包括：设置在所述衬底上的多个第二像素电路和多个第二发光元件，所述多个第二像素电路中的至少一个第二像素电路与所述多个第二发光元件中的至少一个第二发光元件电连接，所述至少一个第二像素电路被配置为驱动所述至少一个第二发光元件发光。所述第一显示区域的光透过率大于所述第二显示区域的光透过率。
另一方面，本公开实施例提供一种显示装置，包括如上所述的显示基板、以及位于所述显示基板的非显示面一侧的传感器，所述传感器在所述显示基板的正投影与所述显示基板的第一显示区域存在交叠。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开的技术方案的限制。附图中一个或多个部件的形状和大小不反映真实比例，目的只是示意说明本公开内容。
图1为本公开至少一实施例的显示基板的示意图；
图2为本公开至少一实施例的像素电路的等效电路图；
图3为图2提供的像素电路的工作时序图；
图4为本公开至少一实施例的第一显示区域的局部示意图；
图5为本公开至少一实施例的第一显示区域的局部俯视图；
图6A为图5中沿Q-Q’方向的局部剖面示意图；
图6B为图5中沿R-R’方向的局部剖面示意图；
图7为图5中形成第一半导体层后的第一显示区域的局部示意图；
图8为图5中形成第一导电层后的第一显示区域的局部示意图；
图9为图8中第一导电层的示意图；
图10为图5中形成第二导电层后的第一显示区域的局部示意图；
图11为图5中形成第二半导体层后的第一显示区域的局部示意图；
图12为图5中形成第三导电层后的第一显示区域的局部示意图；
图13为图12中第三导电层的示意图；
图14为图5中形成第五绝缘层后的第一显示区域的局部示意图；
图15为图5中形成第四导电层后的第一显示区域的局部示意图；
图16为图15中的第四导电层的示意图；
图17为图5中形成第七绝缘层后的第一显示区域的局部示意图；
图18为图5中第五导电层的示意图；
图19为本公开至少一实施例的第一显示区域的另一局部示意图；
图20为图19中形成第四导电层后的第一显示区域的局部示意图；
图21为图20中的第四导电层的示意图；
图22为本公开至少一实施例的显示装置的示意图。
具体实施方式
下面将结合附图对本公开的实施例进行详细说明。实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为其他形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
在附图中，有时为了明确起见，夸大表示了一个或多个构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中一个或多个部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。本公开中的“多个”表示两个及以上的数量。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述的构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据情况理解上述术语在本公开中的含义。
在本说明书中，晶体管是指至少包括栅极(栅电极)、漏极以及源极这三个端子的元件。晶体管在漏极(漏电极端子、漏区域或漏电极)与源极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏极、沟道区域以及源极。在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，第一极可以为漏极、第二极可以为源极，或者第一极可以为源极、第二极可以为漏极。另外，栅极还可以称为控制极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源极”及“漏极”的功能有时互相调换。因此，在本说明书中，“源极”和“漏极”可以互相调换。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的传输，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有多种功能的元件等。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本说明书中，圆形、椭圆形、三角形、矩形、梯形、五边形或六边形等并非严格意义上的，可以是近似圆形、近似椭圆形、近似三角形、近似矩形、近似梯形、近似五边形或近似六边形等，可以存在公差导致的一些小变形，例如可以存在导角、弧边以及变形等。
本说明书中的“光透过率”指的是光线透过介质的能力，是透过透明或半透明体的光通量与其入射光通量的百分率。
本说明书中的“约”、“大致”，是指不严格限定界限，允许工艺和测量误差范围内的情况。在本公开中，“大致相同”是指数值相差10％以内的情况。
在本说明书中，A沿着B方向延伸是指，A可以包括主体部分和与主体部分连接的次要部分，主体部分是线、线段或条形状体，主体部分沿着B方向伸展，且主体部分沿着B方向伸展的长度大于次要部分沿着其它方向伸展的长度。本说明书中所说的“A沿着B方向延伸”均是指“A的主体部分沿着B方向延伸”。
在本说明书中，走线A与B相邻是指，走线A与B之间没有其他走线。
本公开至少一实施例提供一种显示基板，包括：衬底、至少一个像素电路组、多条数据线、以及第一电源线。衬底至少包括第一显示区域。至少一个像素电路组位于第一显示区域。像素电路组包括在第一方向相邻的两个第一像素电路。多条数据线与至少一个像素电路组电连接，被配置为向至少一个像素电路组提供数据信号，多条数据线包括第一数据线和第二数据线。第一电源线与至少一个像素电路组电连接，被配置为向至少一个像素电路组提供电源信号。像素电路组中的一个第一像素电路与第一数据线电连接，像素电路组中的另一个第一像素电路与第二数据线电连接。第一数据线、第二数据线和第一电源线均沿第二方向延伸。第一数据线和第二数据线沿第一方向分别位于第一电源线的相对两侧，且第一数据线和第二数据线均与第一电源线相邻。像素电路组中的两个第一像素电路分别位于第一电源线的两侧。其中，第一方向与第二方向可以交叉，例如，第一方向可以垂直于第二方向。
在本实施例中，像素电路组中的两个第一像素电路分别位于第一电源线的两侧可以表示两个第一像素电路的至少部分排布在第一电源线的相对两侧，且两个第一像素电路与第一电源线可以部分交叠。
本实施例提供的显示基板可以满足较高的光透过率需求，例如本示例的显示基板可以为屏下摄像头(FDC，Full Display With Camera)显示基板。然而，本实施例对此并不限定。
本实施例提供的显示基板中，像素电路组中的两个第一像素电路可以分别位于第一电源线的两侧，两个第一像素电路共用一条第一电源线，可以节省像素电路的占用空间，提高第一显示区域的光透过率。而且，第一数据线和第二数据线分别位于第一电源线的相对两侧，可以利用第一电源线屏蔽第一数据线和第二数据线之间的相互干扰。
在一些示例性实施方式中，像素电路组中的两个第一像素电路可以关于第一电源线大致对称。在本实施例中，像素电路组中的两个第一像素电路关于第一电源线大致对称可以指：两个第一像素电路中的全部晶体管均关于第一电源线具有对称关系，或者，大部分晶体管关于第一电源线具有对称关系，若干个(例如一个或两个)晶体管没有关于第一电源线完全对称。其中，第一像素电路中具有对称关系的晶体管的数目可以大于没有对称关系的晶体管的数目。在本示例中，像素电路组中的两个第一像素电路可以采用关于第一电源线的镜像设计，且两个第一像素电路可以共用一条第一电源线，从而可以节省像素电路的占用空间，提高第一显示区域的光透过率。
在一些示例性实施方式中，显示基板还可以包括：第一初始信号线和第一复位控制线。第一像素电路至少可以包括：驱动晶体管以及第一晶体管。第一晶体管的第一极与第一初始信号线电连接，第一晶体管的第二极与驱动晶体管的第二极电连接，第一晶体管的栅极与第一复位控制线电连接。第一像素电路的第一晶体管的有源层可以沿第一方向延伸，且第一晶体管的栅极可以沿第二方向延伸。本示例的第一晶体管的设置方式可以有利于压缩第一像素电路沿第二方向的尺寸。
在一些示例性实施方式中，第一复位控制线可以沿第一方向延伸，并与像素电路组的两个第一像素电路的第一晶体管的栅极为一体结构。第一复位控制线在第二方向上可以位于两个第一像素电路的第一晶体管的有源层远离驱动晶体管的一侧。例如，第一初始信号线可以沿第一方向延伸，且第一初始信号线在衬底的正投影与第一复位控制线在衬底的正投影可以存在交叠。本示例通过第一初始信号线和第一复位控制线的交叠设置，可以节省走线占用空间，有利于增大第一显示区域的光透过率。
在一些示例性实施方式中，显示基板还可以包括沿第二方向延伸的多条第二初始信号线。第一像素电路与第二初始信号线电连接。例如，所述像素电路组中的一个第一像素电路所电连接的第二初始信号线可以位于第一数据线远离第一电源线的一侧，另一个第一像素电路所电连接的第二初始信号线可以位于第二数据线远离第一电源线的一侧。本示例通过设置第二初始信号线沿第二方向延伸，可以避免沿第一方向延伸的走线过多，有利于增大第一显示区域的光透过率。
在一些示例性实施方式中，显示基板还可以包括：第三初始信号线和第一信号线。第一像素电路还可以与第三初始信号线和第一信号线电连接。第三初始信号线和第一信号线可以均沿第一方向延伸。第三初始信号线在衬底的正投影与第一信号线在衬底的正投影可以存在交叠，第三初始信号线可以位于第一信号线远离衬底的一侧。在一些示例中，第一信号线可以包括发光控制线。本示例通过第一信号线和第三初始信号线的交叠设置，可以节省走线占用空间，有利于增大第一显示区域的光透过率。
在一些示例性实施方式中，第一显示区域可以包括：彼此隔开的多个显示岛区、以及位于相邻显示岛区之间的透光区。多个显示岛区中的至少一个显示岛区可以包括：至少一个像素电路组和至少一个第一发光元件。像素电路组中的第一像素电路与所述至少一个第一发光元件电连接，所述第一像素电路被配置为驱动所述至少一个第一发光元件发光。相邻显示岛区内的第一像素电路通过透明连接线电连接。
下面通过一些示例对本实施例的方案进行举例说明。
图1为本公开至少一实施例的显示基板的示意图。在一些示例中，如图1所示，显示基板可以包括：显示区域AA和围绕在显示区域AA外围的周边区域BB。显示基板的显示区域AA可以包括：第一显示区域A1和位于第一显示区域A1至少一侧的第二显示区域A2。例如，第二显示区域A2可以围绕在第一显示区域A1的四周。第一显示区域A1可以位于显示区域AA的顶部正中间位置。然而，本实施例对此并不限定。例如，第一显示区域A1可以位于显示区域AA的左上角或者右上角等其他位置。
在一些示例中，如图1所示，显示区域AA可以为矩形，例如圆角矩形。第一显示区域A1可以为圆形或椭圆形。然而，本实施例对此并不限定。例如，第一显示区域可以为矩形、五边形、或六边形等其他形状。
在一些示例中，如图1所示，第一显示区域A1可以为透光显示区，还可以称为屏下摄像头(FDC，Full Display With Camera)区域。第二显示区A2可以为非透光显示区，还可以称为正常显示区。第一显示区域A1的光透过率大于第二显示区域A2的光透过率。例如，感光传感器(比如，摄像头、红外传感器)等硬件在显示基板上的正投影可以位于显示基板的第一显示区域A1内。在一些示例中，第一显示区域A1可以为圆形，感光传感器在显示基板上的正投影的尺寸可以小于或等于第一显示区域A1的尺寸。然而，本实施例对此并不限定。在另一些示例中，第一显示区域可以为矩形，感光传感器在显示基板上的正投影的尺寸可以小于或等于第一显示区域的内切圆的尺寸。
在一些示例中，显示区域AA至少可以包括规则排布的多个像素单元、沿着第一方向X延伸的多条栅线(例如包括：扫描线、复位控制线、发光控制线)、沿着第二方向Y延伸的多条数据线和电源线。其中，第一方向X和第二方向Y可以位于同一平面内，且第一方向X与第二方向Y交叉，例如，第一方向X可以垂直于第二方向Y。
在一些示例中，显示区域AA的一个像素单元可以包括三个子像素，三个子像素可以分别为红色子像素、绿色子像素和蓝色子像素。然而，本实施例对此并不限定。在一些示例中，一个像素单元可以包括四个子像素，四个子像素可以分别为红色子像素、绿色子像素、蓝色子像素和白色子像素。
在一些示例中，至少一个子像素可以包括像素电路和发光元件。像素电路可以配置为驱动所连接的发光元件。例如，像素电路可以配置为提供驱动电流以驱动发光元件发光。像素电路可以包括多个晶体管和至少一个电容，例如，像素电路可以为3T1C结构、8T1C结构、7T1C结构或者5T1C结构。其中，上述电路结构中的T指的是薄膜晶体管，C指的是电容，T前面的数字代表电路中薄膜晶体管的数量，C前面的数字代表电路中电容的数量。
在一些示例中，发光元件可以是发光二极管(LED，Light Emitting Diode)、有机发光二极管(OLED，Organic Light Emitting Diode)、量子点发光二极管(QLED，QuantumDot Light Emitting Diodes)、微LED(包括：mini-LED或micro-LED)等中的任一者。例如，发光元件可以为OLED，发光元件在其对应的像素电路的驱动下可以发出红光、绿光、蓝光、或者白光等。发光元件发光的颜色可以根据需要而定。在一些示例中，发光元件可以包括：阳极、阴极以及位于阳极和阴极之间的有机发光层。发光元件的阳极可以与对应的像素电路电连接。然而，本实施例对此并不限定。
在一些示例中，发光元件的形状可以是矩形、菱形、五边形或六边形。一个像素单元包括三个子像素时，三个子像素的发光元件可以采用水平并列、竖直并列或品字方式排列；一个像素单元包括四个子像素时，四个子像素的发光元件可以采用水平并列、竖直并列或正方形方式排列。然而，本实施例对此并不限定。
图2为本公开至少一实施例的像素电路的等效电路图。本示例性实施例的像素电路以8T1C结构为例进行说明。
在一些示例中，如图2所示，本示例的像素电路可以包括八个晶体管(即第一晶体管T1至第八晶体管T8)和一个存储电容Cst。第一晶体管T1又称为第一复位晶体管，第二晶体管T2又称为阈值补偿晶体管，第三晶体管T3又称为驱动晶体管，第四晶体管T4又称为数据写入晶体管，第五晶体管T5又称为第一发光控制晶体管，第六晶体管T6又称为第二发光控制晶体管，第七晶体管T7又称为第二复位晶体管，第八晶体管T8又称为第三复位晶体管。发光元件EL可以包括阳极、阴极和设置在阳极和阴极之间的有机发光层。
在一些示例中，第一晶体管T1、第三晶体管T3至第八晶体管T8可以为第一类型晶体管，例如可以为P型晶体管，第二晶体管T2可以为第二类型晶体管，例如可以为N型晶体管。然而，本实施例对此并不限定。例如，第一像素电路的多个晶体管可以均是P型晶体管，或者可以均是N型晶体管。
在一些示例中，像素电路的第一类型晶体管(例如，第一晶体管T1、第三晶体管T3至第八晶体管T8)可以采用低温多晶硅薄膜晶体管，像素电路的第二类型晶体管(例如，第二晶体管T2)可以采用氧化物薄膜晶体管。低温多晶硅薄膜晶体管的有源层采用低温多晶硅(LTPS，Low Temperature Poly-Silicon)，氧化物薄膜晶体管的有源层采用氧化物半导体(Oxide)。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，氧化物薄膜晶体管具有漏电流低等优点，将低温多晶硅薄膜晶体管和氧化物薄膜晶体管集成在一个显示基板上，形成低温多晶氧化物(LTPS+Oxide)显示基板，可以利用两者的优势，可以实现低频驱动，可以降低功耗，可以提高显示品质。
在一些示例中，如图2所示，像素电路可以与第一扫描线GL1、第二扫描线GL2、数据线DL、第一电源线PL1、第二电源线PL2、发光控制线EML、第一初始信号线INIT1、第二初始信号线INIT2、第三初始信号线INIT3、第一复位控制线RST1以及第二复位控制线RST2电连接。第一电源线PL1配置为向像素电路提供恒定的第一电压信号VDD，第二电源线PL2配置为向像素电路提供恒定的第二电压信号VSS，并且第一电压信号VDD大于第二电压信号VSS。第一扫描线GL1配置为向像素电路提供第一扫描信号SCAN1。第二扫描线GL2配置为向像素电路提供第二扫描信号SCAN2。数据线DL配置为向像素电路提供数据信号DATA。发光控制线EML配置为向像素电路提供发光控制信号EM。第一复位控制线RST1配置为向像素电路提供第一复位控制信号RESET1。第二复位控制线配置为向像素电路提供第二复位控制信号RESET2。
在一些示例中，如图2所示，第三晶体管T3的栅极与第一节点N1电连接，第三晶体管T3的第一极与第二节点N2电连接，第三晶体管T3的第二极与第三节点N3电连接。第四晶体管T4的栅极与第一扫描线GL1电连接，第四晶体管T4的第一极与数据线DL电连接，第四晶体管T4的第二极与第二节点N2电连接。第二晶体管T2的栅极与第二扫描线GL2电连接，第二晶体管T2的第一极与第一节点N1电连接，第二晶体管T2的第二极与第三节点N3电连接。第五晶体管T5的栅极与发光控制线EML电连接，第五晶体管T5的第一极与第一电源线PL1电连接，第五晶体管T5的第二极与第二节点N2电连接。第六晶体管T6的栅极与发光控制线EML电连接，第六晶体管T6的第一极与第三节点N3电连接，第六晶体管T6的第二极与第四节点N4电连接。第一晶体管T1的栅极与第一复位控制线RST1电连接，第一晶体管T1的第一极与第一初始信号线INIT1电连接，第一晶体管T1的第二极与第三节点N3电连接。第七晶体管T7的栅极与第二复位控制线RST2电连接，第七晶体管T7的第一极与第二初始信号线INIT2电连接，第七晶体管T7的第二极与第四节点N4电连接。第八晶体管T8的栅极与第二复位控制线RST2电连接，第八晶体管T8的第一极与第三初始信号线INIT3电连接，第八晶体管T8的第二极与第二节点N2电连接。存储电容Cst的第一电极与第一节点N1电连接，存储电容Cst的第二电极与第一电源线PL1电连接。
在本示例中，第一节点N1为存储电容Cst、第二晶体管T2和第三晶体管T3的连接点，第二节点N2为第五晶体管T5、第四晶体管T4、第八晶体管T8和第三晶体管T3的连接点，第三节点N3为第一晶体管T1、第三晶体管T3、第二晶体管T2和第六晶体管T6的连接点，第四节点N4为第六晶体管T6、第七晶体管T7和发光元件EL的连接点。
图3为图2提供的像素电路的工作时序图。下面参照图3对图2所示的像素电路的工作过程进行说明。其中，像素电路的第一晶体管T1、第三晶体管T3至第八晶体管T8为P型晶体管，第二晶体管T2为N型晶体管。
在一些示例中，如图2和图3所示，在一帧显示时间段，像素电路的工作过程可以至少包括：第一阶段S1、第二阶段S2、第三阶段S3以及第四阶段S4。
第一阶段S1，称为第一复位阶段。第二复位控制线RST2提供的第二复位控制信号RESET2为低电平信号，使第七晶体管T7和第八晶体管T8导通；第二扫描线GL2提供的第二扫描信号SCAN2为高电平信号，使第二晶体管T2导通。第八晶体管T8导通，使得第三初始信号线INIT3提供的第三初始信号被提供至第二节点N2。第七晶体管T7导通，使得第二初始信号线INIT2提供的第二初始信号被提供至第四节点N4，对第四节点N4进行初始化。第一扫描线GL1提供的第一扫描信号SCAN1为高电平信号，第一复位控制线RST1提供的第一复位控制信号RESET1为高电平信号，发光控制线EML提供的发光控制信号EM为高电平信号，使第四晶体管T4、第一晶体管T1、第五晶体管T5和第六晶体管T6断开。此阶段发光元件EL不发光。
第二阶段S2，称为第二复位阶段。第一复位控制线RST1提供的第一复位控制信号RESET1为低电平信号，第一晶体管T1导通；第二扫描线GL2提供的第二扫描信号SCAN2为高电平信号，第二晶体管T2导通。第一晶体管T1和第二晶体管T2导通，使得第一初始信号线INIT1提供的第一初始信号线被提供至第一节点N1，对第一节点N1进行初始化。第二复位控制线RST2提供的第二复位控制信号RESET2为高电平信号，第一扫描线GL1提供的第一扫描信号SCAN1为高电平信号，发光控制线EML提供的发光控制信号EM为高电平信号，使得第七晶体管T7、第八晶体管T8、第四晶体管T4、第五晶体管T5和第六晶体管T6断开。此阶段发光元件EL不发光。
第三阶段S3，称为数据写入阶段或者阈值补偿阶段。第一扫描线GL1提供的第一扫描信号SCAN1为低电平信号，第四晶体管T4导通；第二扫描线GL2提供的第二扫描信号SCAN2为高电平信号，第二晶体管T2导通。此阶段存储电容Cst的第一电极为低电平，第三晶体管T3导通。第二晶体管T2、第四晶体管T4和第三晶体管T3导通，使得数据线DL输出的数据电压Vdata经过第二节点N2、导通的第三晶体管T3、第三节点N3和导通的第二晶体管T2提供至第一节点N1，并将数据线DL输出的数据电压Vdata与第三晶体管T3的阈值电压之差充入存储电容Cst，存储电容Cst的第一电极(即第一节点N1)的电压为Vdata-|Vth|，其中，Vdata为数据线DL输出的数据电压，Vth为第三晶体管T3的阈值电压。第一复位控制线RST1提供的第一复位控制信号RESET1为高电平信号，第二复位控制线RST2提供的第二复位控制信号RESET2为高电平信号，发光控制线EML提供的发光控制信号EM为高电平信号，使第一晶体管T1、第七晶体管T7、第八晶体管T8、第五晶体管T5和第六晶体管T6断开。
第四阶段S4，发光控制线EML提供的发光控制信号EM可以从高电平信号切换为低电平信号，使第五晶体管T5和第六晶体管T6导通。第二扫描线GL2提供的第二扫描信号SCAN2为低电平信号，使第二晶体管T2断开。第一扫描线GL1提供的第一扫描信号SCAN1、第一复位控制线RST1提供的第一复位控制信号RESET1和第二复位控制线RST2提供的第二复位控制信号RESET2为高电平信号，使第四晶体管T4、第一晶体管T1、第七晶体管T7和第八晶体管T8断开。第一电源线PL1输出的第一电压信号VDD可以通过导通的第五晶体管T5、第三晶体管T3和第六晶体管T6向发光元件EL的阳极提供驱动电压，驱动发光元件EL发光。
在像素电路的驱动过程中，流过第三晶体管T3的驱动电流由其栅极和第一极之间的电压差决定。由于第一节点N1的电压为Vdata-|Vth|，因而第三晶体管T3的驱动电流为：
I＝K×(Vgs-Vth)2＝K×[(VDD-Vdata+|Vth|)-Vth]2＝K×[VDD-Vdata]2；
其中，I为流过第三晶体管T3的驱动电流，也就是驱动发光元件的驱动电流，K为常数，Vgs为第三晶体管T3的栅极和第一极之间的电压差，Vth为第三晶体管T3的阈值电压，Vdata为数据线DL输出的数据电压，VDD为第一电源线PL1输出的第一电压信号。
由上式中可以看到流经发光元件的电流与第三晶体管T3的阈值电压无关。因此，本实施例的像素电路可以较好地补偿第三晶体管T3的阈值电压。而且，本实施例提供的像素电路可以改善由于低频导致的显示不良情况，提高发光元件的显示效果。
在一些示例中，如图1所示，显示基板的第一显示区域A1可以设置有多个第一发光元件12和多个第一像素电路11。至少一个第一像素电路11与至少一个第一发光元件12电连接，配置为驱动至少一个第一发光元件12发光。第二显示区域A2可以设置有多个第二发光元件14和多个第二像素电路13。至少一个第二像素电路13与至少一个第二发光元件14电连接，配置为驱动至少一个第二发光元件14发光。例如，多个第一像素电路11和多个第一发光元件12一一对应电连接，多个第二像素电路13和多个第二发光元件14一一对应电连接。
图4为本公开至少一实施例的第一显示区域的局部示意图。在一些示例中，如图4所示，在平行于显示基板的平面内，第一显示区域可以包括：彼此隔开的多个显示岛区A11、以及位于相邻显示岛区A11之间的透光区A12。每个显示岛区A11可以配置为进行图像显示，每个透光区A12可以配置为提供光线透射空间。多个显示岛区A11的形状可以大致相同，显示岛区A11可以具有光滑边缘，从而降低光线衍射效果，有利于提高拍照效果。第一显示区域内的显示岛区A11可以相互独立，第一显示区域内的透光区A12可以相互连通，透光区A12可以围绕在显示岛区A11的四周。
在一些示例中，如图4所示，在平行于显示基板的平面内，多个显示岛区A11可以排布为多行和多列。沿第一方向X排布的多个显示岛区A11可以称为一行显示岛区，沿第二方向Y排布的多个显示岛区A11可以称为一列显示岛区。相邻行显示岛区在第二方向Y上可以没有错位，相邻列显示岛区在第一方向X上可以没有错位。然而，本实施例对此并不限定。例如，相邻行的显示岛区在第二方向Y上可以存在错位，相邻列的显示岛区在第一方向X上可以存在错位。
在一些示例中，如图4所示，第一显示区域的多个子像素可以包括：出射第一颜色光的第一子像素P1、出射第二颜色光的第二子像素P2、以及出射第三颜色光的第三子像素P3。例如，第一显示区域的多个子像素的第一像素电路可以阵列排布，多个子像素的第一发光元件可以按照Pentile结构排布。例如，出射第一颜色光的第一发光元件和出射第二颜色光的第一发光元件可以沿第一方向X和第二方向Y交替排布，出射第三颜色光的第一发光元件可以在第一方向X上位于相邻的出射第一颜色光的第一发光元件和第二颜色光的第一发光元件之间。例如，第一颜色光可以为红光，第二颜色光可以为蓝光，第三颜色光可以为绿光。即，出射第一颜色光的第一发光元件可以为红光发光元件，出射第二颜色光的第一发光元件可以为蓝光发光元件，出射第三颜色光的第一发光元件可以为绿光发光元件。
在一些示例中，如图4所示，第一显示区域的单个显示岛区A11可以包括：两个子像素。例如，两个子像素的两个第一像素电路为一个像素电路组。一个第一像素电路可以配置为驱动电连接的一个第一发光元件发光。在本示例中，单个显示岛区A11可以包括一个像素电路组。相邻显示岛区A11内的第一像素电路可以通过透明连接线L电连接。透明连接线L可以采用透明导电材料，例如氧化铟锡(ITO)。本实施例对于透明连接线的数目和设置方式并不限定，只要实现相邻显示岛区内的第一像素电路之间的信号传输即可。在另一些示例中，单个显示岛区可以包括多个像素电路组，或者，可以包括至少一个像素电路组和单个第一像素电路。本实施例对于显示岛区内的像素电路组的数目并不限定。
图5为本公开至少一实施例的第一显示区域的局部俯视图。图5所示为第一显示区域的一个显示岛区内的一个像素电路组的俯视示意图。图6A为图5中沿Q-Q’方向的局部剖面示意图。图6B为图5中沿R-R’方向的局部剖面示意图。本示例的像素电路组内的第一像素电路的等效电路图可以如图2所示。
在一些示例中，如图5所示，在平行于显示基板的平面内，一个像素电路组可以包括第一像素电路11a和11b。第一像素电路11a和11b可以沿第一方向X排布并相邻。第一像素电路11a和11b可以分别位于第一电源线PL1的两侧且可以关于第一电源线PL1大致对称。例如，第一像素电路11a的第一晶体管至第六晶体管和第八晶体管可以与第一像素电路11b的第一晶体管至第六晶体管和第八晶体管关于第一电源线PL1对称，第一像素电路11a的第七晶体管和第一像素电路11b的第七晶体管关于第一电源线PL1没有完全对称，形状类似但存在一些差异。通过设置第一像素电路11a和11b为关于第一电源线PL1的镜像结构，可以节省第一像素电路的占用空间，以提高第一显示区域的光透过率。
在一些示例中，如图6A和图6B所示，在垂直于显示基板的方向上，显示基板可以包括：衬底100以及设置在衬底100上的电路结构层。在电路结构层远离衬底100一侧还设置有透明连接层(例如包括连接相邻显示岛区的第一像素电路的透明连接线)、发光结构层和封装结构层。电路结构层可以包括：依次设置在衬底100上的第一半导体层21、第一导电层22(或称为第一栅金属层)、第二导电层23(或称为第二栅金属层)、第二半导体层24、第三导电层25(或称为第三栅金属层)、第四导电层26(或称为第一源漏金属层)和第五导电层27(或称为第二源漏金属层)。第一半导体层21和第一导电层22之间设置第一绝缘层101(或称为第一栅绝缘层)，第一导电层22和第二导电层23之间设置第二绝缘层102(或称为第二栅绝缘层)，第二导电层23和第二半导体层24之间设置第三绝缘层103(或称为第三栅绝缘层)，第二半导体层24和第三导电层25之间设置第四绝缘层104(或称为第四栅绝缘层)，第三导电层25和第四导电层26之间设置第五绝缘层105(或称为层间绝缘层)，第四导电层26和第五导电层27之间设置第六绝缘层106(或称为钝化层)和第七绝缘层107(或称为第一平坦层)。在一些示例中，第一绝缘层101至第六绝缘层106可以为无机绝缘层，第七绝缘层107可以为有机绝缘层。然而，本实施例对此并不限定。
在一些示例中，发光结构层可以至少包括：依次设置在电路结构层上的阳极层、像素定义层、有机发光层和阴极层。阳极层可以与电路结构层的像素电路电连接，有机发光层可以与阳极层连接，阴极层可以与有机发光层连接，有机发光层可以在阳极层和阴极层的驱动下出射相应颜色的光线。封装结构层可以包括叠设的第一封装层、第二封装层和第三封装层，第一封装层和第三封装层可以采用无机材料，第二封装层可以采用有机材料，第二封装层可以设置在第一封装层和第三封装层之间，形成无机材料/有机材料/无机材料叠层结构，可以保证外界水汽无法进入发光结构层。在一些可能的实现方式中，显示基板还可以包括其它膜层，如触控结构层、彩色滤光层等，本实施例在此不做限定。
下面通过显示基板的制备过程的示例说明显示基板的结构。本公开实施例所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在衬底基板上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。
本说明书所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成，或者A和B靠近衬底一侧的表面与衬底的距离基本相同，或者A和B靠近衬底一侧的表面与同一个膜层直接接触。膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本说明书中，“B的正投影位于A的正投影的范围之内”或者“A的正投影包含B的正投影”是指，B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。
在一些示例性实施方式中，显示基板的制备过程可以包括如下操作。
(1)、提供衬底。在一些示例中，衬底100可以为刚性基底或者柔性基底。例如，刚性基底可以为但不限于玻璃、石英中的一种或多种；柔性基底可以为但不限于聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。在一些示例中，柔性基底可以包括叠设的第一柔性材料层、第一无机材料层、第二柔性材料层和第二无机材料层，第一柔性材料层和第二柔性材料层的材料可以采用聚酰亚胺(PI)、聚对苯二甲酸乙二酯(PET)或经表面处理的聚合物软膜等材料，第一无机材料层和第二无机材料层的材料可以采用硅氮化物(SiNx)或硅氧化物(SiOx)等，用于提高衬底的抗水氧能力。
(2)、形成第一半导体层。在一些示例中，在衬底100上沉积第一半导体薄膜，通过图案化工艺对第一半导体薄膜进行图案化，形成设置在衬底上的第一半导体层。在一些示例中，第一半导体层的材料可以采用非晶硅(a-Si)、多晶硅(p-Si)、六噻吩或聚噻吩等材料。
图7为图5中形成第一半导体层后的第一显示区域的局部示意图。在一些示例中，如图5至图7所示，第一显示区域的第一半导体层21可以包括：像素电路组中的一个第一像素电路11a的第一晶体管的第一有源层310a、第三晶体管的第三有源层330a、第四晶体管的第四有源层340a、第五晶体管的第五有源层350a、第六晶体管的第六有源层360a、第七晶体管的第七有源层370a和第八晶体管的第八有源层380a、以及另一个第一像素电路11b的第一晶体管的第一有源层310b、第三晶体管的第三有源层330b、第四晶体管的第四有源层340b、第五晶体管的第五有源层350b、第六晶体管的第六有源层360b、第七晶体管的第七有源层370b和第八晶体管的第八有源层380b。
在一些示例中，如图7所示，第一像素电路11a的第一晶体管的第一有源层310a和第一像素电路11b的第一晶体管的第一有源层310b可以关于第一中线OO’对称。第一像素电路11a的第一晶体管的第一有源层310a和第一像素电路11b的第一晶体管的第一有源层310b可以为一体结构。第一像素电路11a的第一晶体管的第一有源层310a和第一像素电路11b的第一晶体管的第一有源层310b可以沿第一方向X延伸，且在第二方向Y上位于第三有源层330a和330b远离第八有源层380a和380b的一侧。
在一些示例中，如图7所示，第一像素电路11a的第三晶体管的第三晶体管330a至第六晶体管的第六有源层360a和第八晶体管的第八有源层380a、与第一像素电路11b的第三晶体管的第三有源层330b至第六晶体管的第六有源层360b和第八晶体管的第八有源层380b可以关于第一中线OO’对称。第一像素电路11a的第七晶体管的第七有源层370a和第二像素电路11b的第七晶体管的第七有源层370b关于第一中线OO’没有完全对称，两者的形状可以类似。第一像素电路11a的第三晶体管的第三有源层330a、第四晶体管的第四有源层340a、第五晶体管的第五有源层350a、第六晶体管的第六有源层360和第七晶体管的第七有源层370a可以为一体结构。第一像素电路11b的第三晶体管的第三有源层330b、第四晶体管的第四有源层340b、第五晶体管的第五有源层350b、第六晶体管的第六有源层360b和第七晶体管的第七有源层370b可以为一体结构。第一像素电路11a的第五晶体管的第五有源层350a和第一像素电路11b的第五晶体管的第五有源层350b可以为一体结构。第一像素电路11a的第八晶体管的第八有源层380a可以位于第七晶体管的第七有源层370a靠近第五晶体管的第五有源层350a的一侧。第一像素电路11b的第八晶体管的第八有源层380b可以位于第七晶体管的第七有源层370b靠近第五晶体管的第五有源层350b的一侧。
在一些示例中，如图7所示，第三有源层330a和330b的形状可以为n字型，第四有源层340a和340b、第五有源层350a和350b、第八有源层380a和380b的形状可以为L字型。第六有源层360a和360b、第七有源层370a和370b的形状可以为I字型。然而，本实施例对此并不限定。
在一些示例中，如图7所示，第一像素电路11a的第一有源层310a可以包括：沟道区3100a、以及位于沟道区3100a相对两侧的第一区3101a和第二区3102a。第一像素电路11b的第一有源层310b可以包括：沟道区3100b、以及位于沟道区3100b相对两侧的第一区3101b和第二区3102b。第一有源层310a的第一区3101a和第一有源层310b的第一区3101b可以相互连接。
在一些示例中，如图7所示，第一像素电路11a的第三有源层330a可以包括：沟道区3300a、以及位于沟道区3300a相对两侧的第一区3301a和第二区3302a。第四有源层340a可以包括：沟道区3400a、以及位于沟道区3400a相对两侧的第一区3401a和第二区3402a。第五有源层350a可以包括：沟道区3500a、以及位于沟道区3500a相对两侧的第一区3501a和第二区3502a。第六有源层360a可以包括：沟道区3600a、以及位于沟道区3600a相对两侧的第一区3601a和第二区3602a。第七有源层370a可以包括：沟道区3700a、以及位于沟道区3700a相对两侧的第一区3701a和第二区3702a。第八有源层380a可以包括：沟道区3800a、以及位于沟道区3800a相对两侧的第一区3801a和第二区3802a。第三有源层330a的第一区3301a、第四有源层340a的第二区3402a和第五有源层350a的第二区3502a可以相互连接。第三有源层330a的第二区3302a和第六有源层360a的第一区3601a可以相互连接。第六有源层360a的第二区3602a与第七有源层370a的第二区3702a可以相互连接。
在一些示例中，如图7所示，第一像素电路11b的第三有源层330b可以包括：沟道区3300b、以及位于沟道区3300b相对两侧的第一区3301b和第二区3302b。第四有源层340b可以包括：沟道区3400b、以及位于沟道区3400b相对两侧的第一区3401b和第二区3402b。第五有源层350b可以包括：沟道区3500b、以及位于沟道区3500b相对两侧的第一区3501b和第二区3502b。第六有源层360b可以包括：沟道区3600b、以及位于沟道区3600b相对两侧的第一区3601b和第二区3602b。第七有源层370b可以包括：沟道区3700b、以及位于沟道区3700b相对两侧的第一区3701b和第二区3702b。第八有源层380b可以包括：沟道区3800b、以及位于沟道区3800b相对两侧的第一区3801b和第二区3802b。第三有源层330b的第一区3301b、第四有源层340b的第二区3402b和第五有源层350b的第二区3502b可以相互连接。第三有源层330b的第二区3302b和第六有源层360b的第一区3601b可以相互连接。第六有源层360b的第二区3602b与第七有源层370b的第二区3702b可以相互连接。第一像素电路11a的第五有源层350a的第一区3501a和第一像素电路11b的第五有源层350b的第一区3501b可以相互连接。
(3)、形成第一导电层。在一些示例中，在形成前述结构的衬底上，依次沉积第一绝缘薄膜和第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，形成第一绝缘层以及设置在第一绝缘层上的第一导电层。
图8为图5中形成第一导电层后的第一显示区域的局部示意图。图9为图8中第一导电层的示意图。在一些示例中，如图5至图9所示，第一显示区域的第一导电层22可以包括：第一扫描线GL1、发光控制线EML、第一复位控制线RST1、第二复位控制线RST2、第一像素电路11a的存储电容的第一电极391a和多个第一类型晶体管的栅极(例如包括第一晶体管31a的栅极、第三晶体管33a至第八晶体管38a的栅极)、第一像素电路11b的存储电容的第一电极391b和多个第一类型晶体管的栅极(例如包括第一晶体管31b的栅极、第三晶体管33b至第八晶体管38b的栅极)。
在一些示例中，如图8和图9所示，第一扫描线GL1、发光控制线EML、第一复位控制线RST1和第二复位控制线RST2可以均沿第一方向X延伸。第一扫描线GL1在第二方向Y上可以位于第一复位控制线RST1和发光控制线EML之间，第二复位控制线RST2可以位于发光控制线EML远离第一扫描线GL1的一侧。
在一些示例中，如图5、图7至图9所示，第一晶体管31a的栅极、第一晶体管31b的栅极以及第一复位控制线RST1可以为一体结构。第一复位控制线RST1在第二方向Y上可以位于第一晶体管31a的第一有源层310a远离第三晶体管33a和33b的一侧。如图9所示，第一复位控制线RST1可以包括沿第一方向X延伸的第一主体500、从第一主体500沿第二方向Y向第一晶体管31a的第一有源层310a一侧凸出的第一凸块501、从第一主体500沿第二方向Y向第一晶体管31b的第一有源层310b一侧凸出的第二凸块502。第一凸块501在衬底的正投影可以与第一晶体管31a的第一有源层310a的沟道区3100a在衬底的正投影存在交叠，第二凸块502在衬底的正投影可以与第一晶体管31b的第一有源层310b的沟道区3100b在衬底的正投影存在交叠。例如，第一凸块501和第二凸块502可以为矩形。第一凸块501可以作为第一晶体管31a的栅极，第二凸块502可以作为第二晶体管31b的栅极。本示例的第一晶体管的排布方式，可以减小第一像素电路11a和11b沿第二方向Y的尺寸，从而节省像素电路占用空间。
在一些示例中，如图5和图8所示，第一像素电路11a的第三晶体管33a的栅极与第一像素电路11a的存储电容的第一电极391a可以为一体结构。第一像素电路11b的第三晶体管33b的栅极与第一像素电路11b的存储电容的第一电极391b可以为一体结构。
在一些示例中，如图8和图9所示，第四晶体管34a的栅极、第四晶体管34b的栅极和第一扫描线GL1可以为一体结构。第五晶体管35a的栅极、第五晶体管35b的栅极、第六晶体管36a的栅极、第六晶体管36b的栅极以及发光控制线EML可以为一体结构。第七晶体管37a的栅极、第七晶体管37b的栅极、第八晶体管38a的栅极、第八晶体管38b的栅极以及第二复位控制线RST2可以为一体结构。
在一些示例中，形成第一导电层后，可以利用第一导电层作为遮挡，对第一半导体层进行导体化处理，被第一导电层遮挡区域的第一半导体层形成多个晶体管的沟道区，未被第一导电层遮挡区域的第一半导体层被导体化，即第一类型晶体管的有源层的第一区和第二区均被导体化。
(4)、形成第二导电层。在一些示例中，在形成前述结构的衬底上，依次沉积第二绝缘薄膜和第二导电薄膜，通过图案化工艺对第二导电薄膜进行图案化，形成第二绝缘层以及设置在第二绝缘层上的第二导电层。
图10为图5中形成第二导电层后的第一显示区域的局部示意图。在一些示例中，如图5至图10所示，第一显示区域的第二导电层23可以包括：第一像素电路11a的存储电容的第二电极392a、第一像素电路11b的存储电容的第二电极392b、以及第二扫描辅助线GL2’。第二扫描辅助线GL2’可以沿第一方向X延伸。第二扫描辅助线GL2’在衬底的正投影可以位于第一扫描线GL1在衬底的正投影靠近第一晶体管的一侧。第二扫描辅助线GL2’在衬底的正投影与第一扫描线GL1在衬底的正投影可以没有交叠。
在一些示例中，如图8和图10所示，第一像素电路11a的存储电容的第二电极392a与第一电极391a在衬底的正投影可以存在交叠，第一像素电路11b的存储电容的第二电极392b与第一电极391b在衬底的正投影可以存在交叠。第一像素电路11a的存储电容的第二电极392a和第一像素电路11b的存储电容的第二电极392b可以为一体结构。例如，该一体结构的形状可以大致为U字型。
(5)、形成第二半导体层。在一些示例中，在形成前述图案的衬底上，依次沉积第三绝缘薄膜和第二半导体薄膜，通过图案化工艺对第二半导体薄膜进行图案化，形成第三绝缘层以及设置在第三绝缘层上的第二半导体层。在一些示例中，第二半导体层的材料可以为IGZO。
图11为图5中形成第二半导体层后的第一显示区域的局部示意图。在一些示例中，如图5至图11所示，第一显示区域的第二半导体层24可以包括：第一像素电路11a和11b的第二类型晶体管的有源层(例如，第一像素电路11a的第二晶体管的第二有源层320a、第一像素电路11b的第二晶体管的第二有源层320b)。第二有源层320a可以包括：沟道区3200a、以及位于沟道区3200a相对两侧的第一区3201a和第二区3202a。第二有源层320b可以包括：沟道区3200b、以及位于沟道区3200b相对两侧的第一区3201b和第二区3202b。第二扫描辅助线GL2’在衬底的正投影可以覆盖第二有源层320a的沟道区3200a和第八有源层320b的沟道区3200b在衬底的正投影。第二扫描辅助线GL2’可以作为第二晶体管的底栅，还可以为第二晶体管的沟道区遮光，以避免影响第二晶体管的性能。
(6)、形成第三导电层。在一些示例中，在形成前述图案的衬底上，依次沉积第四绝缘薄膜和第三导电薄膜，通过图案化工艺对第三导电薄膜进行图案化，形成第四绝缘层以及设置在第四绝缘层上的第三导电层。
图12为图5中形成第三导电层后的第一显示区域的局部示意图。图13为图12中第三导电层的示意图。在一些示例中，如图5至图13所示，第一显示区域的第三导电层25可以包括：第一像素电路的第二类型晶体管的栅极(例如包括第二晶体管32a的栅极、第二晶体管32b的栅极)、第二扫描线GL2、第一初始信号线INIT1、第三初始信号线INIT3。其中，第二扫描线GL2、第一初始信号线INIT1、第三初始信号线INIT3可以均沿第一方向X延伸。第二扫描线GL2在衬底的正投影与第二扫描辅助线GL2’在衬底的正投影可以存在交叠。第二晶体管32a的栅极、第二晶体管32b的栅极以及第二扫描线GL2可以为一体结构。例如，第二扫描线GL2和第二扫描辅助线GL2’可以配置为传输第二扫描信号。第二扫描线GL2和第二扫描辅助线GL2’可以在周边区域电连接。然而，本实施例对此并不限定。
在一些示例中，如图8至图13所示，第一初始信号线INIT1可以包括沿第一方向X延伸的第二主体510、以及从第二主体510沿第二方向Y向第二扫描线GL2一侧延伸的第三凸块511。第三凸块511在衬底的正投影与第一复位控制线RST1的第一凸块501和第二凸块502在衬底的正投影可以没有交叠，第三凸块511在第一方向X上可以位于第一凸块501远离第二凸块502的一侧。第一初始信号线INIT1的第二主体510和第一复位控制线RST1的第一主体500在衬底的正投影可以存在交叠，例如，第二主体510在衬底的正投影可以覆盖第一主体500在衬底的正投影。本示例通过第一初始信号线INIT1和第一复位控制线RST1的交叠设计，可以节省走线占用空间，有利于改善第一显示区域的光透过率。
在一些示例中，如图8至图13所示，第三初始信号线INIT3在衬底的正投影与发光控制线EML在衬底的正投影可以存在交叠。在本示例中，前述的第一信号线可以为发光控制线EML。本示例通过第三初始信号线INIT3和发光控制线EML的交叠设计，可以节省走线占用空间，有利于改善第一显示区域的光透过率。然而，本实施例对此并不限定。在另一些示例中，第一信号线可以为第二复位控制线RST2。第三初始信号线在衬底的正投影可以与第二复位控制线在衬底的正投影存在交叠。
(7)、形成第五绝缘层。在一些示例中，在形成前述图案的衬底上沉积第五绝缘薄膜，通过图案化工艺对第五绝缘薄膜进行图案化，形成第五绝缘层。
图14为图5中形成第五绝缘层后的第一显示区域的局部示意图。在一些示例中，如图5至图14所示，第一显示区域的第五绝缘层105可以开设有多个过孔，例如可以包括暴露出第一半导体层21表面的第一类型过孔、暴露出第一导电层22表面的第二类型过孔、暴露出第二导电层23表面的第三类型过孔、暴露出第二半导体层24表面的第四类型过孔、以及暴露出第三导电层25表面的第五类型过孔。例如，第四类型过孔和第五类型过孔可以通过一次图案化工艺形成，第一类型过孔、第二类型过孔和第三类型过孔可以通过一次图案化工艺形成。
在一些示例中，第一类型过孔内的第五绝缘层105、第四绝缘层104、第三绝缘层103、第二绝缘层102和第一绝缘层101可以被去掉，例如，第一类型过孔可以包括：第一过孔V1至第十八过孔V18。第二类型过孔内的第五绝缘层105、第四绝缘层104、第三绝缘层103和第二绝缘层102可以被去掉，例如，第二类型过孔可以包括第二十一过孔V21和第二十二过孔V22。第三类型过孔内的第五绝缘层105、第四绝缘层104和第三绝缘层103可以被去掉，例如第三类型过孔可以包括第二十三过孔V23。第四类型过孔内的第五绝缘层105和第四绝缘层104可以被去掉，例如第四类型过孔可以包括第三十一过孔V31至第三十四过孔V34。第五类型过孔内的第五绝缘层105可以被去掉，例如第五类型过孔可以包括第三十五过孔V35至第三十七过孔V37。第三十五过孔V35可以暴露出第一初始信号线INIT1的第三凸块511的表面。第三十六过孔V36和第三十七过孔V37可以暴露出第三初始信号线INIT3的表面。
(8)、形成第四导电层。在一些示例中，在形成前述图案的衬底上沉积第四导电薄膜，通过图案化工艺对第四导电薄膜进行图案化，在第五绝缘层上形成第四导电层。
图15为图5中形成第四导电层后的第一显示区域的局部示意图。图16为图15中的第四导电层的示意图。在一些示例中，如图5至图16所示，第一显示区域的第四导电层26可以包括：第二初始信号线INIT2a和INIT2b、多个连接电极(例如包括第一连接电极411至第十四连接电极424)。
在一些示例中，如图5至图16所示，第二初始信号线INIT2a和INIT2b可以均沿第二方向Y延伸。第二初始信号线INIT2a可以通过第六过孔V6与第一像素电路11a的第七晶体管37a的第七有源层370a的第一区3701a电连接。第二初始信号线INIT2b可以通过第十四过孔V14与第一像素电路11b的第七晶体管37b的第七有源层370b的第一区3701b电连接。在本示例中，第二初始信号线INIT2a和INIT2b可以沿第二方向Y延伸，且在第一方向X上没有连通，可以减少沿第一方向X延伸的走线数目，从而有利于节省空间。
在一些示例中，如图5至图16所示，第一连接电极411可以通过第一过孔V1与第一像素电路11a的第一晶体管31a的第一有源层310a的第一区3101a电连接，还可以通过第三十五过孔V35与第一初始信号线INIT1电连接。在本示例中，第一像素电路11a的第一晶体管31a的第一有源层310a和第一像素电路11b的第一晶体管31b的第一有源层310b为一体结构，利用第一连接电极411可以同时实现第一初始信号线INIT1与第一像素电路11a和11b的电连接。第二连接电极412可以通过第二过孔V2与第一像素电路11a的第五晶体管35a的第五有源层350a的第一区3501a电连接，还可以通过第二十三过孔V23与第一像素电路11a的存储电容的第二电极392a电连接。在本示例中，第一像素电路11a的第五晶体管35a的第五有源层350a和第一像素电路11b的第五晶体管35b的第五有源层350b为一体结构，存储电容的第二电极392a和392b为一体结构，后续利用第二连接电极可以同时实现第一电源线与第一像素电路11a和11b的电连接。第三连接电极413可以通过第三过孔V3与第一像素电路11a的第一晶体管31a的第一有源层310a的第二区3102a电连接，还可以通过第四过孔V4与第六晶体管36a的第六有源层360a的第一区3601a电连接，还可以通过第三十二过孔V32与第二晶体管32a的第二有源层320a的第二区3202a电连接。第四连接电极414可以通过第三十一过孔V31与第二晶体管32a的第二有源层320a的第一区3201a电连接，还可以通过第二十一过孔V21与第三晶体管33a的栅极电连接。第五连接电极415可以通过第九过孔V9与第四晶体管34a的第四有源层340a的第一区3401a电连接。第六连接电极416可以通过第十过孔V10与第四晶体管34的第四有源层340a的第二区3402a电连接，还可以通过第八过孔V8与第八晶体管38a的第八有源层380a的第二区3802a电连接。第七连接电极417可以通过第七过孔V7与第八晶体管38a的第八有源层380a的第一区3801a电连接，还可以通过第三十六过孔V36与第三初始信号线INIT3电连接。第八连接电极418可以通过第五过孔V5与第六晶体管36a的第六有源层360a的第二区3602a电连接。第九连接电极419可以通过第十五过孔V15与第一像素电路11b的第四晶体管34b的第四有源层340b的第一区3401b电连接。第十连接电极420可以通过第二十二过孔V22与第一像素电路11b的第三晶体管33b的栅极电连接，还可以通过第三十三过孔V33与第二晶体管32b的第二有源层320b的第一区3201b电连接。第十一连接电极421可以通过第十一过孔V11与第一晶体管31b的第一有源层310b的第二区3102b电连接，还可以通过第十二过孔V12与第六晶体管36b的第六有源层360b的第一区3601b电连接，还可以通过第三十四过孔V34与第二晶体管32b的第二有源层320b的第二区3202b电连接。第十二连接电极422可以通过第十七过孔V17与第八晶体管38b的第八有源层380b的第一区3801b电连接，还可以通过第三十七过孔V37与第三初始信号线INIT3电连接。第十三连接电极423可以通过第十八过孔V18与第八晶体管38b的第八有源层380b的第二区3802b电连接，还可以通过第十六过孔V16与第四晶体管34b的第四有源层340b的第二区3402b电连接。第十四连接电极424可以通过第十三过孔V13与第六晶体管36b的第六有源层360b的第二区3602b电连接。
在本示例中，可以利用第七连接电极417实现第一像素电路11a的第八晶体管38a和第三初始信号线INIT3的电连接，利用第十二连接电极422实现第一像素电路11b的第八晶体管38b和第三初始信号线INIT3的电连接。第七连接电极417和第十二连接电极422在衬底的正投影位于第二复位控制线RST2靠近第三晶体管的一侧，即第八晶体管与第三初始信号线INIT3的连接位置位于第二复位控制线RST2靠近第三晶体管的一侧。如此一来，可以减小第一像素电路沿第二方向Y的尺寸，从而有利于改善第一显示区域的光透过率。
(9)、形成第六绝缘层和第七绝缘层。在一些示例中，在形成前述图案的衬底上沉积第六绝缘薄膜，随后涂覆第七绝缘薄膜，通过图案化工艺对第七绝缘薄膜和第六绝缘薄膜进行图案化，形成第六绝缘层和第七绝缘层。
图17为图5中形成第七绝缘层后的第一显示区域的局部示意图。在一些示例中，如图5至图17所示，第一显示区域的第七绝缘层107可以开设有多个过孔，例如可以包括第四十一过孔V41至第四十五过孔V45。第四十一过孔V41至第四十五过孔V45内的第七绝缘层107和第六绝缘层106可以被去掉。第四十一过孔V41可以暴露出第八连接电极418的表面，第四十二过孔V42可以暴露出第五连接电极415的表面，第四十三过孔V43可以暴露出第九连接电极419的表面，第四十四过孔V44可以暴露出第十四连接电极424的表面，第四十五过孔V45可以暴露出第二连接电极412的表面。
(10)、形成第五导电层。在一些示例中，在形成前述图案的衬底上沉积第五导电薄膜，通过图案化工艺对第五导电薄膜进行图案化，在第七绝缘层上形成第五导电层。
图18为图5中第五导电层的示意图。在一些示例中，如图5至图18所示，第一显示区域的第五导电层27可以包括：第一电源线PL1、第一数据线DLa、第二数据线DLb、第一阳极连接电极431和第二阳极连接电极432。第一电源线PL1可以通过第四十五过孔V45与第二连接电极412电连接，从而实现给第一像素电路11a和11b提供第一电压信号。第一数据线DLa可以通过第四十二过孔V42与第五连接电极415电连接，从而实现给第一像素电路11a提供数据信号。第二数据线DLb可以通过第四十三过孔V43与第九连接电极419电连接，从而实现给第一像素电路11b提供数据信号。第一阳极连接电极431可以通过第四十一过孔V41与第八连接电极418电连接，第一阳极连接电极431后续可以与第一发光元件的阳极电连接。第二阳极连接电极432可以通过第四十四过孔V44与第十四连接电极424电连接，第二阳极连接电极432后续可以与第一发光元件的阳极电连接。
在一些示例中，如图18所示，第一数据线DLa和第二数据线DLb可以沿第一方向X位于第一电源线PL1的相对两侧。第一数据线DLa和第一电源线PL1可以相邻，第二数据线DLb和第一电源线PL1可以相邻。
(11)、依次形成第八绝缘层、透明连接层、发光结构层和封装结构层。
在一些示例中，在形成前述图案的衬底上涂覆第八绝缘薄膜，通过图案化工艺对第八绝缘薄膜进行图案化，形成第八绝缘层。随后，沉积透明导电层，通过图案化工艺形成透明连接层，透明连接层可以包括连接相邻显示岛区内的第一像素电路的透明连接线。随后，涂覆第九绝缘薄膜，形成第九绝缘层。
在一些示例中，在形成前述图案的衬底上沉积阳极薄膜，通过图案化工艺对阳极薄膜进行图案化，形成阳极层。随后，涂覆像素定义薄膜，通过掩膜、曝光和显影工艺形成像素定义层。像素定义层可以形成有暴露出阳极层的多个像素开口。在前述形成的像素开口内形成有机发光层，有机发光层与阳极层连接。随后，沉积阴极薄膜，通过图案化工艺对阴极薄膜进行图案化，形成阴极图案，阴极与有机发光层连接。随后，在阴极上形成封装层，封装层可以包括无机材料/有机材料/无机材料的叠层结构。
在一些示例中，第一导电层22、第二导电层23、第三导电层25、第四导电层26和第五导电层27可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。第一绝缘层101、第二绝缘层102、第三绝缘层103、第四绝缘层104、第五绝缘层105和第六绝缘层106可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。第七绝缘层107、第八绝缘层和第九绝缘层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。像素定义层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。阳极层可以采用金属等反射材料，阴极可以采用透明导电材料。然而，本实施例对此并不限定。
本实施例的显示基板的结构及其制备过程仅仅是一种示例性说明。在一些示例性实施方式中，可以根据实际需要变更相应结构以及增加或减少构图工艺。本示例性实施例的制备工艺可以利用目前成熟的制备设备即可实现，可以很好地与现有制备工艺兼容，工艺实现简单，易于实施，生产效率高，生产成本低，良品率高。
在一些示例性实施方式中，第二显示区的第二像素电路的结构可以与第一像素电路的结构大致相同，第二显示区的第二发光元件的结构和排布可以与第一发光元件的结构和排布大致相同，故于此不再赘述。
在另一些示例中，本实施例的显示基板可以适应于非FDC方案的显示基板。例如，显示基板的显示区域的像素电路均采用如前述实施例的像素电路的排布和版图设计，以改善显示区域的光透过率。
图19为本公开至少一实施例的第一显示区域的另一局部示意图。图20为图19中形成第四导电层后的第一显示区域的局部示意图。图21为图20中的第四导电层的示意图。
在一些示例中，如图19至图21所示，第二初始信号线INIT2a和INIT2b可以通过沿第一方向X延伸的初始连接线441电连接。例如，第二初始信号线INIT2a和INIT2b和初始连接线441可以为一体结构。通过电连接沿第一方向X延伸的初始连接线441和沿第二方向Y延伸的第二初始信号线可以实现传输第二初始信号的网状结构，从而提高第二初始信号的传输稳定性和均一性。
在一些示例中，如图20和图21所示，初始连接线441在衬底的正投影与第一初始信号线INIT1在衬底的正投影可以存在交叠。例如，初始连接线441在衬底的正投影与第一初始信号线INIT1在衬底的正投影可以部分交叠。如此一来，可以减少走线占用空间，有利于改善第一显示区域的光透过率。
关于本实施例的显示基板的其余结构可以参照前述实施例的说明，故于此不再赘述。
本公开至少一实施例还提供一种显示装置，包括如上所述的显示基板。
图22为本公开至少一实施例的显示装置的示意图。如图22所示，本实施例提供一种显示装置，包括：显示基板91以及位于远离显示基板91的显示结构层的出光侧的感光传感器92。感光传感器92在显示基板91上的正投影与第一显示区域A1存在交叠。
在一些示例性实施方式中，显示基板91可以为柔性OLED显示基板、QLED显示基板、Micro-LED显示基板、或者Mini-LED显示基板。显示装置可以为：OLED显示器、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件，本公开实施例并不以此为限。
本公开中的附图只涉及本公开涉及到的结构，其他结构可参考通常设计。在不冲突的情况下，本公开的实施例即实施例中的特征可以相互组合以得到新的实施例。本领域的普通技术人员应当理解，可以对本公开的技术方案进行修改或者等同替换，而不脱离本公开技术方案的精神和范围，均应涵盖在本公开的权利要求的范围当中。

Claims (19)

1.一种显示基板，其特征在于，包括：
衬底，至少包括第一显示区域；
至少一个像素电路组，位于所述第一显示区域；所述像素电路组包括在第一方向相邻的两个第一像素电路；
多条数据线，与所述至少一个像素电路组电连接，被配置为向所述至少一个像素电路组提供数据信号，所述多条数据线包括第一数据线和第二数据线；
第一电源线，与所述至少一个像素电路组电连接，被配置为向所述至少一个像素电路组提供电源信号；
所述像素电路组中的一个第一像素电路与所述第一数据线电连接，所述像素电路组中的另一个第一像素电路与所述第二数据线电连接；所述第一数据线、所述第二数据线和所述第一电源线均沿第二方向延伸，所述第一方向与所述第二方向交叉；
所述第一数据线和所述第二数据线沿所述第一方向分别位于所述第一电源线的相对两侧，且所述第一数据线和所述第二数据线均与所述第一电源线相邻；所述像素电路组中的两个第一像素电路分别位于所述第一电源线的两侧。
2.根据权利要求1所述的显示基板，其特征在于，所述像素电路组中的两个第一像素电路关于所述第一电源线大致对称。
3.根据权利要求1所述的显示基板，其特征在于，所述显示基板还包括：第一初始信号线和第一复位控制线；所述第一像素电路至少包括：驱动晶体管以及第一晶体管，所述第一晶体管的第一极与所述第一初始信号线电连接，所述第一晶体管的第二极与所述驱动晶体管的第二极电连接，所述第一晶体管的栅极与所述第一复位控制线电连接；
所述第一像素电路的第一晶体管的有源层沿所述第一方向延伸，且所述第一晶体管的栅极沿所述第二方向延伸。
4.根据权利要求3所述的显示基板，其特征在于，所述第一复位控制线沿所述第一方向延伸，并与所述像素电路组的两个第一像素电路的第一晶体管的栅极为一体结构；所述第一复位控制线在所述第二方向上位于所述两个第一像素电路的第一晶体管的有源层远离所述驱动晶体管的一侧。
5.根据权利要求3所述的显示基板，其特征在于，所述第一初始信号线沿所述第一方向延伸，所述第一初始信号线在所述衬底的正投影与所述第一复位控制线在所述衬底的正投影存在交叠。
6.根据权利要求5所述的显示基板，其特征在于，所述第一初始信号线位于所述第一复位控制线远离所述衬底的一侧。
7.根据权利要求3所述的显示基板，其特征在于，所述像素电路组中的两个第一像素电路的第一晶体管的有源层为一体结构。
8.根据权利要求7所述的显示基板，其特征在于，所述显示基板还包括第一连接电极，所述像素电路组中的两个第一像素电路的第一晶体管的有源层通过同一个第一过孔与所述第一连接电极电连接，所述第一连接电极与所述第一初始信号线电连接。
9.根据权利要求3至8中任一项所述的显示基板，其特征在于，所述显示基板还包括沿所述第二方向延伸的多条第二初始信号线，所述第一像素电路与所述第二初始信号线电连接；所述像素电路组中的一个第一像素电路所电连接的第二初始信号线位于所述第一数据线远离所述第一电源线的一侧，另一个第一像素电路所电连接的第二初始信号线位于所述第二数据线远离所述第一电源线的一侧。
10.根据权利要求9所述的显示基板，其特征在于，所述显示基板还包括：沿所述第一方向延伸的初始连接线，所述初始连接线与所述多条第二初始信号线电连接，所述初始连接线在所述衬底的正投影与所述第一像素电路电连接的第一初始信号线在所述衬底的正投影存在交叠。
11.根据权利要求10所述的显示基板，其特征在于，所述初始连接线和所述多条第二初始信号线为一体结构，所述初始连接线位于所述第一初始信号线远离所述衬底的一侧。
12.根据权利要求9所述的显示基板，其特征在于，所述第一电源线、所述第一数据线和所述第二数据线为同层结构，所述第一电源线位于所述多条第二初始信号线远离所述衬底的一侧。
13.根据权利要求3所述的显示基板，其特征在于，所述显示基板还包括第三初始信号线和第一信号线，所述第一像素电路还与所述第三初始信号线和所述第一信号线电连接，所述第三初始信号线和所述第一信号线均沿所述第一方向延伸；
所述第三初始信号线在所述衬底的正投影与所述第一信号线在所述衬底的正投影存在交叠，所述第三初始信号线位于所述第一信号线远离所述衬底的一侧。
14.根据权利要求13所述的显示基板，其特征在于，所述显示基板还包括：第二复位控制线；所述第一像素电路还包括：第八晶体管，所述第八晶体管的第一极与所述第三初始信号线电连接，所述第八晶体管的第二极与所述驱动晶体管的第一极电连接，所述第八晶体管的栅极与所述第二复位控制线电连接；
所述第八晶体管与所述第三初始信号线的连接位置位于所述第二复位控制线靠近所述驱动晶体管的一侧。
15.根据权利要求13所述的显示基板，其特征在于，所述第一像素电路还包括：第五晶体管和存储电容；所述第五晶体管的第一极与所述第一电源线电连接，所述第五晶体管的第二极与所述驱动晶体管的第一极电连接，所述第五晶体管的栅极与发光控制线电连接；所述存储电容的第一电极与所述驱动晶体管的栅极电连接，所述存储电容的第二电极与所述第一电源线电连接；所述像素电路组中的两个第一像素电路的第五晶体管的有源层为一体结构，所述两个第一像素电路的存储电容的第二电极为一体结构。
16.根据权利要求15所述的显示基板，其特征在于，所述显示基板还包括：第二连接电极；所述像素电路组中的两个第一像素电路的第五晶体管的有源层、以及所述两个第一像素电路的存储电容的第二电极均与所述第二连接电极电连接；所述第二连接电极与所述第一电源线电连接。
17.根据权利要求1所述的显示基板，其特征在于，所述第一显示区域包括：彼此隔开的多个显示岛区、以及位于相邻显示岛区之间的透光区；所述多个显示岛区中的至少一个显示岛区包括：所述至少一个像素电路组和至少一个第一发光元件；所述像素电路组中的第一像素电路与所述至少一个第一发光元件电连接，所述第一像素电路被配置为驱动所述至少一个第一发光元件发光；相邻显示岛区内的第一像素电路通过透明连接线电连接。
18.根据权利要求17所述的显示基板，其特征在于，所述显示基板还包括：位于第一显示区域至少一侧的第二显示区域，所述第二显示区域包括：设置在所述衬底上的多个第二像素电路和多个第二发光元件，所述多个第二像素电路中的至少一个第二像素电路与所述多个第二发光元件中的至少一个第二发光元件电连接，所述至少一个第二像素电路被配置为驱动所述至少一个第二发光元件发光；所述第一显示区域的光透过率大于所述第二显示区域的光透过率。
19.一种显示装置，其特征在于，包括如权利要求1至18中任一项所述的显示基板、以及位于所述显示基板的非显示面一侧的传感器，所述传感器在所述显示基板的正投影与所述显示基板的第一显示区域存在交叠。
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