KR101534009B1 - 박막 트랜지스터 표시판과 그 제조 방법 및 박막 트랜지스터 표시판을 갖는 표시 장치 - Google Patents

박막 트랜지스터 표시판과 그 제조 방법 및 박막 트랜지스터 표시판을 갖는 표시 장치 Download PDF

Info

Publication number
KR101534009B1
KR101534009B1 KR1020080102970A KR20080102970A KR101534009B1 KR 101534009 B1 KR101534009 B1 KR 101534009B1 KR 1020080102970 A KR1020080102970 A KR 1020080102970A KR 20080102970 A KR20080102970 A KR 20080102970A KR 101534009 B1 KR101534009 B1 KR 101534009B1
Authority
KR
South Korea
Prior art keywords
electrode
gate
semiconductor
drain electrode
source electrode
Prior art date
Application number
KR1020080102970A
Other languages
English (en)
Other versions
KR20100043785A (ko
Inventor
추병권
최준후
조규식
박승규
박용환
문상호
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020080102970A priority Critical patent/KR101534009B1/ko
Priority to US12/466,100 priority patent/US8860032B2/en
Publication of KR20100043785A publication Critical patent/KR20100043785A/ko
Application granted granted Critical
Publication of KR101534009B1 publication Critical patent/KR101534009B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1296—Multistep manufacturing methods adapted to increase the uniformity of device parameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Nonlinear Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 기판, 상기 기판 위에 형성된 제1 게이트 전극및 제2 게이트 전극, 상기 제1 및 제2 게이트 전극 위에 형성된 게이트 절연막, 상기 게이트 절연막 위에 형성되며 상기 제1 게이트 전극과 중첩하는 제1 반도체 및 상기 제2 게이트 전극과 중첩하는 제2 반도체, 상기 제1 반도체 위에 형성되어 있으며, 서로 이격되어 마주하는 제1 소스 전극 및 제1 드레인 전극, 상기 제2 반도체 위에 형성되며 상기 제1 드레인 전극과 연결된 제2 소스 전극 및 상기 제2 소스 전극과 이격되어 마주하는 제2 드레인 전극, 및 상기 제2 드레인 전극과 전기적으로 연결되어있는 화소 전극을 포함하는 박막 트랜지스터 표시판, 이의 제조 방법 및 이를 갖는 표시 장치에 관한 것이다.
식각 방지막, 제1 반도체, 제2 반도체, 스위칭 트랜지스터, 유기 발광 표시 장치.

Description

박막 트랜지스터 표시판과 그 제조 방법 및 박막 트랜지스터 표시판을 갖는 표시 장치{THIN FILM TRANSISTOR SUBSTRATE, METHOD OF MANUFACTURING THE SAME, AND DISPLAY APPARATUS HAVING THE SAME}
본 발명은 박막 트랜지스터 표시판과 그 제조 방법 및 박막 트랜지스터 표시판을 갖는 표시 장치에 관한 것이다.
박막 트랜지스터 표시판은 기판 위에 복수개의 박막 트랜지스터가 형성된 것이다. 박막 트랜지스터는 기판 위에 구비되는 배선들을 통해 제공되는 신호들을 스위칭하는 역할을 하며 화상 신호를 제어하여 화상을 표시할 수 있다.
일반적으로, 박막 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극, 및 채널 영역을 정의하는 반도체를 포함한다. 박막 트랜지스터는 소스 전극 및 드레인 전극과 게이트 전극간의 간격에 따라 그 스위칭 특성이 달라진다.
하지만, 박막 트랜지스터 표시판에 형성된 복수개의 박막 트랜지스터는 각각 소스 전극 및 드레인 전극과 게이트 전극간의 간격이 서로 달라 정확한 화상을 표시하는데 어려움이 있었다.
본 발명의 목적은, 박막 트랜지스터의 스위칭 특성 편차가 개선된 박막 트랜지스터 표시판, 그 제조 방법 및 이를 갖는 표시 장치를 제공하는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 형성되어 있는 제1 게이트 전극 및 제2 게이트 전극, 상기 제1 및 제2 게이트 전극 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있으며 상기 제1 게이트 전극과 중첩하는 제1 반도체 및 상기 제2 게이트 전극과 중첩하는 제2 반도체, 상기 제1 반도체 위에 형성되어 있으며, 서로 이격되어 마주하는 제1 소스 전극 및 제1 드레인 전극, 상기 제2 반도체 위에 형성되어 있으며, 상기 제1 드레인 전극과 연결되어 있는 제2 소스 전극 및 상기 제2 소스 전극과 이격되어 마주하는 제2 드레인 전극 및 상기 제2 드레인 전극과 전기적으로 연결되어있는 화소 전극을 포함한다.
상기 제1 반도체 및 제2 반도체는 위에 형성된 식각 방지막을 더 포함할 수 있다.
상기 제1 반도체 및 제2 반도체는 다결정 실리콘일 수 있다.
상기 제1, 제2 소스 전극 및 상기 제1, 제2 드레인 전극의 일부분이 상기 식각 방지막과 중첩되어 있을 수 있다.
상기 제1 소스 전극 및 상기 제1 드레인 전극의 일부분이 상기 제1 게이트 전극과 중첩되어 있으며, 상기 제2 소스 전극 및 상기 제2 드레인 전극의 일부분이 상기 제2 게이트 전극과 중첩되어 있을 수 있다.
상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제1 게이트 전극과 일정 간격 떨어져 있는 평면 형상을 가지며, 상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제2 게이트 전극과 일정 간격 떨어져 있는 평면 형상을 갖을 수 있다.
상기 제1 소스 전극 및 상기 제1 드레인 전극과 상기 제1 반도체 사이 그리고 상기 제2 소스 전극 및 상기 제2 드레인 전극과 상기 제2 반도체 사이에 형성된 오믹 컨택층을 더 포함할 수 있다.
상기 오믹 컨택층과 상기 제1, 제2 소스 전극 및 상기 제1, 제2 드레인 전극과 동일 평면 형상을 가질 수 있다.
상기 제1 게이트 전극에 대한 상기 제1 소스 전극과 제1 드레인 전극의 위치는 상기 제2 게이트 전극에 대한 상기 제2 소스 전극과 제2 드레인 전극의 위치와 서로 반대일 수 있다.
상기 제1 및 제2 게이트 전극, 제1 및 제2 소스 전극, 제1 및 제2 드레인 전극은 상기 제1 소스 전극, 제1 게이트 전극, 제1 드레인 전극, 제2 드레인 전극, 제2 게이트 전극, 제2 소스 전극의 순서로 나타나도록 배치될 수 있다.
본 발명의 한 실시예에 따른 유기 발광 표시 장치는 기판, 상기 기판 위에 형성된 제1 게이트 전극 및 제2 게이트 전극, 상기 제1 및 제2 게이트 전극 위에 형성된 게이트 절연막, 상기 게이트 절연막 위에 형성되며 상기 제1 게이트 전극과 중첩하는 제1 반도체 및 상기 제2 게이트 전극과 중첩하는 제2 반도체, 상기 제1 반도체 위에 형성되어 있으며, 서로 이격되어 마주하는 제1 소스 전극 및 제1 드레 인 전극, 상기 제2 반도체 위에 형성되며 상기 제1 드레인 전극과 연결된 제2 소스 전극 및 상기 제2 소스 전극과 이격되어 마주하는 제2 드레인 전극, 상기 제2 드레인 전극과 전기적으로 연결되어있는 구동 트랜지스터, 및 상기 구동 트랜지스터와 전기적으로 연결되어 있는 화소 전극을 포함한다.
상기 제1 게이트 전극에 대한 상기 제1 소스 전극과 제1 드레인 전극의 위치는 상기 제2 게이트 전극에 대한 상기 제2 소스 전극과 제2 드레인 전극의 위치와 서로 반대일 수 있다.
상기 제1 및 제2 게이트 전극, 제1 및 제2 소스 전극, 제1 및 제2 드레인 전극은 상기 제1 소스 전극, 제1 게이트 전극, 제1 드레인 전극, 제2 드레인 전극, 제2 게이트 전극, 제2 소스 전극의 순서로 나타나도록 배치될 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 제1 게이트 전극 및 제2 게이트 전극을 형성하는 단계, 상기 제1 및 제2 게이트 전극 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 상기 제1 게이트 전극 및 상기 제2 게이트 전극에 각각 대응하는 제1 반도체 및 제2 반도체를 형성하는 단계, 상기 제1 반도체 위에 제1 소스 전극 및 제1 드레인 전극을 형성하고, 상기 제2 반도체 위에 상기 제1 드레인 전극과 연결되도록 제2 소스 전극을 형성하고, 상기 제2 반도체 위에 상기 제2 소스 전극과 마주하도록 제2 드레인 전극을 형성하는 단계, 및 상기 제2 드레인 전극과 전기적으로 연결되도록 화소 전극을 형성하는 단계를 포함한다.
상기 제1 반도체 및 제2 반도체 위에 식각 방지막을 형성하는 단계를 더 포 함할 수 있다.
상기 제1 소스 전극 및 상기 제1 드레인 전극과 상기 제1 반도체 사이 그리고 상기 제2 소스 전극 및 상기 제2 드레인 전극과 상기 제2 반도체 사이에 오믹 컨택층을 형성하는 단계를 더 포함할 수 있다.
상기 오믹 컨택층과 상기 제1, 제2 소스 전극 및 상기 제1, 제2 드레인 전극은 동일 사진 공정으로 형성될 수 있다.
상기 제1 게이트 전극에 대한 상기 제1 소스 전극과 제1 드레인 전극의 위치는 상기 제2 게이트 전극에 대한 상기 제2 소스 전극과 제2 드레인 전극의 위치와 서로 반대일 수 있다.
상기 제1 및 제2 게이트 전극, 제1 및 제2 소스 전극, 제1 및 제2 드레인 전극은 상기 제1 소스 전극, 제1 게이트 전극, 제1 드레인 전극, 제2 드레인 전극, 제2 게이트 전극, 제2 소스 전극의 순서로 나타나도록 배치될 수 있다.
본 발명의 실시예에 따르면 표시 장치에 사용되는 박막 트랜지스터의 스위칭 특성 편차를 개선할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 포함하는 유기 발광 표시 장치에 대하여 도 1을 참고로 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 유기 발광 표시 장치의 등가 회로도이다.
도 1을 참고하면, 본 실시예에 따른 유기 발광 표시 장치는 복수의 신호선(121, 171, 172)과 이들에 연결되어 있으며 대략 행렬(matrix)의 형태로 배열된 복수의 화소(PX)를 포함한다.
신호선은 게이트 신호(또는 주사 신호)를 전달하는 복수의 게이트선(gate line)(121), 데이터 신호를 전달하는 복수의 데이터선(data line)(171) 및 구동 전압을 전달하는 복수의 구동 전압선(driving voltage line)(172)을 포함한다. 게이트선(121)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(171)과 구동 전압선(172)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.
각 화소(PX)는 두 개의 스위칭 트랜지스터(switching transistor)(Qs1, Qs2), 구동 트랜지스터(driving transistor)(Qd) 및 유기 발광 다이오드(organic light emitting diode, OLED)(LD)를 포함한다.
스위칭 트랜지스터(Qs1, Qs2)는 각각 제어 단자(control terminal), 입력 단자(input terminal) 및 출력 단자(output terminal)를 가진다. 제1 스위칭 트랜지스터(Qs1)의 제어 단자는 게이트선(121)에 연결되어 있고, 입력 단자는 데이터선(171)에 연결되어 있으며, 출력 단자는 제2 스위칭 트랜지스터(Qs2)의 입력 단자에 연결되어 있다. 제2 스위칭 트랜지스터(Qs2)의 제어 단자는 게이트선(121)에 연결되어 있고, 출력 단자는 구동 트랜지스터(Qd)에 연결되어 있다. 스위칭 트랜지스터(Qs1, Qs2)는 게이트선(121)에 인가되는 주사 신호에 응답하여 데이터선(171)에 인가되는 데이터 신호를 구동 트랜지스터(Qd)에 전달한다.
구동 트랜지스터(Qd) 또한 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 제2 스위칭 트랜지스터(Qs2)의 출력 단자에 연결되어 있고, 입력 단자는 구동 전압선(172)에 연결되어 있으며, 출력 단자는 유기 발광 다이오드(LD)에 연결되어 있다. 구동 트랜지스터(Qd)는 제어 단자와 출력 단자 사이에 걸리는 전압에 따라 그 크기가 달라지는 출력 전류(ILD)를 흘린다.
유기 발광 다이오드(LD)는 구동 트랜지스터(Qd)의 출력 단자에 연결되어 있는 애노드(anode)와 공통 전압(Vss)에 연결되어 있는 캐소드(cathode)를 가진다. 유기 발광 다이오드(LD)는 구동 트랜지스터(Qd)의 출력 전류(ILD)에 따라 세기를 달리하여 발광함으로써 영상을 표시한다.
스위칭 트랜지스터(Qs1, Qs2) 및 구동 트랜지스터(Qd)는 n-채널 전계 효과 트랜지스터(field effect transistor, FET)이다. 그러나 스위칭 트랜지스터(Qs1, Qs2)와 구동 트랜지스터(Qd) 중 적어도 하나는 p-채널 전계 효과 트랜지스터일 수 있다. 또한, 트랜지스터(Qs1, Qs2, Qd) 및 유기 발광 다이오드(LD)의 연결 관계가 바뀔 수 있다.
그러면, 도 1에 도시한 유기 발광 표시 장치에 대하여 도 2 및 도 3을 참고하여 상세하게 설명한다.
도 2는 본 발명의 한 실시예에 따른 유기 발광 표시 장치의 배치도이고, 도 3은 도 2의 유기 발광 표시 장치를 II-II'선을 따라 자른 단면도이다.
투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 제1 게이트 전극(122) 및 제2 게이트 전극(123)을 포함하는 복수의 게이트선(121)과 구동 게이트 전극(124)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 제1 패드부(미도시)를 포함하며, 제1 게이트 전극(122) 및 제2 게이트 전극(123)은 게이트선(121)으로부터 위로 뻗어 있다.
게이트선(121)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 이들은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다.
게이트선(121)의 측면은 기판(110) 면에 대하여 경사져 있으며 그 경사각은 약 30ㅀ 내지 약 80ㅀ 인 것이 바람직하다.
게이트선(121) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 게이트 절연막(130)이 형성되어 있다.
게이트 절연막(130) 위에는 제1 게이트 전극(122), 제2 게이트 전극(123) 및 구동 게이트 전극(124)과 각각 대응하는 제1 반도체(142), 제2 반도체(143) 및 구동 반도체(144)가 형성되어 있다. 제1 반도체(142), 제2 반도체(143) 및 구동 반도체(144)는 미세 결정질 실리콘(microcrystalline silicon) 또는 다결정 실리콘(polycrystalline silicon)으로 만들어진다.
제1 반도체(142), 제2 반도체(143) 및 구동 반도체(144) 위에는 각각 제1 식각 방지막(152), 제2 식각 방지막(153) 및 구동 식각 방지막(154)이 형성되어 있다. 식각 방지막은 실리콘 질화물 및 실리콘과 같은 절연 물질을 포함하고, 100 옹스트롬(Å) 내지 3000 옹스트롬(Å)의 두께를 갖는다. 이러한 식각 방지막(152, 153, 154)은 반도체(142, 143, 144) 위에 다른 박막들을 형성할 때, 반도체(142, 143, 144)가 오버 에칭되는 것을 방지할 수 있고, 그 결과, 반도체(142, 143, 144)의 채널 영역을 보호할 수 있다.
식각 방지막(152, 153, 154) 위에는 복수 쌍의 제1 오믹 컨택층(162), 복수 쌍의 제2 오믹 컨택층(163) 및 복수 쌍의 구동 오믹 컨택층(164)이 형성되어 있다. 오믹 컨택층(162, 163, 164)은 인(P) 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 또는 미세 결정질 규소 따위의 물질로 만들어질 수 있다.
오믹 컨택층(162, 163, 164) 및 게이트 절연막(130) 위에는 복수의 데이터선(171), 복수의 구동 전압선(172) 및 복수의 제1 소스 전극(173), 제1 드레인 전극(174), 제2 소스 전극(175), 제2 드레인 전극(176), 구동 소스 전극(177) 및 구동 드레인 전극(178)을 포함하는 복수의 데이터 도전체(data conductor)가 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 제1 게이트 전극(122)을 향하여 뻗은 복수의 제1 소스 전극(173)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 제2 패드부(미도시)를 포함한다.
구동 전압선(172)은 구동 전압을 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 구동 전압선(172)은 복수의 구동 소스 전극(177)을 포함한다.
제1 드레인 전극(174), 제2 드레인 전극(176) 및 구동 드레인 전극(178)은 서로 분리되어 있고 데이터선(171) 및 구동 전압선(172)과도 분리되어 있다. 제1 소스 전극(173)과 제1 드레인 전극(174)은 제1 반도체(142)를 중심으로 서로 마주하고, 제2 소스 전극(175)과 제2 드레인 전극(176)은 제2 반도체(143)를 중심으로 서로 마주하며, 구동 소스 전극(177)과 구동 드레인 전극(178)은 구동 반도체(144)를 중심으로 서로 마주한다.
제1 드레인 전극(174)은 제2 소스 전극(175)과 서로 연결되어 있어 제1 소스 전극(173)을 통하여 입력된 데이터 신호를 제2 반도체(143)로 전달한다.
데이터 도전체는 알루미늄, 구리 및 은 등 저저항 금속 또는 이들의 합금, 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속 또는 이들의 합금으로 만들어지는 것이 바람직하며, 내화성 금속막(도시하지 않음)과 저저항 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다.
게이트선(121)과 마찬가지로 데이터 도전체 또한 그 측면이 기판(110) 면에 대하여 30ㅀ 내지 80ㅀ 정도의 경사각으로 기울어진 것이 바람직하다.
데이터 도전체, 반도체(142, 143, 144)의 노출된 부분, 식각 방지막(152, 153, 154) 및 게이트 절연막(130) 위에는 질화규소 또는 산화규소 따위로 만들어진 층간 절연막(180)이 형성되어 있다.
층간 절연막(180)에는 제1 드레인 전극(174), 제2 게이트 전극(123) 및 제2 드레인 전극(176)을 드러내는 복수의 접촉 구멍(contact hole)(181, 182, 183)이 형성되어 있다.
구동 게이트 전극(124)은 접촉 구멍(181, 182)을 통하여 제2 드레인 전극(176)과 연결되어 있다.
구동 게이트 전극(124)은 게이트선(121)과 동일한 재료로 만들어질 수 있다.
층간 절연막(180)은 스위칭 트랜지스터(Qs) 및 구동 트랜지스터(Qd)가 형성된 영역을 평탄화 할 수 있을 정도의 두께로 형성되며, 폴리이미드(Polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 및 아크릴레이트(acrylate)로 이루어진 군에서 선택되는 1종의 물질로 형성될 수 있다.
층간 절연막(180) 위에는 화소 전극(191) 및 복수의 접촉 보조 부재(190)가 형성되어 있다.
화소 전극(191)은 ITO(Indium Tin Oxide), IZO와 같은 투명한 금속 물질로 형성될 수 있다.
접촉 보조 부재(190)는 접촉 구멍(181, 182)을 통하여 제2 드레인 전극(176) 및 구동 게이트 전극(124)과 연결된다. 접촉 보조 부재(190)는 데이터 신호를 구동 박막 트랜지스터의 구동 게이트 전극(124)으로 전달하는 역할을 한다.
화소 전극(191) 및 층간 절연막(180) 위에는 격벽(195)(partition)이 형성되어 있다. 격벽(195)은 화소 전극(191) 가장자리 주변을 둑(bank)처럼 둘러싸서 개구부를 정의한다.
격벽(195)은 아크릴 수지(acrylic resin), 폴리이미드 수지(polyimide resin) 따위의 내열성 및 내용매성을 가지는 유기 절연물 또는 산화규소(SiO2), 산화티탄(TiO2) 따위의 무기 절연물로 만들어질 수 있으며, 2층 이상일 수 있다. 격벽(195)은 또한 검정색 안료를 포함하는 감광재로 만들어질 수 있는데, 이 경우 격벽(195)은 차광 부재의 역할을 하며 그 형성 공정이 간단하다.
격벽(195)이 정의하는 화소 전극(191) 위의 개구부에는 유기 발광 부재(197)(organic light emitting member)가 형성되어 있다.
유기 발광 부재(197)는 빛을 내는 발광층(emitting layer)(도시하지 않음) 외에 발광층의 발광 효율을 향상하기 위한 부대층(auxiliary layer)(도시하지 않음)을 포함하는 다층 구조를 가질 수 있다.
발광층은 적색, 녹색, 청색의 삼원색 등 기본색(primary color) 중 어느 하나의 빛을 고유하게 내는 유기 물질 또는 유기 물질과 무기 물질의 혼합물로 만들어지며, 폴리플루오렌(polyfluorene) 유도체, (폴리)파라페닐렌비닐렌((poly)paraphenylenevinylene) 유도체, 폴리페닐렌(polyphenylene) 유도체, 폴리플루오렌(polyfluorene) 유도체, 폴리비닐카바졸(polyvinylcarbazole), 폴리티오펜(polythiophene) 유도체 또는 이들의 고분자 재료에 페릴렌(perylene)계 색소, 쿠마린(cumarine)계 색소, 로더민계 색소, 루브렌(rubrene), 페릴렌(perylene), 9,10-디페닐안트라센(9,10-diphenylanthracene), 테트라페닐부타디엔(tetraphenylbutadiene), 나일 레드(Nile red), 쿠마린(coumarin), 퀴나크리돈(quinacridone) 등을 도핑한 화합물이 포함될 수 있다. 유기 발광 표시 장치는 발광층에서 내는 기본색 색광의 공간적인 합으로 원하는 영상을 표시한다.
부대층에는 전자와 정공의 균형을 맞추기 위한 전자 수송층(electron transport layer)(도시하지 않음) 및 정공 수송층(hole transport layer)(도시하지 않음)과 전자와 정공의 주입을 강화하기 위한 전자 주입층(electron injecting layer)(도시하지 않음) 및 정공 주입층(hole injecting layer)(도시하지 않음) 등이 있으며, 이 중에서 선택된 하나 또는 둘 이상의 층을 포함할 수 있다. 정공 수송층 및 정공 주입층은 화소 전극(191)과 발광층의 중간 정도의 일 함수를 가지는 재료로 만들어지고, 전자 수송층과 전자 주입층은 공통 전극(199)과 발광층의 중간 정도의 일 함수를 가지는 재료로 만들어진다. 예컨대 정공 수송층 또는 정공 주입층으로는 폴리에틸렌디옥시티오펜과 폴리스티렌술폰산의 혼합물(poly-(3,4- ethylenedioxythiophene: polystyrenesulfonate), PEDOT:PSS) 따위를 사용할 수 있다.
유기 발광 부재(197) 위에는 공통 전극(199)(common electrode)이 형성되어 있다. 공통 전극(199)은 기판(110)의 전면(全面)에 형성되어 있으며, 화소 전극(191)과 쌍을 이루어 유기 발광 부재(197)에 전류를 흘려 보낸다.
이러한 유기 발광 표시 장치의 스위칭 박막 트랜지스터는 게이트 전극과 소스 전극 간의 간격(Lgs) 및 게이트 전극과 드레인 전극간의 간격(Lgd)에 따라 스위칭 특성이 달라진다.
도 16a 및 도 16b을 참고하면, 도 16a는 Lgs와 Lgd 값에 차이가 없는 두 개의 TFT (제1TFT, 제2TFT)의 스위칭 특성을 보여주는 그래프이고, 도 16b는 Lgs와 Lgd값에 차이를 갖는 두 개의 TFT(제3TFT, 제4TFT)의 스위칭 특성을 보여주는 그래프이다. 도 16a 및 도 16b에서 볼 수 있듯이, Lgs와 Lgd 값의 차이에 따라 TFT의 특성이 달라짐을 알 수 있다.
도 2 및 도 3에 도시한 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 두 개의 스위칭 트랜지스터(Qs1, Qs2)를 포함하고, 제1 스위칭 트랜지스터(Qs1)의 제1 드레인 전극(174)과 제2 스위칭 트랜지스터(Qs2)의 제2 소스 전극(175)은 서로 연결되어 있는 구조를 갖는다. 이러한 구조에서는 제1 스위칭 트랜지스터(Qs1)에서의 Lgs1과 제2 스위칭 트랜지스터(Qs2)의 Lgs2가 서로 보상관계에 있고, 제1 스위칭 트랜지스터(Qs1)의 Lgd1과 제2 스위칭 트랜지스터(Qs2)의 Lgd2가 서로 보상관계에 있으므로 스위칭 트랜지스터(Qs1, Qs2) 전체의 Lgs와 Lgd 값은 일 정한 비율을 갖게 되어 스위칭 특성의 균일함을 확보할 수 있다. 즉, 사진 공정에서의 마스크 정렬 오차로 인해 게이트 전극(122, 123)에 대한 소스 전극(173, 175)과 드레인 전극(174, 176)의 상대적 위치가 달라질 수 있는데, 이 때 제1 소스 전극(173)과 제1 게이트 전극(122) 사이의 거리가 멀어지면 제2 소스 전극(175)과 제2 게이트 전극(123) 사이의 거리는 가까워지게 되고, 제1 드레인 전극(174)과 제1 게이트 전극(122) 사이의 거리가 멀어지면 제2 드레인 전극(176)과 제2 게이트 전극(123) 사이의 거리는 가까워지게 되는 구조로 되어 있어서 정렬 오차와 무관하게 스위칭 트랜지스터(Qs1, Qs2) 전체의 Lgs와 Lgd 값은 일정한 비율을 가지게 된다. 이는 제1 게이트 전극(122)에 대한 제1 소스 전극(173)과 제1 드레인 전극(174)의 위치는 제2 게이트 전극(123)에 대한 제2 소스 전극(175)과 제2 드레인 전극(176)의 위치와 서로 반대가 되도록 배치되어 있기 때문이다. 즉, 도 2를 참고하면, 제1 소스 전극(173), 제1 게이트 전극(122), 제1 드레인 전극(174), 제2 드레인 전극(176), 제2 게이트 전극(123), 제2 소스 전극(175)의 순서로 나타나도록 배치되어 있기 때문이다. 스위칭 트랜지스터(Qs1, Qs2)의 구조는 도 3의 구조로만 한정되지 않고, 다양한 구조를 가질 수 있다.
도 14a 및 도 14b는 이러한 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 스위칭 트랜지스터들의 단면도이다.
도 14a의 실시예에서는 스위칭 트랜지스터(Qs)가 게이트 전극(122), 식각 방지막(152), 소스 전극(173) 및 드레인 전극(174)이 모두 중첩되는 일부분을 가질 수 있다. 또한, 도 14b와 같이 식각 방지막(152)은 생략이 가능하고, 게이트 전 극(122)과 소스 전극(173) 및 드레인 전극(174)이 평면상으로 일정 간격 떨어져 있을 수 있다.
이상의 실시예에서는 유기 발광 표시 장치에 대해서 설명하였으나, 이에 한정되지 않고 액정 표시 장치에도 그 적용이 가능하다.
도 15는 본 발명의 또 다른 실시예에 따른 액정 표시 장치에 포함되는 박막 트랜지스터 표시판의 배치도이다.
도 15에서 도시되는 박막 트랜지스터 기판(110)에는 도 2에 도시된 스위칭 트랜지스터(Qs1, Qs2)가 구비된다. 따라서, 도 15를 설명함에 있어서, 도 2에서 설명된 구성요소들에 대해서는 도면 부호를 병기하고, 상기 구성 요소들에 대한 중복된 설명은 생략한다.
도 15를 참조하면, 본 실시예에 따른 박막 트랜지스터 표시판은 스위칭 트랜지스터(Qs1, Qs2) 및 상기 스위칭 트랜지스터(Qs1, Qs2)와 전기적으로 연결되는 화소 전극(191)을 포함한다. 접촉 구멍(183)에서 상기 화소 전극(191)은 제2 드레인 전극(176)과 전기적으로 연결된다.
그러면 도 2 및 도 3에 도시한 유기 발광 표시 장치를 제조하는 방법에 대하여 도 4 내지 도 13을 참조하여 상세하게 설명한다.
도 4 및 도 5를 참조하면, 기판(110) 위에 제1 게이트 전극(122), 제2 게이트 전극(123) 및 구동 게이트 전극(124)을 형성한다. 보다 상세하게는, 기판(110) 위에 게이트 도전막(미도시)을 형성한 후에, 상기 게이트 도전막을 패터닝하여 제1 게이트 전극(122), 제2 게이트 전극(123) 및 구동 게이트 전극(124)을 형성한다.
도 6 및 도 7을 참조하면, 제1 게이트 전극(122), 제2 게이트 전극(123) 및 구동 게이트 전극(124) 위에 게이트 절연막(130), 반도체막을 순차적으로 형성한다. 게이트 절연막(130) 및 반도체막 각각은 화학기상증착법(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다.
다음, 상기 반도체막을 패터닝하여 제1 반도체(142), 제2 반도체(143) 및 구동 반도체(144)를 형성한다. 이 때, 상기 제1 반도체(142), 제2 반도체(143) 및 구동 반도체(144)를 ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification) 또는 SPC(Solid Phase Crystallization)와 같은 결정화 방법 등을 사용하여 결정화할 수 있다.
도 8 및 도 9를 참조하면, 제1 반도체(142), 제2 반도체(143) 및 구동 반도체(144) 위에 예비 식각 방지막(미도시)을 형성한 후에, 상기 예비 식각 방지막을 패터닝하여 제1 식각 방지막(152), 제2 식각 방지막(153) 및 구동 식각 방지막(154)을 각각 형성한다. 이 때, 제1 식각 방지막(152), 제2 식각 방지막(153) 및 구동 식각 방지막(154)은 각각 제1 반도체(142), 제2 반도체(143) 및 구동 반도체(144) 위에 대응하여 형성되며, 향후 소스 전극 및 드레인 전극이 형성될 채널 방향으로의 길이가 각각의 제1 게이트 전극(122), 제2 게이트 전극(123) 및 구동 게이트 전극(124)보다도 더 길게 되도록 형성할 수 있다.
도 10 및 도 11을 참조하면, 제1 식각 방지막(152), 제2 식각 방지막(153) 및 구동 식각 방지막(154) 위에 오믹 컨택층(미도시) 및 데이터 도전층(미도시)을 형성한 후에, 패터닝하여 각각 복수쌍의 제1 오믹 컨택층(162), 복수쌍의 제2 오믹 컨택층(163), 복수쌍의 구동 오믹 컨택층(164), 데이터선(171), 제1 소스 전극(173), 제1 드레인 전극(174), 제2 소스 전극(175), 제2 드레인 전극(176), 구동 전압선(172), 구동 소스 전극(177) 및 구동 드레인 전극(178)을 형성한다. 이 때, 제1 드레인 전극(174)과 제2 소스 전극(175)은 서로 연결되어 있는 구조를 가지며, 오믹 컨택층(162, 163, 164)과 데이터 도전체 패턴(171, 172, 173, 174, 175, 176, 177, 178)은 동일한 평면 형상을 가질 수 있다.
도 12 및 도 13을 참조하면, 데이터 도전체 패턴(171, 172, 173, 174, 175, 176, 177, 178) 위에 층간 절연층(미도시)을 형성한 후에, 패터닝하여 층간 절연막(180) 및 복수개의 접촉 구멍(181, 182, 183)을 형성한다.
다음, 층간 절연막(180) 위에 도전체(미도시)를 형성한 후에, 패터닝하여 화소 전극(191) 및 접촉 보조 부재(190)를 형성한다. 이 때, 접촉 보조 부재(190)는 전기적으로 제2 드레인 전극(176)과 구동 게이트 전극(124)을 사이를 연결하는 역할을 한다.
다시 도 2 및 도 3을 참조하면, 화소 전극(191) 위에 개구부를 갖는 격벽(195)을 형성한다.
다음, 격벽(195)의 개구부 내에 유기 발광 부재(197)를 형성한다. 이 때, 유기 발광 부재(197)는 잉크젯 인쇄(inkjet printing) 방법 등의 용액 방법(solution process) 또는 증착 방법으로 형성할 수 있으며, 그 중 잉크젯 헤드(inkjet head)(도시하지 않음)를 이동시키며 개구부에 용액을 적하하는 잉크젯 인쇄방법을 이용할 경우, 각 층의 형성 후 건조 단계가 뒤따른다.
다음, 격벽(195) 및 발광 부재(197) 위에 공통 전극(199)을 형성한다.
이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
도 1은 본 발명의 한 실시예에 따른 유기 발광 표시 장치의 등가 회로도이고,
도 2는 본 발명의 한 실시예에 따른 유기 발광 표시 장치의 배치도이고,
도 3은 도 2의 유기 발광 표시 장치를 II-II 선을 따라 자른 단면도이고,
도 4 내지 도 13은 도 2 및 도 3에서의 유기 발광 표시 장치를 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도 및 단면도이고,
도 14a 및 도 14b는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 스위칭 트랜지스터의 단면도이고,
도 15는 본 발명의 또 다른 실시예에 따른 액정 표시 장치에 포함되는 제3 박막 트랜지스터 표시판의 배치도이고,
도 16a는 Lgs와 Lgd 값에 차이가 없는 두 개의 TFT (제1TFT, 제2TFT)의 스위칭 특성을 보여주는 그래프이다.
도 16b는 Lgs와 Lgd값에 차이를 갖는 두 개의 TFT(제3TFT, 제4TFT)의 스위칭 특성을 보여주는 그래프이다
<도면의 주요 부분에 대한 부호 설명>
110 : 절연기판 121 : 게이트선
171 : 데이터선 172 : 구동 전압선
122 : 제1 게이트 전극 123 : 제2 게이트 전극
124 : 구동 게이트 전극 130 : 게이트 절연막
142 : 제1 반도체 143 : 제2 반도체
144 : 구동 반도체 152 : 제1 식각 방지막
153 : 제2 식각 방지막 154 : 구동 식각 방지막
162 : 제1 오믹 컨택층 163 : 제2 오믹 컨택층
164 : 구동 오믹 컨택층 173 : 제1 소스 전극
174 : 제1 드레인 전극 175 : 제2 소스 전극
176 : 제2 드레인 전극 177 : 구동 소스 전극
178 : 구동 드레인 전극 180 : 층간 절연막
190 : 접촉 보조 부재 191 : 화소 전극
195 : 격벽 197 : 유기 발광 부재
199 : 공통 전극

Claims (19)

  1. 기판,
    상기 기판 위에 형성되어 있는 제1 게이트 전극 및 제2 게이트 전극,
    상기 제1 및 제2 게이트 전극 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있으며, 상기 제1 게이트 전극과 중첩하는 제1 반도체 및 상기 제2 게이트 전극과 중첩하는 제2 반도체,
    상기 제1 반도체 위에 형성되어 있으며, 서로 이격되어 마주하는 제1 소스 전극 및 제1 드레인 전극,
    상기 제2 반도체 위에 형성되어 있으며, 상기 제1 드레인 전극과 연결되어 있는 제2 소스 전극 및 상기 제2 소스 전극과 이격되어 마주하는 제2 드레인 전극, 및
    상기 제2 드레인 전극과 전기적으로 연결되어 있는 화소 전극을 포함하고,
    상기 제1 게이트 전극에 대한 상기 제1 소스 전극과 상기 제1 드레인 전극의 위치는 상기 제2 게이트 전극에 대한 상기 제2 소스 전극과 상기 제2 드레인 전극의 위치와 서로 반대가 되도록 배치되어 있는 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 제1 반도체 및 제2 반도체는 위에 형성되어 있는 식각 방지막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판.
  3. 제2항에서,
    상기 제1 반도체 및 제2 반도체는 다결정 실리콘인 것을 특징으로 하는 박막 트랜지스터 표시판.
  4. 제3항에서,
    상기 제1 소스 전극, 제2 소스 전극, 제1 드레인 전극 및 제2 드레인 전극의 일부분이 상기 식각 방지막과 중첩되어 있는 것을 특징으로 하는 박막 트랜지스터 표시판.
  5. 제4항에서,
    상기 제1 소스 전극 및 상기 제1 드레인 전극의 일부분이 상기 제1 게이트 전극과 중첩되어 있으며, 상기 제2 소스 전극 및 상기 제2 드레인 전극의 일부분이 상기 제2 게이트 전극과 중첩되어 있는 것을 특징으로 하는 박막 트랜지스터 표시판.
  6. 제1항에서,
    상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제1 게이트 전극과 일정 간격 떨어져 있는 평면 형상을 가지며, 상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제2 게이트 전극과 일정 간격 떨어져 있는 평면 형상을 갖는 것을 특징으로 하는 박막 트랜지스터 표시판.
  7. 제1항에서,
    상기 제1 소스 전극 및 상기 제1 드레인 전극과 상기 제1 반도체 사이 그리고 상기 제2 소스 전극 및 상기 제2 드레인 전극과 상기 제2 반도체 사이에 형성된 오믹 컨택층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판.
  8. 제7항에서,
    상기 오믹 컨택층과 상기 제1 소스 전극, 제2 소스 전극, 제1 드레인 전극 및 제2 드레인 전극과 동일한 평면 형상을 갖는 것을 특징으로 하는 박막 트랜지스터 표시판.
  9. 제1항에서,
    상기 제1 게이트 전극에 대한 상기 제1 소스 전극과 제1 드레인 전극의 위치는 상기 제2 게이트 전극에 대한 상기 제2 소스 전극과 제2 드레인 전극의 위치와 서로 반대인 박막 트랜지스터 표시판.
  10. 제9항에서,
    상기 제1 및 제2 게이트 전극, 제1 및 제2 소스 전극, 제1 및 제2 드레인 전극은 상기 제1 소스 전극, 제1 게이트 전극, 제1 드레인 전극, 제2 드레인 전극, 제2 게이트 전극, 제2 소스 전극의 순서로 나타나도록 배치되어 있는 박막 트랜지 스터 표시판.
  11. 기판,
    상기 기판 위에 형성되어 있는 제1 게이트 전극 및 제2 게이트 전극,
    상기 제1 및 제2 게이트 전극 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있으며, 상기 제1 게이트 전극과 중첩하는 제1 반도체 및 상기 제2 게이트 전극과 중첩하는 제2 반도체,
    상기 제1 반도체 위에 형성되어 있으며, 서로 이격되어 마주하는 제1 소스 전극 및 제1 드레인 전극,
    상기 제2 반도체 위에 형성되어 있으며, 상기 제1 드레인 전극과 연결되어 있는 제2 소스 전극 및 상기 제2 소스 전극과 이격되어 마주하는 제2 드레인 전극,
    상기 제2 드레인 전극과 전기적으로 연결되어있는 구동 트랜지스터, 및
    상기 구동 트랜지스터와 전기적으로 연결되어 있는 화소 전극을 포함하고,
    상기 제1 게이트 전극에 대한 상기 제1 소스 전극과 상기 제1 드레인 전극의 위치는 상기 제2 게이트 전극에 대한 상기 제2 소스 전극과 상기 제2 드레인 전극의 위치와 서로 반대가 되도록 배치되어 있는 유기 발광 표시 장치.
  12. 제11항에서,
    상기 제1 게이트 전극에 대한 상기 제1 소스 전극과 제1 드레인 전극의 위치는 상기 제2 게이트 전극에 대한 상기 제2 소스 전극과 제2 드레인 전극의 위치와 서로 반대인 유기 발광 표시 장치.
  13. 제12항에서,
    상기 제1 및 제2 게이트 전극, 제1 및 제2 소스 전극, 제1 및 제2 드레인 전극은 상기 제1 소스 전극, 제1 게이트 전극, 제1 드레인 전극, 제2 드레인 전극, 제2 게이트 전극, 제2 소스 전극의 순서로 나타나도록 배치되어 있는 유기 발광 표시 장치.
  14. 기판 위에 제1 게이트 전극 및 제2 게이트 전극을 형성하는 단계,
    상기 제1 게이트 전극 및 제2 게이트 전극 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 상기 제1 게이트 전극 및 제2 게이트 전극에 각각 대응하는 제1 반도체 및 제2 반도체를 형성하는 단계,
    상기 제1 반도체 위에 제1 소스 전극 및 제1 드레인 전극을 형성하고, 상기 제2 반도체 위에 상기 제1 드레인 전극과 연결되도록 제2 소스 전극을 형성하고, 상기 제2 반도체 위에 상기 제2 소스 전극과 마주하도록 제2 드레인 전극을 형성하고, 상기 제1 게이트 전극에 대한 상기 제1 소스 전극과 상기 제1 드레인 전극의 위치는 상기 제2 게이트 전극에 대한 상기 제2 소스 전극과 상기 제2 드레인 전극의 위치와 서로 반대가 되도록 형성하는 단계, 및
    상기 제2 드레인 전극과 전기적으로 연결되도록 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  15. 제14항에서,
    상기 제1 반도체 및 제2 반도체 위에 식각 방지막을 형성하는 단계를 더 포 함하는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
  16. 제15항에서,
    상기 제1 소스 전극 및 상기 제1 드레인 전극과 상기 제1 반도체 사이 그리고 상기 제2 소스 전극 및 상기 제2 드레인 전극과 상기 제2 반도체 사이에 오믹 컨택층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
  17. 제16항에서,
    상기 오믹 컨택층과 상기 제1소스 전극, 제2 소스 전극, 상기 제1 드레인 전극 및 제2 드레인 전극은 동일한 사진 공정으로 형성되는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
  18. 제14항에서,
    상기 제1 게이트 전극에 대한 상기 제1 소스 전극과 제1 드레인 전극의 위치는 상기 제2 게이트 전극에 대한 상기 제2 소스 전극과 제2 드레인 전극의 위치와 서로 반대가 되도록 하는 박막 트랜지스터 표시판의 제조 방법.
  19. 제18항에서,
    상기 제1 및 제2 게이트 전극, 제1 및 제2 소스 전극, 제1 및 제2 드레인 전 극은 상기 제1 소스 전극, 제1 게이트 전극, 제1 드레인 전극, 제2 드레인 전극, 제2 게이트 전극, 제2 소스 전극의 순서로 나타나도록 배치하는 박막 트랜지스터 표시판의 제조 방법.
KR1020080102970A 2008-10-21 2008-10-21 박막 트랜지스터 표시판과 그 제조 방법 및 박막 트랜지스터 표시판을 갖는 표시 장치 KR101534009B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080102970A KR101534009B1 (ko) 2008-10-21 2008-10-21 박막 트랜지스터 표시판과 그 제조 방법 및 박막 트랜지스터 표시판을 갖는 표시 장치
US12/466,100 US8860032B2 (en) 2008-10-21 2009-05-14 Thin film transistor substrate, method of manufacturing the same, and display apparatus having the same which improve switching characteristics

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080102970A KR101534009B1 (ko) 2008-10-21 2008-10-21 박막 트랜지스터 표시판과 그 제조 방법 및 박막 트랜지스터 표시판을 갖는 표시 장치

Publications (2)

Publication Number Publication Date
KR20100043785A KR20100043785A (ko) 2010-04-29
KR101534009B1 true KR101534009B1 (ko) 2015-07-07

Family

ID=42107943

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080102970A KR101534009B1 (ko) 2008-10-21 2008-10-21 박막 트랜지스터 표시판과 그 제조 방법 및 박막 트랜지스터 표시판을 갖는 표시 장치

Country Status (2)

Country Link
US (1) US8860032B2 (ko)
KR (1) KR101534009B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150010065A (ko) * 2013-07-18 2015-01-28 삼성디스플레이 주식회사 산화물 반도체 소자의 제조 방법 및 산화물 반도체 소자를 포함하는 표시 장치의 제조 방법
KR102107565B1 (ko) * 2013-12-18 2020-05-08 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102402605B1 (ko) * 2015-07-28 2022-05-27 삼성디스플레이 주식회사 유기 발광 표시 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05251700A (ja) * 1992-03-06 1993-09-28 Nec Corp 薄膜電界効果型トランジスタ
KR20060098981A (ko) * 2005-03-09 2006-09-19 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR20070043614A (ko) * 2005-10-20 2007-04-25 가시오게산키 가부시키가이샤 박막 트랜지스터 패널 및 그 제조방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2620240B2 (ja) * 1987-06-10 1997-06-11 株式会社日立製作所 液晶表示装置
TW309633B (ko) * 1995-12-14 1997-07-01 Handotai Energy Kenkyusho Kk
KR100218529B1 (ko) 1996-09-06 1999-09-01 윤종용 다결정 실리콘 박막 트랜지스터 및 그 제조 방법
JP4059292B2 (ja) 1996-09-26 2008-03-12 セイコーエプソン株式会社 表示装置
TW531684B (en) * 1997-03-31 2003-05-11 Seiko Epson Corporatoin Display device and method for manufacturing the same
TW428328B (en) * 1999-07-30 2001-04-01 Hannstar Display Corp Fabricating method of thin film transistor
US6738034B2 (en) * 2000-06-27 2004-05-18 Hitachi, Ltd. Picture image display device and method of driving the same
JP3881160B2 (ja) * 2000-06-27 2007-02-14 株式会社アドバンスト・ディスプレイ Ｔｆｔアレイ基板およびこれを用いた液晶表示装置
JP2003229578A (ja) 2001-06-01 2003-08-15 Semiconductor Energy Lab Co Ltd 半導体装置、表示装置およびその作製方法
JP4375517B2 (ja) 2001-07-23 2009-12-02 日本電気株式会社 液晶表示装置
KR20030038837A (ko) 2001-11-06 2003-05-17 피티플러스(주) Ｌｃｄ용 결정질 실리콘 박막트랜지스터 패널 및 제작 방법
JP4144462B2 (ja) * 2002-08-30 2008-09-03 セイコーエプソン株式会社 電気光学装置及び電子機器
TW200428688A (en) * 2003-06-05 2004-12-16 Au Optronics Corp Organic light-emitting display and its pixel structure
KR101026812B1 (ko) * 2003-11-28 2011-04-04 삼성전자주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
KR100659759B1 (ko) * 2004-10-06 2006-12-19 삼성에스디아이 주식회사 바텀 게이트형 박막트랜지스터, 그를 구비하는평판표시장치 및 박막트랜지스터의 제조방법
KR100712295B1 (ko) * 2005-06-22 2007-04-27 삼성에스디아이 주식회사 유기 전계 발광 소자 및 그 제조 방법
KR20070005983A (ko) * 2005-07-05 2007-01-11 삼성전자주식회사 표시 기판, 이의 제조 방법 및 이를 갖는 표시 장치
KR100768199B1 (ko) * 2006-01-02 2007-10-17 삼성에스디아이 주식회사 유기 박막 트랜지스터 및 이를 구비한 유기 발광 표시 장치
KR101186292B1 (ko) * 2006-01-10 2012-09-27 삼성전자주식회사 트랜지스터와 트랜지스터의 제조방법 및 이를 적용하는유기발광 디스플레이 및 그 제조방법
JP5369367B2 (ja) 2006-03-28 2013-12-18 凸版印刷株式会社 薄膜トランジスタおよびその製造方法
JP5092306B2 (ja) 2006-08-02 2012-12-05 ソニー株式会社 表示装置および画素回路のレイアウト方法
KR101420603B1 (ko) * 2007-06-29 2014-07-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05251700A (ja) * 1992-03-06 1993-09-28 Nec Corp 薄膜電界効果型トランジスタ
KR20060098981A (ko) * 2005-03-09 2006-09-19 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR20070043614A (ko) * 2005-10-20 2007-04-25 가시오게산키 가부시키가이샤 박막 트랜지스터 패널 및 그 제조방법

Also Published As

Publication number Publication date
US8860032B2 (en) 2014-10-14
US20100096638A1 (en) 2010-04-22
KR20100043785A (ko) 2010-04-29

Similar Documents

Publication Publication Date Title
KR101499235B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR101293562B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR100683406B1 (ko) 표시장치와 그 제조방법
KR101294260B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
US7863602B2 (en) Organic light emitting diode display and method for manufacturing the same
US7888860B2 (en) Organic light emitting device
US7883921B2 (en) Thin film transistor array panel and manufacturing method thereof
US7336031B2 (en) Organic light emitting display having auxiliary common electrode
US20070188089A1 (en) Organic light emitting device and manufacturing method of the same
KR101240651B1 (ko) 표시 장치 및 그 제조 방법
KR20100023559A (ko) 유기 발광 표시 장치 및 그 제조 방법
US20070063936A1 (en) Organic light-emitting diode display
US20070194326A1 (en) Organic light emitting diode display and method of manufacturing the same
KR20080057581A (ko) 유기 발광 표시 장치 및 그 제조방법
KR101534009B1 (ko) 박막 트랜지스터 표시판과 그 제조 방법 및 박막 트랜지스터 표시판을 갖는 표시 장치
KR20080074565A (ko) 표시 장치 및 그 제조 방법
KR20070074752A (ko) 유기 발광 표시 장치 및 그 제조 방법
KR101240649B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR101189276B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
JP5109542B2 (ja) 表示装置の製造方法
KR20070071412A (ko) 스위칭 소자의 제조 방법 및 표시 기판
KR20080006894A (ko) 표시 장치 및 그 제조 방법
KR20080062281A (ko) 유기 발광 표시 장치 및 그 제조 방법
KR20080050690A (ko) 유기 발광 표시 장치의 제조 방법
KR20080054739A (ko) 유기 발광 표시 장치 및 그 제조 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
FPAY Annual fee payment

Payment date: 20190529

Year of fee payment: 5