KR101420603B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은, 두께들이 상이한 게이트 절연막들을 가진 메모리 트랜지스터 및 복수의 박막 트랜지스터들이 기판 위에 제조되는 반도체 장치 및 그의 제조 방법을 제공한다. 본 발명은 메모리 트랜지스터와 복수의 박막 트랜지스터들 사이의 구조 차이에 의해 특징지워진다. 특히, 메모리 트랜지스터 및 복수의 박막 트랜지스터들의 일부는 보텀 게이트 구조를 가지도록 제공되고, 다른 박막 트랜지스터들은 탑 게이트 구조를 가지도록 제공되고, 그것은 트랜지스터의 특성 불량들의 감소 및 그 제조 공정의 간략화를 가능하게 한다.
Description
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것이다. 특히, 본 발명은 반도체 메모리 소자를 포함하는 반도체 장치 및 그의 제조 방법에 관한 것이다.
최근, 다기능 및 고성능 소형 반도체 장치들이 급속도로 발전되었으며, 이들은 휴대형 컴퓨터 및 휴대 전화와 같은 휴대 기기들로 대표된다. 이들 반도체 장치들의 개발로 인해, 트랜지스터형 반도체 메모리 소자(이후 "메모리 트랜지스터(memory transistor)"라고 칭해짐)가 반도체 장치들에 포함된 메모리로서 주목을 끌었다.
반도체 메모리 소자들 중 하나로서, 데이터가 전기적으로 재기록되어 전원이 차단된 후에도 저장될 수 있는 비휘발성 메모리들의 시장이 성장하고 있다. 비휘발성 메모리들은 MOS 트랜지스터들과 유사한 구조를 가지고, 장시간 동안 전하를 저장할 수 있는 영역이 채널 형성 영역 위에 제공되는 것을 특징으로 한다. 플로팅 게이트 비휘발성 메모리에서, 전하는 채널 형성 영역 위의 터널 절연막을 통해 전하 축적층(플로팅 게이트)으로 주입되어 저장된다. MONOS(metal-oxide-nitride-oxide semiconductor) 비휘발성 메모리에서, 전하는 전하 축적층에 트랩(trapping)되거나, 실리콘 클러스터가 전하 캐리어로서 이용된다.
이러한 비휘발성 메모리에 포함된 메모리 트랜지스터에서, 반도체층과 전하 축적층 사이에 형성된 터널 절연막은 가능한 얇게 할 필요가 있다. 이것은 터널 절연막이 터널 전류가 이를 통해 흐를 정도로 얇아질 필요가 있기 때문이다.
메모리 트랜지스터와 동일한 기판 위에 형성된 트랜지스터들은 트랜지스터들을 포함하는 회로들에 따라 상이한 구성들을 가진다. 예를 들면, 논리 회로에 제공되는 트랜지스터가 고속으로 동작하도록 요구되기 때문에, 그 게이트 절연막을 얇게 할 필요가 있다. 반면, 메모리 트랜지스터를 제어(기록, 소거, 판독 등)하기 위한 회로에 제공되는 트랜지스터에는 메모리 트랜지스터에 인가된 것만큼 높은 전압이 인가된다; 따라서, 트랜지스터에 대한 손상을 방지하기 위하여 그 게이트 절연막을 두껍게 할 필요가 있다.
특허 문서 1에서, 화소부, 구동 회로부 및 메모리부가 동일한 기판 위에 형성되고, 메모리 트랜지스터의 게이트 절연막의 두께는 화소부 및 구동 회로부의 게이트 절연막들의 두께보다 작게 만들어진다.
[특허 문서 1] 일본 공개 특허 출원 제2003-356788호
메모리 트랜지스터 및 주변 회로의 트랜지스터가 동일한 기판 위에 형성되면, 터널 절연막 및 게이트 절연막이 구조 및 두께가 상이하기 때문에, 메모리 트랜지스터의 터널 절연막 및 주변 회로의 트랜지스터의 게이트 절연막을 별도로 형성할 필요가 있다. 절연막들을 별도로 형성하기 위하여 반도체막 위에 형성된 불필요한 절연막이 에칭에 의해 제거되면, 반도체막의 표면은 에칭에 의해 손상될 수 있어서 특성 불량들을 유발한다. 또한, 불필요한 절연막의 제거로 인해 단계들이 증가하는 문제가 있다.
상술된 문제들에 비추어, 본 발명의 목적은, 메모리 트랜지스터, 및 메모리 트랜지스터의 게이트 절연막과 두께가 상이한 게이트 절연막을 가진 트랜지스터가 동일한 기판 위에 형성될 때에도 공정을 간략하게 하는 것이다. 본 발명의 다른 목적은, 메모리 트랜지스터, 및 메모리 트랜지스터의 게이트 절연막과 두께가 상이한 게이트 절연막을 가진 트랜지스터가 동일한 기판 위에 형성될 때에도 특성 불량들을 억제하는 것이다. 본 발명의 또다른 목적은, 메모리 트랜지스터, 및 메모리 트랜지스터의 게이트 절연막과 두께가 상이한 게이트 절연막을 가진 트랜지스터가 동일한 기판 위에 형성될 때에도 특성 불량들을 억제하고 기록 전압 및 소거 전압을 감소시키는 것이다.
본 발명의 반도체 장치를 제조하는 방법은: 기판 위에 제 1 도전막 및 제 2 도전막을 형성하는 단계; 상기 제 1 도전막 및 상기 제 2 도전막 위에 제 1 절연막을 형성하는 단계; 선택적으로, 상기 제 1 도전막 위에 상기 제 1 절연막을 사이에 개재하여 전하 축적층을 형성하는 단계; 상기 제 1 절연막 및 상기 전하 축적층 위에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막 위에, 상기 제 1 도전막과 겹치는 제 1 반도체막과, 상기 제 2 도전막과 겹치는 제 2 반도체막과, 상기 제 1 도전막 또는 상기 제 2 도전막 어느 것과도 겹치지 않는 제 3 반도체막을 형성하는 단계; 상기 제 1 반도체막, 상기 제 2 반도체막, 및 상기 제 3 반도체막 위에 제 3 절연막을 형성하는 단계; 및 상기 제 3 반도체막 위에 상기 제 3 절연막을 사이에 개재하여 제 3 도전막을 형성하는 단계를 포함한다. 상기 제 3 도전막을 형성한 후에, 레지스트가 상기 제 1 반도체막 및 상기 제 2 반도체막 위에 형성될 수 있고, 불순물 원소가 상기 레지스터 및 제 3 도전막을 마스크들로 이용하여 상기 제 1 반도체막, 상기 제 2 반도체막, 및 상기 제 3 반도체막으로 도입될 수 있다. 상기 제 2 절연막 및 상기 제 3 절연막은 상기 제 1 절연막의 두께보다 작은 두께를 가지도록 형성된다.
본 발명의 반도체 장치를 제조하는 방법은: 본 발명의 반도체 장치를 제조하는 방법은: 기판 위에 제 1 도전막 및 제 2 도전막을 형성하는 단계; 상기 제 1 도전막 및 상기 제 2 도전막 위에 제 1 절연막을 형성하는 단계; 선택적으로, 상기 제 1 도전막 위에 상기 제 1 절연막을 사이에 개재하여 전하 축적층을 형성하는 단계; 상기 제 1 절연막 및 상기 전하 축적층 위에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막 위에, 상기 제 1 도전막과 겹치는 제 1 반도체막과, 상기 제 2 도전막과 겹치는 제 2 반도체막과, 상기 제 1 도전막 또는 상기 제 2 도전막 어느 것과도 겹치지 않는 제 3 반도체막을 형성하는 단계; 상기 제 1 반도체막, 상기 제 2 반도체막, 및 상기 제 3 반도체막 위에 제 3 절연막을 형성하는 단계; 및 상기 제 3 절연막 위에, 상기 제 3 반도체막과 겹치는 제 3 도전막, 상기 제 1 반도체막과 겹치는 제 4 도전막, 및 상기 제 2 반도체막과 겹치는 제 5 도전막을 형성하는 단계를 포함한다. 상기 제 3 도전막, 상기 제 4 도전막, 및 상기 제 5 도전막을 형성한 후에, 불순물 원소가 상기 제 3 내지 제 5 도전막들을 마스크들로 이용하여 상기 제 1 반도체막, 상기 제 2 반도체막, 및 상기 제 3 반도체막으로 도입될 수 있다. 상기 제 2 절연막 및 상기 제 3 절연막은 상기 제 1 절연막의 두께보다 작은 두께를 가지도록 형성된다.
본 발명의 반도체 장치를 제조하는 방법은: 기판 위에 제 1 도전막 및 제 2 도전막을 형성하는 단계; 상기 제 1 도전막 및 상기 제 2 도전막 위에 제 1 절연막을 형성하는 단계; 상기 제 1 도전막 위에 형성된 상기 제 1 절연막을 제거하는 단계; 상기 제 1 도전막 및 상기 제 1 절연막 위에 제 2 절연막을 형성하는 단계; 선택적으로, 상기 제 1 도전막 위에 상기 제 2 절연막을 사이에 개재하여 전하 축적층을 형성하는 단계; 선택적으로, 상기 전하 축적층 위에 터널 절연막을 형성하는 단계; 상기 터널 절연막 위에, 상기 제 1 도전막과 겹치는 제 1 반도체막을 형성하는 단계; 상기 제 2 절연막 위에, 상기 제 2 도전막과 겹치는 제 2 반도체막과, 상기 제 1 도전막 또는 상기 제 2 도전막 어느 것과도 겹치지 않는 제 3 반도체막을 형성하는 단계; 상기 제 1 반도체막, 상기 제 2 반도체막, 및 상기 제 3 반도체막 위에 제 3 절연막을 형성하는 단계; 및 상기 제 3 반도체막 위에 상기 제 3 절연막을 사이에 개재하여 제 3 도전막을 형성하는 단계를 포함한다. 상기 제 3 도전막을 형성한 후에, 레지스트가 상기 제 1 반도체막 및 상기 제 2 반도체막 위에 형성될 수 있고, 불순물 원소가 상기 레지스터 및 제 3 도전막을 마스크들로 이용하여 상기 제 1 반도체막, 상기 제 2 반도체막, 및 상기 제 3 반도체막으로 도입될 수 있다. 상기 제 2 절연막 및 상기 제 3 절연막은 상기 제 1 절연막의 두께보다 작은 두께를 가지도록 형성된다.
본 발명의 반도체 장치를 제조하는 방법은: 기판 위에 제 1 도전막 및 제 2 도전막을 형성하는 단계; 상기 제 1 도전막 및 상기 제 2 도전막 위에 제 1 절연막을 형성하는 단계; 상기 제 1 도전막 위에 형성된 상기 제 1 절연막을 제거하는 단계; 상기 제 1 도전막 및 상기 제 1 절연막 위에 제 2 절연막을 형성하는 단계; 선택적으로, 상기 제 1 도전막 위에 상기 제 2 절연막을 사이에 개재하여 전하 축적층을 형성하는 단계; 선택적으로, 상기 전하 축적층 위에 터널 절연막을 형성하는 단계; 상기 터널 절연막 위에, 상기 제 1 도전막과 겹치는 제 1 반도체막을 형성하는 단계; 상기 제 2 절연막 위에, 상기 제 2 도전막과 겹치는 제 2 반도체막과, 상기 제 1 도전막 또는 상기 제 2 도전막 어느 것과도 겹치지 않는 제 3 반도체막을 형성하는 단계; 상기 제 1 반도체막, 상기 제 2 반도체막, 및 상기 제 3 반도체막 위에 제 3 절연막을 형성하는 단계; 및 상기 제 3 절연막 위에, 상기 제 3 반도체막과 겹치는 제 3 도전막, 상기 제 1 반도체막과 겹치는 제 4 도전막, 및 상기 제 2 반도체막과 겹치는 제 5 도전막을 형성하는 단계를 포함한다. 상기 제 3 도전막, 상기 제 4 도전막, 및 상기 제 5 도전막을 형성한 후에, 불순물 원소가 상기 제 3 내지 제 5 도전막들을 마스크들로 이용하여 상기 제 1 반도체막, 상기 제 2 반도체막, 및 상기 제 3 반도체막으로 도입될 수 있다. 상기 제 2 절연막 및 상기 제 3 절연막은 상기 제 1 절연막의 두께보다 작은 두께를 가지도록 형성된다.
본 발명의 반도체 장치는 기판 위에 형성되는 메모리 트랜지스터, 제 1 트랜지스터, 및 제 2 트랜지스터를 포함한다. 상기 메모리 트랜지스터는: 상기 기판 위에 형성된 제 1 도전막; 상기 제 1 도전막 위에 형성된 제 1 절연막; 상기 제 1 절연막 위에 형성된 전하 축적층; 상기 전하 축적층 위에 형성되고 상기 제 1 절연막의 두께보다 작은 두께를 가진 제 2 절연막; 및 상기 제 2 절연막 위에 형성된 제 1 반도체막을 포함한다. 상기 제 1 트랜지스터는: 상기 기판 위에 형성된 제 2 도전막; 상기 제 2 도전막 위에 형성된 상기 제 1 절연막; 상기 제 1 절연막 위에 형성된 상기 제 2 절연막; 및 상기 제 2 절연막 위에 형성된 제 2 반도체막을 포함한다. 상기 제 2 트랜지스터는: 상기 기판 위에 상기 제 1 절연막 및 상기 제 2 절연막을 사이에 개재하여 형성된 제 3 반도체막; 상기 제 3 반도체막 위에 형성되고 상기 제 1 절연막의 두께보다 작은 두께를 가진 제 3 절연막; 및 상기 제 3 절연막 위에 형성된 제 3 도전막을 포함한다.
본 발명의 반도체 장치는 기판 위에 형성되는 메모리 트랜지스터, 제 1 트랜지스터, 및 제 2 트랜지스터를 포함한다. 상기 메모리 트랜지스터는: 상기 기판 위에 형성된 제 1 도전막; 상기 제 1 도전막 위에 형성된 제 2 절연막; 상기 제 2 절연막 위에 형성된 전하 축적층; 상기 전하 축적층 위에 형성된 터널 절연막; 및 상기 터널 절연막 위에 형성된 제 1 반도체막을 포함한다. 상기 제 1 트랜지스터는: 상기 기판 위에 형성된 제 2 도전막; 상기 제 2 도전막 위에 형성되고 상기 제 2 절연막의 두께보다 큰 두께를 가진 제 1 절연막; 상기 제 1 절연막 위에 형성된 상기 제 2 절연막; 및 상기 제 2 절연막 위에 형성된 제 2 반도체막을 포함한다. 상기 제 2 트랜지스터는: 상기 기판 위에 상기 제 1 절연막 및 상기 제 2 절연막을 사이에 개재하여 형성된 제 3 반도체막; 상기 제 3 반도체막 위에 형성되고 상기 제 1 절연막의 두께보다 작은 두께를 가진 제 3 절연막; 및 상기 제 3 절연막 위에 형성된 제 3 도전막을 포함한다.
본 발명에서 메모리 트랜지스터는 두께들이 상이한 게이트 절연막들을 갖는 복수의 박막 트랜지스터들과 동일한 기판 위에 형성된다. 더욱이, 메모리 트랜지스터 및 복수의 박막 트랜지스터들의 일부는 보텀 게이트 구조를 가지도록 제공되고, 다른 박막 트랜지스터들은 탑 게이트 구조를 가지도록 제공된다. 결과적으로, 제조 공정의 간략화가 달성된다.
본 발명은 또한, 두께들이 상이한 게이트 절연막들을 갖는 복수의 박막 트랜지스터들과 동일한 기판 위에 메모리 트랜지스터가 형성되는 구조를 포함한다. 더욱이, 박막 트랜지스터들은 게이트 절연막들의 두께에 따라 탑 게이트 구조 또는 보텀 게이트 구조를 가진다. 따라서, 반도체막과 접촉하여 형성된 절연막을 제거하기 위한 에칭 단계가 생략될 수 있고, 그에 의해 트랜지스터들의 특성 불량들을 감소시킨다.
메모리 트랜지스터는 보텀 게이트 구조를 가지고, 전자들은 게이트 전극의 단부를 활용함으로써 전하 축적층으로/으로부터 주입되거나 방출된다. 결과적으로 기록 전압 및 소거 전압이 감소될 수 있다.
도 1a 내지 도 1d는 본 발명의 반도체 장치를 제조하는 방법의 예를 도시한 도면.
도 2a 내지 도 2d는 본 발명의 반도체 장치를 제조하는 방법의 예를 도시한 도면.
도 3a 내지 도 3c는 본 발명의 반도체 장치를 제조하는 방법의 예를 도시한 도면.
도 4a 내지 도 4d는 본 발명의 반도체 장치를 제조하는 방법의 예를 도시한 도면.
도 5a 내지 도 5d는 본 발명의 반도체 장치를 제조하는 방법의 예를 도시한 도면.
도 6a 및 도 6b는 본 발명의 반도체 장치의 예를 도시한 도면.
도 7a 내지 도 7c는 본 발명의 반도체 장치를 제조하는 방법의 예를 도시한 도면.
도 8a 및 도 8b는 본 발명의 반도체 장치의 예를 도시한 도면.
도 9a 및 도 9b는 본 발명의 반도체 장치의 동작예를 도시한 도면.
도 10a 및 도 10b는 본 발명의 반도체 장치의 동작예를 도시한 도면.
도 11a 및 도 11b는 본 발명의 반도체 장치의 사용예를 도시한 도면.
도 12a 내지 도 12c는 본 발명의 반도체 장치의 사용예를 도시한 도면.
도 13a 내지 도 13e는 본 발명의 반도체 장치의 사용예를 도시한 도면.
도 14a 내지 도 14d는 본 발명의 반도체 장치를 제조하는 방법의 예를 도시한 도면.
도 15a 내지 도 15c는 본 발명의 반도체 장치를 제조하는 방법의 예를 도시한 도면.
도 2a 내지 도 2d는 본 발명의 반도체 장치를 제조하는 방법의 예를 도시한 도면.
도 3a 내지 도 3c는 본 발명의 반도체 장치를 제조하는 방법의 예를 도시한 도면.
도 4a 내지 도 4d는 본 발명의 반도체 장치를 제조하는 방법의 예를 도시한 도면.
도 5a 내지 도 5d는 본 발명의 반도체 장치를 제조하는 방법의 예를 도시한 도면.
도 6a 및 도 6b는 본 발명의 반도체 장치의 예를 도시한 도면.
도 7a 내지 도 7c는 본 발명의 반도체 장치를 제조하는 방법의 예를 도시한 도면.
도 8a 및 도 8b는 본 발명의 반도체 장치의 예를 도시한 도면.
도 9a 및 도 9b는 본 발명의 반도체 장치의 동작예를 도시한 도면.
도 10a 및 도 10b는 본 발명의 반도체 장치의 동작예를 도시한 도면.
도 11a 및 도 11b는 본 발명의 반도체 장치의 사용예를 도시한 도면.
도 12a 내지 도 12c는 본 발명의 반도체 장치의 사용예를 도시한 도면.
도 13a 내지 도 13e는 본 발명의 반도체 장치의 사용예를 도시한 도면.
도 14a 내지 도 14d는 본 발명의 반도체 장치를 제조하는 방법의 예를 도시한 도면.
도 15a 내지 도 15c는 본 발명의 반도체 장치를 제조하는 방법의 예를 도시한 도면.
본 발명이 첨부 도면들을 참조하여 실시예 모드들에 의해 설명될 것이지만, 다양한 변경들 및 수정들이 본 기술분야의 통상의 지식을 가진 기술자에게 명백할 것임을 이해해야 한다. 따라서, 이러한 변경들 및 수정들이 본 발명의 범위를 벗어나지 않는 한, 이들은 본 명세서에 포함되는 것으로 해석되어야 한다. 이 명세서의 도면들에서, 동일한 부분들 또는 유사한 기능을 가진 부분들은 동일한 참조 번호들에 의해 표시되고 그에 대한 설명은 생략될 수 있음을 유념한다.
(실시예 모드 1)
이 실시예 모드에서, 메모리 트랜지스터를 포함하는 반도체 장치의 예 및 반도체 장치를 제조하는 방법이 도 1a 내지 도 1d, 도 2a 내지 도 2d, 및 도 3a 내지 도 3c를 참조하여 설명된다.
이후 설명되는 것은 메모리 트랜지스터가 고내압(고전압 박막 트랜지스터)을 가지도록 요구된 박막 트랜지스터와, 고속(고속 박막 트랜지스터)으로 동작하도록 요구된 박막 트랜지스터와 동일한 구조 위에 형성되는 경우이다. 고전압 박막 트랜지스터의 게이트 절연막은 고속 박막 트랜지스터의 게이트 절연막의 두께보다 큰 두께를 가지도록 형성된다.
첫째, 도전막들(102a 및 102b)이 기판(100) 위에 절연막(101)을 사이에 개재하여 형성된다(도 1a 참조).
기판(100)은 유리 기판, 금속 기판, 스테인리스 스틸 기판, 이 공정의 처리 온도에 대한 열 저항을 갖는 플라스틱 기판 등이 될 수 있다. 이러한 기판은 영역 및 형상에 특별히 제한되지 않는다. 예를 들면, 1미터 이상의 측면을 가진 직사각 기판은 생산력을 상당히 증가시킨다. 이것은 원형 실리콘 기판을 이용하는 경우에 비해 주요한 이점이다. 따라서, 집적 회로부가 큰 영역을 점유할 때에도, 실리콘 기판을 이용한 경우에 비해 더 낮은 비용으로 생산될 수 있다.
절연막(101)은, 규소의 산화물 또는 규소의 질화물을 함유하는 막(예를 들면, 산화 규소(SiOx)막, 산화질화 규소(SiOxNy)(x>y)막, 질화 규소(SiNx)막, 질화산화 규소(SiNxOy)(x>y)막 등)을 이용하여 단층 구조 또는 적층 구조를 가지도록 CVD, 스퍼터링 등에 의해 형성된다.
도전막들(102a 및 102b)은 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 니켈(Ni), 실리콘(Si) 등으로부터 선택된 원소를 함유하는 막, 이들 원소들의 질화물을 함유하는 막(통상적으로, 질화 탄탈막, 질화 텅스텐막 또는 질화 티탄막), 이들 원소들의 합금막(통상적으로 Mo-W 합금막 또는 Mo-Ta 합금막), 또는 이들 원소들의 실리사이드막(통상적으로, 텅스텐 실리사이드막, 티탄 실리사이드막, 또는 니켈 실리사이드막)을 이용하여 형성될 수 있다. 도전막들(102a 및 102b)은 복수의 도전막들의 적층 구조를 가질 수 있다. 예를 들면, 20 내지 100nm의 두께를 가진 질화 탄탈막 및 100 내지 400nm의 두께를 가진 텅스텐 막이 이 순서로 적층될 수 있다. 텅스텐 및 질화 탄탈이 높은 내열성을 가지기 때문에, 도전막들은 열적 활성화를 위한 열 처리를 받을 수 있다. 도전막들(102a 및 102b)은 기판(100) 위에 절연막(101)을 사이에 개재하지 않고 직접 형성될 수 있다.
도전막(102a)은 메모리 트랜지스터의 게이트 전극으로서 기능하고 도전막(102b)은 고전압 박막 트랜지스터의 게이트 전극으로서 기능한다.
다음, 제 1 절연막(103)이 기판(100) 및 도전막들(102a 및 102b) 위에 형성되고, 전하 축적층(104)은 제 1 절연막(103) 위에 형성된다(도 1b 참조).
제 1 절연막(103)은, 규소의 산화물 또는 규소의 질화물을 함유하는 막(예를 들면, 산화 규소막, 산화질화 규소막, 질화 규소막, 질화산화 규소막 등)을 이용하여 단층 구조 또는 적층 구조를 가지도록 CVD, 스퍼터링 등에 의해 형성된다.
제 1 절연막(103)은 고전압 박막 트랜지스터의 게이트 절연막의 일부와, 메모리 트랜지스터의 전하 축적층과 게이트 전극 사이에 제공된 절연막의 역할을 한다. 이 실시예 모드에서, 제 1 절연막(103)은 20 내지 60nm, 바람직하게는 30 내지 55nm의 두께를 가진 산화 규소막 또는 산화질화 규소막으로 형성된다. 절연막이 메모리 트랜지스터 및 고전압 박막 트랜지스터에 의해 이렇게 공유되면, 공정의 간략화가 달성된다.
전하 축적층(104)은 CVD, 스퍼터링 등에 의해 형성될 수 있다. 전하 축적층(104)은 막에서 전하를 트랩하는 결함을 가진 절연막, 또는 도전 입자들 또는 실리콘과 같은 반도체 입자들을 함유한 절연막으로서 제공된다. 예를 들면, 전하 축적층(104)은 질소를 함유한 절연막, 예를 들면, 질화 규소막, 질화산화 규소막, 또는 산화질화 규소막, 또는 도전성 입자들 또는 반도체 입자들을 함유한 이들 절연막들로서 형성될 수 있다. 전하 축적층(104)이 질소를 함유한 절연막으로서 이렇게 형성되면, MONOS 메모리 트랜지스터가 얻어질 수 있다.
메모리 트랜지스터가 MONOS형으로 제한되지 않고, 전하 축적층(104)은 도전막으로서 형성될 수 있음을 유념한다. 예를 들면, 전하 축적층(104)은 텅스텐(W), 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 크롬(Cr) 및 실리콘(Si)으로부터 선택된 원소를 함유하는 막, 이들 원소들의 질화물을 함유하는 막(통상적으로, 질화 텅스텐막, 질화 탄탈막 또는 질화 티탄막), 또는 이들 원소들의 실리사이드막(통상적으로, 텅스텐 실리사이드막 또는 티탄 실리사이드막)으로 형성될 수 있다. 실리콘막에는 인 또는 붕소와 같은 불순물이 첨가될 수 있다. 전하 축적층(104)이 도전막으로서 이렇게 형성되면, 플로팅 게이트 메모리 트랜지스터가 얻어질 수 있다.
이 실시예 모드에서, 전하 축적층(104)은 5 내지 100nm, 바람직하게는 10 내지 50nm의 두께를 가진 텅스텐(W)으로 형성된다. 즉, 이 실시예 모드는 플로팅 게이트 메모리 트랜지스터의 경우를 도시한다.
다음, 전하 축적층(104)은 부분적으로 남아 있도록 선택적으로 제거된다(도 1c 참조). 여기서, 메모리 트랜지스터의 도전막(102a) 위에 제공된 전하 축적층을 최소한 남겨 두도록 에칭이 수행된다. 전하 축적층(104)은 도전막(102a)의 폭보다 작은 폭 또는 도 1c에 도시된 도전막(102a)보다 큰 폭을 가질 수 있다.
그 후에, 제 2 절연막(105)이 나머지 전하 축적층(104) 및 노출된 제 1 절연막(103) 위에 형성되고, 반도체막(106)이 제 2 절연막(105) 위에 형성된다(도 1d 참조).
제 2 절연막(105)은 규소의 산화물 또는 규소의 질화물을 함유하는 막(예를 들면, 산화 규소막, 산화질화 규소막, 질화 규소막, 질화산화 규소막 등)을 이용하여 단층 구조 또는 적층 구조를 가지도록 CVD, 스퍼터링 등에 의해 형성된다.
제 2 절연막(105)은 메모리 트랜지스터의 터널 절연막으로서 기능한다. 이 실시예 모드에서, 제 2 절연막(105)은 5 내지 20nm, 바람직하게는 5 내지 15nm의 두께를 가진 산화 규소 또는 산화질화 규소로 형성된다. 제 2 절연막(105)은 고전압 박막 트랜지스터의 게이트 절연막의 일부의 역할을 한다. 이 실시예 모드에서, 고전압 박막 트랜지스터의 게이트 절연막은 제 1 절연막(103) 및 제 2 절연막(105)의 적층 구조를 가진다. 메모리 트랜지스터의 절연막 및 박막 트랜지스터의 게이트 절연막의 역할을 하도록 절연막이 제공될 때, 공정의 간략화가 달성된다.
반도체막(106)이 25 내지 200nm의 두께(바람직하게 30 내지 150nm)를 가지도록 스퍼터링, LPCVD, 플라즈마 CVD 등에 의해 형성된다. 반도체막(106)은 예를 들면 비정질 실리콘막으로 형성될 수 있다.
비정질 반도체막(106)은 결정화되기 위해 레이저광으로 조사될 수 있다. 비정질 반도체막(106)의 결정화는 레이저 조사, RTA 또는 어닐링 노를 이용한 열 결정화, 및 금속화를 촉진시키는 금속 원소를 이용한 열 결정화를 조합함으로써 수행될 수 있다.
이 실시예 모드에서, 반도체막(106)은 결정화된 후에 원하는 형상으로 에칭되고, 그에 의해 결정성 반도체막들(106a, 106b 및 106c)을 형성한다(도 2a 참조). 반도체막(106a)은 도전막(102a)과 겹치도록 형성되고, 반도체막(106b)은 도전막(102b)과 겹치도록 형성되고, 반도체막(106c)은 도전막(102a) 또는 도전막(102b)과 겹치지 않도록 형성된다.
반도체막(106a)은 메모리 트랜지스터의 채널 형성 영역으로서 기능하고, 반도체막(106b)은 고전압 박막 트랜지스터의 채널 형성 영역으로서 기능하고, 반도체막(106c)은 고속 박막 트랜지스터의 채널 형성 영역으로서 기능한다.
그 후에, 제 3 절연막(107)은 반도체막들(106a 내지 106c) 위에 형성된다(도 2b 참조).
제 3 절연막(107)은 규소의 산화물 또는 규소의 질화물을 함유하는 막(예를 들면, 산화 규소막, 산화질화 규소막, 질화 규소막, 질화산화 규소막 등)을 이용하여 단층 구조 또는 적층 구조를 가지도록 CVD, 스퍼터링 등에 의해 형성된다. 대안적으로, 제 3 절연막(107)은 플라즈마 처리에 의해 반도체막들의 표면들을 산화 또는 질화함으로써 형성될 수 있다. 예를 들면, 제 3 절연막(107)은 He, Ar, Kr 및 Xe와 같은 희가스(rare gas)와 산소, 산화 질소, 암모니아, 질소, 수소 등의 혼합된 가스를 이용하여 플라즈마 처리에 의해 형성된다. 이 경우, 마이크로파들의 도입에 의해 플라즈마가 여기되어, 낮은 전자 온도 및 고밀도의 플라즈마가 생성될 수 있다. 반도체막들의 표면들은 산소 라디칼들(OH 라디칼들이 될 수도 있음) 또는 질소 라디칼들(NH 라디칼들이 될 수도 있음)에 의해 산화 또는 질화될 수 있으며, 이들은 고밀도 플라즈마에 의해 생성된다. 대안적으로, CVD, 스퍼터링 등에 의한 규소의 산화물 또는 규소의 질화물을 함유한 막을 형성한 후에, 얻어진 절연막은 플라즈마 처리를 받을 수 있다.
제 3 절연막(107)은 고속 박막 트랜지스터의 게이트 절연막으로서 기능한다. 이 실시예 모드에서, 제 3 절연막(107)은 3 내지 25nm, 바람직하게는 5 내지 20nm의 두께를 가진 산화 규소막 또는 산화질화 규소막으로 형성된다. 달리 말하면, 제 3 절연막(107)은 고전압 박막 트랜지스터의 게이트 절연막의 두께보다 작은 두께를 가지도록 형성된다.
그 후에, 도전막(108)이 제 3 절연막(107) 위에 형성된다(도 2c 참조).
도전막(108)은, 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 니켈(Ni), 실리콘(Si) 등으로부터 선택된 원소를 함유하는 막, 이들 원소들의 질화물을 함유하는 막(통상적으로, 질화 탄탈막, 질화 텅스텐막 또는 질화 티탄막), 이들 원소들의 합금막(통상적으로 Mo-W 합금막 또는 Mo-Ta 합금막), 또는 이들 원소들의 실리사이드막(통상적으로, 텅스텐 실리사이드막, 티탄 실리사이드막, 또는 니켈 실리사이드막)의 단층 구조 또는 적층 구조를 가진다.
그 후에, 도전막(108)은 반도체막(106c) 위에 부분적으로 남아 있도록 에칭된다(도 2d 참조). 나머지 도전막(108)은 고속 박막 트랜지스터의 게이트 전극으로서 기능한다.
다음, 레지스트들(109)은 반도체막들(106a 및 106b)의 일부들과 겹치도록 형성된다. 불순물 원소는 레지스트들(109) 및 도전막(108)을 마스크들로서 이용하여 반도체막들(106a 내지 106c)로 도입되고, 그에 의해 소스 영역들 또는 드레인 영역들로서 기능하는 불순물 영역들(110a 내지 110c)을 형성한다(도 3a 참조).
결과적으로, 보텀 게이트 메모리 트랜지스터(120a), 보텀 게이트 고전압 박막 트랜지스터(120b) 및 탑 게이트 고속 박막 트랜지스터(120c)가 얻어질 수 있다.
도입될 불순물 원소는 n-형 불순물 원소 또는 p-형 불순물 원소이다. n-형 불순물 원소로서, 인(P), 비소(As) 등이 이용될 수 있다. p-형 불순물 원소로서, 붕소(B), 알루미늄(Al), 갈륨(Ga) 등이 이용될 수 있다. 이 실시예 모드에서, 고농도의 인(P)이 반도체막들(106a 내지 106c)로 도입되고, 그에 의해 n-형 불순물 영역들(110a 내지 110c)을 형성한다. 붕소(B)는 p-형 불순물 영역들을 형성하기 위해 반도체막들로 도입될 수 있음을 유념한다.
반도체막(106c)에 형성된 불순물 영역(110c)은 도전막(108)이 마스크로서 이용될 수 있기 때문에 자기정합적으로 형성될 수 있다.
상술된 바와 같이, 동일한 기판 위에 형성된 메모리 트랜지스터 및 일부 박막 트랜지스터들은 보텀 게이트 구조로 제조되고, 다른 박막 트랜지스터들은 탑 게이트 구조로서 형성된다. 따라서, 메모리 트랜지스터의 터널 절연막 및 트랜지스터들의 게이트 절연막들이 두께가 상이할 때에도, 불필요한 게이트 절연막의 에칭 단계를 생략하고 에칭으로 인해 반도체막에 대한 손상을 억제하는 것이 가능하다.
그 후에, 층간 절연막으로서 기능하는 절연막(111)이 도전막(108) 및 제 3 절연막(107) 위에 형성된다(도 3b 참조).
절연막(111)은 실리콘의 산화물 및 실리콘의 질화물과 같은 무기 재료, 폴리이미드, 폴리아미드, 벤조사이클로부틴계 수지, 아크릴 폴리머 및 에폭시 수지와 같은 유기 재료, 실록산 재료 등을 이용하여 단층 구조 또는 적층 구조를 가지도록 CVD, 스퍼터링, SOG, 액적 토출, 스크린 인쇄 등에 의해 형성된다. 예를 들면, 절연막(111)은 질화산화 규소막 및 산화질화 규소막의 2층 구조를 가질 수 있다. 실록산 재료는 Si-O-Si 결합을 포함하는 재료임을 유념한다. 실록산은 실리콘(Si)과 산소(O)의 결합에 의해 형성된 골격 구조로 구성되고, 여기서 적어도 수소를 함유한 유기기(알킬기 및 방향족 탄화수소와 같은)은 치환기로서 이용된다. 대안적으로, 플루오로기는 유기기에 포함될 수 있다.
그 후에, 도전막들(112)이 절연막(111) 위에 형성되고, 이들은 메모리 트랜지스터(120a), 고전압 박막 트랜지스터(120b) 및 고속 박막 트랜지스터(120c)의 소스 전극들 또는 드레인 전극들로서 기능할 수 있다(도 3c 참조).
도전막들(112)은 알루미늄(Al), 텅스텐(W), 티탄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C) 및 실리콘(Si)으로부터 선택된 원소, 또는 이러한 원소를 주 구성성분으로 함유하는 합금 또는 화합물을 이용하여 단층 구조 또는 적층 구조를 가지도록 CVD, 스퍼터링 등에 의해 형성된다. 알루미늄을 주 구성성분으로 함유한 합금은 예를 들면, 알루미늄을 주 구성성분으로 함유하고 또한 니켈을 함유하는 재료에 대응하거나, 알루미늄을 주 구성성분으로 함유하고 또한 니켈과 탄소 및 실리콘 중 하나 또는 둘다를 함유하는 재료에 대응한다.
상기 단계들을 통해, 메모리 트랜지스터를 포함하는 반도체 장치가 얻어질 수 있다.
다양한 형태의 트랜지스터들이 이 실시예 모드의 박막 트랜지스터들에 적용될 수 있음을 유념한다. 예를 들면, 2개 이상의 게이트 전극들을 포함하는 멀티-게이트 구조가 채택될 수 있다. 멀티-게이트 구조에서, 채널 영역들은 직렬로 접속된다; 따라서, 복수의 트랜지스터들이 직렬로 접속되는 구성과 형식적으로 등가이다. 멀티-게이트 구조가 이용되면, 오프-전류가 감소될 수 있고, 트랜지스터의 저항 전압이 증가될 수 있어서, 신뢰성이 향상된다. 그 외에도, 트랜지스터가 포화 영역에서 동작할 때 드레인-소스 전압이 변동하는 경우에도, 드레인-소스 전류는 그다지 변동하지 않고, 안정한 특성들이 얻어질 수 있다.
소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역과 채널 형성 영역 사이의 반도체막에 LDD 영역이 형성되는 구성을 채택하는 것이 또한 가능하다. LDD 영역이 제공되면, 오프-전류가 감소되고, 트랜지스터의 내압이 향상될 수 있어서, 신뢰성이 향상된다. 그 외에도, 트랜지스터가 포화 영역에서 동작할 때 드레인-소스 전압이 변동하는 경우에도, 드레인-소스 전류는 그다지 변동하지 않고, 안정한 특성들이 얻어질 수 있다.
이 실시예 모드는 이 명세서의 다른 실시예 모드들에 설명된 반도체 장치의 임의의 구조와 조합될 수 있다.
(실시예 모드 2)
이 실시예 모드에서, 상기 실시예 모드에 도시된 것들과 상이한 반도체 장치 및 그의 제조 방법이 도면들을 참조하여 설명된다. 특히, MONOS 메모리 트랜지스터가 설명되고, 여기서 메모리 트랜지스터의 절연막(게이트 전극과 전하 축적층 사이의 절연막)은 고전압 박막 트랜지스터의 게이트 절연막의 두께보다 작은 두께를 가진다.
첫째, 도전막들(102a 및 102b)이 기판(100) 위에 절연막(101)을 사이에 개재하여 형성된다(도 4a 참조). 도전막(102a)은 메모리 트랜지스터의 게이트 전극으로서 기능하고, 도전막(102b)은 고전압 박막 트랜지스터의 게이트 전극으로서 기능한다.
그 후에, 제 1 절연막(103)은 기판(100) 및 도전막들(102a 및 102b) 위에 형성된다(도 4b 참조). 이 실시예 모드에서, 제 1 절연막(103)은 고전압 박막 트랜지스터의 게이트 절연막의 일부로서 기능한다. 제 1 절연막(103)은 10 내지 60nm, 바람직하게는 20 내지 40nm의 두께를 가진 산화질화 규소막으로 형성된다.
도전막(102a) 위에 형성된 제 1 절연막(103)이 제거된다(도 4c 참조).
다음, 제 2 절연막(203)이 도전막(102a) 및 제 1 절연막(103) 위에 형성되고, 전하 축적층(204)은 제 2 절연막(203) 위에 형성된다(도 4d 참조). 전하 축적층(204)은 질소를 함유한 절연막, 예를 들면 질화 규소막, 질화산화 규소막, 또는 산화질화 규소막, 또는 도전성 입자들 또는 반도체 입자들을 함유한 이들 절연막들로서 CVD, 스퍼터링 등에 의해 형성된다. 이 실시예 모드에서, 전하 축적층(204)은 3 내지 40nm, 바람직하게 5 내지 20nm의 두께를 가진 질화 실리콘으로 형성된다. 제 2 절연막(203)은 산화 규소막, 산화질화 규소막 등과 같은 단층 구조 또는 적층 구조를 가지도록 CVD, 스퍼터링 등에 의해 형성된다. 이 실시예 모드에서, 제 2 절연막(203)이 3 내지 15nm, 바람직하게 5 내지 10nm의 두께를 가진 산화질화 실리콘으로 형성된다. 제 2 절연막(203)은 제공될 필요가 없으며 이 경우 MNOS 트랜지스터가 얻어짐을 유념한다.
그 후에, 전하 축적층(204)은 부분적으로 남아 있도록 선택적으로 제거된다(도 5a 참조). 이 실시예 모드에서, 메모리 트랜지스터의 도전막(102a) 위에 형성된 전하 축적층을 최소한 남겨 두도록 에칭이 수행된다. 전하 축적층(204)은 이 실시예 모드에서 절연막이다; 따라서, 전하 축적층(204)은 제거될 필요가 없고, 메모리 트랜지스터들 사이의 전하 축적층(204)은 각 메모리 트랜지스터마다 분리되도록 제거될 수 있다.
다음에, 절연막(205)은 도전막(102a) 위에 적어도 형성된다. 절연막(205)은 MONOS 메모리 트랜지스터의 터널 절연막으로서 기능하기 때문에, 작은 두께를 가지도록 형성되는 것이 바람직하다. 이 실시예 모드에서, 절연막(205)은 플라즈마 처리에 의해 전하 축적층(204)의 표면을 산화함으로써 형성된다. 예를 들면, 절연막(205)은 He, Ar, Kr 및 Xe와 같은 희가스와 산소, 산화 질소, 수소 등의 혼합 가스를 이용하여 플라즈마 처리에 의해 형성된다. 이 경우, 플라즈마는 마이크로파들의 도입에 의해 여기되어, 낮은 전자 온도 및 고밀도의 플라즈마가 생성될 수 있다. 전하 축적층(204)의 표면은 고밀도 플라즈마에 의해 생성되는 산소 라디칼들(OH 라디칼들이 될 수도 있음)에 의해 산화될 수 있다. 이 실시예 모드에서, 1 내지 5nm, 바람직하게 2 내지 4nm의 두께를 가진 산화 규소막 또는 산화질화 규소막이 플라즈마 처리에 의해 절연막(205)을 형성한다.
그 외에도, 제 2 절연막(203)의 표면은 플라즈마 처리에 의해 수정될 수 있다.
이 실시예 모드가, 절연막(205)이 플라즈마 처리에 의해 형성되는 경우를 도시하고 있지만, 산화 규소막 또는 질화 규소막이 CVD, 스퍼터링 등에 의해 형성될 수 있고, 얻어진 절연막은 플라즈마 처리를 받을 수 있다.
그 후에, 반도체막(106)은 절연막(205) 및 제 2 절연막(203) 위에 형성된다(도 5c 참조).
도 2a 내지 도 2d와 도 3a 내지 도 3c에서와 동일한 단계들 다음에, MONOS 메모리 트랜지스터를 포함하는 반도체 장치가 얻어질 수 있다(도 5d 참조). 이 실시예 모드의 반도체 장치에서, 메모리 트랜지스터(120a) 및 고전압 박막 트랜지스터(120b)는 보텀 게이트 구조를 가지고, 고속 박막 트랜지스터(120c)는 탑 게이트 구조를 가진다.
이 실시예 모드에서, 메모리 트랜지스터(120a)의 절연막(도전막(102a)과 전하 축적층(204) 사이의 제 2 절연막(203))과 고전압 박막 트랜지스터(120b)의 게이트 절연막(제 1 절연막(103) 및 제 2 절연막(203))은 두께가 상이하고; 따라서, 불필요한 게이트 절연막(즉, 도전막(102a) 위의 제 1 절연막(103))이 상술된 바와 같이 도 4c에서 에칭된다. 그러나, 메모리 트랜지스터(120a)에서 보텀 게이트 구조를 채택함으로써 불필요한 게이트 절연막의 제거로 인한 반도체막(106)의 손상은 무시될 수 있다.
이 실시예 모드가, 메모리 트랜지스터 및 고전압 박막 트랜지스터가 보텀 게이트 구조를 가지고 고속 박막 트랜지스터 탑 게이트 구조를 갖는 예를 도시하고 있지만, 본 발명은 이러한 구조에 제한되지 않는다. 예를 들면, 절연막이 메모리 트랜지스터의 절연막(게이트 전극과 전하 축적층 사이의 절연막)에 의해 및 고속 박막 트랜지스터의 게이트 절연막에 의해 공유되도록 구성되면, 메모리 트랜지스터 및 고속 박막 트랜지스터는 보텀 게이트 구조를 가질 수 있고, 고전압 박막 트랜지스터는 탑 게이트 구조를 가질 수 있다. 이 경우의 제조 방법은 도 14a 내지 도 14d 및 도 15a 내지 도 15c를 참조하여 하기에 설명된다.
첫째, 도전막(102a) 및 도전막(102c)이 기판(100) 위에 절연막(101)을 사이에 개재하여 형성된다(도 14a 참조). 도전막(102a)은 메모리 트랜지스터의 게이트 전극으로서 기능하고, 도전막(102c)은 고전압 박막 트랜지스터의 게이트 전극으로서 기능한다.
그 후에, 제 1 절연막(103)은 기판(100) 및 도전막들(102a 및 102c) 위에 형성되고, 전하 축적층(204)은 상기 제 1 절연막(103) 위에 형성된다(도 14b 참조). 도 14a 내지 도 14d 및 도 15a 내지 도 15c에서, 제 1 절연막(103)은 고속 박막 트랜지스터의 게이트 절연막으로서 기능하고, 전하 축적층과 메모리 트랜지스터의 게이트 전극 사이에 형성된 절연막으로서 기능한다.
그 후에, 도전막(102a) 위에 형성된 전하 축적층(204)을 최소한 남겨 두도록 에칭이 수행되고, 절연막(205)이 나머지 전하 축적층(204) 위에 형성된다(도 14c 참조). 절연막(205)은 플라즈마 처리에 의해 전하 축적층(204)을 산화함으로써 형성될 수 있다. 전하 축적층(204)은 에칭될 필요가 없음을 유념한다.
다음, 반도체막(106a)은 도전막(102a)과 겹치도록 절연막(205) 위에 형성되고, 반도체막(106c)은 도전막(102c)과 겹치도록 제 1 절연막(103) 위에 형성되고, 반도체막(106b)은 도전막(102a) 또는 도전막(102c)과 겹치지 않도록 제 1 절연막(103) 위에 형성된다(도 14d 참조).
그 후에, 제 3 절연막(107)은 반도체막들(106a 내지 106c) 위에 형성된다(도 15a 참조). 이 경우, 제 3 절연막(107)은 고전압 박막 트랜지스터의 게이트 절연막으로서 기능한다.
그 후에, 도전막(108)은 제 3 절연막(107) 위에 선택적으로 형성된다(도 15b 참조). 도전막(108)은 고전압 박막 트랜지스터의 게이트 전극으로서 기능한다.
도 3a 내지 도 3c에 도시된 단계들과 동일한 단계들에 이어, 보텀 게이트 구조를 갖는 메모리 트랜지스터(120a) 및 고속 박막 트랜지스터(120c)와, 탑 게이트 구조를 갖는 고전압 박막 트랜지스터(120b)가 얻어질 수 있다(도 15c 참조).
제 1 절연막(103)이 메모리 트랜지스터(120a)의 절연막(게이트 전극(102a)과 전하 축적층(204) 사이의 제 1 절연막(103))과, 박막 트랜지스터(여기서 고속 박막 트랜지스터(120c))의 게이트 절연막(103)으로 역할을 하도록 제공되면, 두께들이 상이한 게이트 절연막들을 가진 박막 트랜지스터들을 제공하는 경우에도, 공정의 간략화가 달성된다. 반도체막과 접하여 형성되는 불필요한 절연막의 에칭 단계들을 생략하는 것이 또한 가능하다; 따라서 반도체막에 대한 손상이 방지될 수 있다.
이 실시예 모드는 이 명세서의 다른 실시예 모드들에 설명된 반도체 장치의 임의의 구성과 조합될 수 있다.
(실시예 모드 3)
이 실시예 모드에서, 상기 실시예 모드들에 도시된 구조와 상이한 반도체 장치의 구조가 도면들을 참조하여 설명된다. 특히, 메모리 트랜지스터 및 고전압 박막 트랜지스터에 탑 게이트 전극이 각각 구비되는 구조에 대한 설명이 이루어진다.
이 실시예 모드에 도시된 반도체 장치는, 상부 전극으로서 기능하는 도전막(208)이 도 3a 내지 도 3c에 도시된 반도체 장치에서 보텀 게이트 메모리 트랜지스터(120a) 및 고전압 박막 트랜지스터(120b)에 추가되는 구성을 가진다(도 6a 참조).
도전막(208)은 임계값이 제어되도록 허용한다; 따라서 고속 동작 또는 저소비전력화를 임의로 변경할 수 있다.
상부 전극으로서 기능하는 도전막(208)은 실시예 모드 2에 도시된 구성으로 메모리 트랜지스터(120a) 및 고전압 박막 트랜지스터(120b)에 추가될 수 있음을 유념한다(도 6b 참조).
보텀 게이트 메모리 트랜지스터(120a) 및 고전압 박막 트랜지스터(120b)에 상부 게이트 전극을 형성하는 방법이 도 7a 내지 도 7c를 참조하여 설명된다.
실시예 모드 1에 도시된 도 1a 내지 도 1d 및 도 2a 내지 도 2c와 동일한 단계들에 이어, 도전막(108)은, 게이트 전극들로서 기능하는 도전막들(208 및 108)이 반도체막들(106a, 106b, 및 106c) 위에 형성되도록 선택적으로 에칭된다(도 7a 참조).
그 후에, 도전막들(108 및 208)을 마스크들로 이용하여 반도체막들(106a 내지 106c)로 불순물 원소가 도입되고, 그에 의해 불순물 영역들(110a 내지 110c)을 형성한다. 결과적으로, 메모리 트랜지스터(120a), 고전압 박막 트랜지스터(120b) 및 고속 박막 트랜지스터(120c)가 얻어진다(도 7b 참조).
그 후에, 층간 절연막으로서 기능하는 절연막(111)이 도전막들(108 및 208)을 커버하도록 형성되고, 도전막들(112)이 절연막(111) 위에 형성되고, 이것은 메모리 트랜지스터(120a), 고전압 박막 트랜지스터(120b), 및 고속 박막 트랜지스터(120c)의 소스 전극들 또는 드레인 전극들로서 기능할 수 있다(도 7c 참조).
이 실시예 모드는, 메모리 트랜지스터 및 고전압 박막 트랜지스터 둘다에 상부 전극이 구비되지만; 메모리 트랜지스터 및 고전압 박막 트랜지스터 중 하나에 상부 전극이 구비될 수 있는 구성을 도시한다.
이 실시예 모드는 이 명세서의 다른 실시예 모드들에 설명된 반도체 장치들의 임의의 구조와 조합될 수 있다.
(실시예 모드 4)
이 실시예 모드에서, 상기 실시예 모드들에 도시된 메모리 트랜지스터의 구성이 설명된다. 특히, 보텀 게이트 구조를 가진 다중값 MONOS 메모리 트랜지스터에 대한 설명이 이루어진다.
이 실시예 모드에 도시된 메모리 트랜지스터에서, 반도체막(306) 아래에 제공되는 게이트 전극(302)의 단부들에 전계가 집중된다. 이 현상을 이용하여, 반도체막(306)과 게이트 전극(302)의 단부들 사이의 전하 축적층(304)의 영역들로 전하가 선택적으로 주입된다(도 8a 참조). 게이트 전극(302)의 양 단부들의 전계 집중은 기록 전압 및 소거 전압의 감소를 허용한다.
메모리 트랜지스터의 동작은 도면들을 참조하여 하기에 설명된다. 다음의 설명에서 동작 전압들의 값들은 단지 일례를 뿐이고, 본 발명은 이들 값들에 제한되지 않음을 유념한다.
일반적으로, 열 전자들(hot electrons)을 이용한 방법 또는 F-N 터널 전류를 이용한 방법에 의해 전자들이 전하 축적층(304)으로 주입된다. 열 전자들을 이용하는 경우에, 게이트 전극(302)에 양의 전압이 인가되고, 드레인에 고전압이 인가되고, 그에 의해 열 전자들이 발생한다. 결과적으로, 열 전자들은 전하 축적층(304)으로 주입될 수 있다. F-N 터널 전류를 활용하는 경우에, 게이트 전극(302)에 양의 전압이 인가되고, F-N 터널 전류에 의해 반도체막(306)의 채널 형성 영역으로부터 전하 축적층(304)으로 전자들이 주입된다.
이 실시예는, 게이트 전극(302)의 양 단부들이 활용되고, 전하 축적층(304)에 있어서 반도체막(306)과 게이트 전극들(302)의 양 단부들 사이의 영역들의 각각에 전자들이 축적되는 경우를 도시한다.
도 9a는 열 전자들에 의해 전하 축적층(304)의 제 1 영역(304a)으로 전자들을 주입하는 경우에 인가된 전압들을 도시한다. 예를 들면, 양의 전압(8 내지 14V, 여기서는 12V)이 게이트 전극(302)에 인가되고, 8V가 반도체막(306)의 제 1 불순물 영역(306a)(소스 영역)에 인가되는 반면, 0V가 반도체막(306)의 제 2 불순물 영역(306b)(드레인 영역)에 인가된다. 결과적으로, 제 1 불순물 영역(306a)측 상에 위치되는 게이트 전극(302)의 단부들 중 하나에 전계가 집중되고, 반도체막(306)의 채널 형성 영역을 통해 흐르는 전자들은 절연막(305)을 통해 전하 축적층(304)의 제 1 영역(304a)으로 주입된 후 트랩된다. 게이트 전극(302)의 단부의 이러한 전계 집중은 기록 전압의 감소를 허용한다.
전하 축적층(304)의 제 1 영역(304a)에 전자들이 보유되면, 메모리 트랜지스터의 임계 전압은 양의 방향으로 이동한다. 이 상태는 제 1 상태라 칭해질 수 있다.
제 1 상태는, 전하 축적층(304)에서 보유된 전하의 부재시 메모리 트랜지스터가 턴온되도록 허용하는 게이트 전압이 메모리 트랜지스터에 공급될 때에도 메모리 트랜지스터가 턴온되지 않는 것을 감지 회로로 감지함으로써 검출될 수 있다.
도 9b는 열 전자들에 의해 전하 축적층(304)의 제 2 영역(304b)으로 전자들을 주입하는 경우에 인가된 전압들을 도시한다. 예를 들면, 양의 전압(8 내지 14V, 여기서는 12V)이 게이트 전극(302)에 인가되고, 0V가 제 1 불순물 영역(306a)(드레인 영역)에 인가되는 반면, 8V가 제 2 불순물 영역(306b)(소스 영역)에 인가된다. 결과적으로, 제 2 불순물 영역(306b)측 상에 위치되는 게이트 전극(302)의 단부들 중 하나에 전계가 집중되고, 반도체막(306)의 채널 형성 영역을 통해 흐르는 전자들은 절연막(305)을 통해 전하 축적층(304)의 제 2 영역(304b)으로 주입된 후 트랩된다. 게이트 전극(302)의 단부의 이러한 전계 집중은 기록 전압의 감소를 허용한다.
전하 축적층(304)의 제 1 영역(304a) 및 제 2 영역(304b)에 전자들이 보유되면, 메모리 트랜지스터의 임계 전압은 도 9a에 도시된 상태와 비교하여 양의 방향으로 이동한다. 이 상태는 제 2 상태라 칭해질 수 있다.
제 2 상태는, 전하 축적층(304)의 제 1 영역(304a) 및 제 2 영역(304b) 중 하나에서 보유된 전하의 존재시 메모리 트랜지스터가 턴온되도록 허용하는 게이트 전압이 메모리 트랜지스터에 공급될 때에도 메모리 트랜지스터가 턴온되지 않는 것을 감지 회로로 감지함으로써 검출될 수 있다.
도 10a는 메모리 트랜지스터로부터 데이터를 소거하기 위하여 전하 축적층(304)의 제 1 영역(304a)으로부터 전하가 방출되는 상태를 도시한다. 이 경우, 0V가 게이트 전극(302)에 인가되고, 양의 전압(8 내지 14V)이 반도체막(306)의 제 1 불순물 영역(306a)에 인가되는 반면, 0V가 제 2 불순물 영역(306b)에 인가된다. 결과적으로, 제 1 불순물 영역(306a)측 상에 위치되는 게이트 전극(302)의 단부들 중 하나에 전계가 집중되고, 전하 축적층(304)의 제 1 영역(304a)에 축적된 전자들이 제 1 불순물 영역(306a)측으로 추출될 수 있다. 게이트 전극(302)의 단부의 이러한 전계 집중은 소거 전압의 감소를 허용한다. 전하 축적층(304)으로부터 전자들을 추출할 뿐 아니라, 전하를 중성화하기 위해, 전하 축적층(304)으로 홀들을 주입함으로써, 데이터가 소거될 수 있음을 유념한다.
0V가 게이트 전극(302)에 인가되고, 0V가 반도체막(306)의 제 1 불순물 영역(306a)에 인가되는 반면, 양의 전압(8 내지 14V)이 제 2 불순물 영역(306b)에 인가되면, 전하 축적층(304)의 제 2 영역(304b)으로부터 전하가 방출될 수 있다.
도 10b는 메모리 트랜지스터로부터 데이터를 소거하기 위하여 전하 축적층(304)의 제 1 영역(304a) 및 제 2 영역(304b)으로부터 동시에 전하가 방출되는 경우를 도시한다. 이 경우, 0V가 게이트 전극(302)에 인가되고, 양의 전압(8 내지 14V)이 반도체막(306)의 제 1 불순물 영역(306a)에 인가되고, 양의 전압(8 내지 14V)이 제 2 불순물 영역(306b)에 인가된다. 결과적으로, 제 1 불순물 영역(306a)측 및 제 2 불순물 영역(306b)측 상에 위치되는 게이트 전극(302)의 양 단부들에 전계가 집중되고, 전하 축적층(304)의 제 1 영역(304a) 및 제 2 영역(304b)에 축적된 전자들이 제 1 불순물 영역(306a)측 및 제 2 영역(304b)측으로 추출될 수 있다. 게이트 전극(302)의 단부의 이러한 전계 집중은 소거 전압의 감소를 허용한다.
상술된 바와 같이, 보텀 게이트 구조를 갖는 MONOS 메모리 트랜지스터에서, 게이트 전극의 단부의 전계 집중을 이용함으로써 전하 축적층으로/으로부터 전하가 주입되거나 방출된다. 결과적으로 저전력 소비가 달성된다.
이 실시예 모드가 메모리 트랜지스터의 이진화의 경우를 도시하고 있지만, 본 발명은 이러한 경우에 제한되지 않는다. 예를 들면, 메모리 트랜지스터는 복수의 게이트 전극들을 제공하고 도 8b에 도시된 게이트 전극들의 단부들의 전계 집중을 이용함으로써 다중값이 될 수 있다.
이 실시예 모드는 이 명세서의 다른 실시예 모드들에 설명된 반도체 장치들의 임의의 구조와 조합될 수 있다.
(실시예 모드 5)
이 실시예 모드에서, 상기 실시예 모드들 중 어느 하나에 도시된 메모리 트랜지스터를 포함하는 반도체 장치의 응용예가 도면들을 참조하여 설명되며, 이 반도체 장치는 비접촉 방식으로 데이터를 전송 및 수신할 수 있다. 비접촉 방식으로 데이터를 전송 및 수신할 수 있는 반도체 장치는 또한, 응용에 따라 RFID 태그, ID 태그, IC 태그, IC 칩, RF 태그, 무선 태그, 전자 태그 또는 무선 칩이라고도 불린다.
이 실시예 모드에 도시된 반도체 장치의 상부 표면 구조의 예가 도 11a를 참조하여 설명된다. 도 11a 및 도 11b에 도시된 반도체 장치(80)는, 상기 실시예 모드들에 도시된 임의의 메모리 트랜지스터들 및 박막 트랜지스터들이 구비된 박막 집적 회로(131)와, 안테나로서 기능하는 도전막(132)을 포함한다. 안테나로서 기능하는 도전막(132)은 박막 집적 회로(131)에 전기적으로 접속된다.
도 11b는 도 11a의 개략적 단면도이다. 안테나로서 기능하는 도전막(132)은 메모리부를 구성하는 메모리 트랜지스터, 로직부를 구성하는 박막 트랜지스터 등 위에 형성될 수 있다. 예를 들면, 상기 실시예 모드에 도시된 구조들에서, 안테나로서 기능하는 도전막(132)은 절연막(111) 위에 절연막(133)을 사이에 개재하여 형성될 수 있다.
안테나로서 기능하는 도전막(132)은 박막 집적 회로(131)와 겹치도록 제공되거나 박막 집적 회로(131)의 주변부에 제공될 수 있다. 또한, 이 실시예 모드는, 안테나로서 기능하는 도전막(132)이 코일 형상을 가지고, 전자 유도 시스템 또는 전자 결합 시스템이 이용되는 예를 도시한다; 그러나 본 발명은 이들 시스템에 제한되지 않고, 마이크로파 시스템도 또한 이용될 수 있다. 마이크로파 시스템을 이용하는 경우에, 안테나로서 기능하는 도전막(132)의 형상은 전자의 파장에 따라 임의로 결정될 수 있다.
전자 결합 시스템 또는 전자 유도 시스템(예를 들면, 13.56 MHz 대역)이 반도체 장치에서 신호 전송 시스템으로 이용되는 경우, 자계 밀도의 변화에 의해 유발된 전자기 유도가 활용된다. 따라서, 안테나로서 기능하는 도전막은 환형(예를 들면, 루프 안테나) 또는 나선형(예를 들면, 나선형 안테나)으로 형성된다.
마이크로파 시스템(예를 들면, UHF 대역 (860 내지 960 MHz 대역), 2.45 GHz 대역 등)이 반도체 장치에서 신호 전송 시스템으로 이용되는 경우, 안테나로서 기능하는 도전막의 길이와 같은 형상은 신호 전송을 위해 이용되는 전자의 파장을 고려하여 임의로 결정될 수 있다. 예를 들면, 안테나로서 기능하는 도전막은 선형(예를 들면 다이폴 안테나), 평면형(예를 들면 패치 안테나), 리본형 등으로 형성될 수 있다. 안테나로서 기능하는 도전막의 형상은 선형 형상에 제한되지 않고, 전자의 파장을 고려하여, 곡선, 미앤더형(meander shape) 또는 이들의 조합이 될 수 있다.
안테나로서 기능하는 도전막(132)은 CVD, 스퍼터링, 스크린 인쇄 및 그라비어 인쇄(gravure printing)와 같은 인쇄 방법, 액적 토출, 디스펜서 방법, 도금 방법 등에 의해 도전성 재료로 형성된다. 도전성 재료는 알루미늄(Al), 티탄(Ti), 은(Ag), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 팔라듐(Pd), 탄탈(Ta), 및 몰리브덴(Mo)으로부터 선택된 원소, 또는 이들 원소들을 주로 함유한 합금 또는 화합물이고, 단층 구조 또는 적층 구조가 채택될 수 있다.
안테나를 제공하는 경우, 박막 집적 회로(131) 및 안테나로서 기능하는 도전막(132)이 동일 기판 위에 적접 형성될 수 있거나, 이들이 상이한 기판들 위에 형성된 다음 서로 전기적으로 접속되도록 부착될 수 있다.
이 실시예 모드에 도시된 반도체의 동작예가 설명된다.
반도체 장치(80)는 비접촉 방식으로 데이터를 통신하는 기능을 가지고, 고주파 회로(81), 전원 회로(82), 리셋 회로(83), 클록 발생 회로(84), 데이터 복조 회로(85), 데이터 변조 회로(86), 다른 회로들을 제어하기 위한 제어 회로(87), 기억 회로(88) 및 안테나(89)를 포함한다(도 12a). 기억 회로(88)에는 상기 실시예 모드들에 도시된 메모리 트랜지스터들 중 어느 하나가 제공될 수 있다.
고주파 회로(81)는 안테나(89)로부터 신호를 수신하고 데이터 복조 회로(86)로부터 수신된 신호를 안테나(89)를 통해 출력한다. 전원 회로(82)는 수신된 신호로부터 전원 전위를 생성한다. 리셋 회로(83)는 리셋 신호를 생성한다. 클록 발생 회로(84)는 안테나(89)로부터 입력된 신호에 기초하여 다양한 클록 신호들을 생성한다. 데이터 복조 회로(85)는 수신된 신호를 복조하고 제어 회로(87)에 이 신호를 출력한다. 데이터 변조 회로(86)는 제어 회로(87)로부터 수신된 신호를 변조한다. 제어 회로(87)는 예를 들면, 코드 추출 회로(91), 코드 판정 회로(92), CRC 판정 회로(93) 및 출력 유닛 회로(94)를 포함한다. 코드 추출 회로(91)는 제어 회로(87)에 전송될 명령에 포함되는 복수의 코드들을 추출한다. 코드 판정 회로(92)는 명령의 내용을 결정하기 위해 추출된 코드를 참조에 대응하는 코드와 비교한다. CRC 판정 회로(93)는 결정된 코드에 기초하여 송신 에러 등을 검출한다.
상기 언급된 반도체 장치(80)의 동작예가 설명된다. 먼저, 무선 신호가 안테나(89)에 의해 수신된다. 무선 신호는 고주파 회로(81)를 통해 전원 회로(82)에 전송되고, 그에 의해 고전원 전위(이후 VDD라고 칭해짐)를 생성한다. VDD는 반도체 장치(80)의 각 회로에 공급된다. 고주파 회로(81)를 통해 데이터 복조 회로(85)에 전송된 신호가 복조된다(이후 복조 신호라고 칭해짐). 또한, 고주파 회로(81)를 통해 리셋 회로(83) 및 클록 발생 회로(84)를 통과하는 신호 및 복조된 신호는 제어 회로(87)에 전송된다. 제어 회로(87)에 전송된 신호들은 코드 추출 회로(91), 코드 판정 회로(92), CRC 판정 회로(93) 등에 의해 디코딩된다. 그 후에, 기억 회로(88)에 기억된 반도체 장치(80)의 데이터는 디코딩된 신호들에 기초하여 출력된다. 반도체 장치(80)의 출력된 데이터는 출력 유닛 회로(94)를 통해 인코딩된다. 그 외에도, 반도체 장치(80)의 인코딩된 데이터는 안테나(89)를 통해 송신되도록 데이터 변조 회로(86)를 통과한다. 저전원 전위(이후 VSS라고 칭해짐)가 반도체 장치(80)에 포함된 복수의 회로들 사이에 공통이고, VSS는 GND로 설정될 수 있음을 유념한다.
이러한 방식으로, 리더/라이터로부터의 신호를 반도체 장치(80)에 전송하고 반도체 장치(80)로부터의 신호를 리더/라이터에 의해 수신함으로써, 반도체 장치(80)의 데이터가 판독될 수 있다.
반도체 장치(80)는, 전원(배터리)이 내장되지 않지만 전자들이 각 회로마다 전원 전압을 공급하는데 이용되는 구조, 또는 전자들 및 전원(배터리) 둘다가 각 회로에 전원 전압을 공급하는데 이용될 수 있는 구조를 가질 수 있다.
비접촉 방식으로 데이터를 전송하고 수신할 수 있는 반도체 장치의 사용예에 대한 설명이 이루어진다. 리더/라이터(3200)가 디스플레이부(3310)를 포함하는 휴대 단말의 측면에 제공되고, 반도체 장치(3230)는 제품(3220)측 상에 제공된다(도 12b 참조). 리더/라이터(3200)가 제품(3220)의 반도체 장치(3230)에 가깝게 배치되면, 원재료나 원산지, 각 제조 단계의 조사 결과, 유통 공정의 이력, 제품 설명 등 상품에 관한 데이터가 디스플레이부(3210) 상에 디스플레이된다. 제품(3260)이 컨베이어 벨트에 의해 이송되면, 제품(3260)은 리더/라이터(3200) 및 제품(3260) 상에 제공된 반도체 장치(3250)를 이용하여 검사될 수 있다(도 12c 참조). 이러한 시스템에 반도체 장치를 활용함으로써 데이터를 쉽게 얻도록 허용하고, 그에 의해 고기능 및 고부가가치의 시스템을 달성한다.
상기 실시예 모드들에 도시된 메모리 트랜지스터들 중 어느 하나를 포함하는 반도체 장치는 메모리가 장착되는 다양한 분야들의 전자 기기들에 응용될 수 있다. 예를 들면, 상기 실시예 모드들에 도시된 메모리 트랜지스터들 중 어느 하나를 이용한 전자 기기들은, 비디오 카메라, 디지털 카메라와 같은 카메라, 고글형 디스플레이(헤드 장착된 디스플레이), 네비게이션 시스템, 오디오 재생 장치(차량용 오디오 세트, 오디오 컴포넌트 세트 등), 컴퓨터, 게임기, 휴대 정보 단말기(휴대형 컴퓨터, 휴대 전화, 휴대용 게임기, 전자 서적 등), 기록 매체(특히, DVD(digital versatile disc)와 같은 기록 매체를 재생하고 재생된 영상을 디스플레이하는 디스플레이를 구비한 장치)가 구비된 영상 재생 장치 등을 포함한다. 이들 전자 기기들의 특정 예들은 도 13a 내지 도 13e에 도시된다.
도 13a 및 도 13b는 디지털 카메라를 도시한다. 도 13b는 도 13a의 디지털 카메라의 뒷면을 도시한다. 이 디지털 카메라는 하우징(2111), 디스플레이부(2112), 렌즈(2113), 조작키들(2114), 셔터 버튼(2115) 등을 포함한다. 또한, 디지털 카메라는 디지털 카메라에 의해 촬영된 데이터를 저장하기 위한 소거 가능한 비휘발성 메모리(2116)를 포함한다. 상기 실시예 모드들에 도시된 메모리 트랜지스터들 중 어느 하나가 메모리(2116)에 적용될 수 있다.
도 13c는 휴대 단말들의 통상적인 예인 휴대 전화를 도시한다. 휴대 전화는 하우징(2121), 디스플레이부(2122), 조작키들(2123) 등을 포함한다. 또한, 휴대 전화는 전화 번호들, 영상 데이터 및 음성 데이터와 같은 데이터를 저장하고 재생하기 위한 소거 가능한 비휘발성 메모리(2125)를 포함한다. 상기 실시예 모드들에 도시된 메모리 트랜지스터들 중 어느 하나가 메모리(2125)에 적용될 수 있다.
도 13d는 오디오 장치들의 통상적인 예인 디지털 플레이어를 도시한다. 도 13d에 도시된 디지털 플레이어는 본체(2130), 디스플레이부(2131), 메모리부(2132), 조작부(2133), 이어폰(2134) 등을 포함한다. 헤드폰들 및 무선 이어폰들이 이어폰(2134) 대신 이용될 수 있음을 유념한다. 상기 실시예 모드들에 도시된 메모리 트랜지스터들 중 어느 하나가 메모리부(2132)에 응용될 수 있다. 예를 들면, 20 내지 200기가바이트(GB)의 용량을 가진 NAND 비휘발성 메모리가 조작부(2133)를 조작하는데 이용될 수 있고, 그에 의해 영상 및 음성(음악) 데이터를 기록하고 재생한다. 흑색 배경부 상에 백색 문자들을 디스플레이함으로써 디스플레이부(2131)의 전력 소비가 억제될 수 있음을 유념한다. 이것은 휴대용 오디오 장치들에 특히 효과적이다.
도 13e는 전자 서적(또한 전자 종이라고도 칭해짐)을 도시한다. 전자 서적은 본체(2141), 디스플레이부(2142), 조작키들(2143) 및 메모리부(2144)를 포함한다. 그 외에도, 모뎀이 본체(2141)에 내장될 수 있거나, 또는 데이터가 무선으로 전송되고 수신될 수 있는 구조가 이용될 수 있다. 상기 실시예 모드들에 도시된 메모리 트랜지스터들 중 어느 하나가 메모리부(2144)에 응용될 수 있다. 예를 들면, 20 내지 200기가바이트(GB)의 용량을 가진 NAND 비휘발성 메모리가 조작키들(2143)을 조작하는데 이용될 수 있고, 그에 의해 영상 및 음성(음악) 데이터를 저장하고 재생한다.
상술된 바와 같이, 상기 실시예 모드들에 도시된 메모리 트랜지스터들의 응용 범위는, 메모리 트랜지스터들이 메모리에 포함되는 경우에 모든 분야의 전자 기기들에 응용될 수 있는 범위이다.
이 실시예 모드는 이 명세서의 다른 실시예 모드들과 자유롭게 조합되어 구현될 수 있다.
이 출원은 2007년 6월 29일자로 일본 특허청에 출원된 일본 특허 출원 일련번호 제2007-173103호에 기초하며, 이것의 전체 내용들은 참조로서 본 명세서에 포함된다.
100: 기판, 102: 제 1 전극, 103: 제 1 층, 104: 제 2 층, 105: 제 3층, 106: 제 4 층, 107: 제 2 전극, 301: 기판, 302: 제 1 전극, 303: 제 1 층, 304: 제 2 층, 305: 제 3층, 306: 제 4 층, 307: 제 2 전극, 501: 제 1 전극, 502: 제 2 전극, 511: 제 1 발광 유닛, 512: 제 2 발광 유닛, 513: 전하 발생층, 601: 소스측 구동 회로, 602: 화소부, 603: 게이트측 구동 회로, 604: 밀봉 기판, 605: 씰재, 607: 스페이스, 608: 배선, 609: FPC(flexible printed circuit), 610: 소자 기판, 611: 스위칭 TFT, 612: 전류 제어 TFT, 613: 제 1 전극, 614: 절연체, 616: 발광 물질을 포함하는 층, 617: 제 2 전극, 618: 발광 소자, 623: n-채널 TFT, 624: p-채널 TFT, 901: 하우징, 902: 액정층, 903: 백라이트, 904: 하우징, 905: 구동 IC, 906: 단자, 951: 기판, 952: 전극, 953: 절연층, 954: 분할층, 955: 발광 물질을 포함하는 층, 956: 전극, 2001: 하우징, 2002: 광원, 2101: 유리 기판, 2102: 제 1 전극; 2103: 복합 재료를 포함하는 층, 2104: 홀 수송층, 2105: 발광층, 2106: 전자 수송층, 2107: 전자 주입층, 2108: 제 2 전극, 3001: 조명 장치, 3002: 텔레비전 장치, 9101: 하우징, 9102: 지지베이스 9103: 디스플레이부, 9104: 스피커 부, 9105: 비디오 입력부, 9201: 본체, 9202: 하우징, 9203: 디스플레이부, 9204: 키보드, 9205: 외부 접속 포트, 9206: 포인팅 장치, 9401: 본체, 9402: 하우징, 9403: 디스플레이부, 9404: 오디오 입력부, 9405: 오디오 출력부, 9406: 조작키, 9407: 외부 접속 포트, 9408: 안테나, 9501: 본체, 9502: 디스플레이부, 9503: 하우징, 9504: 외부 접속 포트, 9505: 원격 제어 수신부, 9506: 영상 수신부, 9507: 배터리, 9508: 오디오 입력부, 9509: 조작키, 9510: 접안 렌즈부
Claims (27)
- 기판 위에 제 1 도전막 및 제 2 도전막을 형성하는 단계;
상기 제 1 도전막 및 상기 제 2 도전막 위에 제 1 절연막을 형성하는 단계;
상기 제 1 도전막 위에 상기 제 1 절연막을 사이에 개재하여 전하 축적층을 형성하는 단계로서, 상기 전하 축적층은 상기 제 2 도전막과 겹치지 않도록 하는, 상기 전하 축적층 형성 단계;
상기 제 1 절연막 및 상기 전하 축적층 위에 제 2 절연막을 형성하는 단계;
상기 제 2 절연막 위에, 상기 제 1 도전막과 겹치는 제 1 반도체막과, 상기 제 2 도전막과 겹치는 제 2 반도체막과, 상기 제 1 도전막 또는 상기 제 2 도전막 중 어느 것과도 겹치지 않는 제 3 반도체막을 형성하는 단계;
상기 제 1 반도체막, 상기 제 2 반도체막, 및 상기 제 3 반도체막 위에 제 3 절연막을 형성하는 단계; 및
상기 제 3 반도체막 위에 상기 제 3 절연막을 사이에 개재하여 제 3 도전막을 형성하는 단계를 포함하는, 반도체 장치 제조 방법. - 제 1 항에 있어서,
상기 제 3 절연막 위에, 상기 제 1 반도체막과 겹치는 제 4 도전막을 형성하는 단계; 및
상기 제 3 절연막 위에, 상기 제 2 반도체막과 겹치는 제 5 도전막을 형성하는 단계를 더 포함하는, 반도체 장치 제조 방법. - 제 1 항에 있어서,
상기 제 2 절연막 및 상기 제 3 절연막의 각각은 상기 제 1 절연막의 두께보다 작은 두께를 갖는, 반도체 장치 제조 방법. - 삭제
- 삭제
- 삭제
- 삭제
- 기판 위에 제 1 도전막 및 제 2 도전막을 형성하는 단계;
상기 제 1 도전막 및 상기 제 2 도전막 위에 제 1 절연막을 형성하는 단계;
상기 제 1 도전막 위에 형성된 상기 제 1 절연막의 일부를 제거하여, 상기 제 1 절연막이 상기 제 2 도전막 위에 남겨지도록 하고, 상기 제 1 도전막이 노출되도록 하는 단계;
상기 제 1 도전막 및 상기 제 1 절연막 위에 제 2 절연막을 형성하는 단계;
상기 제 1 도전막 위에 상기 제 2 절연막을 사이에 개재하여 전하 축적층을 형성하는 단계로서, 상기 전하 축적층은 상기 제 2 도전막과 겹치지 않도록 하는, 상기 전하 축적층 형성 단계;
상기 전하 축적층 위에 터널 절연막을 형성하는 단계로서, 상기 터널 절연막은 상기 제 2 도전막과 겹치지 않도록 하는, 상기 터널 절연막 형성 단계;
상기 터널 절연막 위에, 상기 제 1 도전막과 겹치는 제 1 반도체막을 형성하는 단계;
상기 제 2 절연막 위에, 상기 제 2 도전막과 겹치는 제 2 반도체막과, 상기 제 1 도전막 또는 상기 제 2 도전막 중 어느 것과도 겹치지 않는 제 3 반도체막을 형성하는 단계;
상기 제 1 반도체막, 상기 제 2 반도체막, 및 상기 제 3 반도체막 위에 제 3 절연막을 형성하는 단계; 및
상기 제 3 반도체막 위에 상기 제 3 절연막을 사이에 개재하여 제 3 도전막을 형성하는 단계를 포함하는, 반도체 장치 제조 방법. - 제 8 항에 있어서,
상기 제 3 절연막 위에, 상기 제 1 반도체막과 겹치는 제 4 도전막을 형성하는 단계; 및
상기 제 3 절연막 위에, 상기 제 2 반도체막과 겹치는 제 5 도전막을 형성하는 단계를 더 포함하는, 반도체 장치 제조 방법. - 제 8 항에 있어서,
상기 제 2 절연막, 상기 제 3 절연막, 및 상기 터널 절연막의 각각은 상기 제 1 절연막의 두께보다 작은 두께를 갖는, 반도체 장치 제조 방법. - 제 1 항 또는 제 8 항에 있어서,
상기 제 3 도전막을 형성한 후에, 상기 제 1 반도체막 및 상기 제 2 반도체막 위에 레지스트를 형성하는 단계; 및
상기 제 1 반도체막, 상기 제 2 반도체막, 및 상기 제 3 반도체막에 불순물 원소를 도입하는 단계를 더 포함하는, 반도체 장치 제조 방법. - 제 1 항 또는 제 8 항에 있어서,
상기 전하 축적층은 질소를 함유하는 절연 재료로 형성되는, 반도체 장치 제조 방법. - 제 1 항 또는 제 8 항에 있어서,
상기 전하 축적층은 질소를 함유하는 절연 재료로 형성되고,
상기 전하 축적층은 도전성 입자 또는 반도체 입자를 함유하는, 반도체 장치 제조 방법. - 제 1 항 또는 제 8 항에 있어서,
상기 전하 축적층은 도전성 재료로 형성되는, 반도체 장치 제조 방법. - 제 1 항 또는 제 8 항에 있어서,
상기 터널 절연막은 플라즈마 처리에 의해 상기 전하 축적층을 산화함으로써 형성되는, 반도체 장치 제조 방법. - 기판 위에 형성되는 메모리 트랜지스터, 제 1 트랜지스터, 및 제 2 트랜지스터를 포함하고,
상기 메모리 트랜지스터는:
상기 기판 위에 형성된 제 1 도전막;
상기 제 1 도전막 위에 형성된 제 1 절연막;
상기 제 1 도전막 위에 상기 제 1 절연막을 사이에 개재하여 형성된 전하 축적층;
상기 제 1 도전막 위에 상기 제 1 절연막 및 상기 전하 축적층을 사이에 개재하여 형성된 제 2 절연막; 및
상기 제 1 도전막 위에 상기 제 1 절연막, 상기 전하 축적층, 및 상기 제 2 절연막을 사이에 개재하여 형성된 제 1 반도체막을 포함하고,
상기 제 1 트랜지스터는:
상기 기판 위에 형성된 제 2 도전막;
상기 제 2 도전막 위에 형성된 상기 제 1 절연막;
상기 제 2 도전막 위에 상기 제 1 절연막을 사이에 개재하여 형성된 상기 제 2 절연막; 및
상기 제 2 도전막 위에 상기 제 1 절연막 및 상기 제 2 절연막을 사이에 개재하여 형성된 제 2 반도체막을 포함하고,
상기 제 2 트랜지스터는:
상기 기판 위에 상기 제 1 절연막 및 상기 제 2 절연막을 사이에 개재하여 형성된 제 3 반도체막;
상기 제 3 반도체막 위에 형성된 제 3 절연막; 및
상기 제 3 반도체막 위에 상기 제 3 절연막을 사이에 개재하여 형성된 제 3 도전막을 포함하는, 반도체 장치. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 기판 위에 형성되는 메모리 트랜지스터, 제 1 트랜지스터, 및 제 2 트랜지스터를 포함하고,
상기 메모리 트랜지스터는:
상기 기판 위에 형성된 제 1 도전막;
상기 제 1 도전막 위에 형성된 제 2 절연막;
상기 제 1 도전막 위에 상기 제 2 절연막을 사이에 개재하여 형성된 전하 축적층;
상기 제 1 도전막 위에 상기 제 2 절연막 및 상기 전하 축적층을 사이에 개재하여 형성된 터널 절연막; 및
상기 제 1 도전막 위에 상기 제 2 절연막, 상기 전하 축적층, 및 상기 터널 절연막을 사이에 개재하여 형성된 제 1 반도체막을 포함하고,
상기 제 1 트랜지스터는:
상기 기판 위에 형성된 제 2 도전막;
상기 제 2 도전막 위에 형성된 제 1 절연막;
상기 제 2 도전막 위에 상기 제 1 절연막을 사이에 개재하여 형성된 상기 제 2 절연막; 및
상기 제 2 도전막 위에 상기 제 1 절연막 및 상기 제 2 절연막을 사이에 개재하여 형성된 제 2 반도체막을 포함하고,
상기 제 2 트랜지스터는:
상기 기판 위에 상기 제 1 절연막 및 상기 제 2 절연막을 사이에 개재하여 형성된 제 3 반도체막;
상기 제 3 반도체막 위에 형성된 제 3 절연막; 및
상기 제 3 반도체막 위에 상기 제 3 절연막을 사이에 개재하여 형성된 제 3 도전막을 포함하는, 반도체 장치. - 제 16 항 또는 제 22 항에 있어서,
상기 제 2 절연막 및 상기 제 3 절연막의 각각은 상기 제 1 절연막의 두께보다 작은 두께를 갖는, 반도체 장치. - 제 16 항 또는 제 22 항에 있어서,
상기 메모리 트랜지스터는 상기 제 1 반도체막 위에 제 4 도전막을 더 포함하고,
상기 제 1 트랜지스터는 상기 제 2 반도체막 위에 제 5 도전막을 더 포함하는, 반도체 장치. - 제 16 항 또는 제 22 항에 있어서,
상기 전하 축적층은 질소를 함유하는 절연 재료로 형성되는, 반도체 장치. - 제 16 항 또는 제 22 항에 있어서,
상기 전하 축적층은 질소를 함유하는 절연 재료로 형성되고,
상기 전하 축적층은 도전성 입자 또는 반도체 입자를 함유하는, 반도체 장치. - 제 16 항 또는 제 22 항에 있어서,
상기 전하 축적층은 도전성 재료로 형성되는, 반도체 장치.
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