JPH1154761A

JPH1154761A - 半導体集積回路およびその作製方法

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Publication number: JPH1154761A
Application number: JP22102297A
Authority: JP
Inventors: Kouyuu Chiyou; 宏勇張; Masayuki Sakakura; 真之坂倉
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1997-08-01
Filing date: 1997-08-01
Publication date: 1999-02-26
Anticipated expiration: 2017-08-01
Also published as: JP3943200B2

Abstract

(57)【要約】【課題】同一基板上に高速動作ＴＦＴと高耐圧ＴＦＴ
とを集積化する。【解決手段】ボトムゲイト型ＴＦＴ２００のゲイト電
極２０１と基板１００表面を覆って、ボトムゲイト用ゲ
イト絶縁膜１１０が設けられる。このゲイト絶縁膜１１
０はボトムゲイト型ＴＦＴ２００のゲイト絶縁膜として
機能すると共に、トップゲイト型ＴＦＴ３００、３５０
の下地膜としても機能する。半導体層２０２、３０２、
３０３上にはトップゲイト用絶縁膜が形成される。ゲイ
ト絶縁膜１１０を厚くし、ゲイト絶縁膜１２０を薄くす
ることで、ボトムゲイト型ＴＦＴ２００を高耐圧型と
し、トップゲイト型ＴＦＴ３００、３５０を高速動作型
とすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
（ＴＦＴ）を複数個有する半導体集積回路に関するもの
であり、高耐圧ＴＦＴと、高速駆動型ＴＦＴとを同一基
板上に有する半導体集積回路とその作製方法に関するも
のである。

【０００２】

【従来の技術】最近、絶縁基板上に、薄膜状の半導体層
（活性層ともいう）を有する絶縁ゲイト型の半導体装置
の研究がなされている。特に、薄膜状の絶縁ゲイト型ト
ランジスタ、いわゆる薄膜トランジスタ（ＴＦＴ）が盛
んに研究されている。利用する半導体の材料・結晶状態
によって、アモルファスシリコン（以下、a-ＳｉＴＦＴ
と記す）ＴＦＴやポリシリコンＴＦＴ（以下、p-ＳｉＴ
ＦＴと記す）というように区別されている。

【０００３】一般にアモルファス状態の半導体の電界移
動度は小さく、従って、a-ＳｉＴＦＴは高速動作が要求
されるＴＦＴには利用できない。他方、ポリシリコン等
の結晶性半導体は電界移動度が大きく、高速動作可能な
ＴＦＴを作製することが可能である。

【０００４】一般に、p-ＳｉＴＦＴはシリコンの結晶化
のプロセス温度によって、低温p-ＳｉＴＦＴ、高温p-Ｓ
ｉＴＦＴのように区別されている。近年、p-ＳｉＴＦＴ
の性能が改善され、特にしきい値電圧は低温p-ＳｉＴＦ
Ｔでは３Ｖ以下に、高温p-ＳｉＴＦＴでは１．５Ｖ以下
である。また電源電圧も低下され、低温p-ＳｉＴＦＴで
は１０Ｖ以下、高温p-ＳｉＴＦＴでは５Ｖ以下という比
較的低い電源電圧でも、数ＭＨｚ〜数十ＭＨｚのクロッ
ク周波数で動作できるようになった。

【０００５】液晶表示装置等のアクティブマトリクス型
表示パネルに関しては、p-ＳｉＴＦＴによって、画素回
路だけでなく、画素回路を駆動するための周辺回路（ド
ライバ回路）をも同一基板上に作製した周辺回路一体型
のパネルの商品化が進んでいる。

【０００６】電子システムの構成の簡素化と低消費電力
化の点から、液晶表示システムの電源電圧のレベルは、
このドライバ回路を制御するための外付ＩＣと同じであ
ることが望ましい。通常、ＩＣの動作電圧は５Ｖ又は
３．３Ｖである。一般的にアクティブマトリクス型パネ
ルのドライバ回路の電源電圧は５Ｖ程度である。しかし
ながら以下の理由により、画素回路の電源電圧を数Ｖま
で下げることは現状では非常に困難である。

【０００７】近年、階調表示の要求が高まり、フルカラ
ー表示では２５６階調（８ビット）が必要である。例え
ば、１階調当たり液晶の電圧レベルを１０〜２０ｍＶと
すると、２５６階調を実現するためには、液晶の駆動電
圧のレベルは２．５〜５Ｖ程度必要になる。

【０００８】また、液晶のしきい値電圧は、ＴＮモード
では１．５〜２Ｖ程度であり、ＥＣＢモードでは２〜５
Ｖ程度である。

【０００９】従って、画素回路の電源電圧は画素ＴＦＴ
のしきい値電圧、液晶のしきい値電圧、階調表示に要す
る電圧、および液晶の駆動電圧（交流電圧の振幅）を加
算すると、少なくとも１４〜２５Ｖ程度に設定すること
が適当である。よって画素ＴＦＴやゲートドライバＴＦ
Ｔには比較的高電圧が印加されるので、劣化し易いとい
う問題が生じている。

【００１０】他方、ドライバ回路等の信号処理回路は３
〜５Ｖ程度の低電圧で動作される回路であり、ドライバ
ＴＦＴには高速動作特性が要求される。このように周辺
一体型のパネルにおいては、高電圧動作−高耐圧型ＴＦ
Ｔと、低電圧動作−高速動作型ＴＦＴというように、相
反する特性のＴＦＴが同一基板に作製されている。

【００１１】

【発明が解決しようとする課題】上述した周辺一体型の
パネルでは、高電圧駆動させる画素ＴＦＴが劣化し易
い。画素ＴＦＴにはｎチャネル型ＴＦＴが主に用いられ
ている。ｎチャネル型ＴＦＴの劣化の主な原因は、ドレ
イン接合部においてゲイト絶縁膜へホットキャリヤが注
入されるためである。特に、ゲイト絶縁膜をＣＶＤ等で
作製された絶縁膜で形成した場合には、トラップ準位が
熱酸化膜に比較して多いため、劣化の程度がより大きく
なる。

【００１２】キャリヤ注入による劣化等を防止するには
印加電圧を下げるか、ゲイト絶縁膜を厚くして、ドレイ
ン接合部での電界強度を弱めればよい。しかしながら、
従来例で述べたように、画素部の印加電圧は低下させる
ことは困難である。他方、ゲイト絶縁膜を厚くする手法
では画素ＴＦＴの劣化が低減されるが、ドライバ回路の
動作速度が低下してしまう。ドライバ回路の動作速度を
維持するためには駆動電圧を上げればよいが、消費電力
が増大してしまう。

【００１３】そこで、高耐圧ＴＦＴと高速動作ＴＦＴの
ゲイト絶縁膜をつくり分け、その膜厚を異ならせること
で、それぞれのＴＦＴの特性を満足させる方法が想起さ
れるが、以下のような問題が生ずる。

【００１４】第１に、高耐圧ＴＦＴと高速動作ＴＦＴの
ゲイト絶縁膜の成膜工程を別にすることによって、最適
の膜厚にすることができる。しかし、他方のゲイト絶縁
膜を覆うレジストマスクの作製が必要になって、汚染の
問題が生じ、またプロセスを複雑化してしまう。

【００１５】第２に、エッチングの手法で、高速動作Ｔ
ＦＴのゲイト絶縁膜だけ膜厚を薄くする方法が考えられ
る。しかしながら膜厚の制御性や再現性に問題がある。
特に、トップゲイト型ＴＦＴでは、活性層が存在する状
態でゲイト絶縁膜をエッチングするので、新しい欠陥準
位を発生してしまい信頼性を損なわせてしまう。さらに
トップゲイト型ＴＦＴの場合にはゲイト絶縁膜を厚くす
ると、不純物のドーピングをスルードーピングで行うこ
とが困難になる。

【００１６】高速動作と高耐圧は矛盾する特性である。
上述したように同一基板上に高速動作型ＴＦＴと高耐圧
型ＴＦＴを信頼性を損なわずに作製するのは、従来のＴ
ＦＴの作製方法では非常に困難を伴う。本発明はこのよ
うな困難な課題に対して解答を与えんとするものであ
る。

【００１７】本発明の目的は、トップゲイト型ＴＦＴと
ボトムゲイト型ＴＦＴを同一基板上に形成し、かつ２種
類のＴＦＴのゲイト絶縁膜の膜厚を互いに異ならせるこ
とにより、同一基板上に高速動作ＴＦＴと高耐圧ＴＦＴ
とを有する半導体集積回路を提供することにある。

【００１８】また本発明の目的は、このような高速動作
ＴＦＴと高耐圧ＴＦＴを集積化した半導体集積回路を容
易に、かつ信頼性良く作製し得る半導体集積回路の作製
方法を提供することにある。

【００１９】

【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体集積回路の構成は同一の基板上
に、トップゲイト型の薄膜トランジスタと、ボトムゲイ
ト型の薄膜トランジスタとを有する半導体集積回路であ
って、前記基板を覆う第１の絶縁膜と、前記基板と前記
第１の絶縁膜の間に形成された前記ボトムゲイト型薄膜
トランジスタのゲイト電極と、前記第１の絶縁膜上に形
成された前記トップゲイト型薄膜トランジスタの半導体
層と、前記ボトムゲイト型薄膜トランジスタの半導体層
と、前記トップゲイト型薄膜トランジスタの前記半導体
層の少なくともチャネル形成領域を覆う第２の絶縁膜
と、前記第２の絶縁膜上に形成された前記トップゲイト
型薄膜トランジスタのゲイト電極とを有し、前記第１の
絶縁膜を前記ボトムゲイト型薄膜トランジスタのゲイト
絶縁膜に用い、前記第２の絶縁膜を前記トップゲイト型
薄膜トランジスタのゲイト絶縁膜に用いることを特徴と
する。

【００２０】また上述した課題を解決するために、本発
明の半導体集積回路の作製方法の構成は同一の基板上
に、ボトムゲイト型薄膜トランジスタと、トップゲイト
型薄膜トランジスタとを有する半導体集積回路の作製方
法であって、前記基板上に前記ボトムゲイト型薄膜トラ
ンジスタのゲイト電極を形成する第１の工程と、前記基
板と前記ボトムゲイト型薄膜トランジスタのゲイト電極
とを覆う第１の絶縁膜を形成する第２の工程と、前記第
１の絶縁膜上に、前記トップゲイト型薄膜トランジスタ
の半導体層と、ボトムゲイト型薄膜トランジスタの半導
体層とを形成する第３の工程と、前記トップゲイト型薄
膜トランジスタの前記半導体層のチャネル形成領域を少
なくとも覆う第２の絶縁膜を形成する第４の工程と、前
記第２の絶縁膜上に、前記トップゲイト型薄膜トランジ
スタのゲイト電極を形成する第５の工程とを有し、前記
第１の絶縁膜を前記ボトムゲイト型薄膜トランジスタの
ゲイト絶縁膜に用い、前記第２の絶縁膜を前記トップゲ
イト型薄膜トランジスタのゲイト絶縁膜に用いることを
特徴とする。

【００２１】本発明は、ボトムゲイト型ＴＦＴのゲイト
絶縁膜と、トップゲイト型ＴＦＴの基板からの不純物拡
散を防止するための下地絶縁膜とを第１の絶縁膜に共通
化し、かつボトムゲイト型ＴＦＴのゲイト絶縁膜（第１
の絶縁膜）と、トップゲイト型ＴＦＴのゲイト絶縁膜
（第２の絶縁膜）とは異なる層に存在し、異なるプロセ
スで作製されることに最大の特徴を有する。

【００２２】上記の本発明の構成により、エッチングや
成膜等のゲイト絶縁膜の膜厚を変えるためのプロセスを
追加・変更せずに、トップゲイト型とボトムゲイト型の
ゲイト絶縁膜の膜厚を互いに異ならせることが容易にで
きる。トップゲイト型ＴＦＴの作製工程を基準にする
と、本発明の集積回路の作製方法は、下地絶縁膜を形成
する前にボトムゲイト型ＴＦＴのゲイト電極を作製する
工程を追加するのみである。従って本発明によって、同
一基板上に、高耐圧型ＴＦＴと高速動作型ＴＦＴという
相反する特性のＴＦＴを容易に、かつ信頼性を損なうこ
となく作製することができる。

【００２３】例えば、ボトムゲイト型ＴＦＴはゲイト絶
縁膜を厚くして高耐圧型とする。他方、トップゲイト型
ＴＦＴはゲイト絶縁膜を薄くして高速動作型とする。逆
に第１の絶縁膜を第２の絶縁膜よりも薄くして、ボトム
ゲイト型ＴＦＴを高耐圧型とし、トップゲイト型ＴＦＴ
を高速動作型とすることができる。

【００２４】実際には、第１、第２の絶縁膜の膜厚はＴ
ＦＴの駆動電圧によって適宜に設定する。例えば、本発
明の半導体集積回路をアクティブマトリクス型液晶表示
装置に応用した場合には、ドライバ回路等の信号処理回
路のような３〜５Ｖ程度の低駆動電圧・高速動作型のＴ
ＦＴであれば、そのゲイト絶縁膜（第１もしくは第２の
絶縁膜）の厚さを１００ｎｍ以下とすればよい。その下
限は、ピンホールが開かない膜厚で定義され、ＣＶＤ膜
等の堆積膜であれば１０ｎｍ程度であり、緻密性の良い
熱酸化膜を使用する１０ｎｍ以下とすることが可能であ
る。

【００２５】また、画素ＴＦＴような、１４〜２５Ｖ程
度の比較的高い電源電圧で駆動されるＴＦＴであれば、
そのゲイト絶縁膜（第１もしくは第２の絶縁膜）の厚さ
を１５０ｎｍ〜３００ｎｍ程度に厚くする。駆動電圧が
より高ければ、第１もしくは第２の絶縁膜をより厚くす
る。

【００２６】例えば、トップゲイト型ＴＦＴを低駆動電
圧・高速動作型とし、ボトムゲイト型薄膜トランジスタ
を高駆動電圧・高耐圧型とする場合は、第２の絶縁膜は
１００ｎｍ以下まで薄くし、第１の絶縁膜は１５０〜３
００ｎｍと厚くする。また、トップゲイト型とボトムゲ
イト型の特性を逆にする場合には、第１、第２の絶縁膜
の厚さの関係を上記の逆にすればよい。

【００２７】なお、従来の半導体集積回路（特にデジタ
ル回路）においては、使用される電圧は回路内で全て同
じであった。例えば、ＤＲＡＭではメモリー領域でも周
辺回路でも単一電圧で駆動される。よって、従来の半導
体集積回路技術からは、本発明のようにゲイト絶縁膜の
厚さを積極的に変更することは必要とされていなかった
ことに注意すると、本発明の特徴が理解できる。

【００２８】

【発明の実施形態】図１を用いて本発明の実施形態を説
明する。図１にはアクティブマトリクス型パネルの断面
図を示す。同一基板１００上に、ボトムゲイト型ＴＦＴ
２００と、トップゲイト型ＴＦＴ３００、３５０が設け
られている。基板１００には表面を覆う第１の絶縁膜１
１０が設けられている。また基板１００と第１の絶縁膜
１１０の間には、ボトムゲイト型ＴＦＴ２００のゲイト
電極２０１が形成される。第１の絶縁膜１００上には、
ボトムゲイト型ＴＦＴ２００の半導体層２０２と、トッ
プゲイト型ＴＦＴ３００、３５０の半導体層３０２、３
０３が形成される。

【００２９】第１の絶縁膜１１０はボトムゲイト型ＴＦ
Ｔ２００のゲイト絶縁膜として機能すると共に、トップ
ゲイト型ＴＦＴ３００、３５０の半導体層３０２、３０
３に基板１００（特に、ガラス基板）からＮａイオン等
の不純物が拡散するのを防止するための下地膜としても
機能する。

【００３０】第１の絶縁膜１１０は、ＣＶＤ法等の堆積
法によって形成された酸化珪素膜、窒化珪素膜、酸化窒
化珪素膜でなる単層膜や、これらの多層膜で構成され
る。多層構造は、単層膜で１５０〜３００ｎｍという厚
い膜を構成するよりも冗長性が増すという効果がある。
冗長性が増すとは、例えば単一の膜でピンポールが生じ
ても、多層に積層することでピンポールをカバーしあう
ことができる。

【００３１】また、ＴＦＴの移動度特性の観点から、半
導体層２０２、３０２、３０３は多結晶シリコンで構成
すると良い。多結晶シリコンの形成方法としては、非晶
質シリコン薄膜を加熱処理やレーザ照射によって、結晶
化すればよい。

【００３２】なお、上記の結晶化プロセスを用いる場合
には、プロセス温度によって基板１００の材質を選択す
れば良く。例えば、６００℃程度の低温プロセスを用い
る場合はガラス基板を用い、９００℃程度の高温プロセ
スを用いる場合は石英基板を用いる。

【００３３】また、結晶化プロセス前に形成されるボト
ムゲイト型２００のゲイト電極２０１の材料も、この結
晶化プロセス温度に耐え得るものを選択する。ゲイト電
極２０１の材料として例えば、リンが添加された多結晶
シリコンあるいは微結晶シリコン等の半導体材料や、タ
ンタル、クロム、タングステン、モリブデン、チタン等
の高融点金属や、これら高融点金属の合金やシリサイド
が使用できる。

【００３４】次に、半導体層２０２、３０２、３０３上
に第２の絶縁膜１２０を形成する。第２の絶縁膜１２０
はトップゲイト型ＴＦＴ３００、３５０のゲイト絶縁膜
として機能する。第２の絶縁膜は酸化珪素膜、窒化珪素
膜、酸化窒化珪素膜等のＣＶＤによる堆積膜や、半導体
層３０２、３０３を熱酸化した熱酸化膜でなる単層膜や
多層膜を用いる。例えば、熱酸化膜とＣＶＤによる酸化
珪素堆積膜との積層膜を用いることができる。

【００３５】一実施形態として、ボトムゲイト型ＴＦＴ
２００はゲイト絶縁膜を厚くして高耐圧型とし、トップ
ゲイト型ＴＦＴ３００、３５０のゲイト絶縁膜を薄くし
て高速動作型とする場合は、第１の絶縁膜１１０の膜厚
は１５０〜３００ｎｍ程度とすれば良く、要求される高
耐圧特性によって適宜に設定する。他方第２の絶縁膜１
２０は高速動作特性の観点から薄いほど好ましく１００
ｎｍ以下にする。

【００３６】ボトムゲイト型ＴＦＴ２００のゲイト絶縁
膜をより厚くする方法として、ゲイト電極２０１を陽極
酸化可能な高融点金属、例えばタンタル、チタン、モリ
ブデン、クロム等で形成し、ゲイト電極を陽極酸化して
その周囲に金属酸化物を作製する方法が挙げられる。

【００３７】次に、第２の絶縁膜１２０上にトップゲイ
ト型ＴＦＴ３００、３５０のゲイト電極３０４、３０５
を形成する。ゲイト電極３０４、３０５の材料はリンが
添加された多結晶シリコンあるいは微結晶シリコン等の
半導体材料や、タンタル、クロム、タングステン、モリ
ブデン、チタン等の高融点金属や、これら高融点金属の
合金やシリサイドが使用できる。トップゲイト型ＴＦＴ
３００、３５０をより高速動作させるには、低抵抗のア
ルミニウムを主成分とする材料で構成する。また、サブ
ミクロン化して高速動作型とすることもでき、この場合
には、トップゲイト型ＴＦＴの半導体層やゲイト電極を
サリサイド化するとよい。

【００３８】次に、第２の絶縁膜１２０とトップゲイト
型ＴＦＴ３００、３５０のゲイト電極３０４、３０５を
覆う第３の絶縁膜１３０を形成する。そして、第２、第
３の絶縁膜１２０、１３０に、半導体層２０２、３０
２、３０３に達するコンタクトホールを開口し、これら
活性層２０２、３０２、３０３に接続される配線２０
９、２１０を形成する。半導体層２０２、３０２、３０
３はそれぞれ、同じ第２、第３の絶縁膜１２０、１３０
に覆われているため、ボトム型ＴＦＴ２００、トップゲ
イト型ＴＦＴ３００、３５０のコンタクトホールの開口
プロセスを同じにすることができる。

【００３９】ここでは、トップゲイト型を高速動作型と
し、ボトムゲイト型を高耐圧型として説明したが、逆に
することが可能であることは明らかである。

【００４０】

【実施例】以下、図１〜１１を用いて、本発明の実施
例を詳細に説明する。

【００４１】〔実施例１〕本実施例は、画素部とドラ
イバ回路が同一基板上に形成されたアクティブマトリク
ス型表示装置に、本発明を応用した例を説明する。図１
は本実施例のマトリクスパネルの概略の断面図であり、
図２は本実施例のアクティブマトリクスパネルのブロッ
ク図を示す。

【００４２】図２に示すように、基板１０には、表示を
行う画素部１１と、ソースドライバ１２、ゲイトドライ
バ１３でなる周辺回路と、外部から信号、電力が入力さ
れるための引出端子部１４とが設けられている。画素部
１１にはマトリクス状に複数の画素電極が配置され、画
素電極にはそれぞれＴＦＴが接続されている。ソースド
ライバ１２、ゲイトドライバ１３とはＴＦＴで構成され
ている。ソースドライバ１２の出力は画素ＴＦＴのソー
ス線に接続され、ビデオ信号を画素ＴＦＴに入力する。
ゲイトドライバ１３の出力は画素ＴＦＴのゲイト線に接
続され、画素ＴＦＴのオン・オフを制御する。

【００４３】本実施例では、図１に示すように、高耐圧
が優先される画素ＴＦＴ２００をボトムゲイト型とす
る。他方、高速動作が優先されるソースドライバ１２、
ゲイトドライバ１３を構成するｎチャネル型ドライバＴ
ＦＴ３００、ｐチャネル型ドライバＴＦＴ３５０をそれ
ぞれトップゲイト型とする。ＴＦＴ３００、３５０を相
補的に接続することによってインバータ回路が構成でき
る。

【００４４】ＴＦＴの構造を異ならせることで、ＴＦＴ
の信頼性を損なうことなく、画素ＴＦＴ２００（ボトム
ゲイト型ＴＦＴ）のゲイト絶縁膜を厚くし、ドライバＴ
ＦＴ３００、３５０（トップゲイト型ＴＦＴ）のゲイト
絶縁膜の厚さを薄くすることが可能である。以下図４〜
７を用いて、図１に示すアクティブマトリクスパネルの
作製工程を説明する。

【００４５】先ず、図４（Ａ）に示すように、ガラス基
板１００上に画素ＴＦＴ２００のゲイト電極２０１を形
成する。ここでは、スパッタ法にてタンタル膜を２００
ｎｍの厚さに形成し、パターニングして、ゲイト電極２
０１を形成する。

【００４６】次に、スパッタ法もしくはプラズマＣＶＤ
法にて、酸化珪素膜でなる厚さ１５０〜３００ｎｍのボ
トムゲイト用絶縁膜１１０を基板１００全体に成膜す
る。本実施例ではゲイト絶縁膜１１０の厚さを２００ｎ
ｍとする。ボトムゲイト用絶縁膜１１０は画素ＴＦＴ２
００のゲイト絶縁膜としても機能する共に、基板１００
からの不純物の拡散を防止する下地膜としても機能す
る。またゲイト絶縁膜１１０は単層膜でなく、酸化珪素
膜、窒化珪素膜、酸化窒化珪素膜から選ばれた絶縁膜を
積層した多層膜で構成することができる。単層膜で１５
０〜３００ｎｍという厚い膜を構成するよりも多層と構
造とすることで、冗長性がよくなるという効果がある。

【００４７】次に、ＴＦＴの半導体層を構成するための
多結晶シリコン膜２１を形成する。プラズマＣＶＤ法ま
たは減圧ＣＶＤ法によって、厚さ４０〜１５０ｎｍ、例
えば５５ｎｍの真性（Ｉ型）のアモルファスシリコン膜
を堆積し、公知の結晶化法によってこれを結晶化して、
多結晶シリコン膜２１を形成する（図４（Ａ））。

【００４８】多結晶シリコン膜２１をフォトリソグラフ
ィー法によってパターニングして島状に分離して、画素
ＴＦＴ２００の半導体層２０２、ドライバＴＦＴ３０
０、３５０の半導体層３０２、３０３をそれぞれ形成す
る（図４（Ｂ））。

【００４９】次に、半導体層２０２、３０２、３０３を
覆うトップゲイト用ゲイト絶縁膜１２０を厚さ１０〜１
００ｎｍの厚さに形成する。本実施例では、プラズマＣ
ＶＤ法にて厚さ１００ｎｍの酸化窒化珪素膜を形成し
た。酸化窒化珪素膜の他に、酸化珪素膜、窒化珪素膜で
も形成できる。またこれら絶縁膜の多層膜を形成しても
よい。画素ＴＦＴ２００においては、ゲイト絶縁膜１２
０は層間絶縁膜の最下層を構成することになる（図４
（Ｃ））。

【００５０】次に、ドライバＴＦＴ３００、３５０のゲ
イト電極を構成する導電膜２２を形成する。本実施例で
は、スパッタ法にてＳｃが微量に添加されたアルミニウ
ム膜を３００ｎｍの厚さに形成する（図４（Ｄ））。

【００５１】次に、導電膜２２をパターニングして、ド
ライバＴＦＴ３００、３５０のゲイト電極３０４、３０
５を形成する。アルミニウムは陽極酸化可能な材料であ
るので、パターニング後、公知の陽極酸化処理をしてゲ
イト電極周囲に陽極酸化膜を形成しても良い。陽極酸化
膜を形成することによって、ゲイト電極３０４、３０５
の耐熱性を向上させることができる（図５（Ａ））。

【００５２】次に、公知のドーピング法によって、半導
体層２０２、３０２にｎ型の不純物をドープする。先
ず、半導体層２０２、３０２に開口を有し、かつ画素Ｔ
ＦＴ２００の半導体層２０２でチャネル形成領域と、半
導体層３０３を覆うフォトレジストマスク２３を形成す
る。ドーピングにはイオンドーピング法を用い、ドーピ
ングガスとしてフォスフィンを用いる。

【００５３】このドーピング工程では、画素ＴＦＴ２０
０ではフォトレジストマスク２３によって遮蔽された領
域２０３がチャネル形成領域となる。領域２０４、２０
５はｎ型のソース領域、ドレイン領域として機能する。
ドライバＴＦＴ３００においては、ゲイト電極３０４に
よって遮蔽された領域３０６は実質的に真性の導電型が
保たれ、チャネル形成領域となる。遮蔽されなかった領
域３０８、３０９はｎ型のソース領域、ドレイン領域と
なる（図５（Ｂ））。

【００５４】次にレジストマスク２３を剥離し、半導体
層３０３に開口を有するレジストマスク２４を新たに形
成し、イオンドーピング法によって半導体層３０３にｐ
型の不純物を、例えばホウ素をドープする。この結果ｐ
型の不純物領域３１２、３１３が形成される。これら領
域３１２、３１３はドライバＴＦＴ３５０のソース領
域、ドレイン領域となる。ドーピング工程後レジストマ
スク２４を剥離し、レーザーアニールまたは熱アニール
によってドーピングした不純物を活性化させる（図５
（Ｃ））。

【００５５】なお、図５（Ｂ）に示すドーピング工程で
用いられるマスク２３は、主にボトムゲイト型ＴＦＴ２
００のチャネル形成領域を遮光するために機能してい
る。このようなマスクを自己整合的に形成するには、図
７に示す方法を用いることができる。先ず、図５（Ａ）
まで示した工程の後、レジスト３０を全面に塗布する。
そして、基板１００裏面からレーザ光を照射して、レジ
スト３０を感光させる（図７（Ａ））。

【００５６】するとゲイト電極２０２、３０３、３０４
がマスクとして機能するため、現像すると、レーザ光が
照射されない部分が残存し、ボトムゲイト型ＴＦＴ２０
０のチャネル形成領域を覆うマスク３１が自己整合的に
形成される。このマスク３１を用いてリンをドープし
て、ｎ型の不純物領域２０４、２０５、３１０、３１１
を形成する。この場合、半導体層３０３にもリンが添加
され、ｎ型の不純物領域３１０、３１１が形成される
（図７（Ｂ））。

【００５７】そのため、図５（Ｃ）に示すボロンのドー
ピング工程では、ｎ型の不純物領域３１０、３１１の導
電型がｐ型に反転するように、そのドーズ量を設定する
必要がある。

【００５８】また図５（Ｂ）のドーピング工程ではイオ
ンドーピング法を用いたが、レーザドーピング法を用い
ることにより、マスク２３が不要になる。イオンドーピ
ング法の場合、活性化されたリンを含有する雰囲気中で
基板１００裏面よりレーザ光を照射する。

【００５９】すると、ＴＦＴ２００の半導体層において
は、ゲイト電極２０１によってレーザ光が遮られた領域
には、ドーパントがドーピングされないため、ｎ型の不
純物領域２０４、２０５が自己整合的に形成され、領域
２０３の導電性は真性が保たれる。

【００６０】他方、ＴＦＴ３００、３５０の半導体層は
ゲイト電極３０４、３０５によってドーパントが接する
領域が制限されるため、図７（Ｂ）に示すようにｎ型の
不純物領域３０８〜３１１が自己整合的に形成される。
このため図５（Ｃ）に示すボロンのドーピング工程で
は、ｎ型の不純物領域３１０、１１の導電型がｐ型に反
転するように、そのドーズ量を設定する必要がある。

【００６１】半導体層にドープした不純物を活性化した
後、厚さ６００ｎｍの酸化珪素膜を第１の層間絶縁膜１
３０としてプラズマＣＶＤ法によって形成する（図６
（Ａ））。

【００６２】次に、第１の層間絶縁膜１３０およびゲイ
ト絶縁膜１２０をエッチングして、ＴＦＴ２００、３０
０、３５０それぞれのソース／ドレイン領域２０４、２
０５、３０８〜３１１に達するコンタクトホール２０
６、２０７、３１４〜３１８と、ドライバＴＦＴ３０
０、３５０のゲイト電極３０４、３０５に達するコンタ
クトホール３２０、３２１を形成する（図６（Ｂ））。

【００６３】次に、スパッタ法にて１００ｎｍのチタン
膜、３００ｎｍのアルミニウム膜、１００ｎｍのチタン
膜を連続成膜しパターニングして、電極２０８、２０
９、３２２〜３２６を形成する。以上によりＴＦＴ２０
０、３００、３５０が完成する（図６（Ｃ））。

【００６４】次に画素ＴＦＴ２００に接続される画素電
極を作製する。先ず図１に示すように、これら電極２０
８、２０９、３２２〜３２６を覆う、第２の層間絶縁膜
１４０を厚さ１μｍのアクリル膜にて形成する。アクリ
ル等の樹脂膜は下地の凹凸を相殺して平坦な表面を得る
ことができるため、画素電極が形成される下地として好
適である。層間絶縁膜１４０として、ポリイミドの他に
アクリル、ポリアミド、ポリイミドアミド等の有機樹脂
材料を用いることができる。有機樹脂材料のうちアクリ
ルは最も安価である。また窒化珪素、酸化珪素、窒化酸
化珪素膜との無機絶縁材料を層間絶縁膜１４０に用いる
ことができる。あるいは、無機材料と有機樹脂材料の積
層物を用いることもできる。

【００６５】次に、第２の層間絶縁膜１４０上に１５０
〜２５０ｎｍ、例えば２００ｎｍのチタン膜をスパッタ
法で形成しパターニングして、画素ＴＦＴ２００の半導
体層を覆う遮光膜２１０を形成する。次に遮光膜２１０
を覆って、基板全体に０．５μｍの厚さのアクリルでな
る第３の層間絶縁膜１５０を形成する。

【００６６】次に、第２、第３の層間絶縁膜１４０、１
５０をエッチングして、電極２０９に達するコンタクト
ホールを開口し、電極２０９に接続される画素電極２１
１を形成する。透過型の表示パネルであれば、画素電極
２１１はインジウム錫酸化膜（ＩＴＯ）や、酸化錫等の
透明導電性材料で形成する。反射型であれば、画素電極
２１１はアルミニウム等の金属膜で形成する。また、画
素ＴＦＴ２００には、遮光膜２１０、画素電極２１１を
対向電極とし、第３の層間絶縁膜１５０を誘電体とする
補助容量２１２が接続される。

【００６７】最後に、１気圧の水素雰囲気で３５０℃、
３０分のアニールをおこなった。以上の工程を経て、ボ
トムゲイト型の画素ＴＦＴ２００と、トップゲイト型の
ドライバＴＦＴ３００、３５０を有するアクティブマト
リクス基板が完成する（図１）。

【００６８】本実施例の作製方法を採用することでエッ
チング工程や、余分な成膜工程を追加せずに、異なる厚
さのゲイト絶縁膜を有するＴＦＴを同一基板に作製する
ことができる。本実施例によって、トップゲイト用ゲイ
ト絶縁膜１２０を１００ｎｍと薄くし、ボトムゲイト用
ゲイト絶縁膜１１０を２００ｎｍと厚くすることで、高
速動作特性を有するトップゲイト型ＴＦＴ３００、３５
０と、高耐圧特性を有するボトムゲイト型ＴＦＴ２００
を同一基板上に作製することができる。なお、ＴＦＴ２
００、ＴＦＴ３００、３５０のゲイト絶縁膜の膜厚は駆
動電圧等によって実施者が適宜に時設定すればよい。

【００６９】また、本実施例のトップゲイト型ＴＦＴ３
００、３５０はゲイト電極３０４、３０５によってチャ
ネル形成領域が自己整合的に形成される。そのため、ゲ
イト電極３０４、３０５の幅を狭くすることで、そのチ
ャネル長を短くすることが自己整合的に行え、トップゲ
イト型ＴＦＴ３００、３５０の高速動作特性をより向上
させることができる。

【００７０】またトップゲイト型ＴＦＴのゲイト電極
は、多結晶シリコンの結晶化工程の後に形成される。よ
ってゲイト電極を低融点であるが低抵抗な材料、たとえ
ばアルミニウムで作製することができるので、トップゲ
イト型ＴＦＴはボトムゲイト型よりも高速動作型ＴＦＴ
に好適である。更に、トップゲイト型はゲイト電極をド
ーピングマスクにするため、チャネル形成領域が自己整
合的に形成される。よってゲイト電極の幅を小さくする
ことで、チャネル長を容易に短くすることができ、より
高速動作特性を向上させることができる。

【００７１】逆に、チャネル長を長くすることで、その
耐圧特性を向上させることができる。同じ膜厚のゲイト
絶縁膜を有するＴＦＴでも、そのゲイト線幅を変えるこ
とで、より高速動作を優先するＴＦＴと、高耐圧を優先
するＴＦＴをつくり分けることができる。トップゲイト
型ＴＦＴ３００、３５０ではゲイト電極によってチャネ
ル形成領域が自己整合的に形成されるため、例えばシフ
トレジスタ回路のような高速動作を優先する回路のゲイ
ト電極幅を約１μｍとし、バッファ回路のような高耐圧
を優先する回路のゲイト電極幅を２μｍ程度とし、同じ
トップゲイト型ＴＦＴ３００、３５０の間でも特性を異
ならせることができる。このことはボトムゲイト型ＴＦ
Ｔ２００も同様である。

【００７２】［実施例２］本実施例は実施例１に示し
たアクティブマトリクスパネルの変形例である。本実施
例のアクティブマトリクスパネルの断面図を図８に示
す。

【００７３】本実施例では、画素ＴＦＴ２００のゲイト
電極２０１と同じプロセスで、ドライバＴＦＴ３００、
３５０に対する遮光膜３３０を形成する。遮光膜３３０
以外の構成、作製工程は実施例１と同じであり、図８で
は符号を付すのを一部省略した。

【００７４】基板１００の材料がガラスや石英のように
透光性の場合には、基板１００の裏面から光がＴＦＴ３
００、３５０の半導体層３０２、３０３に入射するた
め、ＴＦＴ３００、３５０を劣化させる原因となる。本
実施例では、遮光膜３３０を設けることにより、半導体
層３０２、３０３を基板１００裏面から入射する光から
遮蔽することを目的とする。

【００７５】遮光膜３３０を形成するには、先ず、ゲイ
ト電極２０１、遮光膜３３０の出発膜を基板１００上に
形成する。出発膜の材料は導電性を有し、かつ光を反射
する金属を用いれば良く、ゲイト電極２０１の耐熱性の
観点から、チタン、モリブデン、クロム、タンタル、タ
ングステン等の高融点金属材料、もしくはこれらの合金
を用いる。

【００７６】基板１００上に金属膜を形成したら、パタ
ーニングして、ゲイト電極２０１、遮光膜３３０を形成
する。遮光膜３３０を形成する場所は、例えば、図１に
示すソースドライバ１２やゲイトドライバ１３が形成さ
れる位置全体に形成する。あるいはトップゲイト型ＴＦ
Ｔ３００、３５０の半導体層３０２、３０３それぞれが
形成される位置のみに形成する。

【００７７】本実施例では、実施例１のゲイト電極２０
１のパターニングのマスクパターンを変更するのみで、
遮光膜を形成することができる。よって、プロセスを複
雑にすることがなく、トップゲイト型ＴＦＴ３００、３
５０の光劣化を防止することができる。

【００７８】［実施例３］実施例１では、ソースドラ
イバ１２、ゲイトドライバ１３を構成するＴＦＴを全て
高速動作型のトップゲイト型ＴＦＴ３００、３５０とし
た例を示した。しかし、ゲイトドライバ１３は、ソース
ドライバ１２よりも比較的動作周波数も高くない。よっ
て、ゲイトドライバ１３は、実施例１の高耐圧型のＴＦ
Ｔ２００で作製し、ソースドライバ１２は高速動作型の
トップゲイトＴＦＴ３００、３５０で作製すればよい。

【００７９】また、図３に示すように、ゲイトドライバ
１３はシフトレジスタ回路１６、レベルシフタ回路１
７、出力バッファ回路１８が順次に接続された構成であ
り、出力バッファ回路１８の出力は画素部１３に配置さ
れた画素ＴＦＴのゲイト電極に接続されている。

【００８０】一般的にシフトレジスタ回路１６の駆動電
圧はは５Ｖ程度であり、レベルシフタ回路１７は５〜１
０Ｖ程度であり、出力バッファ回路１８は１４〜２５Ｖ
程度であり、回路毎に駆動電圧が異なる。よって、シフ
トレジスタ回路１６は低電圧で高速動作が要求されるた
め、高速動作型のトップゲイト型ＴＦＴ３００、３５０
で作製し、レベルシフタ回路１７や出力バッファ回路１
８のように高電圧駆動であるため、高耐圧性が優先され
る回路はボトムゲイト型ＴＦＴ２００で作製すればよ
い。

【００８１】なお、実施例１では、ボトムゲイト型ＴＦ
Ｔ２００はｎチャネル型のみであったが、公知のＣＭＯ
Ｓ工程で、ｎ型、ｐ型の導電型を作り分ければよく、ボ
トムゲイト型ＴＦＴ２００でもインバータ回路が構成で
きることは明らかである。

【００８２】また、図２のアクティブマトリクス型パネ
ルおいて、高耐圧性が要求されるＴＦＴは、例えば引出
端子部１４に接続される保護用のＴＦＴや、図示しない
がショートリンクに接続されるＴＦＴが挙げられる。こ
のようなＴＦＴは高耐圧型のボトムゲイト型ＴＦＴ２０
０で作製すればよい。

【００８３】また、ホールは電子と比較して半導体層の
中を動きにくいので、ｐチャネル型ＴＦＴはホットキャ
リアによるイオン注入現象がなく、劣化しにくい。他方
ｎチャネル型ＴＦＴはイオン注入現象により劣化いやす
いが、ｐチャネル型よりも移動度が高い。そのため、ド
ライバ１２、１３を構成するＴＦＴでもｐチャネル型Ｔ
ＦＴは高速動作型のトップゲイト型ＴＦＴとし、ｎチャ
ネル型ＴＦＴは高耐圧型のボトムゲイト型ＴＦＴ２００
で作製するとよい。

【００８４】なお、本実施例では、トップゲイト型ＴＦ
Ｔを高速動作型とし、ボトムゲイト型を高耐圧型として
説明したが、後述する実施例５（図１０）に示すよう
に、トップゲイト型ＴＦＴを高耐圧型とし、ボトムゲイ
ト型を高速動作型とし、回路を作製することもできる。

【００８５】［実施例４］図９に本実施例のＴＦＴの
作製工程を示す。

【００８６】実施例１では、ゲイト絶縁膜の膜厚の異な
る２種類のＴＦＴを作製する例を示した。本実施例で
は、ボトムゲイトＴＦＴ同士でゲイト絶縁膜の膜厚を異
ならせて、より高耐圧性を追求したボトムゲイト型ＴＦ
Ｔを作製する方法を示す。本実施例では、同一基板上に
高耐圧型ＴＦＴ５００、中耐圧型ＴＦＴ５５０と、低耐
圧型（高速動作型）ＴＦＴ６００を形成する方法を説明
する。これらのＴＦＴの呼称は説明のための便宜的なも
のであり、ゲイト絶縁膜の厚さが高〜低耐圧から順次薄
くなっていることを表している。本実施例では高耐圧型
ＴＦＴ５００、中耐圧型ＴＦＴ５５０をボトムゲイト型
とし、高速動作型ＴＦＴ６００をトップゲイト型とす
る。

【００８７】図９（Ａ）に示すように、ガラス基板４０
０上に高耐圧型ＴＦＴ５００、中耐圧型ＴＦＴ５５０の
ゲイト電極５０１、５０２を形成する。次にゲイト電極
５０１を覆う第１のボトムゲイト用ゲイト絶縁膜４１０
を１０ｎｍ〜３００ｎｍの厚さに形成する。本実施例で
は、プラズマＣＶＤ法にて厚さ５０ｎｍの窒化珪素膜を
形成しパターニングして第１のゲイト絶縁膜４１０を形
成する。ゲイト絶縁膜４１０の材料には酸化珪素膜、酸
化窒化珪素膜が用いられる（図９（Ａ））。

【００８８】次に、酸化珪素膜でなる厚さ１００〜３０
０ｎｍの第２のボトムゲイト用ゲイト絶縁膜４２０を基
板１００全体に成膜する。ゲイト絶縁膜４２０はＴＦＴ
５００、５５０のゲイト絶縁膜として機能する共に、Ｔ
ＦＴ６００においては基板４００からの不純物の拡散を
防止する下地膜として機能する。本実施例では、プラズ
マＣＶＤ法にて厚さ２００ｎｍの酸化珪素膜を形成す
る。

【００８９】次に、ゲイト絶縁膜４２０上に島状の半導
体層５０３、５０４、６０１を形成する。半導体層５０
３、５０４、６０１は実施例１の図４（Ａ）、図４
（Ｂ）で示した工程に従って作製する（図９（Ｂ））。

【００９０】次に、半導体層５０３、５０４、６０１を
覆うトップゲイト用ゲイト絶縁膜４３０を厚さ１０〜１
５０ｎｍの厚さに形成する。本実施例では、ＣＶＤ法に
て厚さ１００ｎｍの酸化窒化珪素膜を形成する。次に高
速動作型ＴＦＴ６００のゲイト電極６０２をＳｃが微量
に添加されたアルミニウム膜で形成する。そして、公知
のドーピング法を用いて、半導体層５０３、５０４、６
０１にリン又は／およびボロンをドープして、ソース／
ドレイン領域５０５〜５０８、６０３、６０４、チャネ
ル形成領域５０９、５１０、６０５を形成する（図９
（Ｃ））。

【００９１】不純物を活性化させた後、厚さ４００ｎｍ
の窒化珪素膜を層間絶縁膜４４０としてプラズマＣＶＤ
法によって形成し、これにコンタクトホールを形成す
る。次に、アルミニウムによって電極５０９〜５１３、
６０７〜６０９を形成し、水素化処理を行い、高耐圧型
ＴＦＴ５００、中耐圧型ＴＦＴ５５０、低耐圧（高速動
作）型ＴＦＴ６００が完成する（図９（Ｄ））。

【００９２】本実施例では、高耐圧型ＴＦＴ５００のゲ
イト絶縁膜は、厚さ５０ｎｍのゲイト絶縁膜４１０と厚
さ２００ｎｍのゲイト絶縁膜４２０とでなる。中耐圧型
ＴＦＴ５５０のゲイト絶縁膜は厚さ２００ｎｍのゲイト
絶縁膜４２０でなる。低耐圧型ＴＦＴ６００ゲイト絶縁
膜は膜厚１００ｎｍのゲイト絶縁膜４３０でなる。それ
ぞれのゲイト絶縁膜の厚さを異ならせることで、特性の
異なる３種類のＴＦＴを同一基板に作製できる。

【００９３】実際の集積回路に本実施例を応用する場合
は、高耐圧型ＴＦＴ５００、中耐圧型ＴＦＴ５５０、高
速動作型ＴＦＴ６００の配置はＴＦＴの駆動電圧や、駆
動信号の周波数に従って設計者が適宜に選択できる。

【００９４】例えば、ＴＦＴ５００、５５０、６００を
アクティブマトリクス型パネルに応用した場合には、ソ
ースドライバやゲイトドライバ内において、シフトレジ
スタ回路、論理回路、デコーダ回路、メモリ回路等の高
速動作を優先する回路は低耐圧型ＴＦＴ６００で構成す
る。比較的高い電圧で駆動されるレベルシフタ回路やバ
ッファ回路等の高耐圧を優先する信号処理回路や、画素
部に配置される画素ＴＦＴは中耐圧型ＴＦＴ５５０で構
成する。そしてショートリンクや、引出端子等の高電源
電圧が印加されるＴＦＴを高耐圧型ＴＦＴ５００で構成
する。

【００９５】本実施例では、ゲイト絶縁膜４１０を形成
するのに、エッチング工程を用いたが、エッチングを施
す際には、図９（Ａ）に示すように、ボトムゲイト型Ｔ
ＦＴのゲイト電極５０１、５０２のみが存在している。
よって、ＴＦＴの半導体層には影響がないので、信頼性
を損なうことがない。またゲイト絶縁膜４１０を形成す
るための成膜・エッチング条件や、使用できる手段の選
択幅が広くなるので、形成が容易である。

【００９６】また、図９（Ａ）に示すように、第１のボ
トムゲイト用ゲイト絶縁膜４１０はＴＦＴ５００が形成
される領域のみに残存するように形成したが、トップゲ
イト型ＴＦＴ６００が形成される領域にも残して、ＴＦ
Ｔ６００の下地膜として機能するようにもできる。

【００９７】［実施例５］図１０は本実施例のＴＦＴ
の作製工程の断面図である。

【００９８】実施例１、４ではボトムゲイト型ＴＦＴの
ゲイト絶縁膜を厚くし、トップゲイト型ＴＦＴのゲイト
絶縁膜を薄くする例を示したが、本実施例ではボトムゲ
イト型ＴＦＴのゲイト絶縁膜を薄くし、トップゲイト型
ＴＦＴのゲイト絶縁膜を厚くする例を説明する。図１０
ではボトムゲイト型ＴＦＴ８００を左側に、トップゲイ
ト型ＴＦＴ９００を右側に示す。

【００９９】石英またはガラス基板７００上にボトムゲ
イト型ＴＦＴ８００のゲイト電極８０１を作製する。次
に、ボトムゲイト用ゲイト絶縁膜７１０を、プラズマＣ
ＶＤ法にて厚さ１００ｎｍの酸化珪素膜で形成する。ゲ
イト絶縁膜７１０はトップゲイト型ＴＦＴ９００の下地
絶縁膜としても機能する（図１０（Ａ））。

【０１００】ゲイト絶縁膜７１０上に厚さ８０ｎｍの真
性（Ｉ型）の結晶性シリコン膜を堆積する。ポリシリコ
ン等の結晶性シリコン膜を島状に分離し、ボトムゲイト
型ＴＦＴ８００の半導体層８０２とトップゲイト型ＴＦ
Ｔ９００の半導体層９０１を形成する。プラズマＣＶＤ
法によって厚さ２００ｎｍの酸化珪素膜７２０を半導体
層８０２、９０１を覆って基板全面に堆積する。酸化珪
素膜７２０はトップゲイト型ＴＦＴ９００のゲイト絶縁
膜を構成するものである（図１０（Ｂ））。

【０１０１】酸化珪素膜７２０上に、スパッタ法にて厚
さ４０００〜６００ｎｍ、例えば５００ｎｍのアルミニ
ウム膜を堆積し、その表面に図示しない薄い酸化アルミ
ニウム膜を形成する。そしてレジストマスク４２を用い
て、アルミニウムパターン４１を形成する。アルミニウ
ムパターン４１はトップゲイト型ＴＦＴ９００のゲイト
電極を構成するものである。また酸化アルミニウム膜は
後述する陽極酸化によって、アルミニウムパターン４３
の表面が過剰に酸化されるのを防止する機能を有する
（図１０（Ｃ））。

【０１０２】次に、シュウ酸溶液中でアルミニウムパタ
ーン４１を陽極にした陽極酸化処理を行い、その側面に
多孔質状（ポーラス状）の陽極酸化膜４３を形成する。
この成長距離によって、後に形成されるオフセット領域
の幅が規定される（図１０（Ｄ））。

【０１０３】次にレジストマスク４２を剥離した後、酒
石酸溶液中でアルミニウムパターン４１を陽極にした陽
極酸化処理を行い、その周囲に緻密な陽極酸化膜９０４
を形成する。この２回の陽極酸化工程で残存したアルミ
ニウムパターン４１が、ゲイト電極９０２となる。

【０１０４】次に多孔質状（ポーラス状）の陽極酸化膜
４３およびゲイト電極９０２をマスクにして、酸化珪素
膜７２０をパターニングして、トップゲイト用ゲイト絶
縁膜９０５を形成する。

【０１０５】トップゲイト型ＴＦＴ９００を高耐圧型と
するために、酸化珪素膜７２０をゲイト絶縁膜７１０よ
りも厚くする。厚くしたために酸化珪素膜７２０を通過
させるスルードーピングが行えない場合には、この酸化
珪素膜７２０のパターニングが必要となるが。スルード
ーピングが行える場合には、パターニングは必ずしも必
要ではない。本実施のパターニング工程は酸化珪素膜７
２０をドーピングマスクにして、オフセット領域を自己
整合的に形成する目的がある（図１０（Ｅ））。

【０１０６】次に、ＴＦＴ８００のチャネル形成領域を
覆うドーピングマスクを形成した後、公知のドーピング
法によって、半導体層８０２、９０１に不純物（リンお
よび／またはボロン）をドーピングする。この結果、半
導体層８０２にはソース領域８０３、ドレイン領域８０
４、チャネル形成領域８０５が形成される。他方半導体
層９０１には、ゲイト絶縁膜が存在しない領域にはソー
ス領域９０６、ドレイン領域９０７が形成される。また
ゲイト絶縁膜９０５が存在している領域には、チャネル
形成領域９０８、オフセット領域９０９、９１０が形成
される（図１０（Ｆ））。

【０１０７】なお、ゲイト絶縁膜９０５が半透過なマス
クをして機能するように、ドーピング工程の条件を設定
することで、領域９０９、９１０にソース／ドレイン領
域９０６、９０７よりも不純物濃度が低い低濃度不純物
領域を形成することができる。オフセット領域、低濃度
不純物領域は高抵抗なため、ＴＦＴ９００の耐圧特性を
向上させることができる。

【０１０８】ＴＦＴ８００上の図示しないドーピングマ
スクを除去し、ドープした不純物を活性化させた後、厚
さ４００ｎｍの酸化珪素膜を層間絶縁膜７３０として形
成し、これにコンタクトホールを形成する。次に、チタ
ン／アルミニウム／チタンでなる積層膜を形成し、パタ
ーニングして、電極８０６、８０７、９１１、９１２を
形成する。以上の工程によって、低耐圧（高速動作）型
のボトムゲイト型ＴＦＴ８００と、高耐圧型のトップゲ
イト型ＴＦＴ９００を同一基板上に有する半導体集積回
路が完成する（図１０（Ｇ））。

【０１０９】［実施例６］図１１に、本実施例のＴＦ
Ｔの作製工程を説明する断面図を示す。本実施例は、実
施例１、４と同様に、ボトムゲイトＴＦＴを高耐圧型と
し、トップゲイト型ＴＦＴを高速動作型に作製する例で
ある。

【０１１０】本発明のボトムゲイト型ＴＦＴのゲイト絶
縁膜はトップゲイト型ＴＦＴの下地絶縁膜が用いられて
いる。従来この下地膜は数１００ｎｍ程度の比較的厚い
膜を形成する。また、トップゲイト型ＴＦＴではゲイト
電極によってチャネル形成領域は自己整合的に形成され
る。従って、これらの事項を考慮すると、高耐圧型ＴＦ
Ｔと高速動作型ＴＦＴを集積化するには、ボトムゲイト
型ＴＦＴのゲイト絶縁膜を厚くし、トップ型ＴＦＴのゲ
イト絶縁膜を薄くするのが、最も好ましい形態と考えら
れる。

【０１１１】実施例１、４では、トップゲイト型ＴＦＴ
のゲイト絶縁膜はＣＶＤ法による堆積膜を用いていた
が、本実施例では熱酸化膜とする。またトップゲイト型
ＴＦＴのゲイト電極の構造をサリサイドとする。本実施
例では、この熱酸化膜とサリサイドの組み合わせによ
り、さらなる高速動作特性の向上をはかることを目的と
する。

【０１１２】石英基板１０００上に、ボトムゲイト型Ｔ
ＦＴ２０００の幅のゲイト電極２００１を作製する。熱
酸化工程に耐えるように、ゲイト電極２００１の材料は
リンが添加された多結晶シリコンとする。多結晶シリコ
ンの他に、金属とシリコンの化合物であるシリサイドで
もよい。またＴＦＴ２０００を高耐圧型とするため、ゲ
イト電極２０００の幅を２〜４μｍとし、ここでは２μ
ｍとする。

【０１１３】次に、プラズマＣＶＤ法にて、ボトムゲイ
ト用ゲイト絶縁膜１０１０を厚さ２００ｎｍの酸化珪素
膜で形成する。

【０１１４】次にゲイト絶縁膜１０１０上に、減圧ＣＶ
Ｄ法にて厚さ７０ｎｍの真性（Ｉ型）の非晶質シリコン
膜を堆積し、結晶化し多結晶シリコンを形成する。結晶
化には公知の熱結晶化、レーザ結晶化を用いる。この多
結晶シリコン膜を島状に分離し、ボトムゲイト型ＴＦＴ
２０００の半導体層２００２とトップゲイト型ＴＦＴ３
０００の半導体層３００２を形成する（図１１
（Ａ））。

【０１１５】次に、酸化性雰囲気にて半導体層２００
２、３００２表面を熱酸化して、熱酸化膜５１、５２を
形成する。本実施例では熱酸化膜の膜厚を５０ｎｍとす
る。そのため半導体層の膜厚は約２５ｎｍ薄くなる。熱
酸化膜５２はトップゲイト型ＴＦＴ３０００のゲイト絶
縁膜を構成するものである。よって、熱酸化膜５２を用
いることにより、数１０ｎｍ程度に薄くとも、緻密で膜
界面準位が少ないゲイト絶縁膜を形成することができ
る。

【０１１６】熱酸化膜５２上に、リンが添加された多結
晶シリコンでゲイト電極３００３を形成する。ゲイト電
極３００３の厚さは５００〜８００ｎｍとする。ここで
は６００ｎｍとする。またＴＦＴ３０００を高速動作型
とするため、ゲイト電極３００３幅を１μｍとする（図
１１（Ｂ））。

【０１１７】ＴＦＴ２０００のチャネル形成領域を覆う
レジストマスク５４を形成した後、イオンドーピング法
によって、半導体層２００２、３００２にリンを添加し
て、ｎ^-領域５４、５５を形成する。半導体層２００
２、３００２において、レジストマスク５４、ゲイト電
極３００３に覆われていた領域は真性の導電性が保たれ
る（図１１（Ｃ））。

【０１１８】次に、レジストマスク５４を剥離した後、
厚さ５００ｎｍ〜１μｍの酸化珪素膜もしくは窒化珪素
膜を形成する。本実施例では、厚さ９００ｎｍの酸化珪
素膜５７（点線で図示する）を形成する。そして、酸化
珪素膜５７上にレジストマスク５７を形成する。このマ
スク５７は、ボトムゲイト型ＴＦＴ２０００のチャネル
ストッパー２００３のパターニング用のマスクとして機
能する。

【０１１９】公知のＲＩＥ（反応性イオンエッチング）
のよる異方性ドライエッチングによって、酸化珪素膜５
７をエッチングする。異方性エッチングによって、ゲイ
ト電極３０００の側面に酸化珪素の側壁が残され、マス
ク５７下には酸化珪素のパターン６０が残される。

【０１２０】引き続き熱酸化膜５１、５２をエッチング
する。熱酸化膜５２はゲイト電極３００３と側壁３００
４の下に残され、ゲイト絶縁膜３００５が形成される。
他方、マスク５７下には熱酸化膜でなるパターン６１が
残される。先の酸化珪素のパターン６０と熱酸化膜でな
るパターン６１の積層物がチャネルストッパー２００３
として機能する。このチャネルストッパー２００３は、
チャネル形成領域とその両端に形成される低濃度不純物
領域を覆うように形成される。即ちチャネルストッパー
２００３の幅によって低濃度不純物の長さが決定される
（図１１（Ｄ））。

【０１２１】次に、イオンドーピング法によってリンを
半導体層２００２、３００２にドーピングし、ｎ⁺領域
を形成する。チャネルストッパー２００３、ゲイト電極
３００３、側壁３００４によってマスクされていない領
域に、ｎ⁺領域２００４、２００５、３００６、３００
７が形成される（図１１（Ｅ））。

【０１２２】半導体層２００２では、ｎ⁺領域２００
４、２００５はそれぞれソース領域、ドレイン領域とな
る。またチャネルストッパー２００３に覆われていたｎ
^-領域５４は、高抵抗の低濃度不純物領域２００６、２
００７となる。２回のドーピング工程においてリンがド
ープされなかった領域２００９は、チャネル形成領域と
なる。

【０１２３】他方半導体層３００２では、ｎ⁺領域３０
０６、３００７はそれぞれソース領域、ドレイン領域と
なる。またゲイト電極３００３、側壁３００４に覆われ
ていたｎ^-領域５５は高抵抗の低濃度不純物領域３００
８、３００９となる。２回のドーピング工程においてリ
ンがドープされなかった領域３０１０はチャネル形成領
域となる。

【０１２４】なお本実施例ではＴＦＴ２０００、３００
０ともｎチャネル型としたが、公知のＣＭＯＳ工程によ
って、ｎチャネル型とｐチャネル型双方を作製できるこ
とができる。

【０１２５】ドープしたリンを活性化した後、シリサイ
ドを形成するための金属膜６２を形成する。金属膜６２
にはチタン、タンタル、モリブデン、タングステン等が
用いられる。本実施例ではチタン膜６２を成膜する。次
に５５０〜６００℃の熱アニールにより、チタン膜６２
とシリコン（半導体層２００２、３００２、ゲイト電極
３００３）とを反応させる。

【０１２６】この結果、ＴＦＴ２０００のソース／ドレ
イン領域２００４、２００５、ＴＦＴ３０００のソース
／ドレイン領域３００６、３００７には、シリサイド層
２０１１、２０１２、３０１１、３０１２が形成され低
抵抗され、またゲイト電極３００３の上層もシリサイド
層３０１３が形成され低抵抗化される。

【０１２７】シリサイド層２０１１、２０１２、３０１
１〜３０１３はシリコン（ソース／ドレイン領域、ゲイ
ト電極）と金属（配線）との合金反応によるコンタクト
劣化を防止するためのものである。特にＴＦＴ３０００
は微細化によって、具体的にはチャネル長を短くするこ
とによって高速動作を追求している。シリサイド層３０
１１、３０１２を形成することによって、微細化に伴う
短チャネル効果を抑制できるという効果も得られる。
（図１１（Ｆ））。

【０１２８】なお、図１１（Ｆ）では、ＴＦＴ２００
０、３０００のソース／ドレイン領域は全てシリサイド
化されたように図示したが、シリサイド層が半導体層の
底部に達しないで、半導体層の上層の一部がシリサイド
化されるようにもできる。

【０１２９】次に、チタン膜６２を除去した後、層間絶
縁膜１０２０を形成する。ここでは、プラズマＣＶＤ法
にて、３０ｎｍの窒化珪素膜と９００ｎｍの酸化窒化珪
素膜とを連続成膜する。次に層間絶縁膜１０２０にコン
タクトホールを開口し、アルミニウムでなる配線２０１
３、２０１４、３０１４〜３０１６を形成し、水素化処
理を行い、高耐圧特性を有するボトムゲイト型ＴＦＴ２
０００と、高速動作特性を有するトップゲイト型ＴＦＴ
３０００が同一基板１０００上に完成する（図１１
（Ｆ））。

【０１３０】

【発明の効果】本発明においては、ボトムゲイト型ＴＦ
Ｔのゲイト絶縁膜と、トップゲイト型ＴＦＴの下地絶縁
膜を第１の絶縁膜として共通化し、かつボトムゲイト型
ＴＦＴのゲイト絶縁膜（第１の絶縁膜）と、トップゲイ
ト型ＴＦＴのゲイト絶縁膜（第２の絶縁膜）は異なる層
に存在し、異なるプロセスで作製される。このため、エ
ッチングや成膜等のゲイト絶縁膜の膜厚を制御するため
のプロセスを追加、変更せずに、トップゲイト型とボト
ムゲイト型のゲイト絶縁膜の膜厚を互いに異ならせるこ
とが容易にできる。

【０１３１】従って、同一基板上に、ＴＦＴの信頼性を
損なうことなく、低電圧で高速動作を優先するＴＦＴ
と、高耐圧を優先するＴＦＴを形成することができる。
これをアクティブマトリクス型パネルに応用した場合に
は、信頼性および消費電力の改善が図られる。

【０１３２】本発明の半導体集積回路の作製方法はトッ
プゲイト型ＴＦＴの作製工程を基準にすると、この工程
にボトムゲイト型ＴＦＴのゲイト電極を作製するため
の、成膜・パターニング工程を追加するだけである。し
かもこの追加される工程は公知の技術である。よって、
本発明は容易に実施可能であり、工業上有益である。

【０１３３】また上記した実施例では、主に画素部とド
ライバ回路を一体化したアクティブマトリクス型パネル
に本発明を応用する例を示した。更に、本発明を用いる
ことにより、ドライバ回路だけでなく、ドライバ回路を
制御するための演算回路や、ＤＲＡＭ等のメモリ回路等
の高速動作・低電圧駆動の回路をも、高電圧駆動の画素
部と同一基板上に形成することができる。また、数１０
Ｖ程度の駆動電圧のパワーＭＯＳ回路と、３〜５Ｖ程度
で駆動される演算回路を同一基板上に形成することも可
能になる。

【図面の簡単な説明】

【図１】実施例１のアクティブマトリクスパネルの断
面図である。

【図２】アクティブマトリクスパネルのブロック図で
ある。

【図３】ゲイトドライバのブロック図である。

【図４】実施例１のアクティブマトリクスパネルの作
製工程を示す断面図である。

【図５】実施例１のアクティブマトリクスパネルの作
製工程を示す断面図である。

【図６】実施例１のアクティブマトリクスパネルの作
製工程を示す断面図である。

【図７】実施例１のドーピング工程の他の実施方法を
示す断面図である。

【図８】実施例２のアクティブマトリクスパネルの断
面図である。

【図９】実施例４のＴＦＴの作製工程を示す断面図で
ある。

【図１０】実施例５のＴＦＴの作製工程を示す断面図
である。

【図１１】実施例６のＴＦＴの作製工程を示す断面図
である。

【符号の説明】

１００基板１１０ボトムゲイト用ゲイト絶縁膜（第１の絶縁膜）１２０トップゲイト用ゲイト絶縁膜（第２の絶縁膜）１３０第１の層間絶縁膜（第３の絶縁膜）１４０第２の層間絶縁膜１５０第３の層間絶縁膜２００画素ＴＦＴ（ボトムゲイト型ＴＦＴ）２０１ゲイト電極２０２半導体層２０３チャネル形成領域２０４ソース領域２０５ドレイン領域２１０遮光膜２１１画素電極２１２補助容量３００ｎチャネル型ドライバＴＦＴ（ボトムゲイト型
ＴＦＴ）３５０ｐチャネル型ドライバＴＦＴ（ボトムゲイト型
ＴＦＴ）３０２、３０３半導体層３０４、３０５ゲイト電極３０６、３０７チャネル形成領域３０８、３０９ソース領域３１０、３１１ドレイン領域

Claims

【特許請求の範囲】

【請求項１】同一の基板上に、トップゲイト型の薄膜
トランジスタと、ボトムゲイト型の薄膜トランジスタと
を有する半導体集積回路であって、前記基板を覆う第１の絶縁膜と、前記基板と前記第１の絶縁膜の間に形成された前記ボト
ムゲイト型薄膜トランジスタのゲイト電極と、前記第１の絶縁膜上に形成された前記トップゲイト型薄
膜トランジスタの半導体層と、前記ボトムゲイト型薄膜
トランジスタの半導体層と、前記トップゲイト型薄膜トランジスタの前記半導体層の
少なくともチャネル形成領域を覆う第２の絶縁膜と、前記第２の絶縁膜上に形成された前記トップゲイト型薄
膜トランジスタのゲイト電極とを有し、前記第１の絶縁膜を前記ボトムゲイト型薄膜トランジス
タのゲイト絶縁膜に用い、前記第２の絶縁膜を前記トッ
プゲイト型薄膜トランジスタのゲイト絶縁膜に用いるこ
とを特徴とする半導体集積回路。
【請求項２】請求項１において、前記第１の絶縁膜の
膜厚は前記第２の絶縁膜よりも厚いことを特徴とする半
導体集積回路。
【請求項３】請求項１において、前記第１の絶縁膜の
膜厚は前記第２の絶縁膜よりも薄いことを特徴とする半
導体集積回路。
【請求項４】請求項１〜３において、前記トップゲイ
ト型薄膜トランジスタは、前記ボトムゲイト型薄膜トラ
ンジスタのゲイト電極と同じプロセスにて、前記基板上
に形成された遮光膜を有することを特徴とする半導体集
積回路。
【請求項５】請求項１〜４に記載の半導体集積回路は
前記ボトムゲイト型薄膜トランジスタを複数有し、前記ボトムゲイト型薄膜トランジスタの少なくとも１つ
は、前記第１の絶縁膜とそのゲイト電極の間に設けられ
た第４の絶縁膜を有し、当該ボトムゲイト型薄膜トラン
ジスタのゲイト絶縁膜は前記第１の絶縁膜と前記第４の
絶縁膜とでなることを特徴とする半導体集積回路。
【請求項６】同一の基板上に、ボトムゲイト型薄膜ト
ランジスタと、トップゲイト型薄膜トランジスタとを有
する半導体集積回路の作製方法であって、前記基板上に前記ボトムゲイト型薄膜トランジスタのゲ
イト電極を形成する第１の工程と、前記基板と前記ボトムゲイト型薄膜トランジスタのゲイ
ト電極とを覆う第１の絶縁膜を形成する第２の工程と、前記第１の絶縁膜上に、前記トップゲイト型薄膜トラン
ジスタの半導体層と、ボトムゲイト型薄膜トランジスタ
の半導体層とを形成する第３の工程と、前記トップゲイト型薄膜トランジスタの前記半導体層の
少なくともチャネル形成領域を覆う第２の絶縁膜を形成
する第４の工程と、前記第２の絶縁膜上に、前記トップゲイト型薄膜トラン
ジスタのゲイト電極を形成する第５の工程とを有し、前記第１の絶縁膜を前記ボトムゲイト型薄膜トランジス
タのゲイト絶縁膜に用い、前記第２の絶縁膜を前記トッ
プゲイト型薄膜トランジスタのゲイト絶縁膜に用いるこ
とを特徴とする半導体集積回路の作製方法。
【請求項７】請求項６において、前記第１の絶縁膜は
前記第２の絶縁膜よりも厚いことを特徴とする半導体集
積回路の作製方法。
【請求項８】請求項６において、前記第１の絶縁膜は
前記第２の絶縁膜よりも薄いことを特徴とする半導体集
積回路の作製方法。
【請求項９】請求項６〜８において、前記第２の工程
は、前記第１の絶縁膜上に非晶質シリコン膜を形成する
工程と、前記非晶質シリコンを結晶化し、結晶化された
シリコン膜をパターニングして、前記トップゲイト型薄
膜トランジスタの半導体層と、前記ボトムゲイト型薄膜
トランジスタの半導体層とを形成する工程であることを
特徴とする半導体集積回路の作製方法。
【請求項１０】請求項６〜９において、前記第１の工
程では、前記基板上に導電性膜を形成しパターニングし
て、前記ボトムゲイト型薄膜トランジスタのゲイト電極
と、前記トップゲイト型薄膜トランジスタの遮光膜を形
成することを特徴とする半導体集積回路の作製方法。
【請求項１１】請求項６〜１０に記載の半導体集積回
路は前記ボトムゲイト型薄膜トランジスタを複数有し、前記第２の工程の前に、少なくとも１つの前記ボトムゲ
イト型薄膜トランジスタのゲイト電極を覆う第４の絶縁
膜を形成する第８の工程を有し、前記第１の絶縁膜と前
記第４の絶縁膜とを当該ボトムゲイト型薄膜トランジス
タのゲイト絶縁膜に用いることを特徴とする半導体集積
回路の作製方法。