JP3857250B2 - 薄膜トランジスタ配列及びその駆動回路の製造方法 - Google Patents
薄膜トランジスタ配列及びその駆動回路の製造方法 Download PDFInfo
- Publication number
- JP3857250B2 JP3857250B2 JP2003129782A JP2003129782A JP3857250B2 JP 3857250 B2 JP3857250 B2 JP 3857250B2 JP 2003129782 A JP2003129782 A JP 2003129782A JP 2003129782 A JP2003129782 A JP 2003129782A JP 3857250 B2 JP3857250 B2 JP 3857250B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- impurity region
- substrate
- thin film
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタ配列及びその駆動回路の製造方法に関するものであり、より詳しくは、六つのステップで薄膜トランジスタ配列及びその駆動回路を製作することができる製造方法に関するものである。
【０００２】
【従来の技術】
マルチメディアの社会の急速な発展に伴って、大部分の半導体の部品或いはディスプレイも飛躍的に発展するようになった。ディスプレイの中でも陰極線管（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ、ＣＲＴ）は、優れた画質と経済性を有しているため、ここ数年、ディスプレイ市場を独占している。但し、個人用パソコンのディスプレイとしては、使用環境や環境保護の観点から、省エネルギーの潮流に鑑みて、陰極線管は空間利用及びエネルギー消耗の面で多くの問題を抱えている。軽薄短小化及び低消耗のニーズを求める現状で、有効に解決できる方法はないと考えられる。したがって、高画質、高い空間利用効率、低いエネルギー消耗、無輻射などの優位性を持っている薄膜トランジスタ液晶ディスプレイ（ＴＦＴ−ＬＣＤ）は段々市場の主流となっている。
【０００３】
周知のように、薄膜トランジスタ液晶ディスプレイを大別すれば、非多結晶シリコン薄膜トランジスタ液晶ディスプレイと多結晶シリコン薄膜トランジスタ液晶ディスプレイとの２種に分けられる。低温多結晶シリコン（ＬＴＰＳ）技術は伝統的に使用する非晶質シリコン（ａ−Ｓｉ）技術とは区別される。その電子転移率は２００ｃｍ2／Ｖ−ｓｅｃ以上まで達成できるので、薄膜トランジスタ液晶ディスプレイのサイズが更に小さくなり、ディスプレイの口径比（ａｐｅｒｔｕｒｅ ｒａｔｉｏ）の増加、エネルギー効率の向上が可能である。更に、低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製作工程において、一部の駆動電気回路を薄膜トランジスタ液晶と一緒に基板上で製造することができるので、大幅に薄膜トランジスタ液晶ディスプレイの特性と信頼性が向上し、コストも大幅に低減できる。
【０００４】
図１−１から図１−８は、薄膜トランジスタアレイ及び駆動回路の製造工程を示す断面図である。図１−１を参照すると、まず、基板１００を供給し、その基板１００上に多結晶シリコン層（ｐｏｌｙｓｉｌｉｃｏｎ ｌａｙｅｒ）を蒸着する。次に、第１のフォトマスク工程（Ｍａｓｋ１）で多結晶シリコン層をパターニングして、その表面に複数の多結晶シリコンの凸状部１０２ａ、１０２ｂ、１０２ｃを形成する。
【０００５】
凸状部１０２ａは薄膜トランジスタ（ＴＦＴ）を形成するものであり、凸状部１０２ｂ及び凸状部１０２ｃは駆動回路、例えば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）に形成されるものである。凸状部１０２ａを薄膜トランジスタに形成させる場合、通常は、凸状部１０２ａは平坦化方式で基板１００に設けられるが、凸状部１０２ｂ及び凸状部１０２ｃは基板１００の周辺或いはその他領域に設けられる。
【０００６】
次に、図１−２を参照すると、凸状部１０２ａ、１０２ｂ、１０２ｃが形成されている基板１００の上に、第１層間絶縁層１０４及び導電層（図示しない）を順に形成させる。続いて、第２のフォトマスク工程（Ｍａｓｋ２）で、その導電層をパターニングして、その凸状部１０２ａ、１０２ｂ、１０２ｃの上にそれぞれのゲート電極１０６ａ、１０６ｂ、１０６ｃを形成させる。それと同時に、基板１００上の適当な位置には、電荷貯蔵電極としての下部電極１０８を形成させる。
【０００７】
続いて、図１−３を参照すると、第３のフォトマスク工程（Ｍａｓｋ３）で、Ｎ＋不純物領域１１０、１１２の位置を決定化させる。凸状部１０２ａの中にN＋不純物領域１１０を形成させ、凸状部１０２ｃの中にN＋不純物領域１１２を形成させる。その中で、凸状部１０２ａにおけるN＋不純物領域１１０はゲート電極１０６ａの両側に配置する。凸状部１０２ｃ中のN＋不純物領域１１２はゲート電極１０６ｃの両側に配置する。
【０００８】
続いて、図１−４を参照すると、第４のフォトマスク工程（Ｍａｓｋ４）でＮ−不純物領域の位置を決定させる。凸状部１０２ａの中にN−不純物領域１１４を形成させた後、凸状部１０２ｃの中にN−不純物領域１１６を形成させる。ここで、凸状部１０２ａの中にN−不純物領域１１４はゲート電極１０６ａとN＋不純物領域１１０との間に配置する。凸状部１０２ｃの中にN−不純物領域１１６は、ゲート電極１０６ｃとN＋不純物領域１１２との間に配置する。
【０００９】
続いて、図１−５を参照すると、第５のフォトマスク工程（Ｍａｓｋ５）でＰ＋不純物領域の位置を決定化させる。凸状部１０２ｂの中にＰ＋不純物領域１１８を形成させる。ここで、凸状部１０２ｂにおけるＰ＋不純物領域１１８はゲート電極１０６ｂの両側に配置する。
【００１０】
続いて、図１−６を参照すると、第２層間絶縁層１２０が形成された基板１００の上を被覆し、次に第６のフォトマスク工程（Ｍａｓｋ６）でその第１層間絶縁層１０４及び第２層間絶縁層１２０をパターニングして、図に示すように第１層間絶縁層１０４及び第２層間絶縁層１２０のパターンを決定化させる。
【００１１】
第１層間絶縁層１０４及び第２層間絶縁層１２０には、開口１２２ａ、開口１２２ｂ及び開口１２２ｃがある。その中で、開口１２２ａはN＋不純物領域１１０を露出させ、開口１２２ｂはＰ＋不純物領域１１８を露出させ、開口１２２ｃはN＋不純物領域１１２を露出させる。
【００１２】
続いて、図１−７を参照すると、導電層（図示しない）を第２層間絶縁層１２０の上に被覆し、次に第７のフォトマスク工程（Ｍａｓｋ７）で前記導電層をパターニングして、ソース電極／ドレイン電極１２４を形成する。その中で、ソース電極／ドレイン電極１２４は、開口１２２ａ、開口１２２ｂ及び開口１２２ｃにより露出されたN＋不純物領域１１０とＰ＋不純物領域１１８及びN＋不純物領域１１２に連結される。
【００１３】
続いて、図１−８を参照すると、平坦層１２６を形成して基板１００の上のソース電極／ドレイン電極１２４を被覆し、次に第８のフォトマスク工程（Ｍａｓｋ８）で平坦層１２６を形成して、図に示すように平坦層１２６をパターニングする。ここで、平坦層１２６には開口１２８があり、この開口１２８はソース電極／ドレイン電極１２４ａを露出させる。
【００１４】
第８のフォトマスク工程（Ｍａｓｋ８）で平坦層１２６をパターニングした後、続いて、導電層（図示しない）を基板１００の上に形成する。この導電層の材質は通常の場合、透明なインジウム・スズ酸化物である。最後に、第９のフォトマスク工程（Ｍａｓｋ９）で前記導電層及び画素電極１３０をパターニングする。
【００１５】
同様に、図１−８を参照すると、図１−８の左側に示すように、凸状部１０２ｃの中にN−不純物領域１１６及びN＋不純物領域１１２、ゲート電極１０６ｃ、ソース電極／ドレイン電極１２４ｃからＮ型ＭＯＳ（ＮＭＯＳ）が構成される。凸状部１０２ｂ中のＰ＋不純物領域１１８、ゲート電極１０６ｂ及びソース電極／ドレイン電極１２４ｂからＰ型ＭＯＳ（ＰＭＯＳ）が構成される。前記Ｎ型ＭＯＳ（ＮＭＯＳ）とＰ型ＭＯＳ（ＰＭＯＳ）からＣＭＯＳが構成される。このＣＭＯＳの役割は、内蔵の駆動回路（ｄｒｉｖｉｎｇ ｃｉｒｃｕｉｔ）の機能で、図１−８の右側の薄膜トランジスタ（ＴＦＴ）を駆動することによって、画素の表示を制御する。
【００１６】
図１−８の右側に示すように、凸状部１０２ａ中のN−不純物領域１１０及びN＋不純物領域１１４、ゲート電極１０６ａ及びソース電極／ドレイン電極１２４ａから、多結晶シリコン状態の薄膜トランジスタ（Ｐｏｌｙ−ＴＦＴ）を構成することが分かる。ここで、薄膜トランジスタにおいては、ＣＭＯＳの駆動により、画素電極１３０のデータ（ｄａtａ）の書き込みが制御される。
【００１７】
図２に示すものは、薄膜トランジスタ配列及びその駆動回路の工程系統図である。図２を参照すると、薄膜トランジスタ配列及びその駆動回路を製作する工程は、多結晶シリコン層をパターニングしＳ２００、ゲート電極及び電荷貯蔵電極の下部電極をパターニングしＳ２０２、N＋不純物領域をパターニングしＳ２０４、N−不純物領域をパターニングしＳ２０６、Ｐ＋不純物領域をパターニングしＳ２０８、第１層間絶縁層パターンをパターニングしＳ２１０、ソース電極／ドレイン電極及び電荷貯蔵電極の上部電極をパターニングしＳ２１２、第２層間絶縁層パターンＳ２１４及び画素電極パターンをパターニングするＳ２１６などのステップから構成される。
【００１８】
薄膜トランジスタ配列及びその駆動回路の製作においては、複数のフォトマスクが必要である。通常の場合は、８回のフォトマスク工程（N−不純物領域１１４、１１６の製作は除外）或いは９回のフォトマスク工程を経て完成されるので、コスト低減の面で難しい点がある。
【００１９】
さらに、製作工程で必要とするフォトマスクの数が多いので、液晶パネルの製作に所要される時間を有効に低減できず、品質向上の面でも困難があった。
【００２０】
【特許文献１】
特開２００２−１５８２８２号公報
【特許文献２】
特開２００２−２０３９７３号公報
【００２１】
【発明が解決しようとする課題】
したがって、本発明の目的は、６回のフォトマスク工程で、薄膜トランジスタ配列及びその駆動回路の製作を完成できる方法を提供することにある。
【００２２】
【発明を解決するための手段】
本発明の目的を達成するために、薄膜トランジスタ配列及びその駆動回路の製造方法は、基板を供給し、多結晶シリコン層をパターニングしてＮ＋薄膜に複数の凸状部を形成し、凸状部上の一部をパターニングしてＰ＋不純物領域を露出させ、ソース電極／ドレイン電極をパターニングして電荷貯蔵電極の下部電極、Ｎ＋薄膜回路を形成し、ゲート電極及び電荷貯蔵電極の上部電極をパターニングし、保護層パターンをパターニングし、及び導電層（画素電極、配線）パターンをパターニングするステップ等である。
【００２３】
本発明において、Ｎ＋薄膜回路の形成後にゲート電極とソース電極／ドレイン電極との間にN−不純物領域（ＬＤＤ）を形成させる。それにより、Ｐ型ＭＯＳ（ＰＭＯＳ）及びN型ＭＯＳ（ＮＭＯＳ）と共にＣＭＯＳの性能がより向上できる。
【００２４】
本発明において、多結晶シリコン層の形成方法としては、まず、基板に非晶質シリコン層を形成した後、この結晶非晶質シリコン層を準分子レーザーでアニーリン（Eｘｃｉｍｅｒ Ｌａｓｅｒ Ａｎｎｅａｌｉｎｇ、ＥＬＡ）して非晶質シリコン層を多結晶シリコン層に転換できる。
【００２５】
本発明において、N−不純物膜の形成方法としては、化学気相蒸着方法で直接蒸着して、N＋ドーピングされる非晶質シリコン薄膜を形成するか、または非晶質シリコン薄膜を形成した後、その非晶質シリコンに対してN型イオンをドーピングして、N＋不純物膜を作成する。
【００２６】
本発明において、ゲート電極、ソース電極／ドレイン電極及び電荷貯蔵電極の形成方法は、まず、第１の導電層を形成させた後、その第１の導電層をパターニングして、それぞれの凸状部にソース電極／ドレイン電極を形成させる。続いて、基板上に複数の下部電極を形成させた後、第２の導電層を形成する。次に、第２の導電層をパターニングして、1個の凸状部にゲート電極を形成させる。それにより、基板上に複数の上部電極が形成される。ここで、下部電極及び下部電極に対応する上部電極は、複数の電荷貯蔵電極を構成する。
【００２７】
本発明において、ゲート電極の形成前に、ゲート電極の絶縁層を形成することも含む。そして、ゲート電極の絶縁層を形成した後、そのゲート電極絶縁層に対して急速加熱処理を施す工程も含む。
【００２８】
前記ゲート電極の絶縁層は、少なくとも第１の層間絶縁層から構成すればよい。ここで、第１の層間絶縁層の材質は酸化シリコン、窒化シリコン、水素を含む層間絶縁層などがある。そして、このゲート電極の絶縁層は少なくとも第１の層間絶縁層と第２の層間絶縁層から構成される。ここで、第１の層間絶縁層の材質は酸化シリコン、窒化シリコン、水素を含む層間絶縁層などがある。但し、第２の層間絶縁層の材質は感光性樹脂である。
【００２９】
本発明において、ゲート電極の材質はアルミ／モリブデン、アルミ／チタン等があり、ソース電極／ドレイン電極の材質はアルミ／モリブデン、モリブデン等がある。
【００３０】
透過型液晶パネルの導電層の材質は、酸化インジウム・スズなどの透明な導体を使用すればよい。反射型液晶パネルの導電層の材質は、金属などの反射性に優れた材質を使用すればよい。反射型液晶パネル使用する場合は、その導電層（通常では反射性能のよい金属を使用）の下部に位置する保護層の表面を、例えば凸凹状のように形成すると、導電層の光反射効果が増加する。
【００３１】
【発明の実施の形態】
本発明の前記目的、特徴及び利点を明瞭に理解するため、好ましい実例の形態を以下で説明する。
【００３２】
図３−１から図３−９は、本発明の好ましい実例の形態に係る薄膜トランジスタ配列及びその駆動回路の製造工程を示す断面図である。図３−１を参照すると、まず、基板３００を供給し、基板３００上に多結晶シリコン層及びN＋不純物膜を形成させる。次に、第１フォトマスク工程（Ｍａｓｋ１）で、前記多結晶シリコン層及びN＋不純物膜をパターニングし、複数の多結晶シリコン層３０２ａ、３０２ｂ、３０２ｃ及びN＋不純物膜３０４ａ、３０４ｂ、３０４ｃを蒸着して凸状部を形成する。
【００３３】
前記多結晶シリコン層の形成方式では、まず、非晶質シリコン薄膜（ａ−Ｓｉ）を基板３００上に形成させる。次に、非晶質シリコン薄膜を準分子レーザーでアニーリング（Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ａｎｎｅａｌｉｎｇ、ＥＬＡ）を行なって、非晶質シリコン層を多結晶シリコン層に転換させる。N＋不純物膜を形成させる方法では、化学気相蒸着方法で基板３００上に直接N＋不純物非晶質シリコン薄膜を蒸着させるか、または、基板３００上に非晶質シリコン薄膜を形成させた後、非晶質シリコンに対してN型イオンをドーピングさせて、N＋不純物膜を形成させる。
【００３４】
凸状部３０２ａは薄膜トランジスタ（ＴＦＴ）を形成するためのものであり、凸状部３０２ｂ及び凸状部３０２ｃは駆動電気回路、例えば、ＣＭＯＳを形成するためのものである。凸状部３０２ａは配列方式で基板３００の上に並んでいるので、凸状部３０２ｂ及び３０２ｃは基板３００の周辺或いはその他の領域に配置する。
【００３５】
次に、図３−２と図３−３を参照すると、第２フォトマスク工程（Ｍａｓｋ２）で、P+不純物領域３０６の位置を決定化させ、P型イオンのドーピングにより図３−２に示すように、N＋不純物膜３０４ｂの全領域、又は図３−３に示すように、一部領域にP+不純物領域３０６を形成させる。
【００３６】
次に、図３−４を参照すると、基板３００上に第１導電層（図示しない）を形成し、第３のフォトマスク工程（Ｍａｓｋ３）で前記第１導電層をパターニングする。続いて、N＋不純物膜３０４ａ、P+不純物領域３０６及びN＋不純物膜３０４ｃの上には、それぞれソース電極／ドレイン電極３０８ａ、３０８ｂ、３０８ｃを形成させる。それと同時に、基板３００の適当な位置に、電荷貯蔵電極の下部電極３１０を形成させる。
【００３７】
ここで、第１の導電層をパターニングする時に、第３のフォトマスク工程で同時に第１の導電層下部のN＋不純物膜３０４ａ、３０４ｂ、３０４ｃ或いはP+不純物領域３０６（図３−２、３−３に示すように）をパターニングすることもできる。その場合、ソース電極／ドレイン電極３０８ａは、その下部のN+不純物膜３０４ａと同様のパターンになり、ソース電極／ドレイン電極３０８ｂは、その下部のP+不純物領域３０６と同様のパターンになり、ソース電極／ドレイン電極３０８ｃは、その下部のN+不純物膜３０４ｃと同様のパターンになる。
【００３８】
続いて、図３−５を参照すると、基板３００上には第１の層間絶縁層（図示しない）及び第２の導電層（図示しない）を順に形成させる。次に、第４のフォトマスク工程（Ｍａｓｋ４）で前記第１の層間絶縁層と第２の導電層をパターニングする。複数の多結晶シリコン層３０２ａ、３０２ｂ、３０２ｃの上には、それぞれゲート電極の絶縁層３１２ａ、３１２ｂ、３１２ｃ及びゲート電極３１４ａ、３１４ｂ、３１４ｃの配置構造を形成させる。
【００３９】
本実施例において、ゲート電極絶縁層の３１２ａ、３１２ｂ、３１２ｃを形成した後に、ゲート電極絶縁層の３１２ａ、３１２ｂ、３１２ｃに急速加熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ，ＲＴＰ）を行う場合、ゲート電極絶縁層の３１２ａ、３１２ｂ、３１２ｃの品質がより向上できる。
【００４０】
ゲート電極絶縁層３１２ａ、３１２ｂ、３１２ｃは、少なくとも第１の層間絶縁層から構成され、その第１の層間絶縁層の材質は酸化シリコン、窒化シリコン及び水素を含む層間絶縁層であるが、ゲート電極絶縁層３１２ａ、３１２ｂ、３１２ｃの構成は第１の層間絶縁層及び第２の層間絶縁層から構成しても良い。その第１の層間絶縁層の材質は酸化シリコン、窒化シリコン及び水素を含む層間絶縁層などであり、第２の層間絶縁層の材質は感光性樹脂である。次に、ゲート電極３１４ａ、３１４ｂ、３１４ｃの材質はアルミ／モリブデン、アルミ／チタン等があり、ソース電極／ドレイン電極３０８ａ、３０８ｂ、３０８ｃの材質はアルミ／モリブデン、モリブデンなどがある。
【００４１】
同様に図３−５を参照すると、第４のフォトマスク工程（Ｍａｓｋ４）で、下部電極３１０上に層間絶縁層３１６及び上部電極３１８を形成し、これらの下部電極３１０、層間絶縁層３１６及び上部電極３１８から電荷貯蔵電極を構成する。この他、第４のフォトマスク工程（Ｍａｓｋ４）で、基板３００の適当な位置に層間絶縁層３２０及び配線３２２が配置構造も形成できる。
【００４２】
したがって、当業者ならば、ゲート電極３１４ａ、３１４ｂ、３１４ｃ及びソース電極／ドレイン電極３０８ａ、３０８ｂ、３０８ｃに対して製作の順番を調整できることは十分に理解できるはずである。換言すれば、ソース電極／ドレイン電極３０８ａ、３０８ｂ、３０８ｃ及びゲート電極３１４ａ、３１４ｂ、３１４ｃの製作の順序は限定されるものではない。
【００４３】
続いて、図３−６に示すように、基板３００上に保護層３２４を形成させる。第５のフォトマスク工程（Ｍａｓｋ５）で、保護層３２４をパターニングして、保護層３２４のパターンを決定させる。保護層３２４には、開口３２６ａ、３２６ｂ、３２６ｃ、３２６ｄ、３２６eがある。その中で、開口３２６ａはソース電極／ドレイン電極３０８ａを露出させ、開口３２６ｂはソース電極／ドレイン電極３０８ｂを露出させ、開口３２６ｃはソース電極／ドレイン電極３０８ｃを露出させ、開口３２６ｄは電荷貯蔵電極の上部電極３１８を露出させ、開口３２６eは配線３２２を露出させるものである。
【００４４】
続いて、図３−７を参照すると、第５のフォトマスク工程（Ｍａｓｋ５）で保護層３２４をパターニングした後、基板３００上に導電層（図示しない）を形成させる。通常の場合、この導電層の材質は酸化インジウム・スズなどの透明材質である。最後に、第６フォトマスク工程（Ｍａｓｋ６）で前記導電層をパターニングして、導線３２８及び画素電極３３０を形成させる。
【００４５】
次に、図３−８及び図３−９を参照すると、これらの図は図３−６及び図３−７に似ているが、一つの相異点は、透過型液晶パネル（図３−８及び図３−９）を示したことにあり、もう一つの相異点は、反射型液晶パネル（図３−６及び図３−７）を示したことにある。図３−８及び図３−９の保護層３２４は凹凸表面３３２を備える。そして、凹凸表面３３２上の画素電極３３４は導電性に優れた導体を使用している。保護層３２４の上の凹凸表面３３２は画素電極３３４（反射電極）の光線反射効果を向上させる。
【００４６】
図３−７及び図３−９を参照すると、図３−７及び図３−９の左側に示すように、多結晶シリコン層３０２ｃ、N＋不純物膜３０４ｃ、ソース電極／ドレイン電極３０８ｃ、ゲート電極絶縁層３１２ｃ及びゲート電極３１４ｃから構成されるＮ型ＭＯＳ（ＮＭＯＳ）がある。多結晶シリコン層３０２ｂ、Ｐ＋不純物膜３０６、ソース電極／ドレイン電極３０８ｂ、ゲート電極絶縁層３１２ｂ及びゲート電極３１４ｂからＰ型ＭＯＳ（ＰＭＯＳ）が構成される。前記Ｎ型ＭＯＳ（ＮＭＯＳ）とＰ型ＭＯＳ（ＰＭＯＳ）からＣＭＯＳが構成される。したがって、ＣＭＯＳは液晶パネル上で内蔵型駆動回路の役割をする。それによって、図３−７及び第３−９図右側の薄膜トランジスタを駆動して、画素表示を制御する。
【００４７】
図３−７及び図３−９の左側に示すように、多結晶シリコン層３０２ａ、N＋不純物膜３０４ａ、ソース電極／ドレイン電極３０８ａ、ゲート電極絶縁層３１２ａ及びゲート電極３１４ａから多結晶シリコン形態の薄膜トランジスタが構成される。ここで、薄膜トランジスタは前記相補型金属酸化膜半導体の駆動により、画素電極３３０或いは画素電極３３４におけるデータの書き込みを制御する。
【００４８】
図４は本発明に係る薄膜トランジスタ配列及びその駆動回路の制作工程についての実例の形態を示す。図４を参照すると、薄膜トランジスタ配列及びその駆動回路の制作工程は、多結晶シリコン層をパターニングしＳ４００、Ｐ＋不純物領域をパターニングしＳ４０２、ソース電極／ドレイン電極及びＮ＋不純物膜回路及び電荷貯蔵電極の下部電極をパターニングしＳ４０４、ゲート電極及び電荷貯蔵電極の上部電極をパターニングしＳ４０６、保護層パターンをパターニングしＳ４０８、及び画素電極及び導線のパターンをパターニングするＳ４１０などで構成される。Ｓ４００からＳ４１０まで、合わせて六つのフォトマスク工程が必要である。もし、駆動回路のＮ型ＭＯＳ（ＮＭＯＳ）中にＮ‐（低濃度）不純物領域を作成すれば、もう一つのフォトマスク工程を更に追加する必要がある。
【００４９】
図５は本発明に係る駆動回路における相補型金属酸化膜半導体の配置図である。図５を参照すると、それぞれの電圧Ｖin、Ｖdd、Ｖssを接点５０４、５０６、５０８に連結して、接点５０４はゲート電極５００及びゲート電極５０２と繋がっているため、接点５０４のＶinはＮ型金属酸化半導体とＰ型金属酸化半導体のシャネル層とが繋がっているかどうかを制御できる。Ｎ型金属酸化半導体とＰ型金属酸化半導体のシャネルとが繋がっているかどうかは、直接的に相補型金属酸化膜半導体の接点５１０の出力Ｖoutに影響を及ぼす。そして、接点５１０からの出力Ｖout値はＶdd或いはＶssのいずれかである。
【００５０】
図５の駆動電気回路は、ＣＭＯＳアレイの配置関係を示すものである。当業者が十分に分かっているように、液晶パネル上の駆動電気回路は駆動液晶パネル上の画素配列として、前記ＣＭＯＳとは異なる電気回路及び部品から構成される。
【００５１】
図６は本発明の好ましい画素配置の関係を示す図面である。図６を参照すると、前記図３−１図及び図３−９までの第６ステップのフォトマスク工程を利用して制作した画素構造は、主に走査配線６００、信号配線６０２、薄膜トランジスタ６０４、電荷貯蔵電極６０６及び画素電極３３０（３３４）から構成される。その中で、薄膜トランジスタ６０４は多結晶シリコン層３０２ａ、ゲート電極３１４ａ、Ｎ＋不純物膜３０４ａ及びソース電極／ドレイン電極３０８ａから構成される。その以外、走査配線６００は薄膜トランジスタ６０４中のゲート電極３１４ａに連結して、下部チャンネル（多結晶シリコン層３０２ａ）の開閉が制御できるので、書き込まれるデータを信号配線６０２からの伝送と、薄膜トランジスタ６０４の制御を通じて画素電極３３０（３３４）に書き込まれる。
【００５２】
【発明の効果】
結論的に、本発明に係る薄膜トランジスタ配列及びその駆動回路製造方法は以下のようなメリットがある。
【００５３】
１．本発明に係る薄膜トランジスタ配列及びその駆動回路の製造方法では、六つのフォトマスク工程だけで薄膜トランジスタ配列及びその駆動回路の製作を完成できるので、コストが大幅に低減できる。
【００５４】
２．本発明に係る薄膜トランジスタ配列及びその駆動回路の製造方法では、フォトマスク工程数が少ないので、液晶パネルの製作工数も大幅に短縮できる。
【００５５】
３．本発明に係る薄膜トランジスタ配列及びその駆動回路の製造方法では、フォトマスク工程数が少ないので、歩留まりが向上できる。
【００５６】
本発明は前記実例の形態で説明したが、本発明はそれに限定されるものではなく、当業者は本発明の主旨及び範囲の以内で色々の変更及び修正が可能であることは十分に分かるだろう。本発明の保護の範囲については請求範囲により限定される。
【図面の簡単な説明】
【図１】図１−１から図１−８は、薄膜トランジスタ配列及びその駆動回路の製造工程を示す断面図である。
【図２】図２は、薄膜トランジスタ配列及びその駆動回路の工程図である。
【図３】図３−１から図３−９は、本発明の好ましい実施例に係る薄膜トランジスタ配列及びその駆動回路の製造工程を示す断面図である。
【図４】図４は、本発明に係る薄膜トランジスタ配列及びその駆動回路の制作工程図である。
【図５】図５は、本発明の好ましい実施例に係るＣＭＯＳのレイアウトを示す図である。
【図６】図６は、本発明の好ましい実施例に係る画素レイアウトを示す図である。
【符号の説明】
１００：基板
１０２ａ、１０２ｂ、１０２ｃ：凸状部
１０４：第１層間絶縁層
１０６ａ、１０６ｂ、１０６ｃ：ゲート電極
１０８：下部電極
１１０、１１２：N＋不純物領域
１１４、１１６：N−不純物領域
１１８：P‐不純物領域
１２０：第２の層間絶縁層
１２２ａ、１２２ｂ、１２２ｃ、１２８：開口
１２４ａ、１２４ｂ、１２４ｃ：ソース電極／ドレイン電極
１２６：平坦層
１３０：画素電極
Ｓ２００〜Ｓ２１６：薄膜トランジスタ及び駆動回路の製造工程
３００：基板
３０２ａ、３０２ｂ、３０２ｃ：多結晶シリコン層
３０４ａ、３０４ｂ、３０４ｃ：N＋不純物膜
３０６：P＋不純物領域
３０８ａ、３０８ｂ、３０８ｃ：ソース電極／ドレイン電極
３１０：下部電極
３１２ａ、３１２ｂ、３１２ｃ：ゲート電極絶縁層
３１４ａ、３１４ｂ、３１４ｃ：ゲート電極
３１６、３２０：層間絶縁層
３１８：上部電極
３２２：配線
３２４：保護層
３２６ａ、３２６ｂ、３２６ｃ、３２６ｄ、３２６e：開口
３２８：導線
３３０、３３４：画素電極
３３２：凹凸表面
Ｓ４００〜Ｓ４１０：本発明の薄膜トランジスタ及び駆動回路の製造工程
５００：Ｐ型ＣＭＯＳ
５０２：Ｎ型ＣＭＯＳ
５０４、５０６、５０８、５１０：接点
６００：走査配線
６０２：信号配線
６０４：薄膜トランジスタ
６０６：電荷貯蔵電極
【発明の属する技術分野】
本発明は薄膜トランジスタ配列及びその駆動回路の製造方法に関するものであり、より詳しくは、六つのステップで薄膜トランジスタ配列及びその駆動回路を製作することができる製造方法に関するものである。
【０００２】
【従来の技術】
マルチメディアの社会の急速な発展に伴って、大部分の半導体の部品或いはディスプレイも飛躍的に発展するようになった。ディスプレイの中でも陰極線管（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ、ＣＲＴ）は、優れた画質と経済性を有しているため、ここ数年、ディスプレイ市場を独占している。但し、個人用パソコンのディスプレイとしては、使用環境や環境保護の観点から、省エネルギーの潮流に鑑みて、陰極線管は空間利用及びエネルギー消耗の面で多くの問題を抱えている。軽薄短小化及び低消耗のニーズを求める現状で、有効に解決できる方法はないと考えられる。したがって、高画質、高い空間利用効率、低いエネルギー消耗、無輻射などの優位性を持っている薄膜トランジスタ液晶ディスプレイ（ＴＦＴ−ＬＣＤ）は段々市場の主流となっている。
【０００３】
周知のように、薄膜トランジスタ液晶ディスプレイを大別すれば、非多結晶シリコン薄膜トランジスタ液晶ディスプレイと多結晶シリコン薄膜トランジスタ液晶ディスプレイとの２種に分けられる。低温多結晶シリコン（ＬＴＰＳ）技術は伝統的に使用する非晶質シリコン（ａ−Ｓｉ）技術とは区別される。その電子転移率は２００ｃｍ2／Ｖ−ｓｅｃ以上まで達成できるので、薄膜トランジスタ液晶ディスプレイのサイズが更に小さくなり、ディスプレイの口径比（ａｐｅｒｔｕｒｅ ｒａｔｉｏ）の増加、エネルギー効率の向上が可能である。更に、低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製作工程において、一部の駆動電気回路を薄膜トランジスタ液晶と一緒に基板上で製造することができるので、大幅に薄膜トランジスタ液晶ディスプレイの特性と信頼性が向上し、コストも大幅に低減できる。
【０００４】
図１−１から図１−８は、薄膜トランジスタアレイ及び駆動回路の製造工程を示す断面図である。図１−１を参照すると、まず、基板１００を供給し、その基板１００上に多結晶シリコン層（ｐｏｌｙｓｉｌｉｃｏｎ ｌａｙｅｒ）を蒸着する。次に、第１のフォトマスク工程（Ｍａｓｋ１）で多結晶シリコン層をパターニングして、その表面に複数の多結晶シリコンの凸状部１０２ａ、１０２ｂ、１０２ｃを形成する。
【０００５】
凸状部１０２ａは薄膜トランジスタ（ＴＦＴ）を形成するものであり、凸状部１０２ｂ及び凸状部１０２ｃは駆動回路、例えば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）に形成されるものである。凸状部１０２ａを薄膜トランジスタに形成させる場合、通常は、凸状部１０２ａは平坦化方式で基板１００に設けられるが、凸状部１０２ｂ及び凸状部１０２ｃは基板１００の周辺或いはその他領域に設けられる。
【０００６】
次に、図１−２を参照すると、凸状部１０２ａ、１０２ｂ、１０２ｃが形成されている基板１００の上に、第１層間絶縁層１０４及び導電層（図示しない）を順に形成させる。続いて、第２のフォトマスク工程（Ｍａｓｋ２）で、その導電層をパターニングして、その凸状部１０２ａ、１０２ｂ、１０２ｃの上にそれぞれのゲート電極１０６ａ、１０６ｂ、１０６ｃを形成させる。それと同時に、基板１００上の適当な位置には、電荷貯蔵電極としての下部電極１０８を形成させる。
【０００７】
続いて、図１−３を参照すると、第３のフォトマスク工程（Ｍａｓｋ３）で、Ｎ＋不純物領域１１０、１１２の位置を決定化させる。凸状部１０２ａの中にN＋不純物領域１１０を形成させ、凸状部１０２ｃの中にN＋不純物領域１１２を形成させる。その中で、凸状部１０２ａにおけるN＋不純物領域１１０はゲート電極１０６ａの両側に配置する。凸状部１０２ｃ中のN＋不純物領域１１２はゲート電極１０６ｃの両側に配置する。
【０００８】
続いて、図１−４を参照すると、第４のフォトマスク工程（Ｍａｓｋ４）でＮ−不純物領域の位置を決定させる。凸状部１０２ａの中にN−不純物領域１１４を形成させた後、凸状部１０２ｃの中にN−不純物領域１１６を形成させる。ここで、凸状部１０２ａの中にN−不純物領域１１４はゲート電極１０６ａとN＋不純物領域１１０との間に配置する。凸状部１０２ｃの中にN−不純物領域１１６は、ゲート電極１０６ｃとN＋不純物領域１１２との間に配置する。
【０００９】
続いて、図１−５を参照すると、第５のフォトマスク工程（Ｍａｓｋ５）でＰ＋不純物領域の位置を決定化させる。凸状部１０２ｂの中にＰ＋不純物領域１１８を形成させる。ここで、凸状部１０２ｂにおけるＰ＋不純物領域１１８はゲート電極１０６ｂの両側に配置する。
【００１０】
続いて、図１−６を参照すると、第２層間絶縁層１２０が形成された基板１００の上を被覆し、次に第６のフォトマスク工程（Ｍａｓｋ６）でその第１層間絶縁層１０４及び第２層間絶縁層１２０をパターニングして、図に示すように第１層間絶縁層１０４及び第２層間絶縁層１２０のパターンを決定化させる。
【００１１】
第１層間絶縁層１０４及び第２層間絶縁層１２０には、開口１２２ａ、開口１２２ｂ及び開口１２２ｃがある。その中で、開口１２２ａはN＋不純物領域１１０を露出させ、開口１２２ｂはＰ＋不純物領域１１８を露出させ、開口１２２ｃはN＋不純物領域１１２を露出させる。
【００１２】
続いて、図１−７を参照すると、導電層（図示しない）を第２層間絶縁層１２０の上に被覆し、次に第７のフォトマスク工程（Ｍａｓｋ７）で前記導電層をパターニングして、ソース電極／ドレイン電極１２４を形成する。その中で、ソース電極／ドレイン電極１２４は、開口１２２ａ、開口１２２ｂ及び開口１２２ｃにより露出されたN＋不純物領域１１０とＰ＋不純物領域１１８及びN＋不純物領域１１２に連結される。
【００１３】
続いて、図１−８を参照すると、平坦層１２６を形成して基板１００の上のソース電極／ドレイン電極１２４を被覆し、次に第８のフォトマスク工程（Ｍａｓｋ８）で平坦層１２６を形成して、図に示すように平坦層１２６をパターニングする。ここで、平坦層１２６には開口１２８があり、この開口１２８はソース電極／ドレイン電極１２４ａを露出させる。
【００１４】
第８のフォトマスク工程（Ｍａｓｋ８）で平坦層１２６をパターニングした後、続いて、導電層（図示しない）を基板１００の上に形成する。この導電層の材質は通常の場合、透明なインジウム・スズ酸化物である。最後に、第９のフォトマスク工程（Ｍａｓｋ９）で前記導電層及び画素電極１３０をパターニングする。
【００１５】
同様に、図１−８を参照すると、図１−８の左側に示すように、凸状部１０２ｃの中にN−不純物領域１１６及びN＋不純物領域１１２、ゲート電極１０６ｃ、ソース電極／ドレイン電極１２４ｃからＮ型ＭＯＳ（ＮＭＯＳ）が構成される。凸状部１０２ｂ中のＰ＋不純物領域１１８、ゲート電極１０６ｂ及びソース電極／ドレイン電極１２４ｂからＰ型ＭＯＳ（ＰＭＯＳ）が構成される。前記Ｎ型ＭＯＳ（ＮＭＯＳ）とＰ型ＭＯＳ（ＰＭＯＳ）からＣＭＯＳが構成される。このＣＭＯＳの役割は、内蔵の駆動回路（ｄｒｉｖｉｎｇ ｃｉｒｃｕｉｔ）の機能で、図１−８の右側の薄膜トランジスタ（ＴＦＴ）を駆動することによって、画素の表示を制御する。
【００１６】
図１−８の右側に示すように、凸状部１０２ａ中のN−不純物領域１１０及びN＋不純物領域１１４、ゲート電極１０６ａ及びソース電極／ドレイン電極１２４ａから、多結晶シリコン状態の薄膜トランジスタ（Ｐｏｌｙ−ＴＦＴ）を構成することが分かる。ここで、薄膜トランジスタにおいては、ＣＭＯＳの駆動により、画素電極１３０のデータ（ｄａtａ）の書き込みが制御される。
【００１７】
図２に示すものは、薄膜トランジスタ配列及びその駆動回路の工程系統図である。図２を参照すると、薄膜トランジスタ配列及びその駆動回路を製作する工程は、多結晶シリコン層をパターニングしＳ２００、ゲート電極及び電荷貯蔵電極の下部電極をパターニングしＳ２０２、N＋不純物領域をパターニングしＳ２０４、N−不純物領域をパターニングしＳ２０６、Ｐ＋不純物領域をパターニングしＳ２０８、第１層間絶縁層パターンをパターニングしＳ２１０、ソース電極／ドレイン電極及び電荷貯蔵電極の上部電極をパターニングしＳ２１２、第２層間絶縁層パターンＳ２１４及び画素電極パターンをパターニングするＳ２１６などのステップから構成される。
【００１８】
薄膜トランジスタ配列及びその駆動回路の製作においては、複数のフォトマスクが必要である。通常の場合は、８回のフォトマスク工程（N−不純物領域１１４、１１６の製作は除外）或いは９回のフォトマスク工程を経て完成されるので、コスト低減の面で難しい点がある。
【００１９】
さらに、製作工程で必要とするフォトマスクの数が多いので、液晶パネルの製作に所要される時間を有効に低減できず、品質向上の面でも困難があった。
【００２０】
【特許文献１】
特開２００２−１５８２８２号公報
【特許文献２】
特開２００２−２０３９７３号公報
【００２１】
【発明が解決しようとする課題】
したがって、本発明の目的は、６回のフォトマスク工程で、薄膜トランジスタ配列及びその駆動回路の製作を完成できる方法を提供することにある。
【００２２】
【発明を解決するための手段】
本発明の目的を達成するために、薄膜トランジスタ配列及びその駆動回路の製造方法は、基板を供給し、多結晶シリコン層をパターニングしてＮ＋薄膜に複数の凸状部を形成し、凸状部上の一部をパターニングしてＰ＋不純物領域を露出させ、ソース電極／ドレイン電極をパターニングして電荷貯蔵電極の下部電極、Ｎ＋薄膜回路を形成し、ゲート電極及び電荷貯蔵電極の上部電極をパターニングし、保護層パターンをパターニングし、及び導電層（画素電極、配線）パターンをパターニングするステップ等である。
【００２３】
本発明において、Ｎ＋薄膜回路の形成後にゲート電極とソース電極／ドレイン電極との間にN−不純物領域（ＬＤＤ）を形成させる。それにより、Ｐ型ＭＯＳ（ＰＭＯＳ）及びN型ＭＯＳ（ＮＭＯＳ）と共にＣＭＯＳの性能がより向上できる。
【００２４】
本発明において、多結晶シリコン層の形成方法としては、まず、基板に非晶質シリコン層を形成した後、この結晶非晶質シリコン層を準分子レーザーでアニーリン（Eｘｃｉｍｅｒ Ｌａｓｅｒ Ａｎｎｅａｌｉｎｇ、ＥＬＡ）して非晶質シリコン層を多結晶シリコン層に転換できる。
【００２５】
本発明において、N−不純物膜の形成方法としては、化学気相蒸着方法で直接蒸着して、N＋ドーピングされる非晶質シリコン薄膜を形成するか、または非晶質シリコン薄膜を形成した後、その非晶質シリコンに対してN型イオンをドーピングして、N＋不純物膜を作成する。
【００２６】
本発明において、ゲート電極、ソース電極／ドレイン電極及び電荷貯蔵電極の形成方法は、まず、第１の導電層を形成させた後、その第１の導電層をパターニングして、それぞれの凸状部にソース電極／ドレイン電極を形成させる。続いて、基板上に複数の下部電極を形成させた後、第２の導電層を形成する。次に、第２の導電層をパターニングして、1個の凸状部にゲート電極を形成させる。それにより、基板上に複数の上部電極が形成される。ここで、下部電極及び下部電極に対応する上部電極は、複数の電荷貯蔵電極を構成する。
【００２７】
本発明において、ゲート電極の形成前に、ゲート電極の絶縁層を形成することも含む。そして、ゲート電極の絶縁層を形成した後、そのゲート電極絶縁層に対して急速加熱処理を施す工程も含む。
【００２８】
前記ゲート電極の絶縁層は、少なくとも第１の層間絶縁層から構成すればよい。ここで、第１の層間絶縁層の材質は酸化シリコン、窒化シリコン、水素を含む層間絶縁層などがある。そして、このゲート電極の絶縁層は少なくとも第１の層間絶縁層と第２の層間絶縁層から構成される。ここで、第１の層間絶縁層の材質は酸化シリコン、窒化シリコン、水素を含む層間絶縁層などがある。但し、第２の層間絶縁層の材質は感光性樹脂である。
【００２９】
本発明において、ゲート電極の材質はアルミ／モリブデン、アルミ／チタン等があり、ソース電極／ドレイン電極の材質はアルミ／モリブデン、モリブデン等がある。
【００３０】
透過型液晶パネルの導電層の材質は、酸化インジウム・スズなどの透明な導体を使用すればよい。反射型液晶パネルの導電層の材質は、金属などの反射性に優れた材質を使用すればよい。反射型液晶パネル使用する場合は、その導電層（通常では反射性能のよい金属を使用）の下部に位置する保護層の表面を、例えば凸凹状のように形成すると、導電層の光反射効果が増加する。
【００３１】
【発明の実施の形態】
本発明の前記目的、特徴及び利点を明瞭に理解するため、好ましい実例の形態を以下で説明する。
【００３２】
図３−１から図３−９は、本発明の好ましい実例の形態に係る薄膜トランジスタ配列及びその駆動回路の製造工程を示す断面図である。図３−１を参照すると、まず、基板３００を供給し、基板３００上に多結晶シリコン層及びN＋不純物膜を形成させる。次に、第１フォトマスク工程（Ｍａｓｋ１）で、前記多結晶シリコン層及びN＋不純物膜をパターニングし、複数の多結晶シリコン層３０２ａ、３０２ｂ、３０２ｃ及びN＋不純物膜３０４ａ、３０４ｂ、３０４ｃを蒸着して凸状部を形成する。
【００３３】
前記多結晶シリコン層の形成方式では、まず、非晶質シリコン薄膜（ａ−Ｓｉ）を基板３００上に形成させる。次に、非晶質シリコン薄膜を準分子レーザーでアニーリング（Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ａｎｎｅａｌｉｎｇ、ＥＬＡ）を行なって、非晶質シリコン層を多結晶シリコン層に転換させる。N＋不純物膜を形成させる方法では、化学気相蒸着方法で基板３００上に直接N＋不純物非晶質シリコン薄膜を蒸着させるか、または、基板３００上に非晶質シリコン薄膜を形成させた後、非晶質シリコンに対してN型イオンをドーピングさせて、N＋不純物膜を形成させる。
【００３４】
凸状部３０２ａは薄膜トランジスタ（ＴＦＴ）を形成するためのものであり、凸状部３０２ｂ及び凸状部３０２ｃは駆動電気回路、例えば、ＣＭＯＳを形成するためのものである。凸状部３０２ａは配列方式で基板３００の上に並んでいるので、凸状部３０２ｂ及び３０２ｃは基板３００の周辺或いはその他の領域に配置する。
【００３５】
次に、図３−２と図３−３を参照すると、第２フォトマスク工程（Ｍａｓｋ２）で、P+不純物領域３０６の位置を決定化させ、P型イオンのドーピングにより図３−２に示すように、N＋不純物膜３０４ｂの全領域、又は図３−３に示すように、一部領域にP+不純物領域３０６を形成させる。
【００３６】
次に、図３−４を参照すると、基板３００上に第１導電層（図示しない）を形成し、第３のフォトマスク工程（Ｍａｓｋ３）で前記第１導電層をパターニングする。続いて、N＋不純物膜３０４ａ、P+不純物領域３０６及びN＋不純物膜３０４ｃの上には、それぞれソース電極／ドレイン電極３０８ａ、３０８ｂ、３０８ｃを形成させる。それと同時に、基板３００の適当な位置に、電荷貯蔵電極の下部電極３１０を形成させる。
【００３７】
ここで、第１の導電層をパターニングする時に、第３のフォトマスク工程で同時に第１の導電層下部のN＋不純物膜３０４ａ、３０４ｂ、３０４ｃ或いはP+不純物領域３０６（図３−２、３−３に示すように）をパターニングすることもできる。その場合、ソース電極／ドレイン電極３０８ａは、その下部のN+不純物膜３０４ａと同様のパターンになり、ソース電極／ドレイン電極３０８ｂは、その下部のP+不純物領域３０６と同様のパターンになり、ソース電極／ドレイン電極３０８ｃは、その下部のN+不純物膜３０４ｃと同様のパターンになる。
【００３８】
続いて、図３−５を参照すると、基板３００上には第１の層間絶縁層（図示しない）及び第２の導電層（図示しない）を順に形成させる。次に、第４のフォトマスク工程（Ｍａｓｋ４）で前記第１の層間絶縁層と第２の導電層をパターニングする。複数の多結晶シリコン層３０２ａ、３０２ｂ、３０２ｃの上には、それぞれゲート電極の絶縁層３１２ａ、３１２ｂ、３１２ｃ及びゲート電極３１４ａ、３１４ｂ、３１４ｃの配置構造を形成させる。
【００３９】
本実施例において、ゲート電極絶縁層の３１２ａ、３１２ｂ、３１２ｃを形成した後に、ゲート電極絶縁層の３１２ａ、３１２ｂ、３１２ｃに急速加熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ，ＲＴＰ）を行う場合、ゲート電極絶縁層の３１２ａ、３１２ｂ、３１２ｃの品質がより向上できる。
【００４０】
ゲート電極絶縁層３１２ａ、３１２ｂ、３１２ｃは、少なくとも第１の層間絶縁層から構成され、その第１の層間絶縁層の材質は酸化シリコン、窒化シリコン及び水素を含む層間絶縁層であるが、ゲート電極絶縁層３１２ａ、３１２ｂ、３１２ｃの構成は第１の層間絶縁層及び第２の層間絶縁層から構成しても良い。その第１の層間絶縁層の材質は酸化シリコン、窒化シリコン及び水素を含む層間絶縁層などであり、第２の層間絶縁層の材質は感光性樹脂である。次に、ゲート電極３１４ａ、３１４ｂ、３１４ｃの材質はアルミ／モリブデン、アルミ／チタン等があり、ソース電極／ドレイン電極３０８ａ、３０８ｂ、３０８ｃの材質はアルミ／モリブデン、モリブデンなどがある。
【００４１】
同様に図３−５を参照すると、第４のフォトマスク工程（Ｍａｓｋ４）で、下部電極３１０上に層間絶縁層３１６及び上部電極３１８を形成し、これらの下部電極３１０、層間絶縁層３１６及び上部電極３１８から電荷貯蔵電極を構成する。この他、第４のフォトマスク工程（Ｍａｓｋ４）で、基板３００の適当な位置に層間絶縁層３２０及び配線３２２が配置構造も形成できる。
【００４２】
したがって、当業者ならば、ゲート電極３１４ａ、３１４ｂ、３１４ｃ及びソース電極／ドレイン電極３０８ａ、３０８ｂ、３０８ｃに対して製作の順番を調整できることは十分に理解できるはずである。換言すれば、ソース電極／ドレイン電極３０８ａ、３０８ｂ、３０８ｃ及びゲート電極３１４ａ、３１４ｂ、３１４ｃの製作の順序は限定されるものではない。
【００４３】
続いて、図３−６に示すように、基板３００上に保護層３２４を形成させる。第５のフォトマスク工程（Ｍａｓｋ５）で、保護層３２４をパターニングして、保護層３２４のパターンを決定させる。保護層３２４には、開口３２６ａ、３２６ｂ、３２６ｃ、３２６ｄ、３２６eがある。その中で、開口３２６ａはソース電極／ドレイン電極３０８ａを露出させ、開口３２６ｂはソース電極／ドレイン電極３０８ｂを露出させ、開口３２６ｃはソース電極／ドレイン電極３０８ｃを露出させ、開口３２６ｄは電荷貯蔵電極の上部電極３１８を露出させ、開口３２６eは配線３２２を露出させるものである。
【００４４】
続いて、図３−７を参照すると、第５のフォトマスク工程（Ｍａｓｋ５）で保護層３２４をパターニングした後、基板３００上に導電層（図示しない）を形成させる。通常の場合、この導電層の材質は酸化インジウム・スズなどの透明材質である。最後に、第６フォトマスク工程（Ｍａｓｋ６）で前記導電層をパターニングして、導線３２８及び画素電極３３０を形成させる。
【００４５】
次に、図３−８及び図３−９を参照すると、これらの図は図３−６及び図３−７に似ているが、一つの相異点は、透過型液晶パネル（図３−８及び図３−９）を示したことにあり、もう一つの相異点は、反射型液晶パネル（図３−６及び図３−７）を示したことにある。図３−８及び図３−９の保護層３２４は凹凸表面３３２を備える。そして、凹凸表面３３２上の画素電極３３４は導電性に優れた導体を使用している。保護層３２４の上の凹凸表面３３２は画素電極３３４（反射電極）の光線反射効果を向上させる。
【００４６】
図３−７及び図３−９を参照すると、図３−７及び図３−９の左側に示すように、多結晶シリコン層３０２ｃ、N＋不純物膜３０４ｃ、ソース電極／ドレイン電極３０８ｃ、ゲート電極絶縁層３１２ｃ及びゲート電極３１４ｃから構成されるＮ型ＭＯＳ（ＮＭＯＳ）がある。多結晶シリコン層３０２ｂ、Ｐ＋不純物膜３０６、ソース電極／ドレイン電極３０８ｂ、ゲート電極絶縁層３１２ｂ及びゲート電極３１４ｂからＰ型ＭＯＳ（ＰＭＯＳ）が構成される。前記Ｎ型ＭＯＳ（ＮＭＯＳ）とＰ型ＭＯＳ（ＰＭＯＳ）からＣＭＯＳが構成される。したがって、ＣＭＯＳは液晶パネル上で内蔵型駆動回路の役割をする。それによって、図３−７及び第３−９図右側の薄膜トランジスタを駆動して、画素表示を制御する。
【００４７】
図３−７及び図３−９の左側に示すように、多結晶シリコン層３０２ａ、N＋不純物膜３０４ａ、ソース電極／ドレイン電極３０８ａ、ゲート電極絶縁層３１２ａ及びゲート電極３１４ａから多結晶シリコン形態の薄膜トランジスタが構成される。ここで、薄膜トランジスタは前記相補型金属酸化膜半導体の駆動により、画素電極３３０或いは画素電極３３４におけるデータの書き込みを制御する。
【００４８】
図４は本発明に係る薄膜トランジスタ配列及びその駆動回路の制作工程についての実例の形態を示す。図４を参照すると、薄膜トランジスタ配列及びその駆動回路の制作工程は、多結晶シリコン層をパターニングしＳ４００、Ｐ＋不純物領域をパターニングしＳ４０２、ソース電極／ドレイン電極及びＮ＋不純物膜回路及び電荷貯蔵電極の下部電極をパターニングしＳ４０４、ゲート電極及び電荷貯蔵電極の上部電極をパターニングしＳ４０６、保護層パターンをパターニングしＳ４０８、及び画素電極及び導線のパターンをパターニングするＳ４１０などで構成される。Ｓ４００からＳ４１０まで、合わせて六つのフォトマスク工程が必要である。もし、駆動回路のＮ型ＭＯＳ（ＮＭＯＳ）中にＮ‐（低濃度）不純物領域を作成すれば、もう一つのフォトマスク工程を更に追加する必要がある。
【００４９】
図５は本発明に係る駆動回路における相補型金属酸化膜半導体の配置図である。図５を参照すると、それぞれの電圧Ｖin、Ｖdd、Ｖssを接点５０４、５０６、５０８に連結して、接点５０４はゲート電極５００及びゲート電極５０２と繋がっているため、接点５０４のＶinはＮ型金属酸化半導体とＰ型金属酸化半導体のシャネル層とが繋がっているかどうかを制御できる。Ｎ型金属酸化半導体とＰ型金属酸化半導体のシャネルとが繋がっているかどうかは、直接的に相補型金属酸化膜半導体の接点５１０の出力Ｖoutに影響を及ぼす。そして、接点５１０からの出力Ｖout値はＶdd或いはＶssのいずれかである。
【００５０】
図５の駆動電気回路は、ＣＭＯＳアレイの配置関係を示すものである。当業者が十分に分かっているように、液晶パネル上の駆動電気回路は駆動液晶パネル上の画素配列として、前記ＣＭＯＳとは異なる電気回路及び部品から構成される。
【００５１】
図６は本発明の好ましい画素配置の関係を示す図面である。図６を参照すると、前記図３−１図及び図３−９までの第６ステップのフォトマスク工程を利用して制作した画素構造は、主に走査配線６００、信号配線６０２、薄膜トランジスタ６０４、電荷貯蔵電極６０６及び画素電極３３０（３３４）から構成される。その中で、薄膜トランジスタ６０４は多結晶シリコン層３０２ａ、ゲート電極３１４ａ、Ｎ＋不純物膜３０４ａ及びソース電極／ドレイン電極３０８ａから構成される。その以外、走査配線６００は薄膜トランジスタ６０４中のゲート電極３１４ａに連結して、下部チャンネル（多結晶シリコン層３０２ａ）の開閉が制御できるので、書き込まれるデータを信号配線６０２からの伝送と、薄膜トランジスタ６０４の制御を通じて画素電極３３０（３３４）に書き込まれる。
【００５２】
【発明の効果】
結論的に、本発明に係る薄膜トランジスタ配列及びその駆動回路製造方法は以下のようなメリットがある。
【００５３】
１．本発明に係る薄膜トランジスタ配列及びその駆動回路の製造方法では、六つのフォトマスク工程だけで薄膜トランジスタ配列及びその駆動回路の製作を完成できるので、コストが大幅に低減できる。
【００５４】
２．本発明に係る薄膜トランジスタ配列及びその駆動回路の製造方法では、フォトマスク工程数が少ないので、液晶パネルの製作工数も大幅に短縮できる。
【００５５】
３．本発明に係る薄膜トランジスタ配列及びその駆動回路の製造方法では、フォトマスク工程数が少ないので、歩留まりが向上できる。
【００５６】
本発明は前記実例の形態で説明したが、本発明はそれに限定されるものではなく、当業者は本発明の主旨及び範囲の以内で色々の変更及び修正が可能であることは十分に分かるだろう。本発明の保護の範囲については請求範囲により限定される。
【図面の簡単な説明】
【図１】図１−１から図１−８は、薄膜トランジスタ配列及びその駆動回路の製造工程を示す断面図である。
【図２】図２は、薄膜トランジスタ配列及びその駆動回路の工程図である。
【図３】図３−１から図３−９は、本発明の好ましい実施例に係る薄膜トランジスタ配列及びその駆動回路の製造工程を示す断面図である。
【図４】図４は、本発明に係る薄膜トランジスタ配列及びその駆動回路の制作工程図である。
【図５】図５は、本発明の好ましい実施例に係るＣＭＯＳのレイアウトを示す図である。
【図６】図６は、本発明の好ましい実施例に係る画素レイアウトを示す図である。
【符号の説明】
１００：基板
１０２ａ、１０２ｂ、１０２ｃ：凸状部
１０４：第１層間絶縁層
１０６ａ、１０６ｂ、１０６ｃ：ゲート電極
１０８：下部電極
１１０、１１２：N＋不純物領域
１１４、１１６：N−不純物領域
１１８：P‐不純物領域
１２０：第２の層間絶縁層
１２２ａ、１２２ｂ、１２２ｃ、１２８：開口
１２４ａ、１２４ｂ、１２４ｃ：ソース電極／ドレイン電極
１２６：平坦層
１３０：画素電極
Ｓ２００〜Ｓ２１６：薄膜トランジスタ及び駆動回路の製造工程
３００：基板
３０２ａ、３０２ｂ、３０２ｃ：多結晶シリコン層
３０４ａ、３０４ｂ、３０４ｃ：N＋不純物膜
３０６：P＋不純物領域
３０８ａ、３０８ｂ、３０８ｃ：ソース電極／ドレイン電極
３１０：下部電極
３１２ａ、３１２ｂ、３１２ｃ：ゲート電極絶縁層
３１４ａ、３１４ｂ、３１４ｃ：ゲート電極
３１６、３２０：層間絶縁層
３１８：上部電極
３２２：配線
３２４：保護層
３２６ａ、３２６ｂ、３２６ｃ、３２６ｄ、３２６e：開口
３２８：導線
３３０、３３４：画素電極
３３２：凹凸表面
Ｓ４００〜Ｓ４１０：本発明の薄膜トランジスタ及び駆動回路の製造工程
５００：Ｐ型ＣＭＯＳ
５０２：Ｎ型ＣＭＯＳ
５０４、５０６、５０８、５１０：接点
６００：走査配線
６０２：信号配線
６０４：薄膜トランジスタ
６０６：電荷貯蔵電極
Claims (3)
- 基板を供給し、
前記基板の上に多結晶シリコン層を形成し、前記多結晶シリコン層上に薄膜を順に形成し、
前記薄膜に第１の高濃度不純物領域を形成し、
第１のフォトマスク工程により、前記多結晶シリコン層及び前記第１の高濃度不純物領域を有する薄膜をパターニングして複数の凸状部を形成し、
第２のフォトマスク工程により、前記複数の凸状部のうちの一部の凸状部の前記第１の高濃度不純物領域を有する薄膜の両端部に第２の高濃度不純物領域を形成し、
前記複数の凸状部及び前記基板を覆うように第１の導電層を形成し、
第３のフォトマスク工程により、前記第１の導電層をパターニングして、前記複数の凸状部の前記第１の高濃度不純物領域及び前記第２の高濃度不純物領域の一部の上にソース電極／ドレイン電極を、かつ、前記基板上に電荷貯蔵用の下部電極を同時に形成し、
前記基板上の前記複数の凸状部の前記多結晶シリコン上の前記ソース／ドレイン電極が形成されていない部分及び前記基板上に絶縁層及び第２の導電層を形成し、
第４のフォトマスク工程により、前記絶縁層及び前記第２の導電層をパターニングして、前記複数の凸状部の前記ソース電極／ドレイン電極の間の多結晶シリコン上の一部にゲート絶縁層及びゲート電極を、前記基板上の一部に層間絶縁膜及び配線層を、かつ、前記電荷貯蔵下部電極上に層間絶縁膜及び電荷貯蔵用の上部電極を同時に形成し、
前記基板上の複数の凸状部及び前記基板の全体を覆うように保護層を形成し、
第５のフォトマスク工程により、前記保護層をパターニングして前記ソース／ドレイン電極、前記配線層及び前記上部電極上の保護層に開口部を形成し、
前記基板上の前記保護層及び前記開口部を覆うように導電層を形成し、
第６のフォトマスク工程により、前記導電層をパターニングして複数の配線及び画素電極を形成すること
を順に含む半導体装置の製造方法。 - 基板上に非晶質シリコン層を形成し、前記非晶質シリコン層にレーザーアニーリング工程を施して前記多結晶シリコン層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第１の高濃度不純物領域はＮ＋不純物領域であり、前記第２の高濃度不純物領域はＰ＋不純物領域であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003129782A JP3857250B2 (ja) | 2003-05-08 | 2003-05-08 | 薄膜トランジスタ配列及びその駆動回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003129782A JP3857250B2 (ja) | 2003-05-08 | 2003-05-08 | 薄膜トランジスタ配列及びその駆動回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004335747A JP2004335747A (ja) | 2004-11-25 |
| JP3857250B2 true JP3857250B2 (ja) | 2006-12-13 |
Family
ID=33505486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003129782A Expired - Fee Related JP3857250B2 (ja) | 2003-05-08 | 2003-05-08 | 薄膜トランジスタ配列及びその駆動回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3857250B2 (ja) |
-
2003
- 2003-05-08 JP JP2003129782A patent/JP3857250B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004335747A (ja) | 2004-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8253202B2 (en) | Thin film transistor substrate and method of manufacturing the same | |
| JP4032443B2 (ja) | 薄膜トランジスタ、回路、アクティブマトリクス基板、液晶表示装置 | |
| KR100509662B1 (ko) | 액티브 매트릭스형 디스플레이장치 및 그 제조방법 및 반도체장치의 제조방법 | |
| JP5650879B2 (ja) | 画素と駆動領域の異なる電気特性を有する薄膜トランジスタデバイスを有するディスプレイ、およびその製造方法 | |
| US7755708B2 (en) | Pixel structure for flat panel display | |
| US7227187B2 (en) | Semiconductor device and manufacturing method thereof | |
| US7319236B2 (en) | Semiconductor device and electronic device | |
| JP2003273361A (ja) | 半導体装置およびその製造方法 | |
| JP2001085702A (ja) | トップゲート形ポリシリコン薄膜トランジスター製造方法 | |
| US7674658B2 (en) | Semiconductor device and manufacturing method thereof | |
| US20100047975A1 (en) | Method for fabricating low temperature poly-silicon thin film transistor substrate background | |
| JPH0864824A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP3943200B2 (ja) | 半導体装置の作製方法 | |
| JP5328015B2 (ja) | 画像表示システム及びその製造方法 | |
| JP3520713B2 (ja) | 薄膜トランジスタ及びそれを用いた液晶表示装置及び薄膜トランジスタ回路 | |
| US6818922B2 (en) | Thin film transistor array and driving circuit structure | |
| WO2019184026A1 (zh) | Cmos晶体管的制备方法、阵列基板的制备方法 | |
| JP2001210832A (ja) | 半導体装置及びその作製方法 | |
| US6703266B1 (en) | Method for fabricating thin film transistor array and driving circuit | |
| JP3857250B2 (ja) | 薄膜トランジスタ配列及びその駆動回路の製造方法 | |
| JP4514862B2 (ja) | 半導体装置の作製方法 | |
| JP4437511B2 (ja) | 電気光学装置の作製方法 | |
| JP4286754B2 (ja) | 表示装置の作製方法 | |
| CN100411153C (zh) | 薄膜晶体管阵列及其驱动电路的制造方法 | |
| TWI392941B (zh) | 液晶顯示器及其製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050426 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050502 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050727 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060815 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060913 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110922 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110922 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130922 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |