JP5328015B2 - 画像表示システム及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 52
- 239000010410 layer Substances 0.000 claims description 192
- 239000010409 thin film Substances 0.000 claims description 75
- 239000000758 substrate Substances 0.000 claims description 59
- 238000000034 method Methods 0.000 claims description 50
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 45
- 229920005591 polysilicon Polymers 0.000 claims description 45
- 239000003990 capacitor Substances 0.000 claims description 21
- 238000003860 storage Methods 0.000 claims description 21
- 229920002120 photoresistant polymer Polymers 0.000 claims description 20
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 13
- 239000011241 protective layer Substances 0.000 claims description 13
- 239000003989 dielectric material Substances 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 9
- 239000002019 doping agent Substances 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 description 33
- 229910044991 metal oxide Inorganic materials 0.000 description 22
- 150000004706 metal oxides Chemical class 0.000 description 22
- 239000011229 interlayer Substances 0.000 description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- -1 boron ions Chemical class 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- 229910001182 Mo alloy Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
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Description
本発明は、表示装置に関し、特に、低温ポリシリコン薄膜トランジスタ液晶ディスプレイ装置及びその製造方法に関するものである。
一般的に、薄膜トランジスタ（ＴＦＴ）は、アモルファス薄膜トランジスタとポリシリコン薄膜トランジスタに分類されることができる。ポリシリコン薄膜トランジスタは、低温ポリシリコン（ＬＴＰＳ）技術を用いて製造され、アモルファスシリコン（ａ−Ｓｉ）技術で製造されたアモルファス薄膜トランジスタと全く異なる。低温ポリシリコン（ＬＴＰＳ）トランジスタは、比較的大きな電子移動度（ＥＬＥＣＴＲＯＮ
ｍｏｂｉｌｉｔｙ）（＞２０ｃｍ２／Ｖｓｅｃ）を有するため、ＬＴＰＳトランジスタは、それに応じた好ましい寸法と、比較的大きな開孔率と、比較的低い消費電力とを有する。また、低温ポリシリコンのプロセスは、同一基板で駆動回路と薄膜トランジスタとを同時に製造することが可能であり、表示パネルの信頼性を向上させて表示パネルの製造コストを削減することができる。
ｍｏｂｉｌｉｔｙ）（＞２０ｃｍ２／Ｖｓｅｃ）を有するため、ＬＴＰＳトランジスタは、それに応じた好ましい寸法と、比較的大きな開孔率と、比較的低い消費電力とを有する。また、低温ポリシリコンのプロセスは、同一基板で駆動回路と薄膜トランジスタとを同時に製造することが可能であり、表示パネルの信頼性を向上させて表示パネルの製造コストを削減することができる。
しかしながら、従来の低温ポリシリコンの駆動回路と薄膜トランジスタの製造は、８つまたは９つのマスクステップが必要であり、比較的高い製造コストが掛かる。また、マスク数が増えれば製造時間が長くかかり、生産収率を低下させる。
よって、より少ないマスク数で製造コストを低下させる低温ポリシリコンのプロセスが必要とされている。
画像表示システム及びその製造方法を提供する。
これに鑑みて、本発明の実施例は、低温ポリシリコンの駆動回路と薄膜トランジスタを含む画像表示システムを提供する。この駆動回路と薄膜トランジスタは、基板、前記基板上に形成された活性層、前記第１活性層を覆うゲート絶縁層、前記ゲート絶縁層上に位置され、延伸部を有する誘電体層と、前記誘電体層上に形成され、前記延伸部を露出するゲート電極を含む。前記システムは更に、前記基板上に形成され、上下電極を含む蓄積キャパシタ、前記ゲート絶縁層の中に形成され、前記下電極が前記活性層と隣接した領域を露出する接触孔を含む。上述の画像表示システムは、複数の導線と画素電極を更に含み、その中の導線は、駆動電極と薄膜トランジスタを電気的に接続し、且つ、この画素電極は、基板上に形成されて薄膜トランジスタに電気的に接続される。上述の誘電体層の延伸部は、薄膜トランジスタのオフ電流（Ｉｏｆｆ）を低下させることが可能である。
本発明のもう１つの実施例は、低温ポリシリコンの駆動回路と薄膜トランジスタの提供を含む画像表示システムの製造方法を提供する。この低温ポリシリコンの駆動回路と薄膜トランジスタの製造方法は、基板を提供するステップ、前記基板上に第１活性層と第２活性層を形成するステップ、Ｐ＋ドーピングプロセスを行って前記第２活性層の中にソース／ドレイン領域を形成するステップ、前記第１活性層の上方に延伸部を有する誘電体層を形成するステップ、前記第１活性層と前記第２活性層の上方に第１ゲート電極と第２ゲート電極をそれぞれ形成するステップと、Ｎ＋ドーピングプロセスを行って前記第１活性層の中に軽ドープソース／ドレイン領域とソース／ドレイン領域を同時に形成するステップを含む。上述の画像表示システムの製造方法は、前記基板上に複数の導線を形成して前記駆動電極と前記薄膜トランジスタを電気的に接続するステップと、前記基板上に画素電極を形成して前記薄膜トランジスタを電気的に接続するステップを更に含む。上述の延伸部を有する誘電体層と第１と第２ゲート電極を形成する方式は、誘電体層と金属層を堆積し、続いて金属層をパターン化して第１と第２ゲート電極と延伸部を有する誘電体層とを同時に形成するステップを含む。
上述の誘電体層の延伸部は、ゲート電極と同時に形成されることができるため、別のマスクが必要でなく、よって、製造プロセスのマスク数を減少することができる。また、上述のゲート電極と誘電体層の延伸部は、マスクとなることができるため、全面的なＮ＋ドーピングプロセスを行うことができ、別のマスクを必要とせずに一回のドーピングプロセスで、軽ドープソース／ドレイン領域とソース／ドレイン領域を同時に形成することができる。このため、本発明の実施例の画像表示システムの製造方法は、マスク数を減少して製造コストを低下させることができる。
また、本発明の実施例は、低温ポリシリコンの駆動回路と薄膜トランジスタの提供を含む画像表示システムの製造方法を提供する。この低温ポリシリコンの駆動回路と薄膜トランジスタの製造方法は、基板を提供するステップ、前記基板上に第１活性層と第２活性層を形成するステップ、前記第１活性層の上方に延伸部を有する誘電体層を形成するステップ、前記第１活性層と前記第２活性層の上方に第１ゲート電極と第２ゲート電極をそれぞれ形成するステップと、Ｎ＋ドーピングプロセスを行って前記第１活性層の中に軽ドープソース／ドレイン領域とソース／ドレイン領域を同時に形成するステップ、Ｐ＋ドーピングプロセスを行って前記第２活性層の中にソース／ドレイン領域を形成するステップを含む。また、上述の延伸部を有する誘電体層と第１と第２ゲート電極を形成する方式は、誘電体層と金属層を堆積し、続いて金属層をパターン化して第１と第２ゲート電極と延伸部を有する誘電体層とを同時に形成するステップを含む。上述の画像表示システムの製造方法は、前記基板上に複数の導線を形成して前記駆動電極と前記薄膜トランジスタを電気的に接続するステップと、前記基板上に画素電極を形成して前記薄膜トランジスタを電気的に接続するステップを更に含む。
本発明の画像表示システムとその製造方法によれば、少なくとも２つのステップのマスク数を減少して、製造プロセスの短縮と製造コストを低下させることができる。
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照しながら、詳細に説明する。
本発明は、低温ポリシリコンの駆動回路と薄膜トランジスタを実施例に説明を行う。なお、本発明の概念を用いて他の集積回路を製造することも当然ながら可能である。図１Ａ−１Ｈは、本発明の実施例１に基づいた低温ポリシリコンの駆動回路と薄膜トランジスタの製造を示す断面図である。図２Ａ〜２Ｇは、本発明の実施例２に基づいた低温ポリシリコンの駆動回路の製造を示す断面図である。
図１Ａに示すように、上方に緩衝層１０２が形成された基板１００を提供する。この基板１００は、駆動領域１０４と画素領域１０６に分割されることができる。１つの実施例では、前記基板１００は、ガラス、プラスチック、または他の適合する透明基材であることができる。
次に、基板１００の上方に半導体層１０８が形成される。１つの実施例では、半導体層１０８の形成方式は、例えば化学気相堆積（ＣＶＤ）法によって、前記基板１００の上方にアモルファスシリコン層を堆積することができる。続いて、エキシマレーザーアニール（ＥＬＡ）処理を行い、このアモルファスシリコン層をポリシリコン層に結晶化させる。
図１Ｂに示すように、前記半導体層１０８をパターン化し、次にドーピングプロセス１１０を行って活性層１１２と、活性層１１４と、ドープされた半導体層１１５とを形成する。また、画素領域１０６の部分に位置されたドープされた半導体層１１５は、次に続く薄膜トランジスタの活性層となることができる。１つの実施例では、前記ドーピングプロセスは、半導体層をパターン化するステップの前に行われることもできる。
また、１つの実施例では、アモルファスシリコン層の堆積を行う時にドーピングプロセスを同時に行ってから、アモルファスシリコン層にレーザーアニールを行い、それをポリシリコンに変えてから、このポリシリコン層をパターン化することも可能である。上述のドーピングプロセスは、チャネルドーピングとも言うことができる。
図１Ｃに示すように、例えばホウ素イオンのＰ＋ドーピングプロセス１２２を行って、活性層１１４の中にソース／ドレイン領域１１４ｂを形成する。１つの実施例では、上述の基板１００上にフォトレジスト材料を塗布し、続いてこのフォトレジスト材料をパターン化してパターン化されたフォトレジスト層１１８と１２０を形成する。駆動領域１０４では、パターン化されたフォトレジスト層１１８は、活性層１１２を遮蔽し、パターン化されたフォトレジスト層１２０は、一部の活性層１１４を遮蔽してドーピングしたい部分を露出する。画素領域１０６では、パターン化されたフォトレジスト層１１８は、一部のドープされた半導体層１１５を遮蔽してドープしたい部分を露出する。続いて、ドーピングプロセス１２２を行ってソース／ドレイン領域１１４ｂとチャネル領域１１４ａを形成し、画素領域１０６に蓄積キャパシタ（ｓｔｏｒａｇｅ ｃａｐａｃｉｔａｎｃｅ）の下電極１１６を形成する。上述のドーピングプロセス１２２が完成した後、パターン化されたフォトレジスト層１１８と１２０を除去する。
図１Ｄに示すように、ゲート絶縁層１２４と誘電材料層１２５を前記基板１００上に順次に形成し、上述の基板１００上に形成された素子を覆う。１つの実施例では、前記誘電材料層１２５の材料は、窒化ケイ素、酸窒化ケイ素、または他の適合する窒化物材料であることができ、ゲート絶縁層１２４の材料は、酸化ケイ素であることができる。また、上述の誘電材料層１２５の厚さは、後に続くＮ＋ドーピングプロセスの注入エネルギーと関連しており、好ましい厚さは約４００Åであることができるが、これを限定するものではない。
もう１つの実施例では、ゲート絶縁層１２４と、誘電材料層１２５とを先に形成してから次にＰ＋ドーピングプロセスを行って、ソース／ドレイン領域１１４ｂを活性層の中に形成することもできる。
続いて、図１Ｅに示すように、ゲート電極１３０、１３２と、１３４と、上電極１３６とを誘電体層１２６、１２７、１２８と、１２９上にそれぞれ形成する。１つの実施例では、例えばアルミニウム／モリブデン合金の金属層を基板１００上に形成し、続いて、パターン化されたフォトレジスト層（図示せず）を上述の金属層上に形成してオーバーエッチングプロセスを行い、一部の金属層と一部の誘電材料層とを同時に除去する。次に、パターン化されたフォトレジスト層を除去してゲート電極１３０、１３２、１３４と、上電極１３６と、誘電体層１２６、１２７、１２８と、１２９とを形成する。
また、上述の金属層に対してオーバーエッチングプロセスを行うことで、それぞれ延伸部１２６ａと、１２７ａと、１２８ａとを有する誘電体層１２６、１２７と、１２８を同時に形成することもでき、別にマスクを形成するステップが必要とならなくなる。このため、プロセスのステップを減少することもできる。１つの実施例では、上述の誘電体層１２６、１２７と、１２８の延伸部１２６ａ、１２７ａと、１２８ａの長さｄは、３０００Å〜５０００Åの間に介することが好ましい。
図１Ｆに示すように、リンイオンのＮ＋ドーピングプロセス１３８を行って軽ドープソース／ドレイン（ｌｉｇｈｔ ｄｏｐｅｄ
ｄｒａｉｎ／ｓｏｕｒｃｅ； ＬＤＤ）領域１４０、１４４と、ソース／ドレイン領域１４２、１４６とを同時に形成する。注意するのは、Ｎ＋ドーピングプロセスがゲート電極の形成後に行われることから、上述のゲート電極１３０、１３２と、１３４がチャネル領域１１２ａ、１１４ａと、１１５ａのマスクとなることができる。
ｄｒａｉｎ／ｓｏｕｒｃｅ； ＬＤＤ）領域１４０、１４４と、ソース／ドレイン領域１４２、１４６とを同時に形成する。注意するのは、Ｎ＋ドーピングプロセスがゲート電極の形成後に行われることから、上述のゲート電極１３０、１３２と、１３４がチャネル領域１１２ａ、１１４ａと、１１５ａのマスクとなることができる。
また、上述の誘電体層１２６と１２８の延伸部１２６ａと１２８ａもマスクとなることができ、Ｎ＋ドーピングプロセスを行っている時、延伸部１２６ａと１２８ａを通過するリンイオンを減少することができる。このため、上方が延伸部１２６ａと１２８ａで覆われた活性層１１２と１１５内のリンイオンの濃度が延伸部１２６ａと１２８ａで覆われていない活性層１１２と１１５内のリンイオンの濃度より小さくなる。よって、本発明の実施例１の方式によれば、ゲート電極と誘電体層の延伸部をマスクとすることで、全面的なＮ＋ドーピングプロセスを行うことができるため、別にマスクを形成するステップが必要でなく、軽ドープソース／ドレイン領域と、ソース／ドレイン領域の形成を同時に完成する。
延伸部１２６ａと１２８ａがマスクとなるため、軽ドープソース／ドレイン領域１４０と１４４の側辺は、上述の延伸部１２６ａと１２８ａの側辺とそれぞれ実質的に揃うことになる。また、誘電体層の延伸部は、ゲート電極と同時に形成することができるため、別のマスクを必要としない。また、形成された延伸部とゲート電極がマスクとなることができるため、軽ドープソース／ドレイン領域と、ソース／ドレイン領域を同時に形成することができ、これもマスクが不要となる。よって、本発明の実施例１で述べた方式によれば、少なくとも２つのステップのマスク数を減少することができる。よって、製造プロセスの短縮とコスト削減が可能となる。
上述のステップの完成後、駆動領域１０４に、チャネル領域１１２ａと、軽ドープソース／ドレイン領域１４０と、ソース／ドレイン領域１４２と、ゲート絶縁層１２４と、誘電体層１２６と、ゲート電極１３０とで構成されたＮ型金属酸化膜半導体（ＭＯＳ）素子１６２と、チャネル領域１１４ａと、ソース／ドレイン領域１１４ｂと、ゲート絶縁層１２４と、誘電体層１２７と、ゲート電極１３２とで構成されたＰ型金属酸化膜半導体素子１６４が形成される。同時に、画素領域１０６に、チャネル領域１１５ａと、軽ドープソース／ドレイン領域１４４と、ソース／ドレイン領域１４６と、ゲート絶縁層１２４と、誘電体層１２８と、ゲート電極１３４とで構成された薄膜トランジスタと、蓄積キャパシタも形成される。
注意するのは、上述のＮ＋ドーピングプロセスでは、チャネル領域１１４ａを完全に遮蔽できるように、Ｐ型金属酸化膜半導体素子１６４のゲート電極１３２の底部幅Ｌ２は、チャネル領域１１４ａの長さＬ１より大きいことが好ましく、Ｎ＋ドーピングプロセス中のゲート電極１３２がチャネル領域１１４ａを完全に遮蔽できるようにする。上述の目的のために、チャネル領域１１４ａの長さＬ１’がチャネル領域１１２ａの長さＬ１に類似した実施例では、Ｐ型金属酸化膜半導体素子１６４のゲート電極１３２の底部幅Ｌ２をＮ型金属酸化膜半導体素子１６２のゲート電極１３０の底部幅Ｌ２’より大きく設計することができる。または、ゲート電極１３２の底部幅Ｌ２がゲート電極１３０の底部幅Ｌ２’に類似した実施例では、Ｐ型金属酸化膜半導体素子１６４のチャネル領域１１４ａの長さＬ１をＮ型金属酸化膜半導体素子１６２のチャネル領域１１２ａの長さＬ１より小さく設計することができる。
図１Ｇに示すように、層間絶縁層（ｉｎｔｅｒｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ）１４８と保護層１５０を上述の基板１００上に順次に堆積する。続いて、層間絶縁層１４８と保護層１５０をパターン化して、層間絶縁層１４８と保護層１５０の中に接触孔１５２ａ、１５２ｂと、１５２ｃを形成し、ソース／ドレイン領域１４２、１１４ｂと、１４６を露出する。
図１Ｇでは、層間絶縁層１４８と保護層１５０をパターン化した後、導線１５４ａと、１５４ｂと、１５４ｃとを各接触孔１５２ａ、１５２ｂと、１５２ｃの中に形成してソース／ドレイン領域１４２と、１１４ｂと、１４６とを電気的に接続する。１つの実施例では、基板１００上に、例えばモリブデン／アルミニウム／モリブデンの金属堆積層を覆う。続いて、この金属堆積層をパターン化して導線１５４ａと、１５４ｂと、１５４ｃとを形成し、画素領域１０６の薄膜トランジスタ１６６と駆動領域１０４の駆動回路を電気的に接続する。
注意するのは、画素領域１０６内では、蓄積キャパシタ１６８の下電極は、Ｐ型ドーパントがドープされており、薄膜トランジスタ１６６のソース／ドレイン領域１４６は、Ｎ型ドーパントがドープされているため、ＰＮ接合（ＰＮ
ｊｕｎｃｔｉｏｎ）の現象が生じる。１つの好ましい実施例では、接触孔１５２ｃを下電極１１６とソース／ドレイン領域１４６の互いに近接した、または隣接した位置に設置して、導線１５４ｃを接触孔１５２ｃの中に入れ、ここで生じた電子と正孔を導き出すことができる。これによって、ＰＮ接合現象の発生を防ぐことが可能になる。
ｊｕｎｃｔｉｏｎ）の現象が生じる。１つの好ましい実施例では、接触孔１５２ｃを下電極１１６とソース／ドレイン領域１４６の互いに近接した、または隣接した位置に設置して、導線１５４ｃを接触孔１５２ｃの中に入れ、ここで生じた電子と正孔を導き出すことができる。これによって、ＰＮ接合現象の発生を防ぐことが可能になる。
図１Ｈは、本発明の実施例１に基づいた低温ポリシリコンの駆動回路と薄膜トランジスタの断面図を示している。図１Ｈに示すように、平坦層１５６を基板１００上に形成し、続いてこの平坦層１５６をパターン化して開口１５８を形成する。続いて画素電極１６０が上述の平坦層上に形成され、開口１５８を通過して薄膜トランジスタ１６６に電気的に接続される。１つの実施例では、例えばインジウムスズ酸化物（ＩＴＯ）の透明導電層を基板１００に形成し、続いてこの透明導電層をパターン化して画素電極１６０を形成する。
駆動領域１０４では、Ｎ型とＰ型の金属酸化膜半導体素子１６２と１６４を有する相補型金属酸化膜半導体（ＣＭＯＳ）素子の駆動回路を示している。上述のＮ型金属酸化膜半導体素子１６２は、活性層１１２と、ゲート絶縁層１２４と、延伸部１２６ａを有する誘電体層１２６と、ゲート電極１３０とを含み、その中のゲート電極１３０は、誘電体層１２６上に位置され、延伸部１２６ａを露出する。また、上述のＰ型金属酸化膜半導体素子１６４は、チャネル領域１１４ａとソース／ドレイン領域１１４ｂを有する活性層１１４と、ゲート絶縁層１２４と、ゲート電極１３２とを含み、その中のゲート電極１３２の底部幅は、チャネル領域１１４の長さより大きい。
画素領域１０６では、薄膜トランジスタ１６６と蓄積キャパシタ１６８を示している。上述の薄膜トランジスタ１６６は、活性層１１２と、ゲート絶縁層１２４と、延伸部１２６ａを有する誘電体層１２８と、ゲート電極１３４とを含み、その中のゲート電極１３４は、誘電体層１２６上に位置され、延伸部１２８ａを露出する。上述の活性層は、チャネル領域１１５ａと、軽ドープソース／ドレイン１４４と、ソース／ドレイン領域１４６とを含み、その中の軽ドープソース／ドレイン１４４の側辺は、上述の延伸部１２６ａと１２８ａの側辺とそれぞれ実質的に揃う。図１Ｈでは、導線１５４ａと、１５４ｂと、１５４ｃとを基板１００上に形成して、薄膜トランジスタ１６６と駆動回路を電気的に接続する。上述の導線１５４ｃは、接触孔を通過して蓄積キャパシタ１６８の下電極１１６とソース／ドレイン領域を同時に接触する。また、画素電極１６０は、薄膜トランジスタ１６６に電気的に接続されて、蓄積キャパシタに対応する。
注意するのは、誘電体層の延伸部は、ドーピングプロセス中にマスクとなることができるため、誘電体層の延伸部はゲート電極と同時に形成されることができる。よって、本発明の実施例１の方式によれば、製造プロセスのマスク数を減少して製造コストを低下させることができる。この他、上述の誘電体層の延伸部は、薄膜トランジスタのオフ電流（Ｉｏｆｆ）も同時に低下させることができる。
図２Ａ〜２Ｇは、本発明の実施例２に基づいた低温ポリシリコンの駆動回路と薄膜トランジスタの製造を示す断面図である。実施例１に比べ、実施例２では、Ｐ＋ドーピングプロセスは、ゲート電極とＮ＋ドーピングプロセスの形成後に行われる。よって、類似の素子の材料と形成方法は、上述の実施例１の説明を参照にすることができるため、ここでは述べない。
図２Ａに示すように、上方に緩衝層２０２が形成された基板２００が提供されており、この基板２００は、駆動領域２０４と画素領域２０６に分割されている。続いて、活性層２０８と２１０と、ドープされた半導体層２１２が上述の基板２００の上方に形成される。
図２Ｂに示すように、ゲート絶縁層２１４と、誘電材料層２１６が上述の基板２００の上方に順次に形成され、上述の製造された基板２００上の素子を覆う。続いて、図２Ｃに示すように、ゲート電極２１８と、２２０と、２２２と、各延伸部２２６ａと、２２８ａと、２３０ａとを有する誘電体層２２６と、２２８と、２３０とを基板２００上に形成する。これは実施例１に類似するがまず、金属層を誘電材料層２１５上に堆積する。続いて、パターン化されたフォトレジスト材料（図示せず）を上述の金属層上に形成してオーバーエッチングプロセスを行い、別のマスクステップを必要とせずに、ゲート電極２１８と、２２０と、２２２と、各延伸部２２６ａと、２２８ａと、２３０ａとを有する誘電体層２２６と、２２８と、２３０とを同時に形成する。１つの実施例では、上述の延伸部２２６ａ、２２８ａと、２３０ａの長さｄは、好ましくは３０００Å〜５０００Åの間に介する。また、上述のステップによって、蓄積キャパシタを基板２００上に形成することもできる。この蓄積キャパシタは、上電極２２４と下電極２１２ｂ（図２Ｄに図示）を含む。誘電体層の延伸部は、ゲート電極と同時に形成できることから、別のマスクを必要としないため、製造プロセスのマスク数を減少して製造コストを節約することができる。
続いて、図２Ｄでは、上述のゲート電極２１８と、２２２と、延伸部２２６ａと、２３０ａより構成されたマスクによってＮ＋ドーピングプロセス２３２を行い、別のマスクステップを必要とせずに、軽ドープソース／ドレイン領域２３４とソース／ドレイン領域２３６と、軽ドープソース／ドレイン領域２３８とソース／ドレイン領域２４０を同時に形成する。注意するのは、延伸部２２６ａと２３０ａがマスクとなることから、上述の軽ドープソース／ドレイン領域２３４と２３８の側辺は、延伸部２２６ａと２３０ａの側辺と実質的に揃う。
２Ｅに示すように、Ｐ＋ドーピングプロセス２４４を行ってソース／ドレイン領域２４６を形成する。１つの実施例では、フォトレジスト材料を覆ってこのフォトレジスト材料をパターン化し、パターン化されたフォトレジスト層２４２と２４３を形成してドープしたい部分を露出する。続いてＰ＋ドーピングプロセス２４４を行ってソース／ドレイン領域２４６を形成する。注意するのは、上述のＮ＋ドーピングプロセスは、全面的なドーピングであることから、Ｐ＋ドーピングプロセス時のドーピングの濃度は、好ましくは上述のＮ＋ドーピングプロセス時のドーピングの濃度より大きいことが好ましく、Ｎ＋ドーピング領域２１０ｂをＰ＋ソース／ドレイン領域２４６に変換させる。
続いて、図２Ｆに示すように、層間絶縁層２４８と保護層２５０を基板２００上に順次に形成する。続いて、上述の層間絶縁層２４８と保護層２５０をパターン化して、層間絶縁層２４８と保護層２５０の中に接触孔２５２ａと、２５２ｂと、２５２ｃとを形成する。導線２５４ａと、２５４ｂと、２５４ｃとを基板２００上に形成し、上述の接触孔２５２ａと、２５２ｂと、２５２ｃとの中にそれぞれ延伸して、薄膜トランジスタ２６６と、Ｎ型金属酸化膜半導体素子２６２とＰ型金属酸化膜半導体素子２６４とを含む相補型金属酸化膜半導体素子の駆動回路に電気的に接続される。注意するのは、上述の接触孔２５２ｃは、ソース／ドレイン領域２４０と下電極２１２ｂが隣接した領域を露出して、続いて形成される導線２５４ｃがソース／ドレイン領域２４０と下電極２１２ｂを同時に接触できるようにする。
図２Ｇは、本発明の実施例２に基づいた低温ポリシリコンの駆動回路と薄膜トランジスタの断面図を示している。図２Ｇに示すように、平坦層２５６が基板上に形成される。続いてこの平坦化層２５６をパターン化し、開口２５８を形成する。次に、画素電極２６０を蓄積キャパシタ２６８に対応して形成し、薄膜トランジスタ２６６に電気的に接続される。
駆動領域２０４では、Ｎ型金属酸化膜半導体素子２６２とＰ型金属酸化膜半導体素子２６４を有する相補型金属酸化膜半導体素子の駆動回路を示している。上述のＮ型金属酸化膜半導体素子２６２は、活性層２０８と、ゲート絶縁層２１４と、延伸部２２６ａを有する誘電体層２２６と、ゲート電極２１８とを含み、その中のゲート電極２１８は、誘電体層２２６上に位置され、延伸部２２６ａを露出する。また、Ｐ型金属酸化膜半導体素子２６４は、活性層２１０と、ゲート絶縁層２１４と、ゲート電極２２０とを含む。
画素領域２０６に薄膜トランジスタ２６６と蓄積コンデンサ２６８が示されている。上述の薄膜トランジスタ２６６は、チャネル領域２１２ａと、軽ドープソース／ドレイン領域２３８とソース／ドレイン領域２４０の活性層と、ゲート絶縁層１２４と、延伸部２３０ａを有する誘電体層２３０と、ゲート電極２２２と含む。その中のゲート電極２２２は、誘電体層２３０上に設置され、延伸部２３０ａを露出し、軽ドープソース／ドレイン領域２３８の側辺は、上述の延伸部２３０ａの側辺に実質的に揃う。蓄積キャパシタ２６８は、基板２００上に位置され、上電極２２４と下電極２１２ｂを含む。また図２Ｇに示すように、導線２５４ａと、２５４ｂと、２５４ｃとが基板１００の上方に形成され、薄膜トランジスタ２６６と駆動回路を電気的に接続する。画素電極２６０は、上述の蓄積キャパシタ２６８に対応し、薄膜トランジスタ２６６に電気的に接続される。注意するのは、画素領域２０６で導線２５４ｃは、接触孔によって蓄積キャパシタ２６８の下電極と薄膜トランジスタ２６６のソース／ドレイン領域２４０を同時に接触する。
図３は、本発明の実施例に基づいた低温ポリシリコンの駆動回路と薄膜トランジスタの製造を示す流れ図である。図３では、ステップＳ５〜Ｓ１０に示すように、基板を提供して基板上に活性層を形成する（マスク１）。続いて、ステップＳ１５に示すように、局部的にＰ＋ドーピングプロセスを行ってＰ型金属酸化膜半導体素子のソース／ドレイン領域を形成する（マスク２）。ステップＳ２０に示すように、ゲート電極を基板上に形成する（マスク３）。ステップＳ２５に示すように、全面的なＮ＋ドーピングプロセスを行ってＮ型金属酸化膜半導体素子と薄膜トランジスタの軽ドープソース／ドレイン領域と、ソース／ドレイン領域を同時に形成する（マスク不要）。ステップＳ３０に示すように、保護層を基板上に堆積し、この保護層をパターン化して複数の接触孔を形成する（マスク４）。ステップＳ３５に示すように、複数の導線を基板上（マスク５）に形成して駆動回路と薄膜トランジスタを電気的に接続する。ステップＳ４０に示すように、平坦層を基板上に覆い、この平坦層をパターン化して開口を形成する（マスク６）。次に、ステップＳ４５に示すように、画素電極を形成して（マスク７）薄膜トランジスタを電気的に接続する（マスク７）。
よって、Ｎ＋ドーピングプロセスの時に、軽ドープソース／ドレイン領域２３４とソース／ドレイン領域を同時に製造することができるため、別のマスクを形成する必要がない。よって、製造に必要なマスク数を減少して製造コストを低下させることができる。また、図３では、実施例２に示すように、ステップＳ１５は、ステップＳ２０とＳ２５の後に行うこともできる。これより分るように、本発明の実施例に示す方式によれば、７つのマスクステップを必要とするだけで低温ポリシリコンの駆動回路と薄膜トランジスタを製造することができる。
図４は、画像表示システム３００の概略図を示しており、この画像表示システム３００は、本発明の低温ポリシリコンの駆動回路と薄膜トランジスタを含む表示パネル３１０を用いており、この表示パネル３１０は、電子装置の一部の構成要素であることができる。図４に示すように、上述の画像表示システム３００は、表示パネル３１０と、表示パネル３１０に接続され、信号を表示パネル３１０に伝送して表示パネルの画像表示を制御する制御ユニット３２０を含む。上述の画像表示システム３００は、携帯電話、デジタルカメラ、ＰＤＡ、ノート型パソコン、デスクトップ型パソコン、テレビ、カーディスプレイ、全地球測位システム（ＧＰＳ）、航空機用ディスプレイ、またはポータブルＤＶＤプレーヤーなどの電子装置であることができる。
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することが可能である。従って、本発明が請求する保護範囲は、特許請求の範囲を基準とする。
１００、２００ 基板
１０２、２０２ 緩衝層
１０４、２０４ 駆動領域
１０６、２０６ 画素領域
１０８ 半導体層
１１０、１２２、１３８、２３２、２４４ ドーピングプロセス
１１２、１１４、２０８、２１０ 活性層
１１２ａ、１１４ａ、１１５ａ、２０８ａ、２１０ａ、２１２ａ チャネル領域
１１４ｂ、１４２、１４６、２３６、２４２、２４６ ソース／ドレイン領域
１１５、２１２ ドープされた半導体層
１１６、２１２ｂ 下電極
１１８、１２０ パターン化されたフォトレジスト層
１２４、２１４ ゲート絶縁層
１２５、２１６ 誘電材料層
１２６、１２７、１２８、１２９、２２６、２２８、２３０ 誘電体層
１２６ａ、１２７ａ、１２８ａ、２２６ａ、２２８ａ、２３０ａ 延伸部
１３０、１３２、１３４、２１８、２２０、２２２ ゲート電極
１３６、２２４ 上電極
１４０、１４４、２３４、２３８ 軽ドープソース／ドレイン領域
１４８、２４８ 層間絶縁層
１５０、２５０ 保護層
１５２ａ、１５２ｂ、１５２ｃ、２５２ａ、２５２ｂ、２５２ｃ 接触孔
１５４ａ、１５４ｂ、１５４ｃ、２５４ａ、２５４ｂ、２５４ｃ 導線
１５６、２５６ 平坦層
１５８、２５８ 開口
１６０、２６０ 画素電極
１６２、２６２ Ｎ型金属酸化膜半導体素子
１６４、２６４ Ｐ型金属酸化膜半導体素子
１６６、２６６ 薄膜トランジスタ
１６８、２６８ 蓄積キャパシタ
２４２、２４３ フォトレジスト材料
３００ 画像表示システム
３１０ 表示パネル
３２０ 制御ユニット
１０２、２０２ 緩衝層
１０４、２０４ 駆動領域
１０６、２０６ 画素領域
１０８ 半導体層
１１０、１２２、１３８、２３２、２４４ ドーピングプロセス
１１２、１１４、２０８、２１０ 活性層
１１２ａ、１１４ａ、１１５ａ、２０８ａ、２１０ａ、２１２ａ チャネル領域
１１４ｂ、１４２、１４６、２３６、２４２、２４６ ソース／ドレイン領域
１１５、２１２ ドープされた半導体層
１１６、２１２ｂ 下電極
１１８、１２０ パターン化されたフォトレジスト層
１２４、２１４ ゲート絶縁層
１２５、２１６ 誘電材料層
１２６、１２７、１２８、１２９、２２６、２２８、２３０ 誘電体層
１２６ａ、１２７ａ、１２８ａ、２２６ａ、２２８ａ、２３０ａ 延伸部
１３０、１３２、１３４、２１８、２２０、２２２ ゲート電極
１３６、２２４ 上電極
１４０、１４４、２３４、２３８ 軽ドープソース／ドレイン領域
１４８、２４８ 層間絶縁層
１５０、２５０ 保護層
１５２ａ、１５２ｂ、１５２ｃ、２５２ａ、２５２ｂ、２５２ｃ 接触孔
１５４ａ、１５４ｂ、１５４ｃ、２５４ａ、２５４ｂ、２５４ｃ 導線
１５６、２５６ 平坦層
１５８、２５８ 開口
１６０、２６０ 画素電極
１６２、２６２ Ｎ型金属酸化膜半導体素子
１６４、２６４ Ｐ型金属酸化膜半導体素子
１６６、２６６ 薄膜トランジスタ
１６８、２６８ 蓄積キャパシタ
２４２、２４３ フォトレジスト材料
３００ 画像表示システム
３１０ 表示パネル
３２０ 制御ユニット
Claims (9)
- 画像表示システムであって、
基板、
前記基板上に形成された第１活性層、
前記第１活性層を覆うゲート絶縁層、
前記ゲート絶縁層上に位置され、延伸部を有する誘電体層、及び
前記誘電体層上に形成され、前記延伸部を露出する第１ゲート電極を含む低温ポリシリコンの駆動回路と薄膜トランジスタ、
前記基板上に形成され、上電極と下電極を含む蓄積キャパシタ、
前記ゲート絶縁層の中に形成され、且つ前記下電極が前記第１活性層と隣接した領域を露出する接触孔、
前記基板の上方に形成されて駆動電極と薄膜トランジスタを電気的に接続する複数の導線、及び
前記薄膜トランジスタに電気的に接続される画素電極、
前記蓄積キャパシタの前記下電極はドーパントを含み、前記ドーパントと前記第１活性層に含まれるドーパントは相反する導電型を有する画像表示システム。 - 前記第１活性層は、
第１ゲート電極に対応した第１チャネル領域、
前記第１チャネル領域に隣接した第１軽ドープソース／ドレイン領域、及び前記第１軽ドープソース／ドレイン領域に隣接した第１ソース／ドレイン領域を含む請求項１に記載の画像表示システム。 - 前記駆動回路は、
前記基板上に形成され、第２チャネル領域と前記第２チャネル領域に隣接したソース／ドレイン領域を有する第２活性層、
前記ゲート絶縁層上に形成された第２誘電体層、及び
前記第２誘電体層上に形成され、前記第２チャネル領域に対応した第２ゲート電極を更に含む請求項２に記載の画像表示システム。 - 前記第２ゲート電極の底部幅は、前記第２チャネル領域の長さより大きく、前記第２チャネル領域の長さは、前記第１チャネル領域の長さより小さい請求項３に記載の画像表示システム。
- 前記第２ゲート電極の底部幅は、前記第２チャネル領域の長さより大きく、前記第２ゲート電極の底部幅は、前記第１ゲート電極の底部幅より大きい請求項３に記載の画像表示システム。
- 前記低温ポリシリコンの駆動回路と薄膜トランジスタを含む表示パネル、及び
前記表示パネルに接続され、前記表示パネルを制御する制御ユニットを更に含む請求項１に記載の画像表示システム。 - 前記画像表示システムは、前記表示パネルを用いた電子装置を含み、前記電子装置は、携帯電話、デジタルカメラ、ＰＤＡ、ノート型パソコン、デスクトップ型パソコン、テレビ、カーディスプレイ、全地球測位システム（ＧＰＳ）、航空機用ディスプレイ、またはポータブルＤＶＤプレーヤーを含む請求項６に記載の画像表示システム。
- 画像表示システムの製造方法であって、
基板を提供するステップ、
前記基板上に第１活性層と第２活性層を形成するステップ、
前記基板上にフォトレジスト材料を形成するステップ、
前記フォトレジスト材料をパターン化して一部の前記第２活性層を露出するステップ、
第２ドーピングプロセスを行って、第２活性層の中にチャネル領域と第２ソース／ドレイン領域、及び蓄積キャパシタの下電極を形成するステップ、
前記フォトレジスト材料を除去するステップ、
前記基板の上方に誘電材料層を堆積するステップ、
前記誘電材料層上に金属層を堆積するステップ、
前記金属層をパターン化して、第１活性層と第２活性層の上方に第１ゲート電極と第２ゲート電極をそれぞれ形成し、且つ前記蓄積キャパシタの上電極を形成するステップ、
前記第１ゲート電極と第１活性層との間に延伸部を有する誘電体層を同時に形成するステップ、
前記第２活性層の前記チャネルの長さが前記第２ゲート電極の底部幅より小さく、
第１ドーピングプロセスを行って前記第１活性層の中に軽ドープソース／ドレイン領域とソース／ドレイン領域を同時に形成するステップを含む低温ポリシリコンの駆動回路と薄膜トランジスタを製造するステップ、
前記基板上に保護層を形成し、前記駆動回路と、前記薄膜トランジスタと、前記蓄積キャパシタとを覆うステップ、及び
前記保護層をパターン化して前記保護層の中に、前記下電極と前記第１ソース／ドレイン領域が隣接した領域を露出する接触孔を形成するステップ、
前記基板上に複数の導線を形成して前記駆動電極と前記薄膜トランジスタを電気的に接続するステップ、及び
前記基板上に画素電極を形成して前記薄膜トランジスタを電気的に接続するステップ、を含み
前記蓄積キャパシタの前記下電極はドーパントを含み、前記ドーパントと前記第１活性層に含まれるドーパントは相反する導電型を有する画像表示システムの製造方法。 - 前記金属層のパターン化は、
一部の前記金属層上にパターン化されたフォトレジスト層を形成するステップ、及び
オーバーエッチングステップを行い、一部の前記金属層と一部の前記誘電材料層とを除去して、前記第１と第２ゲート電極と、前記延伸部を有する前記誘電体層とを形成するステップ、及び
前記パターン化されたフォトレジスト層を除去するステップを含む請求項８に記載の画像表示システムの製造方法。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US97582107P | 2007-09-28 | 2007-09-28 | |
| US60/975,821 | 2007-09-28 | ||
| US98242107P | 2007-10-25 | 2007-10-25 | |
| US60/982,421 | 2007-10-25 | ||
| TW097109450A TWI372465B (en) | 2007-09-28 | 2008-03-18 | Image display system and fabrication method thereof |
| TW097109450 | 2008-03-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009086667A JP2009086667A (ja) | 2009-04-23 |
| JP5328015B2 true JP5328015B2 (ja) | 2013-10-30 |
Family
ID=40507146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008248896A Active JP5328015B2 (ja) | 2007-09-28 | 2008-09-26 | 画像表示システム及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20090085039A1 (ja) |
| JP (1) | JP5328015B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI440139B (zh) * | 2008-11-21 | 2014-06-01 | Innolux Corp | 薄膜電晶體之製造方法及具有該薄膜電晶體陣列基板之製造方法 |
| JP2011199195A (ja) * | 2010-03-23 | 2011-10-06 | Toshiba Corp | 半導体装置およびその製造方法 |
| WO2016108464A1 (en) * | 2014-12-31 | 2016-07-07 | LG Display Co.,Ltd. | Display backplane having multiple types of thin-film-transistors |
| US9406705B2 (en) | 2014-02-25 | 2016-08-02 | Lg Display Co., Ltd. | Display backplane having multiple types of thin-film-transistors |
| CN103972169B (zh) * | 2014-05-12 | 2016-08-24 | 四川虹视显示技术有限公司 | 一种ltps工艺 |
| CN109638138B (zh) * | 2018-12-03 | 2021-01-15 | 惠州市华星光电技术有限公司 | 一种led显示屏制备方法及led显示屏 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3078720B2 (ja) * | 1994-11-02 | 2000-08-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH09252136A (ja) * | 1996-03-15 | 1997-09-22 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法とアクティブマトリックスアレイ基板およびそれを用いた液晶表示装置 |
| JP4092851B2 (ja) * | 2000-04-19 | 2008-05-28 | セイコーエプソン株式会社 | 電気光学装置、電気光学装置の製造方法及び電子機器 |
| JP3643025B2 (ja) * | 2000-10-20 | 2005-04-27 | シャープ株式会社 | アクティブマトリクス型表示装置およびその製造方法 |
| JP4439766B2 (ja) * | 2001-08-02 | 2010-03-24 | シャープ株式会社 | 薄膜トランジスタ装置及びその製造方法 |
| TWI269922B (en) * | 2002-03-07 | 2007-01-01 | Tpo Displays Corp | Manufacturing method of LCD screen |
| US7238963B2 (en) * | 2003-04-28 | 2007-07-03 | Tpo Displays Corp. | Self-aligned LDD thin-film transistor and method of fabricating the same |
| US20050074914A1 (en) * | 2003-10-06 | 2005-04-07 | Toppoly Optoelectronics Corp. | Semiconductor device and method of fabrication the same |
| JP4876548B2 (ja) * | 2005-11-22 | 2012-02-15 | セイコーエプソン株式会社 | 電気光学装置の製造方法 |
-
2008
- 2008-09-22 US US12/284,581 patent/US20090085039A1/en not_active Abandoned
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2009086667A (ja) | 2009-04-23 |
| US20090085039A1 (en) | 2009-04-02 |
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| A621 | Written request for application examination |
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|
| A131 | Notification of reasons for refusal |
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| A977 | Report on retrieval |
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| A711 | Notification of change in applicant |
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