KR102090460B1 - 박막트랜지스터 및 그 제조 방법 - Google Patents
박막트랜지스터 및 그 제조 방법 Download PDFInfo
- Publication number
- KR102090460B1 KR102090460B1 KR1020120158105A KR20120158105A KR102090460B1 KR 102090460 B1 KR102090460 B1 KR 102090460B1 KR 1020120158105 A KR1020120158105 A KR 1020120158105A KR 20120158105 A KR20120158105 A KR 20120158105A KR 102090460 B1 KR102090460 B1 KR 102090460B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating layer
- electrode
- thin film
- film transistor
- semiconductor layer
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 66
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 229910052751 metal Inorganic materials 0.000 claims abstract description 80
- 239000002184 metal Substances 0.000 claims abstract description 80
- 239000004065 semiconductor Substances 0.000 claims abstract description 70
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 239000012535 impurity Substances 0.000 claims abstract description 33
- 239000010949 copper Substances 0.000 claims abstract description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 30
- 229910052802 copper Inorganic materials 0.000 claims abstract description 30
- 229920005591 polysilicon Polymers 0.000 claims abstract description 30
- 229910000881 Cu alloy Inorganic materials 0.000 claims abstract description 18
- ZPZCREMGFMRIRR-UHFFFAOYSA-N molybdenum titanium Chemical compound [Ti].[Mo] ZPZCREMGFMRIRR-UHFFFAOYSA-N 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 70
- 230000008569 process Effects 0.000 claims description 66
- 239000010936 titanium Substances 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- 229910052719 titanium Inorganic materials 0.000 claims description 14
- 238000009792 diffusion process Methods 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 7
- 230000003213 activating effect Effects 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 4
- -1 titanium ions Chemical class 0.000 claims description 3
- 230000004913 activation Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 124
- 238000001994 activation Methods 0.000 description 20
- 238000002425 crystallisation Methods 0.000 description 19
- 230000008025 crystallization Effects 0.000 description 19
- JPVYNHNXODAKFH-UHFFFAOYSA-N Cu2+ Chemical compound [Cu+2] JPVYNHNXODAKFH-UHFFFAOYSA-N 0.000 description 15
- 229910001431 copper ion Inorganic materials 0.000 description 15
- 239000010408 film Substances 0.000 description 15
- 229910021417 amorphous silicon Inorganic materials 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 11
- 239000004973 liquid crystal related substance Substances 0.000 description 10
- 239000011241 protective layer Substances 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 229910001069 Ti alloy Inorganic materials 0.000 description 8
- 238000000151 deposition Methods 0.000 description 8
- 239000007769 metal material Substances 0.000 description 7
- 239000011810 insulating material Substances 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 239000007790 solid phase Substances 0.000 description 4
- 229910004205 SiNX Inorganic materials 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000003513 alkali Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 229910001414 potassium ion Inorganic materials 0.000 description 2
- 239000011734 sodium Substances 0.000 description 2
- 229910001415 sodium ion Inorganic materials 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000005430 electron energy loss spectroscopy Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 기판과; 상기 기판 상에 위치하며, 순수 폴리실리콘으로 액티브 영역과, 상기 액티브 영역 양 측에 위치하며 고농도 불순물이 도핑된 소스 영역 및 드레인 영역과, 상기 액티브 영역과 상기 소스 및 드레인 영역 각각의 사이에 위치하며 저농도 불순물이 도핑된 저농도 도핑 영역을 포함하는 반도체층과; 상기 반도체층을 덮는 제 1 절연층과; 상기 제 1 절연층 상에 위치하며, 몰리브덴-티타늄으로 이루어지는 제 1 및 제 2 금속패턴과, 상기 제 1 및 제 2 금속패턴 사이에 위치하고 구리 또는 구리 합금으로 이루어지는 제 3 금속패턴을 포함하는 게이트 전극과; 상기 게이트 전극을 덮는 제 2 절연층과; 상기 제 2 절연층 상에 위치하며, 상기 제 2 절연층과 상기 제 1 절연층을 통해 형성되는 제 1 콘택홀을 통해 상기 소스 영역에 연결되는 소스 전극과; 상기 제 2 절연층 상에 위치하며 상기 소스 전극과 이격되고, 상기 제 2 절연층과 상기 제 1 절연층을 통해 형성되는 제 2 콘택홀을 통해 상기 드레인 영역에 연결되는 드레인 전극을 포함하는 박막트랜지스터를 제공한다.
Description
본 발명은 박막트랜지스터에 관한 것으로, 저온 폴리 실리콘 공정을 적용함에 있어 게이트 전극을 저저항 구리 배선으로 형성할 수 있는 박막트랜지스터 및 그 제조 방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
예를 들어, 액정표시장치는 각 화소(pixel)별로 전압의 온(on), 오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 형성된 어레이 기판을 필요로 하고, 유기발광소자 역시 스위칭 소자와 구동 소자인 박막트랜지스터가 형성된 어레이 기판을 필요로 한다.
이러한 박막트랜지스터는 비정질 실리콘을 반도체층으로 이용하는 바텀 게이트 구조일 수도 있으나, 박막트랜지스터의 특성 향상을 위해서는 폴리실리콘을 반도체층으로 이용하는 탑 게이트 구조가 이용되고 있다.
이하, 액정표시장치 또는 유기발광소자 등과 같은 표시 장치용 어레이 기판에 대하여 설명한다.
도 1은 종래 표시장치용 어레이 기판의 개략적인 단면도이다.
도 1에 도시된 바와 같이, 종래 표시장치용 어레이 기판은 기판(11) 상의 박막트랜지스터(Tr)와 상기 박막트랜지스터(Tr)에 연결되는 화소전극(53)을 포함한다.
상기 어레이 기판이 액정표시장치에 이용되는 경우, 상기 박막트랜지스터(Tr)는 게이트 배선(미도시)과 데이터 배선(미도시)에 연결되어 스위칭 소자로 이용된다. 한편, 상기 어레이 기판이 유기발광소자에 이용되는 경우, 상기 박막트랜지스터(Tr)는 구동 박막트랜지스터이며 상기 화소전극(53)이 발광다이오드(미도시)의 제 1 전극으로 기능할 수 있다.
상기 박막트랜지스터(Tr)는 폴리실리콘으로 이루어지는 반도체층(20)을 포함하여 탑 게이트 구조를 갖는데, 이러한 박막트랜지스터(Tr)를 포함하는 어레이 기판의 제조 방법에 대하여 개략적으로 살펴본다.
먼저, 기판(11) 상에 순수 비정질 실리콘을 증착하여 순수 비정질 실리콘층을 형성한다.
다음, 순수 비정질 실리콘층의 이동도 특성 등을 향상시키기 위해 결정화 공정을 진행함으로써 상기 순수 비정질 실리콘층이 결정화되어 순수 폴리실리콘층이 형성된다.
이때, 상기 결정화 공정은 고상 결정화(Solid Phase Crystallization : SPC) 또는 레이저를 이용한 결정화 공정인 것이 바람직하며, 약 600℃ 내지 800℃의 분위기에서 이루어진다. 다시 말해, 1000 이상의 온도에서 진행되는 결정화 공정에 비해 저온에서 결정화 공정이 진행되며, 이는 저온 폴리실리콘(low-temperature poly-silicon, LTPS) 공정이라 통칭된다.
다음, 상기 폴리실리콘층에 대하여 마스크 공정을 진행함으로써, 반도체 패턴을 형성한다.
다음, 상기 반도체 패턴(113) 위로 무기절연물질 예를들면 질화실리콘(SiNx) 또는 산화실리콘(SiO2)을 증착하여 게이트 절연막(22)을 형성한다.
다음, 상기 게이트 절연막(22) 상에 저저항 금속물질을 증착하고 마스크 공정을 진행함으로써, 상기 반도체패턴에 대응하는 게이트 전극(30)을 형성한다. 이때, 상기 게이트 전극(30)은 상기 반도체 패턴의 중앙부와 중첩하며 상기 반도체 패턴의 양단을 노출시킨다.
도시하지 않았으나, 상기 게이트 전극(30)의 형성 공정에서 게이트 배선도 형성된다. 도 1의 어레이 기판이 액정표시장치에 이용되는 경우 상기 게이트 배선은 박막트랜지스터(Tr)의 게이트 전극(30)에 연결된다. 한편, 도 1의 어레이 기판이 유기발광소자에 이용되는 경우 상기 게이트 배선은 스위칭 박막트랜지스터(미도시)의 게이트 전극에 연결된다.
다음, 상기 게이트 전극(30)의 형성에 이용되는 포토레지스트 패턴을 이용하여 상기 반도체 패턴의 양단에 고농도 불순물을 도핑하여 소스 영역(20c)과 드레인 영역(20d)을 형성하며, 상기 소스 영역(20c)과 상기 드레인 영역(20d) 내측 부분에 저농도 불순물을 도핑하여 저농도 도핑 영역(lightly doped region, 20b)을 형성한다. 상기 반도체 패턴의 중앙부는 상기 게이트 전극(30)에 의해 가려져 도핑이 진행되지 않기 때문에, 순수 폴리 실리콘의 액티브영역(20a)이 된다. 상기 액티브 영역(20a), 상기 소스 영역(20c), 상기 드레인 영역(20d) 및 상기 액티브 영역(20a)과 상기 소스 및 드레인 영역(20c, 20d) 각각의 사이에 위치하는 상기 저농도 도핑 영역(20b)은 반도체층(20)을 구성한다.
다음, 상기 게이트 전극(30) 위로 층간 절연막(40)을 형성하고, 상기 층간 절연막(40)과 상기 게이트 절연막(22)을 식각하여 상기 소스 영역(20c)과 상기 드레인 영역(20d)을 각각 노출하는 제 1 콘택홀(42) 및 제 2 콘택홀(44)을 형성한다.
다음, 상기 층간 절연막(40) 상에 저저항 금속 물질을 증착하고 마스크 공정을 진행함으로써, 소스 전극(52)과 드레인 전극(54)을 형성한다. 상기 소스 전극(52)은 상기 제 1 콘택홀(42)을 통해 상기 반도체층(20)의 소스 영역(20c)과 접촉하고, 상기 드레인 전극(54)은 상기 제 2 콘택홀(44)을 통해 상기 반도체층(20)의 드레인 영역(20d)과 접촉하게 된다.
도시하지 않았으나, 상기 소스 전극(52)과 상기 드레인 전극(54)의 형성 공정에서 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터 배선이 형성된다. 도 1의 어레이 기판이 액정표시장치에 이용되는 경우 상기 데이터 배선은 박막트랜지스터(Tr)의 소스 전극(52)에 연결된다. 한편, 도 1의 어레이 기판이 유기발광소자에 이용되는 경우 상기 데이터 배선은 스위칭 박막트랜지스터(미도시)의 소스 전극에 연결된다.
다음, 상기 소스 전극(52)과 상기 드레인 전극(54)을 덮는 보호층(60)을 형성하고, 식각 공정을 진행함으로써 상기 드레인 전극(54)을 노출하는 제 3 콘택홀(62)을 형성한다.
다음, 상기 보호층(60) 상에 투명 도전성 물질을 증착하고 마스크 공정을 진행함으로써 화소전극(70)을 형성한다. 상기 화소전극(70)은 상기 제 3 콘택홀(62)을 통해 상기 드레인 전극(54)에 연결된다.
전술한 박막트랜지스터(Tr)는 폴리실리콘을 반도체층으로 이용함으로써, 반도체층의 이동도 특성과 박막트랜지스터의 특성이 향상된다.
한편, 박막트랜지스터(Tr)의 전극과, 게이트 배선, 데이터 배선을 저저항 금속물질로 형성함으로써 전기 저항을 최소화하여 구동 특성을 향상시키고자 한다.
저저항 금속 물질인 구리(Cu)를 이용하여 게이트 배선 등을 형성하고자 하나, 폴리실리콘을 형성하는 공정에서 구리 배선 또는 전극이 손상되는 문제가 발생한다. 또한, 게이트 전극(30)으로부터 구리 이온이 하부의 게이트 절연막(22)과 반도체층(20)으로 확산됨으로써, 게이트 절연막(22)의 절연 특성이 파괴되는 문제가 발생한다.
본 발명에서는, 폴리실리콘을 이용하는 박막트랜지스터 형성 공정에서 게이트 전극을 구리로 형성하면서 구리 전극의 손상 및 구리 이온 확산에 의한 박막트랜지스터 특성 저하의 문제를 해결하고자 한다.
위와 같은 과제의 해결을 위해, 본 발명은 기판과; 상기 기판 상에 위치하며, 순수 폴리실리콘으로 액티브 영역과, 상기 액티브 영역 양 측에 위치하며 고농도 불순물이 도핑된 소스 영역 및 드레인 영역과, 상기 액티브 영역과 상기 소스 및 드레인 영역 각각의 사이에 위치하며 저농도 불순물이 도핑된 저농도 도핑 영역을 포함하는 반도체층과; 상기 반도체층을 덮는 제 1 절연층과; 상기 제 1 절연층 상에 위치하며, 몰리브덴-티타늄으로 이루어지는 제 1 및 제 2 금속패턴과, 상기 제 1 및 제 2 금속패턴 사이에 위치하고 구리 또는 구리 합금으로 이루어지는 제 3 금속패턴을 포함하는 게이트 전극과; 상기 게이트 전극을 덮는 제 2 절연층과; 상기 제 2 절연층 상에 위치하며, 상기 제 2 절연층과 상기 제 1 절연층을 통해 형성되는 제 1 콘택홀을 통해 상기 소스 영역에 연결되는 소스 전극과; 상기 제 2 절연층 상에 위치하며 상기 소스 전극과 이격되고, 상기 제 2 절연층과 상기 제 1 절연층을 통해 형성되는 제 2 콘택홀을 통해 상기 드레인 영역에 연결되는 드레인 전극을 포함하는 박막트랜지스터를 제공한다.
본 발명의 박막트랜지스터에 있어서, 상기 게이트 전극은 상기 제 3 금속패턴의 측면을 덮는 제 4 금속패턴을 포함하는 것을 특징으로 한다.
본 발명의 박막트랜지스터에 있어서, 상기 제 4 금속패턴은 티타늄을 포함하는 것을 특징으로 한다.
본 발명의 박막트랜지스터에 있어서, 상기 기판과 상기 반도체층 사이에 위치하며 산화실리콘 또는 질화실리콘으로 이루어지는 버퍼층을 포함하는 것을 특징으로 한다.
다른 관점에서, 본 발명은 기판 상에 폴리실리콘으로 이루어지는 반도체층을 형성하는 단계와; 상기 반도체층을 덮는 제 1 절연층을 형성하는 단계와; 상기 제 1 절연층 상에, 몰리브덴-티타늄으로 이루어지는 제 1 및 제 2 금속패턴과, 상기 제 1 및 제 2 금속패턴 사이에 위치하고 구리 또는 구리 합금으로 이루어지는 제 3 금속패턴을 포함하는 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 도핑 마스크로 하여 상기 반도체층의 불순물을 도핑하는 단계와; 상기 게이트 전극에 대하여 NH3 플라즈마 공정을 진행하는 단계와; 상기 불순물을 활성화시키는 단계와; 상기 불순물 활성화 단계 이후에, 상기 게이트 전극을 덮는 제 2 절연층을 형성하는 단계와; 상기 제 2 절연층과 상기 제 1 절연층을 식각하여 상기 반도체층의 양 단을 노출하는 제 1 및 제 2 콘택홀을 형성하는 단계와; 상기 제 2 절연층 상에, 서로 이격하며 상기 제 1 및 제 2 콘택홀을 통해 상기 반도체층의 양단과 각각 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막트랜지스터의 제조 방법을 제공한다.
본 발명의 박막트랜지스터 제조 방법에 있어서, 상기 불순물을 활성화시키는 단계에서, 상기 제 1 및 제 2 금속패턴의 티타늄 이온이 확산되어 상기 제 3 금속패턴의 측면을 덮는 제 4 금속패턴이 형성되는 것을 특징으로 한다.
본 발명의 박막트랜지스터 제조 방법에 있어서, 상기 게이트 전극에 대하여 NH3 플라즈마 공정을 진행하는 단계와, 상기 불순물을 활성화시키는 단계는 동시에 진행되는 것을 특징으로 한다.
본 발명의 박막트랜지스터 제조 방법에 있어서, 상기 기판 상에 폴리실리콘으로 이루어지는 반도체층을 형성하는 단계 이전에, 상기 기판 상에 산화 실리콘 또는 질화 실리콘으로 이루어지는 버퍼층을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 박막트랜지스터는 폴리실리콘을 반도체층으로 이용하며 게이트 전극을 몰리브덴-티타늄 합금의 제 1 금속패턴과, 구리 또는 구리 합금의 제 2 금속패턴과 몰리브덴-티타늄 합금의 제 3 금속패턴을 포함하는 3층 구조로 형성함으로써, 불순물 활성화 공정에 의해 구리로 이루어지는 게이트 전극의 제 2 금속패턴이 손상되는 것을 방지할 수 있다.
또한, 게이트 전극의 형성 공정 후 NH3 플라즈마 처리 공정을 진행함으로써, 구리로 이루어지는 게이트 전극의 제 2 금속패턴 측면을 티타늄 막이 덮게 된다. 따라서, 반도체층에 도핑되는 불순물 활성화 공정에 의해 구리 이온이 하부의 게이트 절연막과 반도체층으로 확산되는 것을 원천적으로 방지할 수 있다.
즉, 폴리실리콘으로 이루어지는 반도체층과 구리로 이루어지는 게이트 전극을 이용하여 박막트랜지스터의 특성을 향상시키면서, 불순물 활성화 공정에 의한 게이트 전극의 손상과 구리 이온 확산에 의한 박막트랜지스터의 특성 저하를 방지할 수 있다.
도 1은 종래 표시장치용 어레이 기판의 개략적인 단면도이다.
도 2는 본 발명에 따른 박막트랜지스터를 포함하는 표시장치용 어레이 기판의 개략적인 단면도이다.
도 3a 내지 도 3k는 본 발명에 따른 박막트랜지스터를 포함하는 표시장치용 어레이 기판의 제조 공정을 보여주는 단면도이다.
도 4a 및 도 4b는 NH3 플라즈마 공정의 유무에 따른 구리 이온 확산을 보여주는 그래프이다.
도 5는 본 발명에 따른 박막트랜지스터 제조 공정에서 공정 온도에 따른 구리와 티타늄 확산을 보여주는 그래프이다.
도 2는 본 발명에 따른 박막트랜지스터를 포함하는 표시장치용 어레이 기판의 개략적인 단면도이다.
도 3a 내지 도 3k는 본 발명에 따른 박막트랜지스터를 포함하는 표시장치용 어레이 기판의 제조 공정을 보여주는 단면도이다.
도 4a 및 도 4b는 NH3 플라즈마 공정의 유무에 따른 구리 이온 확산을 보여주는 그래프이다.
도 5는 본 발명에 따른 박막트랜지스터 제조 공정에서 공정 온도에 따른 구리와 티타늄 확산을 보여주는 그래프이다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 2는 본 발명에 따른 박막트랜지스터를 포함하는 표시장치용 어레이 기판의 개략적인 단면도이다.
도 2에 도시된 바와 같이, 표시장치용 어레이 기판은 기판 상에 형성되는 박막트랜지스터(Tr)와 이에 연결되는 화소전극(170)을 포함한다. 본 발명은 박막트랜지스터(Tr)에 관한 것으로, 이에 연결되는 화소전극(170)의 구성은 일예로 설명된다.
상기 어레이 기판이 액정표시장치에 이용되는 경우, 상기 박막트랜지스터(Tr)는 게이트 배선(미도시)과 데이터 배선(미도시)에 연결되어 스위칭 소자로 이용된다. 한편, 상기 어레이 기판이 유기발광소자에 이용되는 경우, 상기 박막트랜지스터(Tr)는 구동 박막트랜지스터이며 상기 화소전극(170)이 발광다이오드(미도시)의 제 1 전극으로 기능할 수 있다.
상기 박막트랜지스터(Tr)는 기판(101) 상에 위치하며, 상기 박막트랜지스터(Tr)를 보호층(160)이 덮고 있다. 상기 화소전극(170)은 상기 보호층(160) 상에 위치하며 상기 보호층(160)에 형성되는 드레인 콘택홀(162)을 통해 상기 박막트랜지스터(Tr)에 연결된다.
보다 구체적으로, 박막트랜지스터(Tr)의 구성에 대하여 설명한다.
상기 기판(101) 상에는 버퍼층(110)이 형성된다. 예를 들어, 상기 버퍼층(110)은 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO2)로 이루어질 수 있다.
상기 버퍼층(110)은 비정질 실리콘을 폴리실리콘으로 결정화 할 경우, 레이저 조사 또는 열처리 시에 의해 발생하는 열로 인해 상기 기판(101) 내부에 존재하는 알칼리 이온, 예를 들면 칼륨 이온(K+), 나트륨 이온(Na+) 등이 폴리실리콘으로 이루어진 반도체층으로 확산되어 반도체층의 특성이 저하되는 것을 방지하기 위함이다. 상기 버퍼층(110)은 생략될 수도 있다.
상기 버퍼층(110) 상에는 반도체층(120)이 위치한다. 상기 반도체층(120)은 중앙부의 액티브 영역(120a)과, 양 끝단의 소스 영역(120c) 및 드레인 영역(120d)과, 상기 액티브 영역(120a)과 상기 소스 및 드레인 영역(120c, 120d) 각각의 사이에 위치하는 저농도 도핑 영역(120b)을 포함한다.
상기 액티브 영역(120a)은 불순물이 도핑되지 않은 순수 폴리실리콘으로 이루어지며, 상기 저농도 도핑 영역(120b)은 저농도 불순물이 도핑된 폴리실리콘으로 이루어지고, 상기 소스 영역(120c)과 상기 드레인 영역(120d) 각각은 고농도 불순물이 도핑된 폴리실리콘으로 이루어진다.
상기 반도체층(120)을 덮으며 산화실리콘 또는 질화실리콘과 같은 무기절연물질로 이루어지는 게이트 절연막(122)이 위치하고, 상기 게이트 절연막(122) 상에는 상기 반도체층(120)과 중첩하는 게이트 전극(130)이 위치한다. 보다 자세히, 상기 게이트 전극(130)은 상기 반도체층(120)의 액티브 영역(120a)과 중첩한다.
상기 게이트 전극(130)은 순차 적층되는 제 1 내지 제 3 금속패턴(132, 134, 136)을 포함한다. 상기 제 1 및 제 3 금속패턴(132, 136)은 몰리브덴-티타늄 합금(MoTi)으로 이루어지고, 상기 제 2 금속패턴(134)은 구리 또는 구리합금으로 이루어진다.
또한, 상기 게이트 전극(130)은 상기 제 2 금속패턴(134)의 측면을 덮으며 티타늄(Ti)으로 이루어지는 제 4 금속패턴(138)을 포함한다.
이러한 게이트 전극(130)의 구조에 의해, 상기 반도체층(120) 형성을 위한 고온 공정에서 상기 게이트 전극(130)의 손상이 방지되며 또한 게이트 전극(130)을 이루는 구리 이온이 확산되어 발생되는 그 하부의 게이트 절연막(122)과 반도체층(120)의 특성 저하가 방지된다.
도시하지 않았으나, 상기 게이트 전극(30)과 동일층에 게이트 배선이 위치할 수 있다. 도 2의 어레이 기판이 액정표시장치에 이용되는 경우 상기 게이트 배선은 박막트랜지스터(Tr)의 게이트 전극(130)에 연결된다. 한편, 도 2의 어레이 기판이 유기발광소자에 이용되는 경우 상기 게이트 배선은 스위칭 박막트랜지스터(미도시)의 게이트 전극에 연결된다.
상기 게이트 전극(130)을 덮으며 산화실리콘 또는 질화실리콘과 같은무기절연물질로 이루어지는 층간절연막(140)이 형성된다. 이때, 상기 층간절연막(140)과 그 하부의 게이트 절연막(122)은 상기 반도체층(120)의 소스 영역(120c)과 드레인 영역(120d)을 각각 노출하는 제 1 콘택홀(142)과 제 2 콘택홀(144)을 포함한다.
상기 층간 절연막(140) 상에는 저저항 금속물질로 이루어지는 소스 전극(152)과 드레인 전극(154)가 위치한다. 상기 소스 전극(152)은 상기 제 1 콘택홀(142)을 통해 상기 반도체층(120)의 소스 영역(120c)과 접촉하고, 상기 드레인 전극(154)은 상기 제 2 콘택홀(144)을 통해 상기 반도체층(120)의 드레인 영역(120d)과 접촉하게 된다.
상기 반도체층(120), 상기 게이트 절연막(122), 상기 게이트 전극(130), 상기 층간 절연막(140), 상기 소스 전극(152) 및 상기 드레인 전극(154)은 박막트랜지스터(Tr)를 구성한다.
도시하지 않았으나, 상기 소스 전극(52) 및 상기 드레인 전극(54)과동일층에 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터 배선이 형성될 수 있다. 도 2의 어레이 기판이 액정표시장치에 이용되는 경우 상기 데이터 배선은 박막트랜지스터(Tr)의 소스 전극(152)에 연결된다. 한편, 도 2의 어레이 기판이 유기발광소자에 이용되는 경우 상기 데이터 배선은 스위칭 박막트랜지스터(미도시)의 소스 전극에 연결된다.
상기 전극(152)과 상기 드레인 전극(154)을 덮는 보호층(160)이 형성되고, 상기 보호층(160)은 상기 드레인 전극(154)을 노출하는 드레인 콘택홀(162)을 포함한다. 또한, 상기 화소전극(170)은 상기 보호층(160) 상에 위치하며 상기 드레인 콘택홀(162)을 통해 상기 드레인 전극(154)에 연결된다.
전술한 바와 같이, 본 발명의 박막트랜지스터(Tr)는 폴리실리콘으로 이루어지는 반도체층을 포함함으로써, 비정질 실리콘으로 이루어지는 반도체층을 포함하는 경우에 비해 박막트랜지스터의 특성이 향상된다.
또한, 게이트 전극이 저저항 금속 물질인 구리 또는 구리합금으로 형성함으로써, 박막트랜지스터의 특성이 더욱 향상된다.
또한, 구리 또는 구리합금으로 이루어지는 게이트 전극의 제 2 금속패턴(134)의 상부와 하부에 몰리브덴-티타늄 합금으로 이루어지는 제 1 및 제 3 금속패턴(132, 136)을 형성하고 구리 또는 구리합금으로 이루어지는 게이트 전극의 제 2 금속패턴(134)의 측면을 티타늄으로 이루어지는 제 4 금속패턴이 덮기 때문에, 반도체층(120) 형성 공정에서의 구리 또는 구리합금으로 이루어지는 제 2 금속패턴(134)의 손상 또는 구리 이온에 의한 게이트 절연막(122)과 반도체층(120)의 손상을 방지할 수 있다.
도 3a 내지 도 3k는 본 발명에 따른 박막트랜지스터를 포함하는 표시장치용 어레이 기판의 제조 공정을 보여주는 단면도이다.
도 3a에 도시된 바와 같이, 기판(101) 상에 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO2)을 증착하여 버퍼층(110)을 형성한다.
전술한 바와 같이, 비정질 실리콘을 폴리실리콘으로 결정화할 경우, 레이저 조사 또는 열처리 시에 의해 발생하는 열로 인해 상기 기판(101) 내부에 존재하는 알칼리 이온, 예를 들면 칼륨 이온(K+), 나트륨 이온(Na+) 등이 확산되어 폴리실리콘으로 이루어진 반도체층의 막특성이 저하되는 것을 방지하기 위해 상기 버퍼층(110)을 형성한다. 상기 버퍼층(110)은 생략할 수 있다.
이후, 상기 버퍼층(110) 위로 비정질 실리콘을 증착하여 순수 비정질 실리콘층(미도시)을 형성하고 이에 대하여 결정화 공정을 진행함으로써 순수 비정질 실리콘층(112)을 형성한다.
이때, 상기 결정화 공정은 고상 결정화(Solid Phase Crystallization, SPC) 공정 또는 레이저를 이용한 결정화 공정인 것이 바람직하다.
상기 고상 결정화(SPC) 공정은 약 600℃ 내지 800℃의 분위기에서 열처리를 통한 써말 결정화(Thermal Crystallization) 공정 또는 교번자장 결정화 장치를 이용하여 600℃ 내지 700℃의 온도 분위기에서의 진행되는 교번자장 결정화(Alternating Magnetic Field Crystallization) 공정일 수 있다.
또한, 상기 레이저를 이용하는 결정화 공정은 엑시머 레이저를 이용한 ELA(Excimer Laser Annealing) 결정화 공정 또는 SLS(Sequential lateral Solidification) 결정화 공정일 수 있다.
다음, 도 3b에 도시한 바와 같이, 상기 폴리실리콘층(도 3a의 112)에대하여 마스크 공정을 진행함으로써, 순수 폴리실리콘의 반도체 패턴(114)을 형성한다.
다음, 도 3c에 도시된 바와 같이, 상기 반도체 패턴(114) 상에 산화 실리콘 또는 질화실리콘을 증착하여 게이트 절연막(122)을 형성한다.
다음, 상기 게이트 절연막(122) 상에 몰리브덴-티타늄 합금과, 구리 또는 구리합금, 몰리브덴-티타늄 합금을 연속하여 증착함으로써, 상기 게이트 절연막(122) 상에 제 1 금속층(182), 제 2 금속층(184) 및 제 3 금속층(186)을 적층한다.
다음, 상기 제 3 금속층(186) 상에 포토레지스트를 도포하고 노광 공정과 현상 공정을 진행함으로써, 포토레지스트 패턴(190)을 형성한다.
다음, 도 3d에 도시된 바와 같이, 상기 포토레지스트 패턴(190)을 식각 마스크로 이용하여 상기 제 3 금속층(186), 제 2 금속층(184) 및 제 1 금속층(182)을 식각함으로써, 제 1 내지 제 3 금속패턴(132, 134, 136)을 형성한다.
이때, 상기 제 3 금속층(186), 제 2 금속층(184) 및 제 1 금속층(182)을 과식각(over-etch)함으로써, 상기 제 1 내지 제 3 금속패턴(132, 134, 136)의 양단은 상기 포토레지스트 패턴(190)의 양단보다 내측에 위치하게 된다. 즉, 상기 제 1 내지 제 3 금속패턴(132, 134, 136)은 상기 포토레지스트 패턴(190)에 대하여 언더컷(under-cut) 구조를 갖게 된다.
다음, 상기 포토레지스트 패턴(190)과 상기 제 1 내지 제 3 금속패턴(132, 134, 136)을 도핑 마스크로 이용하여 고농도의 n 타입 또는 p 타입 불순물을 도핑한다. 상기 반도체 패턴(114)의 중앙 영역은 포토레지스트(190)에 의해 가려진 상태이기 때문에, 상기 반도체 패턴(114)의 양단에만 고농도 불순물이 도핑되어 소스 영역(120c)과 드레인 영역(120d)을 형성하게 된다.
다음, 도 3e에 도시된 바와 같이, 애싱(ashing) 또는 스트리핑(stripping) 공정을 진행하여, 상기 포토레지스트 패턴(190)을 제거한다.
다음, 도 3f에 도시된 바와 같이, 상기 제 1 내지 제 3 금속패턴(132, 134, 136)을 도핑 마스크로 하여 저농도의 n 타입 또는 p 타입 불순물을 도핑함으로써, 상기 소스 영역(120c) 및 상기 드레인 영역(120d)의 내측으로 저농도 도핑 영역(120b)을 형성한다. 이때, 상기 제 1 내지 제 3 금속패턴(132, 134, 136)에 의해 가려진 부분에는 불순물이 도핑되지 않기 때문에, 순수 폴리실리콘으로 이루어지는 액티브 영역(120a)이 된다. 중앙의 상기 액티브 영역(120a)과, 양단의 소스 영역(120c) 및 드레인 영역(120d)과, 상기 액티브 영역(120a)과 상기 소스 및 드레인 영역(120c, 120d) 각각의 사이에 위치하는 상기 저농도 도핑 영역(120b)은 반도체층(120)을 구성한다.
다음, 도 3g에 도시된 바와 같이, 도핑된 불순물의 활성화 공정이 진행된다. 상기 활성화 공정은 약 350℃ 이상의 온도 조건에서 진행되는 가열 공정일 수 있다.
이러한 활성화 공정이 진행되면, 구리 또는 구리 합금으로 이루어지는 제 2 금속패턴(134)이 손상되거나 구리 이온이 하부의 게이트 절연막(122)과 반도체층(120)으로 확산되어 박막트랜지스터의 특성이 저하된다.
이를 방지하기 위해, 본 발명에서는 NH3 플라즈마 공정을 진행한다. 상기 NH3 플라즈마 공정은 상기 활성화 공정과 동시에 진행되거나 상기 활성화 공정 이전에 진행될 수 있다. 즉, 저농도 불순물 도핑 공정 이후에 NH3 플라즈마 공정과 활성화 공정을 순차적으로 진행하거나, 저농도 불순물 도핑 공정 이후에 NH3 플라즈마 공정과 활성화 공정이 동시에 진행될 수 있다. 전술한 NH3 플라즈마 공정은 NH3 가스와 캐리어 가스, 예를 들면 질소 가스를 공급하고 플라즈마를 발생시켜 진행될 수 있다.
NH3 플라즈마 공정이 진행되면, 활성화 공정에서 상기 제 2 금속패턴(134) 상부 및 하부에 위치하며 몰리브덴-티타늄 합금으로 이루어지는 제 1 금속패턴(132) 및 제 2 금속패턴(136)으로부터 티타늄 이온이 확산되어 티타늄으로 이루어지는 제 4 금속패턴(138)이 구리 또는 구리 합금으로 이루어지는 상기 제 2 금속패턴(134) 측면에 형성된다.
이때, 상기 제 2 금속패턴(134)과, 상기 제 2 금속패턴(134) 상부면과 하부면을 덮는 상기 제 1 및 제 3 금속패턴(132, 136)과, 상기 제 2 금속패턴(134)의 측면을 덮는 상기 제 4 금속패턴(138)은 게이트 전극(130)을 구성한다.
이러한 구성의 게이트 전극(130)에 있어서, 구리 또는 구리 합금으로 이루어지는 제 2 금속패턴(134)은 상기 제 1 금속패턴(132), 제 3 금속패턴(136) 및 상기 제 4 금속패턴(138)에 의해 그 하부면, 상부면 및 측면이 덮여지기 때문에, 활성화 공정이 진행되더라도 제 2 금속패턴(134)이 손상되는 것이 방지되고 제 2 금속패턴(134)으로부터 구리 이온이 확산되는 것을 최소화할 수 있다.
도 4a 및 도 4b는 NH3 플라즈마 공정의 유무에 따른 구리 이온 확산을 보여주는 그래프이다. 도 4a 및 도 4b는 몰리브덴-티타늄 금속패턴, 구리 금속패턴/몰리브덴-티타늄 금속패턴의 3층 구조 게이트 전극 하부의 게이트 절연막에 대한 PEELS (parallel-electron energy loss spectroscopy) 스펙트럼이다.
NH3 플라즈마 공정을 진행하지 않은 경우, 도 4a에 보여지는 바와 같이, 활성화 공정이 진행되면 게이트 전극으로부터 비교적 많은 양의 구리 이온이 게이트 절연막으로 확산되었음을 알 수 있다. (붉은 색 프로파일)
한편, NH3 플라즈마 공정을 진행한 경우, 도 4b에서 보여지는 바와 같이, 활성화 공정이 진행되더라도 게이트 전극으로부터 비교적 적은 양의 구리 이온이 게이트 절연막으로 확산된다. 즉, 전술한 바와 같이, NH3 플라즈마 공정을 진행하면 활성화 공정에서 몰리브덴-티타늄 합금으로부터 티타늄이 확산되어 구리 또는 구리 합금층의 측면에 티타늄 막이 형성됨으로써, 구리이온의 확산이 최소화된다.
한편, 본 발명에 따른 박막트랜지스터 제조 공정에서 공정 온도에 따른 구리와 티타늄 확산을 보여주는 그래프인 도 5를 참조하면, 고온 조건의 활성화 공정을 진행하지 않는 경우(Ref)와 비교하여 300℃와 400℃ 조건의 활성화 공정이 진행되더라도 게이트 절연막(GI)으로 확산되는 구리 이온의 양은 크게 증가하지 않는다.
전술한 바와 같이, NH3 플라즈마 공정이 진행되면 활성화 공정에서 티타늄 막이 구리 또는 구리 합금 층의 측면을 덮기 때문에, 활성화 공정이 진행되더라도 구리 이온의 확산이 최소화된다.
다음, 도 3h에 도시된 바와 같이, 상기 게이트 전극(130) 상에 산화실리콘 또는 질화실리콘을 증착하여 층간 절연막(140)을 형성하고, 마스크 공정을 진행하여 상기 층간 절연막(140)과 그 하부의 게이트 절연막(122)을 식각함으로써 제 1 및 제 2 콘택홀(142, 144)을 형성한다. 상기 제 1 콘택홀(142)은 상기 반도체층(120)의 소스 영역(120c)을 노출하고, 상기 제 2 콘택홀(144)은 상기 반도체층(120)의 드레인 영역(120d)을 노출한다.
다음, 도 3i에 도시된 바와 같이, 상기 층간 절연막(140) 상에 저저항 금속물질을 증착하고 마스크 공정을 진행함으로써, 서로 이격하는 소스 전극(152)과 드레인 전극(154)을 형성한다. 상기 소스 전극(152)은 상기 제 1 콘택홀(142)을 통해 상기 반도체층(120)의 소스 영역(120c)과 접촉하고, 상기 드레인 전극(154)은 상기 제 2 콘택홀(144)을 통해 상기 반도체층(120)의 드레인 영역(120d)과 접촉한다.
도시하지 않았으나, 상기 소스 전극(152)과 상기 드레인 전극(154)의 형성 공정에서 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터 배선이 형성된다. 도 2의 어레이 기판이 액정표시장치에 이용되는 경우 상기 데이터 배선은 박막트랜지스터(Tr)의 소스 전극(152)에 연결된다. 한편, 도 2의 어레이 기판이 유기발광소자에 이용되는 경우 상기 데이터 배선은 스위칭 박막트랜지스터(미도시)의 소스 전극에 연결된다.
전술한 도 3a 내지 도 3i에 보여지는 공정에 의해 본 발명의 박막트랜지스터(Tr)이 형성된다.
본 발명의 박막트랜지스터(Tr)는 폴리실리콘으로 이루어지는 반도체층(120)을 포함함으로써 이동도 특성 등에서 장점을 갖는다. 또한, 게이트 전극(130)을 구리 또는 구리합금으로 형성함으로써 전기적 특성이 향상된다.
또한, 불순물 도핑 공정 이후에, 게이트 전극(130)에 대하여 NH3 플라즈마 공정을 진행함으로써 불순물 활성화 공정에서의 게이트 전극(130) 손상을 방지하고 게이트 전극(130)으로부터의 구리 이온 확산을 최소화할 수 있다.
다음, 도 3j에 도시된 바와 같이, 상기 소스 전극(152)과 상기 드레인 전극(154)을 덮는 보호층(160)을 형성하고 마스크 공정을 진행함으로써 상기 드레인 전극(154)을 노출하는 드레인 콘택홀(162)을 형성한다.
다음, 도 3k에 도시된 바와 같이, 상기 보호층(160) 상에 투명 도전성 금속, 예를 들어 인듐-틴-옥사이드(indium-tin-oxide, ITO) 또는 인듐-징크-옥사이드(indium-zinc-oxide, IZO)와 같은 물질을 증착하여 투명 도전성 물질층(미도시)을 형성하고, 이에 대하여 마스크 공정을 진행함으로써 화소전극(170)을 형성한다. 상기 화소전극(170)은 상기 드레인 콘택홀(162)을 통해 상기 드레인 전극(154)에 연결된다.
도 3의 어레이 기판이 유기발광소자에 이용되는 경우, 상기 화소전극(170)은 발광다이오드의 제 1 전극으로 기능하고, 상기 화소전극(170) 형성 공정 이후에 발광물질층과 제 2 전극의 형성 공정이 더 진행된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 통상의 기술자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
101 : 기판 110: 버퍼층
120 : 반도체층 122: 게이트 절연막
130: 게이트 전극 140: 층간 절연막
152: 소스 전극 154: 드레인 전극
120 : 반도체층 122: 게이트 절연막
130: 게이트 전극 140: 층간 절연막
152: 소스 전극 154: 드레인 전극
Claims (10)
- 기판과;
상기 기판 상에 위치하며, 순수 폴리실리콘으로 액티브 영역과, 상기 액티브 영역 양 측에 위치하며 고농도 불순물이 도핑된 소스 영역 및 드레인 영역과, 상기 액티브 영역과 상기 소스 및 드레인 영역 각각의 사이에 위치하며 저농도 불순물이 도핑된 저농도 도핑 영역을 포함하는 반도체층과;
상기 반도체층을 덮는 제 1 절연층과;
상기 제 1 절연층 상에 위치하며, 몰리브덴-티타늄으로 이루어지는 제 1 및 제 2 금속패턴과, 상기 제 1 및 제 2 금속패턴 사이에 위치하고 구리 또는 구리 합금으로 이루어지는 제 3 금속패턴과, 티타늄을 포함하고 상기 제 3 금속패턴의 측면을 덮는 제 4 금속패턴을 포함하는 게이트 전극과;
상기 게이트 전극을 덮는 제 2 절연층과;
상기 제 2 절연층 상에 위치하며, 상기 제 2 절연층과 상기 제 1 절연층을 통해 형성되는 제 1 콘택홀을 통해 상기 소스 영역에 연결되는 소스 전극과;
상기 제 2 절연층 상에 위치하며 상기 소스 전극과 이격되고, 상기 제 2 절연층과 상기 제 1 절연층을 통해 형성되는 제 2 콘택홀을 통해 상기 드레인 영역에 연결되는 드레인 전극을 포함하는 박막트랜지스터.
- 삭제
- 삭제
- 제 1 항에 있어서,
상기 기판과 상기 반도체층 사이에 위치하며 산화실리콘 또는 질화실리콘으로 이루어지는 버퍼층을 포함하는 것을 특징으로 하는 박막트랜지스터.
- 기판 상에 폴리실리콘으로 이루어지는 반도체층을 형성하는 단계와;
상기 반도체층을 덮는 제 1 절연층을 형성하는 단계와;
상기 제 1 절연층 상에, 몰리브덴-티타늄으로 이루어지는 제 1 및 제 2 금속패턴과, 상기 제 1 및 제 2 금속패턴 사이에 위치하고 구리 또는 구리 합금으로 이루어지는 제 3 금속패턴을 포함하는 게이트 전극을 형성하는 단계와;
상기 게이트 전극을 도핑 마스크로 하여 상기 반도체층의 불순물을 도핑하는 단계와;
상기 게이트 전극에 대하여 NH3 플라즈마 공정을 진행하는 단계와;
상기 불순물을 활성화시키는 단계와;
상기 불순물 활성화 단계 이후에, 상기 게이트 전극을 덮는 제 2 절연층을 형성하는 단계와;
상기 제 2 절연층과 상기 제 1 절연층을 식각하여 상기 반도체층의 양 단을 노출하는 제 1 및 제 2 콘택홀을 형성하는 단계와;
상기 제 2 절연층 상에, 서로 이격하며 상기 제 1 및 제 2 콘택홀을 통해 상기 반도체층의 양단과 각각 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계
를 포함하는 박막트랜지스터의 제조 방법.
- 제 5 항에 있어서,
상기 불순물을 활성화시키는 단계에서, 상기 제 1 및 제 2 금속패턴의 티타늄 이온이 확산되어 상기 제 3 금속패턴의 측면을 덮는 제 4 금속패턴이 형성되는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 5 항에 있어서,
상기 게이트 전극에 대하여 NH3 플라즈마 공정을 진행하는 단계와, 상기 불순물을 활성화시키는 단계는 동시에 진행되는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 5 항에 있어서,
상기 기판 상에 폴리실리콘으로 이루어지는 반도체층을 형성하는 단계 이전에, 상기 기판 상에 산화 실리콘 또는 질화 실리콘으로 이루어지는 버퍼층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터의 제조 방법. - 제 1 항에 있어서,
상기 액티브 영역의 폭은 상기 제 1 내지 제 3 금속패턴 각각의 폭과 같고, 상기 제 4 금속패턴은 상기 저농도 도핑 영역과 중첩하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항, 제 4 항, 제 9 항 중 어느 하나의 박막트랜지스터와;
상기 드레인 전극에 연결되는 제 1 전극과;
상기 제 1 전극 상에 위치하는 발광물질층과;
상기 발광물질층 상에 위치하는 제 2 전극
을 포함하는 유기발광소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120158105A KR102090460B1 (ko) | 2012-12-31 | 2012-12-31 | 박막트랜지스터 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120158105A KR102090460B1 (ko) | 2012-12-31 | 2012-12-31 | 박막트랜지스터 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140087608A KR20140087608A (ko) | 2014-07-09 |
| KR102090460B1 true KR102090460B1 (ko) | 2020-03-18 |
Family
ID=51736505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120158105A KR102090460B1 (ko) | 2012-12-31 | 2012-12-31 | 박막트랜지스터 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102090460B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102661120B1 (ko) | 2016-08-22 | 2024-04-26 | 삼성디스플레이 주식회사 | 박막 트랜지스터, 박막 트랜지스터 제조 방법, 및 이를 포함하는 표시 장치 |
| CN108807565B (zh) * | 2018-07-13 | 2024-04-16 | 苏州太阳井新能源有限公司 | 一种钝化接触电极结构，其适用的太阳能电池及制作方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100438523B1 (ko) * | 2001-10-08 | 2004-07-03 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터 및 그 제조방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08316475A (ja) * | 1995-05-12 | 1996-11-29 | Nippon Steel Corp | 半導体装置およびその製造方法 |
| KR20080008562A (ko) * | 2006-07-20 | 2008-01-24 | 삼성전자주식회사 | 어레이 기판의 제조방법, 어레이 기판 및 이를 갖는표시장치 |
| KR101876819B1 (ko) * | 2011-02-01 | 2018-08-10 | 삼성디스플레이 주식회사 | 박막트랜지스터 기판 및 그의 제조방법 |
-
2012
- 2012-12-31 KR KR1020120158105A patent/KR102090460B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100438523B1 (ko) * | 2001-10-08 | 2004-07-03 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20140087608A (ko) | 2014-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7428026B2 (en) | Polycrystalline liquid crystal display device comprising a data line disposed between two separated portions of the gate line | |
| KR102049685B1 (ko) | 저온 폴리실리콘 어레이 기판의 제조방법 | |
| US8440483B2 (en) | Method of fabricating array substrate | |
| US10224416B2 (en) | Method for manufacturing low-temperature poly-silicon thin film transistor, low-temperature poly-silicon thin film transistor and display device | |
| US20140117371A1 (en) | Array substrate, manufacturing method thereof and display device | |
| TWI419336B (zh) | 半導體元件及其製作方法 | |
| KR20050001937A (ko) | 액정표시패널 및 그 제조 방법 | |
| JP5328015B2 (ja) | 画像表示システム及びその製造方法 | |
| KR100585873B1 (ko) | 폴리실리콘 액정표시소자 및 그 제조방법 | |
| KR100776362B1 (ko) | 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 실리콘 박막 트랜지스터의 제조방법 | |
| US20130077012A1 (en) | Semiconductor device and method for manufacturing the same, and liquid crystal display device | |
| KR102090460B1 (ko) | 박막트랜지스터 및 그 제조 방법 | |
| US7166501B2 (en) | Method for fabricating polycrystalline silicon liquid crystal display device | |
| WO2022001468A1 (zh) | 薄膜晶体管、显示基板及显示装置 | |
| KR100946560B1 (ko) | 박막트랜지스터의 제조방법 | |
| KR101475411B1 (ko) | 폴리 실리콘 박막 트랜지스터 및 그 제조방법 | |
| KR100908850B1 (ko) | 구동회로 일체형 액정표시장치용 구동소자 및 스위칭소자의 제조방법 | |
| KR100441436B1 (ko) | 투과율이 향상된 평판표시장치 및 그의 제조방법 | |
| KR101258080B1 (ko) | 액정표시소자 및 그 제조방법 | |
| KR20100061977A (ko) | 박막 트랜지스터의 제조 방법 및 표시장치의 제조 방법 | |
| JP2007053263A (ja) | 薄膜トランジスタ、液晶表示装置およびそれらの製造方法 | |
| KR100955380B1 (ko) | 폴리실리콘 액정표시소자 제조방법 | |
| KR101186515B1 (ko) | 폴리 실리콘 액정표시소자의 구조 및 그 제조방법 | |
| KR102068960B1 (ko) | 어레이 기판의 제조 방법 | |
| WO2011141948A1 (ja) | 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |