KR100776362B1 - 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 실리콘 박막 트랜지스터의 제조방법 - Google Patents

비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 실리콘 박막 트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 금속유도측면 결정화법 또는 그에 상응하는 저온 결정화 방법에 의해 저온 다결정 박막 트랜지스터를 형성함에 있어, 비정질 실리콘 상에 트랜지스터 소자의 소스 및 드레인 영역의 일부에 국부적으로 금속층을 형성한 후 독립된 두 차례에 걸친 열처리에 의해 비정질 실리콘 박막의 결정화를 유도하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조방법에 관한 것이다.
본 발명에 의해 제조되는 다결정질 실리콘 박막 및 박막 트랜지스터는 독립적인 두차례 열처리를 통하여 전체 결정화 열처리 시간을 크게 줄일 수 있고, 낮은 누설 전류를 갖는 잇점이 있다.
본 발명은 유리기판상에 비정질 실리콘 박막을 증착하는 단계; 상기 비정질 실리콘 박막을 사진 식각한 후 그 위에 게이트 절연막 및 게이트 금속막을 형성하는 단계; 상기 게이트 절연막 및 게이트 층을 사진 식각한 후 소스/드레인 영역의 일부에 니켈 등 결정화 유도 금속을 증착이나 이온 주입에 의해 형성하는 단계; 1차 열처리에 의해 부분적으로 형성된 결정화 유도금속을 이용하여 부분적으로 일단의 결정화 영역을 형성하는 단계; 트랜지스터의 소스 및 드레인 영역에 이온주입하는 단계; 이후 2차 열처리에 의해 소스 및 드레인 영역의 결정화와 채널부분의 결정화 및 주입된 이온들의 전기적 활성화를 이루는 단계; 스퍼터링 장치 등을 이용하여 알루미늄등 전극을 형성하는 단계를 포함하며 이 때 1차 열처리는 상기한 바와 같이 게이트 형성 후 또는 게이트 형성 전에 행하여 질 수 있다.
금속유도측면결정화(Metal Induced Lateral Crystalization; MILC), 저온 다결정 박막 트랜지스터, 이 중 열처리, 저농도 도핑 영역(LDD)

Description

비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 실리콘 박막 트랜지스터의 제조방법{Method for Crystallizing Amorphous Silicon Film and Method for Manufacturing Polycrystalline Silicon Thin Film Transistor Using the Same}
도 1a 내지 도 1e는 종래의 MILC를 통한 박막 트랜지스터의 제조방법을 설명하기 위한 공정 단면도,
도 2a 내지 2f는 본 발명의 실시예에 따른 MILC 방법을 이용한 반도체층 형성방법 및 박막 트랜지스터의 제조방법을 설명하기 위한 공정단면도,
도 3은 종래의 MILC를 통해 형성된 N형 박막 트랜지스터의 I-V 곡선,
도 4는 본 발명의 실시의 예 의해 만들어진 N형 박막 트랜지스터의 I-V 곡선이다.
본 발명은 저온 다결정 박막 트랜지스터의 제조 방법에 관한 것으로서, 보다 구체적으로는 금속유도측면결정화(Metal Induced Laterial Crystalization; MILC) 혹은 그에 상응하는 방법으로 저온 다결정 박막 트랜지스터 제조시 이온 주입 공정 전 후에 독립적인 두번의 열처리를 행하는 새로운 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 실리콘 박막 트랜지스터의 제조방법에 관한 것이다.
LCD, OLED 등의 디스플레이 장치에 사용되는 박막 트랜지스터는 통상 유리, 석영 등의 투명 기판에 실리콘을 증착시키고 게이트 및 게이트 전극을 형성하고, 소스 및 드레인에 도펀트를 주입한 후 어닐링 처리를 하여 활성화시킨 후 절연층을 형성하여 구성된다. 박막 트랜지스터의 소스, 드레인 및 채널을 구성하는 활성층은 통상 유리 등의 투명 기판 상에 화학 기상 증착(CVD) 방법을 사용하여 실리콘층을 증착시켜 형성된다. 그러나 CVD 등의 방법에 의하여 직접 기판에 증착된 실리콘층은 비정질(amorphous) 실리콘막으로서 낮은 전자 이동도(electron mobility)를 가진다. 그런데, 박막 트랜지스터를 사용하는 디스플레이 장치가 빠른 동작 속도를 요하고 소형화됨에 따라 구동 IC의 집적도가 커지고 화소영역의 개구율이 감소하기 때문에 실리콘막의 전자 이동도를 높여 구동회로를 화소 TFT와 동시에 형성하고 개개의 화소 개구율을 높일 필요가 있다. 이러한 목적을 위하여 비정질 실리콘층이 아닌 높은 전자 이동도를 가지는 다결정 구조의 폴리 실리콘 기술이 연구되고 있다.
박막 트랜지스터의 반도체층으로 사용되는 다결정질 실리콘막을 얻기 위해서는 일반적으로 기판상에 비정질 실리콘막을 증착한 다음 소정의 온도에서 처리하여 비정질 실리콘막을 다결정질 실리콘막으로 결정화한다. 이 때 사용되는 방법으로는 MILC, SPC(Solid Phase Crystalization), ELA (Eximer Laser Anealing) 등이 있다.
이 중 MILC 방법은 통상의 열처리 설비를 이용할 수 있을 뿐 아니라 상대적으로 공정온도가 낮고 공정시간이 짧은 많은 이점을 가지고 있다.
도 1a 내지 도 1e는 종래의 MILC를 통한 박막 트랜지스터의 제조방법을 설명하기 위한 공정 단면도를 도시한 것이다.
도 1a를 참조하면, 절연기판(10) 상에 비정질 실리콘 막을 증착한 후 반도체층 형성용 마스크(도면에는 나타내지 않음)을 이용하여 비정질 실리콘 막 패턴(11)을 형성한다.
도 1b를 참조하면, 상기 기판상에 게이트 절연막, 게이트 전극용 금속물질을 증착한 후, 게이트 형성용 마스크(도면에는 나타내지 않음)를 이용하여 게이트 전극(13) 및 게이트 절연막(12) 패턴을 형성한다.
도 1c를 참조하면, 상기 기판상에 오프셋용 마스크를 사용하여 게이트 패턴보다 조금 큰 감광막 패턴(14)을 형성한 후 Ni과 같은 MILC 용 금속막(15)을 증착한다.
도 1d를 참조하면, 리프트 오프법을 이용하여 상기 감광막 패턴(14)을 제거한 후 고농도 불순물을 이온주입하여 소스영역(11S) 및 드레인영역(11D)을 형성한다.
도 1e를 참조하면, 상기 기판을 400℃ ~ 600℃ 온도에서 불황성 기체, 수소 혹은 진공분위기에서 MILC 열처리하여 비정질 실리콘 막을 다결정질 실리콘 막(11P)으로 결정화한다.
도 1f를 참조하면, 상기 기판상에 층간 절연막(16)을 증착한 후 콘택(contact) 형성용 마스크를 이용하여 콘택홀(17)을 형성한다. 이어 금속 배선용 금속막을 증착한 후 금속 배선 형성용 마스크를 이용하여 금속 배선 패턴(18)을 형성한다.
상기한 바와 같은 종래의 MILC 방법을 이용한 박막 트랜지스터의 제조방법은 불순물이 소스 및 드레인 영역(11S, 11D)에 이온 주입된 후 열처리하여 비정질 실리콘의 결정화가 이루어진다. 일반적으로 N 형 불순물로 도오핑 되어 있는 비정질 실리콘 박막에서는 순수 실리콘 박막에서보다 비정질의 결정화시 결정화 속도가 매우 느린 것으로 밝혀져 있다. 따라서, N형 다결정 박막 트랜지스터의 제작시 결정화에 필요한 열처리 시간이 매우 길어 지게 된다. 이에 현재 구동 IC에 많이 사용되는 N형 및 P형 박막 트랜지스터가 동시에 존재하는 다결정 박막 트랜지스터 소자의 제작시 공정 시간이 길어지고 이에 따라 공정 비용이 늘어나는 문제점을 보이고 있다.
따라서, 본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 소스 및 드레인 영역에 불순물 도핑 전에 1차 열처리를 행하여 비정질 실리콘의 일부에 대한 1차 MILC 결정화를 진행한 후, 불순물을 도핑하고 나머지 비정질 실리콘에 대한 2차 열처리를 진행함으로써 박막 트랜지스터의 전체적인 열처리 시간을 줄이고 결정화 속도를 높일 수 있는 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 실리콘 박막 트랜지스터의 제조방법을 제공하는 데 그 목적이 있다.
상기한 본 발명의 목적을 달성하기 위하여 본 발명은 유리기판상에 비정질 실리콘 박막을 증착하는 단계와; 상기 비정질 실리콘 박막을 사진 식각한 후 그 위에 게이트 절연막 및 게이트 금속막을 형성하는 단계와; 상기 게이트 절연막 및 게이트 층을 사진 식각한 후 소스/드레인 영역의 일부에 니켈 등 결정화 유도 금속을 증착이나 이온 주입에 의해 형성하는 단계와; 1차 열처리에 의해 부분적으로 형성된 결정화 유도금속을 이용하여 부분적으로 일단의 결정화 영역을 형성하는 단계와; 트랜지스터의 소오스 및 드레인 영역에 이온주입하는 단계와; 이후 2차 열처리에 의해 소스 및 드레인 영역의 결정화와 체널부분의 결정화 및 주입된 이온들의 전기적 활성화를 이루는 단계와; 스퍼터링 장치 등을 이용하여 알루미늄과 같은 전극을 형성하는 단계를 포함하는 다결정 실리콘 박막 트랜지스터의 제조방법을 제공한다.
N 형으로 도우핑 되어있는 실리콘 박막에서는 순수 실리콘 박막에서보다 금속유도측면 결정화 속도가 매우 느리다. 그러나 본 발명을 통해 일단 순수 상태의 실리콘 박막에서 금속유도결정화를 부분적으로 이룬 후 이온 주입에 의해 N 형 반도체를 이루면 이러한 이온 주입에 의해 결정화 속도가 느려지지 않는다는 새로운 사실이 밝혀졌다. 이로써 소오스 및 드레인 부분의 일부에 니켈 등의 증착을 통해 이온주입전에 부분 결정화를 이루고 이후 이온 주입에 의해 N 형의 소스 및 드레인을 형성하고 주입된 이온의 활성화와 소오스 및 드레인 영역과 채널영역의 결정화 완성를 위한 2차 열처리를 하는 경우 매우 빠른 속도로 비정질 반도체층에 대한 결정화를 이룰 수 있어 N형 박막 트랜지스터의 형성이 용이하다.
본 발명에서는 1차 열처리를 게이트 절연막 및 게이트 금속막 형성 전에 비정질 실리콘 박막 위에 게이트가 형성될 부분을 예상하고 소스 및 드레인 예정 영역에 국부적으로 니켈 등 결정화 유도금속을 형성하여 1차 열처리를 행하고 게이트 절연막 및 게이트 금속막을 형성하고 이온 주입후 2차 열처리에 의해 트랜지스터를 제작할 수도 있다.
본 발명에서는 비정질 실리콘 박막의 형성에 앞서 유리기판 상에 소스 및 드레인의 예상 영역내에 부분적으로 니켈 등 결정화 유도금속을 형성하고 이후 비정질 실리콘 박막을 그 위에 형성한다. 이후 1차 열처리를 행하고 게이트 절연막, 게 이트 금속막을 형성하고 이온주입 후 2차 열처리를 행하여 박막 트랜지스터를 제작할 수도 있다.
이하, 첨부된 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 2a 내지 2f는 본 발명의 실시예에 따른 MILC 방법을 이용한 반도체층 형성방법 및 박막 트랜지스터의 제조방법을 설명하기 위한 공정단면도를 도시한 것이다. 첨부된 도 3은 기존의 열처리 방식대로 한 차례의 열처리에 의해 형성된 N-TFT의 I-V 곡선이며 도 4는 본 발명에 의해 만들어진 N-TFT의 I-V 곡선이다.
도 2a를 참조하면, 절연기판(30) 상에 비정질 실리콘 막을 증착한 후 반도체층 형성용 마스크(도면상에는 나타내지 않음)를 이용하여 패터닝하여 비정질 실리콘 패턴(31)을 형성한다.
도 2b를 참조하면, 상기 기판상에 게이트 산화막, 게이트 전극 물질을 증착한 후 게이트 형성용 마스크(도면상에는 나타내지 않음)를 이용하여 패터닝하여 게이트 전극(33), 게이트 절연막(32)을 형성한다.
도 2c를 참조하면, 상기 기판상에 마스크(도면상에는 나타내지 않음)를 이용하여 상기 게이트 절연막(32)과, 소정의 간격을 두고 상기 비정질 실리콘 패턴(31)의 소스 및 드레인 영역의 일부를 노출시키는 감광막 패턴(34)을 형성한 후 소스 및 드레인 영역에 부분적으로 Ni 또는 Pd 등 MILC를 위한 금속막(35)을 증착한다.
도 2d를 참조하면, 상기 기판의 감광막 패턴(34)을 리프트 오프 방법으로 제거함에 의해 게이트 절연막(32)과 소정의 간격을 두고 금속막(35) 패턴을 형성하고 400 ℃ ~ 600 ℃ 온도에서 1차 MILC 열처리를 행하여 비정질 실리콘 일부를 결정화 시킨다.
도 2e를 참조하면, 고농도 불순물을 이온 주입하여 소스(31S) 및 드레인(31D) 영역을 형성한 후 2 차 MILC 열처리를 행하여 소스, 드레인 및 채널 부분의 결정화를 완성하고 도펀트를 활성화 시킨다.
도 2f를 참조하면, 층간 절연막(36)을 형성하고 콘택(contact)용 마스크(도면상에는 나타내지 않음)를 이용하여 콘택홀(37)을 형성하고 배선용 금속막을 기판전면에 증착한 후 금속 배선용 마스크를 이용하여 패터닝함에 의해 소스, 드레인 및 게이트용 금속 배선(38)을 형성한다.
도 3 및 도 4를 참조하면, 같은 시간, 같은 온도에서 열처리하였음에도 불구하고 도 3 과 같이 기존의 열처리에 의해 형성된 박막 트랜지스터의 경우 특성이 안나올 정도로 전기적 특성이 열악한 반면 본 발명의 실시예에 따라 제작된 박막 트랜지스터의 경우 도 4와 같이 적은 누설전류와 높은 온 전류를 보이는 TFT의 제작이 가능하다. 여기서 누설전류가 극히 작아진 이유는 결정화가 완벽히 이루어졌기 때문이기도 하지만 발명의 효과에서 설명된 바대로 소위 자연 LDD(lightly doped drain) 구조가 형성되었기 때문이라고도 볼 수 있다.
상기한 바와 같이 본 발명에 따르면 N형 반도체에서도 빠른 결정화를 이룰 수있어 N형 TFT를 손쉽게 제조할 수 있게 된다.
더욱이 본 발명에 의하면 P형 TFT와 동시에 N 형 TFT를 형성할 수 있어 특히 구동회로의 구성에 유리하게 된다.
본 발명의 다른 효과는 컨택을 형성한 후 니켈 등을 증착하여 MILC를 이루는 경우 콘택과 채널영역 사이의 결정화되어야 할 영역이 넓어 소스와 드레인이 N 형으로 도우핑되어 있는 N-TFT의 경우는 그 제조가 불가능하였으나 본 발명을 활용하는 경우에는 첫번째 열처리에 의해 이미 도핑되지 않은 순수 상태에서 MIC와 MILC가 이루어지므로 결정화가 진행되어야 할 비정질 반도체의 상당부분의 결정화를 확보할 수 있어 contact을 이용한 MILC TFT의 제조가 용이하게 이루어질 수 있다.
본 발명의 또 다른 효과는 별도의 마스크나 공정없이 낮은 누설전류의 구현에 반드시 필요한 소위 LDD구조를 이룰 수 있다. 결정화 후 이온주입을 하는 경우는 이온 주입후에 결정화하는 경우에 비해 전기적 활성화가 높은 온도에서 이루어진다는 것이 실험적으로 밝혀져있다. 따라서 본 발명의 또 다른 효과는 본 발명과 같이 부분적으로 결정화를 이루고 이후 이온주입을 하고나서 두번째 열처리를 행하면 이온주입전 결정화된 영역과 이온주입후 결정화 된 영역 두 가지가 소오스와 드레인 영역에 공존한다. 이온주입 전 결정화 된 부분의 저항은 이온주입 후 결정화 된 부분의 저항보다 크기때문에 이를 이용하면 LDD구조를 이룰 수 있다.
이상에서 본 발명을 특정의 바람직한 실시예를 예를 들어 도시하고 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변경과 수정이 가능할 것이다.

Claims (7)

  1. 기판 위에 비정질 실리콘 박막을 형성하는 단계와;
    상기 비정질 실리콘 박막 위에 미리 설정된 거리를 두고 비정질 실리콘의 결정화를 유도하기 위한 제1 및 제2 결정화 유도금속 패턴을 형성하는 단계와;
    상기 기판을 1차 열처리하여 제1 및 제2 결정화 유도금속 패턴 하부와 측면 일부의 비정질 실리콘 박막을 각각 MILC 방법으로 결정화시키기 위한 제1결정화 단계와;
    상기 기판에 선택적으로 불순물을 이온 주입하여 소스 및 드레인 영역을 형성하는 단계와;
    상기 기판을 2차 열처리하여 비정질 상태로 남아 있는 비정질 실리콘 박막을 MILC 방법으로 결정화시키기 위한 제2결정화 단계로 구성되는 것을 특징으로 하는 비정질 실리콘 박막의 결정화 방법.
  2. 제1항에 있어서, 상기 제1 및 제2 결정화 유도금속 패턴은 소스 및 드레인 영역의 일부에 국부적으로 형성되며,
    상기 불순물을 이온 주입하는 공정의 전에 이루어지는 1차 열처리는 적어도 소스 및 드레인 영역 사이에 위치되는 채널 영역을 남기고 부분적으로 결정화가 이루어지는 것을 특징으로 하는 비정질 반도체 박막의 결정화 방법.
  3. 제2항에 있어서, 상기 소스 및 드레인 영역은 각각 이온주입 전에 결정화된 영역과 이온주입 후 결정화된 영역으로 구성되는 LDD 구조를 포함하는 것을 특징으로 하는 비정질 반도체 박막의 결정화 방법.
  4. 절연기판 상에 비정질 실리콘 박막을 증착한 후, 이를 패터닝하여 반도체층을 형성하는 단계;
    상기 기판 위에 절연막 및 전극용 금속막을 순차적으로 형성한 후, 이들을 순차적으로 패터닝하여 게이트 전극 및 게이트 절연막을 형성하는 단계;
    상기 반도체층의 소스 영역 및 드레인 영역의 일부에 제1 및 제2 결정화 유도금속 패턴을 형성하는 단계;
    상기 제1 및 제2 결정화 유도금속 패턴을 이용한 1차 MILC 열처리에 의해 소스 및 드레인 영역의 일부를 결정화시키는 단계;
    상기 소스 및 드레인 영역에 불순물을 이온주입하는 단계; 및
    2차 MILC 열처리에 의해 소스 및 드레인 영역의 미결정화 영역과 상기 소스 및 드레인 영역 사이에 위치된 채널 영역의 결정화 및 이온 주입된 불순물을 활성화시키는 단계를 포함하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조방법.
  5. 제4항에 있어서, 상기 제1 및 제2 결정화 유도금속 패턴을 형성하는 단계는
    감광막을 기판의 전면에 형성하는 단계와;
    상기 감광막에 반도체층의 소스 및 드레인 영역의 일부를 노출시키도록 감광막 패턴을 형성하는 단계와;
    상기 기판 전면에 결정화 유도금속막을 형성하는 단계와;
    상기 감광막을 리프트 오프 방법으로 제거하여 상기 소스 및 드레인 영역의 일부와 접촉하는 결정화 유도금속 패턴을 잔류시키는 단계로 구성되는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조방법.
  6. 제4항에 있어서, 상기 결정화 유도금속 패턴은 게이트 절연막과 소정의 간격을 두고 형성되는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조방법.
  7. 제4항에 있어서, 상기 결정화 유도금속은 Ni 또는 Pd로 이루어지는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조방법.
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