KR100837883B1 - 박막 트랜지스터 형성 방법 - Google Patents
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Abstract
본 발명은 활성층과 게이트 절연막 간의 계면 특성을 향상시킬 수 있는 박막 트랜지스터 형성 방법에 관해 개시한다.
개시된 본 발명의 박막 트랜지스터 형성 방법은 절연 기판 상에 완충 산화막, 비정질 실리콘층 및 제 1실리콘 산화막을 진공상태에서 연속적으로 증착하는 단계와, 비정질 실리콘층과 제 1실리콘 산화막을 식각하여 활성층을 형성하는 단계와, 완충 산화막 상에 잔류된 제 1실리콘 산화막을 덮도록 제 2실리콘 산화막과 게이트 형성용 도전막을 차례로 형성하는 단계와, 도전막을 식각하여 게이트를 형성하는 단계와, 잔류된 제 1실리콘 산화막 및 제 2실리콘 산화막을 식각하여 게이트 절연막을 형성하는 단계와, 비정질 실리콘층에 이온 주입에 의해 각각의 엘디디영역 및 소오스/드레인영역을 형성하는 단계와, 엘디디영역 및 소오스/드레인영역을 포함한 비정질 실리콘층을 결정화시키는 단계와, 결과물을 덮으며, 소오스/드레인영역을 노출시키는 각각의 콘택홀을 가진 보호막을 형성하는 단계와, 보호막 상에 각각의 콘택홀을 덮는 제 1및 제 2금속배선을 형성하는 단계를 포함한다.
Description
도 1a 내지 도 1k는 종래 기술에 따른 탑 게이트 구조의 박막 트랜지스터 형성 방법을 설명하기 위한 공정단면도.
도 2는 통상적인 금속유도측면 결정화법을 설명하기 위한 공정 흐름도.
도 3a 내지 도 3j는 본 발명에 따른 탑 게이트 구조의 박막 트랜지스터 형성 방법을 설명하기 위한 공정단면도.
본 발명은 매트릭스형 표시장치에 관한 것으로, 보다 상세하게는 활성층과 게이트 절연막 간의 계면 특성을 향상시킬 수 있는 박막 트랜지스터 형성 방법에 관한 것이다.
저온 다결정 실리콘 제조 공정에 있어서 결정화 이전에 비정질 실리콘과 게이트 절연막의 연속 증착을 진행시키어 계면 특성을 향상시킬 수 있는 박막 트랜지스터 형성 방법에 관한 것이다.
매트릭스형 표시장치는 통상적으로 박막 트랜지스터가 배열된 박막 트랜지스터 어레이기판과 컬러필터 및 블랙 매트릭스 등이 배열된 대향기판 사이에 액정 재 료가 삽입되고, 상기 액정 재료에 선택적으로 전압이 인가된다.
도 1a 내지 도 1k는 종래 기술에 따른 박막 트랜지스터 형성 방법을 설명하기 위한 공정단면도이다.
이하에서 탑 게이트(top gate)구조의 박막 트랜지스터를 예로 하여 설명한다.
종래 기술에 따른 박막 트랜지스터 형성 방법은, 도 1a에 도시된 바와 같이, 글라스 등의 절연 기판(100) 상에 완충 산화막(102)을 증착하고 나서, 상기 완충 산화막(102) 상에 비정질 실리콘층(104)을 증착하고 패턴 식각하여, 도 1b에 도시된 바와 같이, 활성층(105)을 형성한다. 이때, 완충 산화막(102)은 절연 기판(100)으로부터의 불순물 유입을 막아주는 역할을 한다. 또한, 상기 활성층(105) 형성은 감광막을 이용한 마스킹 공정에 의해 진행된다.(미도시)
이어서, 도 1c에 도시된 바와 같이, 상기 활성층(105)을 포함한 완충 산화막(102) 상에 실리콘 산화막(106)과 게이트 형성용 도전막(108)을 차례로 증착한다.
그 다음, 도 1d에 도시된 바와 같이, 상기 게이트 형성용 도전막(108)을 패턴 식각하여 게이트(109)를 형성한다.
이 후, 도 1e에 도시된 바와 같이, 상기 실리콘 산화막(106)을 패턴 식각하여 게이트 절연막(107)을 형성한다. 이때, 게이트 절연막(107) 형성 공정 시, 통상적인 금속유도측면 결정화법(MILC:Metal Induced Lateral Crystallization)을 이용하여 게이트 가장자리 부분에서 일정 간격 옵셋(offset)영역(a1)을 형성한다. 상기 옵셋영역(a1)은 이후에 진행되는 이온주입 공정을 통해서 엘디디(Lightly Ddpoed Drain)영역(105a)을 형성할 때 필요하다.
이어서, 도 1f에 도시된 바와 같이, 상기 결과의 기판(100) 상에 이온 도핑 공정을 2회 실시하여 각각의 엘디디영역(105a) 및 소오스/드레인(source/drain)영역(105b)을 형성한다. 상기 이온 주입 공정은 높은 에너지/낮은 도핑량 주입 단계와 저에너지/높은 주입량 단계로 진행된다.
그 다음, 도 1g에 도시된 바와 같이, 상기 엘디디영역(105a) 및 소오스/드레인(105b)을 포함한 기판(100) 전면에 니켈 금속막(112)을 증착하고 나서, 상기 니켈 금속막(112)에 열처리를 실시한다. 이때, 상기 열처리는 600℃ 이하에서 진행된다.
도 2는 통상적인 금속유도측면 결정화법을 설명하기 위한 공정 흐름도이다.
상기 열처리에 의해 활성층(105)의 비정질 실리콘은, 도 2 및 도 1h에 도시된 바와 같이, 이온 도핑영역(엘디디영역(105a) 및 소오스/드레인영역(105b))과 이온이 도핑되지 않은 영역(105c)에 걸쳐 결정화가 진행되어 다결정 실리콘이 된다. 특히, 이온 도핑영역은 주입된 이온이 활성화되어 낮은 저항을 가지게 된다.
이 후, 도 1i에 도시된 바와 같이, 상기 결정화 공정이 완료된 기판(100) 전면에 보호막(120)을 증착한 후, 도 1j에 도시된 바와 같이, 상기 보호막(120)을 패턴 식각하여 소오스/드레인영역(105b)을 노출시키는 콘택홀(121)을 형성한다.
그 다음, 도 1k에 도시된 바와 같이, 상기 보호막(120) 상에 콘택홀(121)을 덮도록 투명도전막을 증착한 후, 상기 투명도전막을 식각하여 소오스/드레인영역(105b)을 노출시키는 각각의 제 1및 제2금속배선(124)(126)을 형성한다.
탑 게이트 구조의 박막 트랜지스터의 소자 특성을 좌우하는 가장 중요한 부분 중의 하나는 활성층과 게이트 절연막 간의 계면 특성이다.
그러나, 종래 기술에서는 활성층을 패터닝하고 나서, 마스크로 사용된 감광막을 제거한 후에 게이트 절연막으로 사용되는 실리콘 산화막을 증착한다. 따라서, 활성층 표면이 공기 중에 노출되기 때문에 활성층과 게이트 절연막의 계면이 오염되고, 공정의 불연속성때문에 계면에 많은 결함들이 존재한다. 이로 인해 박막 트랜지스터 소자면에서 누설 전류, 문턱 전압이 증가하고 전계이동도가 저하되었다.
또한, 종래 기술에서는 활성층으로 사용되는 비정질 실리콘층과 완충산화막 간에 연속 증착이 진행되지 않기 때문에 완충 산화막을 증착한 후, 진공을 파괴하고 다음 공정인 비정질 실리콘층을 증착하기 때문에 비정질 실리콘층과 완충 산화막 계면이 최적의 상태로 유지되기 어려운 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 활성층과 게이트 절연막을 진공 내에서 연속적으로 증착할 수 있는 박막 트랜지스터 제조 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 박막 트랜지스터 형성 방법은 절연 기판 상에 완충 산화막, 비정질 실리콘층 및 제 1실리콘 산화막을 진공상태에서 연속적으로 증착하는 단계와, 비정질 실리콘층과 제 1실리콘 산화막을 식각하여 활성층을 형성하는 단계와, 완충 산화막 상에 잔류된 제 1실리콘 산화막을 덮도록 제 2실리콘 산화막과 게이트 형성용 도전막을 차례로 형성하는 단계와, 도전막을 식각하 여 게이트를 형성하는 단계와, 잔류된 제 1실리콘 산화막 및 제 2실리콘 산화막을 식각하여 게이트 절연막을 형성하는 단계와, 비정질 실리콘층에 이온 주입에 의해 각각의 엘디디영역 및 소오스/드레인영역을 형성하는 단계와, 엘디디영역 및 소오스/드레인영역을 포함한 비정질 실리콘층을 결정화시키는 단계와, 결과물을 덮으며, 소오스/드레인영역을 노출시키는 각각의 콘택홀을 가진 보호막을 형성하는 단계와, 보호막 상에 각각의 콘택홀을 덮는 제 1및 제 2금속배선을 형성하는 단계를 포함한 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a 내지 도 3j는 본 발명에 따른 탑 게이트 구조의 박막 트랜지스터 형성 방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 탑 게이트 구조의 박막 트랜지스터 형성 방법은, 도 3a에 도시된 바와 같이, 먼저, 글라스 등의 절연 기판(200) 상에 기판으로부터의 불순물 유입을 막아주는 역할을 하는 완충 산화막(202)을 증착하고 나서, 연속적으로 상기 완충 산화막(202) 상에 비정질 실리콘층(204) 및 제 1실리콘 산화막(206)을 증착한다. 이때, 상기 증착 공정은 진공 상태의 공정 챔버(미도시) 내에서 연속 증착으로 진행된다. 또한, 상기 제1실리콘 산화막(206)은 박막 트랜지스터가 최종적으로 형성되었을 때의 게이트 절연막(216) 두께의 1/2 정도, 바람직하게는 1000Å두께로 형성한다.
상기 완충 산화막(202)과 비정질 실리콘층(204)의 연속 증착 공정 사이에 N2O 플라즈마 처리를 진행하여 완충 산화막(202)과 비정질 실리콘층(204)의 계면 특성을 향상시킨다.
이어서, 도 3b에 도시된 바와 같이, 상기 제 1실리콘 산화막(206) 및 비정질 실리콘층(204)을 패턴 식각하여 활성층(205)을 형성한다. 이때, 상기 활성층(205) 하부의 잔류된 제 1실리콘 산화막(207)은 이 후의 공정을 거쳐서 게이트 절연막(216)이 된다.
그 다음, 도 3c에 도시된 바와 같이, 상기 잔류된 제 1 실리콘 산화막(207) 및 활성층(205)을 포함한 완충 산화막(202) 상에 제 2실리콘 산화막(210)과 게이트 형성용 도전막(212)을 차례로 증착한다.
이 후, 도 3d에 도시된 바와 같이, 상기 게이트 형성용 도전막(212)을 패턴 식각하여 게이트(213)를 형성하고 나서, 상기 제 2실리콘 산화막(210) 및 잔류된 제 1실리콘 산화막(207)을 패턴 식각하여 게이트 절연막(216)을 형성한다. 이때, 게이트 절연막(216) 형성 공정 시, 통상적인 금속유도측면 결정화법을 이용하여 게이트 가장자리 부분에서 일정 간격의 옵셋영역(a2)을 남겨둔 채로 형성한다. 상기 옵셋영역(a2)은 이후에 진행되는 이온주입 공정을 통해서 엘디디영역(205a)을 형성할 때 필요하다.
이어서, 도 3e에 도시된 바와 같이, 상기 결과의 기판(200) 상에 이온 도핑 공정을 2회 실시하여 각각의 엘디디영역(205a) 및 소오스/드레인영역(205b)을 형성한다.
그 다음, 도 3f에 도시된 바와 같이, 상기 엘디디영역(205a) 및 소오스/드레인(205b)을 포함한 기판(200) 전면에 니켈 금속막(220)을 증착하고 나서, 600℃ 이하의 온도에서 상기 니켈 금속막(220)에 열처리를 실시한다.
상기 열처리에 의해, 도 3g에 도시된 바와 같이, 활성층(205)의 비정질 실리콘은 이온 도핑영역(엘디디영역 (205a) 및 소오스/드레인영역(205b))과 이온이 도핑되지 않은 영역(205c)에 걸쳐 결정화가 진행되어 다결정 실리콘이 된다
이 후, 도 3h에 도시된 바와 같이, 상기 결정화 공정이 완료된 기판(200) 전면에 보호막(222)을 증착한 후, 도 3i에 도시된 바와 같이, 상기 보호막(222)을 패턴 식각하여 소오스/드레인영역(205b)을 노출시키는 콘택홀(223)을 형성한다.
그 다음, 도 3j에 도시된 바와 같이, 상기 보호막(222) 상에 콘택홀(223)을 덮도록 ITO(Indium Tin Oxide) 등을 이용하여 투명도전막을 증착한 후, 상기 투명도전막을 패턴 식각하여 소오스/드레인영역(205b)을 노출시키는 각각의 제 1및 제 2금속배선(226)(226)을 형성한다.
이상에서와 같이, 본 발명의 방법에서는 완충 산화막과 비정질 실리콘층과 게이트 절연막을 진공상태에서 연속 증착함으로써, 완충 산화막과 비정질 실리콘층 및 비정질 실리콘층과 게이트 절연막의 계면이 최적의 상태로 유지된다.
또한, 게이트 절연막을 증착하기 이전의 세정 공정을 생략 가능하여 공정이 단순화된다.
그리고 완충 산화막과 비정질 실리콘층의 연속 증착 공정 사이에 N2O 플라즈 마 처리를 진행함으로써, 완충 산화막과 비정질 실리콘층의 계면 특성이 향상된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (1)
- 절연 기판 상에 완충 산화막, 비정질 실리콘층 및 제 1실리콘 산화막을 진공상태에서 연속적으로 증착하는 단계와,상기 비정질 실리콘층과 제 1실리콘 산화막을 식각하여 활성층을 형성하는 단계와,상기 완충 산화막 상에 상기 잔류된 제 1실리콘 산화막을 덮도록 제 2실리콘 산화막과 게이트 형성용 도전막을 차례로 형성하는 단계와,상기 도전막을 식각하여 게이트를 형성하는 단계와,상기 잔류된 제 1실리콘 산화막 및 상기 제 2실리콘 산화막을 식각하여 게이트 절연막을 형성하는 단계와,상기 비정질 실리콘층에 이온 주입에 의해 각각의 엘디디영역 및 소오스/드레인영역을 형성하는 단계와,상기 엘디디영역 및 소오스/드레인영역을 포함한 비정질 실리콘층을 결정화시키는 단계와,상기 결과물을 덮으며, 상기 소오스/드레인영역을 노출시키는 각각의 콘택홀을 가진 보호막을 형성하는 단계와,상기 보호막 상에 각각의 콘택홀을 덮는 제 1및 제 2금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 형성 방법.
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