JPH01173648A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH01173648A JPH01173648A JP32995787A JP32995787A JPH01173648A JP H01173648 A JPH01173648 A JP H01173648A JP 32995787 A JP32995787 A JP 32995787A JP 32995787 A JP32995787 A JP 32995787A JP H01173648 A JPH01173648 A JP H01173648A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多結晶シリコン膜を用いた薄膜トランジスタに
関し、特に高いＯＮ１０ Ｆ Ｆ比を実現できる薄膜ト
ランジスタの製造方法に関するものである。
関し、特に高いＯＮ１０ Ｆ Ｆ比を実現できる薄膜ト
ランジスタの製造方法に関するものである。
現在、アモルファスシリコン薄膜トランジスタをスイッ
チング素子に用いたアクティブマトリクス型液晶表示装
置の開発が盛んである。これは、アモルファスシリコン
膜が大面積ガラス基板上に低温で形成できるためばかり
でなく、この薄膜を用いたトランジスタではＯＮ電流と
ＯＦＦ電流の比を高くとれるため、アクティブマトリク
ス型液晶表示装置のコントラスト比を向上でき、かつ、
視野角依存性の低減を図れるためである。
チング素子に用いたアクティブマトリクス型液晶表示装
置の開発が盛んである。これは、アモルファスシリコン
膜が大面積ガラス基板上に低温で形成できるためばかり
でなく、この薄膜を用いたトランジスタではＯＮ電流と
ＯＦＦ電流の比を高くとれるため、アクティブマトリク
ス型液晶表示装置のコントラスト比を向上でき、かつ、
視野角依存性の低減を図れるためである。
最近、高機能々アクティブマ） ＩＪクス型液晶表示装
置の開発を狙いとして、アクティブマトリックスのスイ
ッチング素子とスイッチング素子駆動用周辺回路素子を
一体化した構成が期待されている。しかしながら、周辺
回路素子には高速動作が要求されるため、従来のアモル
ファスシリコン薄膜トランジスタでは適用できず、アモ
ルファスシリコン膜に比べてキャリアの移動度が１桁か
ら２桁以上大きい多結晶シリコン薄膜トランジスタの適
用が有望である。高歩留りでかつ経済的にアクティブマ
トリクス型液晶表示装置を実現するためには、スイッチ
ング素子とスイッチング素子駆動用周辺回路素子を多結
晶シリコン薄膜トランジスタを用いて一体形成すること
が必須である。
置の開発を狙いとして、アクティブマトリックスのスイ
ッチング素子とスイッチング素子駆動用周辺回路素子を
一体化した構成が期待されている。しかしながら、周辺
回路素子には高速動作が要求されるため、従来のアモル
ファスシリコン薄膜トランジスタでは適用できず、アモ
ルファスシリコン膜に比べてキャリアの移動度が１桁か
ら２桁以上大きい多結晶シリコン薄膜トランジスタの適
用が有望である。高歩留りでかつ経済的にアクティブマ
トリクス型液晶表示装置を実現するためには、スイッチ
ング素子とスイッチング素子駆動用周辺回路素子を多結
晶シリコン薄膜トランジスタを用いて一体形成すること
が必須である。
このようなアクティブマトリクス型液晶表示装置では、
スイッチング素子には高い０Ｎ１０ＦＦ比を有する薄膜
トランジスタが要求され、一方、周辺回路素子には高速
に動作する薄膜トランジスタが要求される。し２かし７
ながら、多結晶シリコン薄膜トランジスタでは、ＯＦＦ
電流を低減できないため、高いＯＮ１０ Ｆ Ｆ比が得
られないという問題があった。例えば、ｎ ・−Ｃｈ
）ランジスタを用いたアクティブマトリクスでは、薄膜
トランジスタのゲート電極には、例えば、−１０Ｖから
２０Ｖの電圧が印加される。ＯＦＦ電流はゲート電極に
Ｏｖから一１０Ｖまでの範囲で負電圧を印加した場合に
流れる電流である。この負電圧を印加した場合、電圧の
増加とともに電流が増加する現現象が生じている。した
がって、スイッチング素子とスイッチング素子駆動用周
辺回路素子を一体化したアクティブマトリクス型液晶表
示装置の開発では、ＯＦＦ電流の少ない多結晶シリコン
薄膜トランジスタが要望されている。
スイッチング素子には高い０Ｎ１０ＦＦ比を有する薄膜
トランジスタが要求され、一方、周辺回路素子には高速
に動作する薄膜トランジスタが要求される。し２かし７
ながら、多結晶シリコン薄膜トランジスタでは、ＯＦＦ
電流を低減できないため、高いＯＮ１０ Ｆ Ｆ比が得
られないという問題があった。例えば、ｎ ・−Ｃｈ
）ランジスタを用いたアクティブマトリクスでは、薄膜
トランジスタのゲート電極には、例えば、−１０Ｖから
２０Ｖの電圧が印加される。ＯＦＦ電流はゲート電極に
Ｏｖから一１０Ｖまでの範囲で負電圧を印加した場合に
流れる電流である。この負電圧を印加した場合、電圧の
増加とともに電流が増加する現現象が生じている。した
がって、スイッチング素子とスイッチング素子駆動用周
辺回路素子を一体化したアクティブマトリクス型液晶表
示装置の開発では、ＯＦＦ電流の少ない多結晶シリコン
薄膜トランジスタが要望されている。
以下、従来の多結晶シリコン薄膜トランジスタの構造を
用いて、ＯＦＦ電流の発生要因を説明する。
用いて、ＯＦＦ電流の発生要因を説明する。
第２図（ａ）は従来から広く用いられている多結晶シリ
コン薄膜トランジスタの断面構造である。ガラス基板２
０上に多結晶シリコン膜２１．ゲート絶Ｒ膜２２．ゲー
ト電極２３が形成され、このゲート電極２３に対して多
結晶シリコン膜２１内部にソース電極２４．ドレイン電
極２５がセルファライン的に形成され、層間絶縁膜２６
を介してＡｔ配線２７が形成されている。
コン薄膜トランジスタの断面構造である。ガラス基板２
０上に多結晶シリコン膜２１．ゲート絶Ｒ膜２２．ゲー
ト電極２３が形成され、このゲート電極２３に対して多
結晶シリコン膜２１内部にソース電極２４．ドレイン電
極２５がセルファライン的に形成され、層間絶縁膜２６
を介してＡｔ配線２７が形成されている。
第２図（ｂ）は第２図（ａ）で示した断面構造を９０度
回転した図で、層間絶縁膜２６．Ａｔ配線２７を除いて
描いた断面構造であり、ガラス基板２０上の一部に多結
晶シリコン膜２１が形成されていて、この多結晶シリコ
ン膜２１はその上部の他に側面にもゲート絶縁膜２２お
よびゲート電極２３が形成されでいる。
回転した図で、層間絶縁膜２６．Ａｔ配線２７を除いて
描いた断面構造であり、ガラス基板２０上の一部に多結
晶シリコン膜２１が形成されていて、この多結晶シリコ
ン膜２１はその上部の他に側面にもゲート絶縁膜２２お
よびゲート電極２３が形成されでいる。
しかし、このような従来の構造では、多結晶シリコン膜
２１がカラス基板２０上の一部にのみ形成されているた
め、ゲート絶縁膜２２およびゲート電格２３が多結晶シ
リコン膜２１の上部だけではなく、側面ＶＣも堆積され
ることになる。一方、多結ｔシリコン、嘆２１の側面に
は、その多結晶シリコン腰の加工の際に生じた欠陥が当
該多結晶シリコン漠２１の上部に比−１、多数存在する
。このため、多結晶ソリコン。嘆２１の側面におけるソ
ースおよびドレイン令自域としてのソース・ドレイン電
極２４．２５とチャネル領域との間には、電気的障壁が
形成されすらい。例えば、ソース魯ドレイン電極２４
＊ ２５をｎ型とし、ゲート電極２３に負の電圧を印加
した場合、多結晶シリコン膜２１の上部だけではなく多
結晶シリコン膜２１の側面にせ正の電荷であるホールが
誘起される。多結晶シリコン膜２１の上部では電気的障
壁が形成されているためホールの流れを阻止できるが、
多結晶シリコン膜２１の側面では、電気的障壁が不完全
なためホールを阻止できない。このため、負電圧の増加
にともなってＯＦＦ電流が増加することになる。
２１がカラス基板２０上の一部にのみ形成されているた
め、ゲート絶縁膜２２およびゲート電格２３が多結晶シ
リコン膜２１の上部だけではなく、側面ＶＣも堆積され
ることになる。一方、多結ｔシリコン、嘆２１の側面に
は、その多結晶シリコン腰の加工の際に生じた欠陥が当
該多結晶シリコン漠２１の上部に比−１、多数存在する
。このため、多結晶ソリコン。嘆２１の側面におけるソ
ースおよびドレイン令自域としてのソース・ドレイン電
極２４．２５とチャネル領域との間には、電気的障壁が
形成されすらい。例えば、ソース魯ドレイン電極２４
＊ ２５をｎ型とし、ゲート電極２３に負の電圧を印加
した場合、多結晶シリコン膜２１の上部だけではなく多
結晶シリコン膜２１の側面にせ正の電荷であるホールが
誘起される。多結晶シリコン膜２１の上部では電気的障
壁が形成されているためホールの流れを阻止できるが、
多結晶シリコン膜２１の側面では、電気的障壁が不完全
なためホールを阻止できない。このため、負電圧の増加
にともなってＯＦＦ電流が増加することになる。
すなわち、ＯＦＦ電流の低減を図る薄膜トランジスタを
製造する九めには、多結晶シリコン膜の側面に電荷を誘
起させない薄膜トランジスタの構造を実現することが重
要となる。
製造する九めには、多結晶シリコン膜の側面に電荷を誘
起させない薄膜トランジスタの構造を実現することが重
要となる。
本発明は、以上の点に鑑み、このような問題を解決すべ
くなされたもので、その目的は、ＯＦＦ電流が少ない多
結晶シリコン薄膜トランジスタの製造方法を提供するこ
とにある。
くなされたもので、その目的は、ＯＦＦ電流が少ない多
結晶シリコン薄膜トランジスタの製造方法を提供するこ
とにある。
本発明は、透明基板上の一部に形成された多結晶シリコ
ン膜を能動領域とする薄膜トランジスタの製造方法にお
いて、前記透明基板上にシリコン膜を堆積し、該シリコ
ン膜に所定のイオンを注入して不透明化したのち、この
不透明化されたシリコン膜をパターニングして薄膜トラ
ンジスタの能動領域を形成する工程と、前記透明基板上
の全面に透光性の絶縁膜を前記シリコン膜の膜厚以上に
堆積する工程と、前記絶縁膜上にネガ型レジストを塗布
し、前記透明基板側から光を照射して、前記能動領域を
除く前記ネガ型レジストを露光し、現像によって該能動
領域上のみネガ型レジストを残す工程と、該ネガ型レジ
ストをマスクとして前記絶縁膜をエツチング除去するこ
とにより、露光し念透明基板上のみに絶縁膜を埋め込む
工程とを備え、前記能動領域をアニールすることにより
多結晶シリコン膜とすることを特徴とするものである。
ン膜を能動領域とする薄膜トランジスタの製造方法にお
いて、前記透明基板上にシリコン膜を堆積し、該シリコ
ン膜に所定のイオンを注入して不透明化したのち、この
不透明化されたシリコン膜をパターニングして薄膜トラ
ンジスタの能動領域を形成する工程と、前記透明基板上
の全面に透光性の絶縁膜を前記シリコン膜の膜厚以上に
堆積する工程と、前記絶縁膜上にネガ型レジストを塗布
し、前記透明基板側から光を照射して、前記能動領域を
除く前記ネガ型レジストを露光し、現像によって該能動
領域上のみネガ型レジストを残す工程と、該ネガ型レジ
ストをマスクとして前記絶縁膜をエツチング除去するこ
とにより、露光し念透明基板上のみに絶縁膜を埋め込む
工程とを備え、前記能動領域をアニールすることにより
多結晶シリコン膜とすることを特徴とするものである。
したがって、本発明においては、薄膜トランジスタの能
動領域となる多結晶シリコン膜以外の領域が絶縁膜で埋
め込まれることにより、そのシリコン膜の上部のみにゲ
ート絶縁膜、ゲート電極が形成されることになるので、
ゲート電極に印加した負電圧によって多結晶シリコン膜
の側壁部に電荷が誘起されることはなくなる。
動領域となる多結晶シリコン膜以外の領域が絶縁膜で埋
め込まれることにより、そのシリコン膜の上部のみにゲ
ート絶縁膜、ゲート電極が形成されることになるので、
ゲート電極に印加した負電圧によって多結晶シリコン膜
の側壁部に電荷が誘起されることはなくなる。
以下、本発明を図面に示す実施例に基づいて詳細に説明
する。
する。
第１図は本発明による薄膜トランジスタの製造方法の一
実施例を示す工程断面図である。
実施例を示す工程断面図である。
まず、第１図（＆）に示すように、透明なガラス基板１
０上に微結晶シリコン膜１１を例えば、プラズマＣｖＤ
法によって、基板温度２００℃で２００ ｎｒｎ厚で形
成する。そして、この微結晶シリコン膜１１に例オば８
１イオンを注入して非晶質化することにより、この処理
によつ−Ｃ微結晶ンシリコン膜１は不透明になる。しか
る後、・二の不透明の微結晶シリコン膜１１をパター−
−／グ・て薄膜トランジスタの能動領域を形成する。次
に、第１図（ｂ）に示すように、透光性の絶縁Ｍ１２失
して５ｌｏｚ 喚を２００ｎｍ厚で堆積する。次いで、
第１図（ｃ）に示すように、例えばＲＤ２００ＯＮ（日
立化成製）からなるネガ型レジスト１３を１μｍ塗布し
、ガラス基板１０の背面から紫外光３１を照射すると、
ガラス基板１０および５ｉ０２膜１２は共に透光性であ
り、一方、Ｓｌイオンの注入処理により不透明になって
いる微結晶シリコン膜１１は、紫外光３１をより吸収し
やすいため、微結晶シリコン膜１１がマスクとなって、
微結晶シ、リコン１１１１以外の領域のネガ型レジスト
１３が露光される。
０上に微結晶シリコン膜１１を例えば、プラズマＣｖＤ
法によって、基板温度２００℃で２００ ｎｒｎ厚で形
成する。そして、この微結晶シリコン膜１１に例オば８
１イオンを注入して非晶質化することにより、この処理
によつ−Ｃ微結晶ンシリコン膜１は不透明になる。しか
る後、・二の不透明の微結晶シリコン膜１１をパター−
−／グ・て薄膜トランジスタの能動領域を形成する。次
に、第１図（ｂ）に示すように、透光性の絶縁Ｍ１２失
して５ｌｏｚ 喚を２００ｎｍ厚で堆積する。次いで、
第１図（ｃ）に示すように、例えばＲＤ２００ＯＮ（日
立化成製）からなるネガ型レジスト１３を１μｍ塗布し
、ガラス基板１０の背面から紫外光３１を照射すると、
ガラス基板１０および５ｉ０２膜１２は共に透光性であ
り、一方、Ｓｌイオンの注入処理により不透明になって
いる微結晶シリコン膜１１は、紫外光３１をより吸収し
やすいため、微結晶シリコン膜１１がマスクとなって、
微結晶シ、リコン１１１１以外の領域のネガ型レジスト
１３が露光される。
次に、第１図（ｄ）に示すように、前記ネガ型レジスト
１３を現像して不透明化された微結晶シリコン＠１１の
バタンと同一形状のネガ型レジスト１３を除去したのち
、模ったネガ型レジスト１３をマスクとして５ｉＯｚ膜
１２をエツチングして除去することにより、露光し、た
ガラス基板１０上のみに５１０２膜１２を埋め込む。そ
して、例えば６００℃、３０時間の熱処理（アニール）
をして、非晶質化した微結晶シリコン膜１１を多結晶化
することにより、ガラス基板１０十に形成された薄膜ト
ランジスタの能動領域となる多結晶シリコン膜１１＆が
５ｌ（ｈ膜からなる絶縁膜１２で埋め込まれた構造を実
現する。次いで、前記ネガ型レジスト１３の除去後、第
１図（・）に示すように、ゲート絶縁膜１４として５ｌ
ｏｚ膜を堆積する６（′の後、第１図（ｆ）に示すよう
に、ゲート電極１５ 、Ｊｒ １７てＭ、膜を形成し、
このＭＯ膜をマスク現して例えばＰ（リン）イオンをセ
ルファライン的に注入するとともに、層間絶縁膜１８と
してＳｉＯ２膜を堆積し六のち、６００℃でＰイオンを
活性化して多結晶シリコン膜１１ｍ内部にソース、ドレ
イン領域とし、てのソース電極１６．ドレイン′１！極
１７を形成する１、（７かる後、コンタクトホールを開
口し、Ａｔ膜を堆積してソースおよびドレ・インｍ極１
６，１７．ヒにＡｔ配線１９を形成するとと（でよｉ）
、第１図（ｆ）に示す構造の多結晶シリコン薄膜トラン
ジスタを完成する。なお、第１図（ｇ）は、第１図（ｆ
）の構造を９０変回転した図であり、ゲート１縁模１４
．ゲ−Ｈ電極１５が多結晶シリコン喚１１龜の側面に堆
積していないことを示すものである。
１３を現像して不透明化された微結晶シリコン＠１１の
バタンと同一形状のネガ型レジスト１３を除去したのち
、模ったネガ型レジスト１３をマスクとして５ｉＯｚ膜
１２をエツチングして除去することにより、露光し、た
ガラス基板１０上のみに５１０２膜１２を埋め込む。そ
して、例えば６００℃、３０時間の熱処理（アニール）
をして、非晶質化した微結晶シリコン膜１１を多結晶化
することにより、ガラス基板１０十に形成された薄膜ト
ランジスタの能動領域となる多結晶シリコン膜１１＆が
５ｌ（ｈ膜からなる絶縁膜１２で埋め込まれた構造を実
現する。次いで、前記ネガ型レジスト１３の除去後、第
１図（・）に示すように、ゲート絶縁膜１４として５ｌ
ｏｚ膜を堆積する６（′の後、第１図（ｆ）に示すよう
に、ゲート電極１５ 、Ｊｒ １７てＭ、膜を形成し、
このＭＯ膜をマスク現して例えばＰ（リン）イオンをセ
ルファライン的に注入するとともに、層間絶縁膜１８と
してＳｉＯ２膜を堆積し六のち、６００℃でＰイオンを
活性化して多結晶シリコン膜１１ｍ内部にソース、ドレ
イン領域とし、てのソース電極１６．ドレイン′１！極
１７を形成する１、（７かる後、コンタクトホールを開
口し、Ａｔ膜を堆積してソースおよびドレ・インｍ極１
６，１７．ヒにＡｔ配線１９を形成するとと（でよｉ）
、第１図（ｆ）に示す構造の多結晶シリコン薄膜トラン
ジスタを完成する。なお、第１図（ｇ）は、第１図（ｆ
）の構造を９０変回転した図であり、ゲート１縁模１４
．ゲ−Ｈ電極１５が多結晶シリコン喚１１龜の側面に堆
積していないことを示すものである。
このように、本発明の実施例によれば、薄膜トランジス
タの能動領域となる多結晶シリコン膜１１ｍ以外の透明
なガラス基板１０上が絶縁膜１２で覆われているため、
ゲート絶縁膜１４．ゲート電極１５が多結晶シリコン膜
１１ｍの上部のみに形成されることから、ゲート電極１
５に印加した負電圧によって多結晶シリコン膜１１ｍの
側壁部に電荷が誘起されることはない。この結果、ＯＦ
Ｆ電流の小さい特性を得ることが可能になる。
タの能動領域となる多結晶シリコン膜１１ｍ以外の透明
なガラス基板１０上が絶縁膜１２で覆われているため、
ゲート絶縁膜１４．ゲート電極１５が多結晶シリコン膜
１１ｍの上部のみに形成されることから、ゲート電極１
５に印加した負電圧によって多結晶シリコン膜１１ｍの
側壁部に電荷が誘起されることはない。この結果、ＯＦ
Ｆ電流の小さい特性を得ることが可能になる。
なお、上記実施例では、多結晶シリコン膜を不透明化す
る際にＳｔイオンの注入による方法のみについて説明し
たが、これに限ることなく、Ａｒイオン、Ｋｒイオンの
注入によっても同様に実施でき、また、これらのイオン
の組合せによっても同様に実施できることは言うまでも
ない。
る際にＳｔイオンの注入による方法のみについて説明し
たが、これに限ることなく、Ａｒイオン、Ｋｒイオンの
注入によっても同様に実施でき、また、これらのイオン
の組合せによっても同様に実施できることは言うまでも
ない。
また、上記実施例では、シリコン膜として微結晶シリコ
ン膜についてのみ説明したが、これに限ることはなく、
アモルファスシリコン膜、多結晶シリコン膜を用いても
同様に実施できることは言うまでもない。
ン膜についてのみ説明したが、これに限ることはなく、
アモルファスシリコン膜、多結晶シリコン膜を用いても
同様に実施できることは言うまでもない。
また、上記実施例では、ネガレジストについてのみ説明
したが、ネガ型感光性ポリミド、例えば東し製の７オト
ニースを用いても同様に実施できる。
したが、ネガ型感光性ポリミド、例えば東し製の７オト
ニースを用いても同様に実施できる。
以上説明したように、本発明によれば、高いＯＮ１０
Ｆ Ｆ比をもつ多結晶シリコン薄膜トランジスタを容易
に製造できるため、スイッチング素子とスイッチング素
子駆動用周辺回路素子を一体形成し念アクティブマトリ
クス型液晶表示装置を実現することができ、実用上の効
果は頗る大である。
Ｆ Ｆ比をもつ多結晶シリコン薄膜トランジスタを容易
に製造できるため、スイッチング素子とスイッチング素
子駆動用周辺回路素子を一体形成し念アクティブマトリ
クス型液晶表示装置を実現することができ、実用上の効
果は頗る大である。
第１図（−）ないしくｆ）は本発明の製造方法の一実施
例を説明するための工程断面図、第１図（ｇ）は同図（
ｆ）を９０度回転した説明図、第２図（−）は従来の薄
膜トランジスタの構造を説明する断面図、第２図（ｂ）
は同図（＆）を９０度回転した説明図である。 １０・・・・ガラス基板、１１・拳・・微結晶シリコン
膜、１１ａ・・・・多結晶シリコン膜、１２・・・・絶
縁膜、１３・・・−ネガ型レジスト、１４・１１−・ゲ
ート絶縁膜、１５−・・・ゲート電極、１６・・・・ソ
ース電極、１７・＠−・ドレイン電極、１８・・・φ層
間絶縁膜、１９・・・・Ａｔ配線、３１・・・・紫外光
。 特許出願人 日本電信電話株式会社 代 理 人 山 川 政 樹（ほか１名）第１図
例を説明するための工程断面図、第１図（ｇ）は同図（
ｆ）を９０度回転した説明図、第２図（−）は従来の薄
膜トランジスタの構造を説明する断面図、第２図（ｂ）
は同図（＆）を９０度回転した説明図である。 １０・・・・ガラス基板、１１・拳・・微結晶シリコン
膜、１１ａ・・・・多結晶シリコン膜、１２・・・・絶
縁膜、１３・・・−ネガ型レジスト、１４・１１−・ゲ
ート絶縁膜、１５−・・・ゲート電極、１６・・・・ソ
ース電極、１７・＠−・ドレイン電極、１８・・・φ層
間絶縁膜、１９・・・・Ａｔ配線、３１・・・・紫外光
。 特許出願人 日本電信電話株式会社 代 理 人 山 川 政 樹（ほか１名）第１図
Claims (1)
- 透明基板上の一部に形成された多結晶シリコン膜を能
動領域とする薄膜トランジスタの製造方法において、前
記透明基板上にシリコン膜を堆積し、該シリコン膜に所
定のイオンを注入して不透明化したのち、この不透明化
されたシリコン膜をパターニングして薄膜トランジスタ
の能動領域を形成する工程と、前記透明基板上の全面に
透光性の絶縁膜を前記シリコン膜の膜厚以上に堆積する
工程と、前記絶縁膜上にネガ型レジストを塗布し、前記
透明基板側から光を照射して、前記能動領域を除く前記
ネガ型レジストを露光し、現像によつて該能動領域上の
みネガ型レジストを残す工程と、該ネガ型レジストをマ
スクとして前記絶縁膜をエッチング除去することにより
、露光した透明基板上のみに絶縁膜を埋め込む工程とを
備え、前記能動領域をアニールすることにより多結晶シ
リコン膜とすることを特徴とする薄膜トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32995787A JPH01173648A (ja) | 1987-12-28 | 1987-12-28 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32995787A JPH01173648A (ja) | 1987-12-28 | 1987-12-28 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01173648A true JPH01173648A (ja) | 1989-07-10 |
Family
ID=18227156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32995787A Pending JPH01173648A (ja) | 1987-12-28 | 1987-12-28 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01173648A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06132304A (ja) * | 1992-03-03 | 1994-05-13 | Semiconductor Energy Lab Co Ltd | 半導体装置作製方法 |
| JP2005223304A (ja) * | 2004-01-06 | 2005-08-18 | Oki Electric Ind Co Ltd | 半導体ウエハとその製造方法 |
| KR20170101978A (ko) * | 2014-12-31 | 2017-09-06 | 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 | Ltps tft 픽셀 유닛 및 그 제조 방법 |
-
1987
- 1987-12-28 JP JP32995787A patent/JPH01173648A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06132304A (ja) * | 1992-03-03 | 1994-05-13 | Semiconductor Energy Lab Co Ltd | 半導体装置作製方法 |
| JP2005223304A (ja) * | 2004-01-06 | 2005-08-18 | Oki Electric Ind Co Ltd | 半導体ウエハとその製造方法 |
| JP4714423B2 (ja) * | 2004-01-06 | 2011-06-29 | Ｏｋｉセミコンダクタ株式会社 | 半導体ウエハとその製造方法 |
| KR20170101978A (ko) * | 2014-12-31 | 2017-09-06 | 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 | Ltps tft 픽셀 유닛 및 그 제조 방법 |
| JP2018503981A (ja) * | 2014-12-31 | 2018-02-08 | 深▲セン▼市華星光電技術有限公司 | Ｌｔｐｓ ｔｆｔ画素ユニット及びその製造方法 |
| GB2548732B (en) * | 2014-12-31 | 2020-09-23 | Shenzhen China Star Optoelect | LTPS TFT pixel unit and manufacture method therefor |
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