JPH07142737A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH07142737A JPH07142737A JP5289441A JP28944193A JPH07142737A JP H07142737 A JPH07142737 A JP H07142737A JP 5289441 A JP5289441 A JP 5289441A JP 28944193 A JP28944193 A JP 28944193A JP H07142737 A JPH07142737 A JP H07142737A
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- layer
- electrode
- film transistor
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Abstract
(57)【要約】
【目的】 フォトレジストの露光時間を短縮して、自己
整合型ＴＦＴの生産性を向上させる。 【構成】 絶縁性基板１上に、ゲート電極２、ゲート絶
縁膜３、半導体層４、コンタクト層用のドーピング層
５、およびソース・ドレイン電極用の透明導電膜６を積
層し、その上にフォトレジストを塗布する。次に、基板
１のフォトレジスト側およびフォトレジストと反対側か
ら同時にまたは別々に光を照射してフォトレジストを露
光して、ゲート電極２と自己整合されたレジストパター
ン７を形成する。この際、基板のフォトレジスト側から
の露光量は、フォトレジストが感光しない光量にしてお
く。その後、ドーピング層５および透明導電膜６のレジ
ストパターン７で覆われていない部分を除去し、コンタ
クト層５ａ、５ｂ、ソース電極６ａおよびドレイン電極
６ｂを形成する。
整合型ＴＦＴの生産性を向上させる。 【構成】 絶縁性基板１上に、ゲート電極２、ゲート絶
縁膜３、半導体層４、コンタクト層用のドーピング層
５、およびソース・ドレイン電極用の透明導電膜６を積
層し、その上にフォトレジストを塗布する。次に、基板
１のフォトレジスト側およびフォトレジストと反対側か
ら同時にまたは別々に光を照射してフォトレジストを露
光して、ゲート電極２と自己整合されたレジストパター
ン７を形成する。この際、基板のフォトレジスト側から
の露光量は、フォトレジストが感光しない光量にしてお
く。その後、ドーピング層５および透明導電膜６のレジ
ストパターン７で覆われていない部分を除去し、コンタ
クト層５ａ、５ｂ、ソース電極６ａおよびドレイン電極
６ｂを形成する。
Description
【０００１】
【産業上の利用分野】本発明は、例えばマトリクス液晶
表示装置のスイッチング素子等に用いられる薄膜トラン
ジスタの製造方法に関する。
表示装置のスイッチング素子等に用いられる薄膜トラン
ジスタの製造方法に関する。
【０００２】
【従来の技術】上述のマトリクス液晶表示装置において
は、マトリクス状に配列された表示絵素を選択して光学
変調することにより、画面上に表示パターンを形成する
構成となっている。かかる表示を行う際に表示絵素を選
択するスイッチング素子として、薄膜トランジスタ（Ｔ
ＦＴ）が広く用いられている。
は、マトリクス状に配列された表示絵素を選択して光学
変調することにより、画面上に表示パターンを形成する
構成となっている。かかる表示を行う際に表示絵素を選
択するスイッチング素子として、薄膜トランジスタ（Ｔ
ＦＴ）が広く用いられている。
【０００３】図５（ｃ）は、上記ＴＦＴの一例を示す断
面図である。このＴＦＴは自己整合型のものであり、絶
縁性基板５１上にゲート電極５２が形成され、ゲート電
極５２の上を覆って基板５１のほぼ全面にゲート絶縁膜
５３が形成されている。ゲート絶縁膜５３の上には、ゲ
ート電極５２の上方部分に半導体層５４が形成され、半
導体層５４の上には分断された状態でコンタクト層５５
ａ、５５ｂが形成されており、コンタクト層５５ａの上
にはソース電極５６ａが形成され、コンタクト層５５ｂ
の上にはドレイン電極５６ｂが形成されている。
面図である。このＴＦＴは自己整合型のものであり、絶
縁性基板５１上にゲート電極５２が形成され、ゲート電
極５２の上を覆って基板５１のほぼ全面にゲート絶縁膜
５３が形成されている。ゲート絶縁膜５３の上には、ゲ
ート電極５２の上方部分に半導体層５４が形成され、半
導体層５４の上には分断された状態でコンタクト層５５
ａ、５５ｂが形成されており、コンタクト層５５ａの上
にはソース電極５６ａが形成され、コンタクト層５５ｂ
の上にはドレイン電極５６ｂが形成されている。
【０００４】次に、この自己整合型ＴＦＴの製造方法に
つき説明する。まず、図５（ａ）に示すように、透明な
絶縁性基板５１上にタンタル等からなるゲート電極５２
を形成し、その上に窒化シリコン等からなる透明なゲー
ト絶縁膜５３を形成する。次に、アモルファスシリコン
などからなる半導体層５４およびドーピング層５５を積
層し、所望の形状に加工する。
つき説明する。まず、図５（ａ）に示すように、透明な
絶縁性基板５１上にタンタル等からなるゲート電極５２
を形成し、その上に窒化シリコン等からなる透明なゲー
ト絶縁膜５３を形成する。次に、アモルファスシリコン
などからなる半導体層５４およびドーピング層５５を積
層し、所望の形状に加工する。
【０００５】次に、図５（ｂ）に示すように、ドーピン
グ層５５の上に、ソース電極およびドレイン電極形成用
の透明導電膜５６を積層する。
グ層５５の上に、ソース電極およびドレイン電極形成用
の透明導電膜５６を積層する。
【０００６】次に、その上にネガ型フォトレジストを塗
布し、ゲート電極５２をマスクとして基板裏面から露光
する。一般に、半導体層５４の厚みは１００ｎｍ〜２０
０ｎｍであるので、充分な露光を行うためには、１〜数
時間の露光が必要である。この際、露光条件を調整して
光を散乱させることにより、露光部をゲート電極５２の
端部から１〜３μｍ内側までにすることができる。露光
されたフォトレジストを現像エッチングすることによ
り、ゲート電極５２と反転形状に自己整合されたレジス
トパターン５７が形成される。
布し、ゲート電極５２をマスクとして基板裏面から露光
する。一般に、半導体層５４の厚みは１００ｎｍ〜２０
０ｎｍであるので、充分な露光を行うためには、１〜数
時間の露光が必要である。この際、露光条件を調整して
光を散乱させることにより、露光部をゲート電極５２の
端部から１〜３μｍ内側までにすることができる。露光
されたフォトレジストを現像エッチングすることによ
り、ゲート電極５２と反転形状に自己整合されたレジス
トパターン５７が形成される。
【０００７】その後、図５（ｃ）に示すように、レジス
トパターン５７を利用してドーピング層５５および透明
導電膜５６の不要部分を除去し、ゲート電極５２と自己
整合されたコンタクト層５５ａ、５５ｂおよびソース電
極５６ａ、ドレイン電極５６ｂを形成する。
トパターン５７を利用してドーピング層５５および透明
導電膜５６の不要部分を除去し、ゲート電極５２と自己
整合されたコンタクト層５５ａ、５５ｂおよびソース電
極５６ａ、ドレイン電極５６ｂを形成する。
【０００８】
【発明が解決しようとする課題】しかし、従来の製造方
法では、上述したように半導体層５４が厚いために、ゲ
ート電極に自己整合されたレジストパターン５７を形成
する際に、露光時間が長時間になり、生産性が悪いとい
う問題があった。
法では、上述したように半導体層５４が厚いために、ゲ
ート電極に自己整合されたレジストパターン５７を形成
する際に、露光時間が長時間になり、生産性が悪いとい
う問題があった。
【０００９】本発明は、このような従来技術の課題を解
決すべくなされたものであり、フォトレジストの露光時
間を短縮して生産性を向上させることができる自己整合
型の薄膜トランジスタの製造方法を提供することを目的
とする。
決すべくなされたものであり、フォトレジストの露光時
間を短縮して生産性を向上させることができる自己整合
型の薄膜トランジスタの製造方法を提供することを目的
とする。
【００１０】
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、透明絶縁性基板上に形成されたゲート
電極の上に、間にゲート絶縁膜を介して半導体層が形成
され、該半導体層の上で分断された状態で一対のコンタ
クト層が形成されると共に、一方のコンタクト層の上に
ソース電極が、他方のコンタクト層の上にドレイン電極
が形成されている自己整合型の薄膜トランジスタの製造
方法において、該透明絶縁性基板上に、該ゲート電極、
該ゲート絶縁膜、該半導体層、該コンタクト層用のドー
ピング層および該ソース・ドレイン電極用の透明導電膜
を形成する工程と、該透明導電膜上にフォトレジストを
塗布し、基板の両側から相互に時間をずらして又は同時
に該フォトレジストに露光し、該ゲート電極と自己整合
されたレジストパターンを形成する工程と、該ドーピン
グ層および該透明導電膜における該レジストパターンに
て覆われていない部分を除去し、該一対のコンタクト層
と、該ソース電極および該ドレイン電極とを形成する工
程と、を含むので、そのことにより上記目的が達成され
る。
タの製造方法は、透明絶縁性基板上に形成されたゲート
電極の上に、間にゲート絶縁膜を介して半導体層が形成
され、該半導体層の上で分断された状態で一対のコンタ
クト層が形成されると共に、一方のコンタクト層の上に
ソース電極が、他方のコンタクト層の上にドレイン電極
が形成されている自己整合型の薄膜トランジスタの製造
方法において、該透明絶縁性基板上に、該ゲート電極、
該ゲート絶縁膜、該半導体層、該コンタクト層用のドー
ピング層および該ソース・ドレイン電極用の透明導電膜
を形成する工程と、該透明導電膜上にフォトレジストを
塗布し、基板の両側から相互に時間をずらして又は同時
に該フォトレジストに露光し、該ゲート電極と自己整合
されたレジストパターンを形成する工程と、該ドーピン
グ層および該透明導電膜における該レジストパターンに
て覆われていない部分を除去し、該一対のコンタクト層
と、該ソース電極および該ドレイン電極とを形成する工
程と、を含むので、そのことにより上記目的が達成され
る。
【００１１】また、本発明の薄膜トランジスタの製造方
法は、透明絶縁性基板上に形成されたゲート電極の上
に、間にゲート絶縁膜を介して半導体層およびチャネル
保護絶縁膜が該基板側からこの順に形成され、該チャネ
ル保護絶縁膜の上で分断された状態で一対のコンタクト
層が形成されると共に、一方のコンタクト層の上にソー
ス電極が、他方のコンタクト層の上にドレイン電極が形
成されている自己整合型の薄膜トランジスタの製造方法
において、該透明絶縁性基板上に、該ゲート電極、該ゲ
ート絶縁膜、該半導体層、該チャネル保護絶縁膜、該コ
ンタクト層用のドーピング層および該ソース・ドレイン
電極用の透明導電膜を形成する工程と、該透明導電膜上
にフォトレジストを塗布し、基板の両側から相互に時間
をずらして又は同時に該フォトレジストに露光し、該ゲ
ート電極と自己整合されたレジストパターンを形成する
工程と、該ドーピング層および該透明導電膜における該
レジストパターンにて覆われていない部分を除去し、該
一対のコンタクト層と、該ソース電極および該ドレイン
電極とを形成する工程と、を含むので、そのことにより
上記目的が達成される。
法は、透明絶縁性基板上に形成されたゲート電極の上
に、間にゲート絶縁膜を介して半導体層およびチャネル
保護絶縁膜が該基板側からこの順に形成され、該チャネ
ル保護絶縁膜の上で分断された状態で一対のコンタクト
層が形成されると共に、一方のコンタクト層の上にソー
ス電極が、他方のコンタクト層の上にドレイン電極が形
成されている自己整合型の薄膜トランジスタの製造方法
において、該透明絶縁性基板上に、該ゲート電極、該ゲ
ート絶縁膜、該半導体層、該チャネル保護絶縁膜、該コ
ンタクト層用のドーピング層および該ソース・ドレイン
電極用の透明導電膜を形成する工程と、該透明導電膜上
にフォトレジストを塗布し、基板の両側から相互に時間
をずらして又は同時に該フォトレジストに露光し、該ゲ
ート電極と自己整合されたレジストパターンを形成する
工程と、該ドーピング層および該透明導電膜における該
レジストパターンにて覆われていない部分を除去し、該
一対のコンタクト層と、該ソース電極および該ドレイン
電極とを形成する工程と、を含むので、そのことにより
上記目的が達成される。
【００１２】上記薄膜トランジスタの製造方法におい
て、前記基板のフォトレジスト側からの露光を、フォト
レジストが感光するに不充分な光量で行うようにしても
よい。また、前記半導体層は水素化アモルファスシリコ
ンにより形成してもよい。また、前記ソース電極および
ドレイン電極の上側または下側に、金属配線を形成する
工程を更に行うようにしてもよい。
て、前記基板のフォトレジスト側からの露光を、フォト
レジストが感光するに不充分な光量で行うようにしても
よい。また、前記半導体層は水素化アモルファスシリコ
ンにより形成してもよい。また、前記ソース電極および
ドレイン電極の上側または下側に、金属配線を形成する
工程を更に行うようにしてもよい。
【００１３】また、前記薄膜トランジスタは、マトリク
ス液晶表示装置のスイッチング素子として作製すること
ができる。
ス液晶表示装置のスイッチング素子として作製すること
ができる。
【００１４】
【作用】図４は、本発明の原理を説明するための図であ
る。本発明においては、ゲート電極２の上に積層された
自己整合層１０を加工する際に、自己整合層１０の上に
フォトレジスト７を塗布し、基板１のフォトレジスト７
側（以下、表面と称する）およびフォトレジスト７と反
対側（以下、裏面と称する）の両方から露光を行ってい
る。このとき、フォトレジスト７は、ある一定の露光量
になるまで感光せず、現像後に残らないものを使用す
る。
る。本発明においては、ゲート電極２の上に積層された
自己整合層１０を加工する際に、自己整合層１０の上に
フォトレジスト７を塗布し、基板１のフォトレジスト７
側（以下、表面と称する）およびフォトレジスト７と反
対側（以下、裏面と称する）の両方から露光を行ってい
る。このとき、フォトレジスト７は、ある一定の露光量
になるまで感光せず、現像後に残らないものを使用す
る。
【００１５】そうすると、基板１表面から露光する光は
フォトレジスト７にほぼ均一に照射され、基板１裏面か
ら露光する光はゲート電極２にて遮られた部分を有す
る。このため、ゲート電極２にて遮られた部分では、フ
ォトレジスト７が感光しない光量にでき、他の部分では
フォトレジスト７が感光する光量にできる。また、基板
１表面からの露光が、いわゆる補助用として用いられる
ことになり、裏面からだけの露光よりも時間短縮を図る
ことができる。
フォトレジスト７にほぼ均一に照射され、基板１裏面か
ら露光する光はゲート電極２にて遮られた部分を有す
る。このため、ゲート電極２にて遮られた部分では、フ
ォトレジスト７が感光しない光量にでき、他の部分では
フォトレジスト７が感光する光量にできる。また、基板
１表面からの露光が、いわゆる補助用として用いられる
ことになり、裏面からだけの露光よりも時間短縮を図る
ことができる。
【００１６】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１７】（実施例１）図１（ｃ）に、本発明の実施
例を用いて作製したＴＦＴの断面図を示す。このＴＦＴ
は、ガラス板等からなる透明絶縁性基板１上に、パター
ン化されたゲート電極２が形成されている。このゲート
電極２は、後述する自己整合のために、Ａｌ、Ｔａ、Ｔ
ｉ、Ｍｏ、Ｗ、Ｃｒ等の不透明金属からなっている。
例を用いて作製したＴＦＴの断面図を示す。このＴＦＴ
は、ガラス板等からなる透明絶縁性基板１上に、パター
ン化されたゲート電極２が形成されている。このゲート
電極２は、後述する自己整合のために、Ａｌ、Ｔａ、Ｔ
ｉ、Ｍｏ、Ｗ、Ｃｒ等の不透明金属からなっている。
【００１８】ゲート電極２の上には、窒化シリコン、酸
化シリコン等の透明膜からなるゲート絶縁膜３が形成さ
れ、その上に、ノンドープアモルファスシリコン、つま
り水素化アモルファスシリコンからなる半導体層４が形
成されている。半導体層４の上には、分断された状態
で、リンドープｎ+アモルファスシリコンからなるコン
タクト層５ａ、５ｂが形成され、それぞれの上に、材料
がＩＴＯ、酸化亜鉛、酸化スズ等からなる透明な導電性
のソース電極６ａ、ドレイン電極６ｂが、ゲート電極２
と自己整合された状態で形成されている。
化シリコン等の透明膜からなるゲート絶縁膜３が形成さ
れ、その上に、ノンドープアモルファスシリコン、つま
り水素化アモルファスシリコンからなる半導体層４が形
成されている。半導体層４の上には、分断された状態
で、リンドープｎ+アモルファスシリコンからなるコン
タクト層５ａ、５ｂが形成され、それぞれの上に、材料
がＩＴＯ、酸化亜鉛、酸化スズ等からなる透明な導電性
のソース電極６ａ、ドレイン電極６ｂが、ゲート電極２
と自己整合された状態で形成されている。
【００１９】このように構成されたＴＦＴは、以下のよ
うにして製造される。まず、図１（ａ）に示すように、
透明な絶縁性基板１上に、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、
Ｗ、Ｃｒ等の不透明金属を堆積してパターン化すること
により、厚み１００〜３００ｎｍのゲート電極２を形成
した。
うにして製造される。まず、図１（ａ）に示すように、
透明な絶縁性基板１上に、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、
Ｗ、Ｃｒ等の不透明金属を堆積してパターン化すること
により、厚み１００〜３００ｎｍのゲート電極２を形成
した。
【００２０】次に、プラズマＣＶＤ法などにより、厚み
１００〜３００ｎｍのゲート絶縁膜３、厚み１００〜２
００ｎｍのノンドープアモルファスシリコンからなる半
導体膜４、厚み１０〜５０ｎｍのリンドープｎ+アモル
ファスシリコンからなるドーピング層５を堆積し、所望
の形状に加工した。
１００〜３００ｎｍのゲート絶縁膜３、厚み１００〜２
００ｎｍのノンドープアモルファスシリコンからなる半
導体膜４、厚み１０〜５０ｎｍのリンドープｎ+アモル
ファスシリコンからなるドーピング層５を堆積し、所望
の形状に加工した。
【００２１】次に、スパッタ法によりＩＴＯからなる透
明導電膜６を厚み５００ｎｍに堆積した。
明導電膜６を厚み５００ｎｍに堆積した。
【００２２】次に、その上に、例えばネガ型フォトレジ
スト７を厚み１．５μｍに塗布し、基板表面側から紫外
光をネガ型フォトレジスト７に２分間露光し、基板裏面
側からも２３分間露光した。これにより、ゲート電極２
と反転形状を持つレジストパターン７ａを形成する。
スト７を厚み１．５μｍに塗布し、基板表面側から紫外
光をネガ型フォトレジスト７に２分間露光し、基板裏面
側からも２３分間露光した。これにより、ゲート電極２
と反転形状を持つレジストパターン７ａを形成する。
【００２３】上記ネガ型フォトレジスト７の露光特性
は、例えば図３に示すように、露光量がある一定量にな
るまでは現像後にレジストパターンが全く残らないもの
である。従って、この一定量以下の露光量では、露光を
行っても得られるレジストパターン７ａに変化が生じな
い。上述した露光の場合、基板表面側からの露光量は５
ｍＪ／ｃｍ2であり、基板裏面側からの露光量は３ｍＪ
／ｃｍ2であるため、基板裏面側から露光されていない
部分にはレジストパターン７ａが残らないことになる。
これにより、図１（ｂ）に示すように、ゲート電極２と
自己整合された、つまりゲート電極２と反転形状に形成
されたレジストパターン７ａが得られる。
は、例えば図３に示すように、露光量がある一定量にな
るまでは現像後にレジストパターンが全く残らないもの
である。従って、この一定量以下の露光量では、露光を
行っても得られるレジストパターン７ａに変化が生じな
い。上述した露光の場合、基板表面側からの露光量は５
ｍＪ／ｃｍ2であり、基板裏面側からの露光量は３ｍＪ
／ｃｍ2であるため、基板裏面側から露光されていない
部分にはレジストパターン７ａが残らないことになる。
これにより、図１（ｂ）に示すように、ゲート電極２と
自己整合された、つまりゲート電極２と反転形状に形成
されたレジストパターン７ａが得られる。
【００２４】次に、レジストパターン７ａをマスクとし
て透明導電膜６にエッチングを行って、ソース電極６ａ
およびドレイン電極６ｂを形成した。
て透明導電膜６にエッチングを行って、ソース電極６ａ
およびドレイン電極６ｂを形成した。
【００２５】次に、図１（ｃ）に示すように、ドーピン
グ層５の不要部分を除去してコンタクト層５ａ、５ｂを
形成する。続いて、上記レジストパターン７ａを除去す
ることにより、自己整合型のＴＦＴが完成する。
グ層５の不要部分を除去してコンタクト層５ａ、５ｂを
形成する。続いて、上記レジストパターン７ａを除去す
ることにより、自己整合型のＴＦＴが完成する。
【００２６】（実施例２）図２（ｃ）に、本発明の他の
実施例に係るＴＦＴの断面図を示す。尚、この実施例に
おいて、実施例１と同様の点は簡略化して説明する。
実施例に係るＴＦＴの断面図を示す。尚、この実施例に
おいて、実施例１と同様の点は簡略化して説明する。
【００２７】このＴＦＴは、ゲート電極２の上方であっ
て、半導体層４の上の部分に、窒化シリコン、酸化シリ
コン等からなるチャネル保護絶縁膜３２が形成されてい
る。コンタクト層５ａ、５ｂは、このチャネル保護絶縁
膜３２の上で分断された状態で形成され、コンタクト層
５ａ、５ｂの上にはソース電極６ａ、ドレイン電極６ｂ
が、ゲート電極２と自己整合された状態で形成されてい
る。
て、半導体層４の上の部分に、窒化シリコン、酸化シリ
コン等からなるチャネル保護絶縁膜３２が形成されてい
る。コンタクト層５ａ、５ｂは、このチャネル保護絶縁
膜３２の上で分断された状態で形成され、コンタクト層
５ａ、５ｂの上にはソース電極６ａ、ドレイン電極６ｂ
が、ゲート電極２と自己整合された状態で形成されてい
る。
【００２８】このように構成されたＴＦＴは、以下のよ
うにして製造される。まず、実施例１と同様にして、透
明な絶縁性基板１上に図２（ａ）に示すようなゲート電
極２を形成した。
うにして製造される。まず、実施例１と同様にして、透
明な絶縁性基板１上に図２（ａ）に示すようなゲート電
極２を形成した。
【００２９】次に、例えばプラズマＣＶＤ法などによ
り、ゲート絶縁膜３、ノンドープアモルファスシリコン
からなる半導体層４および厚み１００〜３００ｎｍの窒
化シリコン膜または酸化シリコン膜を堆積した。
り、ゲート絶縁膜３、ノンドープアモルファスシリコン
からなる半導体層４および厚み１００〜３００ｎｍの窒
化シリコン膜または酸化シリコン膜を堆積した。
【００３０】その上に、ポジ型のフォトレジストを塗布
し、このフォトレジストに基板裏面側から光を照射し
て、ゲート電極２と自己整合されたレジストパターンを
形成した。このレジストパターンをマスクとして上記窒
化シリコン膜または酸化シリコン膜をエッチングして、
チャネル保護絶縁膜３２を形成した。
し、このフォトレジストに基板裏面側から光を照射し
て、ゲート電極２と自己整合されたレジストパターンを
形成した。このレジストパターンをマスクとして上記窒
化シリコン膜または酸化シリコン膜をエッチングして、
チャネル保護絶縁膜３２を形成した。
【００３１】次に、リンドープのｎ+アモルファスシリ
コンからなるドーピング層５を堆積し、図２（ｂ）に示
すように、そのドーピング層５および下側の半導体層４
をゲート電極２より大きい所望の形状に形成した。
コンからなるドーピング層５を堆積し、図２（ｂ）に示
すように、そのドーピング層５および下側の半導体層４
をゲート電極２より大きい所望の形状に形成した。
【００３２】次に、その上に、スパッタ法により透明導
電膜６を堆積し、更にその上に、ネガ型フォトレジスト
７を塗布した。実施例１と同様に、基板表面側からおよ
び基板裏面側から露光して、ゲート電極２と自己整合さ
れた、つまりゲート電極２と反転形状を持つレジストパ
ターン（図示せず）を形成した。
電膜６を堆積し、更にその上に、ネガ型フォトレジスト
７を塗布した。実施例１と同様に、基板表面側からおよ
び基板裏面側から露光して、ゲート電極２と自己整合さ
れた、つまりゲート電極２と反転形状を持つレジストパ
ターン（図示せず）を形成した。
【００３３】次に、このレジストパターンをマスクとし
て透明導電膜６にエッチングを行って、図２（ｃ）に示
すように、ソース電極６ａおよびドレイン電極６ｂを形
成した。
て透明導電膜６にエッチングを行って、図２（ｃ）に示
すように、ソース電極６ａおよびドレイン電極６ｂを形
成した。
【００３４】次に、ドーピング層５の不要部分を除去し
て、分離されたコンタクト層５ａ、５ｂを形成すること
により、自己整合型のＴＦＴが完成した。
て、分離されたコンタクト層５ａ、５ｂを形成すること
により、自己整合型のＴＦＴが完成した。
【００３５】上述した各実施例においてはレジストパタ
ーンの形成にネガ型フォトレジストを用いているが、本
発明はこれに限らず、ポジ型フォトレジストを用いたイ
メージリバース法により形成することもできる。
ーンの形成にネガ型フォトレジストを用いているが、本
発明はこれに限らず、ポジ型フォトレジストを用いたイ
メージリバース法により形成することもできる。
【００３６】また、フォトレジストへの光照射は、基板
表面側および基板裏面側から行っているが、その順序
は、いずれを先に行ってもよく、また同時に行ってもよ
い。
表面側および基板裏面側から行っているが、その順序
は、いずれを先に行ってもよく、また同時に行ってもよ
い。
【００３７】上述した実施例におけるソース電極および
ドレイン電極の材質としては、上述の透明導電膜に限ら
れない。また、透明導電膜の上または下に、Ａｌ、Ｔ
ａ、Ｔｉ、Ｍｏ、Ｗ、Ｃｒ等の金属膜を厚み１００〜７
００ｎｍ程度に堆積し、ソース配線として所望の形状に
形成した積層構造のものであってもよい。但し、上記ソ
ース配線は、フォトレジストをパターン化する際の光透
過を考慮して光照射の後に形成すべき場合がある。
ドレイン電極の材質としては、上述の透明導電膜に限ら
れない。また、透明導電膜の上または下に、Ａｌ、Ｔ
ａ、Ｔｉ、Ｍｏ、Ｗ、Ｃｒ等の金属膜を厚み１００〜７
００ｎｍ程度に堆積し、ソース配線として所望の形状に
形成した積層構造のものであってもよい。但し、上記ソ
ース配線は、フォトレジストをパターン化する際の光透
過を考慮して光照射の後に形成すべき場合がある。
【００３８】上述した実施例における半導体層は水素化
アモルファスシリコンに限られず、微結晶シリコン、多
結晶シリコンなどを用いることができる。
アモルファスシリコンに限られず、微結晶シリコン、多
結晶シリコンなどを用いることができる。
【００３９】
【発明の効果】以上に詳述したごとく、本発明によれ
ば、フォトレジストの露光を基板表面側および裏面側か
ら行い得るようになし、かつ、そのように行うので、自
己整合型ＴＦＴの露光時間を短縮することができ、生産
性を向上させることができる。
ば、フォトレジストの露光を基板表面側および裏面側か
ら行い得るようになし、かつ、そのように行うので、自
己整合型ＴＦＴの露光時間を短縮することができ、生産
性を向上させることができる。
【図１】実施例１のＴＦＴの製造工程を示す断面図であ
る。
る。
【図２】実施例２のＴＦＴの製造工程を示す断面図であ
る。
る。
【図３】本発明に用いたフォトレジストの露光特性を示
すグラフである。
すグラフである。
【図４】本発明の原理を説明するための図である。
【図５】従来のＴＦＴの製造工程を示す断面図である。
１ 絶縁性基板 ２ ゲート電極 ３ ゲート絶縁膜 ３２ チャネル保護絶縁膜 ４ 半導体層 ５ ドーピング層 ５ａ コンタクト層 ５ｂ コンタクト層 ６ 透明導電膜 ６ａ ソース電極 ６ｂ ドレイン電極 ７ フォトレジスト ７ａ レジストパターン １０ 自己整合層 ５１ 絶縁性基板 ５２ ゲート電極 ５３ ゲート絶縁膜 ５４ 半導体層 ５５ ドーピング層 ５５ａ コンタクト層 ５５ｂ コンタクト層 ５６ 透明導電膜 ５６ａ ソース電極 ５６ｂ ドレイン電極 ５７ レジストパターン
Claims (6)
- 【請求項１】 透明絶縁性基板上に形成されたゲート電
極の上に、間にゲート絶縁膜を介して半導体層が形成さ
れ、該半導体層の上で分断された状態で一対のコンタク
ト層が形成されると共に、一方のコンタクト層の上にソ
ース電極が、他方のコンタクト層の上にドレイン電極が
形成されている自己整合型の薄膜トランジスタの製造方
法において、 該透明絶縁性基板上に、該ゲート電極、該ゲート絶縁
膜、該半導体層、該コンタクト層用のドーピング層およ
び該ソース・ドレイン電極用の透明導電膜を形成する工
程と、 該透明導電膜上にフォトレジストを塗布し、基板の両側
から相互に時間をずらして又は同時に該フォトレジスト
に露光し、該ゲート電極と自己整合されたレジストパタ
ーンを形成する工程と、 該ドーピング層および該透明導電膜における該レジスト
パターンにて覆われていない部分を除去し、該一対のコ
ンタクト層と、該ソース電極および該ドレイン電極とを
形成する工程と、 を含む薄膜トランジスタの製造方法。 - 【請求項２】 透明絶縁性基板上に形成されたゲート電
極の上に、間にゲート絶縁膜を介して半導体層およびチ
ャネル保護絶縁膜が該基板側からこの順に形成され、該
チャネル保護絶縁膜の上で分断された状態で一対のコン
タクト層が形成されると共に、一方のコンタクト層の上
にソース電極が、他方のコンタクト層の上にドレイン電
極が形成されている自己整合型の薄膜トランジスタの製
造方法において、 該透明絶縁性基板上に、該ゲート電極、該ゲート絶縁
膜、該半導体層、該チャネル保護絶縁膜、該コンタクト
層用のドーピング層および該ソース・ドレイン電極用の
透明導電膜を形成する工程と、 該透明導電膜上にフォトレジストを塗布し、基板の両側
から相互に時間をずらして又は同時に該フォトレジスト
に露光し、該ゲート電極と自己整合されたレジストパタ
ーンを形成する工程と、 該ドーピング層および該透明導電膜における該レジスト
パターンにて覆われていない部分を除去し、該一対のコ
ンタクト層と、該ソース電極および該ドレイン電極とを
形成する工程と、 を含む薄膜トランジスタの製造方法。 - 【請求項３】 前記基板のフォトレジスト側からの露光
を、フォトレジストが感光するに不充分な光量で行う請
求項１または２に記載の薄膜トランジスタの製造方法。 - 【請求項４】 前記半導体層を水素化アモルファスシリ
コンにより形成する請求項１または２に記載の薄膜トラ
ンジスタの製造方法。 - 【請求項５】 前記ソース電極およびドレイン電極の上
側または下側に、金属配線を形成する工程を更に行う請
求項１または２に記載の薄膜トランジスタの製造方法。 - 【請求項６】 前記薄膜トランジスタを、マトリクス液
晶表示装置のスイッチング素子として作製する請求項１
または２に記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5289441A JPH07142737A (ja) | 1993-11-18 | 1993-11-18 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5289441A JPH07142737A (ja) | 1993-11-18 | 1993-11-18 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142737A true JPH07142737A (ja) | 1995-06-02 |
Family
ID=17743303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5289441A Withdrawn JPH07142737A (ja) | 1993-11-18 | 1993-11-18 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07142737A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6284576B1 (en) | 1996-07-04 | 2001-09-04 | Sharp Kabushiki Kaisha | Manufacturing method of a thin-film transistor of a reverse staggered type |
| KR100306805B1 (ko) * | 1998-06-30 | 2002-05-13 | 박종섭 | 박막트랜지스터의제조방법 |
| JP2009122681A (ja) * | 2001-05-23 | 2009-06-04 | Plastic Logic Ltd | デバイスのパターニング |
| JP2011023740A (ja) * | 1995-12-22 | 2011-02-03 | Thomson Licensing | アモルファスシリコン薄膜トランジスタを基板の表面に形成する方法 |
| JP2012525000A (ja) * | 2009-04-21 | 2012-10-18 | シーブライト・インコーポレイテッド | 二重自己整合式金属酸化物薄膜トランジスタ |
-
1993
- 1993-11-18 JP JP5289441A patent/JPH07142737A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011023740A (ja) * | 1995-12-22 | 2011-02-03 | Thomson Licensing | アモルファスシリコン薄膜トランジスタを基板の表面に形成する方法 |
| US6284576B1 (en) | 1996-07-04 | 2001-09-04 | Sharp Kabushiki Kaisha | Manufacturing method of a thin-film transistor of a reverse staggered type |
| KR100306805B1 (ko) * | 1998-06-30 | 2002-05-13 | 박종섭 | 박막트랜지스터의제조방법 |
| JP2009122681A (ja) * | 2001-05-23 | 2009-06-04 | Plastic Logic Ltd | デバイスのパターニング |
| JP2012525000A (ja) * | 2009-04-21 | 2012-10-18 | シーブライト・インコーポレイテッド | 二重自己整合式金属酸化物薄膜トランジスタ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |