JP2002098995A - 液晶用マトリクス基板の製造方法 - Google Patents
液晶用マトリクス基板の製造方法Info
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- JP2002098995A JP2002098995A JP2000290731A JP2000290731A JP2002098995A JP 2002098995 A JP2002098995 A JP 2002098995A JP 2000290731 A JP2000290731 A JP 2000290731A JP 2000290731 A JP2000290731 A JP 2000290731A JP 2002098995 A JP2002098995 A JP 2002098995A
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Abstract
(57)【要約】
【課題】 高開口率の液晶表示装置を、少ないフォトマ
スクを使用して製造する。 【解決手段】 ＴＦＴアクティブマトリクス基板として
の主要部分を形成した後に、表面に感光性アクリル系樹
脂膜１０を塗布して平坦化する。フォトマスク層１１を
塗布し、ハーフトーン露光を利用し、コンタクトホール
位置１１ｂで感光性アクリル系樹脂膜１０が露出するよ
うに現像し、第１のレジストパターンを得て、感光性ア
クリル系樹脂膜１０をパターニングし、コンタクトホー
ルをドレイン電極まで貫通させる。第１のレジストパタ
ーンをアッシングすると、（ｐ）に示すように、コンタ
クトホール位置１１ｂの周囲でもホトレジスト層１１が
除去される。（ｑ）に示すように、全面に透明導電体層
１２を形成する。ホトレジスト層１１を除去すると、リ
フトオフで余分な透明導電体層１２も除去され、画素電
極１２ａを形成することができる。
スクを使用して製造する。 【解決手段】 ＴＦＴアクティブマトリクス基板として
の主要部分を形成した後に、表面に感光性アクリル系樹
脂膜１０を塗布して平坦化する。フォトマスク層１１を
塗布し、ハーフトーン露光を利用し、コンタクトホール
位置１１ｂで感光性アクリル系樹脂膜１０が露出するよ
うに現像し、第１のレジストパターンを得て、感光性ア
クリル系樹脂膜１０をパターニングし、コンタクトホー
ルをドレイン電極まで貫通させる。第１のレジストパタ
ーンをアッシングすると、（ｐ）に示すように、コンタ
クトホール位置１１ｂの周囲でもホトレジスト層１１が
除去される。（ｑ）に示すように、全面に透明導電体層
１２を形成する。ホトレジスト層１１を除去すると、リ
フトオフで余分な透明導電体層１２も除去され、画素電
極１２ａを形成することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置を形
成するための液晶用マトリクス基板の製造方法に関す
る。
成するための液晶用マトリクス基板の製造方法に関す
る。
【０００２】
【従来の技術】従来から、液晶表示装置では、Thin Fi
lm TransistorからＴＦＴと略称される薄膜トランジス
タをスイッチング素子に用いるアクティブマトリクス型
液晶表示装置が広く用いられている。ＴＦＴをスイッチ
ング素子とするアクティブマトリクス型液晶表示装置で
は、透明なガラス基板の表面に、ＴＦＴアクティブマト
リクス回路を形成したＴＦＴアレイ基板を使用する。Ｔ
ＦＴアレイ基板は、何枚ものフォトマスクを用い、フォ
トリソグラフィのプロセスによる微細パターニングを繰
返すことによって、製造されている。液晶表示装置の生
産性および製造歩留まりの向上や、コストダウンを図る
観点からは、フォトマスクの使用数の削減、つまりはフ
ォトリソグラフィプロセスの削減が検討されてきてい
る。
lm TransistorからＴＦＴと略称される薄膜トランジス
タをスイッチング素子に用いるアクティブマトリクス型
液晶表示装置が広く用いられている。ＴＦＴをスイッチ
ング素子とするアクティブマトリクス型液晶表示装置で
は、透明なガラス基板の表面に、ＴＦＴアクティブマト
リクス回路を形成したＴＦＴアレイ基板を使用する。Ｔ
ＦＴアレイ基板は、何枚ものフォトマスクを用い、フォ
トリソグラフィのプロセスによる微細パターニングを繰
返すことによって、製造されている。液晶表示装置の生
産性および製造歩留まりの向上や、コストダウンを図る
観点からは、フォトマスクの使用数の削減、つまりはフ
ォトリソグラフィプロセスの削減が検討されてきてい
る。
【０００３】ＴＦＴアクティブマトリクス型液晶表示装
置の低消費電力化および高輝度化を図る上では、液晶セ
ルの光透過率を大きく改善するために、ＴＦＴアレイ基
板の開口率を向上させることが必要である。開口率の向
上の手法としては、液晶セルに電界を与えるための画素
電極を平坦な保護膜上に形成し、ゲート電極と画素電極
とを立体的にオーバーラップさせる方法が知られてい
る。この方法では、８０％を超える高開口率が実現され
ている。このような高開口率アクティブマトリクス基板
の製造プロセスは、走査用のゲート電極配線とデータ用
のソース電極配線とが交差するＧ−Ｓ交差部、スイッチ
ング素子であるＴＦＴ素子部、画素部および周辺回路に
設けられる端子部を並べた模式的な断面構成部分に対し
て、図９（ａ）〜図１４（ｐ）に示すように行われる。
置の低消費電力化および高輝度化を図る上では、液晶セ
ルの光透過率を大きく改善するために、ＴＦＴアレイ基
板の開口率を向上させることが必要である。開口率の向
上の手法としては、液晶セルに電界を与えるための画素
電極を平坦な保護膜上に形成し、ゲート電極と画素電極
とを立体的にオーバーラップさせる方法が知られてい
る。この方法では、８０％を超える高開口率が実現され
ている。このような高開口率アクティブマトリクス基板
の製造プロセスは、走査用のゲート電極配線とデータ用
のソース電極配線とが交差するＧ−Ｓ交差部、スイッチ
ング素子であるＴＦＴ素子部、画素部および周辺回路に
設けられる端子部を並べた模式的な断面構成部分に対し
て、図９（ａ）〜図１４（ｐ）に示すように行われる。
【０００４】先ず、図９（ａ）は、ガラス基板２１の表
面全体にゲート電極膜２２を成膜している状態を示す。
ゲート電極膜２２は、スパッタリング法などによって、
クロム（Ｃｒ）、アルミニウム（Ａｌ）、タンタル（Ｔ
ａ）等の金属膜として形成する。次にゲート電極膜２２
の上に、フォトレジストを均一に塗布し、１枚目のフォ
トマスクを用いて図９（ｂ）に示すようなレジストパタ
ーン２３を形成する。次にレジストパターン２３を利用
してエッチングを行い、図９（ｃ）に示すようにゲート
電極膜２２をパターニングする。
面全体にゲート電極膜２２を成膜している状態を示す。
ゲート電極膜２２は、スパッタリング法などによって、
クロム（Ｃｒ）、アルミニウム（Ａｌ）、タンタル（Ｔ
ａ）等の金属膜として形成する。次にゲート電極膜２２
の上に、フォトレジストを均一に塗布し、１枚目のフォ
トマスクを用いて図９（ｂ）に示すようなレジストパタ
ーン２３を形成する。次にレジストパターン２３を利用
してエッチングを行い、図９（ｃ）に示すようにゲート
電極膜２２をパターニングする。
【０００５】次に図１０（ｄ）に示すように、ゲート絶
縁膜２４、第１半導体層２５、第２半導体層２６の３層
をプラズマＣＶＤ法やスパッタリング法などで、連続積
層成膜する。ゲート絶縁膜２４は、たとえば窒化シリコ
ン（ＳｉＮｘ）膜などで形成される。第１半導体層２５
は、アモルファス−シリコン（Ａ−Ｓｉ）膜で形成され
る。第２半導体層２６は、ｎ型不純物を高濃度にドープ
したシリコン（ｎ+−Ｓｉ）膜で形成される。
縁膜２４、第１半導体層２５、第２半導体層２６の３層
をプラズマＣＶＤ法やスパッタリング法などで、連続積
層成膜する。ゲート絶縁膜２４は、たとえば窒化シリコ
ン（ＳｉＮｘ）膜などで形成される。第１半導体層２５
は、アモルファス−シリコン（Ａ−Ｓｉ）膜で形成され
る。第２半導体層２６は、ｎ型不純物を高濃度にドープ
したシリコン（ｎ+−Ｓｉ）膜で形成される。
【０００６】次にフォトレジストを全体に塗布し、２枚
目のフォトマスクを用いて図１０（ｅ）に示すレジスト
パターン２７を形成する。レジストパターン２７が形成
されるのは、Ｇ−Ｓ交差部とＴＦＴ素子部とであり、画
素部や端子部には形成されない。レジストパターン２７
を用いてエッチングを行うと、図１０（ｆ）に示すよう
に、第１半導体層２５および第２半導体層２６の２層が
島状にパターニングされる。
目のフォトマスクを用いて図１０（ｅ）に示すレジスト
パターン２７を形成する。レジストパターン２７が形成
されるのは、Ｇ−Ｓ交差部とＴＦＴ素子部とであり、画
素部や端子部には形成されない。レジストパターン２７
を用いてエッチングを行うと、図１０（ｆ）に示すよう
に、第１半導体層２５および第２半導体層２６の２層が
島状にパターニングされる。
【０００７】次にレジストパターン２７を除去し、図１
１（ｇ）に示すように、全面にソース・ドレイン電極膜
２８を成膜する。ソース・ドレイン電極膜２８は、スパ
ッタリング法等によって、クロム、アルミニウム、タン
タルなどの金属膜を形成する。その後、一旦全面にフォ
トレジストを塗布し、３枚目のフォトマスクを用いて、
図１１（ｈ）に示すようなレジストパターン２９を形成
する。レジストパターン２９は、Ｇ−Ｓ交差部とＴＦＴ
素子部とに形成されるけれども、ＴＦＴ素子部ではチャ
ネル部分には形成されない。次にエッチングを行い、図
１１（ｉ）に示すように、チャネル部分にはレジストパ
ターン２９が形成されていないので、ソース・ドレイン
電極膜２８および第２半導体層２６が除去され、ソース
・ドレイン電極分離パターニングが行われる。さらに第
１半導体層２５も部分的にエッチングされ、チャネル部
の厚みを調整するチャネルエッチング加工が行われる。
１（ｇ）に示すように、全面にソース・ドレイン電極膜
２８を成膜する。ソース・ドレイン電極膜２８は、スパ
ッタリング法等によって、クロム、アルミニウム、タン
タルなどの金属膜を形成する。その後、一旦全面にフォ
トレジストを塗布し、３枚目のフォトマスクを用いて、
図１１（ｈ）に示すようなレジストパターン２９を形成
する。レジストパターン２９は、Ｇ−Ｓ交差部とＴＦＴ
素子部とに形成されるけれども、ＴＦＴ素子部ではチャ
ネル部分には形成されない。次にエッチングを行い、図
１１（ｉ）に示すように、チャネル部分にはレジストパ
ターン２９が形成されていないので、ソース・ドレイン
電極膜２８および第２半導体層２６が除去され、ソース
・ドレイン電極分離パターニングが行われる。さらに第
１半導体層２５も部分的にエッチングされ、チャネル部
の厚みを調整するチャネルエッチング加工が行われる。
【０００８】図１２（ｊ）は、図１１（ｉ）でソース・
ドレイン電極分離パターニングおよびチャネルエッチン
グ加工が行われた後、レジストパターン２９を除去した
状態を示す。次に、図１２（ｋ）に示すように、パッシ
ベーション膜３０をスパッタリング法などによって全面
に形成する。パッシベーション膜３０は、たとえば窒化
シリコン（ＳｉＮｘ）などの保護膜である。さらに図１
２（ｌ）に示すように、感光性アクリル系樹脂膜３１を
平坦化のために塗布する。
ドレイン電極分離パターニングおよびチャネルエッチン
グ加工が行われた後、レジストパターン２９を除去した
状態を示す。次に、図１２（ｋ）に示すように、パッシ
ベーション膜３０をスパッタリング法などによって全面
に形成する。パッシベーション膜３０は、たとえば窒化
シリコン（ＳｉＮｘ）などの保護膜である。さらに図１
２（ｌ）に示すように、感光性アクリル系樹脂膜３１を
平坦化のために塗布する。
【０００９】次に、４枚目のフォトマスクを用いて、図
１３（ｍ）に示すように、感光性アクリル系樹脂膜３１
をパターニングする。このパターニングでは、感光性ア
クリル系樹脂膜３１に部分的にパッシベーション膜３０
に達する貫通孔を形成する。パターニングした感光性ア
クリル系樹脂膜３１をマスクとしてパッシベーション膜
３０を図１３（ｎ）に示すようにエッチングすると、感
光性アクリル系樹脂膜３１の表面から、ソース・ドレイ
ン電極膜２８のうちでソース電極と分離したドレイン電
極に達するコンタクトホールが形成される。次に全面に
透明導電膜３２をスパッタリング法などによって形成す
ると、図１３（ｏ）に示すようになる。透明導電膜３２
は、酸化インジウム錫（ＩＴＯ）や酸化錫（ＳｎＯ2）
を用いる。
１３（ｍ）に示すように、感光性アクリル系樹脂膜３１
をパターニングする。このパターニングでは、感光性ア
クリル系樹脂膜３１に部分的にパッシベーション膜３０
に達する貫通孔を形成する。パターニングした感光性ア
クリル系樹脂膜３１をマスクとしてパッシベーション膜
３０を図１３（ｎ）に示すようにエッチングすると、感
光性アクリル系樹脂膜３１の表面から、ソース・ドレイ
ン電極膜２８のうちでソース電極と分離したドレイン電
極に達するコンタクトホールが形成される。次に全面に
透明導電膜３２をスパッタリング法などによって形成す
ると、図１３（ｏ）に示すようになる。透明導電膜３２
は、酸化インジウム錫（ＩＴＯ）や酸化錫（ＳｎＯ2）
を用いる。
【００１０】図１４（ｐ）は、図１３（ｏ）で感光性ア
クリル系樹脂膜３１の表面全体に形成した透明導電膜３
２を、５枚目のフォトマスクを用いてパターニングし、
画素電極３３を形成している状態を示す。画素電極３３
は、ＴＦＴ素子部では感光性アクリル系樹脂膜３１で立
体的にオーバーラップして形成させることができるの
で、高開口率アクティブマトリクス基板３４が形成され
る。
クリル系樹脂膜３１の表面全体に形成した透明導電膜３
２を、５枚目のフォトマスクを用いてパターニングし、
画素電極３３を形成している状態を示す。画素電極３３
は、ＴＦＴ素子部では感光性アクリル系樹脂膜３１で立
体的にオーバーラップして形成させることができるの
で、高開口率アクティブマトリクス基板３４が形成され
る。
【００１１】以上述べた高開口率アクティブマトリクス
基板３４の製造工程では、（ｂ），（ｅ），（ｈ），
（ｍ）および（ｐ）の各工程で合計５枚のフォトマスク
を使用する。このため、プロセス時間の長時間化や製造
歩留まりの低下の要因となっている。アクティブマトリ
クス基板の製造工程で、フォトマスクの使用数を減少さ
せることに関する先行技術としては、たとえば特開平５
−３０３１１１号公報を挙げることができる。この先行
技術では、基板上に先ず透明導電膜を形成する。透明導
電膜は、画素電極としてばかりではなく、ゲート電極の
下地層としても利用する。ゲート電極は、透明導電膜の
上に電解メッキを施して形成する。特開２０００−２０
６５７１号公報には、厚さが異なるレジストパターンを
形成して、図１０（ｅ）から図１１（ｉ）に示す工程
を、１枚のフォトマスクを利用して行う考え方が示され
ている。厚さが異なるレジストパターンは、特開昭６１
−１８１１３０号公報に示されているように、露光量を
変えて形成する。特開昭６１−１８１１３０号公報で
は、段差がある部分でも高精度なパターンを形成するた
めに、露光量を変えてレジスト膜パターンを形成してい
る。特開２０００−２０６５７１号公報では、厚みが異
なる部分を利用して２段階のエッチングを行い、フォト
マスクの使用数を１枚減少させることを可能にしてい
る。同様の考え方は、C.W.Kim et al.によってSid 2000
Digest第１００６〜１００９頁に「A NovelFour-Mask-
Count Process Architecture for TFT-LCDs」や、月刊F
PDintelligenceの１９９５年５月号の第３１頁〜３５頁
に記載されている「三国電子 ＩＰＳ ＴＦＴ−ＬＣＤ
を２ＰＥＰで製造するプロセスを考案−ＴＦＴチャネル
部分をハーフトーン露光」という技術報告にも示されて
いる。
基板３４の製造工程では、（ｂ），（ｅ），（ｈ），
（ｍ）および（ｐ）の各工程で合計５枚のフォトマスク
を使用する。このため、プロセス時間の長時間化や製造
歩留まりの低下の要因となっている。アクティブマトリ
クス基板の製造工程で、フォトマスクの使用数を減少さ
せることに関する先行技術としては、たとえば特開平５
−３０３１１１号公報を挙げることができる。この先行
技術では、基板上に先ず透明導電膜を形成する。透明導
電膜は、画素電極としてばかりではなく、ゲート電極の
下地層としても利用する。ゲート電極は、透明導電膜の
上に電解メッキを施して形成する。特開２０００−２０
６５７１号公報には、厚さが異なるレジストパターンを
形成して、図１０（ｅ）から図１１（ｉ）に示す工程
を、１枚のフォトマスクを利用して行う考え方が示され
ている。厚さが異なるレジストパターンは、特開昭６１
−１８１１３０号公報に示されているように、露光量を
変えて形成する。特開昭６１−１８１１３０号公報で
は、段差がある部分でも高精度なパターンを形成するた
めに、露光量を変えてレジスト膜パターンを形成してい
る。特開２０００−２０６５７１号公報では、厚みが異
なる部分を利用して２段階のエッチングを行い、フォト
マスクの使用数を１枚減少させることを可能にしてい
る。同様の考え方は、C.W.Kim et al.によってSid 2000
Digest第１００６〜１００９頁に「A NovelFour-Mask-
Count Process Architecture for TFT-LCDs」や、月刊F
PDintelligenceの１９９５年５月号の第３１頁〜３５頁
に記載されている「三国電子 ＩＰＳ ＴＦＴ−ＬＣＤ
を２ＰＥＰで製造するプロセスを考案−ＴＦＴチャネル
部分をハーフトーン露光」という技術報告にも示されて
いる。
【００１２】
【発明が解決しようとする課題】前述のように、従来の
高開口率アクティブマトリクス基板３４の製造プロセス
では、合計５枚のフォトマスクが必要であり、プロセス
時間の長時間化や製造歩留まりの低下の要因となってい
る。特開平５−３０３１１１号公報に開示されている先
行技術では、ゲート電極を、画素電極用と同時に成膜す
るＩＴＯ透明電極膜を下地とする電界メッキで形成し、
フォトプロセスを用いることなくゲート電極膜のパター
ニングを行って、ＴＦＴアレイ製造工程に用いられるフ
ォトマスクの数を低減している。しかしながら、それで
も５枚のフォトマスクが必要であり、プロセス時間の長
時間化や製造歩留まりの低下の要因となっている。さら
に、ＴＦＴアレイ基板上への電解メッキによるゲート電
極形成の下地膜としてＩＴＯ透明電極膜を用いているの
で、ゲート電極と画素電極とをオーバーラップさせるこ
とができず、開口率が低下してしまう。また、電解メッ
キによるゲート電極の作製時には、電位降下による膜厚
の不均一性が非常に大きくなりやすく、特に大型基板で
は膜厚の均一性を保つことが難しくなる。
高開口率アクティブマトリクス基板３４の製造プロセス
では、合計５枚のフォトマスクが必要であり、プロセス
時間の長時間化や製造歩留まりの低下の要因となってい
る。特開平５−３０３１１１号公報に開示されている先
行技術では、ゲート電極を、画素電極用と同時に成膜す
るＩＴＯ透明電極膜を下地とする電界メッキで形成し、
フォトプロセスを用いることなくゲート電極膜のパター
ニングを行って、ＴＦＴアレイ製造工程に用いられるフ
ォトマスクの数を低減している。しかしながら、それで
も５枚のフォトマスクが必要であり、プロセス時間の長
時間化や製造歩留まりの低下の要因となっている。さら
に、ＴＦＴアレイ基板上への電解メッキによるゲート電
極形成の下地膜としてＩＴＯ透明電極膜を用いているの
で、ゲート電極と画素電極とをオーバーラップさせるこ
とができず、開口率が低下してしまう。また、電解メッ
キによるゲート電極の作製時には、電位降下による膜厚
の不均一性が非常に大きくなりやすく、特に大型基板で
は膜厚の均一性を保つことが難しくなる。
【００１３】特開２０００−２０６５７１号公報に示さ
れているような厚さを変えたレジストパターンを用いる
方法では、ＴＦＴ素子部を形成する際に１枚のフォトマ
スクを低減することが可能となるだけであり、しかもＩ
ＰＳ（In Plane Switching）モードのＴＦＴアクティブ
マトリクス型液晶表示装置について主として説明されて
いるだけである。ゲート電極と画素電極とを立体的にオ
ーバーラップさせ、開口率を高めたＴＦＴ基板でフォト
マスクの使用数をさらに低減する可能性については示さ
れていない。
れているような厚さを変えたレジストパターンを用いる
方法では、ＴＦＴ素子部を形成する際に１枚のフォトマ
スクを低減することが可能となるだけであり、しかもＩ
ＰＳ（In Plane Switching）モードのＴＦＴアクティブ
マトリクス型液晶表示装置について主として説明されて
いるだけである。ゲート電極と画素電極とを立体的にオ
ーバーラップさせ、開口率を高めたＴＦＴ基板でフォト
マスクの使用数をさらに低減する可能性については示さ
れていない。
【００１４】本発明の目的は、ＴＦＴアクティブマトリ
クス基板などで製造工程で用いるフォトマスクの使用数
を低減することができる液晶用マトリクス基板の製造方
法を提供することである。
クス基板などで製造工程で用いるフォトマスクの使用数
を低減することができる液晶用マトリクス基板の製造方
法を提供することである。
【００１５】
【課題を解決するための手段】本発明は、複数の液晶セ
ルを形成するためのマトリクス回路が電気絶縁性基板上
に形成される液晶用マトリクス基板の製造方法におい
て、電気絶縁性基板上に、電気絶縁性合成樹脂材料を塗
布して、表面が平坦な電気絶縁膜を形成し、該電気絶縁
膜の表面に、フォトレジスト層を形成し、該フォトレジ
スト層を、予め定められる画素電極形成領域を除いて硬
化し、該画素電極領域の予め定めるコンタクトホール位
置で未硬化となり、該コンタクトホール位置を除く該画
素電極領域で部分的に硬化するように、露光量を調整し
たマスクでハーフトーン露光し、該フォトレジスト層を
現像して、該コンタクトホール位置で該フォトレジスト
層が除去され、該画素電極形成領域での層厚が他の部分
よりも薄くなっている第１のレジストパターンを形成
し、該第１のレジストパターンをマスクに用いて、該電
気絶縁膜のコンタクトホール位置に、マトリクス回路に
達する貫通孔を形成するパターニングを行い、該第１の
レジストパターンの層厚を全体的に減少させて、該画素
電極形成領域からフォトレジスト層を除去して第２のレ
ジストパターンを形成し、該電気絶縁膜の平坦な表面
に、該第２のレジストパターンが形成されている状態
で、該電気絶縁膜の全表面を覆うように透明導電材によ
る被膜を形成し、該第２のレジストパターンを除去する
ことによって、該第２のレジストパターン上に形成され
ている透明導電材被膜もリフトオフによって除去し、該
電気絶縁膜の平坦な表面に残留する透明導電材被膜によ
って画素電極を形成することを特徴とする液晶用マトリ
クス基板の製造方法である。
ルを形成するためのマトリクス回路が電気絶縁性基板上
に形成される液晶用マトリクス基板の製造方法におい
て、電気絶縁性基板上に、電気絶縁性合成樹脂材料を塗
布して、表面が平坦な電気絶縁膜を形成し、該電気絶縁
膜の表面に、フォトレジスト層を形成し、該フォトレジ
スト層を、予め定められる画素電極形成領域を除いて硬
化し、該画素電極領域の予め定めるコンタクトホール位
置で未硬化となり、該コンタクトホール位置を除く該画
素電極領域で部分的に硬化するように、露光量を調整し
たマスクでハーフトーン露光し、該フォトレジスト層を
現像して、該コンタクトホール位置で該フォトレジスト
層が除去され、該画素電極形成領域での層厚が他の部分
よりも薄くなっている第１のレジストパターンを形成
し、該第１のレジストパターンをマスクに用いて、該電
気絶縁膜のコンタクトホール位置に、マトリクス回路に
達する貫通孔を形成するパターニングを行い、該第１の
レジストパターンの層厚を全体的に減少させて、該画素
電極形成領域からフォトレジスト層を除去して第２のレ
ジストパターンを形成し、該電気絶縁膜の平坦な表面
に、該第２のレジストパターンが形成されている状態
で、該電気絶縁膜の全表面を覆うように透明導電材によ
る被膜を形成し、該第２のレジストパターンを除去する
ことによって、該第２のレジストパターン上に形成され
ている透明導電材被膜もリフトオフによって除去し、該
電気絶縁膜の平坦な表面に残留する透明導電材被膜によ
って画素電極を形成することを特徴とする液晶用マトリ
クス基板の製造方法である。
【００１６】本発明に従えば、複数の液晶セルを形成す
るためのマトリクス回路が電気絶縁性基板上に形成され
る液晶用マトリクス基板は、電気絶縁膜の形成、および
フォトレジスト層の形成を順次行って製造する。フォト
レジスト層には、ハーフトーン露光で硬化の程度を変え
て、現像によって層厚の異なる部分を形成する。まず、
コンタクトホール位置でレジスト層が除去される第１の
レジストパターンを用いて、電気絶縁膜をパターニング
すると、コンタクトホール位置の電気絶縁膜にマトリク
ス回路に達する貫通孔が形成される。第１のレジストパ
ターンの層厚をを全体的に減少させて、該電極形成領域
からフォトレジスト層を除去して第２のレジストパター
ンを形成し、該電気絶縁膜の全表面を覆うように透明導
電材による被膜を形成すると、コンタクトホール位置の
貫通孔にも透明導電材が充填される。コンタクトホール
位置に連なる画素電極形成領域を除く部分には、フォト
レジスト層の第２のレジストパターンが残留し、透明導
電材被膜はその表面に形成される。第２のレジストパタ
ーンのフォトレジスト層を除去すると、その表面に形成
されている透明導電材被膜もリフトオフによって除去さ
れ、画素電極形成領域とコンタクトホール位置の貫通孔
とに、透明導電材被膜を残留させて、電気絶縁膜の表面
にコンタクトホールを介してマトリクス回路に導通する
画素電極を形成することができる。コンタクトホール位
置の電気絶縁膜に貫通孔を形成するための第１のレジス
トパターンと、電気絶縁膜の表面で画素電極をパターニ
ングするための第２のレジストパターンとを、ハーフト
ーン露光を利用し、１枚のフォトマスクを用いて形成す
ることができるので、フォトマスクの使用枚数を削減す
ることができる。
るためのマトリクス回路が電気絶縁性基板上に形成され
る液晶用マトリクス基板は、電気絶縁膜の形成、および
フォトレジスト層の形成を順次行って製造する。フォト
レジスト層には、ハーフトーン露光で硬化の程度を変え
て、現像によって層厚の異なる部分を形成する。まず、
コンタクトホール位置でレジスト層が除去される第１の
レジストパターンを用いて、電気絶縁膜をパターニング
すると、コンタクトホール位置の電気絶縁膜にマトリク
ス回路に達する貫通孔が形成される。第１のレジストパ
ターンの層厚をを全体的に減少させて、該電極形成領域
からフォトレジスト層を除去して第２のレジストパター
ンを形成し、該電気絶縁膜の全表面を覆うように透明導
電材による被膜を形成すると、コンタクトホール位置の
貫通孔にも透明導電材が充填される。コンタクトホール
位置に連なる画素電極形成領域を除く部分には、フォト
レジスト層の第２のレジストパターンが残留し、透明導
電材被膜はその表面に形成される。第２のレジストパタ
ーンのフォトレジスト層を除去すると、その表面に形成
されている透明導電材被膜もリフトオフによって除去さ
れ、画素電極形成領域とコンタクトホール位置の貫通孔
とに、透明導電材被膜を残留させて、電気絶縁膜の表面
にコンタクトホールを介してマトリクス回路に導通する
画素電極を形成することができる。コンタクトホール位
置の電気絶縁膜に貫通孔を形成するための第１のレジス
トパターンと、電気絶縁膜の表面で画素電極をパターニ
ングするための第２のレジストパターンとを、ハーフト
ーン露光を利用し、１枚のフォトマスクを用いて形成す
ることができるので、フォトマスクの使用枚数を削減す
ることができる。
【００１７】また本発明で前記マトリクス回路は、複数
の薄膜トランジスタを含むＴＦＴアクティブマトリクス
回路であり、該ＴＦＴアクティブマトリクス回路の製造
工程は、前記電気絶縁性基板上にゲート電極材料で成膜
し、パターニングするゲート電極膜パターニング工程
と、ゲート絶縁膜、チャネル領域となる第１の半導体
層、オーミックコンタクト層となる第２の半導体層、さ
らにはソース・ドレイン電極となる金属層を順次積層す
る積層工程と、露光量を調整したハーフトーン露光によ
って、第１の半導体層および第２の半導体層を島状に形
成し、ソース・ドレイン電極のパターニングおよびチャ
ネルエッチングを行う分離エッチング工程と、分離エッ
チング工程後に、パッシベーション膜を成膜して覆うパ
ッシベーション工程とを含むことを特徴とする。
の薄膜トランジスタを含むＴＦＴアクティブマトリクス
回路であり、該ＴＦＴアクティブマトリクス回路の製造
工程は、前記電気絶縁性基板上にゲート電極材料で成膜
し、パターニングするゲート電極膜パターニング工程
と、ゲート絶縁膜、チャネル領域となる第１の半導体
層、オーミックコンタクト層となる第２の半導体層、さ
らにはソース・ドレイン電極となる金属層を順次積層す
る積層工程と、露光量を調整したハーフトーン露光によ
って、第１の半導体層および第２の半導体層を島状に形
成し、ソース・ドレイン電極のパターニングおよびチャ
ネルエッチングを行う分離エッチング工程と、分離エッ
チング工程後に、パッシベーション膜を成膜して覆うパ
ッシベーション工程とを含むことを特徴とする。
【００１８】本発明に従えば、複数の薄膜トランジスタ
を含むＴＦＴアクティブマトリクス回路を形成する際
に、ＴＦＴアクティブマトリクス回路を、ゲート電極膜
パターニング工程、分離エッチング工程およびパッシベ
ーション工程を含む製造工程で製造する。ゲート電極膜
パターニング工程では、電気絶縁性基板上にゲート電極
材料で成膜しパターニングする。積層工程では、ゲート
絶縁膜、チャネル領域となる第１の半導体層、オーミッ
クコンタクト層となる第２の半導体層、さらにはソース
・ドレイン電極となる金属層を順次積層する。分離エッ
チング工程では、露光量を調整したハーフトーン露光に
よって、第１の半導体層および第２の半導体層を島状に
形成し、ソース・ドレイン電極のパターニングおよびチ
ャネルエッチングを行う。パッシベーション工程では、
分離エッチング工程後に、パッシベーション膜を成膜し
て覆う。ＴＦＴアクティブマトリクス回路の製造の際に
は、ゲート電極膜パターニング工程と、分離エッチング
工程とでそれぞれフォトマスクを使用し、さらにゲート
電極とオーバーラップさせる画素電極の形成の際に１枚
のフォトマスクを使用するので、全部で３枚のフォトマ
スクを使用するだけで画素電極とゲート電極とを立体的
にオーバーラップさせて高開口率を得ることができるＴ
ＦＴアクティブマトリクス基板を製造することができ
る。
を含むＴＦＴアクティブマトリクス回路を形成する際
に、ＴＦＴアクティブマトリクス回路を、ゲート電極膜
パターニング工程、分離エッチング工程およびパッシベ
ーション工程を含む製造工程で製造する。ゲート電極膜
パターニング工程では、電気絶縁性基板上にゲート電極
材料で成膜しパターニングする。積層工程では、ゲート
絶縁膜、チャネル領域となる第１の半導体層、オーミッ
クコンタクト層となる第２の半導体層、さらにはソース
・ドレイン電極となる金属層を順次積層する。分離エッ
チング工程では、露光量を調整したハーフトーン露光に
よって、第１の半導体層および第２の半導体層を島状に
形成し、ソース・ドレイン電極のパターニングおよびチ
ャネルエッチングを行う。パッシベーション工程では、
分離エッチング工程後に、パッシベーション膜を成膜し
て覆う。ＴＦＴアクティブマトリクス回路の製造の際に
は、ゲート電極膜パターニング工程と、分離エッチング
工程とでそれぞれフォトマスクを使用し、さらにゲート
電極とオーバーラップさせる画素電極の形成の際に１枚
のフォトマスクを使用するので、全部で３枚のフォトマ
スクを使用するだけで画素電極とゲート電極とを立体的
にオーバーラップさせて高開口率を得ることができるＴ
ＦＴアクティブマトリクス基板を製造することができ
る。
【００１９】また本発明は、前記電気絶縁性合成樹脂材
料として、感光性アクリル系樹脂を使用することを特徴
とする。
料として、感光性アクリル系樹脂を使用することを特徴
とする。
【００２０】本発明に従えば、感光性アクリル系樹脂を
用いてマトリクス基板の表面に、表面が平坦な電気絶縁
膜を形成することができる。感光性アクリル系樹脂の露
光に第１のレジストパターンを用い、レジスト層が除去
されている部分を未硬化にして、下地のマトリクス回路
に達する貫通孔としてのコンタクトホールを容易に形成
することができる。
用いてマトリクス基板の表面に、表面が平坦な電気絶縁
膜を形成することができる。感光性アクリル系樹脂の露
光に第１のレジストパターンを用い、レジスト層が除去
されている部分を未硬化にして、下地のマトリクス回路
に達する貫通孔としてのコンタクトホールを容易に形成
することができる。
【００２１】また本発明で、前記透明導電材による被膜
の形成は、スパッタリング、蒸着、または塗布によって
行うことを特徴とする。
の形成は、スパッタリング、蒸着、または塗布によって
行うことを特徴とする。
【００２２】本発明に従えば、電気絶縁膜上に透明導電
材の被膜を、スパッタリングまたは蒸着で形成すること
ができるばかりではなく、塗布型透明導電材を用いて塗
布することによっても形成することができる。塗布によ
って透明導電材の被膜を形成すれば、スパッタリングま
たは蒸着で形成するときのような真空装置を使用する必
要をなくすことができる。
材の被膜を、スパッタリングまたは蒸着で形成すること
ができるばかりではなく、塗布型透明導電材を用いて塗
布することによっても形成することができる。塗布によ
って透明導電材の被膜を形成すれば、スパッタリングま
たは蒸着で形成するときのような真空装置を使用する必
要をなくすことができる。
【００２３】
【発明の実施の形態】図１〜図６の（ａ）から（ｒ）で
本発明の実施の一形態としての高開口率アクティブマト
リクス基板の概略的な構成とその製造方法の概要を示
す。本実施形態についても、図９〜図１４と同様に、ゲ
ート電極とソース電極とが交差するＧ−Ｓ交差部分、Ｔ
ＦＴ素子部分、画素部分および端子部を並べた模式的な
断面構成について示す。
本発明の実施の一形態としての高開口率アクティブマト
リクス基板の概略的な構成とその製造方法の概要を示
す。本実施形態についても、図９〜図１４と同様に、ゲ
ート電極とソース電極とが交差するＧ−Ｓ交差部分、Ｔ
ＦＴ素子部分、画素部分および端子部を並べた模式的な
断面構成について示す。
【００２４】図１（ａ）は、ガラス基板１上にゲート電
極膜２を成膜した状態を示す。ゲート電極膜２は、スパ
ッタリング法等でクロム、アルミニウム、タンタル等の
金属膜を形成する。ゲート電極膜２上には、レジスト層
を塗布し、１枚目のフォトマスクを用いて、図１（ｂ）
に示すようなレジストパターン３を形成する。さらにレ
ジストパターン３を用いたエッチングにより、図１
（ｃ）に示すようにゲート電極膜２をパターニングす
る。
極膜２を成膜した状態を示す。ゲート電極膜２は、スパ
ッタリング法等でクロム、アルミニウム、タンタル等の
金属膜を形成する。ゲート電極膜２上には、レジスト層
を塗布し、１枚目のフォトマスクを用いて、図１（ｂ）
に示すようなレジストパターン３を形成する。さらにレ
ジストパターン３を用いたエッチングにより、図１
（ｃ）に示すようにゲート電極膜２をパターニングす
る。
【００２５】図２（ｄ）は、ゲート絶縁膜４、第１半導
体層５および第２半導体層６を３層連続積層成膜し、さ
らにソース・ドレイン電極膜７をプラズマＣＶＤ法やス
パッタリング法などで連続して積層成膜する。ゲート絶
縁膜４は、たとえば窒化シリコン（ＳｉＮｘ）膜などで
形成する。第１半導体層５は、アモルファス−シリコン
（ａ−Ｓｉ）膜で形成する。第２半導体層６は、ｎ型不
純物を高濃度にドープしたｎ+−Ｓｉ膜で形成する。ソ
ース・ドレイン電極膜７は、クロム、アルミニウム、タ
ンタル等の金属で形成する。さらに、全体にレジストを
塗布した後、スリットマスク等を用いて露光量を調整
し、１回のレジスト塗布で複数段階の厚さのレジストパ
ターン８を、図２（ｅ）に示すように形成する。レジス
トパターン８は、画素部および端子部には形成しない
で、ＴＦＴ素子部のチャネル部５ａに相当する部分は薄
肉部８ａとして形成する。その他の部分は厚く形成す
る。すなわち、その他の部分は第１の厚み以上であり、
薄肉部８ａは第１の厚みより薄い第２の厚みとして形成
する。次に、図２（ｆ）に示すように、レジストパター
ン８に覆われていない部分のゲート絶縁膜４、第１半導
体層５および第２半導体層６の３つの層と、ソース・ド
レイン電極膜７とを全てエッチングで除去する。
体層５および第２半導体層６を３層連続積層成膜し、さ
らにソース・ドレイン電極膜７をプラズマＣＶＤ法やス
パッタリング法などで連続して積層成膜する。ゲート絶
縁膜４は、たとえば窒化シリコン（ＳｉＮｘ）膜などで
形成する。第１半導体層５は、アモルファス−シリコン
（ａ−Ｓｉ）膜で形成する。第２半導体層６は、ｎ型不
純物を高濃度にドープしたｎ+−Ｓｉ膜で形成する。ソ
ース・ドレイン電極膜７は、クロム、アルミニウム、タ
ンタル等の金属で形成する。さらに、全体にレジストを
塗布した後、スリットマスク等を用いて露光量を調整
し、１回のレジスト塗布で複数段階の厚さのレジストパ
ターン８を、図２（ｅ）に示すように形成する。レジス
トパターン８は、画素部および端子部には形成しない
で、ＴＦＴ素子部のチャネル部５ａに相当する部分は薄
肉部８ａとして形成する。その他の部分は厚く形成す
る。すなわち、その他の部分は第１の厚み以上であり、
薄肉部８ａは第１の厚みより薄い第２の厚みとして形成
する。次に、図２（ｆ）に示すように、レジストパター
ン８に覆われていない部分のゲート絶縁膜４、第１半導
体層５および第２半導体層６の３つの層と、ソース・ド
レイン電極膜７とを全てエッチングで除去する。
【００２６】図３（ｇ）は、図２（ｆ）に示す残存して
いるレジストパターン８の全体をアッシングで厚みを減
少させ、薄肉部８ａに対応するチャネル部５ａの位置で
ソース・ドレイン電極膜７の表面が露出するようになっ
た状態を示す。次に残存するレジストパターン８を利用
して、図３（ｈ）に示すようにソース・ドレイン電極分
離およびチャネルエッチングを行う。チャネル部５ａで
は、第１半導体層５の厚みが調整され、第２半導体層６
およびソース・ドレイン電極膜７は消失する。ここでレ
ジストパターン８を除去すると、図３（ｉ）に示す状態
になる。
いるレジストパターン８の全体をアッシングで厚みを減
少させ、薄肉部８ａに対応するチャネル部５ａの位置で
ソース・ドレイン電極膜７の表面が露出するようになっ
た状態を示す。次に残存するレジストパターン８を利用
して、図３（ｈ）に示すようにソース・ドレイン電極分
離およびチャネルエッチングを行う。チャネル部５ａで
は、第１半導体層５の厚みが調整され、第２半導体層６
およびソース・ドレイン電極膜７は消失する。ここでレ
ジストパターン８を除去すると、図３（ｉ）に示す状態
になる。
【００２７】次に図４（ｊ）に示すように、基板の全面
にパッシベーション膜９を形成する。パッシベーション
膜９は、窒化シリコンなどによる保護膜であり、スパッ
タリング法等によって形成する。パッシベーション膜９
の上に感光性アクリル系樹脂を塗布すると、図４（ｋ）
に示すように、表面が平坦化した電気絶縁膜である感光
性アクリル系樹脂膜１０が得られる。感光性アクリル系
樹脂膜１０を、８０〜１００℃の温度でプリベークし、
さらにその上部にフォトレジストを全面塗布してフォト
レジスト層１１を形成した状態を図４（ｌ）に示す。
にパッシベーション膜９を形成する。パッシベーション
膜９は、窒化シリコンなどによる保護膜であり、スパッ
タリング法等によって形成する。パッシベーション膜９
の上に感光性アクリル系樹脂を塗布すると、図４（ｋ）
に示すように、表面が平坦化した電気絶縁膜である感光
性アクリル系樹脂膜１０が得られる。感光性アクリル系
樹脂膜１０を、８０〜１００℃の温度でプリベークし、
さらにその上部にフォトレジストを全面塗布してフォト
レジスト層１１を形成した状態を図４（ｌ）に示す。
【００２８】次に、３枚目のフォトマスクとして、スリ
ットマスク等を用いて露光量を調整し、フォトレジスト
層１１のハーフトーン露光を行い、１回のレジスト塗布
で２種類の厚さを有する第１のレジストパターンを形成
している状態を図５（ｍ）に示す。フォトレジスト層１
１は、多段階の露光によって、画素電極が形成される領
域に対応する凹所１１ａで部分的に硬化し、コンタクト
ホール位置１１ｂで未硬化となり、残余の部分で硬化す
る。フォトレジスト層１１を現像すると、コンタクトホ
ール位置１１ｂではフォトレジスト層１１が消失し、凹
所１１ａでは厚みが残余の部分よりも薄くなる。
ットマスク等を用いて露光量を調整し、フォトレジスト
層１１のハーフトーン露光を行い、１回のレジスト塗布
で２種類の厚さを有する第１のレジストパターンを形成
している状態を図５（ｍ）に示す。フォトレジスト層１
１は、多段階の露光によって、画素電極が形成される領
域に対応する凹所１１ａで部分的に硬化し、コンタクト
ホール位置１１ｂで未硬化となり、残余の部分で硬化す
る。フォトレジスト層１１を現像すると、コンタクトホ
ール位置１１ｂではフォトレジスト層１１が消失し、凹
所１１ａでは厚みが残余の部分よりも薄くなる。
【００２９】次に、図５（ｎ）に示すように、フォトレ
ジスト層の第１のレジストパターンをマスクとして感光
性アクリル系樹脂１０を露光し、ウェットエッチングな
どの現像処理を行うと、コンタクトホール位置１１ｂで
は感光性アクリル系樹脂１０が未硬化となり、ゲート電
極部分までの貫通孔であるコンタクトホールが形成され
る。図５（ｏ）に示すように、感光性アクリル系樹脂１
０の現像処理によるエッチングでは、コンタクトホール
位置１１ｂで、さらにパッシベーション膜９も除去され
て、ソース・ドレイン電極膜７が露出する。
ジスト層の第１のレジストパターンをマスクとして感光
性アクリル系樹脂１０を露光し、ウェットエッチングな
どの現像処理を行うと、コンタクトホール位置１１ｂで
は感光性アクリル系樹脂１０が未硬化となり、ゲート電
極部分までの貫通孔であるコンタクトホールが形成され
る。図５（ｏ）に示すように、感光性アクリル系樹脂１
０の現像処理によるエッチングでは、コンタクトホール
位置１１ｂで、さらにパッシベーション膜９も除去され
て、ソース・ドレイン電極膜７が露出する。
【００３０】図６（ｐ）は、アッシングによって、図５
（ｏ）に示す第１のレジストパターンのフォトレジスト
層１１の全体的な厚さを減少させ、凹所１１ａでもフォ
トレジスト層１１が消失している状態を示す。フォトレ
ジスト層１１は、画素電極形成領域外に残存する第２の
レジストパターンに変化する。次に、残存するフォトレ
ジスト層１１を含むマトリクス基板の全面に、透明導電
膜をスパッタリング法等によって形成すると、図６
（ｑ）に示すように、透明導電膜１２が残存するフォト
レジスト層１１上を含めて感光性アクリル系樹脂膜１０
上の全体に形成される。
（ｏ）に示す第１のレジストパターンのフォトレジスト
層１１の全体的な厚さを減少させ、凹所１１ａでもフォ
トレジスト層１１が消失している状態を示す。フォトレ
ジスト層１１は、画素電極形成領域外に残存する第２の
レジストパターンに変化する。次に、残存するフォトレ
ジスト層１１を含むマトリクス基板の全面に、透明導電
膜をスパッタリング法等によって形成すると、図６
（ｑ）に示すように、透明導電膜１２が残存するフォト
レジスト層１１上を含めて感光性アクリル系樹脂膜１０
上の全体に形成される。
【００３１】図６（ｒ）は、図６（ｑ）に示す透明導電
膜１２下のフォトレジスト層１１を除去することによっ
て、リフトオフ法で画素電極１２ａの部分以外の透明導
電膜が除去され、ＴＦＴアレイ基板として、高開口率ア
クティブマトリクス基板１４が形成されている状態を示
す。コンタクトホール内には、コンタクトホール通電部
１２ｂが形成され、画素電極１２ａとドレイン電極とを
電気的に接続している。なお、画素電極１２ａおよびコ
ンタクトホール通電部１２ｂなどを形成する透明導電膜
１２は、酸化インジウム錫（ＩＴＯ）や酸化錫（ＳｎＯ
2)などによって形成することができる。
膜１２下のフォトレジスト層１１を除去することによっ
て、リフトオフ法で画素電極１２ａの部分以外の透明導
電膜が除去され、ＴＦＴアレイ基板として、高開口率ア
クティブマトリクス基板１４が形成されている状態を示
す。コンタクトホール内には、コンタクトホール通電部
１２ｂが形成され、画素電極１２ａとドレイン電極とを
電気的に接続している。なお、画素電極１２ａおよびコ
ンタクトホール通電部１２ｂなどを形成する透明導電膜
１２は、酸化インジウム錫（ＩＴＯ）や酸化錫（ＳｎＯ
2)などによって形成することができる。
【００３２】なお、透明導電膜１２の形成は、スパッタ
リング法や蒸着法など、従来から行われている方法を用
いることができるばかりではなく、塗布法を用いること
もできる。塗布法では、塗布型の透明導電材を用いて塗
布し、加熱して硬化させて透明導電膜１２を形成する。
リング法や蒸着法など、従来から行われている方法を用
いることができるばかりではなく、塗布法を用いること
もできる。塗布法では、塗布型の透明導電材を用いて塗
布し、加熱して硬化させて透明導電膜１２を形成する。
【００３３】以上のように本実施形態の高開口率アクテ
ィブマトリクス基板１４の製造では、（ｂ），（ｅ）お
よび（ｍ）の３つの工程でフォトマスクを使用している
ので、合計３枚のフォトマスクでＴＦＴアレイを製造す
ることが可能となる。すなわち、ゲート電極膜２と画素
電極１２ａとなる透明導電膜１２とを立体的にオーバー
ラップさせる構造を有し、高開口率で高輝度を実現する
ことができるＴＦＴアレイを、従来の製造プロセスに比
べて非常に少ないマスク枚数である３枚のフォトマスク
で製造することが可能となる。
ィブマトリクス基板１４の製造では、（ｂ），（ｅ）お
よび（ｍ）の３つの工程でフォトマスクを使用している
ので、合計３枚のフォトマスクでＴＦＴアレイを製造す
ることが可能となる。すなわち、ゲート電極膜２と画素
電極１２ａとなる透明導電膜１２とを立体的にオーバー
ラップさせる構造を有し、高開口率で高輝度を実現する
ことができるＴＦＴアレイを、従来の製造プロセスに比
べて非常に少ないマスク枚数である３枚のフォトマスク
で製造することが可能となる。
【００３４】図７は、本実施形態で高開口率アクティブ
マトリクス基板１４を製造する際に２枚目および３枚目
のフォトマスクとして用いるハーフトーン露光が可能な
マスク１５の基本的な断面構成を示す。マスク１５は、
透過部１５Ａ、遮光部１５Ｂおよびメッシュ部１５Ｃを
備える。一般のフォトマスクでは、透過部１５Ａのよう
に光の透過量が１００％を目標に形成する部分と、遮光
部１５Ｂのように、光の透過量が０％を目標に形成する
部分とを備える。本実施形態に用いるマスク１５では、
さらに透過光量が透過部１５Ａと遮光部１５Ｂとの中間
となるメッシュ部１５Ｃを形成する。メッシュ部１５Ｃ
は、たとえば間隔が使用する光の分解能よりも小さいメ
ッシュパターンやスリットパターンで形成する。マスク
１５の透過光量の変化によって、たとえばポジ型のレジ
ストを使用すると、透過部１５Ａに対応する部分ではレ
ジスト厚みが零で、遮光部１５Ｂに対応する部分でレジ
スト厚みが最大となり、メッシュ部１５Ｃに対応する部
分では透過光量が多くなるとレジスト厚が減少するよう
なレジストパターン１６が得られる。ネガ型のレジスト
を使用することもでき、その場合は透過光量が多くなる
とレジスト型が増加する。
マトリクス基板１４を製造する際に２枚目および３枚目
のフォトマスクとして用いるハーフトーン露光が可能な
マスク１５の基本的な断面構成を示す。マスク１５は、
透過部１５Ａ、遮光部１５Ｂおよびメッシュ部１５Ｃを
備える。一般のフォトマスクでは、透過部１５Ａのよう
に光の透過量が１００％を目標に形成する部分と、遮光
部１５Ｂのように、光の透過量が０％を目標に形成する
部分とを備える。本実施形態に用いるマスク１５では、
さらに透過光量が透過部１５Ａと遮光部１５Ｂとの中間
となるメッシュ部１５Ｃを形成する。メッシュ部１５Ｃ
は、たとえば間隔が使用する光の分解能よりも小さいメ
ッシュパターンやスリットパターンで形成する。マスク
１５の透過光量の変化によって、たとえばポジ型のレジ
ストを使用すると、透過部１５Ａに対応する部分ではレ
ジスト厚みが零で、遮光部１５Ｂに対応する部分でレジ
スト厚みが最大となり、メッシュ部１５Ｃに対応する部
分では透過光量が多くなるとレジスト厚が減少するよう
なレジストパターン１６が得られる。ネガ型のレジスト
を使用することもでき、その場合は透過光量が多くなる
とレジスト型が増加する。
【００３５】本実施の形態の高開口率アクティブマトリ
クス基板１４の製造では、図７に示すようなレジストパ
ターン１６を、図２（ｅ）および図５（ｍ）に示すよう
に、レジストパターン８およびフォトレジスト層１１の
厚さをそれぞれ２段階に変えて硬化させる２段階のパタ
ーニングを行っている。このような画素電極の形成の考
え方は、単純マトリクス型液晶表示装置用のマトリクス
基板の形成にも適用することができる。
クス基板１４の製造では、図７に示すようなレジストパ
ターン１６を、図２（ｅ）および図５（ｍ）に示すよう
に、レジストパターン８およびフォトレジスト層１１の
厚さをそれぞれ２段階に変えて硬化させる２段階のパタ
ーニングを行っている。このような画素電極の形成の考
え方は、単純マトリクス型液晶表示装置用のマトリクス
基板の形成にも適用することができる。
【００３６】図８は、図９〜図１４で示した従来の５枚
のフォトマスクを利用する高開口率アクティブマトリク
ス基板３４の製造工程と、本発明の高開口率アクティブ
マトリクス基板１４の製造工程での３枚のフォトマスク
の使用とを対比して示す。本実施形態でも、１枚目のゲ
ート膜パターニングの際には、従来と同様のフォトマス
クを使用する。２枚目のフォトマスクは、従来では２枚
目のＴＦＴ素子部分の島状のパターニングと３枚目のソ
ース・ドレイン分離およびチャネルエッチングとを、ハ
ーフトーン露光を利用して１枚のフォトマスクで行う。
また、本実施形態の３枚目のフォトマスクでは、従来の
４枚目のコンタクトホール形成のための感光性アクリル
系樹脂膜３１のパターニングと、５枚目のＩＴＯ画素電
極膜パターニングとを、ハーフトーン露光を利用して３
枚目のフォトマスクでまとめて行うことができる。
のフォトマスクを利用する高開口率アクティブマトリク
ス基板３４の製造工程と、本発明の高開口率アクティブ
マトリクス基板１４の製造工程での３枚のフォトマスク
の使用とを対比して示す。本実施形態でも、１枚目のゲ
ート膜パターニングの際には、従来と同様のフォトマス
クを使用する。２枚目のフォトマスクは、従来では２枚
目のＴＦＴ素子部分の島状のパターニングと３枚目のソ
ース・ドレイン分離およびチャネルエッチングとを、ハ
ーフトーン露光を利用して１枚のフォトマスクで行う。
また、本実施形態の３枚目のフォトマスクでは、従来の
４枚目のコンタクトホール形成のための感光性アクリル
系樹脂膜３１のパターニングと、５枚目のＩＴＯ画素電
極膜パターニングとを、ハーフトーン露光を利用して３
枚目のフォトマスクでまとめて行うことができる。
【００３７】また本実施形態では、図５（ｍ）から図６
（ｒ）に示すように、フォトマスク層１１を用いて感光
性アクリル系樹脂膜（１０）を露光し、端子部でもコン
タクトホールを形成することができる。
（ｒ）に示すように、フォトマスク層１１を用いて感光
性アクリル系樹脂膜（１０）を露光し、端子部でもコン
タクトホールを形成することができる。
【００３８】
【発明の効果】以上のように本発明によれば、液晶用マ
トリクス基板は、電気絶縁膜の形成、およびフォトレジ
スト層の形成を順次行って製造する際に、フォトレジス
ト層には、ハーフトーン露光で硬化の程度を変えて、現
像によって層厚の異なる部分を形成する。まず、コンタ
クトホール位置でレジスト層が除去される第１のレジス
トパターンをマスクとして用いて、電気絶縁膜をパター
ニングし、コンタクトホール位置にマトリクス回路に達
する貫通孔を形成する。第１のレジストパターンの層厚
を全体的に減少させて、画素電極形成領域からフォトレ
ジスト層を除去して第２のレジストパターンを形成し、
全表面を覆うように透明導電材による被膜を形成する
と、コンタクトホール位置の貫通孔にも透明導電材が充
填される。第２のレジストパターンのフォトレジスト層
を除去すると、その表面に形成されている透明導電材被
膜もリフトオフによって除去され、画素電極形成領域と
コンタクトホール位置の貫通孔とに、透明導電材被膜を
残留させて、電気絶縁膜の表面にコンタクトホールを介
してマトリクス回路に導通する画素電極を形成すること
ができる。ハーフトーン露光を利用し、第１および第２
のレジストパターンを１枚のフォトマスクを用いて形成
することができるので、フォトマスクの使用枚数を削減
することができる。
トリクス基板は、電気絶縁膜の形成、およびフォトレジ
スト層の形成を順次行って製造する際に、フォトレジス
ト層には、ハーフトーン露光で硬化の程度を変えて、現
像によって層厚の異なる部分を形成する。まず、コンタ
クトホール位置でレジスト層が除去される第１のレジス
トパターンをマスクとして用いて、電気絶縁膜をパター
ニングし、コンタクトホール位置にマトリクス回路に達
する貫通孔を形成する。第１のレジストパターンの層厚
を全体的に減少させて、画素電極形成領域からフォトレ
ジスト層を除去して第２のレジストパターンを形成し、
全表面を覆うように透明導電材による被膜を形成する
と、コンタクトホール位置の貫通孔にも透明導電材が充
填される。第２のレジストパターンのフォトレジスト層
を除去すると、その表面に形成されている透明導電材被
膜もリフトオフによって除去され、画素電極形成領域と
コンタクトホール位置の貫通孔とに、透明導電材被膜を
残留させて、電気絶縁膜の表面にコンタクトホールを介
してマトリクス回路に導通する画素電極を形成すること
ができる。ハーフトーン露光を利用し、第１および第２
のレジストパターンを１枚のフォトマスクを用いて形成
することができるので、フォトマスクの使用枚数を削減
することができる。
【００３９】また本発明によれば、画素電極のオーバー
ラップも許容する高開口率アクティブマトリクス基板を
３枚のフォトマスクを利用するだけで形成することがで
きる。
ラップも許容する高開口率アクティブマトリクス基板を
３枚のフォトマスクを利用するだけで形成することがで
きる。
【００４０】また本発明によれば、電気絶縁性合成樹脂
材料として感光性アクリル系樹脂を使用するので、フォ
トマスクを使用して、コンタクトホールを容易に形成す
ることができる。
材料として感光性アクリル系樹脂を使用するので、フォ
トマスクを使用して、コンタクトホールを容易に形成す
ることができる。
【００４１】また本発明によれば、透明導電材の被膜
を、スパッタリングまたは蒸着で形成することができる
ばかりではなく、塗布型透明導電材を用いて塗布するこ
とによっても形成することができる。塗布によって透明
導電材の被膜を形成すれば、スパッタリングまたは蒸着
で形成するときのような真空装置を使用する必要をなく
すことができる。
を、スパッタリングまたは蒸着で形成することができる
ばかりではなく、塗布型透明導電材を用いて塗布するこ
とによっても形成することができる。塗布によって透明
導電材の被膜を形成すれば、スパッタリングまたは蒸着
で形成するときのような真空装置を使用する必要をなく
すことができる。
【図１】本発明の実施の一形態としての高開口率アクテ
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
【図２】本発明の実施の一形態としての高開口率アクテ
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
【図３】本発明の実施の一形態としての高開口率アクテ
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
【図４】本発明の実施の一形態としての高開口率アクテ
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
【図５】本発明の実施の一形態としての高開口率アクテ
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
【図６】本発明の実施の一形態としての高開口率アクテ
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
ィブマトリクス基板１４の製造過程を示す簡略化した断
面図である。
【図７】実施の一形態で用いるハーフトーン露光用のマ
スク１５の簡略化した断面形状と、対応する透過光量お
よび生成されるレジストパターン形状を示す図である。
スク１５の簡略化した断面形状と、対応する透過光量お
よび生成されるレジストパターン形状を示す図である。
【図８】本発明の実施形態の高開口率アクティブマトリ
クス基板１４の製造工程で用いるフォトマスクを、従来
の高開口率アクティブマトリクス基板３４の製造工程で
用いるフォトマスクと対比して示す図である。
クス基板１４の製造工程で用いるフォトマスクを、従来
の高開口率アクティブマトリクス基板３４の製造工程で
用いるフォトマスクと対比して示す図である。
【図９】従来の高開口率アクティブマトリクス基板の製
造工程の概要を示す簡略化した断面図である。
造工程の概要を示す簡略化した断面図である。
【図１０】従来の高開口率アクティブマトリクス基板の
製造工程の概要を示す簡略化した断面図である。
製造工程の概要を示す簡略化した断面図である。
【図１１】従来の高開口率アクティブマトリクス基板の
製造工程の概要を示す簡略化した断面図である。
製造工程の概要を示す簡略化した断面図である。
【図１２】従来の高開口率アクティブマトリクス基板の
製造工程の概要を示す簡略化した断面図である。
製造工程の概要を示す簡略化した断面図である。
【図１３】従来の高開口率アクティブマトリクス基板の
製造工程の概要を示す簡略化した断面図である。
製造工程の概要を示す簡略化した断面図である。
【図１４】従来の高開口率アクティブマトリクス基板の
製造工程の概要を示す簡略化した断面図である。
製造工程の概要を示す簡略化した断面図である。
１ ガラス基板 ２ ゲート電極膜 ３，８，１６ レジストパターン ４ ゲート絶縁膜 ５ 第１半導体層 ５ａ チャネル部 ６ 第２半導体層 ７ ソース・ドレイン電極膜 ８ａ 薄肉部 ９ パッシベーション膜 １０ 感光性アクリル系樹脂膜 １０ａ 凹所 １０ｂ コンタクトホール １１ フォトレジスト層 １１ｂ コンタクトホール位置 １２ 透明導電膜 １２ａ 画素電極 １４ 高開口率アクティブマトリクス基板 １５ マスク １５Ａ 透過部 １５Ｂ 遮光部 １５Ｃ メッシュ部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉良 徹 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 2H092 JA24 JA28 JA34 JA37 JA41 JA45 JA47 KB22 KB24 MA04 MA05 MA10 MA13 MA17 NA07 NA27
Claims (4)
- 【請求項１】 複数の液晶セルを形成するためのマトリ
クス回路が電気絶縁性基板上に形成される液晶用マトリ
クス基板の製造方法において、 電気絶縁性基板上に、電気絶縁性合成樹脂材料を塗布し
て、表面が平坦な電気絶縁膜を形成し、 該電気絶縁膜の表面に、フォトレジスト層を形成し、 該フォトレジスト層を、予め定められる画素電極形成領
域を除いて硬化し、該画素電極領域の予め定めるコンタ
クトホール位置で未硬化となり、該コンタクトホール位
置を除く該画素電極領域で部分的に硬化するように、露
光量を調整したマスクでハーフトーン露光し、 該フォトレジスト層を現像して、該コンタクトホール位
置で該フォトレジスト層が除去され、該画素電極形成領
域での層厚が他の部分よりも薄くなっている第１のレジ
ストパターンを形成し、 該第１のレジストパターンをマスクに用いて、該電気絶
縁膜のコンタクトホール位置に、マトリクス回路に達す
る貫通孔を形成するパターニングを行い、 該第１のレジストパターンの層厚を全体的に減少させ
て、該画素電極形成領域からフォトレジスト層を除去し
て第２のレジストパターンを形成し、 該電気絶縁膜の平坦な表面に、該第２のレジストパター
ンが形成されている状態で、該電気絶縁膜の全表面を覆
うように透明導電材による被膜を形成し、 該第２のレジストパターンを除去することによって、該
第２のレジストパターン上に形成されている透明導電材
被膜もリフトオフによって除去し、該電気絶縁膜の平坦
な表面に残留する透明導電材被膜によって画素電極を形
成することを特徴とする液晶用マトリクス基板の製造方
法。 - 【請求項２】 前記マトリクス回路は、複数の薄膜トラ
ンジスタを含むＴＦＴアクティブマトリクス回路であ
り、 該ＴＦＴアクティブマトリクス回路の製造工程は、 前記電気絶縁性基板上にゲート電極材料で成膜し、パタ
ーニングするゲート電極膜パターニング工程と、 ゲート絶縁膜、チャネル領域となる第１の半導体層、オ
ーミックコンタクト層となる第２の半導体層、さらには
ソース・ドレイン電極となる金属層を順次積層する積層
工程と、 露光量を調整したハーフトーン露光によって、第１の半
導体層および第２の半導体層を島状に形成し、ソース・
ドレイン電極のパターニングおよびチャネルエッチング
を行う分離エッチング工程と、 分離エッチング工程後に、パッシベーション膜を成膜し
て覆うパッシベーション工程とを含むことを特徴とする
請求項１記載の液晶用マトリクス基板の製造方法。 - 【請求項３】 前記電気絶縁性合成樹脂材料として、感
光性アクリル系樹脂を使用することを特徴とする請求項
１または２のいずれかに記載の液晶用マトリクス基板の
製造方法。 - 【請求項４】 前記透明導電材による被膜の形成は、ス
パッタリング、蒸着、または塗布によって行うことを特
徴とする請求項１〜３のいずれかに記載の液晶用マトリ
クス基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000290731A JP2002098995A (ja) | 2000-09-25 | 2000-09-25 | 液晶用マトリクス基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000290731A JP2002098995A (ja) | 2000-09-25 | 2000-09-25 | 液晶用マトリクス基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002098995A true JP2002098995A (ja) | 2002-04-05 |
Family
ID=18773916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000290731A Pending JP2002098995A (ja) | 2000-09-25 | 2000-09-25 | 液晶用マトリクス基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002098995A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2008003610A (ja) * | 2006-06-23 | 2008-01-10 | Beijing Boe Optoelectronics Technology Co Ltd | 薄膜トランジスタ液晶ディスプレイのアレイ基板構造及びその製造方法 |
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| US7700483B2 (en) | 2007-09-05 | 2010-04-20 | Au Optronics Corporation | Method for fabricating pixel structure |
| KR100977981B1 (ko) * | 2003-10-31 | 2010-08-24 | 엘지디스플레이 주식회사 | 액정 표시 장치용 어레이 기판 및 그 제조 방법 |
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-
2000
- 2000-09-25 JP JP2000290731A patent/JP2002098995A/ja active Pending
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