JP4567589B2 - 液晶表示装置用アレイ基板及びその製造方法 - Google Patents

液晶表示装置用アレイ基板及びその製造方法 Download PDF

Info

Publication number
JP4567589B2
JP4567589B2 JP2005363227A JP2005363227A JP4567589B2 JP 4567589 B2 JP4567589 B2 JP 4567589B2 JP 2005363227 A JP2005363227 A JP 2005363227A JP 2005363227 A JP2005363227 A JP 2005363227A JP 4567589 B2 JP4567589 B2 JP 4567589B2
Authority
JP
Japan
Prior art keywords
pattern
gate
semi
liquid crystal
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005363227A
Other languages
English (en)
Other versions
JP2006323344A (ja
Inventor
キスル チョ
ユンソク チェ
ビョンヨン アン
テウン ファン
ドンジュン ミン
ボキュン チュン
Original Assignee
エルジー ディスプレイ カンパニー リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エルジー ディスプレイ カンパニー リミテッド filed Critical エルジー ディスプレイ カンパニー リミテッド
Publication of JP2006323344A publication Critical patent/JP2006323344A/ja
Application granted granted Critical
Publication of JP4567589B2 publication Critical patent/JP4567589B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
    • G02F1/136236—Active matrix addressed cells for reducing the number of lithographic steps using a grey or half tone lithographic process

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、液晶表示装置に係り、特に、大面積ハーフトーンパターン(halftone pattern)を適用した３マスク工程により製造した液晶表示装置用アレイ基板及びその製造方法に関する。
一般的に、液晶表示装置の駆動原理は、液晶の光学的異方性及び分極性質を利用する。
前記液晶は、構造が細く長いために、分子の配列において方向性を有しており、液晶に電圧を印加して、分子配列の方向が任意に制御できる。
従って、液晶の分子配列の方向を任意に調節すると、液晶の分子配列が変わり、光学的異方性により液晶の分子配列の方向に光が屈折して画像情報を表現する。
液晶表示装置は、共通電極が形成されたカラーフィルター基板(上部基板)と画素電極が形成されたアレイ基板(下部基板)と、上部基板と下部基板との間に充填された液晶とで構成されるが、このような液晶表示装置は、共通電極と画素電極とを介して、上／下方向に印加される電場により液晶を駆動するものであって、 透過率と開口率等の特性が優れている。
現在は、薄膜トランジスタとこの薄膜トランジスタに連結された画素電極とが行列方式に配列されたアクティブマトリックス型の液晶表示装置が解像度及び動画像の具現能力に優れて、最も注目を浴びている。
以下、図１を参照して、前述した液晶表示装置の構成を説明する。
図１は、液晶表示装置を拡大して概略的に示した斜視図である。
図示したように、液晶パネル５１は、液晶層(図示せず)を間に挟み、相互に離隔して構成された第１基板５と第２基板１０とで構成される。第２基板１０と向かい合う第１基板５の一面には、ブラックマトリックス６と、赤色Ｒ、緑色Ｇ、及び青色Ｂのカラーフィルター７ａ、７ｂ、７ｃと、透明な共通電極９とが構成される。共通電極９は、透明であって、ブラックマトリックス６とカラーフィルター７ａ、７ｂ、７ｃとを覆う。
第１基板５と向かい合う第２基板１０には、多数の画素領域Ｐが定義されており、画素領域Ｐの一側を通って延長形成されたゲート配線１４と、ゲート配線１４が通る画素領域Ｐの一端と平行でない他端を通って延長形成されたデータ配線２６とが構成される。
このような構成によって、画素領域Ｐは、ゲート配線１４とデータ配線２６とが交差して定義される領域になり、ゲート配線１４とデータ配線２６との交差点には、薄膜トランジスタＴが構成される。
画素領域Ｐには、薄膜トランジスタＴと接触する透明な画素電極３２が構成されて、これは、インジウムースズーオキサイド（ＩＴＯ）等の光の透過率が比較的優れた透明導電性金属で形成される。
アレイ基板は、マスクを利用したフォトエッチング工程により製造される。フォトエッチング工程は、マスク工程と称される。アレイ基板は、よく５または６マスク工程により製造される。
アレイ基板は、次に説明する５マスク工程により製造される。ゲート電極、ゲート配線、及びゲートパッドを形成する第１マスク工程、ゲート電極、ゲート配線、及びゲートパッドを覆うゲート絶縁膜の上部にアクティブ層とオーミックコンタクト層とを形成する第２マスク工程、オーミックコンタクト層上に、データ配線及びデータパッドと、ソース電極及びドレイン電極とを形成する第３マスク工程、ドレイン電極を露出させるコンタクトホールを有する保護層を形成する第４マスク工程、及びコンタクトホールを通じてドレイン電極と接触する画素電極を形成する第５マスク工程である。
このようなマスク工程は、洗浄と感光層の塗布、露光、現像及びエッチングの多様の過程を含むために、工程が多いほど不良が発生する確率が大きくなる。また、工程時間が増加して工程費用が高くなるために、製品の競争力が弱化される問題がある。
前述した問題を解決するための方法として、４マスク工程が提案されている。
図２は、４マスク工程により製作して液晶表示装置用アレイ基板の単一画素を拡大した平面図である。
図示したように、アレイ基板は、絶縁基板６０上に、一方向に延長されたゲート配線６２と、これと交差して画素領域Ｐを定義するデータ配線８２とが構成される。
ゲート配線６２は、一端にゲートパッド６４が構成され、データ配線８２は、一端にデータパッド８４が構成される。
ゲートパッド６４及びデータパッド８４の各々は、これらと接触する透明なゲートパッド端子１１２とデータパッド端子１１４とが構成される。
ゲート配線６２とデータ配線８２とが交差する箇所には、ゲート配線６２と接触するゲート電極６４と、ゲート電極６４の上部に位置した第１半導体パターン９０ａと、第１半導体パターン９０ａの上部に離隔されて位置し、データ配線８２に連結されたソース電極９４と、これとは離隔されたドレイン電極９６とを含む薄膜トランジスタＴが構成される。
画素領域Ｐには、ドレイン電極９６と接触する透明な画素電極１１０が構成される。
この時、ゲート配線６２の上部の一部に、ソース電極９４及びドレイン電極９６と同一工程により形成したアイランド状の金属パターン８６を形成して、これを画素電極１１０と接触するように構成する。
このようにすると、ゲート配線６２を第１電極として、アイランド状の金属パターン８６を第２電極とするストレージキャパシターＣstが形成される。
アイランド状の金属パターン８６の下部には、第２半導体パターン９０ｂが構成される。また、ソース電極９４及びドレイン電極９６と、データ配線８２及びデータパッド８４との下部には、第３半導体パターン９０ｃが構成されて、特に、純粋非晶質シリコン層が、ソース電極９４及びドレイン電極９６と、データ配線８２及びデータパッド８４との外部に露出された形状になる。
以下、各工程の図面を参照して、従来の４マスク工程によりアレイ基板を製造する工程を説明する。
図３〜９Ａ、図３〜９Ｂ、及び図３〜９Ｃは、それぞれ図２のＩＩＩＡ−ＩＩＩＡ線、ＩＩＩＢ−ＩＩＩＢ線、及びＩＩＩＣ−ＩＩＩＣ線に沿って切断して、従来の工程順に示した各工程の断面図である。
図３Ａ〜図３Ｃは、第１マスク工程を示した図面である。
図３Ａ〜図３Ｃに示したように、基板６０上にスイッチング領域Ｓを含む画素領域Ｐ、ゲート領域Ｇ、データ領域Ｄ、ストレージ領域Ｃを定義する。
この時、ストレージ領域Ｃは、ゲート領域Ｇの一部として定義される。
上記多数の領域Ｓ、Ｐ、Ｇ、Ｄ、Ｃが定義された基板６０上に、横方向に延長され、一端にゲートパッド６６を含むゲート配線６２と、ゲート配線６２に連結され、スイッチング領域Ｓに位置するゲート電極６４を形成する。ゲート配線６２及びゲート電極６４は、アルミニウムＡｌ、アルミニウム合金ＡｌＮｄ、タングステンＷ、クロムＣｒ、モリブデンＭｏ等の単一金属または、アルミニウムＡｌ/クロムＣｒ(または、モリブデンＭｏ)等の二重金属層の構造で形成される。
図４Ａ〜図７Ｃは、第２マスク工程を示した図面である。 図４Ａ〜図４Ｃに示したように、ゲート電極６４及びゲートパッド６６を含むゲート配線６２が形成された基板６０の全面に、ゲート絶縁膜６８と、非晶質シリコン層(ａ−Ｓｉ：Ｈ)７０と、不純物を含む 非晶質シリコン層(ｎ＋または、ｐ＋ａ−Ｓｉ：Ｈ)７２と、金属層７４とを形成する。
ゲート絶縁膜６８は、シリコン窒化物ＳｉＮＸと酸化シリコンＳｉＯ２等を含む無機絶縁物質、または、場合によっては、ベンゾシクロブテンＢＣＢとアクリル系樹脂等を含む有機絶縁物質のうちいずれかを蒸着して形成し、金属層７４は、前述した導電性金属グループのうちから選択された１つまたは、それ以上の物質を蒸着して形成する。
金属層７４の上部にフォトレジストを塗布して感光層７６を形成する。
感光層７６の上部には、透過部Ｂ１、遮断部Ｂ２、半透過部Ｂ３で構成されたマスクＭを配置する。
この時、遮断部Ｂ２を、スイッチング領域Ｓに対応した一部と、データ領域Ｄと、ストレージ領域Ｃとに対応するように配置し、半透過部Ｂ３を、スイッチング領域Ｓの残りの領域に対応するように配置し、透過部Ｂ１を、スイッチング領域Ｓ、ストレージ領域Ｃ、及びデータ領域Ｄを除いた残りの領域に対応するように配置する。 マスクＭの上部に光を照射して、下部の感光層７６を露光する工程を行って、現像する工程を行う。
図５Ａ〜図５Ｃに示したように、スイッチング領域Ｓには相互に異なる厚さの第１感光パターン７８ａ、データ領域Ｄには第１感光パターン７８ａから延長された第２感光パターン７８ｂ、ストレージ領域Ｃには第３感光パターン７８ｃがそれぞれ形成される。
スイッチング領域Ｓ、データ領域Ｄ、ストレージ領域Ｃを除いた残りの領域からは、全部感光層が除去され、下部の金属層７４が露出した状態になる。
次いで、露出した金属層７４と、その下部の不純物非晶質シリコン層７２と、純粋非晶質シリコン層７０とを除去する工程を行う。
この時、金属層７４の種類によっては、金属層とその下部層とが同時に除去され、金属層を先にエッチングした後、乾式エッチング工程により下部の不純物を含む非晶質シリコン層７２と純粋非晶質シリコン層７０とを除去する工程を行う。
従って、図６Ａ〜図６Ｃに示したように、ソース/ドレインパターン８０が第１感光パターン７８ａの下部に形成され、一端にデータパッド８４を含むデータ配線８２がデータ領域Ｄに形成されて、アイランド状の金属パターン８６がストレージ領域Ｃに形成される。データ配線８２は、ソース/ドレインパターン８０に連結される。
この時、ソース/ドレインパターン８０、データパッド８４を含むデータ配線８２、及び金属パターン８６の下部には、各々第１半導体パターン９０ａ、第２半導体パターン９０ｂ、及び第３半導体パターン９０ｃが形成される。第１半導体パターン９０ａ、第２半導体パターン９０ｂ、及び第３半導体パターン９０ｃの各々は、不純物を含む非晶質シリコン層と純粋非晶質シリコン層とを含む。
第１感光パターン７８ａの第２部分をアッシング工程により除去して、ソース/ドレインパターン８０の一部を露出させる。この時、第１感光パターン７８ａの第１部分、第２感光パターン７８ｂ、及び第３感光パターン７８ｃもそれぞれ部分的に除去される。従って、第１感光パターン７８ａの第１部分、第２感光パターン７８ｂ、及び第３感光パターン７８ｃの厚さがそれぞれ縮まり、ソース/ドレインパターン８０及びデータ配線８２と、データパッド８４と、金属パターン８６とが露出する。
アッシング工程を行った後、露出したソース/ドレインパターン８０とその下部の不純物非晶質シリコン層７２とを除去する工程を行う。
図７Ａ〜図７Ｃに示したように除去工程を完了すると、ソース電極９４、ドレイン電極９６、及びオーミックコンタクト９２ｂが完成されて、第１半導体パターン９０ａの純粋非晶質シリコン層９２ａが露出する。第１半導体パターン９０ａの純粋非晶質シリコン層９２ａは、アクティブ層として機能する。
また、ストレージ領域Ｃに対応して形成されたアイランド状の金属パターン８６は、その下部のゲート配線６２と共にストレージ電極として機能する。
すなわち、ゲート配線６２は第１電極として機能し、上部の金属パターン８６は第２電極として機能する。従って、ゲート配線６２と、その上部のゲート絶縁膜６８と、第３半導体パターン９０ｃと、その上部の金属パターン８６とで、補助容量部であるストレージキャパシターＣstを構成する。
残留した第１感光パターン７８ａ、第２感光パターン７８ｂ、及び第３感光パターン７８ｃを除去する工程を行うことによって、第２マスク工程が完了する。
図８Ａ〜図８Ｃは、第３マスク工程を示した図面であって、ソース電極９４、ドレイン電極９６、及びデータパッド８４を含むデータ配線８２と、ストレージキャパシターＣstとが構成された基板６０の全面に、シリコン窒化物ＳｉＮＸまたは酸化シリコンＳｉＯ２を含む無機絶縁物質グループから選択された１つの物質を蒸着し、または、場合によっては、ベンゾシクロブテンＢＣＢとアクリル系樹脂とを含む有機絶縁物質グループから選択された１つの物質を塗布して保護膜１００を形成する。
保護膜１００をパターニングしてドレイン電極９６の一部を露出させるドレインコンタクトホール１０２と、アイランド状の金属パターンを露出させるストレージコンタクトホール１０４と、ゲートパッド６６の一部を露出させるゲートパッドコンタクトホール１０６と、データパッド８４の一部を露出させるデータパッドコンタクトホール１０８とを形成する。
図９Ａ〜図９Ｃは、第４マスク工程を示した図面であって、保護膜１００が形成された基板６０の全面に、インジウムースズーオキサイド（ＩＴＯ）及びインジウムー亜鉛ーオキサイド（ＩＺＯ）を含む透明な導電性金属グループから選択された１つの物質を蒸着してパターン化し、ドレイン電極９６及びアイランド状の金属パターン８６を同時に接触させながら、画素領域Ｐに配置させる画素電極１１０を形成する。また、ゲートパッド６６と接触するゲートパッド端子１１２と、データパッド８４と接触するゲートパッド端子１１４とを形成する。
前述した工程を行う従来の４マスク工程により液晶表示装置用アレイ基板が製造される。
従来の４マスク工程は、既存の５マスク工程に比べて、生産費用を減らす効果及び工程時間を短縮する効果がある。工程が短縮されることによって、その分の不良発生率も減少する結果を得る。
従って、このようなマスク工程をさらに単純化して、工程時間及び工程費用の面で、より好ましい結果を得るために努力を尽している。
本発明は、マスク工程をさらに単純化して製造費用を節約し、製造時間を短縮することによって、工程収率を改善することを目的とする。
このために、半透過部が形成されたマスクを使用して、３マスク工程により製造する液晶表示装置用アレイ基板及びその製造方法を提供する。
前述した目的を達成するための本発明による液晶表示装置用アレイ基板の製造方法は、第１マスク工程において、基板上に、ゲート配線、ゲートパッド、ゲート電極、及びデータパッドを形成する段階と、これらゲート配線、ゲートパッド、ゲート電極、及びデータパッドを含む基板全面に対応する実質的な部分の上に、ゲート絶縁膜を形成する段階と、第２マスク工程において、ゲート絶縁膜上に、データ配線、ソース/ドレインパターン、及びアクティブ層を形成して、ゲート絶縁膜内に、ゲートパッドコンタクトホールとデータパッドコンタクトホールとを形成する段階と、第３マスク工程において、画素電極、ゲートパッド端子、データパッド端子、ソース電極、ドレイン電極、及びオーミックコンタクト層を形成する段階とを含むことを特徴とする。
前記第２マスク工程は、ゲート絶縁膜上に、純粋非晶質シリコン層、不純物非晶質シリコン層、及び金属層を順に形成する段階と、この金属層の上部に、感光層を形成する段階と、この感光層の上部に、遮断部、透過部、及び半透過部を含むマスクを配置する段階と、このマスクを通じて感光層を露光及び現像して、金属層を選択的に露出させ、マスクの透過部及び遮断部のいずれか一方と対応する第１部分と、この第１部分より薄く、マスクの半透過部に対応する第２部分とを有する第１感光膜パターンを形成する段階と、この第１感光膜パターンの第１部分及び第２部分をエッチングマスクで、金属層、不純物非晶質シリコン層、純粋非晶質シリコン層、及びゲート絶縁膜を選択的に除去して、ゲートパッドコンタクトホールとデータパッドコンタクトホールを形成する段階と、第１感光膜パターンの第２部分を除去する段階と、第１感光膜パターンの第１部分をエッチングマスクで、金属層、不純物非晶質シリコン層、及び純粋非晶質シリコン層を選択的に除去して、データ配線、ソース/ドレインパターン、不純物非晶質シリコンパターン、及びアクティブ層を形成する段階と、第１感光膜パターンの第１部分を除去する段階とを含むことを特徴とする。
半透過部は、第１半透過部及び第２半透過部を含み、第１半透過部は、第２半透過部より広いスリットを有して、第２半透過部は、ゲート配線、ゲートパッド、及びデータパッドに対応することを特徴とする。
第１半透過部及び第２半透過部のスリットは、約０.５μｍ〜約２.５μｍの範囲の幅を有することを特徴とする。
第１半透過部は、上記スリット間に、第２半透過部より狭いパターンを含み、第１半透過部及び第２半透過部のパターンは、約０.５μｍ〜約２.５μｍの範囲の幅を有することを特徴とする。
第１半透過部のスリットは、約１.３μｍの幅を有して、第２半透過部のスリットは、約１.２μｍの幅を有することを特徴とする。
第１半透過部のパターンは、約１.４μｍの幅を有して、第２半透過部のパターンは、約１.５μｍの幅を有することを特徴とする。
第３マスク工程は、データ配線及びソース/ドレインパターンを含む基板全面に対応する実質的な部分の上に、透明導電層を形成する段階と、透明導電層の上部に、第２感光膜パターンを形成する段階と、第２感光膜パターンをエッチングマスクで、透明導電層を選択的に除去して、画素領域、ゲートパッド端子、及びデータパッド端子を形成する段階と、ソース/ドレインパターンと不純物非晶質シリコンパターンとを選択的に除去して、ソース電極、ドレイン電極、及びオーミックコンタクト層を形成する段階と、第２感光膜パターンを除去する段階とを含むことを特徴とする。
画素電極は、ドレイン電極を覆って接触することを特徴とする。
データパッド端子は、データパッドとデータ配線の一端を覆って接触することを特徴とする。
第１マスク工程は、データパッドから延長されたリンク部を形成する段階をさらに含み、第２マスク工程は、リンク部を露出させるリンクホールを形成する段階をさらに含み、リンク部は、データ配線と重なり、データパッド端子は、データ配線、データパッド、及びリンク部に接触することを特徴とする。
第３マスク工程は、データパッド端子から延長された透明導電パターンを形成する段階をさらに含み、透明導電パターンは、データ配線及びソース電極を覆って接触することを特徴とする。
アクティブ層の露出した表面に、酸化膜を形成する段階をさらに含むことを特徴とする。
酸化膜は、酸素プラズマ処理方法により形成されることを特徴とする。
画素電極は、ゲート配線の一部と重ってストレージキャパシターを形成することを特徴とする。
画素電極、ゲートパッド端子、及びデータパッド端子は、インジウムースズーオキサイド（ＩＴＯ）とインジウムー亜鉛ーオキサイド（ＩＺＯ）を含む透明導電性物質グループから選択された物質で形成されることを特徴とする。
データ配線を形成する段階は、データ配線と同一形状の不純物非晶質シリコンパターン及び純粋非晶質シリコンパターンを形成する段階を含むことを特徴とする。
本発明による液晶表示装置用アレイ基板は、基板と、基板の上部に形成されたゲート配線、ゲートパッド、ゲート電極、及びデータパッドと、このゲート配線、ゲートパッド、ゲート電極、及びデータパッドを覆うゲート絶縁膜と、ゲート電極の上部のゲート絶縁膜上に形成されたアクティブ層と、アクティブ層の上部のオーミックコンタクト層と、オーミックコンタクト層の上部に形成されたソース電極及びドレイン電極と、ゲート配線と交差して画素領域を定義するデータ配線と、画素領域に形成された画素電極と、ゲートパッドと接触するゲートパッド端子と、データパッド及びデータ配線に接触するデータパッド端子とを含むことを特徴とする。
画素電極は、ドレイン電極を覆って接触することを特徴とする。
データパッド端子から延長された透明導電パターンをさらに含み、透明導電パターンは、データ配線及びソース電極を覆って接触することを特徴とする。
ゲート絶縁膜は、ゲートパッドを露出させるゲートパッドコンタクトホールと、データパッドを露出させるデータパッドコンタクトホールとを含むことを特徴とする。
データパッドから延長されたリンク部をさらに含み、リンク部は、データ配線の一端と重なり、データパッド端子と接触することを特徴とする。
アクティブ層は、ソース電極及びドレイン電極と同一形状を有して、ソース電極とドレイン電極との間に追加部を含むことを特徴とする。
以下、添付された図面を参照して、本発明による望ましい実施例を説明する。
本発明では、３マスク工程によりアレイ基板を製造することによって、工程を単純化して費用を節減するとともに、工程時間を短縮して工程収率を改善することができる。
また、第２マスク工程において、相互に異なるスリットの幅の半透過部を有するマスクを利用し、感光層の厚さを同一にすることによって、アッシング工程における表面に生じる欠陥の発生を防ぐことができる。
従って、信号不良のない高画質を表示する液晶表示装置を製造することができる。
図１０は、３マスク工程により製造した本発明による液晶表示装置用アレイ基板の構成のうち、単一画素を拡大して示した平面図である。
図示したように、絶縁基板１２０上に、一方向に延長されて、一端は、ゲートパッド１２６と接触するゲート配線１２２と、ゲート配線１２２と交差して画素領域Ｐを定義し、他端でデータパッド１３０のリンク部１２８と透明なデータパッド電極１６６を通じて接触されるデータ配線１２６を構成する。
この時、ゲートパッド１２６の上部には、これと接触して、データパッド電極１６６と同一工程で形成したゲートパッド電極１６４を形成する。
さらに、データパッド１３０及びこれから延長されたリンク部１２８は、ゲート配線１２２と同一層、同一物質で形成する。
ゲート配線１２２とデータ配線１５６の交差地点に、ゲート電極１２４、アクティブ層１７４、ソース電極１６８、ドレイン電極１７０を含む薄膜トランジスタＴを構成する。
画素領域Ｐには、ドレイン電極１７０と接触する透明な画素電極１６２を構成する。
画素領域Ｐを定義する部分のゲート配線１２２の上部には、これを第１ストレージ電極として、ゲート配線１２２の上部に延長された画素電極１６２の一部を第２ストレージ電極とするストレージキャパシターＣstを構成する。
アレイ基板を製造することにおいて、２番目のマスク工程で、相互に異なるスリットの幅の半透過部を有するマスクを利用してデータ配線を形成すると同時に、ゲートパッド１２６とデータパッド１３０の一部を露出して、３番目のマスク工程で、ソース電極１６８及びドレイン電極１７０と画素電極１６２を形成する。
以下、工程図面を参照して、本発明による３マスク工程により液晶表示装置用アレイ基板を形成する工程を説明する。
図１１Ａ〜図２１Ｃは、本発明の実施例における液晶表示装置用アレイ基板の製造工程を示した断面図である。
図１１Ａ〜図１１Ｃは、第１マスク工程を示した図面であって、各々図１０のＸＩＡ−ＸＩＡ線、ＸＩＢ−ＸＩＢ線、ＸＩＣ−ＸＩＣ線に沿って切断した断面に対応する。
図示したように、基板１２０上に、スイッチング領域Ｓを含む画素領域Ｐ、ゲート領域Ｇとリンク部Ｌを含むデータ領域Ｄ、ストレージ領域Ｃを定義する。この時、ストレージ領域Ｃは、ゲート領域Ｇの一部として定義される。
基板１２０上に、アルミニウムＡｌ、アルミニウム合金ＡｌＮｄ、タングステンＷ、クロムＣｒ、モリブデンＭｏ等の単一金属または、アルミニウムＡｌ/クロムＣｒ(または、モリブデンＭｏ)等を含む導電性金属グループのうちから選択された１つまたは、それ以上の金属を蒸着してパターニングし、ゲート領域Ｇに対応して、一端にゲートパッド１２６を含むゲート配線１２２と、ゲート配線１２２に連結され、スイッチング領域Ｓに位置するゲート電極１２４とを形成すると同時に、データパッド１３０を形成して、データパッド１３０からリンク領域Ｌに延長されたリンク部１２８を形成する。
以下、図１２Ａ〜１６Ｃは、第２マスク工程を示した工程断面図である。図１２Ａ、図１３Ａ、図１４Ａ、 図１５Ａ及び 図１６Ａは、図１０のＸＩＡ−ＸＩＡ線に沿って切断した断面に対応して、図１２Ｂ、図１３Ｂ、図１４Ｂ、 図１５Ｂ及び図１６Ｂは、図１０のＸＩＢ−ＸＩＢ線に沿って切断した断面に対応して、図１２Ｃ、図１３Ｃ、図１４Ｃ、図１５Ｃ及び図１６Ｃは、図１０のＸＩＣ−ＸＩＣ線に沿って切断した断面に対応する。
図１２Ａ〜図１２Ｃに示したように、ゲート電極１２２、ゲートパッド１２６、ゲート配線１２２、リンク部１２８、データパッド１３０が形成された基板１２０全面に、ゲート絶縁膜１３２、純粋非晶質シリコン層(ａ−Ｓｉ：Ｈ)１３４、不純物を含む非晶質シリコン層(ｎ＋または、ｐ＋ａ−Ｓｉ：Ｈ)１３６、金属層１３８を形成する。
ゲート絶縁膜１３２は、シリコン窒化物ＳｉＮＸと酸化シリコンＳｉＯ２等を含む無機絶縁物質または、場合によっては、ベンゾシクロブテンＢＣＢとアクリル系樹脂等を含む有機絶縁物質のいずれかを蒸着して形成し、金属層１３８は、前述した導電性金属グループのうちから選択された１つまたは、１つ以上の物質を蒸着して形成する。
金属層１３８の上部に、フォトレジストを塗布して第１感光層１４０を形成する。
第１感光層１４０の上部には、透過部Ｂ１、遮断部Ｂ２、第１半透過部Ｂ３、及び第２半透過部Ｂ４で構成されたマスクＭを位置させる。
この時、スイッチング領域Ｓとデータ領域Ｄ及びリンク領域Ｌに対応して遮断部Ｂ２が位置し、ゲート配線１２２、ゲートパッド１２６、及びデータパッド１３０に対応して第２半透過部Ｂ４が位置し、ゲートパッド１２６、データパッド１３０、及びリンク部１２８の一部に対応して透過部Ｂ１が位置し、それ以外の領域に対応して第１半透過部Ｂ３が位置するようにマスクＭを整列する。
さらに、第１半透過部Ｂ３及び第２半透過部Ｂ４は、多数のパターンとパターン間のスリットを有するが、第１半透過部Ｂ３及び第２半透過部Ｂ４のパターンの幅は、０.５μｍ〜２.５μｍであって、パターン間のスリットの幅は、０.５μｍ〜２.５μｍで設計する。例えば、第１半透過部Ｂ３のパターンの幅は、約１.４μｍであって、スリットの幅は、約１.３μｍであり、第２半透過部Ｂ４のパターンの幅は、約１.５μｍであって、スリットの幅は、約１.２μｍの大きさで設計することができる。すなわち、第１半透過部Ｂ３のパターンの幅は、第２半透過部Ｂ４に比べて、約０.１μｍ小さく、スリットの幅は、約０.１μｍ大きく設計することが望ましい。
従って、第１半透過部Ｂ３に比べて、第２半透過部Ｂ４のスリットの幅が狭いために、第２半透過部Ｂ４を透過する光の強度がさらに弱い。
このように、マスクパターンを設計することは、下部に金属配線を有する領域と、金属配線を有しない領域に位置する感光層の厚さを同一にして、乾式エッチング工程の際、ゲート配線とゲートパッド等の金属配線の表面に欠陥が発生しないようにするためである。
これを詳しく説明すると、第１感光層１４０は、厚く塗布されるために、表面が平坦な状態で形成される。
このような場合、ゲート配線１２２、ゲートパッド１２６、及びデータパッド１３０の金属配線の上部での第１感光層１４０の厚さｄ１と、金属配線を有しない領域での第１感光層１４０の厚さｄ２がさらに異なり、この時、金属配線を有しない領域での第１感光層１４０の厚さｄ２はさらに厚い。
また、第１半透過部Ｂ３及び第２半透過部Ｂ４に対応する部分の第１感光層１４０を以後の工程でアッシングする時、金属配線が形成されない領域、すなわち、第１半透過部Ｂ３に対応する第１感光層１４０が全部除去される前の金属配線の上部において、第２半透過部Ｂ４に対応する第１感光層１４０が全部除去され金属層１３８が露出されるので、第１半透過部Ｂ３に対応する第１感光層１４０を全部除去する場合、金属配線の上部の金属層１３８も一部除去される。このことによって、以後、金属層１３８及び下部膜を除去する時、金属配線の上部の膜等がさらに多くエッチングされ、金属配線の表面に欠陥が発生する。
従って、金属配線の上部と金属配線を有しない領域に位置した第１感光層１４０の厚さｄ１、ｄ２を合わせるためには、金属配線を有しない領域に対応した第１半透過部Ｂ３のスリットの幅に比べて、金属配線の上部に対応する第２半透過部Ｂ４のスリットの幅を狭くして、光の強度を低くし、現像工程時、金属配線の上部に対応した部分より配線を有しない領域の第１感光層１４０がさらに除去されるようにする。
このように、金属配線の上部と金属配線を有しない領域に形成された第１感光層１４０の厚さを均一にすることができる。
次に、マスクＭの上部に光を照射して、下部の第１感光層１４０を露光して現像する工程を行う。
図１３Ａ〜図１３Ｃに示したように、マスクＭの透過部Ｂ１に対応してゲートパッド１２６とデータパッド１３０とリンク部１２８の上部の金属層１３８を露出する第１感光膜パターン１４２を形成する。第１感光膜パターン１４２は、遮断部Ｂ２に対応する第１部分と、第１半透過部Ｂ３及び第２半透過部Ｂ４に対応する第２部分を含み、第１部分の厚さが、第２部分の厚さより厚い。この時、第２部分のうち、ゲート配線１２２、ゲートパッド１２６、及びデータパッド１３０に対応する部分の厚さｄ１１と、ゲート配線１２２、ゲートパッド１２６、及びデータパッド１３０を有しない領域の厚さｄ２１とが同一である。
図１４Ａ〜図１４Ｃに示したように、ゲートパッド１２６、データパッド１３０、及びリンク部１２８に対応して、第１感光膜パターン１４２の間で露出された金属層１３８、その下部の不純物非晶質シリコン層１３６、純粋非晶質シリコン層１３４、及びゲート絶縁膜１３２をエッチングして下部のゲートパッド１２６、データパッド１３０、及びリンク部１２８の一部を各々露出するゲートパッドコンタクトホール１４６、データパッドコンタクトホール１４８、及びリンクホール１５０を形成する。
この時、金属層１３８の物質によって、金属層１３８と下部の膜等を同時に除去することもできて、相互に異なるエッチング方式を利用して、金属層１３８及びその下部の膜を除去することができる。
図１５Ａ〜図１５Ｃに示したように、第１感光膜パターン１４２の第２部分を除去するアッシング工程を示した図面であって、スイッチング領域Ｓ及びデータ領域Ｄを除いた残りの領域の第１感光膜パターン１４２を全部除去するためにアッシング工程を行う。
アッシング工程を行うと、スイッチング領域Ｓ及びデータ領域Ｄにだけ第１感光膜パターン１４２が残り、残りの領域に対応する金属層１３８は、全部露出される。
この時、ゲート配線１２２、ゲートパッド１２６、及びデータパッド１３０等の金属配線に対応した第１感光膜パターン１４２の厚さは、金属配線を有しない領域の第１感光膜パターン１４２の厚さが同一であるために、エッチングの比率が同一であって、エッチング工程の際、金属配線の上部の金属層１３８が先に露出され、金属配線の表面に欠陥を有する不良は発生しない。
但し、スイッチング領域Ｓ及びデータ領域Ｄに対応する第１感光膜パターン１４２の第１部分も、部分的に除去され、厚さが薄くなる。
図１６Ａ〜図１６Ｃに示したように、露出された金属層１３８とその下部膜１３４、１３６を除去する工程を行う。従って、スイッチング領域Ｓ及びデータ領域Ｄを除いた領域には、ゲート絶縁膜１３２だけ残り、スイッチング領域Ｓには、ソース/ドレインパターン１５４が形成されて、データ領域Ｄには、ソース/ドレインパターン１５４から延長されたデータ配線１５６が形成されると同時に、ソース/ドレインパターン１５４の下部とデータ配線１５６の下部には、パターンされた不純物非晶質シリコン層１３６ａと純粋非晶質シリコン層１７４が残る。
ソース/ドレインパターン１５４とデータ配線１５６の上部に残された第１感光膜パターン１４２を除去する工程を行う。 このように、第２マスク工程を行うことができる。
以下、図１７Ａ〜図２１Ｃは、第３マスク工程を工程順に示した工程断面図である。図１７Ａ、図１８Ａ、図１９Ａ、図２０Ａ及び 図２１Ａは、図１０のＸＩＡ−ＸＩＡ線に沿って切断した断面に対応し、図１７Ｂ、図１８Ｂ、図１９Ｂ、 図２０Ｂ及び図２１Ｂは、図１０のＸＩＢ−ＸＩＢ線に沿って切断した断面に対応し、図１７Ｃ、図１８Ｃ、図１９Ｃ、図２０Ｃ及び図２１Ｃは、図１０のＸＩＣ−ＸＩＣ線に沿って切断した断面に対応する。
図１７Ａ〜図１７Ｃに示したように、ソース/ドレインパターン１５４とデータ配線１５６が形成された絶縁基板１２０全面に、インジウムースズーオキサイド（ＩＴＯ）とインジウムー亜鉛ーオキサイド（ＩＺＯ）を含む透明な導電性金属グループから選択された１つの物質を蒸着して、透明電極層１５８を形成する。
図１８Ａ〜図１８Ｃに示したように、透明電極層１５８が形成された基板１２０全面に、フォトレジストを塗布した後、第２感光層を形成する。
第２感光層を第３マスク工程で露光した後に現像して、スイッチング領域Ｓ、画素領域Ｐ、ストレージ領域Ｃ、ゲートパッド１２６と、データパッド１３０、及びリンク部１２８に対応する第２感光膜パターン１６０を形成する。
この時、第２感光膜パターン１６０は、スイッチング領域Ｓでも一部除去され、ゲート電極１２４の上部の透明電極層１５８を露出させる。
図１９Ａ〜図１９Ｃに示したように、第２感光膜パターン１６０の間で露出された透明電極層１５８を除去する工程を行う。
従って、画素領域Ｐに、画素電極１６２が形成される。画素電極１６２は、ソース/ドレインパターン１５４の一端と重なり、ストレージ領域Ｃのゲート配線１２２とも一部重なると同時に、ゲートパッド１２６を覆い、ゲートパッド１２６と接触するゲートパッド端子１６４と、データ配線１５６の一端とデータパッド１３０及びリンク部１２８を覆って接触し、データ配線１５６とデータパッド１３０を電気的に連結するデータパッド端子１６６とを形成する。
この時、データパッド端子１６６から延長された透明導電パターンが、データ配線１５６とソース/ドレインパターン１５４の他端を覆う。
次に、スイッチング領域Ｓに対応して、透明導電パターンと画素電極１６２の間で露出されたソース/ドレインパターン１５４と、その下部の不純物非晶質シリコン層１３６を除去する工程を行う。
図２０Ａ〜図２０Ｃに示したように、ゲート電極１２４の上部に、離隔されたソース電極１６８とドレイン電極１７０が形成されて、ソース電極１６８及びドレイン電極１７０の各々の下部には、不純物非晶質シリコン層で構成されたオーミックコンタクト層１７２が形成される。但し、オーミックコンタクト層１７２の下部に位置して、ソース電極１６８とドレイン電極１７０との間で一部が露出された純粋非晶質シリコン層は、アクティブ層１７４としての機能をする。
図２１Ａ〜図２１Ｃに示したように、第２感光膜パターン１６０を除去する工程を行う。
スイッチング領域Ｓには、ゲート電極１２４と、アクティブ層１７４と、オーミックコンタクト層１７２と、ソース電極１６８及びドレイン電極１７０とで構成された薄膜トランジスタＴが形成されて、画素領域Ｐには、ドレイン電極１７０と重なる画素電極１６２が形成される。
ストレージ領域Ｃに対応してゲート配線１２４の一部を第１ストレージ電極として、ゲート配線１２４と重なる画素電極１６２の一部を第２ストレージ電極とするストレージキャパシターＣstが形成される。
また、前述したように、ゲート配線１２２の一端には、ゲートパッド１２６と、これと接触する透明なゲートパッド端子１６４が形成されて、ゲート配線１２２と交差するデータ配線１５６の一端には、ゲート配線１２２と同一工程で形成したデータパッド１２８とデータ配線１５６を連結するデータパッド端子１６６が形成される。
本発明では、従来とは異なり、ソース電極及びドレイン電極の上部に保護膜を形成することはな、い。これは、３マスク工程の製造費用をさらに減少させる。
但し、第３マスク工程で、ソース電極及びドレイン電極が離隔して露出されたアクティブ層の表面に酸化膜(図示せず)を形成することができる。この酸化膜は、酸素プラズマ処理方法を利用して形成されて、露出されたアクティブ層１７４の表面を保護するように機能する。
前述したように、３マスク工程により、本発明による液晶表示装置用アレイ基板を製造することができる。
液晶表示装置を拡大して概略的に示した斜視図である。 従来による液晶表示装置用アレイ基板の単一画素を拡大した平面図である。 図２のＩＩＩＡ−ＩＩＩＡ線に沿って切断した断面図である。 図２のＩＩＩＢ−ＩＩＩＢ線に沿って切断した断面図である。 図２のＩＩＩＣ−ＩＩＩＣ線に沿って切断した断面図である。 図２のＩＩＩＡ−ＩＩＩＡ線に沿って切断した断面図である。 図２のＩＩＩＢ−ＩＩＩＢ線に沿って切断した断面図である。 図２のＩＩＩＣ−ＩＩＩＣ線に沿って切断した断面図である。 図２のＩＩＩＡ−ＩＩＩＡ線に沿って切断した断面図である。 図２のＩＩＩＢ−ＩＩＩＢ線に沿って切断した断面図である。 図２のＩＩＩＣ−ＩＩＩＣ線に沿って切断した断面図である。 図２のＩＩＩＡ−ＩＩＩＡ線に沿って切断した断面図である。 図２のＩＩＩＢ−ＩＩＩＢ線に沿って切断した断面図である。 図２のＩＩＩＣ−ＩＩＩＣ線に沿って切断した断面図である。 図２のＩＩＩＡ−ＩＩＩＡ線に沿って切断した断面図である。 図２のＩＩＩＢ−ＩＩＩＢ線に沿って切断した断面図である。 図２のＩＩＩＣ−ＩＩＩＣ線に沿って切断した断面図である。 図２のＩＩＩＡ−ＩＩＩＡ線に沿って切断した断面図である。 図２のＩＩＩＢ−ＩＩＩＢ線に沿って切断した断面図である。 図２のＩＩＩＣ−ＩＩＩＣ線に沿って切断した断面図である。 図２のＩＩＩＡ−ＩＩＩＡ線に沿って切断した断面図である。 図２のＩＩＩＢ−ＩＩＩＢ線に沿って切断した断面図である。 図２のＩＩＩＣ−ＩＩＩＣ線に沿って切断した断面図である。 本発明による液晶表示装置用アレイ基板の一画素を拡大した平面図である。 図１０のＸＩＡ−ＸＩＡ線に沿って切断した断面図である。 図１０のＸＩＢ−ＸＩＢ線に沿って切断した断面図である。 図１０のＸＩＣ−ＸＩＣ線に沿って切断した断面図である。 図１０のＸＩＡ−ＸＩＡ線に沿って切断した断面図である。 図１０のＸＩＢ−ＸＩＢ線に沿って切断した断面図である。 図１０のＸＩＣ−ＸＩＣ線に沿って切断した断面図である。 図１０のＸＩＡ−ＸＩＡ線に沿って切断した断面図である。 図１０のＸＩＢ−ＸＩＢ線に沿って切断した断面図である。 図１０のＸＩＣ−ＸＩＣ線に沿って切断した断面図である。 図１０のＸＩＡ−ＸＩＡ線に沿って切断した断面図である。 図１０のＸＩＢ−ＸＩＢ線に沿って切断した断面図である。 図１０のＸＩＣ−ＸＩＣ線に沿って切断した断面図である。 図１０のＸＩＡ−ＸＩＡ線に沿って切断した断面図である。 図１０のＸＩＢ−ＸＩＢ線に沿って切断した断面図である。 図１０のＸＩＣ−ＸＩＣ線に沿って切断した断面図である。 図１０のＸＩＡ−ＸＩＡ線に沿って切断した断面図である。 図１０のＸＩＢ−ＸＩＢ線に沿って切断した断面図である。 図１０のＸＩＣ−ＸＩＣ線に沿って切断した断面図である。 図１０のＸＩＡ−ＸＩＡ線に沿って切断した断面図である。 図１０のＸＩＢ−ＸＩＢ線に沿って切断した断面図である。 図１０のＸＩＣ−ＸＩＣ線に沿って切断した断面図である。 図１０のＸＩＡ−ＸＩＡ線に沿って切断した断面図である。 図１０のＸＩＢ−ＸＩＢ線に沿って切断した断面図である。 図１０のＸＩＣ−ＸＩＣ線に沿って切断した断面図である。 図１０のＸＩＡ−ＸＩＡ線に沿って切断した断面図である。 図１０のＸＩＢ−ＸＩＢ線に沿って切断した断面図である。 図１０のＸＩＣ−ＸＩＣ線に沿って切断した断面図である。 図１０のＸＩＡ−ＸＩＡ線に沿って切断した断面図である。 図１０のＸＩＢ−ＸＩＢ線に沿って切断した断面図である。 図１０のＸＩＣ−ＸＩＣ線に沿って切断した断面図である。 図１０のＸＩＡ−ＸＩＡ線に沿って切断した断面図である。 図１０のＸＩＢ−ＸＩＢ線に沿って切断した断面図である。 図１０のＸＩＣ−ＸＩＣ線に沿って切断した断面図である。
符号の説明
１２０：基板
１２２：ゲート配線
１２４：ゲート電極
１２６：ゲートパッド
１２８：リンク部
１３０：データパッド
１３２：ゲート絶縁膜
１５６：データ配線
１６２：画素電極
１６４：ゲートパッド端子
１６６：データパッド端子
１６８：ソース電極
１７０：ドレイン電極
１７２：オーミックコンタクト層
１７４：アクティブ層

Claims (16)

  1. 第１マスク工程において、基板上に、ゲート配線、ゲートパッド、ゲート電極、及びデータパッドを形成する段階と、
    前記ゲート配線、ゲートパッド、ゲート電極、及びデータパッドを含む基板全面に対応する実質的な部分の上に、ゲート絶縁膜を形成する段階と、
    第２マスク工程において、前記ゲート絶縁膜上に、データ配線、ソース/ドレインパターン、及びアクティブ層を形成して、前記ゲート絶縁膜内に、ゲートパッドコンタクトホールとデータパッドコンタクトホールとを形成する段階と、
    第３マスク工程において、画素電極、ゲートパッド端子、データパッド端子、ソース電極、ドレイン電極、及びオーミックコンタクト層を形成する段階とを含み、
    前記第２マスク工程は、
    前記ゲート絶縁膜上に、純粋非晶質シリコン層、不純物非晶質シリコン層、及び金属層を順に形成する段階と、
    前記金属層の上部に、感光層を形成する段階と、
    前記感光層の上部に、遮断部、透過部、及び半透過部を含むマスクを配置する段階と、
    前記マスクを通じて前記感光層を露光及び現像して、前記金属層を選択的に露出させ、前記マスクの透過部及び遮断部のいずれか一方と対応する第１部分と、前記第１部分より薄く、前記マスクの半透過部に対応する第２部分とを有する第１感光膜パターンを形成する段階と、
    前記第１感光膜パターンの第１部分及び第２部分をエッチングマスクで、前記金属層、不純物非晶質シリコン層、純粋非晶質シリコン層、及びゲート絶縁膜を選択的に除去して、前記ゲートパッドコンタクトホールとデータパッドコンタクトホールを形成する段階と、
    前記第１感光膜パターンの第２部分を除去する段階と、
    前記第１感光膜パターンの第１部分をエッチングマスクで、前記金属層、不純物非晶質シリコン層、及び純粋非晶質シリコン層を選択的に除去して、前記データ配線、前記ソース/ドレインパターン、不純物非晶質シリコンパターン、及び前記アクティブ層を形成する段階と、
    前記第１感光膜パターンの第１部分を除去する段階とを含むことを特徴とする液晶表示装置用アレイ基板の製造方法。
  2. 前記半透過部は、第１半透過部及び第２半透過部を含み、前記第１半透過部は、前記第２半透過部より広いスリットを有して、前記第２半透過部は、前記ゲート配線、ゲートパッド、及びデータパッドに対応することを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。
  3. 前記第１半透過部及び第２半透過部のスリットは、約０.５μｍ〜約２.５μｍの範囲の幅を有することを特徴とする請求項２に記載の液晶表示装置用アレイ基板の製造方法。
  4. 前記第１半透過部は、前記スリット間に、前記第２半透過部より狭いパターンを含み、前記第１半透過部及び第２半透過部のパターンは、約０.５μｍ〜約２.５μｍの範囲の幅を有することを特徴とする請求項３に記載の液晶表示装置用アレイ基板の製造方法。
  5. 前記第１半透過部のスリットは、約１.３μｍの幅を有し、前記第２半透過部のスリットは、約１.２μｍの幅を有することを特徴とする請求項４に記載の液晶表示装置用アレイ基板の製造方法。
  6. 前記第１半透過部のパターンは、約１.４μｍの幅を有し、前記第２半透過部のパターンは、約１.５μｍの幅を有することを特徴とする請求項５に記載の液晶表示装置用アレイ基板の製造方法。
  7. 前記第３マスク工程は、
    前記データ配線及びソース/ドレインパターンを含む基板全面に対応する実質的な部分の上に、透明導電層を形成する段階と、
    前記透明導電層の上部に、第２感光膜パターンを形成する段階と、
    前記第２感光膜パターンをエッチングマスクで前記透明導電層を選択的に除去して、前記画素領域、ゲートパッド端子、及びデータパッド端子を形成する段階と、
    前記ソース/ドレインパターンと不純物非晶質シリコンパターンとを選択的に除去して、前記ソース電極、ドレイン電極、及びオーミックコンタクト層を形成する段階と、
    前記第２感光膜パターンを除去する段階とを含むことを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。
  8. 前記画素電極は、前記ドレイン電極を覆って接触することを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。
  9. 前記データパッド端子は、前記データパッドと前記データ配線との一端を覆って接触することを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。
  10. 前記第１マスク工程は、前記データパッドから延長されたリンク部を形成する段階をさらに含み、前記第２マスク工程は、前記リンク部を露出させるリンクホールを形成する段階をさらに含み、前記リンク部は、前記データ配線と重なり、前記データパッド端子は、前記データ配線、データパッド、及びリンク部に接触することを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。
  11. 前記第３マスク工程は、前記データパッド端子から延長された透明導電パターンを形成する段階をさらに含み、前記透明導電パターンは、前記データ配線及びソース電極を覆って接触することを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。
  12. 前記アクティブ層が露出した表面に、酸化膜を形成する段階をさらに含むことを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。
  13. 前記酸化膜は、酸素プラズマ処理方法により形成されることを特徴とする請求項１２に記載の液晶表示装置用アレイ基板の製造方法。
  14. 前記画素電極は、前記ゲート配線の一部と重なってストレージキャパシターを形成することを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。
  15. 前記画素電極、ゲートパッド端子、及びデータパッド端子は、インジウムースズーオキサイド及びインジウムー亜鉛ーオキサイドを含む透明導電性物質グループから選択された物質で形成されることを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。
  16. 前記データ配線を形成する段階は、前記データ配線と同一形状の不純物非晶質シリコンパターン及び純粋非晶質シリコンパターンを形成する段階を含むことを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。
JP2005363227A 2005-05-19 2005-12-16 液晶表示装置用アレイ基板及びその製造方法 Expired - Fee Related JP4567589B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050041878A KR101127218B1 (ko) 2005-05-19 2005-05-19 액정표시장치용 어레이 기판과 그 제조방법

Publications (2)

Publication Number Publication Date
JP2006323344A JP2006323344A (ja) 2006-11-30
JP4567589B2 true JP4567589B2 (ja) 2010-10-20

Family

ID=37425145

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005363227A Expired - Fee Related JP4567589B2 (ja) 2005-05-19 2005-12-16 液晶表示装置用アレイ基板及びその製造方法

Country Status (4)

Country Link
US (2) US7479419B2 (ja)
JP (1) JP4567589B2 (ja)
KR (1) KR101127218B1 (ja)
CN (1) CN100395598C (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW413844B (en) * 1998-11-26 2000-12-01 Samsung Electronics Co Ltd Manufacturing methods of thin film transistor array panels for liquid crystal displays and photolithography method of thin films
KR101263196B1 (ko) * 2006-01-02 2013-05-10 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
KR20080001181A (ko) * 2006-06-29 2008-01-03 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이 기판과 그 제조방법
KR101328852B1 (ko) * 2006-12-12 2013-11-13 엘지디스플레이 주식회사 반 투과 마스크
KR101319324B1 (ko) * 2006-12-29 2013-10-16 엘지디스플레이 주식회사 Ｔｆｔ 어레이 기판 및 그 제조방법
KR100920483B1 (ko) * 2007-07-20 2009-10-08 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
TWI654689B (zh) 2008-12-26 2019-03-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
US20120068202A1 (en) * 2009-03-23 2012-03-22 Seiko Epson Corporation Active matrix substrate, method of manufacturing the same and display equipment using active matrix substrate manufactured by the same method
US20130071962A1 (en) * 2011-09-20 2013-03-21 Shijian Qin Method of Manufacturing TFT Array Substrate and TFT Array Substrate
TWI482287B (zh) * 2013-04-24 2015-04-21 Au Optronics Corp 電激發光顯示面板及其製造方法
CN205645811U (zh) 2016-05-31 2016-10-12 京东方科技集团股份有限公司 一种阵列基板及显示装置
KR20210007074A (ko) 2019-07-09 2021-01-20 삼성디스플레이 주식회사 표시 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001257359A (ja) * 2000-03-13 2001-09-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2002098995A (ja) * 2000-09-25 2002-04-05 Sharp Corp 液晶用マトリクス基板の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1139837C (zh) * 1998-10-01 2004-02-25 三星电子株式会社 液晶显示器用薄膜晶体管阵列基板及其制造方法
JP2001324725A (ja) * 2000-05-12 2001-11-22 Hitachi Ltd 液晶表示装置およびその製造方法
JP3847532B2 (ja) 2000-07-05 2006-11-22 株式会社日立製作所 液晶モジュールおよびこの液晶モジュールを搭載した液晶モニター
KR100390456B1 (ko) * 2000-12-13 2003-07-07 엘지.필립스 엘시디 주식회사 액정 디스플레이 패널 및 그 제조방법
KR100433805B1 (ko) 2001-10-11 2004-06-02 엘지.필립스 엘시디 주식회사 반사투과형 액정표시장치용 어레이기판과 그 제조방법
KR100391157B1 (ko) * 2001-10-25 2003-07-16 엘지.필립스 엘시디 주식회사 액정 표시 장치용 어레이 기판 및 그의 제조 방법
KR100450701B1 (ko) * 2001-12-28 2004-10-01 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법
US6716681B2 (en) * 2002-03-27 2004-04-06 Chi Mei Optoelectronics Corp. Method for manufacturing thin film transistor panel
KR100456151B1 (ko) * 2002-04-17 2004-11-09 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100870698B1 (ko) 2002-12-09 2008-11-27 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
JP2004212933A (ja) * 2002-12-31 2004-07-29 Lg Phillips Lcd Co Ltd 液晶表示装置及びアレイ基板の製造方法
KR100527187B1 (ko) * 2003-05-01 2005-11-08 삼성에스디아이 주식회사 고효율 유기전계 발광표시장치 및 그의 제조방법
TW586223B (en) * 2003-06-26 2004-05-01 Au Optronics Corp Thin film transistor array panel and fabricating method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001257359A (ja) * 2000-03-13 2001-09-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2002098995A (ja) * 2000-09-25 2002-04-05 Sharp Corp 液晶用マトリクス基板の製造方法

Also Published As

Publication number Publication date
CN1866083A (zh) 2006-11-22
US8178883B2 (en) 2012-05-15
US7479419B2 (en) 2009-01-20
US20090159895A1 (en) 2009-06-25
US20060262244A1 (en) 2006-11-23
KR20060119218A (ko) 2006-11-24
CN100395598C (zh) 2008-06-18
JP2006323344A (ja) 2006-11-30
KR101127218B1 (ko) 2012-03-30

Similar Documents

Publication Publication Date Title
JP4567589B2 (ja) 液晶表示装置用アレイ基板及びその製造方法
JP4785730B2 (ja) 横電界方式の液晶表示装置用アレイ基板とその製造方法
US7884362B2 (en) Array substrate for liquid crystal display device and method of fabricating the same
US6642580B1 (en) Thin film transistor array substrate and manufacturing method thereof
JP4994014B2 (ja) フラットパネルディスプレイに使用される薄膜トランジスタの製造方法
KR101235106B1 (ko) 액정표시장치용 어레이 기판과 그 제조방법
KR101248003B1 (ko) 액정표시장치용 어레이 기판과 그 제조방법
KR100978260B1 (ko) 액정표시장치 및 그 제조방법
KR100480333B1 (ko) 액정표시장치용 어레이기판과 그 제조방법
JP4925057B2 (ja) 横電界型の液晶表示装置用アレイ基板及びその製造方法
JP2004199049A (ja) 液晶表示装置用アレイ基板とその製造方法
US8237903B2 (en) Method for manufacturing a liquid crystal display device having a composite data line with a line opening exposing the top surface and sidewalls
JP2008134593A (ja) 液晶表示装置用アレイ基板とその製造方法
JP2007183579A (ja) 薄膜トランジスタ基板の製造方法
JP2004163933A (ja) 液晶表示装置用アレイ基板及びその製造方法
US8243222B2 (en) Array substrate for liquid crystal display device and method of manufacturing the same
US20050260780A1 (en) Liquid crystal display device and fabricating method thereof
US8003451B2 (en) Method of manufacturing array substrate of liquid crystal display device
KR20050070415A (ko) 액정표시장치용 어레이기판 제조방법
KR101124398B1 (ko) 액정표시자치용 어레이 기판과 그 제조방법
KR20060133746A (ko) 액정표시장치용 어레이 기판과 그 제조방법
KR20080062124A (ko) 박막 트랜지스터 기판 및 그 제조방법
KR20080001180A (ko) 액정표시장치용 어레이 기판과 그 제조방법
KR20060133745A (ko) 액정표시장치용 어레이 기판과 그 제조방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090325

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090625

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090630

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090724

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100611

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20100628

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100714

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100805

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130813

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees