JP4785730B2 - 横電界方式の液晶表示装置用アレイ基板とその製造方法 - Google Patents

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Description

本発明は、液晶表示装置に係り、特に、高画質を具現する横電界方式の液晶表示装置用アレイ基板とその製造方法に関する。
一般の液晶表示装置は、液体と固体の中間状の液晶の電気-光学的性質を表示装置に応用している。すなわち、液晶は、液体のような流動性を有する有機分子である液晶が結晶のように規則的に配列された状態であって、この分子配列が外部電界によって変化する性質を利用している。
従って、液晶の分子配列方向を任意に調節すると、光学的異方性によって液晶の分子配列方向に光が屈折して画像情報を表現する。
現在は、能動行列液晶表示装置(ＡＭ−ＬＣＤ、以下、液晶表示装置と称する)が解像度及び動画像の具現能力が優れていて最も注目を浴びている。
液晶表示装置は、共通電極が形成されたカラーフィルター基板(上部基板)と画素電極が形成されたアレイ基板(下部基板)と、両基板間に充填された液晶とで構成されるが、このような液晶表示装置は、共通電極と画素電極が上下に印加される電場によって液晶を駆動する方式であって、透過率と開口率等の特性が優れる。
ところが、上下に印加される電場による液晶駆動は、視野角特性が優れない短所がある。従って、このような短所を克服するために、新しい技術が提案されている。後述する液晶表示装置は、横電界による液晶駆動方法であって、視野角特性が優れる長所がある。
以下、図１を参照して、一般の横電界方式の液晶表示装置を詳しく説明する。
図１は、従来の第１例による横電界方式の液晶表示装置の概略的な構成を示した断面図である。
図１に示したように、従来の第１例による横電界方式の液晶表示装置は、下部基板１０と上部基板４０が一定間隔を置いて向かい合っており、下部基板１０と上部基板４０間には、液晶層ＬＣが位置する。
下部基板１０に定義された多数の画素Ｐごとに薄膜トランジスタＴと、共通電極３０及び画素電極３２が構成される。
薄膜トランジスタＴは、ゲート電極１２と、ゲート電極１２の上部に絶縁膜１４を間に積層されたアクティブ層１６ａ及びオーミックコンタクト層１６ｂで構成された半導体層１６と、半導体層１６の上部に相互に離隔して構成されたソース電極２０及びドレイン電極２２とを含む。
画素Ｐの一側に沿って延長されたゲート配線(図示せず)と、これとは垂直な方向に延長されたデータ配線(図示せず)が構成されて、共通電極３０に電圧を印加する共通配線(図示せず)が構成される。
上部基板４０の内側面には、ゲート配線(図示せず)及びデータ配線(図示せず)と薄膜トランジスタＴに対応する部分にブラックマトリックス４２が形成されて、画素Ｐに対応してカラーフィルター層４４が形成される。
液晶層ＬＣの液晶分子は、共通電極３０と画素電極３２の水平電界５０によって動作される。
薄膜トランジスタＴと共通電極３０及び画素電極３２を含む下部基板１０は、アレイ基板と称されて、ブラックマトリックス４２とカラーフィルター層４４を含む上部基板４０は、カラーフィルター基板と称される。
このようなアレイ基板は、５枚のマスクを利用した５マスク工程によって製造される。すなわち、第１マスク工程によってゲート電極及びゲート配線を形成して、第２マスク工程によってアクティブ層及びオーミックコンタクト層に積層された半導体層を形成し、第３マスク工程によってソース電極及びドレイン電極とデータ配線を形成して、第４マスク工程によって保護膜及びコンタクトホールを形成し、第５マスク工程によって共通電極及び画素電極を形成する。
前述したように、横電界方式の液晶表示装置は、共通電極３０と画素電極３２を同一な基板１０に形成するために、下部の光源(図示せず)から照射される光の相当の量が電極によって遮断される。従って、横電界方式の液晶表示装置は、輝度に対して、非常に脆弱な構造である。
このような脆弱点を克服するために、共通電極３０と画素電極３２を透明に構成する構造が提案されている。
実際、二つの電極を透明に構成するとしても、電極のすべての面に対して光が透過されるのではない。すなわち、二つの電極間に発生した電界が及ぶ範囲内で、これを開口領域として使用することができる。
二つの電極を透明な物質で使用することによって確保される輝度が大きくないようだが、液晶パネル全体から見ると、得る輝度は、相当であって、輝度を大幅に上昇させる長所がある。
一方、前述したような構成は、５マスク工程を必要とするが、マスク工程は、薄膜の上部にフォトレジストの塗布、露光及び現像、薄膜のエッチング、また、フォトレジストの除去のような多くの段階を含む。従って、製造費用及び時間を減少するために、マスク数を減少してアレイ基板を製造する方法が開発されて、輝度改善と同時に工程を短縮する方法として４マスク工程が提案された。
前述したような断面構成を４マスク工程によって製作するために提案された方法は、ハーフトーンまたはスリットマスクを利用して、アクティブ層とソース電極及びドレイン電極を同時に形成する。
以下、図面を参照して、従来による４マスク工程によって製作された横電界方式の液晶表示装置の構成を説明する。
図２は、従来の第２例による横電界方式の液晶表示装置用アレイ基板の断面図であって、薄膜トランジスタと画素領域の断面図である。
図２に示したように、４マスク工程によって製作された横電界方式の液晶表示装置は、下部基板５０と上部基板８０が対向して構成されて、両基板間には、液晶層ＬＣが介される。
下部基板５０に定義された多数の画素Ｐごとに薄膜トランジスタＴと、画素電極７０及び共通電極７２が構成される。
薄膜トランジスタＴは、ゲート電極５２と、ゲート電極５２の上部に絶縁膜５４を間に積層されたアクティブ層５６ａ及びオーミックコンタクト層５６ｂで構成された半導体層５６と、半導体層５６の上部に相互に離隔して構成されたソース電極６２及びドレイン電極６４とを含む。
前述した構成で、画素電極７０及び共通電極７２は、画素Ｐに透明なインジウム-スズ-オキサイド（ＩＴＯ）で形成される。
画素Ｐの一側に沿って延長されたゲート配線(図示せず)と、これとは垂直な方向に延長されたデータ配線６６が構成されて、共通電極７２に電圧を印加する共通配線(図示せず)が構成される。
上部基板８０の内側面には、ゲート配線(図示せず)及びデータ配線６６と薄膜トランジスタＴに対応する部分に形成されたブラックマトリックス８２と、画素Ｐに対応して形成されたカラーフィルター層８４を含む。
前述した構成は、示したように、ソース電極６２及びドレイン電極６４とデータ配線６６の下部に形成された半導体層５６、５８がソース電極６２及びドレイン電極６４とデータ配線６６の両側に露出される形態であることを特徴とする。
このような構造によって半導体層５８は、下部基板５０の背面に位置する光源から照射された光によって水素Ｈが励起して電流成分が発生して、このような電流成分は、下部の光源であるディミング周波数(dimming frequency)によって変化され、これによって、上部のデータ配線１４６と、ここに近接した共通電極７２及び画素電極７０間の信号干渉によってカップルリングキャパシタンスが生ずる。
従って、カップルリングキャパシタンスによって画面に波状ノイズが発生して画質が低下する問題がある。
これをより詳しく説明すると、液晶パネルの下部に一般のバックライトと言う光源を構成する。バックライトは、一般的に、線形的に動作するが、映像を表現するにおいて、明らかな明暗対比のような効果を得るために、ディミング周波数で駆動する。この時、周波数のローとハイー状態によってバックライトは、観察者の目に観察されない速い速度でオン/オフ動作をする。
これによって、微細に光の照射される状態が異なり、このような光が照射されるアクティブ層は、オン/オフ動作をするように反応する。
従って、このようなアクティブ層の特性の差によって上部のデータ配線と、これに近接した共通電極間のキャップ差が発生して、画面が一方向に微細に震える波縞雑音の原因になる。
波状ノイズは、前述した４マスクパターンで一般的に現われるために、従来の第２例による横電界方式の液晶表示装置用アレイ基板は、工程を単純化することはできるが、画質の面では、優れない問題がある。
本発明は、前述したような問題を解決するために提案されており、波状ノイズが発生しないで高画質を具現する横電界方式の液晶表示装置を製作することを目的とする。
本発明は、前述したような目的を達成するために、基板と；前記基板上に第１方向のゲート配線と；前記ゲート配線と交差して画素領域を定義する第２方向のデータ配線；前記ゲート配線及びデータ配線に連結される薄膜トランジスタ；前記薄膜トランジスタに連結される画素領域の画素電極；前記画素電極と交互に配置される画素領域の共通電極；前記データ配線の両側で部分的に露出される前記データ配線の下部の半導体層；前記半導体層の下部に位置して不透明物質で形成された第１遮断パターンとを含むことを特徴とする横電界方式の液晶表示装置用アレイ基板を提供する。
前記第１遮断パターンは、前記ゲート配線と同一物質、同一層内に形成される。
前記アレイ基板は、前記第１方向の共通配線をさらに含み、前記画素領域の端側に沿って形成されて、前記共通配線に連結され閉ループを形成する共通パターンをさらに含む。
前記第１遮断パターンは、前記半導体層より幅が狭くて、前記半導体層の４０％以上を遮る。
前記共通電極は、前記共通パターンと接触する。
前記アレイ基板は、前記第１方向に沿って前記画素領域の両側に位置する第１共通配線と第２共通配線をさらに含む。
前記第１遮断パターンは、前記半導体層と同じか、または広い幅を有して、前記共通電極は、前記第２共通配線と接触する。
前記アレイ基板は、前記データ配線の上部に、前記データ配線と接触して前記半導体層を覆う第２遮断パターンをさらに含み、前記第２遮断パターンは、前記共通電極及び前記画素電極と同一物質、同一層内に形成される。
前記半導体層は、純粋非晶質シリコン層と不純物非晶質シリコン層を含み、前記純粋非晶質シリコン層は、前記データ配線の両側で部分的に露出される。
本発明の他の例によるアレイ基板は、基板と；前記基板の上部のゲート配線と；前記ゲート配線と交差して画素領域を定義するデータ配線と；前記ゲート配線及びデータ配線に連結される薄膜トランジスタと；前記画素領域に位置して、前記薄膜トランジスタに連結される画素電極と；前記画素領域に位置して、前記画素電極と交互に配置される共通電極と；前記データ配線の下部に位置して、前記データ配線の両側で部分的に露出される半導体層と；前記データ配線の上部に位置して、前記半導体層を覆う第１遮断パターンとを含むことを特徴とする。
前記第１遮断パターンは、前記データ配線と接触する。
前記アレイ基板は、前記半導体層の下部に位置して、前記ゲート配線と同一物質、同一層内に形成される第２遮断パターンをさらに含む。
本発明の他の例による横電界方式の液晶表示装置は、離隔されている第１及び第２基板と；前記第１基板の内側面に形成されるゲート配線と；前記ゲート配線と交差して画素領域を定義するデータ配線と；前記ゲート配線及びデータ配線の交差点に位置する薄膜トランジスタと；前記画素領域に位置して、前記薄膜トランジスタに連結される画素電極と；前記画素領域に位置して、前記画素電極と交互に配置された共通電極と；前記データ配線の下部に位置して、前記データ配線の両側で部分的に露出される半導体層と；前記半導体層の下部に不透明物質で形成された遮断パターンと；前記第２基板の内側面に形成されるブラックマトリックスと；前記第２基板の内側面に形成されるカラーフィルター層とを含むことを特徴とする。
また、本発明の他の例による横電界方式の液晶表示装置は、離隔されている第１及び第２基板と；前記第１基板の内側面に形成されるゲート配線と；前記ゲート配線と交差して画素領域を定義するデータ配線と；前記ゲート配線及びデータ配線の交差点に位置する薄膜トランジスタと；前記画素領域に位置して、前記薄膜トランジスタに連結される画素電極と；前記画素領域に位置して、前記画素電極と交互に配置された共通電極と；前記データ配線の下部に位置して、前記データ配線の両側で部分的に露出される半導体層と；前記半導体層の下部に不透明物質に形成された第１遮断パターンと；前記データ配線の上部に位置して、前記半導体層を覆う第２遮断パターンと；前記第２基板の内側面に形成されるブラックマトリックスと；前記第２基板の内側面に形成されるカラーフィルター層とを含むことを特徴とする。
本発明の他の例による横電界方式の液晶表示装置用アレイ基板の製造方法は、第１マスク工程によって、基板上にゲート配線とゲート電極及び第１遮断パターンを形成する段階と；前記ゲート配線及びゲート電極と第１遮断パターンを含む前記基板上にゲート絶縁膜、純粋非晶質シリコン層、不純物非晶質シリコン層及び導電体層を形成する段階と；第２マスク工程によって、前記導電体層と不純物非晶質シリコン層及び純粋非晶質シリコン層をパターニングして、前記ゲート配線と交差して画素領域を定義するデータ配線と、第１半導体層、ソース電極及びドレイン電極、前記データ配線の両側で部分的に露出されて、前記第１遮断パターンの上部に位置する第２半導体層を形成する段階；第３マスク工程によって、前記ドレイン電極を露出する第１コンタクトホールを有する保護層を形成する段階；第４マスク工程によって、前記第１コンタクトホールを通じて前記ドレイン電極と接触する画素電極と、前記画素電極と交互に配置される共通電極を形成する段階とを含むことを特徴とする。
前記第１遮断パターンは、前記第２半導体層より狭い幅を有して、前記第２半導体層の４０％以上を遮る。
前記第１マスク工程は、前記ゲート配線と平行な共通配線及び前記共通配線と共に閉ルーフを形成する共通パターンを形成する段階をさらに含み、前記共通電極は、前記共通パターンと接触する。
また、前記第１マスク工程は、前記ゲート配線と平行であって、前記画素領域の両側に位置する第１及び第２共通配線を形成する段階をさらに含む。
前記第１遮断パターンは、前記第２半導体層と同じか、または広い幅を有して、前記共通電極は、前記第２共通配線と接触する。
前記第３マスク工程は、前記データ配線を露出する第２コンタクトホールを形成する段階をさらに含み、前記第４マスク工程は、前記データ配線の上部に、前記第２半導体層を覆って前記第２コンタクトホールを通じて前記データ配線と接触する第２遮断パターンを形成する段階をさらに含む。
前記第２マスク工程は、前記導電体層上にフォトレジスト層を形成する段階と；前記フォトレジスト層の上部に、透過部と遮断部及び半透過部を含むマスクを配置して、前記フォトレジスト層を露光する段階と；前記フォトレジスト層を現像して、前記ソース及びドレイン電極に対応する第１部分と、前記ソース及びドレイン電極間のゲート電極に対応して前記第１部分より薄い厚さの第２部分を含む第１フォトレジストパターン及び前記データ配線に対応する第２フォトレジストパターンを形成する段階と；前記第１及び第２フォトレジストパターンをエッチングマスクとして、前記導電体層と不純物非晶質シリコン層及び純粋非晶質シリコン層をパターニングして金属パターンと半導体パターンを形成する段階と；前記第１及び第２フォトレジストパターンをアッシングして前記第１フォトレジストパターンの第２部分を除去して、前記半導体パターンの不純物非晶質シリコン層を露出する段階と；前記露出した半導体パターンの不純物非晶質シリコン層を除去する段階；及び前記第１フォトレジストパターンの第１部分と前記第２フォトレジストパターンを除去する段階とを含む。
また、本発明の他の例による横電界方式の液晶表示装置用アレイ基板の製造方法は、第１マスク工程によって、基板上にゲート配線とゲート電極を形成する段階と；前記ゲート配線とゲート電極を含む基板上に、ゲート絶縁膜、純粋非晶質シリコン層、不純物非晶質シリコン層及び導電体層を形成する段階と；第２マスク工程によって、前記導電体層と不純物非晶質シリコン層及び純粋非晶質シリコン層をパターニングして、第１半導体層と、ソース及びドレイン電極、データ配線、前記データ配線の両側で部分的に露出される第２半導体層を形成する段階と；第３マスク工程によって、前記ドレイン電極を露出する第１コンタクトホールと前記データ配線を露出する第２コンタクトホールを有する保護層を形成する段階と；第４マスク工程によって、前記第１コンタクトホールを通じてドレイン電極と接触する画素電極と、前記画素電極と交互に配置される共通電極及び前記データ配線と接触して前記第２半導体層を覆う第１遮断パターンを形成する段階とを含むことを特徴とする。
前記第２半導体層は、純粋非晶質シリコン層と不純物非晶質シリコン層を含み、前記純粋非晶質シリコン層は、前記データ配線の両側で部分的に露出される。
前記第１マスク工程は、前記第２半導体層の下部に、不透明物質で第２遮断パターンを形成する段階をさらに含む。
以下、添付した図を参照して、本発明の望ましい実施例を説明する。
本発明による横電界方式の液晶表示装置用アレイ基板は、データ配線と同時にパターンされて、データ配線の下部で両側が露出された半導体層を光から遮蔽するための遮断パターンを構成することによって、液晶パネルの画面に発生する波縞雑音を防げて高画質を具現する。
また、データ配線の上部に構成した遮蔽手段は、データ配線に連結されて、データ配線が短絡された時、これを修理する機能を同時に行うために、不良率を減少させ製品の生産収率を改善する。
本発明の実施例１は、データ配線の下部に位置する半導体層の下部に光を遮断する遮断パターンを構成することを特徴とする。
図３は、本発明の実施例１による横電界方式の液晶表示装置用アレイ基板の一画素を拡大した平面図である。
本発明の実施例１による横電界方式の液晶表示装置用アレイ基板は、透明な絶縁基板１００上に、第１方向に延長されたゲート配線１０４と共通配線１０６を構成する。ゲート配線１０４と共通配線１０６は、平行である。
第２方向にデータ配線１４２を構成して、デート配線１４２は、ゲート配線１０４が交差して画素領域Ｐを定義する。
ゲート配線１０４とデータ配線１４２の交差地点または交差地点の近くに薄膜トランジスタＴを構成するが、薄膜トランジスタＴは、ゲート配線１０４の一部であるゲート電極１０２と、ゲート電極１０２の上部に位置してアクティブ層１３６を含む第１半導体層１２６と、第１半導体層１２６の上部で離隔されているソース電極１３８とドレイン電極１４０と含む。
一方、データ配線１４２の下部には、第１半導体層１２６から延長されて、データ配線１４２の両側に一定面積露出された第２半導体層１２８が構成される。
画素領域Ｐには、透明な材質で形成した棒状の共通電極１５２と画素電極１５０を構成して、画素領域Ｐの周りには、共通電極１５２と同一な信号が流れるが、これとは異なる層に位置すると同時に、データ配線１４２を流れる信号が画素領域Ｐに及ぶのを遮断するための閉ループ状の共通パターン１０８を共通配線１０６から延長して形成する
一方、ドレイン電極１４０は、共通配線１０６の上部まで延長され、共通配線１０６と重なって、画素電極１５０に連結される。従って、共通配線１０６とドレイン電極１４０は、ゲート絶縁膜(図示せず)を間にストレージキャパシターＣｓｔを構成する。
前述したようなアレイ基板は、第２半導体層１２８の下部に対応して遮断パターン１１０を構成することを特徴とする。
以下、図４Ａ及び図４Ｂを参照して、遮断パターンを含む本発明による横電界方式の液晶表示装置の断面構成を説明する。
図４Ａ及び図４Ｂは、図３のＩＩＩ−ＩＩＩ線とＩＶ−ＩＶ線に沿って切断して、これを参照して示した本発明の実施例１による横電界方式の液晶表示装置の断面図である。
図４Ａ及び図４Ｂに示したように、本発明の実施例１による横電界方式の液晶表示装置は、液晶層ＬＣを間に第１基板１００と第２基板３００を合着して形成する。
第２基板３００の内側面には、ブラックマトリックス３０２とカラーフィルター層３０４が形成される。ブラックマトリックス３０２は、ゲート配線１０４及びデータ配線１４２と薄膜トランジスタＴの上部で形成されて、カラーフィルター層３０４は、画素領域Ｐで形成される。
第１基板１００の内側面には、画素領域Ｐに透明な棒状で構成された共通電極１５２と画素電極１５０と、スイッチング領域Ｓに構成された薄膜トランジスタＴと、各画素領域Ｐの周りに形成した共通パターン１０８とを構成する。共通電極１５２と画素電極１５０は、平行であって、交互に配置される。
薄膜トランジスタＴは、ゲート電極１０２、ゲート絶縁膜１１２、第１半導体層１２６、ソース電極１３８及びドレイン電極１４０を積層して構成する。第１半導体層１２６は、アクティブ層１３４とオーミックコンタクト層１３６を含む。
画素領域Ｐの両側には、データ配線１４２が位置して、データ配線１４２の下部には、第１半導体層１２６から延長された第２半導体層１２８が位置する。第２半導体層１２８は、純粋非晶質シリコン層１１４と不純物非晶質シリコン層１１６を含む。第２半導体層１２８の純粋非晶質シリコン層１１４は、データ配線１４２の両側に露出される。
一方、第１基板１００の上部には、ゲート配線１０４が形成されており、ゲート配線１０４の一部は、ゲート電極１０２の役割をする。図面には示してない、ゲート配線１０４は、データ配線１４２と交差して画素領域Ｐを定義する。共通配線１０６がゲート配線１０４と離隔され第１基板１００上に形成される。共通配線１０６は、ドレイン電極１４０と重なる。
遮断パターン１１０がデータ配線１４２の下部に形成される。遮断パターン１１０は、ゲート配線１０４と共通配線１０６及び共通パターン１０８と同一物質、同一層内に形成される。遮断パターン１１０は、第１基板１００の下部に位置するバックライトから照射される光が第２半導体層１２８に到達するのを遮断して、ディミング周波数によってオン/オフ(on/off)駆動するバックライトの光に影響を受けないようにする。従って、画面で現われる波状ノイズが除去できるので、高画質の横電界方式の液晶表示装置を製作することができる。
前述したように、共通パターン１０８と遮断パターン１１０は、同一層に構成される。従って、二つの構成要素間の短絡を防ぐために、遮断パターン１１０の幅を第２半導体層１２８の幅より狭く構成した。
ところが、遮断パターン１１０が第２半導体層１２８を部分的に遮っても、波状ノイズは、遮れる。すなわち、第２半導体層１２８の遮断面積が４０％以上の場合は、波状ノイズが発生しないために、これに合わせて遮断パターン１１０を設計すれば良い。
以下、工程図を参照して、本発明の実施例１による横電界方式の液晶表示装置用アレイ基板の製造工程を説明する。
図５Ａないし図５Ｈと図６Ａないし図６Ｈは、図３のＩＩＩ−ＩＩＩ線及びＩＶ−ＩＶ線に沿って切断して、本発明の工程順に示した工程断面図である。
図５Ａと図６Ａは、第１マスク工程を示した図であって、多数の画素領域Ｐとスイッチング領域Ｓが定義された基板１００上に、導電性金属を蒸着して第１マスク工程によってパターンして、画素領域Ｐの一側に沿って延長されたゲート配線１０４と、ゲート配線１０４の一部であるゲート電極１０２と、ゲート配線１０４と平行に離隔された共通配線１０６と、共通配線１０６から画素領域Ｐの周りに延長された閉ループ状の共通パターン１０８を形成して、ゲート配線１０４と垂直な方向の画素領域Ｐの両側に、長さの方向に延長された遮断パターン１１０を形成する。遮断パターン１１０は、画素領域Ｐごとに形成される。
この時、導電性金属は、アルミニウムＡｌ、アルミニウム合金ＡｌＮｄ、タングステンＷ、銅Ｃｕ、クロムＣｒ、モリブデンＭｏ等を含む導電性金属グループのうちから選択された一つまたはそれ以上の金属物質である。
以下、図５Ｂないし図５Ｆと図６Ｂないし図６Ｆは、第２マスク工程を示した図である。
図５Ｂと図６Ｂに示したように、ゲート配線１０４と共通配線１０６、共通パターン１０８及び遮断パターン１１０が形成された基板１００全面に、窒化シリコンＳｉＮＸと酸化シリコンＳｉＯ２を含む無機絶縁物質グループのうちから選択された一つを蒸着して、ゲート絶縁膜１１２を形成する。
ゲート絶縁膜１１２の上部には、純粋非晶質シリコン(ａ-Ｓｉ：Ｈ)を蒸着して、不純物非晶質シリコン(ｎ+ａ-Ｓｉ：Ｈ)を蒸着して純粋非晶質シリコン層１１４と不純物非晶質シリコン層１１６を形成する。
不純物非晶質シリコン層１１６が形成された基板１００全面には、導電性金属グループのうちから選択された一つまたはそれ以上の物質を蒸着して導電性金属層１１８を形成して、導電性金属層１１８の上部にフォトレジストを塗布して感光層１２０を形成する。
感光層１２０の上部に、透過部Ｂ１と遮断部Ｂ２及び半透過部Ｂ３が構成されたマスクＭを位置させる。
この時、半透過部Ｂ３は、スイッチング領域Ｓのゲート電極１０２に対応して、遮断部Ｂ２は、スイッチング領域Ｓの他の部分及び遮断パターン１１０に対応して、透過部Ｂ１は、画素領域Ｐに対応する。
マスクＭの上部に光を照射する工程を行う。この時、マスクＭの透過部Ｂ１及び半透過部Ｂ３を通じて照射された光は、下部の感光層１２０を露光して、特に、半透過部Ｂ３に対応する部分は、透過部Ｂ１に対応する部分とは異なり、部分的に露光される。
露光された感光層１２０を現像する工程を行う。
図５Ｃと図６Ｃに示したように、現像工程が完了すると、スイッチング領域Ｓに対応して高さが異なる二つの部分を有する第１感光パターン１２４ａと、第１感光パターン１２４ａから画素領域Ｐの一側に延長された第２感光パターン１２４ｂが形成される。一方、第１感光パターン１２４ａ及び第２感光パターン１２４ｂの周辺に導電性金属層１１８が露出された状態である。
図５Ｄと図６Ｄに示したように、露出された導電性金属層１１８と下部の不純物非晶質シリコン層１１６及び純粋非晶質シリコン層１１４を除去する工程を行う。従って、第１感光パターン１２４ａ及び第２感光パターン１２４ｂの周辺にゲート絶縁膜１１２が露出された状態になる。
この時、一般的に、不純物非晶質シリコン層１１６と純粋非晶質シリコン層１１４は、乾式エッチングによって除去されるために、導電性金属層１１８が乾式エッチングが可能な場合は、二つの層と同一な工程によって除去されて、または、湿式エッチング及び乾式エッチングによって各々を別途に除去する工程を行う。
また、第１感光パターン１２４ａの下部には、パターンされた不純物非晶質シリコン層１１６と純粋非晶質シリコン層１１４で構成された第１半導体層１２６と第１金属パターン１３０が積層された状態であって、第２感光パターン１２４ｂの下部には、第１半導体層１２６から延長された第２半導体層１２８と、第１金属パターン１３０から延長された第２金属パターン１３２が積層された状態である。
図５Ｅと図６Ｅに示したように、第１感光パターン１２４ａ及び第２感光パターン１２４ｂをアッシングする工程を行い、スイッチング領域Ｓに対応する第１感光パターン１２４ａの低い高さ部分Ｄを完全に除去して、ゲート電極１０２に対応する第１金属パターン１３０の一部を露出する。
アッシング工程を行う際に、第１感光パターン１２４ａ及び第２感光パターン１２４ｂの厚さ及び周辺が同時に除去されて、厚さが縮まって下部の第１金属パターン１３０と第２金属パターン１３２の一部を露出する。
このような現象は、図面には示めしてないが、第１感光パターン１２４ａ及び第２感光パターン１２４ｂの上部面が半円の折曲された形態だからである。すなわち、第１感光パターン１２４ａ及び第２感光パターン１２４ｂは、中心から周辺に行くほど厚さが薄くなる形態で形成される。従って、アッシング工程の際に、第１感光パターン１２４ａ及び第２感光パターン１２４ｂの周辺部が完全に除去され下部の第１金属パターン１３０及び第２金属パターン１３２が露出される現象が発生する。
図５Ｆと図６Ｆに示したように、ゲート電極１０２に対応して露出した第１金属パターン(図５Ｅの１３０)を除去する工程を行う。除去工程が完了すると、スイッチング領域Ｓにソース電極１３８と、これとは離隔されるドレイン電極１４０が形成されると同時に、ソース電極１３８から延長された第２金属パターンは、データ配線１４２になる。
ソース電極１３８及びドレイン電極１４０間に露出された不純物非晶質シリコン層(図５Ｅの１１６)を除去する工程を行い、第１及び第２感光パターン(図５Ｅと図６Ｅの１２４ａ、１２４ｂ)を除去する工程を行う。
ソース電極１３８及びドレイン電極１４０の下部に残留された不純物非晶質シリコン層は、抵抗性接触機能をするので、オーミックコンタクト層１３６として、その下部の純粋非晶質シリコン層は、チャンネルが発生する層であるので、アクティブ層１３４とする。
この時、第１金属パターン(図５Ｅの１３０)と下部の不純物非晶質シリコン層(図５Ｅの１１６)を除去する工程で、第１及び第２感光パターン(図５Ｅと図６Ｅの１２４ａ、１２４ｂ)の周辺には、第１金属パターン１３０及び第２金属パターン１３２と、その下部の不純物非晶質シリコン層１１６が露出される。
結果的に、示したように、ソース電極１３８及びドレイン電極１４０とデータ配線１４２の周辺に、下部の純粋非晶質シリコン層１３４、１１４が露出された状態でパターニングされる。
図５Ｇと図６Ｇは、第３マスク工程を示した図であって、ソース電極１３８及びドレイン電極１４０とデータ配線１４２が形成された基板１００全面に、前述した無機絶縁物質グループのうちから選択された一つまたはそれ以上の物質を蒸着するか、場合によっては、ベンゾシクロブテンＢＣＢとアクリル系樹脂のような有機絶縁物質グループのうちから選択された一つを塗布して保護膜１４６を形成する。
第３マスク工程によって保護膜１４６をパターニングして、ドレイン電極１４０の一部を露出するドレインコンタクトホール１４８を形成すると同時に、図面には示してないが、共通パターンの一部を露出する共通パターンコンタクトホール(図示せず)を形成する。
図５Ｈと図６Ｈは、第４マスク工程を示した図であって、保護膜１４６が形成された基板１００全面に、インジウム-スズ-オキサイドＩＴＯとインジウム-ジンク-オキサイドＩＺＯを含む透明導電性金属グループのうちから選択された一つを蒸着して第４マスク工程によってパターニングンして、露出したドレイン電極１４０と接触しながら画素領域Ｐに多数の棒状に画素電極１５０を形成すると同時に、共通パターンコンタクトホール(図示せず)を通じて下部の共通パターン１０８と接触しながら画素領域Ｐに棒状に形成されて、棒状の画素電極１５０間ごとに離隔して位置した共通電極１５２を形成する。
この時、ドレイン電極１４０は、ゲート配線１０４から、ここに近接した共通配線１０６の上部に延長して構成して、共通配線１０６を第１電極として、延長されたドレイン電極１４２を第２電極とするストレージキャパシターＣｓｔを形成する
以上、前述した工程によって本発明の実施例１による横電界方式の液晶表示装置用アレイ基板を製作することができる。
本発明の実施例２は、第２半導体層の下部に構成する遮断パターンが第２半導体層と同じか、または大きい幅を有することを特徴とする。
図７は、本発明の実施例２による横電界方式の液晶表示装置用アレイ基板の一画素を示した平面図である。
本発明の実施例２による横電界方式の液晶表示装置用アレイ基板は、透明な絶縁基板２００上に、一方向に延長されたゲート配線２０４と、これに平行な方向に画素領域の上部と下部に第１共通配線２０６ａと第２共通配線２０６ｂを構成する。
ゲート配線２０４と第１共通配線２０６ａ及び第２共通配線２０６ｂと垂直に交差するデータ配線２４２を構成して、デート配線２４２とゲート配線２０４が交差して画素領域Ｐを定義する。
ゲート配線２０４とデータ配線２４２の交差点または交差点に隣接した部分には、ゲート配線２０４及びデータ配線２４２に連結される薄膜トランジスタＴを構成する。薄膜トランジスタＴは、ゲート配線２０４の一部であるゲート電極２０２と、ゲート電極２０２の上部に位置した第１半導体層２２６と、第１半導体層２２６の上部に積層されたソース電極２３８及びドレイン電極２４０とを含む。
データ配線２４２の下部には、第１半導体層２２６から延長されてデータ配線２４２の両側に一定面積露出された第２半導体層２２８が構成される。
画素領域Ｐには、透明な材質で形成した棒状の共通電極２５２と画素電極２５０を構成する。画素電極２５０は、ドレイン電極２４０と接触するように構成して、共通電極２５２は、第２共通配線２０６ｂと接触するように構成する。共通電極２５２と画素電極２５０は、真ん中の部分が曲がっている。
一方、ドレイン電極２４０は、これに近接した第１共通配線２０６ａの上部に延長して構成し、第１共通配線２０６ａを第１電極として、ドレイン電極２４０を第２電極とするストレージキャパシターＣｓｔが形成される。
前述した構成は、第２半導体層２８０の下部に第２半導体層２８０と同じか、または大きい幅を有する遮断パターン２１０を構成することを特徴とする。
従って、実施例２は、遮断パターン２１０との短絡(short)を防ぐために、画素領域Ｐの両側に構成した実施例１の共通パターン(図３の１０８)を省略する。その代わり、データ配線２４２に近接するように位置した共通電極２５２の幅を広く構成することによって共通パターンの機能を交替することができる。
以下、図８Ａと図８Ｂを参照して、前述した平面構成の断面構成を説明する。図８Ａと図８Ｂは、図７のＶＩＩ−ＶＩＩ線及びＶＩＩＩ−ＶＩＩＩ線に沿って切断して、これを参照に示した本発明の実施例２による横電界方式の液晶表示装置の断面図である。
図８Ａ及び図８Ｂに示したように、本発明の実施例２による横電界方式の液晶表示装置は、透明な第１基板２００と第２基板４００を含み、両基板間には、液晶層ＬＣが位置する。
第１基板２００の上部の画素領域Ｐには、透明な棒状で構成された共通電極２５２と画素電極２５０が形成されて、スイッチング領域Ｓには、薄膜トランジスタＴが形成される。共通電極２５２と画素電極２５０は、交互に配置されている。薄膜トランジスタＴは、ゲート電極２０２とゲート絶縁膜２１２と、第１半導体層２２６とソース電極２３８及びドレイン電極２４０とを積層して構成する。第１半導体層２２６は、アクティブ層２３４とオーミックコンタクト層２３６で構成される。
画素領域Ｐの一側に沿ってデータ配線２４２が位置して、データ配線２４２の下部には、第１半導体層２２６から延長されて、データ配線２４２の両側に露出された第２半導体層２２８が位置する。第２半導体層２２８は、純粋非晶質シリコン層２１６と不純物非晶質シリコン層２１８を含む。第２半導体層２２８の純粋非晶質シリコン層２１６は、データ配線２４２の両側に露出される。
ゲート配線２０４が画素領域Ｐの他側に沿って形成されており、図面には示してないが、ゲート配線２０４は、データ配線２４２と交差して画素領域Ｐを定義する。ゲート配線２０４の一部は、ゲート電極２０４の役割をする。また、第１基板２００の上部には、ゲート配線２０４と離隔され第１共通配線(図７の２０６ａ)と第２共通配線(図７の２０６ｂ)が形成される。
データ配線２４２の下部に対応して、第２半導体層２２８と同じか、または広い幅の遮断パターン２１０を構成する。遮断パターン２１０は、ゲート配線２０４とゲート電極２０２、第１共通配線２０６ａ及び第２共通配線２０６ｂと同一物質、同一層内に形成される。前述したように、遮断パターン２１０は、下部の光源(図示せず)から照射された光が第２半導体層２２８に到逹するのを遮断して、光が照射された時、第２半導体層２２８で発生する電流成分によって液晶パネルの画面に波縞雑音が発生するのが防げる長所がある。
一方、ブラックマトリックス４０２とカラーフィルター層４０４が第２基板４００の内側面に形成される。ブラックマトリックス４０２は、ゲート配線２０４及びデータ配線２４２と薄膜トランジスタＴ上に位置する。カラーフィルター層４０４は、画素領域Ｐに位置する。
本発明の実施例２による横電界方式の液晶表示装置用アレイ基板の製造工程は、実施例１と同一であって、これに対する説明は、省略する。
実施例１及び２は、第２半導体層の下部に遮断パターンを構成して、光を源泉遮断する構成を提案しているが、他の例として、第２半導体層に光が照射されたとしても、第２半導体層で発生する電流の影響を遮断する構造を導入して波縞雑音を防ぐ構成を、以下、実施例３で説明する。
本発明の実施例３は、データ配線の上部に修理機能及び遮蔽機能を同時にする遮断パターンを幅広く構成することを特徴とする。
図９Ａと図９Ｂは、本発明の実施例３による横電界方式の液晶表示装置の構成を概略的に示した断面図である。
図９Ａ及び図９Ｂに示したように、本発明の実施例３による横電界方式の液晶表示装置は、透明な第１基板２００及び第２基板４００を含み、両基板間には、液晶層ＬＣが位置する。
第１基板２００の画素領域Ｐに透明な棒状で構成された共通電極２５０と画素電極２５２と、スイッチング領域Ｓに薄膜トランジスタＴと、各画素領域Ｐの周りに共通パターン２０８とを構成する。
薄膜トランジスタＴは、ゲート電極２０２とゲート絶縁膜２１２と、第１半導体層２２６とソース電極(２３８)及びドレイン電極２４０とを積層して構成する。
画素領域Ｐの両側には、データ配線２４２が位置して、データ配線２４２の下部には、第１半導体層２２６から延長されて、データ配線２４２の両側に露出された第２半導体層２２８が位置する。
前述した構成は、データ配線２４２の上部に、共通電極２５２及び画素電極２５０と同一層、同一物質で形成した遮断パターン２５６を構成して、遮断パターン２５６は、データ配線２４２の上部に構成され、データ配線２４２の外側に露出された第２半導体層２２８を覆うほどの面積で構成することを特徴とする。
この時、遮断パターン２５６は、保護膜２４６に構成した複数のコンタクトホールＣＨを通じて下部のデータ配線２４２とランダム(random)に接触するように構成する。
一方、ブラックマトリックス４０２とカラーフィルター層４０４が第２基板４００の内側面に形成される。ブラックマトリックス４０２は、ゲート配線２０４及びデータ配線２４２と薄膜トランジスタＴ上に位置する。カラーフィルター層４０４は、画素領域Ｐに位置する。
遮断パターン２５６をデータ配線２４２の両側に露出した第２半導体層２２８を完全に覆う構造で構成するために、第２半導体層２２８に下部光源の光が照射され電流が発生したとしても、これによる影響を完全に遮蔽することができて、近接した画素電極２５０及び共通電極２５２と第２半導体層２２８間にカップルリング(coupling)が発生するのを最小化する。
従って、液晶パネルの画面に波縞雑音の発生が最小化される。
また、遮断パターン２５６が下部のデータ配線２４２と接触する構造であるために、工程の際、データ配線２４２に断線が発生したとしても、これを遮断パターン２５６に交替することができる。従って、遮断パターン２５６は、修理機能が同時にできる。
本発明の実施例３による横電界方式の液晶表示装置用アレイ基板の製造方法は、実施例１の製造工程と同一であるが、ただ、第１工程で遮蔽パターンを形成しないで、第３マスク工程の際にドレインコンタクトホールを形成しながら追加的に、データ配線２４２を部分的に露出するコンタクトホールを形成して、第４マスク工程で共通電極２５２と画素電極２５０を形成しながらデータ配線２４２の上部に長さの方向に沿って遮断パターン２５６をパターニングする工程を行う。
本発明の実施例３は、データ配線２４２の上部に遮断パターン２５６を構成したが、遮断パターン２５６に対向する第２半導体層２５８の下部に遮断パターンをさらに構成して波縞雑音を防ぐ効果を極大化する。
以下、実施例４によって説明する。
本発明の実施例４は、データ配線の下部と上部に同時に波縞雑音を防ぐための遮断パターンを構成することを特徴とする。
図１０Ａと図１０Ｂは、本発明の実施例４による横電界方式の液晶表示装置の構成を概略的に示した断面図である。
図１０Ａ及び図１０Ｂに示したように、本発明の実施例４による横電界方式の液晶表示装置は、第１基板２００及び第２基板４００を含み、両基板間には、液晶層ＬＣが位置する。
第１基板２００の上部には、画素領域Ｐに透明な棒状で構成された共通電極２５２と画素電極２５０と、スイッチング領域Ｓに薄膜トランジスタＴと、画素領域Ｐごとに画素領域Ｐの周りに共通パターン２０８とを構成する。
薄膜トランジスタＴは、ゲート電極２０２とゲート絶縁膜２１２と、第１半導体層２２６とソース電極２３８及びドレイン電極２４０とを積層して構成する。
画素領域Ｐの一側に沿ってデータ配線２４２が位置して、データ配線２４２の下部には、第１半導体層２２６から延長されてデータ配線２４２の両側に露出された第２半導体層２２８が位置する。
前述した構成は、データ配線２４２の下部に、第１遮断パターン２１０を構成して、データ配線２４２の上部に、共通電極２５２及び画素電極２５０と同一層、同一物質で形成した第２遮断パターン２５６を構成して、第２遮断パターン２５６は、データ配線２４２の上部に構成されて、データ配線２４２の外側に露出した第２半導体層２２８より大きい面積で構成することを特徴とする。
この時、第２遮断パターン２５６は、保護膜(２４６)に構成した複数のコンタクトホールＣＨを通じて下部のデータ配線２４２とランダムに接触するように構成する。
また、設計パターンによって第１遮断パターン２１０の幅は、第２半導体層２２８の幅より狭く構成したり、第２半導体層２２８の幅と同じか、または広く構成したりする。
第１遮断パターン２１０と第２遮断パターン２５６を同時に構成するのは、第１遮断パターン２１０が第２半導体層より狭い幅で構成される時、さらに効果的である。
それは、第１遮断パターン２１０と上部の第２半導体層２２８及びデータ配線２４２とのアライン誤差によって、第１遮断パターン２１０の外部に第２半導体層が露出される面積が一側に偏ることがある。この場合、第２半導体層２２８の露出面積を超えるので、波縞雑音が発生する。これによって、近接した共通電極２５２または画素電極２５０と第２半導体層間にカップルリングキャパシタンス(coupling capacitance)が発生するが、これを第２遮断パターン２５６が遮蔽する。
従って、上部と下部に構成された波縞雑音防止パターンによって液晶パネルの画面に波縞雑音が発生するのを防ぐ。
また、前述した構成は、第２遮断パターン２５６が下部のデータ配線２４２と接触する構造であるために、工程の際、データ配線２４２に断線が発生したとしても、第２遮断パターン２５６を通じて信号を供給する。従って、第２遮断パターン２５６は、修理機能が同時にできる。
本発明の実施例４による横電界方式の液晶表示装置用アレイ基板の製造方法は、実施例１の製造工程と同一であるが、ただ、第３マスク工程の際にドレインコンタクトホールを形成しながら追加的に、データ配線２４２を部分的に露出するコンタクトホールを形成して、第４マスク工程で共通電極２５２と画素電極２５０を形成しながらデータ配線２４２の上部に長さの方向に沿って透明な第２遮断パターン２５６をパターニングする工程を行う。
以上、本発明による実施例１ないし４による横電界方式の液晶表示装置用アレイ基板を製作することができる。
従来の第１例による横電界方式の液晶表示装置の一部を概略的に示した断面図である。 従来の第２例による横電界方式の液晶表示装置を示した断面図である。 本発明の実施例１による横電界方式の液晶表示装置用アレイ基板の一画素を拡大した平面図である。 本発明の実施例１による横電界方式の液晶表示装置用アレイ基板を示した断面図である。 本発明の実施例１による横電界方式の液晶表示装置用アレイ基板を示した断面図である。 本発明による横電界方式の液晶表示装置用アレイ基板を製造する工程において、アレイ基板を示した平面図である。 図５Ａに続く製造工程を示す断面図である。 図５Ｂに続く製造工程を示す断面図である。 図５Ｃに続く製造工程を示す断面図である。 図５Ｄに続く製造工程を示す断面図である。 図５Ｅに続く製造工程を示す断面図である。 図５Ｆに続く製造工程を示す断面図である。 図５Ｇに続く製造工程を示す断面図である。 本発明による横電界方式の液晶表示装置用アレイ基板を製造する工程において、アレイ基板を示した平面図である。 図６Ａに続く製造工程を示す断面図である。 図６Ｂに続く製造工程を示す断面図である。 図６Ｃに続く製造工程を示す断面図である。 図６Ｄに続く製造工程を示す断面図である。 図６Ｅに続く製造工程を示す断面図である。 図６Ｆに続く製造工程を示す断面図である。 図６Ｇに続く製造工程を示す断面図である。 本発明の実施例２による横電界方式の液晶表示装置用アレイ基板の一画素を拡大した平面図である。 本発明の実施例２による横電界方式の液晶表示装置の断面図である。 本発明の実施例２による横電界方式の液晶表示装置の断面図である。 本発明の実施例３による横電界方式の液晶表示装置の断面図である。 本発明の実施例３による横電界方式の液晶表示装置の断面図である。 本発明の実施例４による横電界方式の液晶表示装置の断面図である。 本発明の実施例４による横電界方式の液晶表示装置の断面図である。
符号の説明
１００：基板
１０２：ゲート電極
１０４：ゲート配線
１０６：共通配線
１０８：共通パターン
１１０：遮断パターン
１２６：第１半導体層
１２８：第２半導体層
１３６：アクティブ層
１３８：ソース電極
１４０：ドレイン電極
１４２：データ配線
１５０：画素電極
１５２：共通電極

Claims (10)

  1. 基板と；
    前記基板上に第１方向のゲート配線と；
    前記ゲート配線と交差して画素領域を定義する第２方向のデータ配線と；
    前記ゲート配線及びデータ配線に連結される薄膜トランジスタと；
    前記薄膜トランジスタに連結される画素領域の画素電極と；
    前記画素電極と交互に配置される画素領域の共通電極と；
    前記データ配線の両側で部分的に露出される前記データ配線の下部の半導体層と；
    前記半導体層の下部に位置して不透明物質で形成された第１遮断パターンとを含み、
    前記画素電極と前記共通電極は、同一層内に同一物質で形成され、
    前記第１方向の共通配線と、前記画素領域の端側に沿って形成されて、前記共通配線に連結され閉ループを形成する共通パターンをさらに含み、
    前記共通電極は、前記共通パターンとコンタクトホールを通じて接触し、
    前記第１遮断パターンは、前記半導体層より幅が狭くて、前記半導体層の４０％以上を遮ることを特徴とする横電界方式の液晶表示装置用アレイ基板。
  2. 前記第１遮断パターンは、前記ゲート配線と同一物質、同一層内に形成されることを特徴とする請求項１に記載の横電界方式の液晶表示装置用アレイ基板。
  3. 前記データ配線の上部に、前記データ配線と接触して前記半導体層を覆う第２遮断パターンをさらに含むことを特徴とする請求項１に記載の横電界方式の液晶表示装置用アレイ基板。
  4. 前記第２遮断パターンは、前記共通電極及び前記画素電極と同一物質、同一層内に形成されることを特徴とする請求項３に記載の横電界方式の液晶表示装置用アレイ基板。
  5. 前記半導体層は、純粋非晶質シリコン層と不純物非晶質シリコン層を含み、前記純粋非晶質シリコン層は、前記データ配線の両側で部分的に露出されることを特徴とする請求項１に記載の横電界方式の液晶表示装置用アレイ基板。
  6. 離隔されている第１及び第２基板と；
    前記第１基板の内側面に形成されるゲート配線と；
    前記ゲート配線と交差して画素領域を定義するデータ配線と；
    前記ゲート配線及びデータ配線の交差点に位置する薄膜トランジスタと；
    前記画素領域に位置して、前記薄膜トランジスタに連結される画素電極と；
    前記画素領域に位置して、前記画素電極と交互に配置された共通電極と；
    前記データ配線の下部に位置して、前記データ配線の両側で部分的に露出される半導体層
    と；
    前記半導体層の下部に不透明物質で形成された遮断パターンと；
    前記第２基板の内側面に形成されるブラックマトリックスと；
    前記第２基板の内側面に形成されるカラーフィルター層とを含み、
    前記画素電極と前記共通電極は、同一層内に同一物質で形成され、
    前記ゲート配線と平行な共通配線と、前記画素領域の端側に沿って形成されて、前記共通配線に連結され閉ループを形成する共通パターンをさらに含み、
    前記共通電極は、前記共通パターンとコンタクトホールを通じて接触し、
    前記遮断パターンは、前記半導体層より幅が狭くて、前記半導体層の４０％以上を遮ることを特徴とする横電界方式の液晶表示装置。
  7. 前記半導体層を覆う第２の遮断パターンをさらに含むことを特徴とする請求項６記載の横電界方式の液晶表示装置。
  8. 第１マスク工程によって、基板上にゲート配線及びゲート電極と第１遮断パターンを形成する段階と；
    前記ゲート配線とゲート電極及び第１遮断パターンを含む前記基板上にゲート絶縁膜、純粋非晶質シリコン層、不純物非晶質シリコン層及び導電体層を形成する段階と；
    第２マスク工程によって、前記導電体層と不純物非晶質シリコン層及び純粋非晶質シリコン層をパターニングして、前記ゲート配線と交差して画素領域を定義するデータ配線、第１半導体層、ソース電極及びドレイン電極、前記データ配線の両側で部分的に露出されて、前記第１遮断パターンの上部に位置する第２半導体層を形成する段階；
    第３マスク工程によって、前記ドレイン電極を露出する第１コンタクトホールを有する保護層を形成する段階；
    第４マスク工程によって、前記第１コンタクトホールを通じて前記ドレイン電極と接触する画素電極と、前記画素電極と交互に配置される共通電極を形成する段階とを含み、前記第１マスク工程は、前記ゲート配線と平行な共通配線及び前記共通配線と共に閉ループを形成する共通パターンを形成する段階をさらに含み、
    前記共通電極は、前記共通パターンとコンタクトホールを通じて接触し、
    前記第１遮断パターンは、前記第２半導体層より狭い幅を有して、前記第２半導体層の４０％以上を遮ることを特徴とする横電界方式の液晶表示装置用アレイ基板の製造方法。
  9. 前記第３マスク工程は、前記データ配線を露出する第２コンタクトホールを形成する段階をさらに含み、前記第４マスク工程は、前記データ配線の上部に、前記第２半導体層を覆って前記第２コンタクトホールを通じて前記データ配線と接触する第２遮断パターンを形成する段階をさらに含むことを特徴とする請求項８に記載の横電界方式の液晶表示装置用アレイ基板の製造方法。
  10. 前記第２マスク工程は、前記導電体層上にフォトレジスト層を形成する段階と；
    前記フォトレジスト層の上部に、透過部と遮断部及び半透過部を含むマスクを配置して、前記フォトレジスト層を露光する段階と；前記フォトレジスト層を現像して、前記ソース及びドレイン電極に対応する第１部分と、前記ソース及びドレイン電極間のゲート電極に対応して前記第１部分より薄い厚さの第２部分を含む第１フォトレジストパターン及び前記データ配線に対応する第２フォトレジストパターンを形成する段階と；
    前記第１及び第２フォトレジストパターンをエッチングマスクとして、前記導電体層と不純物非晶質シリコン層及び純粋非晶質シリコン層をパターニングして金属パターンと半体パターンを形成する段階と；
    前記第１及び第２フォトレジストパターンをアッシングして前記第１フォトレジストパターンの第２部分を除去して、前記半導体パターンの不純物非晶質シリコン層を露出する段階と；
    前記露出した半導体パターンの不純物非晶質シリコン層を除去する段階；及び前記第１フォトレジストパターンの第１部分と前記第２フォトレジストパターンを除去する段階とを含むことを特徴とする請求項８に記載の横電界方式の液晶表示装置用アレイ基板の製造方法。
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