KR20120076181A - 액정표시장치의 어레이기판 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 액정표시장치의 어레이 기판을 개시한다. 특히, 본 발명은 박막트랜지스터(TFT)의 개구율을 향상시키면서도 공통라인과 데이터 라인 사이에 신호간섭을 최소화하는 액정표시장치의 어레이기판 및 이의 제조방법에 관한 것이다.
본 발명의 바람직한 실시예에 따른 어레이 기판은, 기판상에 형성된 게이트전극 및 이와 연결되는 게이트라인과, 제1 공통라인 및, 중앙부에 이격공간을 가지는 제2 공통라인이 형성되고, 제2 공통라인의 상부에 제2 액티브 패턴 및 소스 및 드레인 전극상에 형성되되, 전술한 제2 공통라인의 이격공간에 오버랩되는 데이터라인을 포함하는 것을 특징으로 한다.
이에 따라, 본 발명은 데이터라인의 하부로 배열되는 공통라인을 데이터라인간의 오버랩(overlap)부분을 제거하여 기생 커패시턴스 성분을 제거함으로서, 데이터 RC 딜레이를 저감하여 소비전력 절감 및 영상품질을 개선한 액정표시장치의 어레이기판 및 이의 제조방법을 제공할 수 있는 효과가 있다.

Description

액정표시장치의 어레이기판 및 이의 제조방법{ARRAY SUBSTRATE OF LCD AND MANUFACTURING METHOD THEREOF}
본 발명은 액정표시장치의 어레이기판에 관한 것으로, 특히 박막트랜지스터(TFT)의 개구율을 향상시키면서도 공통라인과 데이터 라인 사이에 신호간섭을 최소화하는 액정표시장치의 어레이기판 및 이의 제조방법에 관한 것이다.
액정표시장치는 소정거리 이격되어 합착된 두 기판사이에 개재된 액정의 광학적 이방성과 복굴절 특성을 이용하여 영상을 구현하는 전자정보 디스플레이 장치이다.
이러한 액정표시장치는 크게 제 1 기판인 컬러필터(color filter) 기판과 제 2 기판인 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.
이때, 컬러필터 기판은 적(Red; R), 녹(Green; G) 및 청(Blue; B)의 색상을 구현하는 다수의 서브-컬러필터로 구성된 컬러필터와 서브-컬러필터 사이를 구분하고 액정층을 투과하는 광을 차단하는 블랙매트릭스(black matrix), 그리고 액정층에 전압을 인가하는 투명한 공통전극으로 이루어져 있다. 또한, 어레이 기판은 종횡으로 배열되어 다수개의 화소영역을 정의하는 다수개의 게이트라인과 데이터라인, 게이트라인과 데이터라인의 교차영역에 형성된 스위칭소자인 박막 트랜지스터(Thin Film Transistor; TFT) 및 화소영역 위에 형성된 화소전극으로 이루어져 있다.
이와 같이 구성된 컬러필터 기판과 어레이 기판은 화상표시 영역의 외곽에 형성된 실런트(sealant)에 의해 대향하도록 합착되어 액정표시패널을 구성한다.
도 1a는 일반적인 액정표시장치의 어레이 기판 일부를 개략적으로 도시한 도면이고, 도 1b는 도 1a의 I-I'을 절단한 단면을 도시한 도면이다.
실제의 액정표시장치에서는 복수개의 게이트라인 및 데이터라인이 교차하여 다수의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 한 화소만을 도시하였다.
도 1a 및 도 1b에 도시된 바와 같이, 어레이 기판(10)에는 종횡으로 배열되어 화소영역을 정의하는 게이트라인(16)과 이와 직교하는 데이터라인(17)이 형성되어 있으며, 게이트라인(16)과 데이터라인(17)의 교차영역에는 스위칭소자인 박막 트랜지스터(T)가 형성되어 있다.
여기서, 전술한 박막 트랜지스터(T)는 게이트라인(16)에 연결된 게이트전극(21), 데이터라인(17)에 연결된 소스전극(22) 및 화소전극(P)과 연결된 드레인전극(23)으로 구성된다. 또한, 도시하지는 않았지만 박막 트랜지스터는 게이트전극(21)과 소스 및 드레인전극(22, 23)의 게이트전극(21)에 공급되는 게이트전압에 의해 소스전극(22)과 드레인전극(23)간에 전도채널을 형성하는 액티브패턴(미도시)을 포함한다.
또한, 화소영역내에는 게이트라인(16)에 대해 평행한 방향으로 제1 공통라인(8)이 배열되고, 이와 수직하는 방향으로 연결되는 제2 공통라인(9)이 배열된다.
전술한 제1 및 제2 공통라인(8,9)은 게이트 라인(16)과 동일한 도전물질로 형성되며, 특히 제2 공통라인(9)은 데이터 라인(17)의 하부에 배치되어 이의 주변에서 새는 빛을 원천적으로 차단하는 것으로, 블랙매트릭스(미도시)의 선폭 감소를 가능하게 하여 개구율의 극대화가 가능하게 된다.
그러나, 전술한 구조에서 제2 공통라인(9)이 데이터 라인(17)과 오버랩(Overlap)되어 배열됨에 따라, 데이터 커패시턴스 성분이 증가하여 이에 따른 데이터 RC 딜레이(delay)가 발생하게 되었다. 도 1b는 도 1a의 I-I' 부분을 절단한 단면을 도시한 도면으로서, 도시한 바와 같이 이웃한 화소전극(P) 사이에 제2 공통라인(9)상에 액티브패턴(24) 및 데이터라인(17)이 배치되며, 제2 공통라인(9)과 데이터라인(17)간에 기생 커패시턴스(C)성분에 의한 데이터 신호의 RC 딜레이에 따른 소비전력 증가 및 영상품질 저하가 발생하는 문제점이 있었다.
또한, 전술한 제2 공통라인(9)은 그 폭이 타 라인들에 비해 상대적으로 넓으며, 이에 따른 미세 이물이 제조공정 진행 중에 성장하여 상하 단락(short)불량 발생의 원인이 된다.
본 발명은 본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로, 개구율의 증가를 위해, 데이터라인과, 데이터 라인의 하부에 배열되는 공통라인간에 발생하는 기생 커패시턴스 성분을 제거한 액정표시장치의 어레이기판 및 이의 제조방법을 제공하는 데 그 목적이 있다.
전술한 목적을 달성하기 위해, 본 발명의 바람직한 실시예에 따른 액정표시장치의 어레이 기판은, 기판상에 형성된 게이트전극 및 이와 연결되는 게이트라인과, 제1 공통라인 및, 중앙부에 이격공간을 가지는 제2 공통라인; 상기 기판상에 형성된 제1 절연막; 상기 게이트 전극상부에 형성된 제1 액티브패턴, 소스 및 드레인전극; 상기 제2 공통라인의 상부에 형성되는 제2 액티브패턴, 소스 및 드레인전극; 상기 제2 액티브 패턴 및 소스 및 드레인 전극상에 형성되되, 상기 이격공간에 오버랩되는 데이터라인; 상기 기판 위에 형성된 제 2 절연막; 및, 상기 제2 절연막의 일 영역을 제거하여 상기 제1 드레인전극의 일부를 노출시키는 콘택홀; 상기 콘택홀을 통해 상기 제1 드레인전극과 전기적으로 접속하는 화소전극을 포함하는 것을 특징으로 한다.
상기 제1 공통라인은 상기 게이트 라인과 평행하게 형성되고, 상기 제2 공통라인과 수직방향으로 연결되는 것을 특징으로 한다.
상기 제2 공통라인은 상기 데이터라인과 평행하게 형성되는 것을 특징으로 한다.
상기 제2 공통라인은, 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 및 몰리브덴 합금 중 어느 하나 인 것을 특징으로 한다.
상기 데이터라인은 상기 게이트라인과 교차하는 영역에 화소영역을 정의하는 것을 특징으로 한다.
전술한 목적을 달성하기 위해, 본 발명의 바람직한 실시예에 따른 액정표시장치의 어레이기판 제조방법은, 기판상에 게이트전극 및 이와 연결되는 게이트라인과, 제1 공통라인 및, 중앙부에 이격공간을 가지는 제2 공통라인을 형성하는 단계; 상기 기판상에 제1 절연막을 형성하는 단계; 상기 게이트 전극상부에 제1 액티브패턴, 소스 및 드레인전극과, 상기 제2 공통라인의 상부에 제2 액티브패턴, 소스 및 드레인전극을 형성하는 단계; 상기 제2 액티브 패턴 및 소스 및 드레인 전극상에 상기 이격공간에 오버랩되는 데이터라인을 형성하는 단계; 상기 기판상에 제 2 절연막을 형성하는 단계; 상기 제2 절연막의 일 영역을 제거하여 상기 제1 드레인전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 및, 상기 콘택홀을 통해 상기 제1 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트 전극상부에 제1 액티브패턴, 소스 및 드레인전극과, 상기 제2 공통라인의 상부에 제2 액티브패턴, 소스 및 드레인전극을 형성하는 단계는, 동일한 하프-톤 마스크공정을 이용하여 형성하는 것을 특징으로 한다.
상기 게이트 전극상부에 제1 액티브패턴, 소스 및 드레인전극과, 상기 제2 공통라인의 상부에 제2 액티브패턴, 소스 및 드레인전극을 형성하는 단계는, 상기 제1 절연막 상부에 비정질 실리콘 박막, n+ 비정질 실리콘 박막, 제2 도전막 및, 감광막을 형성하는 단계; 상기 하프-톤 마스크공정을 통해, 제1 내지 제4 감광막패턴을 형성하는 단계; 상기 제1 내지 제4 감광막 패턴을 마스크로 하여, 제1 n+ 비정질 실리콘 박막패턴 및 제1 도전막패턴과, 상기 제2 액티브패턴, 소스 및 드레인전극 형성하는 단계; 애싱(ashing)공정을 통해 상기 제1 내지 제4 감광막패턴을 제거하여 제5 내지 제7 감광막패턴을 형성하는 단계; 상기 제5 내지 제7 감광막패턴을 마스크로 하여, 상기 제1 액티브패턴 소스전극 및 드레인전극을 형성하는 단계; 및, 상기 제5 내지 제7 감광막패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 데이터라인의 하부로 배열되는 공통라인을 데이터라인간의 오버랩(overlap)부분을 제거하여 기생 커패시턴스 성분을 제거함으로서, 데이터 RC 딜레이를 저감하여 소비전력 절감 및 영상품질을 개선한 액정표시장치의 어레이기판 및 이의 제조방법을 제공할 수 있는 효과가 있다.
또한, 공통라인의 면적을 감소시킴으로서, 어레이기판의 제조공정시 유입되는 미세 이물의 성장을 방지하여 불량률을 낮춘 액정표시장치의 어레이기판 및 이의 제조방법을 제공할 수 있는 다른 효과가 있다.
도 1a 및 도 1b는 일반적인 액정표시장치의 어레이 기판 일부를 개략적으로 도시한 도면이다.
도 2a는 본 발명의 실시예에 따른 액정표시장치 어레이 기판의 일 화소를 도시한 도면이고, 도 2b는 도 2a의 II-II' 부분을 절단한 단면을 도시한 도면이다.
도 3a 내지 도 3f는 도 2a에 도시된 어레이 기판의 III-III'선에 따른 제조공정을 순차적으로 나타내는 단면도이다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예에 따른 액정표시장치의 어레이 기판 및 이의 제조방법을 설명한다.
이하의 설명에서, 본 명세서의 실시예들에 대해 참조된 도면은 구성요소의 형상 및 위치가 도시된 형태로 한정하도록 의도된 것이 아니며, 특히 도면에서는 본 발명의 기술적 특징인 구조 및 형상의 이해를 돕기 위해 일부 구성요소의 스케일을 과장하거나 축소하여 표현하였다.
도 2a는 본 발명의 실시예에 따른 액정표시장치 어레이 기판의 일 화소를 도시한 도면이고, 도 2b는 도 2a의 II-II' 부분을 절단한 단면을 도시한 도면이다.
실제의 어레이 기판은 N개의 게이트라인과 M개의 데이터라인이 교차하여 MxN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 하나의 화소를 나타내고 있다.
도시한 바와 같이, 본 발명의 액정표시장치 어레이 기판은 종횡으로 배열되어 화소영역을 정의하는 게이트라인(116)과 데이터라인(117)이 형성되어 있으며, 게이트라인(116)과 데이터라인(117)의 교차영역에는 스위칭소자인 박막 트랜지스터(T)가 형성되어 있다.
박막 트랜지스터(T)는 게이트라인(116)의 일부를 구성하는 게이트전극(121), 데이터라인(117)에 연결된 "U"자형의 소스전극(122) 및 화소전극(P)에 전기적으로 접속된 드레인전극(123)으로 구성되어 있다. 또한, 박막 트랜지스터(T)는 게이트전극(121)과 소스 및 드레인전극(122, 123)의 절연을 위한 제1 절연막(미도시) 및 게이트전극(121)에 공급되는 게이트 전압에 의해 소스전극(122)과 드레인전극(123) 간에 전도채널(conductive channel)을 형성하는 액티브패턴(미도시)을 포함한다.
여기서, 소스전극(122)은 일방향으로 연장되어 데이터라인(117)에 연결되며, 드레인전극(123)은 화소영역 쪽으로 연장되어 제2 절연막(미도시)에 형성된 제 1 콘택홀(114)을 통해 드레인전극(123)과 화소전극(P) 전기적으로 접속하게 된다.
이때, 도면에는 소스전극(122)의 형태가 "U"자형으로 되어 있어 채널의 형태가 "U"자형인 박막 트랜지스터를 예를 들어 나타내고 있으나, 본 발명이 이에 한정되는 것은 아니며 본 발명은 박막 트랜지스터의 채널 형태에 관계없이 적용 가능하다.
그리고, 화소영역 내에는 게이트 라인(121)과 평행하게 배열되며, 공통전압을 인가하는 제1 공통전극(108)과 데이터라인(117) 하부에 중첩되도록 형성되어 화소의 개구영역을 확장시키는 제2 공통전극(109)으로 구성된다.
여기서, 전술한 제2 공통전극(109)은 데이터라인(117)에 대해 실질적으로 평행한 방향으로 배열되며, 데이터라인(117)과 오버랩되는 부분은 제2 공통전극(109)이 두 갈래로 나누어져 빈 영역(109a)으로 형성된다.
특히, 도 2b 에 도시한 바와 같이, 본 발명의 어레이 기판(100)은 두 갈래로 나뉜 제2 공통전극(109)은 상부로 게이트 절연막(115a)이 형성되고, 빈 영역(109a)의 상부로는 액티브패턴(120b) 및 n+ 비정질 실리콘 박막패턴(125b) 및 데이터 라인(117)이 순차적으로 적층되는 형태이다.
이와 같이 구성된 본 발명의 실시예에 따른 액정표시장치의 어레이 기판은 제2 공통라인(109)이 게이트 라인(116)과 동일한 금속으로 데이터 라인(117) 하부에 형성됨에 따라 액정표시패널의 개구율을 향상시킬 수 있으며, 또한 실질적으로 데이터 라인(117)과 오버랩되는 영역이 거의 없게 됨으로서, 기생 커패시턴스 성분에 의한 데이터 신호 지연도 제거되는 이점을 가지게 된다.
여기서, 본 발명의 실시예에 따른 횡전계방식 액정표시장치는 하프-톤 마스크 또는 회절마스크를 이용하여 한번의 마스크공정으로 소스/드레인전극과 데이터라인 및 액티브패턴을 동시에 형성함으로써 총 4번의 마스크공정으로 어레이 기판을 제작할 수 있게 되는데, 이를 이하의 액정표시장치 어레이 기판의 제조방법을 통해 상세히 설명한다. 다만, 본 발명이 마스크공정의 수에 한정되지는 않는다.
도 3a 내지 도 3f는 도 2a에 도시된 어레이 기판의 III-III'선에 따른 제조공정을 순차적으로 나타내는 단면도이다.
먼저, 도 3a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 어레이 기판(110)에 제1 도전막을 전면에 증착하고 제1 마스크를 통해 선택적으로 패터닝함으로서, 게이트전극(121), 제1 공통라인(108) 및, 소정의 빈 영역을 가지는 제2 공통라인(119)과, 도시하지는 않았지만 게이트라인(도 2a의 116)을 형성한 후 게이트 절연막(115a)을 형성한다.
여기서, 제 1 도전막으로 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 및 몰리브덴 합금 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 도시하지는 않았지만, 제 1 도전막은 상기 저저항 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수 있다.
이후, 도 3b에 도시된 바와 같이, 제 1 절연막(115a)이 형성된 어레이 기판(110) 전면에 비정질 실리콘 박막(120), n+ 비정질 실리콘 박막(125) 및 제 2 도전막(130) 형성한 후, 이의 전면에 포토레지스트와 같은 감광성물질로 이루어진 감광막(170)을 형성하고, 제2 마스크 공정으로서 본 발명의 실시예에 따른 하프-톤 마스크를 통해 상기 감광막(170)에 선택적으로 빛을 조사한다.
이때, 전술한 하프-톤 마스크(180)에는 조사된 광을 모두 투과시키는 제1 투과영역(I)과 광의 일부만 투과시키고 일부는 차단하는 제2 투과영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 하프-톤 마스크(180)를 투과한 광만이 감광막(170)에 조사되게 된다.
이어서, 하프-톤 마스크(180)를 통해 노광된 상기 감광막(170)을 현상하고 나면, 도 3c에 도시된 바와 같이, 차단영역(III)과 제 2 투과영역(II)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제1 감광막패턴(170a) 내지 제4 감광막패턴(170d)이 남아있게 되고, 모든 광이 투과된 제1 투과영역(I)에는 상기 감광막이 완전히 제거되어 상기 제 2 도전막(130) 표면이 노출되게 된다.
이때, 차단영역(III)에 형성된 제1 내지 제3 감광막패턴(170a 내지 170c)은 제2 투과영역(II)을 통해 형성된 제4 감광막패턴(170d)보다 두껍게 형성된다. 또한, 제1 투과영역(I)을 통해 광이 모두 투과된 영역에는 감광막이 완전히 제거되는데, 이것은 포지티브 타입의 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 타입의 포토레지스트를 사용할 수도 있다.
다음으로, 제1 내지 제4 감광막패턴(170a 내지 170d)을 마스크로 하여, 그 하부에 형성된 비정질 실리콘 박막(120)과, n+ 비정질 실리콘 박막(125) 및 제 2 도전막(130)을 선택적으로 제거하게 되면, 도 6c에 도시된 바와 같이 어레이 기판(110)의 화소부에 비정질 실리콘 박막으로 이루어진 액티브패턴(120a)이 형성되게 된다.
또한, 어레이 기판(110)의 데이터라인 영역에는 전술한 제 2 도전막(130)으로 이루어진 데이터라인(117)이 형성되게 된다.
이때, 액티브패턴(120a) 상부에는 각각 n+ 비정질 실리콘 박막(125)과 제 2 도전막(130)으로 이루어지며 액티브패턴(120a)과 동일한 형태로 패터닝된 제1 n+ 비정질 실리콘 박막패턴(125a)과 제1 도전막패턴(130')이 형성되게 된다.
또한, 전술한 데이터라인(117) 하부에는 각각 비정질 실리콘 박막(도 3c의 120)과 n+ 비정질 실리콘 박막(125)으로 이루어지며 데이터라인(117)과 동일한 형태로 패터닝된 제2 비정질 실리콘 박막패턴(120b)과 제2 n+ 비정질 실리콘 박막패턴(125b)이 형성되게 된다.
이후, 제1 내지 제4 감광막패턴(170a 내지 170d)의 일부를 제거하는 애싱(ashing)공정을 진행하게 되면, 도 3d에 도시된 바와 같이 제 2 투과영역(II)의 제 4 감광막패턴이 완전히 제거되게 된다.
이때, 제1 내지 제3 감광막패턴(170a 내지 170c)은 제4 감광막패턴(도 3c의 170d)의 두께만큼이 제거된 제5 감광막패턴(170a') 내지 제7 감광막패턴(170c')으로 차단영역(III)에 대응하는 소스전극 영역과 드레인전극 영역 및 데이터라인(117)의 상부에만 남아있게 된다.
이후, 도 3e에 도시된 바와 같이, 남아있는 제5 감광막패턴(170a') 내지 제 7 감광막패턴(170c')을 마스크로 하여 제1 n+ 비정질 실리콘 박막패턴(도 3d의 124a)과 제 2 도전막패턴(도 3d의 125a)의 일부를 제거함으로써 어레이 기판(110)의 화소부에 제 2 도전막으로 이루어진 소스전극(122)과 드레인전극(123)을 형성한다.
이때, 전술한 액티브패턴(120a) 상부에는 제1 n+ 비정질 실리콘 박막(도 3d의 125)으로 이루어지며 액티브패턴(120a)의 소스/드레인영역과 상기 소스/드레인전극(122, 123) 사이를 오믹-콘택시키는 오믹-콘택층(125a)이 형성되게 된다.
전술한 바와 같이, 본 발명의 실시예는 하프-톤 마스크를 이용함으로써 상기 액티브패턴(120a), 소스/드레인전극(122, 123), 제1 공통라인(108) 및, 데이터라인(117)을 한번의 마스크공정을 통해 형성할 수 있게 된다. 다만, 본 발명이 이에 한정되는 것은 아니며, 상기 액티브패턴(120a) 및 상기 소스/드레인전극(122, 123), 제1 및 제2 공통라인(108, 119), 및 데이터라인(117)은 두 번의 마스크공정을 통해 형성할 수도 있다.
이후, 제5 내지 제7 감광막패턴(170a' 내지 170c')을 에싱하여 제거하는 공정을 진행하고, 액티브패턴(120a), 소스/드레인전극(122, 123), 데이터라인(117)과 제1 및 제2 공통라인(108, 119)이 형성된 어레이 기판(110) 전면에 제2 절연막(115b)을 형성한다.
여기서, 제 2 절연막(115b)은 실리콘산화막과 실리콘질화막과 같은 무기절연막으로 형성할 수도 있으며, 벤조사이클로부텐과 아크릴계 수지와 같은 유기절연막으로 형성할 수도 있다.
그리고, 제3 마스크 공정으로서 제2 절연막(115b)의 일부 영역을 선택적으로 제거하여 드레인전극(123)의 일부를 노출시키는 콘택홀(114)을 형성한다.
다음으로, 도 3f에 도시된 바와 같이, 제2 절연막(115b)이 형성된 어레이 기판(110) 전면에 투명한 도전물질로 이루어진 제3 도전막을 형성한 후, 포토리소그래피공정인 제4 마스크공정을 이용하여 전술한 제 3 도전막을 선택적으로 제거함으로써 콘택홀(114)을 통해 드레인전극(123)과 전기적으로 접속하는 화소전극(P)을 형성한다.
또한, 제4 마스크공정을 통해 제 3 도전막을 선택적으로 제거함으로써 데이터라인(117)의 상의 화소전극물질을 제거하고 화소영역별로 각 화소를 분리하게 된다.
전술한 제3 도전막은 화소전극(P)을 형성하기 위해 인듐-틴-옥사이드 또는 인듐-징크-옥사이드와 같은 투과율이 뛰어난 투명한 도전물질을 포함한다.
이와 같이 구성된 상기 본 발명의 실시예의 어레이 기판은 화상표시 영역의 외곽에 형성된 실런트에 의해 컬러필터 기판과 대향하여 합착되게 되는데, 이때 상기 컬러필터 기판에는 박막 트랜지스터와 게이트라인 및 데이터라인으로 빛이 새는 것을 방지하는 블랙매트릭스와 적, 녹, 청 및 백색의 컬러를 구현하기 위한 컬러필터가 형성되어 있다.
이에 따라, 전술한 구조의 어레이 기판과 컬러필터 기판을 소정거리 이격하여 합착하고, 그 사이에 액정을 주입함으로서, 액정표시장치를 완성한다.
전술한 바와 같이 상기 본 발명의 실시예는 액티브패턴으로 비정질 실리콘 박막을 이용한 비정질 실리콘 박막 트랜지스터를 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며 본 발명은 액티브패턴으로 다결정 실리콘 박막을 이용한 다결정 실리콘 박막 트랜지스터에도 적용된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다.
T: 박막트랜지스터 108 : 제1 공통전극
109 : 제2 공통전극 109a : 이격공간
114 : 콘텍홀 116 : 게이트라인
117 : 데이터라인 121 : 게이트 전극
122 : 소스전극 123 : 드레인전극

Claims (8)

  1. 기판상에 형성된 게이트전극 및 이와 연결되는 게이트라인과, 제1 공통라인 및, 중앙부에 이격공간을 가지는 제2 공통라인;
    상기 기판상에 형성된 제1 절연막;
    상기 게이트 전극상부에 형성된 제1 액티브패턴, 소스 및 드레인전극;
    상기 제2 공통라인의 상부에 형성되는 제2 액티브패턴, 소스 및 드레인전극;
    상기 제2 액티브 패턴 및 소스 및 드레인 전극상에 형성되되, 상기 이격공간에 오버랩되는 데이터라인;
    상기 기판 위에 형성된 제 2 절연막; 및,
    상기 제2 절연막의 일 영역을 제거하여 상기 제1 드레인전극의 일부를 노출시키는 콘택홀;
    상기 콘택홀을 통해 상기 제1 드레인전극과 전기적으로 접속하는 화소전극을 포함하는 것을 특징으로 하는 어레이 기판.
  2. 제 1 항에 있어서,
    상기 제1 공통라인은 상기 게이트 라인과 평행하게 형성되고, 상기 제2 공통라인과 수직방향으로 연결되는 것을 특징으로 하는 어레이 기판.
  3. 제 1 항에 있어서,
    상기 제2 공통라인은 상기 데이터라인과 평행하게 형성되는 것을 특징으로 하는 어레이기판.
  4. 제 1 항에 있어서,
    상기 제2 공통라인은, 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 및 몰리브덴 합금 중 어느 하나 인 것을 특징으로 하는 어레이 기판.
  5. 제 1 항에 있어서,
    상기 데이터라인은 상기 게이트라인과 교차하는 영역에 화소영역을 정의하는 것을 특징으로 하는 어레이 기판.
  6. 기판상에 게이트전극 및 이와 연결되는 게이트라인과, 제1 공통라인 및, 중앙부에 이격공간을 가지는 제2 공통라인을 형성하는 단계;
    상기 기판상에 제1 절연막을 형성하는 단계;
    상기 게이트 전극상부에 제1 액티브패턴, 소스 및 드레인전극과, 상기 제2 공통라인의 상부에 제2 액티브패턴, 소스 및 드레인전극을 형성하는 단계;
    상기 제2 액티브 패턴 및 소스 및 드레인 전극상에 상기 이격공간에 오버랩되는 데이터라인을 형성하는 단계;
    상기 기판상에 제 2 절연막을 형성하는 단계;
    상기 제2 절연막의 일 영역을 제거하여 상기 제1 드레인전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 및,
    상기 콘택홀을 통해 상기 제1 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 어레이 기판의 제조방법.
  7. 제 6 항에 있어서,
    상기 게이트 전극상부에 제1 액티브패턴, 소스 및 드레인전극과, 상기 제2 공통라인의 상부에 제2 액티브패턴, 소스 및 드레인전극을 형성하는 단계는,
    동일한 하프-톤 마스크공정을 이용하여 형성하는 것을 특징으로 하는 어레이 기판의 제조방법.
  8. 제 7 항에 있어서,
    상기 게이트 전극상부에 제1 액티브패턴, 소스 및 드레인전극과, 상기 제2 공통라인의 상부에 제2 액티브패턴, 소스 및 드레인전극을 형성하는 단계는,
    상기 제1 절연막 상부에 비정질 실리콘 박막, n+ 비정질 실리콘 박막, 제2 도전막 및, 감광막을 형성하는 단계;
    상기 하프-톤 마스크공정을 통해, 제1 내지 제4 감광막패턴을 형성하는 단계;
    상기 제1 내지 제4 감광막 패턴을 마스크로 하여, 제1 n+ 비정질 실리콘 박막패턴 및 제1 도전막패턴과, 상기 제2 액티브패턴, 소스 및 드레인전극 형성하는 단계;
    애싱(ashing)공정을 통해 상기 제1 내지 제4 감광막패턴을 제거하여 제5 내지 제7 감광막패턴을 형성하는 단계;
    상기 제5 내지 제7 감광막패턴을 마스크로 하여, 상기 제1 액티브패턴 소스전극 및 드레인전극을 형성하는 단계; 및,
    상기 제5 내지 제7 감광막패턴을 제거하는 단계
    를 포함하는 것을 특징으로 하는 어레이 기판의 제조방법.
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