KR101263725B1 - 액정표시장치용 어레이 기판과 그 제조방법 - Google Patents

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Abstract

본 발명은 액정표시장치에 관한 것으로 특히, 4 마스크 공정에서 데이터 배선과 소스 및 드레인 전극의 외부로 노출되는 액티브 테일이 저감된 액정표시장치용 어레이기판의 제조방법에 관한 것이다.
본 발명은 4 마스크 공정 중, 제 2 마스크 공정에서, 감광패턴을 일부 제거하는 애싱 공정을 2단계로 진행하는 것을 특징으로 한다.
자세히는, 감광층을 현상한 후, 도전성 금속층을 제거하는 공정 후에 제 1 단계 애싱공정으로 감광층을 일부 제거하고, 액티브층을 형성한 후, 감광층 하부에 남겨진 소스.드레인 금속층의 일부를 노출하기 위해 제 2 단계 애싱공정을 진행하여 감광층 일부를 제거하는 공정을 진행하는 것을 특징으로 한다.
이와 같이 하면, 소스 전극과 드레인 전극과 데이터 배선의 주변으로 노출된 상기 액티브층의 테일이 최소화 되어, 상기 액티브 테일에서 발생하는 광전류로 인한 웨이비 노이즈(wavy noise)를 최소화 할 수 있고, 데이터 배선의 설계치를 줄일 수 있어 개구영역을 더욱 확보할 수 있는 장점이 있다.

Description

액정표시장치용 어레이 기판과 그 제조방법{An array substrate for LCD and method for fabricating thereof}
도 1은 일반적인 액정패널의 구성을 개략적으로 도시한 사시도이고,
도 2는 종래에 따른 액정표시장치용 어레이기판의 일부를 확대한 평면도이고,
도 3은 도 2의 Ⅱ-Ⅱ를 따라 절단한 단면도이고,
도 4a 내지 도 4i는 도 2의 Ⅱ-Ⅱ를 따라 절단하여, 종래의 공정순서에 따라 도시한 공정 단면도이고,
도 5a 내지 도 5d는 도 4d 내지 도 4g의 각 A를 확대한 단면도이고,
도 6a 내지 도 6j는 도 2의 Ⅱ-Ⅱ를 따라 절단하여, 본 발명의 공정순서에 따라 도시한 공정 단면도 이다.
<도면의 주요부분에 대한 간단한 설명>
100 : 기판 104 : 게이트 전극
108 : 게이트 절연막 110 : 순수 비정질 실리콘층
112 : 불순물 비정질 실리콘층 118a : 제 1 감광패턴
118b : 제 2 감광패턴 122 : 데이터 배선
본 발명은 액정표시장치(LCD)에 관한 것으로 특히, 4 마스크 공정으로 제작된 어레이 기판의 구성 중, 데이터 배선의 외부로 돌출된 액티브 테일의 길이를 최소화하는 방법에 관한 것이다.
일반적으로, 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다.
상기 액정은 가늘고 긴 형상을 가지며, 분자의 배열에 방향성을 가지고 있는 동시에, 인위적으로 액정에 전기장을 인가하면 상기 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상을 표현하게 된다.
상기 액정표시장치는 공통전극이 형성된 컬러필터 기판(상부기판)과 화소전극이 형성된 어레이기판(하부기판)과, 상부 및 하부기판 사이에 충진된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통전극과 화소전극이 상-하로 걸리는 전기장에 의해 액정을 구동하는 방식으로, 투과율과 개구율 등의 특성이 우수하다.
현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소전극이 행렬 방식으로 배열된 능동행렬 액정표시장치(AM-LCD : Active Matrix LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
이하, 도 1을 참조하여 전술한 액정표시장치의 구성을 설명한다.
도 1은 액정표시장치를 확대하여 개략적으로 도시한 사시도이다.
도시한 바와 같이, 액정패널(51)은 액정층(미도시)을 사이에 두고 서로 이격하여 구성된 제 1 기판(5)과 제 2 기판(10)으로 구성되며, 상기 제 2 기판(10)과 마주보는 제 1 기판(5)의 일면에는 블랙매트릭스(6)와 컬러필터(적, 녹, 청)(7a,7b,7c)와, 컬러필터 상에 투명한 공통전극(9)이 구성된다.
상기 제 1 기판(5)과 마주보는 제 2 기판(10)에는 다수의 화소영역(P)이 정의되며, 상기 화소영역(P)의 일 측을 지나 연장 형성된 게이트 배선(14)과, 게이트 배선(14)이 지나는 화소영역(P)의 일 측과 평행하지 않은 타 측을 지나 연장 형성된 데이터 배선(26)이 구성된다.
이러한 구성으로 인해, 상기 화소영역(P)은 상기 게이트배선(14)과 데이터배선(26)이 교차하여 정의되는 영역이 되며, 두 배선의 교차지점에는 박막트랜지스터(T)가 구성된다.
상기 화소영역(P)에는 상기 박막트랜지스터(T)와 접촉하는 투명한 화소전극(32)이 구성되고, 이는 인듐-틴-옥사이드(indium-tin-oxide : ITO)와 같이 빛의 투과율이 비교적 뛰어난 투명 도전성 금속으로 형성한다.
전술한 바와 같이 구성된 액정표시장치용 어레이기판은, 대략 5~6 마스크 공정을 거쳐 제작되며 이를 간략히 소개하면 아래와 같다.
아래 공정은 5 마스크 공정을 예를 들어 설명한 것이며, 마스크 공정만을 나열한 것이다.
제 1 마스크 공정 : 게이트 전극과 게이트 배선(및 게이트 패드) 형성공정.
제 2 마스크 공정 : 게이트 전극 상부의 액티브층 및 오믹 콘택층 형성공정.
제 3 마스크 공정 : 데이터 배선( 및 데이터 패드)과 소스 전극과 드레인 전극 형성공정.
제 4 마스크 공정 : 기판의 전면에 보호막을 형성하고, 상기 드레인 전극을 노출하는 콘택홀을 형성하는 공정.
제 5 마스크 공정 : 상기 콘택홀을 통해 접촉하는 화소 전극을 형성하는 공정.
이상과 같은 5 마스크 공정으로 액정표시장치용 어레이기판을 제작할 수 있다.
이와 같이 다수의 공정을 통해 어레이 기판이 제작되기 때문에, 공정이 많을수록 불량이 발생할 확률이 커지게 되어 생산수율이 저하되는 문제가 있고, 공정시간 증가와 공정비용 상승으로 제품의 경쟁력이 약화되는 문제가 있다.
이러한 문제를 해결하기 위한 방법으로 4 마스크 공정이 제안되었다.
도 2는 종래의 4 마스크 공정으로 제작한 액정표시장치용 어레이 기판의 일부를 확대한 평면도이다.
도시한 바와 같이, 어레이 기판은 절연 기판(60)상에 일 방향으로 연장된 게이트 배선(62)과, 이와는 교차하여 화소 영역(P)을 정의하는 데이터 배선(82)을 포 함한다.
상기 게이트 배선(62)과 데이터 배선(82)의 교차지점에는 상기 게이트 배선(62)과 접촉하는 게이트 전극(64)과, 게이트 전극(64)의 상부에 위치한 제 1 반도체층(84a)과, 제 1 반도체층(84a)의 상부에 이격되어 위치하고 상기 데이터 배선(82)과 연결된 소스 전극(86)과, 이와는 이격된 드레인 전극(88)을 포함하는 박막트랜지스터(T)가 구성된다.
상기 화소 영역(P)에는 상기 드레인 전극(88)과 접촉하는 투명한 화소 전극(92)이 구성된다.
상기 데이터 배선(82)의 하부에는 상기 제 1 반도체층(84a)에서 연장된 제 2 반도체층(84b)이 구성 된다.
이때, 종래에 따른 범용적인 4 마스크 공정으로 제작된 어레이기판은, 상기소스 및 드레인 전극(86,88)및 데이터 배선(82)의 주변으로 하부의 액티브층(비정질 실리콘층, 70)이 연장된 형태로 구성된다.
상기 순수 비정질 실리콘층(70)은 빛에 노출되어 광전류가 발생하게 되며, 이와 같이 발생한 광 누설전류(photo- leakage current)로 인해 인접한 화소전극(92)과 커플링(coupling)현상이 발생하여, 액정패널의 화면에 웨이비 노이즈(wavy noise)가 발생하는 문제가 있다.
이하, 도 3을 참조하여 이에 대해 상세히 설명한다.
도 3은 도 2의 Ⅱ-Ⅱ를 따라 절단한 단면도이다.
도시한 바와 같이, 종래의 4마스크 공정으로 박막트랜지스터 어레이기판(60) 을 제작하게 되면, 소스 및 드레인 전극(86,88)과 데이터 배선(82)의 하부에 제 1 반도체층(84a)과 제 2 반도체층(84b)이 구성된다.
상기 제 1 및 제 2 반도체층(84a,84b)은 순수 비정질 실리콘층(a-Si:H layer)과 불순물이 포함된 비정질 실리콘층(n+a-Si:H)으로 적층되어 구성되며 특히, 상기 제 1 반도체층(84a)을 구성하는 순수 비정질 실리콘층은 액티브층(active layer, 70)이라 하고 상부의 불순물 비정질 실리콘층은 오믹 콘택층(ohmic contact layer, 72)이라 한다.
상기 데이터 배선(82)의 하부에 위치하면서 상기 데이터 배선(82)의 양측으로 돌출된 제 2 반도체층(84b)의 순수 비정질 실리콘층(70)은 하부의 광원(미도시)에 노출되어 광전류가 발생하게 된다.
이때, 하부의 광원에 의한 미세한 깜빡임으로 인해, 상기 순수 비정질 실리콘층(70)은 미세하게 반응하여 활성화와 비활성화 상태가 반복되며, 이로 인한 광전류의 변화가 발생하게 된다.
이와 같은 전류 성분은 이웃하는 화소 전극(92)을 흐르는 신호와 함께 커플링(coupling)되어 화소전극(92)에 위치한 액정(미도시)의 움직임을 왜곡하게 된다.
이로 인해, 액정패널의 화면에는 물결무늬의 가는 선이 나타나는 웨이비 노이즈(wavy noise)가 발생하게 된다.
또한, 상기 데이터 배선(82)하부의 순수비정질 실리콘층(70)은 데이터 배선(82)의 양측으로 각각 약 1.7㎛정도 돌출된 상태이다.
일반적으로 상기 데이터 배선(82)과 화소 전극(92)은 얼라인 오차를 감안하 여 4.75㎛정도의 이격거리를 두고 패턴하는데 이때, 상기 돌출부분을 감안하여 상기 데이터 배선(82)과 화소 전극(92)의 이격거리(D)는 6.45㎛가 된다.
즉, 데이터 배선(82)의 일 측으로 돌출된 부분의 길이만큼 화소전극(92)이 멀게 패턴되었고 이와 동시에, 이 부분의 빛 샘을 가려주는 블랙매트릭스(BM)의 폭 또한 넓어지게 되어 개구영역이 잠식되는 문제가 있다.
전술한 바와 같이, 웨이비 노이즈(wavy noise)가 발생하는 데이터 배선(98)과 그 하부의 제 2 반도체층(84b)의 형태 및, 오프 커런트(off current)가 발생할 수 있는 박막트랜지스터(T)의 구조는, 종래의 범용적인 4마스크 공정으로 제작된 형태에 의해 필연적으로 발생하게 되는 것이며 이하, 이해를 돕기 위해 종래에 따른 4 마스크 공정을 설명한다.
이하, 공정도면을 참조하여 종래에 따른 4 마스크 공정으로 어레이기판을 제작하는 방법을 설명한다.
도 4a 내지 도 4g는 도 2의 Ⅱ-Ⅱ를 따라 절단하여, 종래의 4마스크 공정순서에 따라 도시한 공정 단면도이다. 또한, 도 5a 내지 도 5d는 도 4d 내지 도 4g의 각 A를 확대한 단면도이며, 동시에 설명하기로 한다.
도 4a는 제 1 마스크 공정을 나타낸 도면이다.
도 4a에 도시한 바와 같이, 기판(60)상에 스위칭 영역(S)을 포함하는 화소 영역(P)과 데이터 영역(D)을 정의한다.
상기 다수의 영역(S,P,D)이 정의된 기판(60)상에 상기 화소 영역(P)의 일 측에 위치하여 일 방향으로 연장된 게이트 배선(도 2의 62)과, 상기 게이트 배선(도 2의 62)과 연결되고 상기 스위칭 영역(S)에 위치하는 게이트 전극(64)을 형성한다.
이때, 상기 게이트 배선(도 1의 62)과 게이트 전극(64)은 알루미늄(Al), 알루미늄 합금(AlNd), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo)등의 단일 금속이나 알루미늄(Al)/크롬(Cr)(또는 몰리브덴(Mo)), 구리(Cu)등을 포함하는 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 형성한다.
다음으로, 도 4b 내지 도 4g는 제 2 마스크 공정을 나타낸 도면이다.
도 4b에 도시한 바와 같이, 상기 게이트 전극(64)과 게이트 배선(도 2의 62)이 형성된 기판(60)의 전면에 게이트 절연막(68)과, 순수 비정질 실리콘층(a-Si:H, 70)과 불순물이 포함된 비정질 실리콘층(n+ 또는 p+ a-Si:H, 72)과 도전성 금속층(74)을 형성한다.
상기 불순물 비정질 실리콘층(74)은 별도의 불순물 비정질 실리콘을 증착하는 방법 외에도, 상기 순수 비정질 실리콘층(70)의 표면에 불순물(n+ 또는 p+)을 도핑하여 형성할 수 도 있다.
상기 게이트 절연막(68)은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)등이 포함된 무기절연물질 또는 경우에 따라서는 벤조사이클로부텐(BCB)과 아크릴(Acryl)계 수지(resin)등이 포함된 유기절연물질 중 하나를 증착하여 형성하고, 상기 금속층(74)은 앞서 언급한 도전성 금속그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 형성한다.
다음으로, 상기 도전성 금속층(74)이 형성된 기판(60)의 전면에 포토레지스 트(photo resist)를 도포하여 감광층(76)을 형성한다.
다음으로, 상기 감광층(76)의 이격된 상부에 투과부(B1)와 차단부(B2)와 반투과부(B3)로 구성된 마스크(M)를 위치시킨다.
이때, 상기 반투과부(B3)는 마스크(M)에 슬릿(slit)형상 또는 반투명막을 형성하여, 빛의 강도를 낮추거나 빛의 투과량을 낮추어 상기 감광층을 일부만 노광할 수 있도록 하는 기능을 한다.
또한, 상기 차단부(B2)는 빛을 완전히 차단하는 기능을 하고, 상기 투과부(B1)는 빛을 투과시켜 빛에 의해 감광층(76)이 완전한 화학적 변화 즉, 완전 노광되도록 하는 기능을 한다.
한편, 상기 스위칭 영역(S)에는 반투과부(B3)와, 반투과부(B3)의 양측에 차단부(B2)가 위치하도록 하고, 상기 데이터 영역(D)에는 차단부(B2)가 위치하도록 한다.
다음으로, 상기 마스크(M)의 상부로 빛을 조사하여, 하부의 감광층(76)을 노광하고 현상하는 공정을 진행한다.
도 4c에 도시한 바와 같이, 상기 스위칭 영역(S)과 데이터 영역(D)의 상부에 패턴된 제 1 및 제 2 감광패턴(78a,78b)을 형성한다.
다음으로, 도 4d에 도시한 바와 같이, 상기 제 1 및 제 2 감광패턴(78a,78b)의 주변으로 노출된 상기 금속층(도 4c의 74)을 습식식각 하여 제거하는 공정을 진행하여, 상기 제 1 감광패턴(78a)과 제 2 감광패턴(78b)의 하부에는 각각 소스.드레인 금속층(80)과 이와 연결된 데이터 배선(82)을 형성한다.
이때, 소스.드레인 금속층(80)과 상기 데이터 배선(82)은 상기 제1및 제 2 감광패턴(78a,78b)의 하부로 오버 에칭(over etching)된 상태이다.
즉, 도 5a에 도시한 바와 같이, 제 1 감광패턴(78a)의 하부로 소스.드레인 금속층(80)이 과식각되어 상기 제 1 감광패턴의 안쪽(F1)으로 패턴 된다.
전술한 상태에서, 도 4e에 도시한 바와 같이, 상기 제 1 및 제 2 감광패턴(78a,78b)의 주변으로 노출된 불순물 비정질 실리콘층(72)과 순수 비정질 실리콘층(70)을 건식식각을 통해 제거하는 공정을 진행한다.
이와 같이 하면, 상기 소스.드레인 금속층(80)과 상기 데이터 배선(82)의 하부에는 순수 비정질 실리콘층(70)과 불순물 비정질 실리콘층(72)이 적층된 제 1 반도체층(84a)과 제 2 반도체층(84b)이 형성된다.
이때, 도 5b에 도시한 바와 같이, 건식식각의 이방성에 의해 상기 반도체층(84a)은 상기 감광층(78a)으로 가려진 부분은 식각되지 않으므로, 상기 감광층(78a)의 안으로 과식각된 상태의 상기 소스.드레인 금속층(88) 보다는 외부로 돌출된 형상(F2)으로 패턴 된다.
도 4f는 소스 및 드레인 전극 형성과 동시에 채널을 형성하기 위한 애싱공정단계를 설명하기 위한 도면으로, 상기 제 1 및 제 2 감광패턴(78a,78b)을 애싱(ashing)하여, 상기 제 1 감광패턴(78a)중 낮은 부분(도 4e의 G)을 제거하여 하부의 소스.드레인 금속층(80)을 노출한다.
이때, 도 5c에 도시한 바와 같이, 소스 및 드레인 금속층(80)과 데이터 배선(미도시)의 주변(L)이 함께 노출되는 현상이 발생하게 되며, 상기 감광패턴(78a) 으로부터 약 1.7㎛ 정도가 노출된 형태가 된다.
도 4g에 도시한 바와 같이, 상기 노출된 소스.드레인 금속층(80)을 제거하여 상기 게이트 전극(64)의 상부에서 이격된 소스 전극(86)과 드레인 전극(88)을 형성하고 다음으로, 상기 이격된 소스 전극(86)과 드레인 전극(88)사이로 노출된 불순물 비정질 실리콘층(72)을 제거하는 공정을 진행하여 하부의 순수 비정질 실리콘층(70)을 노출하는 공정을 진행한다.
이때, 상기 게이트 전극(64)의 대응하여 형성한 순수 비정질 실리콘층(70)을 액티브층(active layer)이라 하고, 상기 불순물 비정질 실리콘층을 오믹 콘택층(ohmic contact layer)이라 한다.
이와 같이, 하면 상기 소스 및 드레인 전극(86,88)의 이격된 사이로 순수 비정질 실리콘층(70)이 노출되는 것과 동시에, 도 5d에 도시한 바와 같이, 상기 소스 및 드레인 전극(미도시, 88)과 데이터 배선(미도시)의 주변으로도 하부의 순수 비정질 실리콘층(70)이 노출된다.
이때, 노출된 비정질 실리콘층(70)은 감광층으로부터 1.7㎛의 폭으로 돌출된형상(tail)이다.
따라서, 앞서 도 3에서 언급한 바와 같이, 종래의 4 마스크 공정은 상기 소스 및 드레인 전극(86,88)과 데이터 배선(82)의 주변으로 노출된 순수 비정질 실리콘층의 돌출부 폭이 매우 크기 때문에, 빛을 받아 발생하는 광전류의 영향 또한 크다.
전술한 바와 같은 제 2 마스크 공정을 통해, 소스 및 드레인 전극(86,88)과 데이터 배선(82)과, 하부의 액티브층(70)과 오믹 콘택층(72)을 형성할 수 있다.
도 4g는 제 3 마스크 공정을 도시한 도면으로 도시한 바와 같이, 상기 소스 및 드레인 전극(86,88)등이 형성된 기판의 전면에 질화 실리콘(SiNX) 또는 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하거나 경우에 따라서, 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유기절연물질 그룹 중 선택된 하나를 도포하여 보호막(90)을 형성한다.
연속하여, 상기 보호막(90)을 패턴하여 드레인 전극(88)의 일부를 노출하는 드레인 콘택홀(CH)을 형성한다.
도 4i는 제 4 마스크 공정을 도시한 도면으로, 상기 보호막(90)이 형성된 기판(60)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속그룹 중 선택된 하나를 증착하고 패턴하여, 상기 드레인 전극(88)과 접촉하면서 상기 화소 영역(P)에 위치하는 화소 전극(92)을 형성한다.
전술한 공정을 통해 종래에 따른 4마스크 공정으로 액정표시장치용 어레이기판을 제작할 수 있다.
종래의 4 마스크 공정은 기존의 5 마스크 공정에 비해 획기적이라 할 만큼 생산비용을 낮추는 효과 및 공정시간을 단축하는 효과가 있었고, 공정이 단축됨으로써 그 만큼 불량발생 확률 또한 감소하는 결과를 얻고 있다.
그러나, 종래의 공정은 앞서 언급한 바와 같이, 소스 및 드레인 전극과 데이터 배선의 외부로 돌출된 순수 비정질 실리콘층(이하"액티브 테일"이라 칭함)의 길 이가 너무 길어, 상기 액티브 테일에서 발생한 광전류의 영향으로 화면에 웨이비 노이즈가 발생하며 또한, 액티브 테일의 형성을 고려하여 데이터 배선의 설계치를 크게 하기 때문에 그 만큼 개구영역을 잠식하는 문제가 있었다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 상기 소스 및 드레인 전극과 데이터 배선의 주변으로 돌출되는 액티브 테일(active tail)의 길이를 줄이는 새로운 4마스크 제조방법을 제안하는 것을 제 1 목적으로 한다.
또한, 새로운 4마스크 공정을 적용함으로써, 개구영역 확보를 통한 휘도 특성이 개선되고, 균일한 화질을 구현할 수 있는 액정표시장치를 제작하는 것을 제 2 목적으로 한다.
전술한 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이기판의 제조방법은 기판을 준비하는 단계와; 상기 기판에 일 방향으로 연장된 복수의 게이트 배선과 이에 연결된 복수의 게이트 전극을 형성하는 단계와; 상기 게이트 배선과 게이트 전극이 형성된 기판의 전면에, 게이트 절연막과 순수 비정질 실리콘층과 불순물 비정질 실리콘층과 도전성 금속층을 적층하는 단계와; 상기 도전성 금속층의 상부에 감광층을 형성하고 패턴하여, 상기 게이트 전극에 대응하는 상부에 중심이 낮아 단차진 제 1 감광패턴과, 상기 게이트 배선과 수직한 방향으로 제 2 감광 패턴을 형성하는 단계와; 상기 제 1 및 제 2 감광패턴의 주변으로 노출된 도전성 금속층을 식각하여, 상기 제 1 감광패턴의 하부에 소스.드레인 금속층을 형성하고, 상기 제 2 감광패턴의 하부에 데이터 배선을 형성하는 단계와; 상기 제 1 및 제 2 감광패턴을 표면으로부터 일부 제거하는 제 1 애싱 공정 단계와; 상기 제 1 애싱 공정 후, 상기 제 1 및 제 2 감광패턴의 주변으로 노출된 불순물 비정질 실리콘층과 하부의 순수 비정질 실리콘층을 식각하는 단계와; 상기 제 1 감광패턴의 낮은 부분을 완전히 제거하여 하부의 소스.드레인 금속층을 노출하는 제 2 애싱단계와;
상기 제 1 감광패턴의 중심으로 노출된 상기 소스,드레인 금속층을 제거하여, 소스 전극과 드레인 전극과 상기 제 2 감광패턴의 하부에 데이터 배선을 형성하는 단계와; 상기 소스 전극과 드레인 전극의 이격된 사이로 노출된 불순물 비정질 실리콘층을 제거하여 하부의 순수 비정질 실리콘층을 노출하는 단계와; 상기 제 1 및 제 2 감광층을 제거하는 단계와; 상기 소스 및 드레인 전극과 데이터 배선이 형성된 기판의 전면에, 상기 드레인 전극의 일부를 노출하는 보호막을 형성하는 단계와; 상기 노출된 드레인 전극과 접촉하는 화소 전극을 형성하는 단계를 포함한다.
상기 도전성 금속층을 식각하는 방법은 습식식각(wet etch)인 것을 특징으로 하고, 상기 불순물 비정질 실리콘층과 순수 비정질 실리콘을 식각하는 방법은 건식 식각(dry etch)인 것을 특징으로 한다.
상기 소스 전극과 드레인 전극의 이격된 사이로 하부의 순수 비정질 실리콘층을 노출하는 단계에서, 상기 소스 전극및 드레인 전극과 상기 데이터 배선의 주 변으로 순수 비정질 실리콘이 동시에 노출된 형태인 것을 특징으로 하고, 상기 주변으로 노출된 순수 비정질 실리콘층의 노출된 길이는 1.35㎛~1.45㎛인 것을 특징으로 한다.
상기 제 1 애싱 공정 단계를 진행한 후, 상기 제 1 및 제 2 감광패턴의 측면이 상기 소스.드레인 금속층과 데이터 배선의 측면과 동일선상에 위치하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.
-- 실시예 --
본 발명은 소스 및 드레인 전극을 이격하기 위해 공정 중, 감광층을 애싱하는 공정 전에 미리 프리 애싱(pre-ashing) 단계를 거침으로써, 소스및 드레인 전극과 데이터 배선의 주변으로 돌출되는 액티브 테일의 길이를 최소화 할 수 있는 것을 특징으로 한다.
이하, 도 6a 내지 도 6j와 도 7a 내지 도 7e를 참조하여 본 발명에 따른 액정표시장치용 어레이 기판의 제조공정을 설명한다.
도 6a 내지 도 6j는 종래의 도 2의 Ⅱ-Ⅱ를 절단하여 이를 참조하고, 본 발명의 공정순서에 따라 도시한 공정 단면도이다.
도 7a 내지 도 7e는 도 6d 내지 도 6h의 각 J를 확대한 단면도이며, 두 도면을 함께 설명하도록 한다.
도 6a는 제 1 마스크 공정을 나타낸 도면이다.
도 6a에 도시한 바와 같이, 기판(100)상에 스위칭 영역(S)을 포함하는 화소 영역(P)과 데이터 영역(D)을 정의한다.
상기 다수의 영역(S,P,D)이 정의된 기판(100)상에 상기 화소 영역(P)의 일 측에 위치하여 일 방향으로 연장된 게이트 배선(미도시)과, 상기 게이트 배선과 연결되고 상기 스위칭 영역(S)에 위치하는 게이트 전극(104)을 형성한다.
이때, 상기 게이트 배선(미도시)과 게이트 전극(104)은 알루미늄(Al), 알루미늄 합금(AlNd), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo)등의 단일 금속이나 알루미늄(Al)/크롬(Cr)(또는 몰리브덴(Mo)), 구리(Cu)등을 포함하는 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 형성한다.
다음으로, 도 6b 내지 도 6h는 제 2 마스크 공정을 나타낸 도면이다.
도 6b에 도시한 바와 같이, 상기 게이트 전극(104)과 게이트 배선(미도시)이 형성된 기판(100)의 전면에 게이트 절연막(108)과, 순수 비정질 실리콘층(a-Si:H, 100)과 불순물이 포함된 비정질 실리콘층(n+ 또는 p+ a-Si:H, 112)과 도전성 금속층(114)을 형성한다.
상기 불순물 비정질 실리콘층(114)은 별도의 불순물 비정질 실리콘을 증착하는 방법 외에도, 상기 순수 비정질 실리콘층(110)의 표면에 불순물(n+ 또는 p+)을 도핑하여 형성할 수 도 있다.
상기 게이트 절연막(108)은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)등이 포함된 무기절연물질 또는 경우에 따라서는 벤조사이클로부텐(BCB)과 아크릴(Acryl)계 수지(resin)등이 포함된 유기절연물질 중 하나를 증착하여 형성하고, 상기 금속 층(114)은 앞서 언급한 도전성 금속그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 형성한다.
다음으로, 상기 도전성 금속층(114)이 형성된 기판(100)의 전면에 포토레지스트(photo resist)를 도포하여 감광층(116)을 형성한다.
이때, 약 5000Å의 두께로 상기 감광층을 형성한다.
다음으로, 상기 감광층(116)의 이격된 상부에 투과부(B1)와 차단부(B2)와 반투과부(B3)로 구성된 마스크(M)를 위치시킨다.
이때, 상기 반투과부(B3)는 마스크(M)에 슬릿(slit)형상 또는 반투명막을 형성하여, 빛의 강도를 낮추거나 빛의 투과량을 낮추어 상기 감광층을 일부만 노광할 수 있도록 하는 기능을 한다.
또한, 상기 차단부(B2)는 빛을 완전히 차단하는 기능을 하고, 상기 투과부(B1)는 빛을 투과시켜 빛에 의해 감광층(116)이 완전한 화학적 변화 즉, 완전 노광되도록 하는 기능을 한다.
한편, 상기 스위칭 영역(S)에는 반투과부(B3)와, 반투과부(B3)의 양측에 차단부(B2)가 위치하도록 하고, 상기 데이터 영역(D)에는 차단부(B2)가 위치하도록 한다.
다음으로, 상기 마스크(M)의 상부로 빛을 조사하여, 하부의 감광층(116)을 노광하고 현상하는 공정을 진행한다.
도 6c에 도시한 바와 같이, 상기 스위칭 영역(S)과 데이터 영역(D)의 상부에 패턴된 제 1 및 제 2 감광패턴(118a,118b)을 형성한다.
다음으로, 도 6d에 도시한 바와 같이, 상기 제 1 및 제 2 감광패턴(118a,118b)의 주변으로 노출된 상기 도전성 금속층(도 6c의 114)을 습식식각 하여 제거하는 공정을 진행하여, 상기 제 1 감광패턴(118a)과 제 2 감광패턴(118b)의 하부에는 각각 소스.드레인 금속층(120)과 이와 연결된 데이터 배선(122)을 형성한다.
이때, 소스.드레인 금속층(120) 또는 상기 데이터 배선(122)은 상기 제 1 및 제 2 감광패턴(118a,118b)의 하부로 오버 에칭(over etching)된 상태이다.
즉, 도 7a에 도시한 바와 같이, 제 1 감광패턴(118a)의 하부로 소스.드레인 금속층(120)이 과 식각되어 상기 제 1 감광패턴의 안쪽(K1)으로 패턴된다.
도 6e는 상기 감광층을 제 1 애싱(pre-ashing)하는 단계이다.
도시한 바와 같이, 습식 시각공정이 진행된 상기 제 1 제 2 감광패턴(118a,118b)을 미리 일부 제거하는 제 1 애싱공정 즉, 프리 애싱공정(pre-ashing process)을 진행한다.
도 7b에 도시한 바와 같이, 프리 애싱 공정을 진행하여 상기 제 1 및 제 2 감광패턴(118a,118b)의 높이(H2)가 종래에 따른 제 1 및 제 2 감광패턴(78a, 미도시)의 높이(H1)에 비해 약 1500Å이 줄어든 3500Å이 되도록 한다.
이와 같이 하면, 상기 감광패턴(118a)의 하부로 오버 에칭된 소스.드레인 금속층 및 데이터 배선(120,미도시)의 측면과 상기 프리 애싱된 제 1 및 제 2 감광패턴(118a, 미도시)의 측면이 동일한 수직선 상에 위치하게 된다.
즉, 소스.드레인 금속층(120)과 데이터 배선(미도시)이 과 식각된 거리(L2) 만큼만 상기 제 1 및 제 2 감광패턴(118a,미도시)이 후퇴하도록 애싱공정을 진행한다.
도 6f에 도시한 바와 같이, 상기 프리 애싱된 제 1 및 제 2 감광패턴(118a,118b)의 주변으로 노출된 순수 비정질 실리콘층(도 6e의 110)과 불순물 비정질 실리콘층(도 6e의 112)을 제거하여, 상기 소스.드레인 금속층(120)의 하부에 순수 비정질 실리콘층(110)과 비정질 실리콘층(112)으로 구성된 제 1 반도체층(124a)과, 상기 데이터 배선(122)의 하부에는 상기 제 1 반도체층(124a)에서 연장된 제 2 반도체층(124b)을 형성한다.
이때, 도 7c에 도시한 바와 같이, 건식식각의 이방성에 의해 상기 제 1 반도체층(124a)과 제 2 반도체층(미도시)의 측면은 상기 소스.드레인 금속층(120)과 데이터 배선(미도시)의 측면과 거의 동일한 수직선상에 위치하게 된다.
도 6g는 제 2 애싱 단계를 도시한 도면이다.
도시한 바와 같이, 상기 제 1 및 제 2 감광패턴(118a,118b)을 애싱하는 공정을 진행함으로써, 상기 제 1 감광패턴(118a)의 낮은 부분(도 6f의 N)을 제거하여 하부의 소스.드레인 금속층(120)을 노출하는 공정을 진행한다.
이와 같이 하면, 소스.드레인 금속층(120)과 데이터 배선(122)의 주변도 노출되는 현상이 발생하게 된다.
이때, 도 7d에 도시한 바와 같이, 종래에는 하부 구성이 감광패턴의 측면으로 노출된 폭(W1)이 약 1.7㎛ 정도였지만, 본 발명은 하부 구성이 감광패턴의 측면으로 노출된 폭(W2)이 약 1.3㎛~1.35㎛ 정도가 된다.
상기 제 1 및 제 2 감광 패턴(118a,118b)의 주변으로 노출된 하부의 소스.드레인 금속층(120)을 제거하는 공정을 진행한다.
이와 같이 하면, 도 6h에 도시한 바와 같이, 상기 게이트 전극(104)에 대응하는 상부에 이격되어, 하부의 불순물 비정질 실리콘(110)을 노출하는 소스 전극(126)과 드레인 전극(128)이 형성된다.
다음으로, 상기 소스 및 드레인 전극(126,128)사이로 노출된 하부의 불순물 비정질 실리콘층(112)을 제거하여, 하부의 순수 비정질 실리콘층(110)을 노출한다.
상기 소스 및 드레인 전극(126,128)과 데이터 배선(122)의 주변으로도 하부의 순수 비정질 실리콘층(110)이 노출된다.
즉, 도 7e에 도시한 바와 같이, 종래에는 감광패턴(78a)의 측면으로 노출된 액티브 테일의 길이(W2)가 약 1.7㎛인데 반해, 본 발명에 따라 공정이 진행되면 상기 감광패턴(118a)의 주변으로 노출되는 액티브 테일의 길이(W2)가 약 0.35㎛~0.4㎛로 줄어드는 결과를 얻을 수 있다.
이때, 노출된 비정질 실리콘층(액티브 테일)의 길이는 프리애싱 단계의 조건을 조절함으로써 더욱 줄일 수 있다.
이때, 상기 액티브 테일이 줄어들기 때문에, 상기 데이터 배선(122)의 설계 수치도 0.5㎛~0.8㎛ 줄일 수 있다.
도 6i는 제 3 마스크 공정을 나타낸 도면이다.
도시한 바와 같이, 상기 소스 및 드레인 전극(126,128)과 데이터 배선(122) 이 형성된 기판(100)의 전면에 질화 실리콘(SiNX) 또는 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하거나 경우에 따라서, 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유기절연물질 그룹 중 선택된 하나를 도포하여 보호막(130)을 형성한다.
연속하여, 상기 보호막(130)을 패턴하여 드레인 전극(128)의 일부를 노출하는 드레인 콘택홀(CH)을 형성한다.
도 6j는 제 4 마스크 공정을 도시한 도면이다.
도시한 바와 같이, 상기 보호막(130)이 형성된 기판(100)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속그룹 중 선택된 하나를 증착하고 패턴하여, 상기 드레인 전극(128)과 접촉하면서 상기 화소 영역(P)에 위치하는 화소 전극(132)을 형성한다.
전술한 공정을 통해 본 발명에 따른 4마스크 공정을 통해 액정표시장치용 어레이기판을 제작할 수 있다.
도 8은 애싱 시간에 따른 액티브 테일 길이의 감소정도를 그래프로 나타낸 도면이다.
도시한 바와 같이, 애싱 타임이 감소함에 따라 액티브 테일의 길이도 짧아지는 경향을 보이고 있다.
즉, 프리 애싱(제 1 애싱단계)단계에서 이미 한 번의 애싱 공정을 진행하기 때문에, 제 2 애싱 단계에서는 그 만큼 애싱 타임이 짧아지게 되고, 노출되는 액티 브 테일의 길이도 짧아진다.
따라서, 본 발명에 따른 액정표시장치용 어레이기판의 제조방법은 공정 중, 감광층을 애싱하는 단계를 두 단계로 나누어 진행함으로써, 액티브 테일을 노출하는 제 2 애싱 공정단계에서 애싱 타임이 짧아지기 때문에 그 만큼 노출되는 액티브 테일의 길이도 짧아지는 효과가 있다.
따라서, 액티브 테일에서 발생하는 누설전류의 양을 최소화 할 수 있어 화면의 웨이비 노이즈(wavy noise)발생을 최소화하여 보다 균일한 화질을 구현할 수 있는 효과가 있다.
또한, 데이터 배선의 설계 수치를 줄일 수 있어 개구영역을 확보할 수 있으므로, 휘도를 개선할 수 있는 효과가 있다.

Claims (6)

  1. 기판을 준비하는 단계와;
    상기 기판에 일 방향으로 연장된 복수의 게이트 배선과 이에 연결된 복수의 게이트 전극을 형성하는 단계와;
    상기 게이트 배선과 게이트 전극이 형성된 기판의 전면에, 게이트 절연막과순수 비정질 실리콘층과 불순물 비정질 실리콘층과 도전성 금속층을 적층하는 단계와;
    상기 도전성 금속층의 상부에 감광층을 형성하고 패턴하여, 상기 게이트 전극에 대응하는 상부에 중심이 낮아 단차진 제 1 감광패턴과, 상기 게이트 배선과 수직한 방향으로 제 2 감광패턴을 형성하는 단계와;
    상기 제 1 및 제 2 감광패턴의 주변으로 노출된 도전성 금속층을 식각하여, 상기 제 1 감광패턴의 하부에 소스.드레인 금속층을 형성하고, 상기 제 2 감광패턴의 하부에 데이터 배선을 형성하는 단계와;
    상기 제 1 및 제 2 감광패턴을 표면으로부터 일부 제거하는 제 1 애싱 공정 단계와;
    상기 제 1 애싱 공정 후, 상기 제 1 및 제 2 감광패턴의 주변으로 노출된 불순물 비정질 실리콘층과 하부의 순수 비정질 실리콘층을 식각하는 단계와;
    상기 제 1 감광패턴의 낮은 부분을 완전히 제거하여 하부의 소스.드레인 금속층을 노출하는 제 2 애싱단계와;
    상기 제 1 감광패턴의 중심으로 노출된 상기 소스,드레인 금속층을 제거하여, 소스 전극과 드레인 전극과 상기 제 2 감광패턴의 하부에 데이터 배선을 형성하는 단계와;
    상기 소스 전극과 드레인 전극의 이격된 사이로 노출된 불순물 비정질 실리콘층을 제거하여 하부의 순수 비정질 실리콘층을 노출하는 단계와;
    상기 제 1 및 제 2 감광층을 제거하는 단계와;
    상기 소스 및 드레인 전극과 데이터 배선이 형성된 기판의 전면에, 상기 드레인 전극의 일부를 노출하는 보호막을 형성하는 단계와;
    상기 노출된 드레인 전극과 접촉하는 화소 전극을 형성하는 단계
    를 포함하는 액정표시장치용 어레이기판 제조방법.
  2. 제 1 항에 있어서,
    상기 도전성 금속층을 식각하는 방법은 습식식각(wet etch)인 것을 특징으로 하는 액정표시장치용 어레이 기판 제조방법.
  3. 제 1 항에 있어서,
    상기 불순물 비정질 실리콘층과 순수 비정질 실리콘을 식각하는 방법은 건식 식각(dry etch)인 것을 특징으로 하는 액정표시장치용 어레이 기판 제조방법.
  4. 제 1 항에 있어서,
    상기 소스 전극과 드레인 전극의 이격된 사이로 하부의 순수 비정질 실리콘층을 노출하는 단계에서, 상기 소스 전극및 드레인 전극과 상기 데이터 배선의 주변으로 순수 비정질 실리콘이 동시에 노출된 형태인 액정표시장치용 어레이 기판 제조방법.
  5. 제 1 항에 있어서,
    상기 주변으로 노출된 순수 비정질 실리콘층의 노출된 길이는 1.35㎛~1.45㎛인 것을 특징으로 하는 액정표시장치용 어레이 기판 제조방법.
  6. 제 1 항에 있어서,
    상기 제 1 애싱 공정 단계를 진행한 후, 상기 제 1 및 제 2 감광패턴의 측면이 상기 소스.드레인 금속층과 데이터 배선의 측면과 동일선상에 위치하는 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
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KR101291896B1 (ko) * 2011-12-29 2013-07-31 하이디스 테크놀로지 주식회사 표시장치용 박막트랜지스터 제조방법

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