KR101396809B1 - 액정표시장치용 어레이 기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 자세하게는 4 마스크 공정에 따른 액정표시장치용 어레이 기판에서 생산 수율을 개선하는 것에 관한 것이다.
본 발명에서는 4 마스크 공정에 따른 액정표시장치용 어레이 기판에서, 하프톤 마스크가 아닌 일반 마스크로 데이터 배선과 소스 및 드레인 전극과 오믹 콘택층을 형성하고, 이 하부에 이들과 동일한 폭으로 액티브층과 보호막을 하프톤 마스크로 형성하는 것을 통해 박막트랜지스터의 소자 특성 및 생산 수율을 개선할 수 있는 것을 특징으로 한다.
전술한 구성은 상기 데이터 배선과 소스 및 드레인 전극 하부에서 이들 외부로 노출되지 않도록 상기 액티브층을 구성하는 것을 통해 박막트랜지스터의 구동 특성을 향상할 수 있는 것을 특징으로 한다.
또한, 상기 드레인 전극과 화소 전극을 전기적으로 접촉시키기 위한 드레인 콘택홀을 형성하지 않고, 측면으로 직접 접촉시키는 것을 통해 콘택 불량을 방지할 수 있는 장점이 있다.

Description

액정표시장치용 어레이 기판 및 그 제조방법{An Array Substrate of Liquid Crystal Display Device and the method for fabricating thereof}
본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 자세하게는 4 마스크 공정에 따른 액정표시장치용 어레이 기판에서 생산 수율을 개선하는 것에 관한 것이다.
일반적으로, 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 지니고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
이하, 첨부한 도면을 참조하여 종래의 4 마스크 공정에 따른 액정표시장치용 어레이 기판에 대해 설명하도록 한다.
도 1은 종래의 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도이다.
도시한 바와 같이, 기판(10) 상에 일 방향으로 그 끝단에 게이트 패드(52)를 가지는 게이트 배선(20)과, 상기 게이트 배선(20)에서 연장된 게이트 전극(25)이 구성된다.
상기 게이트 배선(20)과 수직 교차하여 화소 영역(P)을 정의하며, 그 끝단에 데이터 패드(62)를 가지는 데이터 배선(30)과, 상기 데이터 배선(30)에서 연장된 소스 전극(32)과, 상기 소스 전극(32)과 이격된 드레인 전극(34)이 구성된다.
이때, 상기 게이트 패드(52)는 게이트 패드 콘택홀(CH2)을 통해 게이트 패드 전극(54)과, 상기 데이터 패드(62)는 데이터 패드 콘택홀(CH3)을 통해 데이터 패드 전극(64)과 각각 접촉된다.
상기 게이트 배선(20)과 데이터 배선(30)의 교차지점에는 박막트랜지스터(T)가 구성되는 바, 상기 박막트랜지스터(T)는 게이트 전극(25)과, 상기 게이트 전극(25)과 그 일부가 중첩된 반도체층(미도시)과, 상기 반도체층과 접촉되고 서로 이격된 소스 및 드레인 전극(32, 34)을 포함하여 이루어진다.
상기 반도체층은 순수 비정질 실리콘(a-Si:H)으로 이루어진 액티브층(40)과, 상기 액티브층(40) 상에 순수 비정질 실리콘에 3족 또는 5족 원소를 고농도 또는 저농도로 도핑 처리한 불순물 비정질 실리콘(n+ a-Si:H)으로 이루어진 오믹 콘택층(미도시)을 포함한다.
이때, 상기 반도체층은 데이터 배선(30)과 소스 및 드레인 전극(32, 34)의 하부에서 이들과 동일 패턴으로 연장 구성되며, 특히 상기 액티브층(40)은 데이터 배선(30)과 소스 및 드레인 전극(32, 34)의 하부에서 그 일부가 외부로 돌출된 구조를 갖는다.
그리고, 상기 소스 및 드레인 전극(32, 34)의 이격된 사이로 드러난 오믹 콘택층(미도시)을 제거하고 그 하부의 액티브층(40)을 노출함으로써, 이 부분을 채널로 활용한다.
상기 드레인 전극(34)에 대응된 보호막(미도시)의 일부가 제거된 드레인 콘택홀(CH1)을 통해 상기 드레인 전극(34)과 접촉된 화소 전극(70)이 화소 영역(P)에 구성된다.
이때, 상기 화소 전극(70)은 전단의 게이트 배선(20)과 중첩되도록 연장 구성하여, 상기 전단의 게이트 배선(20)을 제 1 전극으로 하고, 이와 중첩된 상기 화소 전극(70)을 제 2 전극으로 하는 스토리지 커패시터(Cst)가 구성된다.
이하, 첨부한 도면을 참조하여 종래의 4 마스크 공정에 따른 액정표시장치용 어레이 기판의 제조방법에 대해 설명하도록 한다.
도 2a 내지 도 2i와, 도 3a 내지 도 3i와, 도 4a 내지 도 4i는 도 1의 Ⅱ-Ⅱ, Ⅲ-Ⅲ, Ⅳ-Ⅳ선을 따라 각각 절단하여 공정 순서에 따라 나타낸 공정 단면도이다.
도 2a 내지 도 4a는 제 1 마스크 공정 단계를 나타낸 단면도이다.
도 2a 내지 도 4a에 도시한 바와 같이, 기판(10) 상에 스위칭 영역(S), 화소 영역(P), 게이트 영역(G)과 데이터 영역(D)을 정의하는 단계를 진행한다.
상기 다수의 영역(S, P, G, D)이 정의된 기판(10) 상에 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)과 같은 도전성 금속 그룹 중 선택된 하나로 게이트 금속층(미도시)을 형성하고 이를 패턴하게 되면, 게이트 영역(G)에 대응하여 게이트 배선(20)과, 상기 게이트 배선(20)에서 연장된 게이트 전극(25)과, 상기 게이트 배선(20)의 일 끝단에 게이트 패드(52)가 형성된다.
다음으로, 상기 게이트 전극(25), 게이트 배선(20)과 게이트 패드(52)가 형성된 기판(10) 상부 전면에 질화 실리콘(SiNx)과 산화 실리콘(SiO2) 등과 같은 무기절연물질 그룹 중에서 선택된 하나로 게이트 절연막(45)이 형성된다.
도 2b 내지 도 2g와, 도 3b 내지 도 3g와, 도 4b 내지 도 4g는 제 2 마스크 공정 단계를 나타낸 단면도이다.
도 2b 내지 도 4b에 도시한 바와 같이, 상기 게이트 절연막(45)이 형성된 기판(10) 상에 순수 비정질 실리콘(a-Si:H)으로 이루어진 순수 비정질 실리콘층(40a)을 형성하고, 상기 순수 비정질 실리콘층(40a) 상에 다시 순수 비정질 실리콘을 증착한 상태에서 3족 또는 5족 원소를 고농도 또는 저농도로 도핑 처리하여 불순물 비정질 실리콘층(41a)을 형성한다.
이때, 일 예로 상기 순수 및 불순물 비정질 실리콘층(40a, 41a)은 플라즈마 화학 기상증착법으로 상기 게이트 절연막(45)과 동일한 챔버내에서 연속적으로 형성할 수 있다.
다음으로, 상기 순수 및 불순물 비정질 실리콘층(40a, 41a)이 형성된 기 판(10) 상에 전술한 도전성 금속 그룹 중 선택된 하나를 증착하여 소스 및 드레인 금속층(75)을 형성한다.
여기서, 상기 게이트 절연막(45) 상에는 순수 및 불순물 비정질 실리콘층(40a, 41a)과 소스 및 드레인 금속층(75)이 연속적으로 적층된 상태이다.
도 2c 내지 도 4c에 도시한 바와 같이, 전술한 순수 및 불순물 비정질 실리콘층(40a, 41a)과 소스 및 드레인 금속층(75)이 형성된 기판(10) 상에 포토레지스트를 도포하여 감광층(80)을 형성하고, 이와 이격된 상부에 투과부(A), 반투과부(B) 및 차단부(C)로 구성된 하프톤 마스크(HTM)를 정렬하는 단계를 진행한다.
상기 하프톤 마스크(HTM)는 상기 반투과부(B)에 반투명막을 형성하여 빛의 강도를 낮추거나 빛의 투과량을 낮추어 상기 감광층(80)이 불완전 노광될 수 있도록 하는 기능을 한다. 이때, 상기 하프톤 마스크(HTM) 이외에 상기 반투과부(B)에 슬릿 형상을 두어 빛의 투과량을 조절하는 슬릿 마스크가 이용될 수 있다.
또한, 상기 차단부(C)는 빛을 완전히 차단하는 기능을 하고, 상기 투과부(A)는 빛을 투과시켜 빛에 노출된 감광층(80)이 화학적 변화, 즉 완전 노광되도록 하는 기능을 한다.
이때, 상기 스위칭 영역(S)에는 양측의 차단부(C) 사이에 반투과부(B)가 위치하도록 하고, 상기 데이터 영역(D)에는 차단부(C), 그리고 이를 제외한 전 영역은 투과부(A)가 위치하도록 한다.
다음으로, 전술한 하프톤 마스크(HTM)와 이격된 상부에서 노광 및 현상하는 공정을 진행한다.
도 2d 내지 도 4d에 도시한 바와 같이, 전술한 공정을 진행하게 되면, 상기 스위칭 영역(S)의 양 차단부(도 2c의 C)에 대응된 감광층(도 2c의 80)은 그대로 존재하고, 상기 양 차단부(도 2c의 C) 사이에 대응된 감광층(도 2c의 80)은 절반 정도가 제거되어 제 1 감광 패턴(82)이 남겨진다.
그리고, 상기 데이터 영역(D)에 대응된 감광층(도 2c와 도4c의 80)은 그대로 존재하여 제 2 및 제 3 감광 패턴(84, 86)이 각각 남겨지고, 이를 제외한 전 영역의 감광층(도 2c 내지 도 4c의 80)은 모두 제거되어 그 하부의 소스 및 드레인 금속층(75)이 노출된다.
다음으로, 상기 제 1 내지 제 3 감광 패턴(82, 84, 86)을 마스크로 이용하여, 상기 노출된 소스 및 드레인 금속층(75)을 식각액(etchant)을 이용한 제 1 습식식각 공정으로 패턴하는 단계를 진행한다.
도 2e 내지 도 4e에 도시한 바와 같이, 전술한 제 1 습식식각 공정을 진행하게 되면, 상기 스위칭 영역(S)에는 소스 및 드레인 금속 패턴(72), 상기 데이터 영역(D)에는 상기 게이트 배선(20)과 수직 교차하여 화소 영역(P)을 정의하는 데이터 배선(30), 상기 데이터 배선(30)의 일 끝단에는 데이터 패드(62)가 각각 형성된다.
그리고, 이를 제외한 전 영역의 소스 및 드레인 금속층(도 2d 내지 도 4d의 75)이 모두 제거되어 그 하부의 불순물 비정질 실리콘층(41a)이 노출된다.
이때, 상기 소스 및 드레인 금속 패턴(72)은 데이터 배선(30)과 전기적으로 연결된다.
다음으로, 상기 노출된 불순물 비정질 실리콘층(41a)과 그 하부의 순수 비정 질 실리콘층(40a)은 습식식각 공정으로 제거할 수 없으므로 공정 챔버를 이동하여 건식식각 공정으로 이들을 패턴하는 단계를 진행한다.
도 2f 내지 도 4f에 도시한 바와 같이, 전술한 건식식각 공정을 진행하게 되면, 상기 소스 및 드레인 금속 패턴(72)과 데이터 배선(30)및 데이터 패드(62)와 동일한 폭으로 액티브층(40)과 오믹 콘택층(41)이 적층 형성되고, 이를 제외한 전 영역의 순수 및 불순물 비정질 실리콘층(도 2e 내지 도 4e의 40a, 41a)은 모두 제거된다.
이때, 상기 액티브 및 오믹 콘택층(40, 41)을 포함하여 반도체층(42)이라 한다.
상기 반도체층(42)은 스위칭 영역(S)에 대응하여 상기 게이트 전극(25)과 그 일부가 중첩된 아일랜드 형상으로 구성되는 것이 바람직하나, 마스크 공정 수의 절감을 위해 반도체층(42)과 데이터 배선(30)과 소스 및 드레인 금속 패턴(72)을 연속적으로 적층한 삼중층을 일괄적으로 패턴하는 과정에서 데이터 배선(30)및 데이터 패드(62)의 하부로 상기 반도체층(42)이 연장된 형태로 구성되는 것이 일반적이다.
다음으로, 상기 남겨진 제 1 내지 제 3 감광 패턴(82, 84, 86)을 애슁(ashing)하는 단계를 진행하게 되면, 상기 제 1 내지 제 3 감광 패턴(82, 84, 86)의 두께가 절반 정도로 낮아진다.
특히, 상기 스위칭 영역(S)에는 양측으로 이격된 제 1 감광 패턴(82)의 사이로 소스 및 드레인 금속 패턴(72)이 노출된다.
이때, 상기 데이터 배선(30)과 데이터 패드(62)와 소스 및 드레인 금속 패턴(72)의 양측 끝단(F)을 덮는 제 1 내지 제 3 감광 패턴(82, 84, 86)과, 상기 소스 및 드레인 전극(32, 34)의 이격된 사이 구간(G)을 덮는 제 1 감광 패턴(82)의 일부가 같이 제거되어 이 부분에 대응된 배선들의 일부가 각각 노출된다.
다음으로, 상기 남겨진 제 1 내지 제 3 감광 패턴(82, 84, 86)을 마스크로 이용하여, 상기 노출된 소스 및 드레인 금속 패턴(72)을 식각액을 이용한 제 2 습식식각 공정으로 패턴하는 단계를 진행한다.
도 2g 내지 도 4g에 도시한 바와 같이, 전술한 제 2 습식식각 공정을 진행하게 되면, 상기 스위칭 영역(S)에는 서로 이격된 소스 전극(32)과 드레인 전극(34)이 형성된다.
이때, 상기 소스 및 드레인 전극(32, 34)의 이격된 사이로 오믹 콘택층(41)이 노출된다. 이와 동시에, 상기 노출된 F와 G 부분(도 2f 내지 도 4f 참조)에 대응된 소스 및 드레인 금속 패턴(도 2f 내지 도 4f의 75)이 같이 제거되어 그 하부의 오믹 콘택층(41) 또한 노출된다.
다음으로, 상기 소스 및 드레인 전극(32, 34)의 이격된 사이로 노출된 오믹 콘택층(41)을 건식식각 공정으로 제거하여 그 하부로 노출된 액티브층(40)을 과식각하여 이 부분을 채널(ch)로 활용한다.
이때, 상기 F와 G 부분(도 2f 내지 도 4f 참조)에 대응된 오믹 콘택층(41)이 같이 제거되어 그 하부의 액티브층(40)이 데이터 배선(30)과 소스 및 드레인 전극(32, 34)과 데이터 패드(62)의 외부로 노출된다.
여기서, 상기 G 부분(도 2f 참조)에 대응된 소스 및 드레인 금속 패턴(도 2f의 72)의 경우 전술한 공정으로 원하는 이격 거리를 벗어난 상태에서 패턴이 이루어진다. 이러한 패턴 공정으로 구성된 소스 및 드레인 전극(32, 34)은 그 이격된 사이로 노출된 오믹 콘택층(도 2f의 41a)을 건식식각 공정으로 제거하게 된다.
그러나, 이미 원하는 이격 거리를 벗어난 소스 및 드레인 전극(32, 34)과 제 1 감광 패턴(도 2f의 82)의 하부에 대응된 오믹 콘택층(도 2f의 41a) 또한 이와 동일한 길이로 제거되는 바, 결론적으로 채널(ch)의 길이는 길어질 수 밖에 없어 박막트랜지스터(T)의 구동 특성이 저하되는 문제가 있다.
여기서, 상기 게이트 전극(25)과 반도체층(42)과 소스 및 드레인 전극(32, 34)은 박막트랜지스터(T)를 이룬다.
다음으로, 남겨진 제 1 내지 제 3 감광 패턴(82, 84, 86)을 스트립 공정으로 제거한다.
그러나, 제 2 마스크 공정 단계에서는 반도체층(42)과 데이터 배선(30)과 소스 및 드레인 전극(32, 34)을 하나의 마스크 공정으로 형성하는 과정에서 불가피하게 제 1 및 제 2 습식식각 공정을 요구하는 바, 이는 공정 시간의 지연과 식각액 사용의 증가에 따른 재료비의 상승으로 생산 수율이 저하되는 단점이 있다.
도 2h 내지 도 4h는 제 3 마스크 공정 단계를 나타낸 단면도이다.
도 2h 내지 도 4h에 도시한 바와 같이, 상기 데이터 배선(30)과 박막트랜지스터(T) 등이 형성된 기판(10) 상부 전면에 질화 실리콘(SiNx)과 산화 실리콘(SiO2) 을 포함하는 무기절연물질 그룹 중 선택된 하나, 또는 아크릴계 수지와 벤조사이클로부텐(benzocyclobutene: BCB)을 포함하는 유기절연물질 그룹 중 선택된 하나로 보호막(55)이 형성된다.
다음으로, 상기 드레인 전극(34)과 게이트 및 데이터 패드(52, 62)에 대응된 보호막(55)의 일부를 패턴하게 되면, 상기 드레인 전극(34)의 일부가 노출된 드레인 콘택홀(CH1)과, 상기 게이트 및 데이터 패드(52, 62)의 일부가 노출된 게이트 및 데이터 패드 콘택홀(CH2, CH3)이 각각 형성된다.
그러나, 상기 게이트 패드(52) 상부에는 게이트 절연막(45)과 보호막(55)이 적층된 상태이고, 상기 드레인 전극(32)과 데이터 패드(62) 상부에는 보호막(55) 만이 존재하는 상태이다.
이때, 상기 드레인 콘택홀(CH1)과 게이트 및 데이터 패드 콘택홀(CH2, CH3)을 동시에 형성하는 과정에서, 각 배선을 덮는 절연막의 상이한 두께 차이로 식각되는 비율이 달라져 어느 한 배선이 완전히 노출되지 않을 시, 후속 공정으로 제작되는 배선과의 접촉 불량을 야기할 수 있다.
도 2i 내지 도 4i는 제 4 마스크 공정 단계를 나타낸 단면도이다.
도 2i 내지 도 4i에 도시한 바와 같이, 상기 드레인 콘택홀(CH1)과 게이트 및 데이터 패드 콘택홀(CH2, CH3)을 포함하는 보호막(55) 상에 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 투명한 도전성 금속 그룹 중에서 선택된 하나로 투명 금속층(미도시)을 형성하고 이를 패턴하면, 상기 드레인 전극(34)과 접촉된 화소 전극(70)과, 상기 게이트 및 데이터 패드(52, 62)와 각각 접 촉된 게이트 및 데이터 패드 전극(54, 64)이 형성된다.
이때, 상기 화소 전극(70)은 전단의 게이트 배선(20)과 중첩되도록 연장 구성하여, 상기 전단의 게이트 배선(20)을 제 1 전극으로 하고, 상기 화소 전극(70)을 제 2 전극으로 하며, 그 사이에 개재된 게이트 절연막(45)과 보호막(55)을 유전체층으로 하는 스토리지 커패시터(Cst)가 형성된다.
이상으로, 전술한 공정을 통해 종래의 4 마스크 공정에 따른 액정표시장치용 어레이 기판을 제작할 수 있다.
그러나, 4 마스크 공정으로 제작된 액정표시장치용 어레이 기판에서는 데이터 배선(30), 소스 및 드레인 전극(32, 34)과 반도체층(42)을 동일 마스크로 형성하는 과정에서 상기 반도체층(42), 특히 액티브층(40)이 데이터 배선(30)과 소스 및 드레인 전극(32, 34)의 하부에서 그 외부로 돌출된 형태로 구성되는 것이 일반적이다.
이러한 구성은 상기 액티브층(40)이 빛에 노출되어 광전류를 유발할 수 있고, 상기 광전류는 박막트랜지스터(T)에서 누설 전류로 작용하여 박막트랜지스터(T)의 구동에 치명적인 부작용을 야기한다.
또한, 상기 데이터 배선(30)의 하부에 위치한 액티브층(40)에 의해 누설 전류가 발생하게 되면, 상기 데이터 배선(30)에 근접한 화소 전극(70)과의 커플링 캡에 의해 액정에 이상 배열이 야기되는 문제로 화면 상에 물결무늬의 가는 선이 나타나는 웨이비 노이즈(wavy noise)가 발생한다.
이 뿐만 아니라, 제 2 마스크 공정 단계에서 하프톤 마스크를 이용하는 데 따른 채널 길이의 변화로 박막트랜지스터의 소자 특성이 저하되는 문제가 있다.
공정적으로는, 상기 제 2 마스크 공정 단계에서 2 회에 걸친 습식식각 공정을 필요로 하는 데 따른 식각액의 과도한 사용은 재료비의 상승과 공정 시간의 지연으로 이어져 생산 수율이 저하되는 문제를 야기한다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로, 4 마스크 공정에 따른 액정표시장치용 어레이 기판에서 박막트랜지스터의 구동 특성 및 생산 수율을 개선하는 것을 목적으로 한다.
전술한 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이 기판은 기판과, 상기 기판 상에 일 방향으로 형성된 게이트 배선및 상기 게이트 배선에서 연장된 게이트 전극과, 상기 게이트 전극 및 배선을 포함하는 기판 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 상기 게이트 배선과 수직 교차하여 화소 영역을 정의하는 데이터 배선과, 상기 데이터 배선에서 연장된 U자 형상의 소스 전극과, 이와는 이격되고 그 내부에서 서로 맞물리는 드레인 전극과, 상기 데이터 배선과 상기 소스 및 드레인 전극의 하부에 이들과 동일한 폭으로 연장 구성된 액티브층및 오믹 콘택층과, 상기 데이터 배선과 상기 소스 및 드레인 전극의 상부를 덮 는 보호막 패턴과, 상기 드레인 전극과 측면으로 직접 접촉된 화소 전극을 포함하는 것을 특징으로 한다.
이때, 상기 화소 전극은 전단의 게이트 배선과 중첩되도록 연장 구성하여, 상기 전단의 게이트 배선을 제 1 전극으로 하고, 이에 중첩된 상기 화소 전극을 제 2 전극으로 하며, 상기 제 1 및 제 2 전극 사이에 개재된 상기 게이트 절연막을 유전체층으로 하는 스토리지 커패시터를 포함한다.
상기 화소 전극은 상기 드레인 전극과 측면으로 직접 접촉되고, 상기 소스 및 드레인 전극을 덮는 상기 보호막 패턴의 상부로 연장 구성된 것을 특징으로 한다.
상기 게이트 배선과 상기 데이터 배선의 일 끝단에는 게이트 패드와 데이터 패드가 각각 대응 구성되고, 상기 데이터 패드의 양측 일부를 덮는 보호막 패턴이 더욱 구성된 것을 특징으로 한다.
전술한 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이 기판의 제조방법은 기판 상에 스위칭 영역, 화소 영역, 게이트 영역 및 데이터 영역을 정의하는 단계와, 상기 기판 상의 상기 게이트 영역에 게이트 배선 및 상기 게이트 배선에서 연장된 게이트 전극을 형성하는 제 1 마스크 공정 단계와, 상기 게이트 전극 및 상기 게이트 배선이 형성된 기판 상에 게이트 절연막을 형성하는 단계와;
상기 게이트 절연막 상의 상기 데이터 영역에 데이터 배선과, 상기 데이터 배선에서 연장된 소스 전극과, 상기 소스 전극과 이격된 드레인 전극과, 상기 데이터 배선과 상기 소스 및 드레인 전극의 하부에서 이들과 동일 폭을 갖는 오믹 콘택 층을 형성하는 제 2 마스크 공정 단계와, 상기 데이터 배선과 상기 소스 및 드레인 전극 상에 이들의 전부를 덮는 보호막 패턴과, 상기 오믹 콘택층 하부에 이와 동일한 폭을 갖는 액티브층을 형성하는 제 3 마스크 공정 단계와, 상기 드레인 전극과 측면으로 직접 접촉된 화소 전극을 형성하는 제 4 마스크 공정 단계를 포함하는 것을 특징으로 한다.
이때, 상기 게이트 영역과 상기 데이터 영역의 일 끝단에 게이트 패드와 데이터 패드가 각각 형성되고, 상기 데이터 패드를 덮는 보호막 패턴이 더욱 형성된 것을 특징으로 한다.
상기 제 2 마스크 공정 단계는, 상기 게이트 절연막 상에 순수 비정질 실리콘층과 불순물 비정질 실리콘층과 소스 및 드레인 금속층을 형성하는 단계와, 상기 순수 및 불순물 비정질 실리콘층과 상기 소스 및 드레인 금속층 상에 제 1 감광층을 형성하는 단계와, 상기 스위칭 영역은 양 차단부 사이에 투과부, 상기 데이터 영역은 차단부, 그리고 이를 제외한 전 영역은 투과부로 구성된 마스크를 이용하여, 상기 데이터 배선과 상기 소스 및 드레인 금속 패턴을 형성하는 단계와;
상기 스위칭 영역의 투과부에 대응된 상기 소스 및 드레인 금속 패턴과 그 하부의 상기 불순물 비정질 실리콘층을 차례로 제거하여 서로 이격된 소스 및 드레인 전극과 오믹 콘택층을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제 3 마스크 공정 단계는, 상기 데이터 배선과 소스 및 드레인 전극과, 상기 오믹 콘택층이 형성된 기판 상에 보호막을 형성하는 단계와, 상기 보호막 상에 제 2 감광층을 형성하는 단계와, 상기 스위칭 영역과 상기 데이터 영역에는 차 단부, 그리고 이를 제외한 전 영역은 반투과부로 구성된 마스크를 이용하여, 상기 데이터 배선과 상기 소스 및 드레인 전극과 상기 오믹 콘택층과 동일한 폭으로 이들을 덮는 보호막 패턴과, 상기 오믹 콘택층 하부에 상기 데이터 배선과 상기 소스 및 드레인 전극과 동일한 폭으로 연장 구성된 액티브층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 제 3 마스크 공정 단계에서는, 상기 게이트 영역의 일 끝단에 대응하여 투과부가, 상기 데이터 영역의 일 끝단에 대응하여 양측의 차단부 사이에 반투과부가 더욱 구성된 것을 특징으로 한다.
그리고, 상기 보호막 패턴을 형성하는 단계를 진행할 때, 상기 게이트 영역에 대응된 상기 게이트 패드는 그 일부에 대응된 상기 게이트 절연막이 제거되고, 상기 데이터 영역에 대응된 상기 데이터 패드는 그 일부에 대응된 상기 보호막이 제거되는 것을 특징으로 한다.
상기 화소 전극은 전단의 게이트 배선과 중첩되도록 연장 구성하여, 상기 전단의 게이트 배선을 제 1 전극으로 하고, 이와 중첩된 상기 화소 전극을 제 2 전극으로 하며, 상기 제 1 및 제 2 전극 사이에 개재된 상기 게이트 절연막을 유전체층으로 하는 스토리지 커패시터를 포함한다.
본 발명에서는 첫째, 제 2 마스크 공정 단계에서 1 회의 습식식각 공정을 요구하므로, 공정 시간의 단축과 재료비의 절감으로 생산 수율을 개선할 수 있다.
둘째, 보호막과 액티브층을 동일 마스크로 패턴하는 것을 통해, 액티브층이 데이터 배선과 소스 및 드레인 전극의 외부로 돌출되는 것을 미연에 방지할 수 있다.
셋째, 드레인 전극과 화소 전극을 전기적으로 접촉시키기 위한 드레인 콘택홀을 형성하지 않고, 측면으로 직접 접촉시키는 것을 통해 콘택 불량을 방지할 수 있다.
넷째, 채널을 형성하는 단계에 하프톤 마스크의 미사용으로 채널의 길이가 길어지는 것을 방지할 수 있다.
다섯째, 패드부 콘택 불량의 개선으로 생산 수율을 개선할 수 있다.
--- 실시예 ---
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치에 대해 설명하도록 한다.
본 발명에서는 4 마스크 공정에 따른 액정표시장치용 어레이 기판에서, 하프톤 마스크가 아닌 일반 마스크로 데이터 배선과 소스 및 드레인 전극과 오믹 콘택층을 형성하고, 이 하부에 이들과 동일한 폭으로 연장 구성된 액티브층과 보호막 패턴을 하프톤 마스크로 형성하는 것을 통해 박막트랜지스터의 소자 특성 및 생산 수율을 개선할 수 있는 것을 특징으로 한다.
또한, 상기 드레인 전극과 측면 접촉하는 화소 전극은 그 상부에 보호막이 존재하지 않도록 구성하여 투과율을 개선할 수 있는 것을 또 다른 특징으로 한다.
도 5는 본 발명에 따른 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도이다.
도시한 바와 같이, 기판(100) 상에 일 방향으로 그 끝단에 게이트 패드(152)를 가지는 게이트 배선(120)과 상기 게이트 배선(120)에서 연장된 게이트 전극(125)을 구성한다.
상기 게이트 배선(120)과 수직 교차하여 화소 영역(P)을 정의하며, 그 끝단에 데이터 패드(162)를 가지는 데이터 배선(130)과, 상기 데이터 배선(130)에서 연장된 U자 형상의 소스 전극(132)과, 상기 소스 전극(132)과 이격하여 서로 맞물리도록 드레인 전극(134)을 구성한다.
이때, 상기 게이트 패드(152)는 게이트 패드 콘택홀(CH5)을 통해 게이트 패드 전극(154)과, 상기 데이터 패드(162)는 데이터 패드 콘택홀(CH6)을 통해 데이터 패드 전극(164)과 각각 접촉된다.
상기 게이트 배선(120)과 데이터 배선(130)의 교차지점에는 박막트랜지스터(T)를 구성하는 바, 상기 박막트랜지스터(T)는 게이트 전극(125)과, 상기 게이트 전극(125)과 그 일부가 중첩된 반도체층(미도시)과, 상기 반도체층(미도시)과 접촉되고 서로 이격된 소스 및 드레인 전극(132, 134)을 포함하여 이루어진다.
상기 반도체층은 순수 비정질 실리콘(a-Si:H)으로 이루어진 액티브층(140)과, 상기 액티브층(140) 상부에 순수 비정질 실리콘에 3족 또는 5족 원소를 고농도 또는 저농도로 도핑 처리한 불순물 비정질 실리콘(n+ a-Si:H)으로 이루어진 오믹 콘택층(미도시)을 포함한다.
이때, 상기 반도체층 특히, 액티브층(140)은 데이터 배선(130)과 소스 및 드레인 전극(132, 134)의 하부에서 이들과 동일 패턴, 동일 폭으로 연장 구성된다.
그리고, 상기 소스 및 드레인 전극(132, 134)의 이격된 사이로 드러난 오믹 콘택층을 제거하고 그 하부의 액티브층(140)을 과식각하여, 이 부분을 채널(미도시)로 활용한다.
또한, 상기 데이터 배선(130)과 소스 및 드레인 전극(132, 134)과 데이터 패드(162) 상부에 이들을 덮는 보호막 패턴(미도시)과, 상기 화소 영역(P)에 이의 전면을 노출하는 화소 오픈홀(CH4)을 각각 구성한다.
상기 드레인 전극(134)의 일부와 측면으로 직접 접촉된 화소 전극(170)을 화소 영역(P)에 대응하여 구성한다.
이때, 상기 화소 전극(170)은 전단의 게이트 배선(120)과 중첩되도록 연장 구성하여, 상기 전단의 게이트 배선(120)을 제 1 전극으로 하고, 이에 중첩된 상기 화소 전극(170)을 제 2 전극으로 하는 스토리지 커패시터(Cst)를 구성한다.
전술한 구성은 데이터 배선(130)과 소스 및 드레인 전극(132, 134)과 동일 패턴으로 연장 구성된 반도체층, 특히 액티브층(140)이 데이터 배선(130)과 소스 및 드레인 전극(132, 134)의 외부로 노출되지 않도록 구성한 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치용 어레이 기판의 제조방법에 대해 설명하도록 한다.
본 발명에 따른 액정표시장치용 어레이 기판은 4 마스크 공정 단계로 제작된 다.
도 6a 내지 도 6j와, 도 7a 내지 도 7j와, 도 8a 내지 도 8j는 도 5의 Ⅵ-Ⅵ, Ⅶ-Ⅶ, Ⅷ-Ⅷ선을 따라 각각 절단하여 공정 순서에 따라 나타낸 공정 단면도이다.
도 6a 내지 도 8a는 제 1 마스크 공정 단계를 나타낸 단면도이다.
도 6a 내지 도 8a에 도시한 바와 같이, 기판(100) 상에 스위칭 영역(S), 화소 영역(P), 게이트 영역(G), 데이터 영역(D), 게이트 패드 영역(GP)과 데이터 패드 영역(DP)을 정의하는 단계를 진행한다.
이때, 상기 게이트 패드 영역(GP)은 게이트 영역(G)의 일부이고, 상기 데이터 패드 영역(DP)은 데이터 영역(D)의 일부이다.
상기 다수의 영역(S, P, G, D, GP, DP)이 정의된 기판(100) 상에 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)과 같은 도전성 금속 그룹 중 선택된 하나로 게이트 금속층(미도시)을 형성하고 이를 패턴하여, 상기 게이트 영역(G)에 대응하여 게이트 배선(120)과, 상기 게이트 배선(120)에서 연장된 게이트 전극(125)과, 상기 게이트 영역(G)의 일 끝단에 위치한 게이트 패드 영역(GP)에 게이트 패드(152)를 형성한다.
다음으로, 상기 게이트 전극(125), 게이트 배선(120)과 게이트 패드(152)가 형성된 기판(100) 상에 질화 실리콘(SiNx)과 산화 실리콘(SiO2) 등과 같은 무기절연물질 그룹 중에서 선택된 하나를 증착하여 게이트 절연막(145)을 형성한다.
도 6b 내지 도 6e와, 도 7b 내지 도 7e와, 도 8b 내지 도 8e는 제 2 마스크 공정 단계를 나타낸 단면도이다.
도 6b 내지 도 8b에 도시한 바와 같이, 상기 게이트 절연막(145)이 형성된 기판(100) 상에 순수 비정질 실리콘(a-Si:H)으로 이루어진 순수 비정질 실리콘층(140a)을 형성하고, 상기 순수 비정질 실리콘층(140a) 상에 다시 순수 비정질 실리콘을 증착한 상태에서 3족 또는 5족 원소를 고농도 또는 저농도로 도핑 처리하여 불순물 비정질 실리콘층(141a)을 형성한다.
이때, 일 예로 상기 순수 및 불순물 비정질 실리콘층(140a, 141a)은 플라즈마 화학 기상증착법으로 상기 게이트 절연막(145)과 동일한 챔버내에서 연속적으로 형성할 수 있다.
다음으로, 상기 순수 및 불순물 비정질 실리콘층(140a, 141a)이 형성된 기판(100) 상에 전술한 도전성 금속 그룹 중 선택된 하나 또는 그 이상을 증착하여 소스 및 드레인 금속층(175)을 형성한다.
도면으로 상세히 제시하지는 않았지만, 상기 소스 및 드레인 금속층(175)은 둘 이상의 금속층이 적층된 이중층 또는 삼중층으로 구성될 수 있다.
여기서, 상기 게이트 절연막(145) 상에는 순수 및 불순물 비정질 실리콘층(140a, 141a)과 소스 및 드레인 금속층(175)이 연속적으로 적층된 상태로 소스 및 드레인 금속층(175)의 적층 구조에 따라 그 구성은 달라질 수 있다.
도 6c 내지 도 8c에 도시한 바와 같이, 상기 순수 및 불순물 비정질 실리콘층(140a, 141a)과 소스 및 드레인 금속층(175)이 형성된 기판(100) 상에 포토레지 스트를 도포하여 제 1 감광층(180)을 형성하고, 이와 이격된 상부에 마스크(M)를 정렬하는 단계를 진행한다.
이때, 종래와 달리 제 2 마스크 공정 단계에서 투과부(A)와 차단부(C)로 구성된 일반적인 마스크(M)를 이용하는 것을 특징으로 하는 바, 상기 스위칭 영역(S)에는 양 차단부(C) 사이에 투과부(A)가, 상기 데이터 영역(D)과 데이터 패드 영역(DP)에는 차단부(C)가, 그리고 이를 제외한 전 영역은 투과부(A)가 위치하도록 한다.
다음으로, 상기 마스크(M) 상부에서 기판(100)이 위치하는 방향으로 노광 및 현상하는 공정을 진행한다.
도 6d 내지 도 8d에 도시한 바와 같이, 전술한 공정을 진행하면, 상기 스위칭 영역(S)에 대응하는 제 1 감광층(도 6c의 180)은 양측으로 서로 이격된 제 1 감광 패턴(182)이 남게 되고, 상기 데이터 및 데이터 패드 영역(D, DP)에 대응하는 제 1 감광층(도 6c와 도 8c의 180)은 그대로 존재하여 제 2 및 제 3 감광 패턴(184, 186)이 각각 남게 되며, 이를 제외한 전 영역에 대응하는 제 1 감광층(도 6c 내지 도 8c의 180)은 모두 제거되어 그 하부의 소스 및 드레인 금속층(175)이 노출된다.
도 6e 내지 도 8e에 도시한 바와 같이, 상기 남겨진 제 1 내지 제 3 감광 패턴(182, 184, 186)을 마스크로 이용하여 상기 노출된 소스 및 드레인 금속층(도 6d 내지 도 8d의 175)을 식각액(etchant)을 이용한 습식식각 공정으로 제거하는 단계를 진행한다.
전술한 습식식각 공정을 진행하면, 상기 데이터 영역(D)에 데이터 배선(130)이 형성되고, 상기 스위칭 영역(S)에는 서로 이격된 소스 전극(132)과 드레인 전극(134)이 형성된다. 이때, 상기 데이터 배선(130)과 소스 전극(132)은 전기적으로 연결된 상태이다.
이와 동시에, 상기 데이터 패드 영역(DP)에는 데이터 패드(162)가 형성되고, 이를 제외한 전 영역에 대응된 상기 소스 및 드레인 금속층(도 6d 내지 도 8d의 175)이 모두 제거되어 그 하부의 불순물 비정질 실리콘층(도 6d 내지 도 8d의141a)이 노출된다.
다음으로, 상기 노출된 불순물 비정질 실리콘층(도 6d 내지 도 8d의141a)을 건식식각 공정으로 제거하는 단계를 진행한다.
이때, 상기 노출된 불순물 비정질 실리콘층(141a)을 모두 제거하고 그 하부로 드러난 순수 비정질 실리콘층(140a)의 일부를 과식각하여 이 부분을 채널(ch)로 활용한다.
전술한 공정으로, 상기 소스 및 드레인 전극(132, 134)의 하부에는 이들과 동일한 폭으로 양측으로 이격된 오믹 콘택층(141)이 형성된다.
다음으로, 상기 남겨진 제 1 내지 제 3 감광 패턴(182, 184, 186)을 약액을 이용한 스트립 공정을 통해 모두 제거한다.
본 발명의 제 2 마스크 공정 단계에서는 하프톤 마스크가 아닌 일반적인 마스크를 이용함으로써, 일반적인 5 마스크 공정으로 제작된 채널과 동일한 길이로 제작할 수 있는 장점이 있다.
또한, 본 발명의 제 2 마스크 공정 단계에서는 1회의 습식식각 공정이 이용되므로, 공정 시간의 단축 및 재료 비용의 절감을 통한 생산 수율이 개선되는 장점이 있다.
도 6f 내지 도 6i와, 도 7f 내지 도 7i와, 도 8f 내지 도 8i는 제 3 마스크 공정 단계를 나타낸 단면도이다.
도 6f 내지 도 8f에 도시한 바와 같이, 상기 데이터 배선(130)과 소스 및 드레인 전극(132, 134) 등이 형성된 기판(100) 상부 전면에 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나, 또는 아크릴계 수지와 벤조사이클로부텐(benzocyclobutene: BCB)을 포함하는 유기절연물질 그룹 중 선택된 하나로 보호막(155)을 형성한다.
다음으로, 상기 보호막(155) 상에 포토레지스트를 도포하여 제 2 감광층(190)을 형성하고, 이와는 이격된 상부에 하프톤 마스크(HTM)를 정렬하는 단계를 진행한다.
이때, 상기 스위칭 영역(S)과 데이터 영역(D)에는 차단부(C)가, 상기 게이트 패드 영역(GP)의 일부에는 투과부(A)가, 상기 데이터 패드 영역(DP)에는 양 차단부(C) 사이에 반투과부(B)가 위치하도록 하고, 이를 제외한 전 영역은 반투과부(B)가 위치하도록 한다.
다음으로, 상기 마스크(HTM) 상부에서 기판(100) 방향으로 노광 및 현상하는 공정 단계를 진행한다.
도 6g 내지 도 8g에 도시한 바와 같이, 전술한 노광 및 현상하는 공정을 진행하면, 상기 스위칭 영역(S)과 데이터 영역(D)에 대응된 제 2 감광층(190)은 그대로 존재하고, 상기 게이트 패드 영역(GP)에 대응된 제 2 감광층(190)은 모두 제거되어 그 하부의 보호막(155)이 노출된다.
이와 동시에, 상기 데이터 영역(D)의 양측 일부분에 대응된 제 2 감광층(190)은 그대로 존재하고, 이들 사이의 반투과부(B)에 대응된 제 2 감광층(190)은 그 두께가 낮아지며, 이를 제외한 전 영역에 대응된 제 2 감광층(190)은 그 두께가 모두 낮아진다.
이때, 상기 남겨진 제 2 감광층(190)을 마스크로 이용하여 상기 게이트 패드 영역(GP)으로 노출된 보호막(155)과 그 하부의 순수 비정질 실리콘층(140a)을 건식식각 공정으로 제거하여 그 하부의 게이트 절연막(145)이 노출되도록 한다.
다음으로, 도 6h 내지 도 8h에 도시한 바와 같이, 상기 남겨진 제 2 감광층(도 6g 내지 도 8g의 190)을 애슁하는 공정을 진행한다.
전술한 애슁하는 공정을 진행하면, 상기 스위칭 영역(S)과 데이터 영역(D)에 대응된 제 2 감광층(도 6g와 도 8g의 190)은 그 두께가 낮아져 제 4 및 제 5 감광 패턴(192, 194)이 각각 남게 되고, 상기 데이터 패드 영역(DP)에 대응된 제 2 감광층(도 8g의 190)은 그 두께가 낮아져 양측으로 이격된 제 6 감광 패턴(196)이 남게 되며, 이를 제외한 전 영역의 제 2 감광층(도 6g 내지 도 8g의 190)은 모두 제거되어 그 하부의 보호막(155)이 노출된다.
다음으로, 도 6i 내지 도 8i에 도시한 바와 같이, 상기 제 4 내지 제 6 감광 패턴(192, 194, 196)을 마스크로 이용하여, 상기 노출된 보호막(도 6h 내지 도 8h의 155)과 그 하부의 순수 비정질 실리콘층(도 6h 내지 도 8h의 140a)을 건식식각 공정으로 제거하는 단계를 진행한다.
전술한 건식식각 공정을 진행하면, 상기 스위칭 영역(S)과 데이터 영역(D)과 데이터 패드 영역(DP)에 대응하여 상기 데이터 배선(130), 데이터 패드(162)와 소스 및 드레인 전극(132, 134)의 하부로 연장 구성된 오믹 콘택층(141)과 동일한 폭을 가지는 액티브층(140)과 보호막 패턴(156)이 각각 형성된다.
이때, 상기 보호막 패턴(156)과 액티브층(140)을 건식식각 공정을 통해 차례로 제거하는 바, 본 발명에서는 보호막 패턴(156) 하부의 배선들이 아무런 영향을 받지 않아 각 배선들과 동일한 폭으로 액티브층(140)을 형성할 수 있는 장점이 있다.
이때, 상기 액티브층(140)과 이의 상부에서 분리된 오믹 콘택층(141)을 포함하여 반도체층(142)이라 하고, 상기 게이트 전극(125)과 반도체층(142)과 소스 및 드레인 전극(132, 134)은 박막트랜지스터(T)를 이룬다.
또한, 전술한 건식식각 공정을 통해, 상기 게이트 패드(152)의 일부에 대응된 게이트 절연막(도 7h의 145)을 제거하여 게이트 패드 콘택홀(CH5)을 형성하고, 상기 데이터 패드(162)의 일부에 대응된 보호막(도 8h의 155)을 제거하여 데이터 패드 콘택홀(CH6)을 형성한다.
이와 동시에, 상기 화소 영역(P)의 전면에 대응된 보호막(도 6h의 155)을 제거하여 화소 오픈홀(CH4)을 형성한다.
따라서, 본 발명에서는 상기 게이트 및 데이터 패드 콘택홀(CH5, CH6)을 형성하는 과정에서, 하프톤 마스크를 이용하여 게이트 패드(152) 상측 일부의 보호막(도 7g의 155)과 순수 비정질 실리콘층(도 7g의 140a)을 미리 제거한 후, 게이트 및 데이터 패드 콘택홀(CH5, CH6)을 동시에 형성하기 때문에, 상기 게이트 및 데이터 패드(152, 162)를 덮는 각 절연막의 두께가 비슷해지므로 콘택 불량이 발생되는 것을 미연에 방지할 수 있다.
또한, 전술한 바와 같이, 상기 액티브층(140)과 보호막 패턴(156)을 동일한 마스크로 형성하는 것을 통해, 상기 데이터 배선(130)과 소스 및 드레인 전극(132, 134)의 외부로 상기 액티브층(140)이 돌출 구성되는 것을 미연에 방지할 수 있으므로, 박막트랜지스터(T)의 소자 특성과 화질을 개선할 수 있는 장점이 있다.
다음으로, 상기 제 1 내지 제 3 감광 패턴(192, 194, 196)을 약액을 이용한 스트립 공정을 통해 모두 제거한다.
도 6j 내지 도 8j는 제 4 마스크 공정 단계를 나타낸 단면도이다.
도 6j 내지 도 8j에 도시한 바와 같이, 상기 게이트 및 데이터 패드 콘택홀(CH5, CH6)과 화소 오픈홀(CH4)과 액티브층(140)과 보호막 패턴(156)이 형성된 기판(100) 상에 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 투명한 도전성 금속 그룹 중에서 선택된 하나로 투명 금속층(미도시)을 형성하고 이를 패턴하여, 상기 드레인 전극(134)과 측면 접촉하는 화소 전극(170)과, 상기 게이트 패드(152)와 접촉하는 게이트 패드 전극(154)과, 상기 데이터 패드(162)와 접촉하는 데이터 패드 전극(164)을 각각 형성한다.
상기 화소 전극(170)은 보호막 패턴(156) 하부에서 상기 드레인 전극(134)의 일부와 측면으로 접촉된 형태 또는, 전술한 구성에서 상기 박막트랜지스터(T)를 덮는 보호막 패턴(156) 상부로 연장된 형태로 형성할 수 있다.
전술한 구성은 상기 화소 오픈홀(CH4)을 통해 상기 화소 전극(170) 상의 보호막(도 6h의 155)이 제거된 상태이므로 투과율을 증대시킬 수 있고, 드레인 전극(134)과 화소 전극(170)을 전기적으로 접촉시키기 위한 드레인 콘택홀(도 2i의 CH1)을 형성할 필요가 없으므로 드레인 전극(134)과의 콘택 불량이 발생하지 않는 장점이 있다.
이때, 상기 화소 전극(170)은 전단의 게이트 배선(120)과 중첩되도록 연장 구성하여, 상기 전단의 게이트 배선(120)을 제 1 전극으로 하고, 이에 중첩된 상기 화소 전극(170)을 제 2 전극으로 하며, 상기 제 1 및 제 2 전극 사이에 개재된 상기 게이트 절연막(145)을 유전체층으로 하는 스토리지 커패시터(Cst)를 형성할 수 있다.
본 발명에서는 상기 유전체층으로 게이트 절연막(145) 만이 사용되므로, 전단의 게이트 배선(120)과의 중첩 면적이 종래와 동일하다고 가정할 때, 유전체층의 두께는 종래의 보호막(도 2h의 55) 두께에 비례하여 감소되는 결과를 가져오므로 그 만큼 스토리지 용량이 증가되는 장점이 있다.
이상으로, 본 발명에 따른 액정표시장치용 어레이 기판을 4 마스크 공정으로 제작할 수 있다.
그러나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 취지를 벗어나 지 않는 한도 내에서 다양하게 변경 및 변형하는 것이 가능하다.
도 1은 종래의 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도.
도 2a 내지 도 2i는 도 1의 Ⅱ-Ⅱ선을 따라 각각 절단하여 공정 순서에 따라 나타낸 공정 단면도.
도 3a 내지 도 3i는 도 1의 Ⅲ-Ⅲ선을 따라 각각 절단하여 공정 순서에 따라 나타낸 공정 단면도.
도 4a 내지 도 4i는 도 1의 Ⅳ-Ⅳ선을 따라 각각 절단하여 공정 순서에 따라 나타낸 공정 단면도.
도 5는 본 발명에 따른 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도.
도 6a 내지 도 6j는 도 5의 Ⅵ-Ⅵ선을 따라 각각 절단하여 공정 순서에 따라 나타낸 공정 단면도.
도 7a 내지 도 7j는 도 5의 Ⅶ-Ⅶ선을 따라 각각 절단하여 공정 순서에 따라 나타낸 공정 단면도.
도 8a 내지 도 8j는 도 5의 Ⅷ-Ⅷ선을 따라 각각 절단하여 공정 순서에 따라 나타낸 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명*
100 : 기판 120 : 게이트 배선
125 : 게이트 전극 130 : 데이터 배선
132 : 소스 전극 134 : 드레인 전극
140 : 액티브층 141 : 오믹 콘택층
142 : 반도체층 145 : 게이트 절연막
156 : 보호막 패턴 170 : 화소 전극
CH4 : 화소 오픈홀 Cst : 스토리지 커패시터

Claims (13)

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  5. 삭제
  6. 기판 상에 스위칭 영역, 화소 영역, 게이트 영역 및 데이터 영역을 정의하는 단계와;
    상기 기판 상의 상기 게이트 영역에 게이트 배선 및 상기 게이트 배선에서 연장된 게이트 전극을 형성하는 제 1 마스크 공정 단계와;
    상기 게이트 전극 및 상기 게이트 배선이 형성된 기판 상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상의 상기 데이터 영역에 데이터 배선과, 상기 데이터 배선에서 연장된 소스 전극과, 상기 소스 전극과 이격된 드레인 전극과, 상기 데이터 배선과 상기 소스 및 드레인 전극의 하부에서 이들과 동일 폭을 갖는 오믹 콘택층을 형성하는 제 2 마스크 공정 단계와;
    상기 데이터 배선과 상기 소스 및 드레인 전극 상에 이들의 전부를 덮는 보호막 패턴과, 상기 오믹 콘택층 하부에 이와 동일한 폭을 갖는 액티브층을 형성하는 제 3 마스크 공정 단계와;
    상기 드레인 전극과 측면으로 직접 접촉된 화소 전극을 형성하는 제 4 마스크 공정 단계
    를 포함하며, 상기 보호막 패턴은 상기 액티브층과 평면적으로 동일한 형상을 갖도록 형성되는 액정표시장치용 어레이 기판의 제조방법.
  7. 제 6 항에 있어서,
    상기 게이트 영역과 상기 데이터 영역의 일 끝단에 게이트 패드와 데이터 패 드가 각각 형성된 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
  8. 제 7 항에 있어서,
    상기 데이터 패드를 덮는 보호막 패턴이 더욱 형성된 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
  9. 제 6 항에 있어서,
    상기 제 2 마스크 공정 단계는,
    상기 게이트 절연막 상에 순수 비정질 실리콘층과 불순물 비정질 실리콘층과 소스 및 드레인 금속층을 형성하는 단계와;
    상기 순수 및 불순물 비정질 실리콘층과 상기 소스 및 드레인 금속층 상에 제 1 감광층을 형성하는 단계와;
    상기 스위칭 영역은 양 차단부 사이에 투과부, 상기 데이터 영역은 차단부, 그리고 이를 제외한 전 영역은 투과부로 구성된 마스크를 이용하여, 상기 데이터 배선과 상기 소스 및 드레인 금속 패턴을 형성하는 단계와;
    상기 스위칭 영역의 투과부에 대응된 상기 소스 및 드레인 금속 패턴과 그 하부의 상기 불순물 비정질 실리콘층을 차례로 제거하여 서로 이격된 소스 및 드레인 전극과 오믹 콘택층을 형성하는 단계
    를 포함하는 액정표시장치용 어레이 기판의 제조방법.
  10. 제 6 항에 있어서,
    상기 제 3 마스크 공정 단계는,
    상기 데이터 배선과 상기 소스 및 드레인 전극과, 상기 오믹 콘택층이 형성된 기판 상에 보호막을 형성하는 단계와;
    상기 보호막 상에 제 2 감광층을 형성하는 단계와;
    상기 스위칭 영역과 상기 데이터 영역에는 차단부, 그리고 이를 제외한 전 영역은 반투과부로 구성된 마스크를 이용하여, 상기 데이터 배선과 상기 소스 및 드레인 전극과 상기 오믹 콘택층과 동일한 폭으로 이들을 덮는 상기 보호막 패턴과, 상기 오믹 콘택층 하부에 상기 데이터 배선과 상기 소스 및 드레인 전극과 동일한 폭으로 연장 구성된 상기 액티브층을 형성하는 단계
    를 포함하는 액정표시장치용 어레이 기판의 제조방법.
  11. 제 10 항에 있어서,
    상기 제 3 마스크 공정 단계에서는, 상기 게이트 영역의 일 끝단에 대응하여 투과부가, 상기 데이터 영역의 일 끝단에 대응하여 양측의 차단부 사이에 반투과부가 더욱 구성된 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
  12. 제 7 항에 있어서,
    상기 보호막 패턴을 형성하는 단계를 진행할 때,
    상기 게이트 영역에 대응된 상기 게이트 패드는 그 일부에 대응된 상기 게이트 절연막이 제거되고, 상기 데이터 영역에 대응된 상기 데이터 패드는 그 일부에 대응된 상기 보호막이 제거되는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
  13. 제 10 항에 있어서,
    상기 화소 전극은 전단의 상기 게이트 배선과 중첩되도록 연장 구성하여, 상기 전단의 상기 게이트 배선을 제 1 전극으로 하고, 이와 중첩된 상기 화소 전극을 제 2 전극으로 하며, 상기 제 1 및 제 2 전극 사이에 개재된 상기 게이트 절연막을 유전체층으로 하는 스토리지 커패시터를 포함하는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
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