KR20080058762A - 박막트랜지스터 액정표시장치용 어레이 기판 및 그제조방법 - Google Patents

박막트랜지스터 액정표시장치용 어레이 기판 및 그제조방법 Download PDF

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Abstract

본 발명은 박막트랜지스터 액정표시장치용 어레이 기판 및 그 제조방법에 관한 것으로, 자세하게는 게이트 절연막의 손실(loss) 및 스텝 커버리지(stop coverage) 취약부에 의한 불량을 방지하여 생산 수율을 향상하는 것에 관한 것이다.
이를 위해, 본 발명에서는 게이트 전극이 최하부에 구성되는 바텀 게이트 방식의 액정표시장치용 어레이 기판에서, 게이트 절연막 상에 액티브 및 오믹 콘택층을 구성하고, 이와 접촉되는 제 1 및 제 2 보조 패턴을 도전성 금속으로 형성한 후, 상기 게이트 절연막 상에 제 1 및 제 2 콘택홀을 갖는 보호막을 형성하고 나서, 데이터 배선, 소스 및 드레인 전극과 화소 전극을 구성하는 것을 특징으로 한다.
이와 같은 구성은 게이트 절연막의 손실이나 핀홀과 같은 불량이 발생하더라도, 그 상부에 또 다른 절연막인 보호막이 적층 구성되기 때문에, 단선이나 단락과 같은 문제를 사전에 차단할 수 있다.

Description

박막트랜지스터 액정표시장치용 어레이 기판 및 그 제조방법{An Array Substrate of Thin Film Transistor Liquid Crystal Display Device and the method for fabricating thereof}
도 1은 종래의 박막트랜지스터 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도.
도 2a 내지 도 2f와, 도 3a 내지 도 3f와, 도 4a 내지 도 4f는 도 1의 Ⅱ-Ⅱ, Ⅲ-Ⅲ, Ⅳ-Ⅳ선을 따라 각각 절단하여 공정 순서에 따라 나타낸 단면도.
도 5는 본 발명에 따른 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도.
도 6a 내지 도 6g와, 도 7a 내지 도 7g와, 도 8a 내지 도 8g는 도 5의 Ⅵ-Ⅵ, Ⅶ-Ⅶ, Ⅷ-Ⅷ선을 따라 각각 절단하여 공정 순서에 따라 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명*
100 : 기판 120 : 게이트 배선
125 : 게이트 전극 132 : 소스 전극
134 : 드레인 전극 140 : 액티브층
141 : 오믹 콘택층 165 : 게이트 절연막
170 : 화소 전극 172 : 제 1 보조 패턴
174 : 제 2 보조 패턴 175 : 보호막
Cst : 스토리지 커패시터 ch : 채널
본 발명은 액정표시장치에 관한 것으로, 자세하게는 게이트 절연막의 손실(loss) 및 스텝 커버리지(stop coverage) 취약부에 의한 불량을 방지하여 생산 수율을 향상하는 것에 관한 것이다.
일반적으로, 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 지니고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
또한, 액정표시장치는 공통 전극이 형성된 컬러필터 기판과 화소 전극이 형성된 어레이 기판과, 두 기판 사이에 충진된 액정으로 이루어지며, 이러한 액정표시장치는 공통 전극과 화소 전극 간의 상하로 걸리는 수직전기장에 의해 액정을 구 동하는 방식이며 투과율과 개구율 등의 특성이 우수하다.
이하, 첨부한 도면을 참조하여 종래의 박막트랜지스터 액정표시장치에 대해 설명한다.
도 1은 종래의 박막트랜지스터 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도이다.
도시한 바와 같이, 기판(10) 상에 일 끝단에 게이트 패드(45)를 갖는 게이트 배선(20)과, 상기 게이트 배선(20)에서 연장된 게이트 전극(25)이 제 1 방향으로 구성된다.
상기 게이트 패드(45)는 게이트 배선(20)과 동일층 동일 물질로 구성되고, 이와 게이트 콘택홀(CH1)을 통해 접촉되는 게이트 패드 전극(46)은 투명한 도전성 금속으로 이루어진다.
상기 게이트 배선(20)과 수직하게 교차되며, 일 끝단에 데이터 패드(55)를 갖는 데이터 배선(30)과, 상기 데이터 배선(30)에서 연장된 소스 전극(32) 및 이와는 이격된 드레인 전극(34)이 제 2 방향으로 구성된다.
상기 데이터 배선(30)은 투명한 도전성 금속과 불투명한 도전성 금속이 적층된 형태로 구성되고, 상기 데이터 패드(55)는 투명한 도전성 금속으로만 구성된다.
이때, 상기 게이트 배선(20)과 데이터 배선(30)이 교차하여 정의하는 영역을 화소 영역(P)이라 한다.
그리고, 상기 소스 및 드레인 전극(32, 34)이 이격된 하부에는 상기 게이트 배선(20)과 그 일부가 중첩되는 액티브층(40)과 오믹 콘택층(미도시)이 적층 구성 된다.
상기 액티브층(40)은 순수 비정질 실리콘으로 구성되고, 오믹 콘택층은 불순물 비정질 실리콘으로 구성되며, 상기 소스 및 드레인 전극(32, 34)의 사이로 드러난 오믹 콘택층(미도시)을 제거하여 액티브층(40)이 노출되도록 한다.
또한, 상기 드레인 전극(34)과 접촉되는 화소 전극(70)은 투명한 도전성 금속으로 화소 영역(P)에 구성된다.
이하, 첨부한 도면을 참조하여 종래의 박막트랜지스터 액정표시장치용 어레이 기판의 제조방법에 대해 설명한다.
도 2a 내지 도 2f와, 도 3a 내지 도 3f와, 도 4a 내지 도 4f는 도 1의 Ⅱ-Ⅱ, Ⅲ-Ⅲ, Ⅳ-Ⅳ선을 따라 각각 절단하여 공정 순서에 따라 나타낸 단면도이다.
도 2a 내지 도 4a에 도시한 바와 같이, 기판(10) 상에 도전성 금속 그룹 중 선택된 하나 또는 그 이상으로 게이트 금속층(미도시)을 형성하고, 이를 패턴하게 되면, 일 끝단에 게이트 패드(45)를 갖는 게이트 배선(도 1의 20)과, 상기 게이트 배선에서 연장된 게이트 전극(25)이 형성된다.
그리고, 상기 게이트 전극(25)과 게이트 배선(도 1의 20) 등이 형성된 기판(10) 상부 전면에 질화 실리콘(SiNx) 또는 산화 실리콘(SiO2) 등과 같은 무기 절연물질 그룹 중에서 선택된 하나로 게이트 절연막(65)이 형성된다.
도 2b 내지 도 4b에 도시한 바와 같이, 상기 게이트 절연막(65) 상부에 순수 비정질 실리콘층(40a)과 불순물 비정질 실리콘층(41a)을 차례로 형성하고, 이 상부 에 몰리브덴(Mo), 몰리브덴 합금(MoTi)을 포함하는 불투명한 도전성 금속 그룹 중 선택된 하나로 제 1 도전성 금속층(78a)을 형성한다.
이때, 상기 제 1 도전성 금속층(78a)은 후속 공정으로 형성되는 소스 및 드레인 전극과의 접촉 특성이 양호한 금속에서 선택되고, 상기 순수 및 불순물 비정질 실리콘층(40a, 41a)과 함께 건식식각(dry etching)으로 패턴된다.
다음으로, 상기 제 1 도전성 금속층(78a)이 형성된 기판(10) 상부 전면에 포토레지스트(photo resist)를 도포하여 포토레지스트층(80)을 형성하고, 이와는 이격된 상부에 차단부(CA), 반투과부(BA) 및 투과부(AA)로 구성된 하프톤 마스크(90)를 정렬하는 단계를 진행한다. 여기서, 상기 포토레지스트가 포지티브 타입(positive type)인 경우를 예로 들어 설명한다.
그리고 나서, 상기 마스크(90) 상부에서 노광 및 현상 공정을 진행하면, 상기 투과부(AA)에 대응하는 포토레지스트층(80)은 모두 제거되고, 반투과부(BA)에 대응하는 포토레지스트층(80)은 높이가 낮아진 상태가 되며, 차단부(CA)에 대응하는 포토레지스트층(80)은 그대로 존재하게 된다.
이어, 상기 투과부(AA)에 대응하여 노출된 제 1 도전성 금속층(78a)과, 그 하부의 불순물 비정질 실리콘층(41a) 및 순수 비정질 실리콘층(40a)과, 게이트 절연막(65)을 모두 제거하여 게이트 콘택홀(CH1)을 형성함으로써, 상기 게이트 패드(45)의 일부가 노출되도록 한다.
다음으로, 남겨진 포토레지스트층(80)을 애슁(ashing)하는 공정을 진행하게 되면, 상기 반투과부(BA)에 대응하는 포토레지스트층(80)은 모두 제거되고, 상기 차단부(CA)에 대응하는 포토레지스트층(80)은 높이가 낮아진 상태가 된다.
그리고 나서, 상기 반투과부(BA)에 대응하여 노출된 제 1 도전성 금속층(78a)과, 그 하부의 불순물 비정질 실리콘층(41a) 및 순수 비정질 실리콘층(40a)을 제거하는 단계를 진행한다.
다음으로, 상기 차단부(CA)에 대응하여 남겨진 포토레지스트층(80)을 스트립 공정을 통해 제거하는 단계를 진행하게 된다.
그러나, 전술한 반투과부(BA)에 대응하여 노출된 제 1 도전성 금속층(78a), 불순물 비정질 실리콘층(41a)과 순수 비정질 실리콘층(40a)을 제거하는 단계에서, 그 하부의 게이트 절연막(65)이 같이 식각되어 손실(loss)될 수 있다.
또한, 상기 게이트 금속층(미도시)을 형성할 때, 균일한 증착이 이루어지지 않은 상태에서, 그 상부로 게이 절연막(65)이 형성되다 보면, 특히 단차부가 위치하는 스텝 커버리지(step coverage)에서 게이트 절연막(65)의 일부가 노출되는 핀홀(pin hole)이 발생할 수 있다.
도 2c 내지 도 4c에 도시한 바와 같이, 전술한 공정을 통해 상기 게이트 전극(25)과 중첩되는 위치에 액티브 및 오믹 콘택층(40, 41)과, 그 상부에 보조 패턴층(78)이 형성된다.
도 2d 내지 도 4d에 도시한 바와 같이, 상기 액티브 및 오믹 콘택층(40, 41)과 보조 패턴층(78)이 형성된 기판(10) 상부에 투명한 도전성 금속층(70a)과 제 2 도전성 금속층(85)을 차례로 형성하는 단계를 진행한다.
이때, 상기 제 2 도전성 금속층(85)은 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 또는 구리(Cu)와 같은 도전성 금속 그룹 중에서 선택될 수 있다.
다음으로, 도 2e 내지 도 4e에 도시한 바와 같이, 상기 제 2 도전성 금속층(85)과 투명한 도전성 금속층(70a)을 차례로 패턴하여, 일 끝단에 데이터 패드(55)를 갖는 데이터 배선(도 1의 30)과, 상기 데이터 배선에서 연장된 소스 전극(32)과 이와는 이격된 드레인 전극(34)을 형성한다.
이와 동시에, 상기 게이트 콘택홀(CH1)을 통해 게이트 패드(45)와 접촉되는 게이트 패드 전극(46)을 형성하고, 상기 소스 및 드레인 전극(32, 34)과 동일층 동일 패턴으로 화소 전극(70)을 형성한다.
따라서, 상기 데이터 배선(도1 의 30), 데이터 패드(55), 소스 및 드레인 전극(32, 34), 게이트 패드 전극(46)과 화소 전극(70)은 투명한 도전성 금속층과 불투명한 도전성 금속층이 적층된 형태이다.
그리고 나서, 상기 소스 및 드레인 전극(32, 34)을 이격한 사이에 위치하는 상기 보조 패턴층(도 5d의 78)을 제거하여 제 1 및 제 2 보조 패턴(72, 74)으로 분리하고, 그 하부의 오믹 콘택층(41)을 제거하여 액티브층(40)이 노출되도록 함으로써, 이 부분을 채널(ch)로 활용하게 된다.
그러나, 전술한 바와 같이, 상기 게이트 절연막(65)에 손실이나 핀홀(pin hole)이 발생된 상태에서, 상기 투명한 도전성 금속층(70a)과 제 2 도전성 금속층(85)을 차례로 형성하다 보면, 그 하부의 게이트 배선(도 1의 20)및 게이트 전극(25)이 단락(short)되는 불량이 발생할 수 있다.
또한, 상기 투명한 도전성 금속층(70a)과 제 2 도전성 금속층(85)을 습식식 각(wet etching) 공정을 진행하는 단계에서, 식각액(etchant)이 손실된 부분이나 핀홀(pin hole)을 따라 게이트 배선(도 1의 20) 및 게이트 전극(25)에 침투하여 단선(open)을 유발할 수 있다.
도 2f 내지 도 4f에 도시한 바와 같이, 상기 소스 및 드레인 전극(32, 34) 등이 형성된 기판(10) 상부 전면에 질화 실리콘(SiNx) 또는 산화 실리콘(SiO2) 등과 같은 무기 절연물질 그룹 중에서 선택된 하나 또는 벤조사이클로부텐(benzocyclobutene:BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유기절연물질 그룹 중 선택된 하나로 보호막(75)을 형성한다.
다음으로, 상기 화소 전극(70)과, 게이트 패드 전극(46)과 데이터 패드(55)각각에 대응하는 보호막(75)을 제거하여, 상기 화소 전극(70)과, 게이트 패드 전극(56)과 데이터 패드(55)를 노출하는 단계를 진행한다.
그리고 나서, 상기 화소 전극(70), 게이트 패드 전극(56)과 데이터 패드(55)에 대응하는 불투명한 도전성 금속층을 제거하여 투명한 도전성 금속층 만으로 구성되는 화소 전극(70), 게이트 패드 전극(56)과, 데이터 패드(55)를 형성하게 된다.
이상으로, 전술한 공정을 통해 종래의 박막트랜지스터 액정표시장치용 어레이 기판을 제작할 수 있다.
그러나, 전술한 바와 같이, 종래의 액정표시장치에서는 게이트 금속층을 형성하고, 이를 패턴하는 단계에서, 먼지나 이물에 의해 균일한 증착이 이루어지지 않는 경우가 발생할 수 있다.
특히, 게이트 배선이나 게이트 전극의 단차에 의해 게이트 절연막이 균일하게 증착이 이루어지지 않아 게이트 절연막에 손실(loss)이 가해지거나, 그 일부가 노출되는 핀홀(pin hole)과 같은 불량이 발생하기 쉽다.
그리고, 상기 게이트 절연막 상에 액티브 및 오믹 콘택층을 형성하기 위한 식각 공정을 진행하는 과정에서, 상기 게이트 절연막의 일부가 같이 식각될 수 있으며, 특히 단차부에서 이러한 불량이 더욱 심하게 발생한다.
이러한 단차부에서 발생되는 상기 게이트 절연막의 손실이나 핀홀은 후속 공정으로 진행되는 데이터 금속층의 식각 공정에 사용되는 식각액이 손실된 부분이나 핀홀(pin hole)을 따라 그 하부의 게이트 전극 및 배선에 침투하여 단선(open)을 유발할 수 있다.
또한, 이러한 게이트 절연막의 손실이나 핀홀은 상기 게이트 배선과 데이터 배선, 또는 상기 게이트 전극 및 배선과 화소 전극이 단락(short)되는 불량을 야기한다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로, 게이트 절연막의 손실이나 핀홀에 의한 단선(open) 및 단락(short)과 같은 불량을 방지하는 것을 통해 생산 수율을 향상하는 것을 목적으로 한다.
이를 위해, 본 발명에서는 박막트랜지스터의 설계를 달리하여, 상기 게이트 절연막이 균일하게 형성되지 않더라도, 그 상부에 또 하나의 절연막인 보호막을 형성해줌으로써, 단선 및 단락을 사전에 방지할 수 있다.
전술한 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이 기판의 제조방법은 기판을 준비하는 단계와, 상기 기판 상에 게이트 전극과, 게이트 패드와, 게이트 배선을 형성하는 단계와, 상기 게이트 전극과, 게이트 패드와, 게이트 배선이 형성된 기판 상에 게이트 절연막을 형성하는 단계와;
상기 게이트 절연막 상에 순수 비정질 실리콘으로 이루어진 액티브층과, 불순물 비정질 실리콘으로 이루어진 오믹 콘택층과, 도전성 금속으로 이루어진 보조 패턴층을 차례로 적층 형성하는 단계와, 상기 게이트 전극과 중첩되는 상기 보조 패턴층과 오믹 콘택층의 일부를 차례로 건식식각 공정으로 제거하여, 제 1 및 제 2 보조 패턴으로 양분하고, 그 하부의 상기 액티브층을 노출하는 단계와;
상기 제 1 및 제 2 보조 패턴 상에 보호막을 형성하는 단계와, 상기 제 1 보조 패턴의 일부를 노출하는 제 1 콘택홀과, 상기 제 2 보조 패턴을 노출하는 제 2 콘택홀과, 상기 게이트 패드의 일부를 노출하는 게이트 콘택홀을 형성하는 단계와;
상기 제 1 및 제 2 보조 패턴과 접촉하고 투명한 금속과 불투명한 금속이 적층된 소스 전극및 드레인 전극과, 상기 소스 전극과 연결되고 일 끝단에 투명한 데이터 패드가 구성된 데이터 배선과, 상기 게이트 배선과 접촉하는 투명 금속인 게이트 패드 전극과, 상기 드레인 전극과 투명한 도전성 금속층인 화소 전극을 형성 하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 보조 패턴층은 몰리브덴(Mo), 몰리브덴 합금(MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 하나로 형성되다.
그리고, 상기 게이트 전극, 액티브 및 오믹 콘택층과, 제 1 및 제 2 보조 패턴과, 소스 및 드레인 전극을 포함하여 박막트랜지스터가 이루어진다.
또한, 상기 소스 및 드레인 전극과 데이터 배선과, 데이터 패드와 게이트 패드 전극을 형성하는 단계는 상기 보호막이 형성된 기판 상에 투명한 도전성 금속층과 불투명한 도전성 금속층을 적층하는 단계와, 상기 도전성 금속층의 상부에 감광층을 형성하고, 감광층의 이격된 상부에 투과부와 차단부와 반투과부로 구성된 마스크를 위치시키는 단계와;
상기 마스크의 상부로 빛을 조사하여, 하부의 감광층을 노광하고 현상하여, 상기 게이트 전극에 대응하는 상부에 이격된 제 1 감광패턴과, 상기 제 1 감광패턴에서 상기 게이트 배선과 수직한 방향으로 연장되고 끝단은 낮은 높이로 패턴된 제 2 감광패턴과, 상기 화소 영역에 낮은 높이로 패턴된 제 3 감광패턴과, 상기 게이트 배선의 끝단에서 낮은 높이로 패턴된 제 4 감광패턴을 형성하는 단계와;
상기 제 1 내지 제 4 감광패턴의 주변으로 노출된 불투명한 도전성 금속층과 투명한 도전성 금속층을 패턴하여, 상기 제 1 감광패턴의 하부에 이격된 소스 전극과 드레인 전극과, 상기 제 2 감광패턴의 하부에 상기 소스 전극에서 연장되고 일 끝단에 데이터 패드를 포함하는 데이터 배선과, 상기 제 3 감광패턴의 하부에 화소 전극과, 상기 제 4 감광패턴의 하부에 게이트 패드 전극을 형성하는 단계와;
상기 제 1 내지 제 4 감광패턴을 애슁하여, 상기 데이터 패드에 대응하는 제2 감광패턴의 끝단과 상기 제 3 감광패턴 및 제 4 감광패턴을 완전히 제거하여, 하부의 불투명한 도전성 금속층을 노출하는 단계와, 상기 노출된 불투명한 금속층을 제거한 한 후, 상기 남겨진 제 1 및 제 2 감광패턴을 제거하여, 투명한 도전성 금속층과 불투명한 도전성 금속층이 적층된 소스 및 드레인 전극과 데이터 배선과, 투명한 도전성 금속층인 데이터 패드와, 화소 전극과 게이트 패드 전극을 형성하는 단계를 포함한다.
전술한 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이 기판은 기판과, 상기 기판 상에 일 방향으로 연장되고 일 끝단에 게이트 패드를 포함하는 게이트 배선및 상기 게이트 배선에서 연장된 게이트 전극과, 상기 게이트 배선과 게이트 전극과 게이트 패드가 구성된 기판의 전면에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 보호막과, 상기 게이트 배선과 데이터 배선의 교차지점에 구성되는 박막트랜지스터와;
상기 보호막의 상부에 위치하고, 상기 게이트 배선과 교차하여 화소 영역을 정의하며, 투명한 도전성 금속층과 불투명한 도전성 금속층이 적층되고, 일 끝단은 투명한 도전성 금속층 만으로 구성된 데이터 패드를 포함하는 데이터 배선과, 상기 박막트랜지스터와 접촉하여 상기 보호막의 상부에 위치하고 투명한 도전성 금속층인 화소 전극을 포함하는 것을 특징으로 한다.
이때, 상기 박막트랜지스터는 상기 게이트 배선과 접촉하는 게이트 전극과, 상기 게이트 전극의 상부에 게이트 절연막을 사이에 두고 구성된 액티브층과 오믹 콘택층과, 상기 오믹 콘택층과 이격하여 접촉하는 제 1 보조 패턴및 제 2 보조 패턴과, 상기 제 1 보조 패턴및 제 2 보조 패턴과 각각 접촉하고 투명한 도전성 금속층과 불투명한 도전성 금속층으로 구성된 소스 전극과, 드레인 전극을 포함한다.
그리고, 상기 제 1 및 제 2 보조 패턴은 몰리브덴(Mo), 몰리브덴 합금(MoTi)을 포함하는 도전성 금속 그룹 중 선택된 하나인 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치에 대해 설명한다.
도 5는 본 발명에 따른 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도이다.
도시한 바와 같이, 기판(100) 상부 일 끝단에 게이트 패드(145)를 갖는 게이트 배선(120)과, 상기 게이트 배선(120)에서 연장된 게이트 전극(125)을 제 1 방향으로 구성한다.
상기 게이트 배선(120)과 수직하게 교차하는 제 2 방향으로, 일 끝단에 데이터 패드(155)를 갖는 데이터 배선(130)과, 상기 데이터 배선(130)에서 연장된 소스 전극(132)과, 이와는 이격된 드레인 전극(134)을 구성한다.
상기 게이트 패드(145)는 게이트 콘택홀(CH4)을 통해 게이트 패드 전극(146)과 접촉되고, 상기 데이터 패드(155)는 투명한 도전성 금속으로 이루어지는 단일층으로 구성한다.
그리고, 상기 소스 전극(132)은 제 1 콘택홀(CH2)을 통해 제 1 보조 패턴(미도시)과, 상기 드레인 전극(134)은 제 2 콘택홀(CH3)을 통해 제 2 보조 패턴(미도 시)과 각각 접촉된다.
상기 게이트 전극(125)과 제 1 및 제 2 보조 패턴(미도시) 사이에는 순수 비정질 실리콘으로 이루어지는 액티브층(140)과, 불순물 비정질 실리콘으로 이루어지는 오믹 콘택층(미도시)을 적층 구성한다.
이때, 상기 소스 및 드레인 전극(132, 134)의 이격된 사이로 드러난 오믹 콘택층(미도시)을 제거하여 액티브층(140)이 노출되도록 한다.
따라서, 상기 게이트 전극(125)과, 액티브층(140) 및 오믹 콘택층(미도시)과, 제 1 및 제 2 보조 패턴(미도시)과, 소스 및 드레인 전극(132, 134)을 포함하여 박막트랜지스터(T)가 구성된다.
여기서, 상기 데이터 배선(130)과, 소스 및 드레인 전극(132, 134)은 투명한 도전성 금속층과 불투명한 도전성 금속층이 차례로 적층되어 있고, 상기 드레인 전극(134)과 접촉되는 화소 전극(170)은 불투명한 도전성 금속층을 제거하여 투명한 도전성 금속층 만으로 화소 영역(P)에 구성한다.
그리고, 상기 화소 전극(170)을 전단의 게이트 배선(120)과 중첩되게 구성하여, 상기 전단의 게이트 배선(120)을 제 1 전극으로 하고, 이와 중첩되는 상기 화소 전극(170)의 일부를 제 2 전극으로 하는 스토리지 커패시터(storage capacitor, Cst)를 구성한다.
전술한 구성에서 특징적인 것은 상기 게이트 절연막(미도시) 상에 액티브 및 오믹 콘택층을 구성하고, 이와 접촉되는 제 1 및 제 2 보조 패턴을 도전성 금속으로 형성한 후, 상기 게이트 절연막 상부에 제 1 및 제 2 콘택홀을 갖는 보호막을 형성하고 나서, 데이터 배선, 소스 및 드레인 전극과 화소 전극을 구성하는 것을 특징으로 한다.
이와 같은 구성은 게이트 절연막의 손실이나 핀홀과 같은 불량이 발생하더라도, 그 상부에 또 다른 절연막인 보호막이 적층 구성되기 때문에, 단선이나 단락과 같은 문제를 사전에 차단할 수 있다.
이에 대해, 첨부한 도면을 참조하여 상세히 설명한다.
도 6a 내지 도 6g와, 도 7a 내지 도 7g와, 도 8a 내지 도 8g는 도 5의 Ⅵ-Ⅵ, Ⅶ-Ⅶ, Ⅷ-Ⅷ선을 따라 각각 절단하여 공정 순서에 따라 나타낸 단면도이다.
도 6a 내지 도 8a에 도시한 바와 같이, 기판(100) 상에 스위칭 영역(S), 화소 영역(P), 스토리지 영역(C), 게이트 영역(G) 및 데이터 영역(D)을 정의하는 단계를 진행한다.
다음으로, 상기 다수의 영역(S, P, C, G, D)이 정의된 기판(100) 상에 도전성 금속 그룹 중 선택된 하나로 게이트 금속층(미도시)을 형성하고 이를 패턴하여, 일 끝단에 게이트 패드(145)를 갖는 게이트 배선(120)과, 상기 게이트 배선(120)에서 연장된 게이트 전극(125)을 형성한다.
이어, 상기 게이트 배선 및 전극(120, 125)이 형성된 기판(100) 상부 전면에 질화 실리콘(SiNx) 또는 산화 실리콘(SiO2) 등과 같은 무기 절연물질 그룹 중에서 선택된 하나로 게이트 절연막(165)을 형성한다.
도 6b 내지 도 8b에 도시한 바와 같이, 상기 게이트 절연막(165) 상부에 순 수 및 불순물 비정질 실리콘층(미도시)과, 도전성 금속층(미도시)을 차례로 형성하고 이를 패턴하여, 스위칭 영역(S)에 액티브 및 오믹 콘택층(140, 141)과, 보조 패턴층(178)을 적층 형성한다.
이때, 상기 보조 패턴층(178)은 후속 공정으로 진행되는 소스 및 드레인 전극과의 접촉 특성을 고려해야 하며, 순수 및 불순물 비정질 실리콘층과 함께 건식식각(dry etching) 공정이 가능한 몰리브덴(Mo), 몰리브덴 합금(MoTi)을 포함하는 도전성 금속 그룹 중에서 선택될 수 있다.
다음으로, 도 6c 내지 도 8c에 도시한 바와 같이, 상기 보조 패턴층(도 6b의 178)의 일부를 제거하는 단계를 진행한다.
이때, 상기 보조 패턴층(도 6b의 178)을 건식식각(dry etching) 공정으로 제거하여 제 1 및 제 2 보조 패턴(172, 174)으로 분리하고 나서, 상기 제 1 및 제 2 보조 패턴(172, 174)의 이격된 사이로 드러난 오믹 콘택층(141)을 제거하여 액티브층(140)이 노출되도록 함으로써, 이 부분을 채널(ch)로 활용한다.
도 6d 내지 도 8d에 도시한 바와 같이, 상기 제 1 및 제 2 보조 패턴(172, 174) 등이 형성된 기판(100) 상부 전면에 질화 실리콘(SiNx) 또는 산화 실리콘(SiO2) 등과 같은 무기 절연물질 그룹 중에서 선택된 하나 또는 벤조사이클로부텐(benzocyclobutene:BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유기절연물질 그룹 중 선택된 하나로 보호막(175)을 형성한다.
따라서, 전술한 구성은 상기 액티브 및 오믹 콘택층(140, 141)을 제거하는 단계에서, 그 하부의 게이트 절연막(165)에 손상이 가해지더라도, 상기 보호막(175)을 추가로 구성하기 때문에 핀홀(pin hole)이나, 스텝 커버리지(step coverage)에 의한 불량을 사전에 차단할 수 있는 것을 특징을 한다.
다음으로, 상기 제 1 및 제 2 보조 패턴(172, 174) 각각의 일부에 대응하는 보호막(175)을 제거하여, 제 1 및 제 2 콘택홀(CH2, CH3)을 형성한다.
이와 동시에, 상기 게이트 패드(145)의 일부에 대응하는 보호막(175)과 그 하부의 게이트 절연막(165)을 제거하여 게이트 콘택홀(CH4)을 형성한다.
도 6e 내지 도 8e에 도시한 바와 같이, 상기 제 1 및 제 2 콘택홀(CH2, CH3)과 게이트 콘택홀(CH4)이 형성된 보호막(175) 상에 투명한 도전성 금속층(184), 불투명한 도전성 금속층(185)과 포토레지스트층(180)을 차례로 형성한 후, 이와 이격된 상부로 마스크(190)를 정렬하는 단계를 진행한다.
이때, 상기 마스크(190)는 스위칭 영역(S)에 대응하여 양 차단부(CA) 사이에 투과부(AA)를 구성하고, 화소 전극, 게이트 패드 전극과 데이터 패드가 형성될 부분에 반투과부(BA)를 구성하고, 이를 제외한 부분은 투과부(AA)를 구성한다.
여기서, 상기 투명한 도전성 금속은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO) 중 선택된 하나를 이용하고, 상기 불투명한 도전성 금속은 몰리브덴(Mo), 몰리브덴 합금(MoTi), 알루미늄 합금(AlNd) 및 크롬(Cr)과 같은 도전성 금속 그룹 중에서 선택된다.
다음으로, 전술한 바와 같이 상기 마스크(190) 상부에서 노광 및 현상 공정을 진행하면, 투과부(AA)에 대응하는 포토레지스트층(180)은 모두 제거되고, 반투 과부(BA)에 대응하는 포토레지스트층(180)은 높이가 낮아진 상태가 되며, 차단부(CA)에 대응하는 포토레지스트층(180)은 그대로 존재하게 된다.
자세히는, 상기 게이트 전극(125)에 대응하는 상부에 이격된 제 1 포토레지스트 패턴(180)과, 상기 제 1 포토레지스트 패턴(180)에서 상기 게이트 배선(120)과 수직하게 교차하는 방향으로 연장되고 끝단은 낮은 높이로 패턴된 제 2 포토레지스트 패턴(180)과, 상기 화소 영역(P)에 낮은 높이로 패턴된 제 3 포토레지스트 패턴(180)과, 상기 게이트 배선(120)의 끝단에서 낮은 높이로 패턴된 제 4 포토레지스트 패턴(180)으로 형성된다.
그리고 나서, 남겨진 포토레지스트층(180)을 마스크로 이용하여, 그 하부로 노출된 불투명한 도전성 금속층(185)과 투명한 도전성 금속층(184)을 차례로 제거한다.
도 6f 내지 도 8f에 도시한 바와 같이, 상기 제 1 내지 제 4 포토레지스트 패턴(180)을 애슁하는 단계를 진행하면, 상기 데이터 패드에 대응하는 제 2 포토레지스트 패턴(180)의 끝단과 상기 제 3 포토레지스트 패턴 및 제 4 포토레지스트 패턴(180)을 완전히 제거하여, 하부의 불투명한 도전성 금속층(185)을 노출하는 단계를 진행한다.
다음으로, 상기 차단부(CA)에 대응하여 남겨진 포토레지스트층(180)을 마스크로 이용하여, 상기 노출된 불투명한 도전성 금속층(185) 만을 제거하는 단계를 진행한 후, 남겨진 감광층(180)을 스트립 공정을 통해 제거하는 단계를 진행한다.
도 6g 내지 도 8g에 도시한 바와 같이, 전술한 공정을 통해, 상기 게이트 배 선(120)과 수직하게 교차하는 데이터 배선(도 5의 130)과, 상기 데이터 배선의 일 끝단에 위치하는 데이터 패드(155)와, 상기 게이트 콘택홀(CH4)을 통해 게이트 패드(145)와 접촉되는 게이트 패드 전극(146)이 형성된다.
그리고, 상기 데이터 배선(도 5의 130)에서 연장되고, 상기 제 1 콘택홀(CH2)을 통해 제 1 연결 패턴(172)과 접촉되는 소스 전극(132)과, 상기 제 2 콘택홀(CH3)을 통해 제 2 연결 패턴(174)과 접촉되는 드레인 전극(134)을 형성한다.
이때, 상기 소스 및 드레인 전극(132, 134)과 데이터 배선(도 5의 130)은 투명한 도전성 금속층과 불투명한 도전성 금속층이 적층된 형태로 형성되고, 상기 화소 영역(P)에 대응하는 화소 전극(170)과, 상기 게이트 패드 전극(146)과, 데이터 패드(155)는 투명한 도전성 금속층 만으로 각각 형성된다.
여기서, 상기 화소 전극(170)을 전단의 게이트 배선(120)과 중첩되도록 형성하여, 상기 전단의 게이트 배선(120)을 제 1 전극으로 하고, 이와 중첩되는 화소 전극(170)의 일부를 제 2 전극으로 하는 스토리지 커패시터(Cst)를 구성한다.
이상으로, 전술한 공정을 통해 본 발명에 따른 박막트랜지스터 액정표시장치용 어레이 기판을 제작할 수 있다.
따라서, 본 발명에서는 제 1 및 제 2 보조 패턴을 형성하는 것을 통해, 소스 및 드레인 전극을 보호막 상부에 형성할 수 있어, 게이트 절연막에 손실이나 핀홀(pin hole)과 같은 불량이 발생하더라도, 이를 사전에 방지할 수 있다.
본 발명에 따른 박막트랜지스터 액정표시장치용 어레이 기판은 게이트 절연막 상에 손상이 가해지더라도, 이를 보호할 수 있는 보호막을 구성함으로써, 게이트 절연막의 손실이나 핀홀(pin hole)과 같은 불량에 의한 단선 또는 단락을 사전에 방지할 수 있어 생산 수율을 향상하는 효과가 있다.

Claims (7)

  1. 기판을 준비하는 단계와;
    상기 기판 상에 게이트 전극과, 게이트 패드와, 게이트 배선을 형성하는 단계와;
    상기 게이트 전극과, 게이트 패드와, 게이트 배선이 형성된 기판 상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 순수 비정질 실리콘으로 이루어진 액티브층과, 불순물 비정질 실리콘으로 이루어진 오믹 콘택층과, 도전성 금속으로 이루어진 보조 패턴층을 차례로 적층 형성하는 단계와;
    상기 게이트 전극과 중첩되는 상기 보조 패턴층과 오믹 콘택층의 일부를 차례로 건식식각 공정으로 제거하여, 제 1 및 제 2 보조 패턴으로 양분하고, 그 하부의 상기 액티브층을 노출하는 단계와;
    상기 제 1 및 제 2 보조 패턴 상에 보호막을 형성하는 단계와;
    상기 제 1 보조 패턴의 일부를 노출하는 제 1 콘택홀과, 상기 제 2 보조 패턴을 노출하는 제 2 콘택홀과, 상기 게이트 패드의 일부를 노출하는 게이트 콘택홀을 형성하는 단계와;
    상기 제 1 및 제 2 보조 패턴과 접촉하고 투명한 금속과 불투명한 금속이 적층된 소스 전극및 드레인 전극과, 상기 소스 전극과 연결되고 일 끝단에 투명한 데이터 패드가 구성된 데이터 배선과, 상기 게이트 배선과 접촉하는 투명 금속인 게 이트 패드 전극과, 상기 드레인 전극과 투명한 도전성 금속층인 화소 전극을 형성하는 단계
    를 포함하는 액정표시장치용 어레이 기판의 제조방법.
  2. 제 1 항에 있어서,
    상기 보조 패턴층은 몰리브덴(Mo), 몰리브덴 합금(MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 하나로 형성되는 액정표시장치용 어레이 기판의 제조방법.
  3. 제 1 항에 있어서,
    상기 게이트 전극, 액티브 및 오믹 콘택층과, 제 1 및 제 2 보조 패턴과, 소스 및 드레인 전극을 포함하여 박막트랜지스터가 이루어지는 액정표시장치용 어레이 기판의 제조방법.
  4. 제 1 항에 있어서,
    상기 소스 및 드레인 전극과 데이터 배선과, 데이터 패드와 게이트 패드 전극을 형성하는 단계는
    상기 보호막이 형성된 기판 상에 투명한 도전성 금속층과 불투명한 도전성 금속층을 적층하는 단계와;
    상기 도전성 금속층의 상부에 감광층을 형성하고, 감광층의 이격된 상부에 투과부와 차단부와 반투과부로 구성된 마스크를 위치시키는 단계와;
    상기 마스크의 상부로 빛을 조사하여, 하부의 감광층을 노광하고 현상하여, 상기 게이트 전극에 대응하는 상부에 이격된 제 1 감광패턴과, 상기 제 1 감광패턴에서 상기 게이트 배선과 수직한 방향으로 연장되고 끝단은 낮은 높이로 패턴된 제 2 감광패턴과, 상기 화소 영역에 낮은 높이로 패턴된 제 3 감광패턴과, 상기 게이트 배선의 끝단에서 낮은 높이로 패턴된 제 4 감광패턴을 형성하는 단계와;
    상기 제 1 내지 제 4 감광패턴의 주변으로 노출된 불투명한 도전성 금속층과 투명한 도전성 금속층을 패턴하여, 상기 제 1 감광패턴의 하부에 이격된 소스 전극과 드레인 전극과, 상기 제 2 감광패턴의 하부에 상기 소스 전극에서 연장되고 일 끝단에 데이터 패드를 포함하는 데이터 배선과, 상기 제 3 감광패턴의 하부에 화소 전극과, 상기 제 4 감광패턴의 하부에 게이트 패드 전극을 형성하는 단계와;
    상기 제 1 내지 제 4 감광패턴을 애슁하여, 상기 데이터 패드에 대응하는 제2 감광패턴의 끝단과 상기 제 3 감광패턴 및 제 4 감광패턴을 완전히 제거하여, 하부의 불투명한 도전성 금속층을 노출하는 단계와;
    상기 노출된 불투명한 금속층을 제거한 한 후, 상기 남겨진 제 1 및 제 2 감광패턴을 제거하여, 투명한 도전성 금속층과 불투명한 도전성 금속층이 적층된 소스 및 드레인 전극과 데이터 배선과, 투명한 도전성 금속층인 데이터 패드와, 화소 전극과 게이트 패드 전극을 형성하는 단계
    를 포함하는 액정표시장치용 어레이 기판의 제조방법.
  5. 기판과;
    상기 기판 상에 일 방향으로 연장되고 일 끝단에 게이트 패드를 포함하는 게이트 배선및 상기 게이트 배선에서 연장된 게이트 전극과;
    상기 게이트 배선과 게이트 전극과 게이트 패드가 구성된 기판의 전면에 형성된 게이트 절연막과;
    상기 게이트 절연막 상에 형성된 보호막과;
    상기 게이트 배선과 데이터 배선의 교차지점에 구성되는 박막트랜지스터와;
    상기 보호막의 상부에 위치하고, 상기 게이트 배선과 교차하여 화소 영역을 정의하며, 투명한 도전성 금속층과 불투명한 도전성 금속층이 적층되고, 일 끝단은 투명한 도전성 금속층 만으로 구성된 데이터 패드를 포함하는 데이터 배선과;
    상기 박막트랜지스터와 접촉하여 상기 보호막의 상부에 위치하고 투명한 도전성 금속층인 화소 전극
    을 포함하는 액정표시장치용 어레이 기판.
  6. 제 5 항에 있어서,
    상기 박막트랜지스터는 상기 게이트 배선과 접촉하는 게이트 전극과, 상기 게이트 전극의 상부에 게이트 절연막을 사이에 두고 구성된 액티브층과 오믹 콘택층과, 상기 오믹 콘택층과 이격하여 접촉하는 제 1 보조 패턴및 제 2 보조 패턴과, 상기 제 1 보조 패턴및 제 2 보조 패턴과 각각 접촉하고 투명한 도전성 금속층과 불투명한 도전성 금속층으로 구성된 소스 전극과, 드레인 전극을 포함하는 액정표시장치용 어레이 기판.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 보조 패턴은 몰리브덴(Mo), 몰리브덴 합금(MoTi)을 포함하는 도전성 금속 그룹 중 선택된 하나인 것을 특징으로 하는 액정표시장치용 어레이 기판.
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KR101318418B1 (ko) * 2012-01-30 2013-10-15 서울대학교산학협력단 박막 트랜지스터 및 이의 제조 방법
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