KR101318418B1 - 박막 트랜지스터 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 박막 트랜지스터 및 이의 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 박막 트랜지스터의 게이트 절연층이, 실리콘 산화막과, 실리콘 산화막의 상부에 산화 마그네슘이 적층됨으로써, 박막트랜지스터의 역바이어스 특성을 개선하여 신뢰성을 향상시킴과 동시에, 전기적 특성을 향상시키는데 있다.

Description

박막 트랜지스터 및 이의 제조 방법{Thin film transistor and the manufacturing method thereof}
본 발명은 박막 트랜지스터 및 이의 제조 방법에 관한 것이다.
박막 트랜지스터(Thin Film Transistor)는 디스플레이 및 다양한 응용 분야에 이용되고 있다. 이러한 박막 트랜지스터는 소스, 드레인 및 채널 영역으로 이루어진 액티브 층이 반도체(Silicon)로 이루어진다. 상기 박막 트랜지스터는 채널층의 반도체에 따라 비정질 실리콘 박막 트랜지스터, 다결정 실리콘 박막트랜지스터 또는 산화물 반도체 박막 트랜지스터 등으로 이루어질 수 있다.
최근 디스플레이의 대면적화를 위해 구동 박막 트랜지스터의 정전류 특성을 확보하여 안정된 작동 및 내구성이 확보된 트랜지스터 개발이 요구되고 있다.
비정질 실리콘 박막 트랜지스터는 저온 공정에서 제작할 수 있지만 이동도가 매우 작고 정전류 테스트 조건을 만족하지 않는다. 반면에 다결정 실리콘 박막 트랜지스터는 높은 이동도와 만족스러운 정전류 테스트 조건을 가지는 반면에 균일한 특성 확보가 어려워 대면적화가 어렵고 고온 공정이 필요하다.
이에 산화물 반도체로 액티브층을 형성한 산화물 반도체 박막 트랜지스터의 개발이 활발히 이루어지고 있다. 이러한 산화물 반도체 박막 트랜지스터는 밴드갭을 증가시키기 위해 하프늄(Hf), 지르코늄(Zr), 갈륨(Ga)등을 반도체 층에 적용하여 캐리어 농도를 억제하고 있으나, Hf, Zr, Ga등의 적용에 의해 반도체층의 조성이 달라지게 되어 박막 트랜지스터의 전기적 특성을 저하시키게 된다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 산화 마그네슘으로 이루어진 게이트 절연층에 의해서, 박막트랜지스터의 역바이어스 특성을 개선하여 신뢰성을 향상시킴과 동시에, 전기적 특성을 향상시킬 수 있는 박막 트랜지스터 및 이의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 박막 트랜지스터 및 이의 제조 방법은 기판 상에 형성된 게이트와, 상기 게이트를 덮도록 상기 게이트 및 상기 기판 상에 형성된 제1게이트 절연층과, 상기 제1게이트 절연층 상에 형성되며 산화 마그네슘으로 이루어진 제2게이트 절연층과, 상기 제2게이트 절연층 상에서 상기 게이트와 대응되도록 형성된 반도체층 및 상기 반도체층에 일부가 전기적으로 접속되며, 상기 제2게이트 절연층 상에 형성된 소스 및 드레인 전극을 포함하여 이루어질 수 있다.
상기 제2게이트 절연층은 상기 제1게이트 절연층의 상면을 모두 덮도록 형성될 수 있다.
상기 제2게이트 절연층은 상기 제1게이트 절연층의 상면을 덮도록 일정 두께로 형성될 수 있다.
상기 제2게이트 절연층은 0.1nm 내지 2nm 두께로 형성될 수 있다.
상기 제2게이트 절연층은, 상기 제1게이트 절연층과 상기 반도체층 사이와, 상기 제1게이트 절연층과 상기 소스 전극 사이와, 상기 제1게이트 절연층과 상기 드레인 전극 사이에 개재될 수 있다.
상기 제1게이트 절연층은 실리콘 산화막으로 이루어질 수 있다.
상기 제1게이트 절연층은 상기 기판과 상기 게이트의 상면에 250nm 내지 350nm의 두께로 형성될 수 있다.
상기 제2게이트 절연층은 상기 제1게이트 절연층의 두께에 비해서 얇은 박막형태 또는 양자점 배열 형태로 이루어질 수 있다.
상기 반도체층은 산화물 반도체인 IGZO으로 이루어질 수 있다.
상기 소스전극, 드레인 전극 및 반도체층을 덮도록 형성된 보호막과, 상기 보호막의 상면에서 하부방향으로 상기 보호막을 관통하여 상기 소스 및 상기 드레인 전극과 각각 전기적으로 연결된 콘택을 더 포함할 수 있다.
기판 상에 게이트를 형성하는 게이트 형성 단계와, 상기 게이트를 덮도록 상기 게이트 및 상기 기판상에 제1게이트 절연층을 형성하는 제1게이트 절연층 형성 단계와, 상기 제1게이트 절연층 상에 산화 마그네슘으로 이루어진 제2게이트 절연층을 형성하는 제2게이트 절연층 형성 단계와, 상기 제2게이트 절연층 상에서 상기 게이트와 대응되도록 반도체층을 형성하는 반도체층 형성단계 및, 상기 반도체층에 일부가 전기적으로 접속되도록 소스 전극과 드레인 전극을 형성하는 소스 및 드레인 전극 형성 단계를 포함할 수 있다.
상기 제2게이트 절연층 형성 단계에서는 상기 제1게이트 절연층의 상면에 0.1nm 내지 2nm 두께로 제2게이트 절연층을 형성할 수 있다.
상기 소스 및 드레인 전극과, 상기 반도체층을 덮도록 보호막을 형성하는 보호막 형성 단계 및, 상기 보호막의 상면에서 하부방향으로 상기 보호막을 관통하여 상기 소스 및 드레인 전극이 상부로 노출되도록 콘택홀을 형성하고, 상기 콘택홀에 도전물을 채워서 콘택을 형성하는 콘택 형성단계를 더 포함할 수 있다.
본 발명에 의한 박막 트랜지스터 및 이의 제조 방법은 산화 마그네슘으로 이루어진 게이트 절연층에 의해서, 박막트랜지스터의 역바이어스 특성을 개선하여 신뢰성을 향상시킴과 동시에, 전기적 특성을 향상시킬 수 있게 된다.
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터를 도시한 단면도이다.
도 2a 및 도 2b는 박막 트랜지스터에서 제2게이트 절연층의 형성 여부에 따른 캐리어 이동 특성을 도시한 밴드 갭 에너지 그래프이다.
도 3은 박막 트랜지스터에서 제2게이트 절연층의 형성 여부에 따른 전기적 특성을 도시한 전류 전압파형이다.
도 4a 및 도 4b는 박막 트랜지스터에서 제2게이트 절연층 형성 여부에 따른파장 및 온도에 따른 전압-전류 특성을 도시한 파형이다.
도 5는 도 1의 박막 트랜지스터의 제조 방법을 도시한 순서도이다.
도 6a 내지 도 6g는 도 5의 박막 트랜지스터의 제조 방법을 도시한 단면도이다.
본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1을 참조하면, 본 발명에 따른 박막 트랜지스터를 도시한 단면도가 도시되어 있다.
도 1에서 도시된 바와 같이 박막 트랜지스터(100)는 기판(110), 게이트(120), 제1게이트 절연층(130), 제2게이트 절연층(140), 반도체층(150), 소스 및 드레인 전극(160), 보호막(170) 및 콘택(180)을 포함한다.
상기 기판(110)은 평평한 상면(111)과 상기 상면(111)의 반대면인 평평한 하면(112)을 갖는다. 그리고 상기 기판(110)의 상부에는 상기 기판(110)의 상면(111)을 일부 덮도록 상기 게이트(120)가 형성된다. 상기 기판(110)은 유리, 플라스틱, 사파이어, 석영, 수정, 플렉시블 고분자, 아크릴 또는 이의 등가 성분으로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 게이트(120)는 상기 기판(110)의 상면(111)의 일부를 덮도록, 일정 패턴으로 형성된다. 상기 게이트(120)는 기판(110)과 제1게이트 절연층(130) 사이에 개재된다. 상기 게이트(120)는 알루미늄, 구리, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐 및, 이의 합금 중 어느 하나로 이루어질 수 있다.
상기 제1게이트 절연층(130)은 게이트(120)를 덮도록, 기판(110)의 상면(111)과, 게이트(120) 상에 형성된다. 상기 제1게이트 절연층(130)은 상기 게이트(120)를 전기적으로 보호한다. 상기 제1게이트 절연층(130)은 절연성을 갖는 이산화 실리콘(SiO2)으로 이루어질 수 있다. 상기 제1게이트 절연층(130)은 상기 게이트(120)가 형성된 기판(110)의 상부를 모두 덮도록 형성될 수 있다. 상기 제1게이트 절연층(130)은 250nm 내지 350nm의 두께로 형성될 수 있다. 상기 실리콘 산화막으로 이루어진 제1게이트 절연층(130)은 9eV의 밴드갭 특성을 갖는다.
상기 제2게이트 절연층(140)은 상기 제1게이트 절연층(130)을 덮도록, 상기 제1게이트 절연층(130) 상에 형성된다. 상기 제2게이트 절연층(140)은 상기 제1게이트 절연층(130)의 상면에 일정두께로 형성될 수 있다. 또한 상기 제2게이트 절연층(140)은 반도체층(150)과 제1게이트 절연층(130) 사이에 개재된다. 또한 상기 제2게이트 절연층(140)은 제1게이트 절연층(130)과 소스 및 드레인 전극(160) 사이에 개재된다. 상기 제2게이트 절연층(140)은 금속 산화물인 산화 마그네슘(MgO)으로 이루어질 수 있다.
상기 제2게이트 절연층(140)은 상기 제1게이트 절연층(130)의 형성 두께에 비해서, 얇은 두께인 박막 형태로 형성될 수 있다. 또한 상기 제2게이트 절연층(140)은 상기 제2게이트 절연층(140)은 양자점이 배열된 형태로 이루어질 수 있다.
상기 제2게이트 절연층(140)은 0.1nm 내지 2nm의 두께로 형성될 수 있다. 상기 제2게이트 절연층(140)의 두께가 0.1nm 미만일 경우, 산화 마그네슘의 특징인 전자의 흡착이 저하될 수 있다. 또한 상기 제2게이트 절연층(140)의 두께가 2nm를 초과할 경우, 트랜지스터 구동에 필요한 전자의 이동도 특성이 저하될 수 있다.
상기 산화 마그네슘으로 이루어진 제2게이트 절연층(140)은 절연특성이 우수하고, 7.6eV인 높은 밴드갭 특성을 갖기 때문에 낮은 캐리어 농도를 유지하는데 적합하다.
그리고 마그네슘(Mg) 원소는 음전성(electronegativity)이 1.3으로, 음전성이 3.44인 산소(O) 원소와 이온 결합력이 높다. 상기 산소(O)는 반도체층(150)이 IGZO로 이루어질 경우, 반도체층(150)의 인듐(In, 1.78), 갈라듐(Ga,1.81) 및 아연(Zn, 1.65)에 비해서 더 높은 음전성을 가지므로, 마그네슘과의 이온 결합력이 더 강할 수 있다. 이것은 산화 마그네슘으로 이루어진 제2게이트 절연층(140)에 산소를 추가하거나 제거하는 것이, 반도체층(150)에서 산소가 상기 인듐 갈라듐 및 아연에 비해서 캐리어 농도에 더 큰 영향을 미칠 수 있음을 의미한다. 이와 같은 산화 마그네슘으로 이루어진 제2게이트 절연층(140)에 의한 박막 트랜지스터의 전기적 특성 및 캐리어 이동에 대한 특성은 박막 트랜지스터(100)의 각 구성에 대한 설명 후, 설명하고자한다.
상기 반도체층(150)은 상기 제2게이트 절연층(140) 상에서 상기 게이트(120)와 대응되도록 형성된다. 즉, 반도체층(150)은 상기 게이트(120)와 중첩되도록, 상기 제2게이트 절연층(140)의 상면에 형성된다. 상기 반도체층(150)은 인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)가 혼합된 산화물 반도체인 IGZO으로 이루어진다. 상기 반도체층(150)은 40 내지 50nm의 두께로 형성될 수 있다.
상기 소스 및 드레인 전극(160)은 반도체층(150)에 일부가 전기적으로 접속되도록, 제2게이트 절연층(140)상에 형성된다. 즉, 소스 및 드레인 전극(160)은 반도체층(150)의 상부와 제2게이트 절연층(140) 상부에 형성된다. 상기 소스 및 드레인 전극(160)은 금속층을 반도체층(150) 및 제2게이트 절연층(140)을 모두 덮도록 형성된 후, 패터닝하여 형성될 수 있다. 상기 패터닝에 의해서 상기 소소 전극(161)은 상기 반도체층(150)을 중심으로 상기 드레인 전극(162)과 이격되어, 서로 전기적으로 분리된다. 상기 소스 및 드레인 전극(160)은 구리, 티타늄, 몰리브덴, 크롬, 탄탈, 텅스텐, 알루미늄과 같은 금속 및 그들의 합금 중 어느 하나로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 보호막(170)은 소스 및 드레인 전극(160)과 반도체층(150)을 모두 덮도록 형성된다. 상기 보호막(170)은 반도체층(150)과, 소스 및 드레인 전극(160)을 보호하기 위한 절연층으로 이루어진다. 상기 보호막(170)은 실리콘 산화막 또는 실리콘 질화막으로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
그리고 상기 보호막(170)은 상기 소스 및 드레인 전극(160)중 일부가 상부로 노출되도록 형성된 콘택홀(171)을 구비한다.
그리고 콘택(180)은 상기 보호막(170)의 콘택홀(171)을 메우도록 형성된다. 이러한 콘택(180)은 상기 소스 및 드레인 전극(160)과 각각 전기적으로 연결된다. 상기 콘택(180)은 보호막(170) 상에 금속성 물질을 증착하고, 평탄화하여 형성할 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
도 2a 및 도 2b를 참조하면, 제2게이트 절연층(140)이 개재되지 않은 대조군의 박막 트랜지스터(X)와, 제2게이트 절연층(140)이 개재된 본원의 박막 트랜지스터(100)의 밴드갭 및 캐리어 이동 특성이 도시되어 있다. 이때, 제1게이트 절연층(130)은 두께가 300nm이고, 제2게이트 절연층(140)은 두께가 1nm이며, 반도체층(150)은 두께가 45nm일 때 이다. 그리고 이산화 실리콘인 제1게이트 절연층(130)과, IGZO인 반도체층(150)이 적층되었을 경우, 밴드 정렬 상태인 VBO(Valence Band Offset)은 2.0eV이다. 그리고 이산화 실리콘인 제1게이트 절연층(130)과, 산화 마그네슘인 제2게이트 절연층(140) 및 IGZO인 반도체층(150)이 순차적으로 적층되었을 경우, 산화 마그네슘의 높은 밴드갭(7.6eV)에 의해서 VBO(Valence Band Offset)는 2.0eV보다 더 큰 값을 갖는다.
도 2a 및 도 2b에 도시된 바와 같이 대조군 박막 트랜지스터(X)와 본원의 박막 트랜지스터(100)의 VBO에 비해서 높은 에너지(2.25eV)를 갖는 파장(550nm)의 빛이 박막 트랜지스터(X, 100)에 입사될 경우에, 생성된 홀 캐리어(hole carrier)의 이동이 도시되어 있다. 이때 입사되는 빛의 파장은 550nm 보다 더 낮은 파장의 빛을 이용할 수 있다.
상기 대조군 박막 트랜지스터(X)는 VBO 보다 높은 에너지의 550nm 파장 이하의 빛이 입사될 경우, 생성된 홀 캐리어(hole carrier)는 제1게이트 절연층(130)으로 이동된다. 이때 제1게이트 절연층(130)은 홀 캐리어 의해, 장벽층이 형성된다.
그리고 본원의 박막 트랜지스터(100)는 VBO보다 높은 에너지의 550nm 파장 이하의 빛이 입사될 경우, 생성된 홀 캐리어는 산화 마그네슘으로 이루어진 제2게이트 절연층(140)으로 이동된다. 이때 본원의 박막 트랜지스터(100)의 VBO가 대조군 박막 트랜지스터(X)에 비해서 더 높기 때문에 캐리어의 농도는 더 낮게 된다. 또한 본원의 박막 트랜지스터(100)는 홀 캐리어가 두 단계를 거쳐야 하는 제1게이트 절연층(130)으로 이동되기는 어렵다. 즉, 제2게이트 절연층(140)에 의해서 홀 캐리어가 제1게이트 절연층(130)으로 이동되는 것을 방지할 수 있다. 이와 같이 본원의 박막 트랜지스터(100)는 홀 캐리어가 제2게이트 절연층(140)으로 이동함으로써, 1nm의 박막인 제2게이트 절연층(140)이 터널 장벽층(tunnel barrier layer)이 된다.
상기 본원의 박막 트랜지스터(100)는 홀 캐리어에 의해 얇은 박막 인 제2게이트 절연층(140) 내에 장벽층이 형성되므로, 입사되는 빛의 파장 및 온도에 큰 영향을 받지 않게 되어 적기적인 특성이 향상된다. 이와 같은 전기적 특성은 도 3, 도 4a 및 도 4b에 도시된 전류 전압 파형을 참조하여 설명하고자 한다.
상기 제2게이트 절연층(140)의 적용 여부에 따른 박막트랜지스터의 게이트 전압에 따른 드레인 전류에 대한 파형인 전기적 특성이 도 3에 도시되어 있다. 즉 도 3은 제1게이트 절연층(130)과 반도체층(150) 사이에 제2게이트 절연층(140)이 개재되었을 경우인 본원의 박막트랜지스터(100)와, 제2게이트 절연층(140)이 없이 제1게이트 절연층(130)과 반도체층(150)만 있을 경우인 대조군 박막 트랜지스터(X)의 게이트 전압에 따른 드레인 전류 파형이 도시되어 있다. 이때, 박막 트랜지스터(100, X)는 드레인 전극과 소스전극 사이의 전압(VDS)이 10V이고, 반도체층(150)의 폭(W)과 길이(L)는 각각 100㎛과 20㎛일 경우이다.
도 3에 도시된 바와 같이, 본원의 박막 트랜지스터(100)는, 대조군 박막 트랜지스터(X)에 비해서 더 작은 게이트 전압에서, 포화 영역(Saturation region) 진입을 위한 문턱 전압에 도달하는 것을 알 수 있다. 측정 결과, 대조군의 박막 트랜지스터(X)의 문턱 전압은 -1.135V인데 비해서 본원의 박막 트랜지스터(100)의 문턱 전압 -1.336V로 감소된 것을 알 수 있다.
또한 본원의 박막 트랜지스터(100)는 대조군의 박막트랜지스터(X)에 비해서, 작은 전압 변화에 의해서도 전류 변화가 큰 것을 도 4를 통해 알 수 있다. 산출결과, 문턱 전압 이전의 기울기인 S-Slope(Subthreshold slope)는 본원의 박막 트랜지스터(100)가 0.362V로, 대조군의 박막트랜지스터(X)의 0.390V에 비해서 더 감소된 것을 알 수 있다. 그리고 이동도 산출결과, 대조군의 박막 트랜지스터(X)는 7.556인데 비해서 본원의 박막 트랜지스터(100) 10.556으로 증가된 것을 알 수 있다.
이와 같이 산화 마그네슘으로 이루어진 제2게이트 절연층(140)이 적용된 박막 트랜지스터(100)는 역바이어스 특성을 개선하여 신뢰성을 향상시킴과 동시에, 전기적 특성을 향상시킬 수 있다.
도 4a 및 도 4b를 참조하면, 제2게이트 절연층(140)이 개재되지 않은 대조군의 박막 트랜지스터(X)와, 제2게이트 절연층(140)이 개재된 본원의 박막 트랜지스터(100)의 시간에 대한 NBTS(Negative Bias Temperature Stress) 및 NBITS(Negative Bias Illumination Temperature Stress) 각각의 특성에 대한 전압 및 전류 파형이 도시되어 있다. 이때 제1절연층(130)은 두께가 300nm이고, 제2게이트 절연층(140)은 두께가 1nm이며, 반도체층(150)은 W/L이 100㎛/20㎛일 때 이다.
도 4a에 도시된 바와 같이 대조군 박막 트랜지스터(X)의 NBTS 특성(NBTSx)은 게이트 전압(VGS)이 초기(i)에 비해서, 5000초 시간이 경과됨에 따라, 문턱전압이 -3.13V 이동된 것을 알 수 있다. 이때 온도는 30℃로 유지시킨 상태이다. 또한 대조군 박막 트랜지스터(X)의 NBITS 특성(NBITSx)은 게이트 전압(VGS)이 빛이 없는 초기(i_D)에 비해서, 550nm의 파장에 강도가 0.1mW/㎠인 빛이 입사된지 5000초 경과됨에 따라 문턱전압이 -4.09V 이동된 것을 알 수 있다. 이때 게이트 전압(VGS)의 측정은 드레인과 소스 사이의 전압이 10V이며, 온도는 30℃로 유지시킨 상태이다.
도 4b에 도시된 바와 같이 본원의 박막 트랜지스터(100)의 NBTS 특성(NBTS100)은 게이트 전압(VGS)이 초기(i)에 비해서, 5000초 시간이 경과됨에 따라, -2.07V 이동된 것을 알 수 있다. 이때 온도는 30℃로 유지시킨 상태이다. 또한 본원의 박막 트랜지스터(100)의 NBITS 특성(NBITS100)은 게이트 전압(VGS)이 빛이 없는 초기(i_D)에 비해서, 550nm의 파장에 강도가 0.1mW/㎠인 빛이 입사되는 5000초 경과(5000s_P)됨에 따라 문턱전압이 -3.03V 이동된 것을 알 수 있다. 여기서 550nm의 파장에 강도가 0.1mW/㎠인 빛이 입사되는 초기(i_P)의 전류-전압 파형도 도시되어 있다. 이와 같은 게이트 전압(VGS)의 측정은 드레인과 소스 사이의 전압이 10V이며, 온도는 30℃로 유지시킨 상태이다.
도 4a 및 도 4b에 도시된 바와 같이, 본원의 박막 트랜지스터(100)는 대조군 박막 트랜지스터(X)에 비해서 빛의 파장 및 온도의 변화에, 전류 전달 특성의 변화가 더 작은 것을 알 수 있다. 즉, 본원의 박막 트랜지스터(100)는 대조군 박만 트랜지스터(X)에 비해서, 초기 상태에 비해 변화 특성이 적어 안정되게 동작이 가능하므로, 소자의 신뢰성을 향상시킬 수 있다.
그리고 도 5를 참조하면, 도 1의 박막 트랜지스터의 제조 방법을 도시한 순서도가 도시되어 있으며, 도 6a 내지 도 6g는 도 5의 박막 트랜지스터의 제조 방법을 도시한 단면도가 도시되어 있다.
우선 도 5에 도시된 바와 같이 박막 트랜지스터는 게이트 형성 단계(S1), 제1게이트 절연층 형성(S2), 제2게이트 절연층 형성 단계(S3), 반도체층 형성 단계(S4), 소스 및 드레인 전극 형성 단계(S5), 보호막 형성 단계(S6) 및 콘택 형성 단계(S7)를 포함한다. 이러한, 도 5의 박막 트랜지스터의 제조방법은 도 6a 내지 도 6h를 참조하여 자세히 설명하고자 한다.
도 6a에 도시된 바와 같이, 게이트 형성 단계(S1)에서는 대략 평판의 기판(110)상에 일정 패턴을 갖는 게이트(120)를 형성한다. 상기 기판(110)의 상부에는 게이트(120)를 형성하기 이전에, 산화 실리콘(SiOx) 또는 실리콘 나이트라이드(SiNx)로 이루어진 버퍼 층을 더 형성할 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 상기 게이트(120)는 도전성 재료 중 어느 하나로 이루어진 단층 또는 서로 다른 도전성 재료를 적층한 후, 패터닝하여 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
도 6b에 도시된 바와 같이, 제1게이트 절연층 형성(S2)에서는 기판(110) 상에 형성된 게이트(120)와 기판(110)의 상면을 모두 덮도록 제1게이트 절연층(130)을 형성한다. 이러한 제1게이트 절연층(130)은 상기 게이트(120)와 기판(110)의 상면을 모두 덮도록 일정 두께로 절연층을 도포하여 형성할 수 있다. 상기 제1게이트 절연층(130)은 스퍼터링 또는 플라즈마 CVD법을 통해 상기 게이트(120)가 형성된 기판(110)의 상부를 모두 덮도록 형성할 수 있다.
도 6c에 도시된 바와 같이, 제2게이트 절연층 형성 단계(S3)에서는 제1게이트 절연층(130)을 덮도록 제1게이트 절연층(130) 상에 제2게이트 절연층(140)을 형성한다. 상기 제2게이트 절연층(140)은 산화 마그네슘으로 이루어진다. 상기 산화 마그네슘으로 이루어진 제2게이트 절연층(140)은 제1게이트 절연층(130)의 상면에 RF 마그네트론 스퍼터(Magnetron sputter)를 이용하여 증착될 수 있다. 상기 제2게이트 절연층(140)은 0.1nm 내지 2nm의 두께로 증착될 수 있다. 상기 제2게이트 절연층(140)은 일정두께로 형성된 박막 필름 형태 또는 양자점 형태로 형성될 수 있다.
도 6d에 도시된 바와 같이, 반도체층 형성 단계(S4)에서는 제2게이트 절연층(140)상에 일정 두께의 반도체층(140)을 형성한다. 상기 반도체층(150)은 게이트(120)와 중첩되도록 제2게이트 절연층(140) 상에 형성된다. 상기 반도체층(150)은 산화물 반도체인 IGZO로 이루어질 수 있다.
도 6e에 도시된 바와 같이, 소스 및 드레인 전극 형성 단계(S5)에서는 제2게이트 절연층(140) 및 반도체층(150)의 상부에 일정 두께의 금속 층을 형성하고, 반도체층(150)이 노출되도록 상기 금속 층을 패터닝 하여 소스 전극(161) 및 드레인 전극(162)을 형성한다. 이때, 상기 소스 및 드레인 전극(160)은 패터닝에 의해, 전기적으로 분리된다.
도 6f 에 도시된 바와 같이, 보호막 형성 단계(S6)에서는 소스 및 드레인 전극(160)이 형성된 기판(110)의 상부 전면에 보호막(170)을 형성한다. 상기 보호막(170)은 산화 실리콘(SiOx), 실리콘 나이트라이드(SiNx) 및 유기 물질 중 어느 하나를 포함하는 단층 또는 다층 구조로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
도 6g에 도시된 바와 같이, 콘택 형성 단계(S7)에서는 상기 보호막(170)을 패터닝하여, 소스 및 드레인 전극(160)을 각각 노출 시키는 콘택홀(171)을 형성한다. 그리고 콘택홀(171)을 메우도록 상기 보호막(170)의 상부에 콘택층을 형성한 후, 패터닝하여 콘택(180)을 형성한다. 여기서 콘택 형성 단계(S7) 이후에는 박막 트랜지스터(100)의 각 전극의 연결을 위해, 콘택(180)과 전기적으로 연결되는 전극층(미도시) 및 상기 전극층의 전기적 분리를 위한 층간절연막(미도시)등을 단층 또는 복층으로 더 형성할 수 있다.
이상에서 설명한 것은 본 발명에 의한 박막 트랜지스터 및 이의 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100; 박막 트랜지스터
110; 기판 120; 게이트
130; 제1게이트 절연층 140; 제2게이트 절연층
150; 반도체층 160; 소스 및 드레인 전극
170; 보호막 180; 콘택

Claims (13)

  1. 기판 상에 형성된 게이트;
    상기 게이트를 덮도록 상기 게이트 및 상기 기판 상에 형성된 제1게이트 절연층;
    상기 제1게이트 절연층 상에 형성되며 산화 마그네슘으로 이루어진 제2게이트 절연층;
    상기 제2게이트 절연층 상에서 상기 게이트와 대응되도록 형성된 반도체층; 및
    상기 반도체층에 일부가 전기적으로 접속되며, 상기 제2게이트 절연층 상에 형성된 소스 및 드레인 전극을 포함하며,
    상기 제2게이트 절연층은 0.1nm 내지 2nm 두께로 형성된 것을 특징으로 하는 박막 트랜지스터.
  2. 청구항 1에 있어서,
    상기 제2게이트 절연층은 상기 제1게이트 절연층의 상면을 모두 덮도록 형성된 것을 특징으로 하는 박막 트랜지스터.
  3. 청구항 1에 있어서,
    상기 제2게이트 절연층은 상기 제1게이트 절연층의 상면을 덮도록 일정 두께로 형성된 것을 특징으로 하는 박막 트랜지스터.
  4. 삭제
  5. 청구항 1에 있어서,
    상기 제2게이트 절연층은,
    상기 제1게이트 절연층과 상기 반도체층 사이와,
    상기 제1게이트 절연층과 상기 소스 전극 사이와,
    상기 제1게이트 절연층과 상기 드레인 전극 사이에 개재된 것을 특징으로 하는 박막 트랜지스터.
  6. 청구항 1에 있어서,
    상기 제1게이트 절연층은 실리콘 산화막으로 이루어진 것을 특징으로 하는 박막 트랜지스터.
  7. 청구항 6에 있어서,
    상기 제1게이트 절연층은 상기 기판과 상기 게이트의 상면에 250nm 내지 350nm의 두께로 형성된 것을 특징으로 하는 박막 트랜지스터.
  8. 청구항 1에 있어서,
    상기 제2게이트 절연층은 상기 제1게이트 절연층의 두께에 비해서 얇은 박막형태 또는 양자점 배열 형태로 이루어진 것을 특징으로 하는 박막 트랜지스터.
  9. 청구항 1에 있어서,
    상기 반도체층은 산화물 반도체인 IGZO으로 이루어진 것을 특징으로 하는 박막 트랜지스터.
  10. 청구항 1에 있어서,
    상기 소스전극, 드레인 전극 및 반도체층을 덮도록 형성된 보호막;
    상기 보호막의 상면에서 하부방향으로 상기 보호막을 관통하여 상기 소스 및 상기 드레인 전극과 각각 전기적으로 연결된 콘택을 더 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터.
  11. 기판 상에 게이트를 형성하는 게이트 형성 단계;
    상기 게이트를 덮도록 상기 게이트 및 상기 기판상에 제1게이트 절연층을 형성하는 제1게이트 절연층 형성 단계;
    상기 제1게이트 절연층 상에 산화 마그네슘으로 이루어진 제2게이트 절연층을 형성하는 제2게이트 절연층 형성 단계;
    상기 제2게이트 절연층 상에서 상기 게이트와 대응되도록 반도체층을 형성하는 반도체층 형성단계; 및
    상기 반도체층에 일부가 전기적으로 접속되도록 소스 전극과 드레인 전극을 형성하는 소스 및 드레인 전극 형성 단계를 포함하며,
    상기 제2게이트 절연층 형성 단계에서는
    상기 제1게이트 절연층의 상면에 0.1nm 내지 2nm 두께로 제2게이트 절연층을 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  12. 삭제
  13. 청구항 11항에 있어서,
    상기 소스 및 드레인 전극과, 상기 반도체층을 덮도록 보호막을 형성하는 보호막 형성 단계; 및
    상기 보호막의 상면에서 하부방향으로 상기 보호막을 관통하여 상기 소스 및 드레인 전극이 상부로 노출되도록 콘택홀을 형성하고, 상기 콘택홀에 도전물을 채워서 콘택을 형성하는 콘택 형성단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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