KR102287013B1 - 박막 트랜지스터, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법 - Google Patents

박막 트랜지스터, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명의 일 실시예에 따른 박막 트랜지스터는 기판, 상기 기판 위에 형성되어 있는 제1 게이트 전극, 상기 기판 및 상기 제1 게이트 전극을 덮고 있는 제1 절연막, 상기 제1 절연막 위에 형성되어 있으며 상기 제1 게이트 전극과 중첩하고 있는 반도체, 상기 제1 절연막 및 상기 반도체를 덮고 있는 제2 절연막, 상기 제1 절연막 및 상기 제2 절연막에 형성되어 상기 제1 게이트 전극의 양단을 각각 노출하는 한 쌍의 연결 구멍을 통해 상기 제1 게이트 전극과 연결되어 있는 제2 게이트 전극, 상기 제2 게이트 전극 및 상기 제2 절연막을 덮고 있는 제3 절연막, 상기 제3 절연막 위에 형성되어 있으며 상기 제2 절연막 및 제3 절연막에 형성되어 상기 반도체의 양단을 각각 노출하는 한 쌍의 접촉 구멍을 통해 상기 반도체와 연결되어 있는 소스 전극 및 드레인 전극을 포함할 수 있다.

Description

박막 트랜지스터, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법{THIN FILM TRANSISTOR, ORGANIC LIGHT EMITTING DIODE DISPLAY INCLUDING THE SAME AND MANUFACURING METHOD THEREOF}
본 발명은 박막 트랜지스터, 이를 포함하는 유기 발광 표시 장치 및 그 제조방법에 관한 것이다.
유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극인 캐소드(cathode)로부터 주입된 전자(electron)와 다른 전극인 애노드(anode)로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광한다.
유기 발광 표시 장치는 캐소드, 애노드 및 유기 발광층으로 이루어진 유기 발광 다이오드를 포함하는 복수개의 화소를 포함하며, 각 화소에는 유기 발광 다이오드를 구동하기 위한 복수개의 박막 트랜지스터 및 커패시터(Capacitor)가 형성되어 있다. 복수개의 박막 트랜지스터는 기본적으로 스위칭 박막 트랜지스터 및 구동 박막 트랜지스터를 포함한다.
이러한 박막 트랜지스터의 전하 이동도(Mobility)를 향상시키고 누설 전류를최소화하기 위해 더블 게이트형 박막 트랜지스터(Double Gate Type Thin Film Transistor)를 적용하고 있다. 일반적으로 더블 게이트형 박막 트랜지스터는 하부 게이트 전극, 하부 게이트 전극을 덮는 제1 게이트 절연막, 제1 게이트 절연막 위에 형성되며 폴리실리콘으로 이루어진 반도체, 반도체를 덮는 제2 게이트 절연막, 제2 게이트 절연막 위에 형성되며 반도체와 일부 중첩하고 있는 상부 게이트 전극, 상부 게이트 전극 및 제2 게이트 절연막을 덮는 층간 절연막, 층간 절연막 및 제2 게이트 절연막에 형성된 접촉 구멍를 통해 노출된 반도체와 연결되는 소스 전극 및 드레인 전극으로 이루어진다. 이러한 더블 게이트형 박막 트랜지스터는 전류 이동 경로(Current Path)를 증가시켜 전하 이동도(Mobility)를 향상시키고 누설 전류를 최소화할 수 있다. 그러나, 이러한 더블 게이트형 박막 트랜지스터는 반도체의 상부 및 하부의 전류 이동 경로만 사용하므로, 반도체의 모든 영역을 전류 이동 경로로 사용하지 못하고 있다.
본 발명은 전술한 배경 기술의 문제점을 해결하기 위한 것으로서, 전하 이동도를 최대화하고 누설 전류를 최소화할 수 있는 박막 트랜지스터, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 기판, 상기 기판 위에 형성되어 있는 제1 게이트 전극, 상기 기판 및 상기 제1 게이트 전극을 덮고 있는 제1 절연막, 상기 제1 절연막 위에 형성되어 있으며 상기 제1 게이트 전극과 중첩하고 있는 반도체, 상기 제1 절연막 및 상기 반도체를 덮고 있는 제2 절연막, 상기 제1 절연막 및 상기 제2 절연막에 형성되어 상기 제1 게이트 전극의 양단을 각각 노출하는 한 쌍의 연결 구멍을 통해 상기 제1 게이트 전극과 연결되어 있는 제2 게이트 전극, 상기 제2 게이트 전극 및 상기 제2 절연막을 덮고 있는 제3 절연막, 상기 제3 절연막 위에 형성되어 있으며 상기 제2 절연막 및 제3 절연막에 형성되어 상기 반도체의 양단을 각각 노출하는 한 쌍의 접촉 구멍을 통해 상기 반도체와 연결되어 있는 소스 전극 및 드레인 전극을 포함할 수 있다.
상기 제2 게이트 전극은 상기 제2 절연막 위에 형성되어 있으며 상기 반도체 및 상기 제1 게이트 전극과 중첩하고 있는 수평 제2 게이트 전극, 상기 한 쌍의 연결 구멍 내부를 각각 채우고 있는 한 쌍의 수직 제2 게이트 전극을 포함할 수 있다.
상기 한 쌍의 수직 제2 게이트 전극은 상기 수평 제2 게이트 전극의 양단에서 하방으로 연장되어 있을 수 있다.
상기 반도체는 다결정 규소를 포함할 수 있다.
상기 반도체는 상기 제1 게이트 전극 및 상기 수평 제2 게이트 전극과 중첩하고 있는 채널 영역, 상기 채널 영역의 양 옆에 각각 위치하고 있는 소스 영역 및 드레인 영역을 포함하고, 상기 제1 게이트 전극, 상기 수평 제2 게이트 전극 및 상기 수직 제2 게이트 전극은 상기 채널 영역을 둘러싸고 있을 수 있다.
상기 수직 제2 게이트 전극은 상기 채널 영역의 측면과 마주보고 있을 수 있다.
상기 한 쌍의 수직 제2 게이트 전극은 상기 제1 게이트 전극의 양단과 각각접촉하고 있을 수 있다.
상기 제1 게이트 전극에 게이트 신호를 전달하는 게이트선을 더 포함하고, 상기 제1 게이트 전극은 상기 게이트선의 단부이고, 상기 수평 제2 게이트 전극은 평면상 섬형(island type)일 수 있다.
상기 제1 게이트 전극에 게이트 신호를 전달하는 게이트선, 상기 게이트선과 중첩하고 있는 보조 게이트선을 더 포함하고, 상기 제1 게이트 전극은 상기 게이트선의 단부이고, 상기 수평 제2 게이트 전극은 상기 보조 게이트선의 단부일 수 있다.
또한, 본 발명의 다른 실시예에 따른 박막 트랜지스터는 기판, 상기 기판 위에 형성되어 있는 제1 게이트 전극, 상기 기판 및 상기 제1 게이트 전극을 덮고 있는 제1 절연막, 상기 제1 절연막 위에 형성되어 있으며 상기 제1 게이트 전극과 중첩하고 있는 반도체, 상기 반도체의 양단과 각각 접촉하고 있으며 서로 이격되어 있는 소스 전극 및 드레인 전극, 상기 반도체, 소스 전극 및 드레인 전극을 덮고 있는 제2 절연막, 상기 제1 절연막 및 상기 제2 절연막에 형성되어 상기 제1 게이트 전극의 양단을 각각 노출하는 한 쌍의 연결 구멍을 통해 상기 제1 게이트 전극과 연결되어 있는 제2 게이트 전극, 상기 제2 게이트 전극 및 상기 제2 절연막을 덮고 있는 제3 절연막을 포함할 수 있다.
상기 제2 게이트 전극은 상기 제2 절연막 위에 형성되어 있으며 상기 반도체 및 상기 제1 게이트 전극과 중첩하고 있는 수평 제2 게이트 전극, 상기 한 쌍의 연결 구멍 내부를 각각 채우고 있는 한 쌍의 수직 제2 게이트 전극을 포함할 수 있다.
상기 한 쌍의 수직 제2 게이트 전극은 상기 수평 제2 게이트 전극의 양단에서 하방으로 연장되어 있을 수 있다.
상기 반도체는 비정질 규소 또는 산화물 반도체 물질을 포함할 수 있다.
상기 반도체는 상기 제1 게이트 전극 및 상기 수평 제2 게이트 전극과 중첩하고 있는 채널 영역, 상기 채널 영역의 양 옆에 각각 위치하고 있는 소스 영역 및 드레인 영역을 포함하고, 상기 제1 게이트 전극, 상기 수평 제2 게이트 전극 및 상기 수직 제2 게이트 전극은 상기 채널 영역을 둘러싸고 있을 수 있다.
상기 수직 제2 게이트 전극은 상기 채널 영역의 측면과 마주보고 있을 수 있다.
상기 소스 전극과 상기 소스 영역 사이에는 소스 저항성 접촉 부재가 형성되어 있고, 상기 드레인 전극과 상기 드레인 영역 사이에는 드레인 저항성 접촉 부재가 형성되어 있을 수 있다.
상기 한 쌍의 수직 제2 게이트 전극은 상기 제1 게이트 전극의 양단과 각각접촉하고 있을 수 있다.
또한, 본 발명의 일 실시예에 따른 박막 트랜지스터를 포함하는 유기 발광 표시 장치는 기판, 상기 기판 위에 형성되어 있는 박막 트랜지스터, 상기 박막 트랜지스터에 연결되어 있는 유기 발광 다이오드를 포함하고, 상기 박막 트랜지스터는 상기 기판 위에 형성되어 있는 제1 게이트 전극, 상기 기판 및 상기 제1 게이트 전극을 덮고 있는 제1 절연막, 상기 제1 절연막 위에 형성되어 있으며 상기 제1 게이트 전극과 중첩하고 있는 반도체, 상기 제1 절연막 및 상기 반도체를 덮고 있는 제2 절연막, 상기 제1 절연막 및 상기 제2 절연막에 형성되어 상기 제1 게이트 전극의 일부를 노출하는 한 쌍의 연결 구멍을 통해 상기 제1 게이트 전극과 연결되어 있는 제2 게이트 전극, 상기 제2 게이트 전극 및 상기 제2 절연막을 덮고 있는 제3 절연막, 상기 제3 절연막 위에 형성되어 있으며 상기 제2 절연막 및 제3 절연막에 형성되어 상기 반도체의 일부를 노출하는 한 쌍의 접촉 구멍을 통해 상기 반도체와 연결되어 있는 소스 전극 및 드레인 전극을 포함할 수 있다.
상기 제2 게이트 전극은 상기 제2 절연막 위에 형성되어 있으며 상기 반도체 및 상기 제1 게이트 전극과 중첩하고 있는 수평 제2 게이트 전극, 상기 한 쌍의 연결 구멍 내부를 각각 채우고 있는 한 쌍의 수직 제2 게이트 전극을 포함할 수 있다.
상기 반도체는 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 중첩하고 있는 채널 영역, 상기 채널 영역의 양 옆에 각각 위치하고 있는 소스 영역 및 드레인 영역을 포함하고, 상기 제1 게이트 전극, 상기 수평 제2 게이트 전극 및 상기 수직 제2 게이트 전극은 상기 채널 영역을 둘러싸고 있을 수 있다.
상기 수직 제2 게이트 전극은 상기 채널 영역의 측면과 마주보고 있을 수 있다.
또한, 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법은 기판 위에 제1 게이트 전극을 형성하는 단계, 상기 제1 게이트 전극을 덮는 제1 절연막을 형성하는 단계, 상기 제1 절연막 위에 상기 제1 게이트 전극과 중첩하는 반도체를 형성하는 단계, 상기 제1 절연막 및 상기 반도체 위에 제2 절연막을 형성하는 단계, 상기 제1 절연막 및 상기 제2 절연막에 상기 제1 게이트 전극의 양단을 각각노출하는 한 쌍의 연결 구멍을 형성하는 단계, 상기 제2 절연막 위에 상기 한 쌍의 연결 구멍을 통해 상기 제1 게이트 전극과 연결되는 제2 게이트 전극을 형성하는 단계, 상기 제2 게이트 전극 및 상기 제2 절연막을 덮는 제3 절연막을 형성하는 단계, 상기 제1 절연막, 제2 절연막 및 제3 절연막에 상기 반도체의 양단을 각각 노출하는 한 쌍의 접촉 구멍을 형성하는 단계, 상기 제3 절연막 위에 상기 한 쌍의 접촉 구멍을 통해 상기 반도체와 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함할 수 있다.
상기 제2 게이트 전극은 상기 제2 절연막 위에 형성되며 상기 반도체 및 상기 제1 게이트 전극과 중첩하는 수평 제2 게이트 전극, 상기 한 쌍의 연결 구멍 내부를 각각 채우는 한 쌍의 수직 제2 게이트 전극을 포함할 수 있다.
상기 반도체는 상기 제1 게이트 전극 및 상기 수평 제2 게이트 전극과 중첩하는 채널 영역을 포함하고, 상기 제1 게이트 전극, 상기 수평 제2 게이트 전극 및 상기 수직 제2 게이트 전극은 상기 채널 영역을 둘러쌀 수 있다.
본 발명의 일 실시예에 따르면, 반도체의 채널 영역의 모든 면을 둘러싸는 제1 게이트 전극, 수평 제2 게이트 전극 및 수직 제2 게이트 전극을 형성함으로써, 게이트 신호가 인가되는 경우, 채널 영역의 하부, 상부 및 양측부 모두가 전류 이동 경로로 사용되므로 전하 이동도를 향상시킬 수 있다.
또한, 박막 트랜지스터가 오프 상태인 경우 채널 영역의 하부, 상부 및 양측부 모두에서 전류 이동 경로를 차단하므로 누설 전류도 최소화할 수 있다.
또한, 수평 제2 게이트 전극을 게이트선과 중첩하는 보조 게이트선의 일부로 형성하여 게이트선의 저항을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 배치도이다.
도 2는 도 1의 II-II를 따라 잘라 도시한 단면도이다.
도 3은 도 1의 III-III을 따라 잘라 도시한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터의 주요 부분의 사시도이다.
도 5 및 도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 순서대로 도시한 배치도이다.
도 6은 도 5의 유기 발광 표시 장치를 VI-VI선을 따라 자른 단면도이다.
도 7은 도 5의 유기 발광 표시 장치를 VII-VII선을 따라 자른 단면도이다.
도 9는 도 8의 유기 발광 표시 장치를 IX-IX선을 따라 자른 단면도이다.
도 10은 도 8의 유기 발광 표시 장치를 X-X선을 따라 자른 단면도이다.
도 11은 본 발명의 일 실시예에 따른 박막 트랜지스터를 포함하는 유기 발광 표시 장치의 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 배치도이다.
도 13은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터의 배치도이다.
도 14는 도 13의 XIV-XIV를 따라 잘라 도시한 단면도이다.
도 15는 도 13의 XV-XV을 따라 잘라 도시한 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
그러면 도 1 내지 도 4를 참고로 하여 본 발명의 일 실시예에 따른 박막 트랜지스터에 대하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 배치도이고, 도 2는 도 1의 II-II를 따라 잘라 도시한 단면도이며, 도 3은 도 1의 III-III을 따라 잘라 도시한 단면도이고, 도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터의 주요 부분의 사시도이다.
도 1 내지 도 4에 도시한 바와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터는 투명한 유리 또는 플라스틱 따위로 만들어진 기판(110) 위에 버퍼층(120)이 형성되어 있다. 버퍼층(120)은 다결정 규소를 형성하기 위한 결정화 공정 시 기판(110)으로부터 불순물을 차단하여 다결정 규소의 특성을 향상시키고, 기판(110)이 받는 스트레스를 줄이는 역할을 한다.
버퍼층(120) 위에는 제1 게이트 전극(125)이 형성되어 있다. 제1 게이트 전극(125)은 게이트 신호를 전달하는 게이트선(121)의 단부에 해당한다. 본 실시예에서는 게이트선(121)이 세로 방향으로 뻗어 있으나, 반드시 이에 한정되지는 않으며 다양한 구조가 가능하다.
제1 게이트 전극(125) 및 버퍼층(120) 위에는 이를 덮는 제1 절연막(141)이 형성되어 있으며 제1 게이트 전극(125)을 덮어 절연시키고 있다. 제1 절연막(141)은 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진다.
제1 절연막(141) 위에는 반도체(130)가 형성되어 있다. 반도체(130)는 제1 게이트 전극(125)과 교차하며 형성되어 있다. 본 실시예에서는 반도체(130)가 가로 방향으로 긴 평면상 직사각형 형상이나, 반드시 이에 한정되지는 않으며 다양한 구조가 가능하다. 반도체(130)는 제1 게이트 전극(125)과 중첩하고 있는 채널 영역(133), 채널 영역(133)의 양 옆에 각각 위치하고 있는 소스 영역(131) 및 드레인 영역(132)을 포함한다. 이러한 반도체(130)는 다결정 규소로 이루어질 수 있으며, 채널 영역(133)은 N형 불순물 또는 P형 불순물로 채널 도핑이 되어 있고, 소스 영역(131) 및 드레인 영역(132)은 채널 영역(133)보다 도핑 농도가 높은 소스 및 드레인 도핑이 되어 있다.
반도체(130) 및 제1 절연막(141) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 제2 절연막(142)이 형성되어 있다. 제1 절연막(141) 및 제2 절연막(142)에는 제1 게이트 전극(125)의 양단을 각각 노출하는 한 쌍의 연결 구멍(41, 42)이 형성되어 있다.
한 쌍의 연결 구멍(41, 42) 내부와 제2 절연막(142) 위에는 제2 게이트 전극(155)이 형성되어 있다. 본 실시예에서는 제2 게이트 전극(155)이 세로 방향으로 긴 평면상 직사각형 형상이나, 반드시 이에 한정되지는 않으며 다양한 구조가 가능하다. 제2 게이트 전극(155)은 제2 절연막(142) 위에 형성되어 있으며 반도체(130)의 채널 영역(133) 및 제1 게이트 전극(125)과 중첩하고 있는 수평 제2 게이트 전극(1551), 한 쌍의 연결 구멍(41, 42) 내부를 각각 채우고 있는 한 쌍의 수직 제2 게이트 전극(1552)을 포함한다. 수평 제2 게이트 전극(1551)은 평면상 섬형(island type)이다.
한 쌍의 수직 제2 게이트 전극(1552)은 수평 제2 게이트 전극(1551)의 양단에서 하방으로 연장되어 있고, 제1 게이트 전극(125)의 양단과 각각 접촉하고 있다. 따라서, 제2 게이트 전극(155)은 제1 절연막(141) 및 제2 절연막(142)에 형성된 연결 구멍(41, 42)를 통해 제1 게이트 전극(125)과 연결되어 있다. 이 경우, 제1 게이트 전극(125)은 채널 영역(133)의 하면과 마주보고 있고, 수평 제2 게이트 전극(1551)은 채널 영역(133)의 상면과 마주보고 있으며, 한 쌍의 수직 제2 게이트 전극(1552)은 각각 채널 영역(133)의 양측면과 마주보고 있다. 따라서, 제1 게이트 전극(125), 수평 제2 게이트 전극(1551) 및 수직 제2 게이트 전극(1552)은 채널 영역(133)의 모든 면을 둘러싸고 있다. 이 경우 제1 게이트 전극(125), 수평 제2 게이트 전극(1551) 및 수직 제2 게이트 전극(1552)에 게이트 신호가 인가되는 경우, 채널 영역(133)의 하부(133a), 상부(133b) 및 양측부(133c, 133d) 모두가 전류 이동 경로로 사용되므로 전하 이동도를 향상시킬 수 있다. 또한, 박막 트랜지스터가 오프 상태인 경우 채널 영역(133)의 하부(133a), 상부(133b) 및 양측부(133c, 133d) 모두에서 전류 이동 경로를 차단하므로 누설 전류도 최소화할 수 있다.
한편, 제2 게이트 전극(155) 및 제2 절연막(142) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 제3 절연막(160)이 형성되어 있으며, 제2 게이트 전극(155)을 덮어 절연시키고 있다.
제3 절연막(160) 위에는 소스 전극(176) 및 드레인 전극(177)이 형성되어 있으며, 소스 전극(176) 및 드레인 전극(177)은 제2 절연막(142) 및 제3 절연막(160)에 형성되어 반도체(130)의 소스 영역(131) 및 드레인 영역(132)을 각각 노출하는 접촉 구멍(61, 62)를 통해 반도체(130)의 소스 영역(131) 및 드레인 영역(132)과 연결되어 있다.
상기 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법에 대해 이하에서 도면을 참고하여 상세히 설명한다.
도 5 및 도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 순서대로 도시한 배치도이고, 도 6은 도 5의 유기 발광 표시 장치를 VI-VI선을 따라 자른 단면도이고, 도 7은 도 5의 유기 발광 표시 장치를 VII-VII선을 따라 자른 단면도이며, 도 9는 도 8의 유기 발광 표시 장치를 IX-IX선을 따라 자른 단면도이고, 도 10은 도 8의 유기 발광 표시 장치를 X-X선을 따라 자른 단면도이다.
우선, 도 5 내지 도 7에 도시한 바와 같이, 기판(110) 위에 버퍼층(120)을 형성한다. 버퍼층(120)은 질화규소(SiNx) 또는 산화규소(SiOx)의 단일막 또는 다중막으로 형성될 수 있으며, 플라즈마 화학기상증착(PECVD) 등의 방법으로 기판(110) 위에 전면 증착된다. 그리고, 버퍼층(120) 위에 제1 게이트 금속층을 적층한다. 게이트 금속층은 구리(Cu), 구리 합금, 알루미늄(Al), 및 알루미늄 합금 중 어느 하나를 포함하는 금속막, 몰리브덴(Mo)과 몰리브덴 합금 중 어느 하나를 포함하는 금속막이 적층된 다중막으로 형성될 수 있다. 그리고, 제1 마스크를 이용하여 제1 게이트 금속층을 사진 식각 공정으로 패터닝한다. 그 결과 게이트선(121) 및 제1 게이트 전극(125)를 포함하는 제1 게이트 배선이 형성된다. 그리고, 버퍼층(120), 게이트선(121) 및 제1 게이트 전극(125) 위에 이를 덮는 제1 절연막(141)을 형성한다. 제1 절연막(141)은 질화 규소(SiNx) 또는 산화 규소(SiO2) 따위를 플라즈마 화학 기상 증착(PECVD) 등의 방법으로 전면 증착하여 형성한다. 그리고, 제1 절연막(141) 위에 다결정 규소층을 적층한다. 다결정 규소층은 다결정 규소(poly silicon, p-Si)로 이루어지며, 다결정 규소는 비정질 규소(amorphous silicon, a-Si)를 형성한 후 이를 결정화하는 방법으로 형성할 수 있다. 결정화 방법으로는 공지된 다양한 방법이 적용될 수 있으며, 예를 들어 열, 레이저, 주울(Joule)열, 전기장, 또는 촉매 금속 등을 이용하여 비정질 규소를 결정화할 수 있다. 그리고, 제2 마스크를 사용하여 다결정 규소층을 사진 식각 공정으로 패터닝한다. 그 결과 반도체(130)가 형성된다. 이 때의 반도체(130)는 불순물로 채널 도핑되지 않아 채널 영역(133), 소스 영역 및 드레인 영역으로 구분되어 있지 않은 진성 반도체(intrinsic semiconductor) 상태이다. 그리고, 반도체(130)에 도핑 농도가 낮은 채널 도핑을 진행하여 반도체(130)를 불순물 반도체(impurity semiconductor) 상태로 만든다.
다음으로, 도 8 내지 도 10에 도시한 바와 같이, 반도체(130) 위에 이를 덮는 제2 절연막(142)을 형성한다. 제2 절연막(142)은 질화 규소(SiNx) 또는 산화 규소(SiO2) 따위를 플라즈마 화학 기상 증착(PECVD) 등의 방법으로 전면 증착하여 형성한다. 그리고, 제3 마스크를 이용한 사진 식각 공정으로 제1 절연막(141) 및 제2 절연막(142)을 패터닝하여 제1 게이트 전극(125)의 양단을 각각 노출하는 한 쌍의 연결 구멍(41, 42)을 형성한다. 그리고, 제2 절연막(142) 위에 제2 게이트 금속층을 적층한다. 제2 게이트 금속층은 제1 게이트 금속층과 동일한 물질로 형성될 수 있다. 그리고, 제4 마스크를 이용하여 제2 게이트 금속층을 사진 식각 공정으로 패터닝한다. 그 결과 제2 게이트 전극(155)를 포함하는 제2 게이트 배선이 형성된다. 제2 게이트 전극(155)은 제2 절연막(142) 위에 형성되는 수평 제2 게이트 전극(1551)과, 한 쌍의 연결 구멍(41, 42) 내부를 각각 채우는 한 쌍의 수직 제2 게이트 전극(1552)을 포함한다. 따라서, 제1 게이트 전극(125), 수평 제2 게이트 전극(1551) 및 수직 제2 게이트 전극(1552)은 직육면체 형상의 반도체(130)를 둘러싸게 된다. 그리고, 반도체(130)에 채널 도핑보다 도핑 농도가 높은 소스 및 드레인 도핑을 진행한다. 그 결과 제2 게이트 전극(155)에 가려져 도핑되지 않은 영역에는 채널 영역(133)이 형성되고, 제2 게이트 전극(155)에 의해 가려지지 않고 노출된 영역에는 소스 영역(131) 및 드레인 영역(132)이 형성된다. 따라서, 제1 게이트 전극(125), 수평 제2 게이트 전극(1551) 및 수직 제2 게이트 전극(1552)은 반도체(130)의 채널 영역(133)의 모든 면을 둘러싸게 되어, 전류 이동 경로를 확장하게 되므로 전하 이동도를 향상시킬 수 있고, 누설 전류도 최소화할 수 있다.
다음으로, 도 1 내지 도 4에 도시한 바와 같이, 제2 게이트 전극(155) 및 제2 게이트 절연막(142) 위에 이를 덮는 제3 절연막(160)을 형성한다. 제3 절연막(160)은 질화 규소(SiNx) 또는 산화 규소(SiO2) 따위를 플라즈마 화학 기상 증착(PECVD) 등의 방법으로 전면 증착하여 형성한다. 그리고, 제5 마스크를 이용한 사진 식각 공정으로 제2 절연막(142) 및 제3 절연막(60)을 패터닝하여 반도체(130)의 소스 영역(131) 및 드레인 영역(132)을 각각 노출하는 한 쌍의 접촉 구멍(61, 62)을 형성한다. 그리고, 제3 절연막(160) 위에 데이터 금속층을 적층한다. 데이터 금속층은 구리, 구리 합금, 알루미늄, 및 알루미늄 합금 중 어느 하나를 포함하는 금속막과, 몰리브덴과 몰리브덴 합금 중 어느 하나를 포함하는 금속막이 적층된 다중막으로 형성될 수 있다. 예를 들어, 데이터 금속층은 티타늄/알루미늄/티타늄(Ti/Al/Ti)의 3중막, 몰리브덴/알루미늄/몰리브덴(Mo/Al/Mo) 또는 몰리브덴/구리/몰리브덴(Mo/Cu/Mo)의 3중막으로 형성될 수 있다. 그리고, 제6 마스크를 이용하여 데이터 금속층을 사진 식각 공정으로 패터닝한다. 그 결과 소스 전극(155) 및 드레인 전극을 포함하는 데이터 배선이 형성된다.
한편, 상기 본 발명의 일 실시예에 따른 박막 트랜지스터를 포함하는 유기 발광 표시 장치에 대해 도 1 내지 도 4, 그리고 도 11을 참고하여 이하에서 상세히 설명한다.
도 11은 본 발명의 일 실시예에 따른 박막 트랜지스터를 포함하는 유기 발광 표시 장치의 단면도이다.
도 1 내지 도 4, 도 11에 도시한 바와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터를 포함하는 유기 발광 표시 장치의 기판(110) 위에는 버퍼층(120)이 형성되어 있고, 버퍼층(120) 위에는 제1 게이트 전극(125)이 형성되어 있으며, 제1 게이트 전극(125) 및 버퍼층(120) 위에는 제1 절연막(141)이 형성되어 있다. 제1 절연막(141) 위에는 채널 영역(133), 소스 영역(131) 및 드레인 영역(132)으로 구분된 반도체(130)가 형성되어 있다. 반도체(130) 및 제1 절연막(141) 위에는 제2 절연막(142)이 형성되어 있고, 제1 절연막(141) 및 제2 절연막(142)에 형성된 한 쌍의 연결 구멍(41, 42) 내부와 제2 절연막(142) 위에는 제2 게이트 전극(155)이 형성되어 있다. 제2 게이트 전극(155)은 제2 절연막(142) 위에 형성되어 있으며 반도체(130)의 채널 영역(133) 및 제1 게이트 전극(125)과 중첩하고 있는 수평 제2 게이트 전극(1551), 한 쌍의 연결 구멍(41, 42) 내부를 각각 채우고 있는 한 쌍의 수직 제2 게이트 전극(1552)을 포함한다. 따라서, 제1 게이트 전극(125), 수평 제2 게이트 전극(1551) 및 수직 제2 게이트 전극(1552)은 반도체의 채널 영역(133)의 모든 면을 둘러싸고 있어, 전류 이동 경로를 확장하게 되므로 전하 이동도를 향상시킬 수 있고, 누설 전류도 최소화할 수 있다. 제2 게이트 전극(155) 및 제2 절연막(142) 위에는 제3 절연막(160)이 형성되어 있고, 제3 절연막(160) 위에는 소스 전극(176) 및 드레인 전극(177)이 형성되어 있으며, 소스 전극(176) 및 드레인 전극(177)은 제2 절연막(142) 및 제3 절연막(160)에 형성된 접촉 구멍(61, 62)를 통해 반도체(130)의 소스 영역(131) 및 드레인 영역(132)과 연결되어 있다. 소스 전극(176), 드레인 전극(177), 및 제3 절연막(160) 위에는 보호막(180)이 형성되어 있으며, 보호막(180) 위에는 화소 전극(710)이 형성되어 있다. 화소 전극(710)은 보호막(180)에 형성된 접촉 구멍(81)를 통해 드레인 전극(177)과 전기적으로 연결되어 유기 발광 다이오드(70)의 애노드 전극이 된다. 보호막(180) 및 화소 전극(710)의 가장자리부 위에는 화소 정의막(350)이 형성되어 있다. 화소 정의막(350)은 화소 전극(710)을 노출하는 화소 개구부(351)를 가진다. 화소 정의막(350)은 폴리아크릴계(polyacrylates) 또는 폴리이미드계(polyimides) 등의 수지와 실리카 계열의 무기물 등을 포함하여 이루어질 수 있다. 화소 정의막(350)의 화소 개구부(351)에는 유기 발광층(720)이 형성되어 있다. 유기 발광층(720)은 발광층, 정공 수송층(hole-injection layer, HIL), 정공 수송층(hole-transporting layer, HTL), 전자 수송층(electron-transporting layer, ETL) 및 전자 주입층(electron-injection layer, EIL) 중 하나 이상을 포함하는 복수층으로 형성된다. 유기 발광층(720)이 이들 모두를 포함할 경우 정공 주입층이 애노드 전극인 화소 전극(710) 위에 위치하고 그 위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층될 수 있다.
화소 정의막(350) 및 유기 발광층(720) 위에는 공통 전극(730)이 형성된다. 공통 전극(730)은 반사 물질로 이루어지는 반사막 또는 반투과막으로 형성될 수 있다. 공통 전극(730)은 유기 발광 다이오드(70)의 캐소드 전극이 된다. 화소 전극(710), 유기 발광층(720) 및 공통 전극(730)은 유기 발광 다이오드(700)를 이룬다.
한편, 상기 일 실시예에서는 수평 제2 게이트 전극은 섬형(island type)으로 박막 트랜지스터에만 형성되어 있으나, 수평 제2 게이트 전극을 게이트선과 중첩하는 보조 게이트선의 일부로 형성하여 게이트선의 저항을 감소시키는 다른 실시예도 가능하다.
이하에서, 도 12를 참고하여, 본 발명의 다른 실시예에 따른 박막 트랜지스터에 대해 상세히 설명한다.
도 12는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 배치도이다.
다른 실시예는 도 1 내지 도 4에 도시된 일 실시예와 비교하여 수평 제2 게이트 전극을 게이트선과 중첩하는 보조 게이트선의 일부로 형성한 것만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다.
도 12에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 박막 트랜지스터는 게이트선(121)과 중첩하고 있는 보조 게이트선(151)을 포함한다. 보조 게이트선(151)의 단부는 수평 제2 게이트 전극(1551)에 해당한다. 따라서, 보조 게이트선(151)의 단부인 수평 제2 게이트 전극(1551)은 게이트선(121)의 단부인 제1 게이트 전극(125)과 한 쌍의 연결 구멍(41, 42) 내부를 각각 채우고 있는 한 쌍의 수직 제2 게이트 전극(1552, 도 3 및 도 4 참고)을 통해 서로 연결되어 있으므로 게이트선(121)의 저항을 감소시킬 수 있다.
한편, 상기 일 실시예에서는 반도체로 다결정 규소를 사용하였으나, 반도체로 비정질 규소 또는 산화물 반도체를 사용하는 또 다른 실시예도 가능하다.
이하에서, 도 13 내지 도 15를 참고하여, 본 발명의 또 다른 실시예에 따른 박막 트랜지스터에 대해 상세히 설명한다.
도 13은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터의 배치도이고, 도 14는 도 13의 XIV-XIV를 따라 잘라 도시한 단면도이고, 도 15는 도 13의 XV-XV을 따라 잘라 도시한 단면도이다.
도 13 내지 도 15에 도시된 또 다른 실시예는 도 1 내지 도 4에 도시된 일 실시예와 비교하여 반도체로 비정질 규소 또는 산화물 반도체를 사용하고, 소스 전극 및 드레인 전극의 구조가 다른 것만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다.
도 13 내지 도 15에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 박막 트랜지스터는 기판(110) 위에 제1 게이트 전극(125)이 형성되어 있다. 제1 게이트 전극(125)은 게이트 신호를 전달하는 게이트선(121)의 단부에 해당한다. 제1 게이트 전극(125) 및 기판(110) 위에는 이를 덮는 제1 절연막(141)이 형성되어 있다. 제1 절연막(141) 위에는 반도체(130)가 형성되어 있다. 반도체(130)는 제1 게이트 전극(125)과 교차하며 형성되어 있다. 본 실시예에서는 반도체(130)가 가로 방향으로 긴 평면상 직사각형 형상이나, 반드시 이에 한정되지는 않으며 다양한 구조가 가능하다. 반도체(130)는 제1 게이트 전극(125)과 중첩하고 있는 채널 영역(133), 채널 영역(133)의 양 옆에 각각 위치하고 있는 소스 영역(131) 및 드레인 영역(132)을 포함한다.
반도체(130) 위에는 접촉 저항을 감소시키기 위한 한 쌍의 저항성 접촉 부재(ohmic contact)(156, 157)가 형성되어 있다. 한 쌍의 저항성 접촉 부재(156, 157)는 인(P) 따위의 N형 불순물이 고농도로 도핑되어 있는 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다.
반도체(130)는 비정질 규소 또는 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은 티타늄(Ti), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 게르마늄(Ge), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 기본으로 하는 산화물, 이들의 복합 산화물인 인듐―갈륨―아연 산화물(InGaZnO4), 인듐―아연 산화물(Zn―In―O), 아연―주석 산화물(Zn―Sn―O) 인듐―갈륨 산화물 (In―Ga―O), 인듐―주석 산화물(In―Sn―O), 인듐―지르코늄 산화물(In―Zr―O), 인듐―지르코늄―아연 산화물(In―Zr―Zn―O), 인듐―지르코늄―주석 산화물(In―Zr―Sn―O), 인듐―지르코늄―갈륨 산화물(In―Zr―Ga―O), 인듐―알루미늄 산화물(In―Al―O), 인듐―아연―알루미늄 산화물(In―Zn―Al―O), 인듐―주석―알루미늄 산화물(In―Sn―Al―O), 인듐―알루미늄―갈륨 산화물(In―Al―Ga―O), 인듐―탄탈륨 산화물(In―Ta―O), 인듐―탄탈륨―아연 산화물(In―Ta―Zn―O), 인듐―탄탈륨―주석 산화물(In―Ta―Sn―O), 인듐―탄탈륨―갈륨 산화물(In―Ta―Ga―O), 인듐―게르마늄 산화물(In―Ge―O), 인듐―게르마늄―아연 산화물(In―Ge―Zn―O), 인듐―게르마늄―주석 산화물(In―Ge―Sn―O), 인듐―게르마늄―갈륨 산화물(In―Ge―Ga―O), 티타늄―인듐―아연 산화물(Ti―In―Zn―O), 하프늄―인듐―아연 산화물(Hf―In―Zn―O) 중 어느 하나를 포함할 수 있다. 반도체(130)가 산화물 반도체 물질로 이루어지는 경우에는 고온 등의 외부 환경에 취약한 산화물 반도체 물질를 보호하기 위해 별도의 보호층이 추가될 수 있다. 또한, 반도체(130)가 산화물 반도체 물질로 이루어지는 경우에는 별도의 저항성 접촉 부재(156, 157)는 생략할 수 있다.
한 쌍의 저항성 접촉 부재(156, 157) 및 제1 절연막(141) 위에는 서로 이격되어 소스 전극(176) 및 드레인 전극(177)이 형성되어 있다. 소스 전극(176) 및 드레인 전극(177)은 각각 한 쌍의 저항성 접촉 부재(156, 157)를 통해 반도체(130)의 소스 영역(131) 및 드레인 영역(132)과 연결되어 있다. 소스 전극(176) 및 드레인 전극(177) 위와 채널 영역(133) 위에는 제2 절연막(142)이 형성되어 있다.
제1 절연막(141) 및 제2 절연막(142)에는 제1 게이트 전극(125)의 양단을 각각 노출하는 한 쌍의 연결 구멍(41, 42)이 형성되어 있다.
한 쌍의 연결 구멍(41, 42) 내부와 제2 절연막(142) 위에는 제2 게이트 전극(155)이 형성되어 있다. 본 실시예에서는 제2 게이트 전극(155)이 세로 방향으로 긴 평면상 직사각형 형상이나, 반드시 이에 한정되지는 않으며 다양한 구조가 가능하다. 제2 게이트 전극(155)은 제2 절연막(142) 위에 형성되어 있으며 반도체(130)의 채널 영역(133) 및 제1 게이트 전극(125)과 중첩하고 있는 수평 제2 게이트 전극(1551), 한 쌍의 연결 구멍(41, 42) 내부를 각각 채우고 있는 한 쌍의 수직 제2 게이트 전극(1552)을 포함한다. 수평 제2 게이트 전극(1551)은 평면상 섬형(island type)이다.
한 쌍의 수직 제2 게이트 전극(1552)은 수평 제2 게이트 전극(1551)의 양단에서 하방으로 연장되어 있고, 제1 게이트 전극(125)의 양단과 각각 접촉하고 있다. 따라서, 제2 게이트 전극(155)은 제1 절연막(141) 및 제2 절연막(142)에 형성된 연결 구멍(41, 42)를 통해 제1 게이트 전극(125)과 연결되어 있다. 이 경우, 제1 게이트 전극(125)은 채널 영역(133)의 하면과 마주보고 있고, 수평 제2 게이트 전극(1551)은 채널 영역(133)의 상면과 마주보고 있으며, 한 쌍의 수직 제2 게이트 전극(1552)은 각각 채널 영역(133)의 양측면과 마주보고 있다. 따라서, 제1 게이트 전극(125), 수평 제2 게이트 전극(1551) 및 수직 제2 게이트 전극(1552)은 채널 영역(133)의 모든 면을 둘러싸고 있다. 이 경우 제1 게이트 전극(125), 수평 제2 게이트 전극(1551) 및 수직 제2 게이트 전극(1552)에 게이트 신호가 인가되는 경우, 채널 영역(133)의 하부(133a), 상부(133b) 및 양측부(133c, 133d) 모두가 전류 이동 경로로 사용되므로 전하 이동도를 향상시킬 수 있다. 또한, 박막 트랜지스터가 오프 상태인 경우 채널 영역(133)의 하부(133a), 상부(133b) 및 양측부(133c, 133d) 모두에서 전류 이동 경로를 차단하므로 누설 전류도 최소화할 수 있다.
제2 게이트 전극(155) 및 제2 절연막(142) 위에는 제3 절연막(160)이 형성되어 있다.
본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
41, 42: 연결 구멍 61, 62: 접촉 구멍
110: 기판 120: 버퍼층
125: 제1 게이트 전극 130: 반도체
131: 소스 영역 132: 드레인 영역
133: 채널 영역 141: 제1 절연막
142: 제2 절연막 155: 제2 게이트 전극
1551: 수평 제2 게이트 전극 1552: 수직 제2 게이트 전극
156, 157: 저항성 접촉 부재 176: 소스 전극
177: 드레인 전극

Claims (24)

  1. 기판,
    상기 기판 위에 형성되어 있는 제1 게이트 전극,
    상기 기판 및 상기 제1 게이트 전극을 덮고 있는 제1 절연막,
    상기 제1 절연막 위에 형성되어 있으며 상기 제1 게이트 전극과 중첩하고 있는 반도체,
    상기 제1 절연막 및 상기 반도체를 덮고 있는 제2 절연막,
    상기 제1 절연막 및 상기 제2 절연막에 위치하고 상기 반도체 및 상기 제1 게이트 전극 위에 위치하는 수평 제2 게이트 전극과 상기 제1 게이트 전극의 양단을 각각 노출하도록 상기 제1 절연막 및 상기 제2 절연막에 형성된 한 쌍의 연결 구멍에 위치하는 한 쌍의 수직 제2 게이트 전극을 포함하는 제2 게이트 전극,
    상기 제2 게이트 전극 및 상기 제2 절연막을 덮고 있는 제3 절연막,
    상기 제3 절연막 위에 형성되어 있으며 상기 제2 절연막 및 제3 절연막에 형성되어 상기 반도체의 양단을 각각 노출하는 한 쌍의 접촉 구멍을 통해 상기 반도체와 연결되어 있는 소스 전극 및 드레인 전극을 포함하고,
    상기 한 쌍의 수직 제2 게이트 전극은 상기 반도체를 사이에 두고 서로 마주보고, 상기 반도체의 측면에 위치하는 박막 트랜지스터.
  2. 삭제
  3. 제1항에서,
    상기 한 쌍의 수직 제2 게이트 전극은 상기 수평 제2 게이트 전극의 양단에서 하방으로 연장되어 있는 박막 트랜지스터.
  4. 제3항에서,
    상기 반도체는 다결정 규소를 포함하는 박막 트랜지스터.
  5. 제3항에서,
    상기 반도체는 상기 제1 게이트 전극 및 상기 수평 제2 게이트 전극과 중첩하고 있는 채널 영역, 상기 채널 영역의 양 옆에 각각 위치하고 있는 소스 영역 및 드레인 영역을 포함하고,
    상기 제1 게이트 전극, 상기 수평 제2 게이트 전극 및 상기 수직 제2 게이트 전극은 상기 채널 영역의 아래, 위, 두 측면을 둘러싸고 있는 박막 트랜지스터.
  6. 제5항에서,
    상기 수직 제2 게이트 전극은 상기 채널 영역의 측면과 마주보고 있는 박막 트랜지스터.
  7. 제1항에서,
    상기 한 쌍의 수직 제2 게이트 전극은 상기 제1 게이트 전극의 양단과 각각접촉하고 있는 박막 트랜지스터.
  8. 제1항에서,
    상기 제1 게이트 전극에 게이트 신호를 전달하는 게이트선을 더 포함하고,
    상기 제1 게이트 전극은 상기 게이트선의 단부이고,
    상기 수평 제2 게이트 전극은 평면상 섬형(island type)인 박막 트랜지스터.
  9. 제1항에서,
    상기 제1 게이트 전극에 게이트 신호를 전달하는 게이트선,
    상기 게이트선과 중첩하고 있는 보조 게이트선을 더 포함하고,
    상기 제1 게이트 전극은 상기 게이트선의 단부이고,
    상기 수평 제2 게이트 전극은 상기 보조 게이트선의 단부인 박막 트랜지스터.
  10. 기판,
    상기 기판 위에 형성되어 있는 제1 게이트 전극,
    상기 기판 및 상기 제1 게이트 전극을 덮고 있는 제1 절연막,
    상기 제1 절연막 위에 형성되어 있으며 상기 제1 게이트 전극과 중첩하고 있는 반도체,
    상기 반도체의 양단과 각각 접촉하고 있으며 서로 이격되어 있는 소스 전극 및 드레인 전극,
    상기 반도체, 소스 전극 및 드레인 전극을 덮고 있는 제2 절연막,
    상기 제1 절연막 및 상기 제2 절연막에 형성되고 상기 반도체 및 상기 제1 게이트 전극 위에 위치하는 수평 제2 게이트 전극과 상기 제1 게이트 전극의 양단을 각각 노출하도록 상기 제1 절연막 및 상기 제2 절연막에 형성된 한 쌍의 연결 구멍에 위치하는 한 쌍의 수직 제2 게이트 전극을 포함하는 제2 게이트 전극,
    상기 제2 게이트 전극 및 상기 제2 절연막을 덮고 있는 제3 절연막을 포함하고,
    상기 한 쌍의 수직 제2 게이트 전극은 상기 반도체를 사이에 두고 서로 마주보고, 상기 반도체의 측면에 위치하는 박막 트랜지스터.
  11. 삭제
  12. 제10항에서,
    상기 한 쌍의 수직 제2 게이트 전극은 상기 수평 제2 게이트 전극의 양단에서 하방으로 연장되어 있는 박막 트랜지스터.
  13. 제10항에서,
    상기 반도체는 비정질 규소 또는 산화물 반도체 물질을 포함하는 박막 트랜지스터.
  14. 제10항에서,
    상기 반도체는 상기 제1 게이트 전극 및 상기 수평 제2 게이트 전극과 중첩하고 있는 채널 영역, 상기 채널 영역의 양 옆에 각각 위치하고 있는 소스 영역 및 드레인 영역을 포함하고,
    상기 제1 게이트 전극, 상기 수평 제2 게이트 전극 및 상기 수직 제2 게이트 전극은 상기 채널 영역을 둘러싸고 있는 박막 트랜지스터.
  15. 제14항에서,
    상기 수직 제2 게이트 전극은 상기 채널 영역의 측면과 마주보고 있는 박막 트랜지스터.
  16. 제14항에서,
    상기 소스 전극과 상기 소스 영역 사이에는 소스 저항성 접촉 부재가 형성되어 있고, 상기 드레인 전극과 상기 드레인 영역 사이에는 드레인 저항성 접촉 부재가 형성되어 있는 박막 트랜지스터.
  17. 제10항에서,
    상기 한 쌍의 수직 제2 게이트 전극은 상기 제1 게이트 전극의 양단과 각각접촉하고 있는 박막 트랜지스터.
  18. 기판,
    상기 기판 위에 형성되어 있는 박막 트랜지스터,
    상기 박막 트랜지스터에 연결되어 있는 유기 발광 다이오드
    를 포함하고,
    상기 박막 트랜지스터는
    상기 기판 위에 형성되어 있는 제1 게이트 전극,
    상기 기판 및 상기 제1 게이트 전극을 덮고 있는 제1 절연막,
    상기 제1 절연막 위에 형성되어 있으며 상기 제1 게이트 전극과 중첩하고 있는 반도체,
    상기 제1 절연막 및 상기 반도체를 덮고 있는 제2 절연막,
    상기 제1 절연막 및 상기 제2 절연막에 형성되고 상기 반도체 및 상기 제1 게이트 전극 위에 위치하는 수평 제2 게이트 전극과 상기 제1 게이트 전극의 양단을 각각 노출하도록 상기 제1 절연막 및 상기 제2 절연막에 형성된 한 쌍의 연결 구멍에 위치하는 한 쌍의 수직 제2 게이트 전극을 포함하는 제2 게이트 전극,
    상기 제2 게이트 전극 및 상기 제2 절연막을 덮고 있는 제3 절연막,
    상기 제3 절연막 위에 형성되어 있으며 상기 제2 절연막 및 제3 절연막에 형성되어 상기 반도체의 일부를 노출하는 한 쌍의 접촉 구멍을 통해 상기 반도체와 연결되어 있는 소스 전극 및 드레인 전극을 포함하고,
    상기 한 쌍의 수직 제2 게이트 전극은 상기 반도체를 사이에 두고 서로 마주보고, 상기 반도체의 양쪽 측면에 위치하는 유기 발광 표시 장치.
  19. 삭제
  20. 제18항에서,
    상기 반도체는 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 중첩하고 있는 채널 영역, 상기 채널 영역의 양 옆에 각각 위치하고 있는 소스 영역 및 드레인 영역을 포함하고,
    상기 제1 게이트 전극, 상기 수평 제2 게이트 전극 및 상기 수직 제2 게이트 전극은 상기 채널 영역을 둘러싸고 있는 유기 발광 표시 장치.
  21. 제20항에서,
    상기 수직 제2 게이트 전극은 상기 채널 영역의 측면과 마주보고 있는 유기 발광 표시 장치.
  22. 기판 위에 제1 게이트 전극을 형성하는 단계,
    상기 제1 게이트 전극을 덮는 제1 절연막을 형성하는 단계,
    상기 제1 절연막 위에 상기 제1 게이트 전극과 중첩하는 반도체를 형성하는 단계,
    상기 제1 절연막 및 상기 반도체 위에 제2 절연막을 형성하는 단계,
    상기 제1 절연막 및 상기 제2 절연막에 상기 제1 게이트 전극의 양단을 각각 노출하는 한 쌍의 연결 구멍을 형성하는 단계,
    상기 제2 절연막 위에 상기 한 쌍의 연결 구멍에 위치하는 한 쌍의 수직 제2 게이트 전극과 상기 반도체 및 상기 제1 게이트 전극 위에 위치하는 수평 제2 게이트 전극을 포함하는 제2 게이트 전극을 형성하는 단계,
    상기 제2 게이트 전극 및 상기 제2 절연막을 덮는 제3 절연막을 형성하는 단계,
    상기 제1 절연막, 제2 절연막 및 제3 절연막에 상기 반도체의 양단을 각각 노출하는 한 쌍의 접촉 구멍을 형성하는 단계,
    상기 제3 절연막 위에 상기 한 쌍의 접촉 구멍을 통해 상기 반도체와 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,
    상기 한 쌍의 수직 제2 게이트 전극은 상기 반도체를 사이에 두고 서로 마주보고, 상기 반도체의 양쪽 측면에 위치하도록 형성하는 박막 트랜지스터의 제조 방법.
  23. 삭제
  24. 제22항에서,
    상기 반도체는 상기 제1 게이트 전극 및 상기 수평 제2 게이트 전극과 중첩하는 채널 영역을 포함하고
    상기 제1 게이트 전극, 상기 수평 제2 게이트 전극 및 상기 수직 제2 게이트 전극은 상기 채널 영역을 둘러싸는 박막 트랜지스터의 제조 방법.
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