KR102471021B1 - 박막 트랜지스터 표시판 및 이의 제조 방법 - Google Patents

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Abstract

일 실시예에 따른 박막 트랜지스터 표시판은 기판 위에 위치하며, 소스 영역, 드레인 영역 및 채널 영역을 포함하는 산화물 반도체층, 상기 산화물 반도체층 위에 위치하는 게이트 절연막 및 게이트 전극, 상기 게이트 전극 위에 위치하는 제1 보호막, 상기 제1 보호막 위에 위치하는 제2 보호막, 상기 제2 보호막 위에 위치하며 상기 소스 영역과 연결되는 소스 전극 및 상기 드레인 영역과 연결되는 드레인 전극을 포함하고, 상기 제1 보호막 및 상기 제2 보호막은 동일한 금속 산화물을 포함하고, 상기 제1 보호막이 포함하는 금속의 함량은 상기 제2 보호막이 포함하는 금속의 함량과 상이하다.

Description

박막 트랜지스터 표시판 및 이의 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}
본 개시는 박막 트랜지스터 표시판 및 이의 제조 방법에 관한 것이다.
박막 트랜지스터는 표시 장치 등 다양한 전자 장치에 사용되고 있다. 예를 들어, 박막 트랜지스터는 액정 표시 장치, 유기 발광 표시 장치 등의 표시 장치에서 스위칭 소자 또는 구동 소자로 이용되고 있다.
박막 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극, 그리고 소스 전극 및 드레인 전극에 전기적으로 연결되어 있는 반도체층을 포함하는데, 이 중 반도체층은 박막 트랜지스터의 특성을 결정하는 중요한 요소이다.
이러한 반도체층은 규소(Si)를 포함할 수 있다. 규소는 결정 형태에 따라 비정질 규소 및 다결정 규소로 나누어지고, 비정질 규소는 제조 공정이 단순한 반면 전하 이동도가 낮아 고성능 박막 트랜지스터를 제조하는데 한계가 있고 다결정 규소는 전하 이동도가 높은 반면 규소를 결정화하는 단계가 요구되어 제조 비용이 높고 공정이 복잡하다.
비정질 규소와 다결정 규소를 보완하기 위하여 비정질 규소보다 전자 이동도가 높고 온/오프 비율이 높으며, 다결정 실리콘보다 원가가 저렴하고 균일도가 높은 산화물 반도체를 이용하는 박막 트랜지스터에 대한 연구가 진행되고 있다.
실시예들은 불충분한 산화로 인해 보호막을 따라 전류가 누설되거나 외부의 수분이나 외기에 의해 박막 트랜지스터의 물성이 저하되는 것을 방지할 수 있는 박막 트랜지스터 표시판 및 이의 제조 방법을 제공하기 위한 것이다.
해결하고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
일 실시예에 따른 박막 트랜지스터 표시판은 기판 위에 위치하며, 소스 영역, 드레인 영역 및 채널 영역을 포함하는 산화물 반도체층, 상기 산화물 반도체층 위에 위치하는 게이트 절연막 및 게이트 전극, 상기 게이트 전극 위에 위치하는 제1 보호막, 상기 제1 보호막 위에 위치하는 제2 보호막, 상기 제2 보호막 위에 위치하며 상기 소스 영역과 연결되는 소스 전극 및 상기 드레인 영역과 연결되는 드레인 전극을 포함하고, 상기 제1 보호막 및 상기 제2 보호막은 동일한 금속 산화물을 포함하고, 상기 제1 보호막이 포함하는 금속의 함량은 상기 제2 보호막이 포함하는 금속의 함량과 상이하다.
상기 제1 보호막 및 상기 제2 보호막 각각은 산화알루미늄을 포함하고, 상기 제1 보호막이 포함하는 알루미늄의 함량은 상기 제2 보호막이 포함하는 알루미늄의 함량 보다 작을 수 있다.
상기 제1 보호막 및 상기 제2 보호막 각각의 두께는 약 10 nm 미만일 수 있다.
상기 제1 보호막 및 상기 제2 보호막 사이에 위치하는 층간 절연막을 더 포함하고, 상기 층간 절연막은 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
일 실시예에 따른 박막 트랜지스터 표시판은 기판 위에 위치하며, 소스 영역, 드레인 영역 및 채널 영역을 포함하는 산화물 반도체층, 상기 산화물 반도체층 위에 위치하는 게이트 절연막 및 게이트 전극, 상기 게이트 전극 위에 위치하는 제1 보호막, 상기 제1 보호막 위에 위치하는 제2 보호막, 상기 제2 보호막 위에 위치하며 상기 소스 영역과 연결되는 소스 전극 및 상기 드레인 영역과 연결되는 드레인 전극을 포함하고, 상기 제1 보호막 및 상기 제2 보호막은 서로 다른 금속 산화물을 포함하고, 상기 제1 보호막은 수소를 더 포함한다.
상기 제1 보호막은 산화티타늄 및 산화지르코늄 중 적어도 하나를 포함할 수 있다.
상기 제2 보호막은 산화알루미늄을 포함할 수 있다.
상기 제1 보호막 및 상기 제2 보호막 각각의 두께는 약 10 nm 미만일 수 있다.
상기 제1 보호막 및 상기 제2 보호막 사이에 위치하는 층간 절연막을 더 포함하고, 상기 층간 절연막은 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
일 실시예에 따른 박막 트랜지스터 표시판은 기판 위에 위치하며, 소스 영역, 드레인 영역 및 채널 영역을 포함하는 산화물 반도체층, 상기 산화물 반도체층 위에 위치하는 게이트 절연막 및 게이트 전극, 상기 게이트 전극 위에 위치하는 제1 보호막, 상기 제1 보호막 위에 위치하며 상기 소스 영역과 연결되는 소스 전극 및 상기 드레인 영역과 연결되는 드레인 전극을 포함하고, 상기 제1 보호막은 산화지르코늄, 산화마그네슘, 산화하프늄, 산화알루미늄티타늄, 및 산화알루미늄마그네슘 중 적어도 하나를 포함하고, 상기 제1 보호막의 두께는 약 10 nm 이상이다.
일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 산화물 반도체 패턴을 형성하는 단계, 상기 산화물 반도체 패턴 위에 게이트 절연막 및 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 제1 금속막을 적층하고 산화시켜 제1 보호막이 형성되는 단계, 상기 제1 보호막 위에 제2 금속막을 적층하고 산화시켜 제2 보호막이 형성되는 단계, 그리고 상기 제2 보호막 위에 위치하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고, 상기 제1 금속막이 산화되는 단계에서, 상기 제1 금속막과 접촉하는 상기 산화물 반도체 패턴에 소스 영역 및 드레인 영역이 형성되고, 상기 제1 보호막과 상기 제2 보호막은 동일한 금속 산화물을 포함하며 상기 제1 보호막이 포함하는 금속의 함량은 상기 제2 보호막이 포함하는 금속의 함량과 상이하다.
상기 제1 보호막 및 상기 제2 보호막 각각은 산화알루미늄을 포함하고, 상기 제1 보호막이 포함하는 알루미늄의 함량은 상기 제2 보호막이 포함할 수 있다.
상기 제1 금속막 및 상기 제2 금속막은 약 10 nm 미만으로 형성될 수 있다.
상기 제1 보호막과 상기 제2 보호막 사이에 위치하는 층간 절연막을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 산화물 반도체 패턴을 형성하는 단계, 상기 산화물 반도체 패턴 위에 게이트 절연막 및 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 제1 금속막을 적층하고 산화시켜 제1 보호막이 형성되는 단계, 상기 제1 보호막 위에 제2 금속막을 적층하고 산화시켜 제2 보호막이 형성되는 단계, 그리고 상기 제2 보호막 위에 위치하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고, 상기 제1 금속막이 산화되는 단계에서, 상기 제1 금속막과 접촉하는 상기 산화물 반도체 패턴에 소스 영역 및 드레인 영역이 형성되고, 상기 제1 보호막 및 상기 제2 보호막은 서로 다른 금속 산화막을 포함하고, 상기 제1 보호막은 수소를 더 포함하도록 형성된다.
상기 제1 금속막을 적층한 이후 상기 제1 금속막 위에 제2 금속막을 적층하고, 상기 제1 금속막 및 상기 제2 금속막을 동시에 산화시켜 각각 상기 제1 보호막 및 제2 보호막이 형성되는 단계를 포함할 수 있다.
상기 제1 보호막은 산화티타늄 및 산화지르코늄 중 적어도 하나를 포함하고 상기 제2 보호막은 산화알루미늄을 포함할 수 있다.
상기 제1 보호막 및 상기 제2 보호막 각각의 두께는 약 10 nm 미만으로 형성될 수 있다.
상기 제1 보호막 및 상기 제2 보호막 사이에 위치하는 층간 절연막을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 산화물 반도체 패턴을 형성하는 단계, 상기 산화물 반도체 패턴 위에 게이트 절연막 및 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 제1 금속막을 적층하고 산화시켜 제1 보호막이 형성되는 단계, 그리고 상기 제1 보호막 위에 위치하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고, 상기 제1 금속막이 산화되는 단계에서, 상기 제1 금속막과 접촉하는 상기 산화물 반도체 패턴에 소스 영역 및 드레인 영역이 형성되고, 상기 제1 보호막은 산화지르코늄, 산화마그네슘, 산화하프늄, 산화알루미늄티타늄, 및 산화알루미늄마그네슘 중 적어도 하나를 포함하고, 상기 제1 보호막의 두께는 약 10 nm 이상으로 형성된다.
실시예들에 따르면 완전히 산화된 보호막을 포함함으로써 외부의 수분 또는 외기로부터 박막 트랜지스터를 보호하여 신뢰성이 향상된 박막 트랜지스터 표시판을 제공할 수 있다.
또한 보호막이 불충분하게 산화되어 보호막으로부터 전류가 누설되는 것을 방지할 수 있다.
도 1은 일 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
도 2는 일 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
도 3은 일 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
도 4는 일 실시예에 따른 박막 트랜지스터를 포함하는 유기 발광 표시 장치의 개략적인 단면도이다.
도 5, 도 6, 도 7, 도 8 및 도 9는 일 실시예에 따른 박막 트랜지스터의 제조 방법에 대한 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하에서는 도 1을 참조하여 일 실시예에 따른 박막 트랜지스터 표시판에 대해 설명한다. 도 1은 일 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
일 실시예에 따른 박막 트랜지스터 표시판은 기판(110) 위에 위치하는 산화물 반도체층(150), 게이트 절연막(140), 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)을 포함할 수 있다. 이하에서 자세히 설명한다.
기판(110)은 투명한 유리 또는 플라스틱 등을 포함할 수 있다. 기판(110)은 평판으로 이루어질 수도 있고, 구부러지는 재질을 포함할 수도 있다.
본 실시예에서는 도시하지 않았으나 기판(110)과 산화물 반도체층(150) 사이에 위치하는 버퍼층(미도시)을 더 포함할 수 있다.
기판(110) 위에 산화물 반도체층(150)이 위치한다. 산화물 반도체층(150)은 기판(110) 위에 위치하는 섬 형상일 수 있다. 산화물 반도체층(150)은 후술할 게이트 전극(124) 및 게이트 절연막(140)과 중첩할 수 있으며, 특히 후술할 산화물 반도체층(150)의 채널 영역(150c)은 게이트 전극(124) 및 게이트 절연막(140)과 중첩할 수 있다.
산화물 반도체층(150)은 산화물 반도체 물질을 포함할 수 있다. 일 예로, 산화물 반도체층(150)은 ITZO(Indium Tin Zinc Oxide), IGZO(Indium Gallium Zinc Oxide) 등을 포함할 수 있다.
산화물 반도체층(150)은 채널 영역(150c), 채널 영역(150c)의 양쪽에 위치하는 소스 영역(150s) 및 드레인 영역(150d)을 포함할 수 있다.
소스 영역(150s) 및 드레인 영역(150d)은 금속을 더 포함할 수 있다. 일 예로, 상기 금속은 알루미늄(Al), 티타늄(Ti), 지르코늄(Zr), 마그네슘(Mg), 하프늄(Hf) 중 적어도 하나일 수 있다. 상기 금속은 후술할 제1 보호막(180p)이 포함하는 금속과 동일한 금속일 수 있다.
소스 영역(150s) 및 드레인 영역(150d)은 저-저항 영역일 수 있다. 소스 영역(150s) 및 드레인 영역(150d)은 제1 보호막(180p)을 통해 유입된 금속을 포함한다. 소스 영역(150s) 및 드레인 영역(150d)은 채널 영역(150c) 보다 많은 함량의 금속을 포함할 수 있으며 이에 따라 채널 영역(150c) 대비 낮은 저항을 가질 수 있다.
소스 영역(150s) 및 드레인 영역(150d) 각각은 산화물 반도체층(150)의 상부면으로부터 두께 방향(y 방향)으로 연장된 일부 영역에 해당한다. 소스 영역(150s) 및 드레인 영역(150d)의 하부면은 산화물 반도체층(150)의 하부면과 일치하지 않을 수 있다.
산화물 반도체층(150)의 채널 영역(150c) 위에 게이트 절연막(140)이 위치한다. 게이트 절연막(140)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 등과 같은 물질을 포함할 수 있다. 게이트 절연막(140)은 단일막 또는 다중막을 포함할 수 있다.
게이트 절연막(140) 위에 게이트 전극(124)이 위치한다. 게이트 전극(124)은, 인가되는 게이트 전압을 통해 산화물 반도체층(150)의 전자 밀도를 제어할 수 있다.
게이트 전극(124)은 은(Ag), 구리(Cu), 니켈(Ni), 알루미늄(Al), 몰리브덴(Mo) 등과 같은 저저항 금속 또는 이들의 합금을 포함할 수 있다.
게이트 전극(124)과 게이트 절연막(140)의 평면상 가장자리는 실질적으로 일치할 수 있다. 게이트 전극(124)과 게이트 절연막(140)의 평면상 가장자리는 단면상 서로 상하 중첩할 수 있다.
게이트 전극(124), 산화물 반도체층(150) 및 기판(110) 위에 제1 보호막(180p)이 위치한다.
제1 보호막(180p)은 금속을 포함하는 산화막일 수 있다. 제1 보호막(180p)은 소스 영역(150s) 및 드레인 영역(150d) 내로 확산되는 상기 금속의 공급원일 수 있다.
제1 보호막(180p)은, 예를 들어, 산화알루미늄, 산화지르코늄, 산화티타늄, 산화마그네슘, 산화하프늄, 산화알루미늄티타늄, 및 산화알루미늄마그네슘 중 적어도 하나를 포함할 수 있다.
제1 보호막(180p)의 두께는 약 10nm 미만일 수 있으며 두께 방향(y 방향)을 따라 완전히 산화된 산화금속막일 수 있다. 제1 보호막(180p)은 금속막을 적층한 이후 상기 금속막의 산화를 통해 형성될 수 있다. 상기 금속막이 약 10nm 이상의 두께를 가지는 경우 일부 영역에서는 금속의 산화가 이루어지지 않을 수 있다. y 방향을 따라 산화물 반도체층(150)에 인접한 금속막은 충분히 산화되지 않고, 금속 물질 자체로 잔류할 수 있다. 산화되지 않은 영역에서는 박막 트랜지스터에 인가되는 전류의 누설이 발생하고 이에 따라 특성이 저하될 수 있다. 그러나 일 실시예에 따른 제1 보호막(180p)은 얇은 두께로 형성되는 바 두께 방향으로 완전히 산화된 막일 수 있다.
제1 보호막(180p) 위에 제2 보호막(180q)이 위치할 수 있다. 제2 보호막(180q)은 산화알루미늄을 포함할 수 있으며, 단일막이거나 다중막일 수 있다.
제2 보호막(180q)의 두께는 약 10nm 미만일 수 있다. 제2 보호막(180q) 역시 10 nm 이상의 두께를 가지는 경우 균일하게 산화된 막의 형성이 어려울 수 있다.
제1 보호막(180p) 및 제2 보호막(180q)의 두께의 합은 약 10nm 이상일 수 있다. 제1 보호막(180p) 및 제2 보호막(180q)이 약 10nm 이상의 두께를 가지는 경우 외부로부터의 수분 또는 외기 유입을 효과적으로 차단할 수 있다.
정리하면 제1 보호막(180p) 및 제2 보호막(180q) 각각은 얇은 두께로 형성되어 완전히 산화된 금속막을 포함할 수 있다. 또한 제1 보호막(180p) 및 제2 보호막(180q)을 중첩시켜 두꺼운 금속 산화막에 의해 박막 트랜지스터를 보호하는 효과를 가질 수 있다.
본 명세서는 1층으로 이루어진 제1 보호막(180p) 및 1층으로 이루어진 제2 보호막(180q)에 대해 설명하였으나, 이에 제한되지 않고 제1 보호막(180p) 및 제2 보호막(180q)은 각각 복수의 층을 포함할 수 있다.
제1 보호막(180p) 및 제2 보호막(180q)은 동일한 금속 산화물을 포함할 수 있으며, 일 예로, 제1 보호막(180p)이 산화알루미늄을 포함하고, 제2 보호막(180q)이 산화알루미늄을 포함할 수 있다.
제1 보호막(180p)이 포함하는 알루미늄의 함량과 제2 보호막(180q)이 포함하는 알루미늄의 함량은 상이할 수 있으며, 구체적으로 제1 보호막(180p)이 포함하는 알루미늄의 함량은 제2 보호막(180q)이 포함하는 알루미늄의 함량 보다 작을 수 있다. 제1 보호막(180p)은 산화물 반도체층(150)의 소스 영역(150s) 및 드레인 영역(150d)과 직접 접촉하고 있으며 금속막이 산화되는 과정에서 상기 금속막에 포함되어 있던 금속 물질 중 일부분이 소스 영역(150s) 및 드레인 영역(150d)으로 유입되기 때문에 제1 보호막(180p) 내의 금속 물질의 함량은 제2 보호막(180q) 내의 금속 물질의 함량에 비하여 작아진다.
또한 제1 보호막(180p) 및 제2 보호막(180q)은 서로 다른 금속 산화물을 포함할 수 있으며, 일 예로, 제1 보호막(180p)이 산화티타늄 및 산화지르코늄 중 적어도 하나를 포함하고, 제2 보호막(180q)이 산화알루미늄을 포함할 수 있다. 이때 제1 보호막(180p)은 수소(H)를 더 포함할 수 있다.
상기 산화티타늄 및 산화지르코늄은 수소(H)를 흡착하는 성질이 있다. 제1 보호막(180p)이 산화티타늄 또는 산화지르코늄을 포함하는 경우, 제조 공정 중에 산화물 반도체층(150)으로 유입될 수 있는 수소 기체는 제1 보호막(180p)에 흡수될 수 있다. 따라서 제1 보호막(180p)은 흡착한 수소(H)를 더 포함할 수 있다.
산화물 반도체층(150)은 수소 기체에 취약하나, 일 실시예에 따라 제1 보호막(180p)이 산화티타늄 또는 산화지르코늄을 포함하는 경우 수소 기체에 대한 산화물 반도체층의 안정성이 향상될 수 있다.
전술한 제1 보호막(180p) 및 제2 보호막(180q)은 산화물 반도체층(150)으로의 수분 및 외기 유입을 차단하고, 완전히 산화된 보호막을 포함함으로써 전류가 누설되는 것을 방지하여 박막 트랜지스터의 전기적 안정성 및 신뢰성을 향상시킬 수 있다.
제1 보호막(180p) 및 제2 보호막(180q)은 산화물 반도체층(150)의 소스 영역(150s)과 중첩하는 제1 접촉 구멍(163) 및 산화물 반도체층(150)의 드레인 영역(150d)과 중첩하는 제2 접촉 구멍(165)을 가질 수 있다.
제2 보호막(180q) 위에 소스 전극(173) 및 드레인 전극(175)이 위치할 수 있다. 소스 전극(173)은 제1 접촉 구멍(163)을 통해 산화물 반도체층(150)의 소스 영역(150s)과 연결되고, 드레인 전극(175)은 제2 접촉 구멍(165)을 통해 산화물 반도체층(150)의 드레인 영역(150d)과 연결된다.
전술한 산화물 반도체층(150), 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 하나의 박막 트랜지스터를 이룬다. 일 실시예에 의한 박막 트랜지스터 표시판은 복수의 화소와 이러한 화소를 구동하는 구동부를 포함할 수 있다. 상기에서 설명한 박막 트랜지스터는 각 화소와 직접 연결되어 있는 스위칭 소자로 이용될 수도 있고, 구동부 내에 위치하는 스위칭 소자로 이용될 수도 있다.
이하에서는 도 2 및 도 3을 참고하여 일 실시예에 따른 박막 트랜지스터 표시판에 대해 설명한다. 도 2는 도 1의 변형 실시예에 따른 박막 트랜지스터 표시판의 단면도이고, 도 3은 도 1의 변형 실시예에 따른 박막 트랜지스터 표시판의 단면도이다. 도 1에서 설명한 구성요소에 대해서는 간단히 설명하며 상이한 구성요소에 대해서만 이하에서 구체적으로 설명한다.
우선 도 2를 참조하면, 기판(110) 위에 산화물 반도체층(150)이 위치한다. 산화물 반도체층(150)은 채널 영역(150c), 채널 영역(150c)의 양쪽에 위치하는 소스 영역(150s) 및 드레인 영역(150d)을 포함할 수 있다. 산화물 반도체층(150)의 채널 영역(150c) 위에 평면상 가장자리가 일치하는 게이트 절연막(140) 및 게이트 전극(124)이 위치한다.
게이트 전극(124), 산화물 반도체층(150) 및 기판(110) 위에 보호막(180)이 위치할 수 있다. 일 실시예에 따른 보호막(180)은 단일층으로 이루어질 수 있다.
보호막(180)은 금속 산화물을 포함할 수 있다. 구체적으로 보호막(180)이 포함하는 금속은 알루미늄 보다 이온화 경향이 큰 금속 또는 합금을 포함할 수 있다. 일 실시예에 따른 보호막(180)은 산화지르코늄, 산화마그네슘, 산화하프늄, 산화알루미늄티타늄, 및 산화알루미늄마그네슘 중 적어도 하나를 포함할 수 있으며 이에 제한되는 것은 아니다.
보호막(180)은 약 10nm 이상의 두께를 가질 수 있다. 일 실시예에 따른 보호막(180)은 약 10 nm 이상의 두께로 형성되는 경우에도 이온화 경향이 큰 금속을 포함하는 바, 금속막을 산화하는 공정에서 충분히 막 전체가 산화될 수 있다.
보호막(180) 위에 소스 전극(173) 및 드레인 전극(175)이 위치할 수 있다. 소스 전극(173)은 제1 접촉 구멍(163)을 통해 산화물 반도체층(150)의 소스 영역(150s)과 연결되고, 드레인 전극(175)은 제2 접촉 구멍(165)을 통해 산화물 반도체층(150)의 드레인 영역(150d)과 연결된다.
다음 도 3을 참조하면, 기판(110) 위에 산화물 반도체층(150)이 위치한다. 산화물 반도체층(150)은 채널 영역(150c), 채널 영역(150c)의 양쪽에 위치하는 소스 영역(150s) 및 드레인 영역(150d)을 포함할 수 있다. 산화물 반도체층(150)의 채널 영역(150c) 위에 평면상 가장자리가 일치하는 게이트 절연막(140) 및 게이트 전극(124)이 위치한다.
게이트 전극(124), 산화물 반도체층(150) 및 기판(110) 위에 제1 보호막(180p)이 위치한다. 제1 보호막(180p)은 소스 영역(150s) 및 드레인 영역(150d) 내로 확산된 금속의 공급원일 수 있으며, 상기 금속을 포함하는 산화막일 수 있다.
제1 보호막(180p)은, 일 예로, 산화알루미늄, 산화지르코늄, 산화티타늄, 산화마그네슘, 산화하프늄, 산화알루미늄티타늄, 및 산화알루미늄마그네슘 중 적어도 하나를 포함할 수 있다.
제1 보호막(180p) 위에 층간 절연막(181)이 위치할 수 있다. 층간 절연막(181)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 질산화물 중 적어도 하나를 포함할 수 있다.
제1 보호막(180p) 위에 제2 보호막(180q)이 위치할 수 있다. 제2 보호막(180q)은 산화알루미늄을 포함할 수 있으며, 단일막이거나 다중막일 수 있다.
제1 보호막(180p), 층간 절연막(181) 및 제2 보호막(180q)은 산화물 반도체층(150)의 소스 영역(150s)과 중첩하는 제1 접촉 구멍(163) 및 산화물 반도체층(150)의 드레인 영역(150d)과 중첩하는 제2 접촉 구멍(165)을 가질 수 있다.
제2 보호막(180q) 위에 소스 전극(173) 및 드레인 전극(175)이 위치할 수 있다. 소스 전극(173)은 제1 접촉 구멍(163)을 통해 산화물 반도체층(150)의 소스 영역(150s)과 연결되고, 드레인 전극(175)은 제2 접촉 구멍(165)을 통해 산화물 반도체층(150)의 드레인 영역(150d)과 연결된다.
이하에서는 도 4를 참조하여 전술한 박막 트랜지스터 표시판을 포함하는 유기 발광 표시 장치에 대해 설명한다. 도 4는 일 실시예에 따른 박막 트랜지스터 표시판을 포함하는 유기 발광 표시 장치의 개략적인 단면도이다. 이하에서는 전술한 구성요소에 대한 설명은 생략하고 설명하지 않은 구성요소에 대해서만 설명한다.
한편 본 명세서는 도 1의 박막 트랜지스터 표시판을 포함하는 유기 발광 표시 장치에 대해 설명하였으나 이에 제한되지 않고 도 2의 박막 트랜지스터 표시판 또는 도 3의 박막 트랜지스터 표시판을 포함하는 유기 발광 표시 장치도 가능하며, 이들을 포함하는 액정 표시 장치도 가능하다.
앞서 설명한 산화물 반도체층(150), 게이트 전극(124), 소스 전극(173), 및 드레인 전극(175)은 하나의 박막 트랜지스터(Thin Film Transistor)를 구성한다. 상기에서 설명한 박막 트랜지스터는 스위칭 트랜지스터 또는 구동 트랜지스터일 수 있다. 이러한 박막 트랜지스터가 배치된 기판(110)을 박막 트랜지스터 표시판이라 한다.
도 4를 참조하면 제2 보호막(180q), 소스 전극(173), 및 드레인 전극(175) 위에 제3 보호막(182)이 위치할 수 있다. 제3 보호막(182)은 드레인 전극(175)과 중첩하는 제3 접촉 구멍(190)을 가질 수 있다.
제3 보호막(182) 위에 화소 전극(191)이 위치할 수 있다. 화소 전극(191)은 인듐-주석 산화물(ITO, Indium Tin Oxide), 인듐-아연 산화물(IZO, Indium Zinc Oxide), 산화 아연(ZnO), 인듐 산화물(In2O3, Indium Oxide) 등의 투명한 도전 물질이나 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 또는 금(Au) 등의 반사성 금속을 포함할 수 있다.
화소 전극(191)은 제3 접촉 구멍(190)을 통해서 드레인 전극(175)과 전기적으로 연결되어 유기 발광 다이오드(OLED)의 애노드 전극이 될 수 있다.
제3 보호막(182) 위에 화소 정의막(350)이 위치할 수 있다. 화소 정의막(350)은 화소 전극(191)과 중첩하는 화소 개구부(351)를 가진다. 화소 정의막(350)은 폴리아크릴계(polyacrylics) 또는 폴리이미드계(polyimides) 등의 수지와 실리카 계열의 무기물을 포함하거나 유기물을 포함할 수 있다.
화소 정의막(350)의 화소 개구부(351)에는 유기 발광층(370)이 위치한다. 유기 발광층(370)은 발광층, 정공 주입층(hole-injection layer, HIL), 정공 수송층(hole-transporting layer, HTL), 전자 수송층(electron-transporting layer, ETL) 및 전자 주입층(electron-injection layer, EIL) 중 적어도 하나를 포함할 수 있다.
유기 발광층(370)은 적색을 발광하는 적색 유기 발광층, 녹색을 발광하는 녹색 유기 발광층 및 청색을 발광하는 청색 유기 발광층을 포함할 수 있다. 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층은 각각 적색 화소, 녹색 화소 및 청색 화소에 형성되어 컬러 화상을 구현하게 된다.
또한, 유기 발광층(370)은 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층을 적색 화소, 녹색 화소 및 청색 화소에 모두 함께 적층하고, 각 화소 별로 적색 필터, 녹색 필터 및 청색 필터를 형성하여 컬러 화상을 구현할 수 있다. 다른 예로, 백색을 발광하는 백색 유기 발광층을 적색 화소, 녹색 화소 및 청색 화소 모두에 형성하고, 각 화소 별로 각각 적색 필터, 녹색 필터 및 청색 필터를 형성하여 컬러 화상을 구현할 수도 있다. 백색 유기 발광층과 색필터를 이용하여 컬러 화상을 구현하는 경우, 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층을 각각의 개별 화소 즉, 적색 화소, 녹색 화소 및 청색 화소에 증착하기 위한 증착 마스크를 사용하지 않아도 된다.
다른 예에서 설명한 백색 유기 발광층은 하나의 유기 발광층으로 형성될 수 있음은 물론이고, 복수의 유기 발광층을 적층하여 백색을 발광할 수 있도록 한 구성까지 포함한다. 예로, 적어도 하나의 옐로우 유기 발광층과 적어도 하나의 청색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성, 적어도 하나의 시안 유기 발광층과 적어도 하나의 적색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성, 적어도 하나의 마젠타 유기 발광층과 적어도 하나의 녹색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성 등도 포함할 수 있다.
화소 정의막(350) 및 유기 발광층(370) 위에는 공통 전극(270)이 위치한다. 공통 전극(270)은 인듐-주석 산화물(ITO, Indium Tin Oxide), 인듐-아연 산화물(IZO, Indium Zinc Oxide), 산화 아연(ZnO), 인듐 산화물(In2O3, Indium Oxide) 등의 투명한 도전 물질이나 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 또는 금(Au) 등의 반사성 금속을 포함할 수 있다. 공통 전극(270)은 유기 발광 다이오드(OLED)의 캐소드 전극이 된다. 화소 전극(191), 유기 발광층(370) 및 공통 전극(270)은 유기 발광 다이오드(OLED)를 이룬다.
이하에서는 도 3과 함께 도 5 내지 도 9를 참조하여 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대해 설명한다. 도 5, 도 6, 도 7, 도 8 및 도 9는 일 실시예에 따른 박막 트랜지스터의 제조 방법에 대한 단면도이다.
우선 도 5에 도시된 바와 같이, 기판(110) 위에 산화물 반도체 패턴(150a)이 형성된다. 산화물 반도체 패턴(150a)은 기판(110) 위에 산화물 반도체 물질막을 적층하고 패터닝하여 형성될 수 있다.
다음, 도 6을 참조하면, 기판(110) 및 산화물 반도체 패턴(150a) 위에 게이트 절연 물질층(140a) 및 게이트 전극 물질층(124a)이 순서대로 적층되고, 게이트 전극 물질층(124a) 위에 감광성 패턴(M)이 형성된다.
게이트 절연 물질층(140a)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiON) 중 적어도 하나를 포함할 수 있으며 게이트 전극 물질층(124a)은 금속 도전 물질을 포함할 수 있다.
게이트 절연 물질층(140a)은 일 예로 플라즈마 CVD법(chemical vapor deposition), 반응성 스퍼터링법, 원자층 성막법 등에 의해 형성될 수 있으며, 게이트 전극 물질층(124a)은 스퍼터링법으로 형성될 수 있으나, 이에 제한되는 것은 아니다. 또한 감광성 패턴(M)은 게이트 전극 물질층(124a) 위에 감광성 물질을 적층 및 패터닝하여 형성될 수 있다.
이후 도 7에 도시된 바와 같이 산화물 반도체 패턴(150a) 위에 게이트 절연막(140) 및 게이트 전극(124)이 형성된다.
게이트 전극(124)은 감광성 패턴(M)을 마스크로 게이트 전극 물질층(도 6의 124a 참조)을 식각하여 형성되고 게이트 절연막(140)은 감광성 패턴(M)을 마스크로 게이트 절연 물질층(도 6의 140a)을 식각하여 형성된다. 이후 감광성 패턴(M)이 제거된다.
게이트 전극(124)과 게이트 절연막(140)의 평면 상 가장자리는 실질적으로 동일하게 형성될 수 있다. 게이트 전극(124)과 게이트 절연막(140)의 평면상 가장자리가 단면상 서로 상하 중첩하도록 형성될 수 있다.
이어서, 도 8을 참조하면, 게이트 전극(124) 위에 제1 보호막(180p)이 형성되고 소스 영역(150s), 드레인 영역(150d) 및 채널 영역(150c)을 포함하는 산화물 반도체층(150)이 형성된다.
제1 보호막(180p)은 게이트 전극(124), 산화물 반도체 패턴(도 7의 150a 참조) 및 기판(110) 위에 제1 금속막을 형성하고, 제1 금속막에 산화 공정을 실시하여 산화된 금속막을 포함할 수 있다. 상기 산화 공정은 어닐링 공정 또는 플라즈마 산화 공정일 수 있으나 이에 제한되는 것은 아니다.
상기 제1 금속막은 알루미늄, 지르코늄, 마그네슘, 하프늄, 알루미늄티타늄, 알루미늄마그네슘, 및 티타늄 중 어느 하나를 스퍼터링법으로 증착하여 형성될 수 있다.
상기 제1 금속막의 두께는 약 10 nm 미만일 수 있다. 제1 금속막의 두께가 약 10 nm 이상인 경우 산화 공정에서 제1 금속막이 균일하게 산화되지 않을 수 있다.
산화물 반도체층(150)의 소스 영역(150s) 및 드레인 영역(150d)은 상기 산화 공정 중에 제1 금속막이 포함하는 금속의 유입으로 형성될 수 있다. 산화물 반도체 패턴(도 7의 150a 참조)으로 유입된 금속에 의해 산화물 반도체 패턴(150a)의 일부 영역은 저-저항 물성을 가지게 되고, 상기 영역은 각각 소스 영역(150s) 및 드레인 영역(150d)일 수 있다.
소스 영역(150s) 및 드레인 영역(150d) 사이에는 채널 영역(150c)이 형성된다. 채널 영역(150c)은 산화물 반도체층(150)의 상부에 위치하는 게이트 전극(124) 및 게이트 절연막(140)에 의해 차단되어 상기 금속 물질의 유입이 거의 이루어지지 않을 수 있다.
다음 도 9에 도시된 바와 같이 제1 보호막(180p) 위에 층간 절연막(181) 및 제2 보호막(180q)이 형성된다. 제2 보호막(180q)은 전술한 제1 보호막(180p)과 동일한 방법으로 형성될 수 있다.
구체적으로 제2 금속막을 층간 절연막(181) 위에 적층한 이후 산화 공정(일 예로, 어닐링 공정, 플라즈마 공정)을 실시하여 산화 금속막을 포함하는 제2 보호막(180q)이 형성될 수 있다. 다만 제2 금속막은 산화물 반도체층(150)과 직접 접촉하지 않으므로 산화물 반도체층(150)으로의 금속 물질 유입은 없을 수 있다.
이후 제2 보호막(180q), 층간 절연막(181) 및 제1 보호막(180p)에 제1 접촉 구멍(163) 및 제2 접촉 구멍(165)을 형성하고, 제1 접촉 구멍(163)을 통해 소스 영역(150s)과 연결되는 소스 전극(173) 및 제2 접촉 구멍(165)을 통해 드레인 영역(150d)과 연결되는 드레인 전극(175)을 형성하여, 도 3에 도시한 박막 트랜지스터 표시판을 형성한다.
소스 전극(173) 및 드레인 전극(175)은 제2 보호막(180q) 위에 금속 물질을 증착하고 이를 패터닝하여 형성된다.
또한 본 실시예에서는 도 3에 도시된 박막 트랜지스터 표시판을 제조하는 방법에 대해 설명하였으나, 도 1에 도시된 박막 트랜지스터 표시판은 층간 절연막(181)을 제조하는 공정 이외에 동일한 공정으로 제조될 수 있으며 도 2에 도시된 박막 트랜지스터 표시판은 층간 절연막(181) 및 제2 보호막(180q)을 제조하는 공정 이외에 동일한 공정으로 제조될 수 있다.
다만, 제1 보호막(180p)이 산화티타늄을 포함하고 제2 보호막(180q)이 산화알루미늄을 포함하는 경우, 전술한 제조 방법과 일부 상이할 수 있다.
구체적으로 티타늄을 포함하는 제1 금속막을 적층한 이후 별도의 산화 공정 없이 알루미늄을 포함하는 제2 금속막을 연속적으로 적층한다. 이후, 알루미늄을 포함하는 제2 금속막 및 티타늄을 포함하는 제1 금속막을 동시에 산화 처리하여 각각 산화알루미늄을 포함하는 제2 보호막(180q) 및 산화 티타늄을 포함하는 제1 보호막(180p)을 형성할 수 있다.
전술한 방법으로 제조된 박막 트랜지스터 표시판에 따르면, 게이트 전극(124)에 게이트 전압이 인가되면, 산화물 반도체층(150)의 채널 영역(150c)에 전류가 발생한다. 이때 소스 영역(150s) 및 드레인 영역(150d)은 금속 물질을 포함하는 저-저항 영역이므로 박막 트랜지스터 소자 특성이 안정화될 수 있다.
또한 본 발명에 따르면 저-저항 영역을 형성하기 위한 제1 보호막은 충분히 얇은 두께로 형성되는 바 저-저항 영역을 형성함과 동시에 완전히 산화된 산화 금속막을 제공할 수 있다. 따라서 산화물 반도체층을 수분이나 외기로부터 차단하여 안정적인 박막 트랜지스터의 제공이 가능하다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판
124: 게이트 전극
140: 게이트 절연막
150: 산화물 반도체층
173: 소스 전극
175: 드레인 전극
180p: 제1 보호막
180q: 제2 보호막

Claims (20)

  1. 기판 위에 위치하며, 소스 영역, 드레인 영역 및 채널 영역을 포함하는 산화물 반도체층,
    상기 산화물 반도체층 위에 위치하는 게이트 절연막 및 게이트 전극,
    상기 게이트 전극 위에 위치하는 제1 보호막,
    상기 제1 보호막 위에 위치하는 제2 보호막,
    상기 제2 보호막 위에 위치하며 상기 소스 영역과 연결되는 소스 전극 및 상기 드레인 영역과 연결되는 드레인 전극을 포함하고,
    상기 제1 보호막 및 상기 제2 보호막은 동일한 금속 산화물을 포함하고,
    상기 제1 보호막이 포함하는 금속의 함량은 상기 제2 보호막이 포함하는 금속의 함량과 상이하고,
    상기 제1 보호막 및 상기 제2 보호막 각각의 두께는 10 nm 미만인 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 제1 보호막 및 상기 제2 보호막 각각은 산화알루미늄을 포함하고,
    상기 제1 보호막이 포함하는 알루미늄의 함량은 상기 제2 보호막이 포함하는 알루미늄의 함량 보다 작은 박막 트랜지스터 표시판.
  3. 삭제
  4. 제1항에서,
    상기 제1 보호막 및 상기 제2 보호막 사이에 위치하는 층간 절연막을 더 포함하고,
    상기 층간 절연막은 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 적어도 하나를 포함하는 박막 트랜지스터 표시판.
  5. 기판 위에 위치하며, 소스 영역, 드레인 영역 및 채널 영역을 포함하는 산화물 반도체층,
    상기 산화물 반도체층 위에 위치하는 게이트 절연막 및 게이트 전극,
    상기 게이트 전극 위에 위치하는 제1 보호막,
    상기 제1 보호막 위에 위치하는 제2 보호막,
    상기 제2 보호막 위에 위치하며 상기 소스 영역과 연결되는 소스 전극 및 상기 드레인 영역과 연결되는 드레인 전극을 포함하고,
    상기 제1 보호막 및 상기 제2 보호막은 서로 다른 금속 산화물을 포함하고,
    상기 제1 보호막은 수소를 더 포함하고,
    상기 제1 보호막 및 상기 제2 보호막 각각의 두께는 10 nm 미만인 박막 트랜지스터 표시판.
  6. 제5항에서,
    상기 제1 보호막은 산화티타늄 및 산화지르코늄 중 적어도 하나를 포함하는 박막 트랜지스터 표시판.
  7. 제5항에서,
    상기 제2 보호막은 산화알루미늄을 포함하는 박막 트랜지스터 표시판.
  8. 삭제
  9. 제5항에서,
    상기 제1 보호막 및 상기 제2 보호막 사이에 위치하는 층간 절연막을 더 포함하고,
    상기 층간 절연막은 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 적어도 하나를 포함하는 박막 트랜지스터 표시판.
  10. 삭제
  11. 기판 위에 산화물 반도체 패턴을 형성하는 단계,
    상기 산화물 반도체 패턴 위에 게이트 절연막 및 게이트 전극을 형성하는 단계,
    상기 게이트 전극 위에 제1 금속막을 적층하고 산화시켜 제1 보호막이 형성되는 단계,
    상기 제1 보호막 위에 제2 금속막을 적층하고 산화시켜 제2 보호막이 형성되는 단계, 그리고
    상기 제2 보호막 위에 위치하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,
    상기 제1 금속막이 산화되는 단계에서,
    상기 제1 금속막과 접촉하는 상기 산화물 반도체 패턴에 소스 영역 및 드레인 영역이 형성되고,
    상기 제1 보호막과 상기 제2 보호막은 동일한 금속 산화물을 포함하며 상기 제1 보호막이 포함하는 금속의 함량은 상기 제2 보호막이 포함하는 금속의 함량과 상이하고,
    상기 제1 금속막 및 상기 제2 금속막은 10 nm 미만으로 형성되는 박막 트랜지스터 표시판의 제조 방법.
  12. 제11항에서,
    상기 제1 보호막 및 상기 제2 보호막 각각은 산화알루미늄을 포함하고,
    상기 제1 보호막이 포함하는 알루미늄의 함량은 상기 제2 보호막이 포함하는 알루미늄의 함량 보다 작은 박막 트랜지스터 표시판의 제조 방법.
  13. 삭제
  14. 제11항에서,
    상기 제1 보호막과 상기 제2 보호막 사이에 위치하는 층간 절연막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  15. 기판 위에 산화물 반도체 패턴을 형성하는 단계,
    상기 산화물 반도체 패턴 위에 게이트 절연막 및 게이트 전극을 형성하는 단계,
    상기 게이트 전극 위에 제1 금속막을 적층하고 산화시켜 제1 보호막이 형성되는 단계,
    상기 제1 보호막 위에 제2 금속막을 적층하고 산화시켜 제2 보호막이 형성되는 단계, 그리고
    상기 제2 보호막 위에 위치하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,
    상기 제1 금속막이 산화되는 단계에서,
    상기 제1 금속막과 접촉하는 상기 산화물 반도체 패턴에 소스 영역 및 드레인 영역이 형성되고,
    상기 제1 보호막 및 상기 제2 보호막은 서로 다른 금속 산화막을 포함하고,
    상기 제1 보호막은 수소를 더 포함하도록 형성되고,
    상기 제1 금속막 및 상기 제2 금속막은 10 nm 미만으로 형성되는 박막 트랜지스터 표시판의 제조 방법.
  16. 제15항에서,
    상기 제1 금속막을 적층한 이후 상기 제1 금속막 위에 제2 금속막을 적층하고,
    상기 제1 금속막 및 상기 제2 금속막을 동시에 산화시켜 각각 상기 제1 보호막 및 제2 보호막이 형성되는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  17. 제15항에서,
    상기 제1 보호막은 산화티타늄 및 산화지르코늄 중 적어도 하나를 포함하고
    상기 제2 보호막은 산화알루미늄을 포함하는 박막 트랜지스터 표시판의 제조 방법.
  18. 삭제
  19. 제15항에서,
    상기 제1 보호막 및 상기 제2 보호막 사이에 위치하는 층간 절연막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.

  20. 삭제
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