KR20160093749A - 표시 기판, 이의 제조 방법 및 이를 포함하는 표시 장치 - Google Patents

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KR20160093749A
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김성호
허종무
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삼성디스플레이 주식회사
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Abstract

표시 기판은 베이스 기판 상에 배치되는 스위칭 소자 및 정렬 패턴을 포함한다. 스위칭 소자는 액티브 패턴, 액티브 패턴을 부분적으로 커버하는 게이트 절연막 패턴, 게이트 절연막 패턴 상에 배치된 게이트 전극, 액티브 패턴과 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함한다. 정렬 패턴은 베이스 기판 상에서 스위칭 소자와 이격되어 배치되며, 투과도가 서로 다른 물질을 포함하는 복층 구조를 갖는다.

Description

표시 기판, 이의 제조 방법 및 이를 포함하는 표시 장치{DISPLAY SUBSTRATES, METHODS OF MANUFACTURING THE SAME AND DISPLAY DEVICES INCLUDING THE SAME}
본 발명은 표시 기판, 이의 제조 방법 및 이를 포함하는 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 정렬 패턴을 포함하는 표시 기판, 이의 제조 방법 및 이를 포함하는 표시 장치에 관한 것이다.
유기 발광 표시(Organic Light Emitting Display: OLED)와 같은 표시 장치의 기판 상에는 박막 트랜지스터(Thin Film Transistor: TFT), 게이트 절연막과 같은 각종 절연막, 배선 등의 구조물들이 형성된다. 상기의 구조물들의 형성을 위해, 복수 회의 사진 식각 공정들이 수행될 수 있다. 상기 사진 식각 공정의 수가 증가될수록 고비용이 소요되며, 높은 정밀도가 요구된다.
본 발명의 일 과제는 공정 효율성이 향상된 표시 기판을 제공하는 것이다.
본 발명의 일 과제는 공정 효율성이 향상된 표시 기판의 제조 방법을 제공하는 것이다.
본 발명의 일 과제는 공정 효율성이 향상된 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제가 상술한 과제들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시 기판은 베이스 기판 상에 배치되는 스위칭 소자 및 정렬 패턴을 포함한다. 상기 스위칭 소자는 액티브 패턴, 상기 액티브 패턴을 부분적으로 커버하는 게이트 절연막 패턴, 상기 게이트 절연막 패턴 상에 배치된 게이트 전극, 및 상기 액티브 패턴과 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함한다. 상기 정렬 패턴은 상기 베이스 기판 상에서 상기 스위칭 소자와 이격되어 배치되며, 투과도가 서로 다른 물질을 포함하는 복층 구조를 갖는다.
예시적인 실시예들에 있어서, 상기 액티브 패턴은 산화물 반도체를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 정렬 패턴의 최하층은 상기 액티브 패턴보다 투과도가 낮은 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 정렬 패턴의 최상층은 상기 액티브 패턴과 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 표시 기판은 상기 액티브 패턴 및 상기 베이스 기판 사이에 순차적으로 적층된 제1 더미 패턴 및 제1 버퍼막 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 정렬 패턴은 상기 베이스 기판으로부터 순차적으로 적층된 제2 더미 패턴, 제2 버퍼막 패턴 및 더미 액티브 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 패턴 및 상기 더미 액티브 패턴은 산화물 반도체를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 더미 패턴 및 상기 제2 더미 패턴은 실리콘 화합물 또는 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 버퍼막 패턴 및 상기 제2 버퍼막 패턴은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 베이스 기판은 표시 영역 및 배선 영역을 포함할 수 있다. 상기 스위칭 소자 및 상기 정렬 패턴은 각각 상기 베이스 기판의 상기 표시 영역 및 상기 배선 영역 상에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 표시 기판은 상기 표시 영역 및 상기 배선 영역 상에 공통으로 제공되며, 상기 스위칭 소자 및 상기 정렬 패턴을 커버하는 층간 절연막을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 표시 기판은 상기 표시 영역의 상기 베이스 기판 상에 배치되는 하부 전극, 및 상기 층간 절연막 상에 배치되며 상기 하부 전극과 중첩되는 상부 전극을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 표시 기판은 상기 배선 영역의 상기 층간 절연막 부분 상에 배치되는 패드를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 표시 기판은 상기 층간 절연막 상에 배치되어 상기 소스 전극 및 상기 드레인 전극을 커버하는 비아 절연막, 및 상기 비아 절연막 상에 배치되어 상기 스위칭 소자와 전기적으로 연결되는 화소 전극을 더 포함할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시 기판의 제조 방법에 따르면, 제1 영역 및 제2 영역을 포함하는 베이스 기판 상에 더미 막, 버퍼막 및 액티브 막을 순차적으로 형성한다. 상기 액티브 막, 상기 버퍼막 및 상기 더미 막을 부분적으로 식각하여 상기 제1 영역 상에 순차적으로 적층된 제1 더미 패턴, 제1 버퍼막 패턴 및 액티브 패턴을 형성하고, 상기 제2 영역 상에 순차적으로 적층된 제2 더미 패턴, 제2 버퍼막 패턴 및 더미 액티브 패턴을 형성한다. 상기 베이스 기판 상에 상기 액티브 패턴 및 상기 더미 액티브 패턴을 덮는 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 상기 액티브 패턴과 중첩되는 게이트 전극을 형성한다. 상기 게이트 전극을 식각 마스크로 사용하여 상기 게이트 절연막을 부분적으로 식각한다. 상기 베이스 기판 상에 상기 게이트 전극 및 상기 더미 액티브 패턴을 커버하는 층간 절연막을 형성한다. 상기 층간 절연막을 관통하여 상기 액티브 패턴과 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성한다.
예시적인 실시예들에 있어서, 상기 더미 막은 실리콘 화합물 또는 금속을 사용하여 형성되며, 상기 버퍼막은 절연 물질을 사용하여 형성되며, 상기 액티브 막은 산화물 반도체를 사용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 더미 패턴, 제2 버퍼막 패턴 및 상기 더미 액티브 패턴을 포함하는 적층 구조물은 정렬 패턴으로 제공될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극 및/또는 상기 소스 전극 및 상기 드레인 전극은 상기 정렬 패턴을 참조로 수행되는 포토 공정에 의해 형성될 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시 장치는 제1 영역 및 제2 영역을 포함하는 베이스 기판, 상기 베이스 기판의 상기 제1 영역 상에 배치되는 스위칭 소자, 상기 베이스 기판의 상기 제2 영역 상에 배치되며 투과도가 낮은 하층 패턴 및 상기 하층 패턴보다 투과도가 높은 상층 패턴을 포함하는 정렬 패턴, 상기 표시 영역 상에서 상기 스위칭 소자와 전기적으로 연결되는 화소 전극, 상기 화소 전극 상에 배치되는 표시층, 및 상기 표시층을 커버하며 상기 화소 전극을 마주 보는 대향 전극을 포함한다.
예시적인 실시예들에 있어서, 상기 상층 패턴은 산화물 반도체를 포함하며, 상기 하층 패턴은 실리콘 산화물 또는 금속을 포함할 수 있다. 상기 정렬 패턴은 상기 상층 패턴 및 상기 하층 패턴 사이에 절연 물질을 포함하는 버퍼막 패턴을 더 포함할 수 있다.
전술한 바와 같이 본 발명의 예시적인 실시예들에 따르면, 액티브 막을 형성하기 전에 미리 더미막 및 버퍼막을 형성하고, 상기 액티브 막, 버퍼막 및 더미막들을 1회의 포토 공정에 의해 일괄적으로 식각함으로써, 액티브 패턴 및 정렬 패턴을 함께 형성할 수 있다. 따라서, 정렬 패턴 형성을 위한 추가 포토 공정이 생략될 수 있으므로, 공정 비용 및 공정 시간을 단축시킬 수 있다. 또한, 투명한 산화물 반도체를 포함하는 박막 트랜지스터를 포함하는 표시 기판에 있어서, 상기 더미막의 조성을 적절히 선택함으로써 상기 정렬 패턴의 투과도를 조절할 수 있다.
도 1은 예시적인 실시예들에 따른 표시 기판을 나타내는 단면도이다.
도 2 내지 도 11은 예시적인 실시예들에 따른 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 예시적인 실시예들에 따른 표시 장치를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 이 때, 도면상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고, 동일한 구성 요소에 대해서는 중복되는 설명을 생략하기로 한다.
도 1은 예시적인 실시예들에 따른 표시 기판을 나타내는 단면도이다. 예를 들면, 상기 표시 기판은 유기 발광 표시(Organic Light Emitting Display: OLED) 장치 또는 액정 표시(Liquid Crystal Display: LCD) 장치와 같은 표시 장치의 백-플레인(Back-Plane) 기판으로 제공될 수 있다.
도 1을 참조하면, 상기 표시 기판은 베이스 기판(100) 상에 형성된 스위칭 소자, 커패시터, 패드(185), 정렬 패턴(140) 및 화소 전극(194)을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 스위칭 소자는 산화물 반도체를 포함하는 탑-게이트(Top Gate) 타입의 박막 트랜지스터(Thin Film Transistor: TFT)를 포함할 수 있다.
베이스 기판(100)은 표시 영역(I) 및 배선 영역(II)으로 구분될 수 있다. 일부 실시예들에 있어서, 배선 영역(II)은 표시 영역(I)의 외곽부에 배치될 수 있다. 일부 실시예들에 있어서, 표시 영역(I)은 배선 영역(II)에 의해 둘러싸인 형상을 가질 수 있다.
상기 스위칭 소자, 커패시터 및 화소 전극(194)은 표시 영역(I) 상에 배치되며, 패드(185) 및 정렬 패턴(140)은 배선 영역(II) 상에 배치될 수 있다.
베이스 기판(100)은 투명 절연 기판을 포함할 수 있다. 예를 들면, 베이스 기판(100)으로서 유리 기판, PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(polyimide)와 같은 투명 플라스틱 기판 또는 투명 금속 산화물 기판을 사용할 수 있다. 베이스 기판(100)이 폴리이미드와 같은 고분자 수지 물질을 포함하는 경우, 베이스 기판(100)은 플렉시블 특성을 가질 수 있다.
베이스 기판(100) 상에는 배리어 막(105)이 형성될 수 있다. 배리어막(105)에 의해 베이스 기판(100) 및 베이스 기판(100) 상에 형성된 구조물 사이의 불순물 또는 수분의 확산이 차단될 수 있다. 배리어막(105)은 예를 들면, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다. 일부 실시예들에 있어서, 배리어막(105)은 생략될 수도 있다.
배리어 막(105) 상에는 제1 더미(dummy) 패턴(112), 절연 패턴(155) 및 제2 더미 패턴(115)이 배치될 수 있다. 제1 더미 패턴(112) 및 절연 패턴(155)은 베이스 기판(100)의 표시 영역(I) 상에 배치되며, 제2 더미 패턴(115)은 베이스 기판(100)의 배선 영역(II) 상에 배치될 수 있다.
예시적인 실시예들에 따르면, 제1 더미 패턴(112) 및 제2 더미 패턴(115)은 실질적으로 동일하거나 유사한 물질을 포함할 수 있다. 일부 실시예들에 있어서, 제1 더미 패턴(112) 및 제2 더미 패턴(115)은 비정질 실리콘, 폴리실리콘과 같은 실리콘 화합물을 포함할 수 있다. 일부 실시예들에 있어서, 제1 더미 패턴(112) 및 제2 더미 패턴(115)은 금속을 포함할 수도 있다. 절연 패턴(155)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다.
제1 더미 패턴(112) 및 제2 더미 패턴(115) 상에는 각각 제1 버퍼막 패턴(122) 및 제2 버퍼막 패턴(125)이 배치될 수 있다.
예시적인 실시예들에 따르면, 제1 버퍼막 패턴(122) 및 제2 버퍼막 패턴(125)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물과 같은 절연 물질을 포함할 수 있다. 일부 실시예들에 있어서, 제1 버퍼막 패턴(122) 및 제2 버퍼막 패턴(125)은 실리콘 산화막 및 실리콘 질화막의 적층 구조를 가질 수도 있다.
제1 버퍼막 패턴(122) 및 제2 버퍼막 패턴(125) 상에는 각각 액티브 패턴(132) 및 더미 액티브 패턴(135)이 배치될 수 있다.
예시적인 실시예들에 따르면, 액티브 패턴(132)은 산화물 반도체를 포함할 수 있다. 예를 들면, 액티브 패턴(132)은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide: IGZO), 아연-주석 산화물(Zinc Tin Oxide: ZTO), 또는 인듐-주석-아연 산화물(Indium Tin Zinc Oxide: ITZO)을 포함할 수 있다.
액티브 패턴(132)의 양 단부에는 제1 콘택 영역(134) 및 제2 콘택 영역(136)이 형성될 수 있다. 제1 콘택 영역(134) 및 제2 콘택 영역(136) 액티브 패턴(132) 보다 낮은 전기 저항을 가질 수 있으며, 예를 들면 보다 높은 수소 함량을 가질 수 있다.
더미 액티브 패턴(135)은 액티브 패턴(132)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 더미 액티브 패턴(135)은 IGZO, ZTO, 또는 ITZO과 같은 산화물 반도체를 포함할 수 있다.
이에 따라, 베이스 기판(100)의 배선 영역(II) 상에는 순차적으로 적층된 제2 더미 패턴(115), 제2 버퍼막 패턴(125) 및 더미 액티브 패턴(135)을 포함하는 정렬 패턴(140)이 형성될 수 있다.
액티브 패턴(132) 상에는 게이트 절연막 패턴(152)이 배치될 수 있다. 게이트 절연막 패턴(152)은 절연 패턴(155)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다. 예를 들면, 게이트 절연막 패턴(152)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다.
게이트 절연막 패턴(152) 및 절연 패턴(155) 상에는 각각 게이트 전극(162) 및 하부 전극(165)이 배치될 수 있다.
게이트 전극(162)은 게이트 절연막 패턴(152)을 사이에 두고 액티브 패턴(132)과 실질적으로 중첩될 수 있다.
게이트 전극(162) 및 하부 전극(165)은 실질적으로 동일하거나 유사한 도전 물질을 포함할 수 있다. 예를 들면, 게이트 전극(162) 및 하부 전극(165)은 알루미늄(Al), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc) 등과 같은 금속 물질, 상기 금속들의 합금 또는 상기 금속들의 질화물을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 일 실시예에 있어서, 게이트 전극(162) 및 하부 전극(165)은 저저항화를 위해, 예를 들면 알루미늄과 몰리브덴이 적층된 Al/Mo 구조 혹은 티타늄과 구리가 적층된 Ti/Cu 구조를 가질 수 있다.
층간 절연막(170)은 배리어막(105) 상에 형성되어 액티브 패턴(132), 콘택 영역들(134, 136), 게이트 전극(162), 하부 전극(165) 및 정렬 패턴(140)을 커버할 수 있다. 층간 절연막(170)은 표시 영역(I) 및 배선 영역(II) 상에 공통으로 제공될 수 있다.
층간 절연막(170)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다. 일부 실시예들에 있어서, 층간 절연막(170)은 실리콘 산화막 및 실리콘 질화막을 포함하는 적층 구조를 가질 수도 있다.
한편, 층간 절연막(170)은 콘택 영역들(134, 136), 게이트 전극(162) 및 하부 전극(165)을 커버하는 영역들에 형성된 돌출부들을 포함할 수 있다. 일부 실시예들에 있어서, 층간 절연막(170)은 충분한 두께로 형성되어 실질적으로 평탄한 상면을 가질 수도 있다.
층간 절연막(170) 상에는 소스 전극(182), 드레인 전극(184), 상부 전극(186) 및 패드(185)가 배치될 수 있다.
소스 전극(182) 및 드레인 전극(184)은 층간 절연막(170)을 관통하여 각각 제1 콘택 영역(134) 및 제2 콘택 영역(136)과 전기적으로 연결되거나 접촉할 수 있다.
상부 전극(186)은 층간 절연막(170)을 사이에 두고 하부 전극(165)과 실질적으로 중첩될 수 있다. 패드(185)는 배선 영역(II) 상에 배치될 수 있다.
소스 전극(182), 드레인 전극(184), 상부 전극(186) 및 패드(185)는 실질적으로 동일하거나 유사한 도전 물질을 포함할 수 있다. 예를 들면, 소스 전극(182), 드레인 전극(184), 상부 전극(186) 및 패드(185)는 Al, Ag, W, Cu, Ni, Cr, Mo, Ti, Pt, Ta, Nd, Sc 등과 같은 금속 물질, 상기 금속들의 합금 또는 상기 금속들의 질화물을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 소스 전극(182), 드레인 전극(184), 상부 전극(186) 및 패드(185)는 예를 들면, Al 층 및 Mo 층과 같은 서로 다른 2개 이상의 금속층이 적층된 구조를 가질 수도 있다.
일부 실시예들에 있어서, 소스 전극(182)은 데이터 라인(도시되지 않음)과 연결되거나 일체로 형성될 수 있다. 또한, 게이트 전극(162)은 스캔 라인(도시되지 않음)과 연결되거나 일체로 형성될 수 있다.
이에 따라, 표시 영역(I) 상에는 액티브 패턴(132), 콘택 영역들(134, 136), 게이트 절연막 패턴(152) 및 게이트 전극(162)을 포함하는 TFT가 형성되며, 상기 TFT는 소스 전극(182) 및 드레인 전극(184)과 함께 상기 스위칭 소자를 정의할 수 있다.
또한, 하부 전극(165), 층간 절연막(170) 및 상부 전극(186)에 의해 상기 커패시터가 정의될 수 있다. 상기 커패시터는 상기 스위칭 소자와 전기적으로 연결될 수 있다.
예를 들면, 상기 데이터 라인 및 상기 스캔 라인의 교차부 마다 표시 영역(I)에서의 각 화소가 정의될 수 있다. 도 1에서는 하나의 TFT 만이 도시되었으나, 상기 각 화소마다 복수의 TFT들이 배치될 수도 있다. 예를 들면, 각 화소마다 스위칭 TFT, 구동 TFT 및 상기 커패시터가 배치될 수 있다.
층간 절연막(170) 상에는 소스 전극(182), 드레인 전극(184), 상부 전극(186) 및 패드(185)를 덮는 비아 절연막(190)이 형성될 수 있다. 비아 절연막(190)은 표시 영역(I) 및 배선 영역(II) 상에 공통으로 제공될 수 있다.
비아 절연막(190)은 드레인 전극(184)과 화소 전극(194)을 전기적으로 연결시키는 비아(Via) 구조를 수용할 수 있다. 또한, 비아 절연막(190)은 실질적으로 평탄한 상면을 가질 수 있다.
예를 들면, 비아 절연막(190)은 폴리이미드, 에폭시계 수지, 아크릴계 수지, 폴리에스테르와 같은 투명 유기 물질을 포함할 수 있다.
화소 전극(194)은 비아 절연막(190) 상에 배치되며, 비아 절연막(190)을 관통하여 드레인 전극(184)과 전기적으로 연결되는 상기 비아 구조를 포함할 수 있다.
화소 전극(194)은 Al, Ag, W, Cu, Ni, Cr, Mo, Ti, Pt, Ta, Nd, Sc 등과 같은 금속 물질 또는 이들 금속의 합금을 포함할 수 있다. 일 실시예에 있어서, 화소 전극(194)은 일함수가 높은 투명 도전성 물질을 포함할 수도 있다. 예를 들면, 화소 전극(194)은 인듐 주석 화합물(Indium Tin Oxide: ITO), 인듐 아연 화합물(Indium Zinc Oxide: IZO), 아연 산화물 또는 인듐 산화물을 포함할 수 있다.
화소 정의막(198)은 비아 절연막(190) 상에 형성되어, 화소 전극(194)의 주변부를 커버할 수 있다. 화소 정의막(198)은 폴리이미드 수지 또는 아크릴 수지와 같은 투명 유기 물질, 또는 무기 절연 물질을 포함할 수 있다. 화소 정의막(198)은 표시 영역(I) 상에 선택적으로 배치될 수 있다.
배선 영역(II) 상에 형성된 비아 절연막(190) 부분은 인터커넥션 홀(192)을 포함할 수 있다. 인터커넥션 홀(192)에 의해 패드(185)의 상면이 적어도 부분적으로 노출될 수 있다.
상술한 예시적인 실시예들에 따르면, 정렬 패턴(140)은 베이스 기판(100)으로부터 순차적으로 적층된 제2 더미 패턴(115), 제2 버퍼막 패턴(125) 및 더미 액티브 패턴(135)을 포함할 수 있다. 정렬 패턴(140)은 표시 영역(I)에서의 예를 들면, 상기 TFT 및 커패시터의 구성들을 형성하기 위한 얼라인-키(align-key) 역할을 수행할 수 있다. 정렬 패턴(140)은 표시 영역(I) 상에 형성된 제1 더미 패턴(112), 제1 버퍼막 패턴(122) 및 액티브 패턴(132)과 실질적으로 동일한 물질 및 공정을 사용하여 형성되므로, 공정의 용이성이 향상될 수 있다.
도 2 내지 도 11은 예시적인 실시예들에 따른 표시 기판의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 2 내지 도 11은 도 1에 도시된 표시 기판의 제조 방법을 도시하고 있다.
도 2를 참조하면, 베이스 기판(100) 상에 배리어 막(105)을 형성할 수 있다.
베이스 기판(100)으로서 유리 기판, PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(polyimide)와 같은 투명 플라스틱 기판 또는 투명 금속 산화물 기판을 사용할 수 있다. 예시적인 실시예들에 따르면, 베이스 기판(100)은 표시 영역(I) 및 배선 영역(II)을 포함할 수 있다.
배리어 막(105)은 예를 들면, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다. 예를 들면, 배리어 막(105)은 실리콘 산화막 및 실리콘 질화막을 적층하여 형성될 수 있다.
배리어 막(105)은 예를 들면, 화학 기상 증착(chemical vapor deposition: CVD) 공정, 플라즈마 증대 화학 기상 증착(plasma enhanced chemical vapor deposition: PECVD) 공정, 고밀도 플라즈마-화학 기상 증착(high density plasma-chemical vapor deposition: HDP-CVD) 공정, 열 증착 공정, 진공 증착 공정, 스핀 코팅(Spin Coating) 공정, 스퍼터링(sputtering) 공정 및 원자층 증착(Atomic Layer Deposition: ALD) 공정들 중 적어도 하나의 공정을 통해 형성될 수 있다.
일부 실시예들에 있어서, 배리어 막(105)의 형성은 생략될 수도 있다.
도 3을 참조하면, 배리어 막(105) 상에 더미 막(dummy layer)(110), 버퍼막(120) 및 액티브 막(130)을 순차적으로 형성할 수 있다.
일부 실시예들에 따르면, 더미 막(110)은 비정질 실리콘 또는 폴리 실리콘과 같은 실리콘 화합물 또는 반도체 물질을 사용하여 형성될 수 있다. 일부 실시예들에 따르면, 더미 막(110)은 Cu, Ti, W, Al 등과 같은 금속을 사용하여 형성될 수 있다.
버퍼막(120)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함하도록 형성될 수 있다. 일부 실시예들에 있어서, 버퍼막(120)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 하나를 포함하는 단층 구조를 가질 수 있다. 일부 실시예들에 있어서, 버퍼막(120)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 2이상의 막이 적층된구조를 가질 수도 있다.
액티브 막(130)은 산화물 반도체를 포함하도록 형성될 수 있다. 예를 들면, 액티브 막(130)은 IGZO, ZTO, ITZO 등을 포함하도록 형성될 수 있다.
예시적인 실시예들에 따르면, 더미 막(110)은 액티브 막(130) 보다 낮은 투과도 혹은 높은 반사율을 가질 수 있다.
더미 막(dummy layer)(110), 버퍼막(120) 및 액티브 막(130)은 각각 스퍼터링 공정, ALD 공정, CVD 공정, PECVD 공정, HDP-CVD 공정, 열 증착 공정, 진공 증착 공정 등을 통해 형성될 수 있다.
도 4를 참조하면, 액티브 막(130), 버퍼막(120) 및 더미 막(110)을 부분적으로 식각할 수 있다. 이에 따라, 표시 영역(I) 상에는 배리어막(105) 상면으로부터 순차적으로 적층된 제1 더미 패턴(112), 제1 버퍼막 패턴(122) 및 액티브 패턴(132)이 형성될 수 있다. 배선 영역(II) 상에는 제2 더미 패턴(115), 제2 버퍼막 패턴(125) 및 더미 액티브 패턴(135)이 순차적으로 적층된 정렬 패턴(140)이 형성될 수 있다.
예시적인 실시예들에 따르면, 액티브 막(130), 버퍼막(120) 및 더미 막(110)에 대한 상기 식각 공정은 제1 포토 마스크를 사용하는 사진 식각 공정인 제1 포토 공정을 포함할 수 있다.
예를 들면, 상기 제1 포토 마스크를 액티브 막(130) 상부에 배치하고, 상기 제1 포토 공정을 통해 액티브 막(130), 버퍼막(120) 및 더미 막(110)을 순차적으로 식각할 수 있다. 상기 식각 공정은 건식 식각 공정 혹은 및/또는 식각 공정을 포함할 수 있다.
일부 실시예들에 있어서, 액티브 막(130), 버퍼막(120) 및 더미 막(110)은 일괄적으로 1회의 식각 공정을 통해 식각될 수 있다.
일부 실시예들에 있어서, 액티브 막(130), 버퍼막(120) 및 더미 막(110)은 2회의 식각 공정을 통해 식각될 수도 있다(예를 들면, 1 포토/2 단계 식각). 예를 들면, 액티브 막(130)을 먼저 식각하여 액티브 패턴(132) 및 더미 액티브 패턴(135)을 형성할 수 있다. 이후, 액티브 패턴(132) 및 더미 액티브 패턴(135)을 식각 마스크로 사용하여 버퍼막(120) 및 더미 막(110)을 순차적으로 식각 함으로써 제1 및 제2 버퍼막 패턴(122, 125), 및 제1 및 제2 더미 패턴들(112, 115)을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 포토 공정에 의해 예를 들면, 배선 영역(I) 상에는 정렬 패턴(140)이 형성될 수 있다. 정렬 패턴(140)은 후속 포토 공정 또는 식각 공정을 위한 예를 들면, 포토 마스크의 얼라인-키로 제공될 수 있다.
정렬 패턴(140)은 액티브 패턴(132) 형성을 위한 상기 제1 포토 공정에 의해 실질적으로 동시에 형성될 수 있다. 따라서, 정렬 패턴(140) 형성을 위한 추가적인 포토 공정이 생략될 수 있다.
상술한 바와 같이, 액티브 패턴(132) 또는 액티브 막(130)이 산화물 반도체를 포함하는 경우, 상기 산화물 반도체의 높은 투명성 또는 투과도 때문에 예를 들면, 더미 액티브 패턴(135) 단독으로는 정렬 패턴 또는 얼라인-키 역할이 충분히 제공될 수 없다.
따라서, 비교예에 있어서, 산화물 반도체를 포함하는 액티브 패턴을 표시 영역(I)에 배치하는 경우, 상기 액티브 패턴을 형성하기 전에 금속막을 형성하고, 상기 금속막을 식각하여 배선 영역(II) 상에 금속을 포함하는 정렬 패턴을 형성할 수 있다. 이후, 상기 정렬 패턴을 덮는 절연막을 형성하고, 상기 절연막 상에 상기 액티브 패턴을 형성할 수 있다.
비교예의 경우, 상기 정렬 패턴 형성을 위한 포토 공정이 추가되므로 공정 비용 및 공정 시간이 증가될 수 있다.
그러나, 본 발명의 예시적인 실시예들에 따르면, 액티브 막(130)을 형성하기 전에 미리 더미막(110) 및 버퍼막(120)을 형성하고, 액티브 막(130), 버퍼막(120) 및 더미막(110)을 상기 제1 포토 공정에 의해 일괄적으로 식각함으로써, 액티브 패턴(132) 및 정렬 패턴(140)을 함께 형성할 수 있다. 따라서, 정렬 패턴(140) 형성을 위한 추가 포토 공정이 생략될 수 있으므로, 공정 비용 및 공정 시간을 단축시킬 수 있다.
정렬 패턴(140)에 포함된 제2 더미 패턴(115)은 실리콘계 반도체 물질 또는 금속을 포함하므로, 액티브 패턴(132) 및 더미 액티브 패턴(135) 보다 낮은 투과도 또는 높은 반사율을 가질 수 있다. 따라서, 정렬 패턴(140)은 상기 얼라인-키로서 제공될 수 있다.
도 5를 참조하면, 배리어 막(105) 상에 액티브 패턴(132) 및 정렬 패턴(140)을 덮는 게이트 절연막(150)을 형성할 수 있다.
게이트 절연막(150)은 예를 들면, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함하도록 형성할 수 있다. 게이트 절연막(150)은 단층 구조로 형성되거나, 예를 들어 실리콘 산화막 및 실리콘 질화막을 포함하는 복층 구조로 형성될 수 있다. 게이트 절연막(150)은 CVD 공정, ALD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다.
도 6을 참조하면, 게이트 절연막(150) 상에 게이트 전극(162) 및 하부 전극(165)을 형성할 수 있다.
예시적인 실시예들에 따르면, 게이트 절연막(150) 상에 게이트 전극막을 형성할 수 있다. 상기 게이트 전극막 상부에 제2 포토 마스크를 정렬시키고, 상기 제2 포토 마스크를 식각 마스크로 사용하는 제2 포토 공정을 통해 상기 게이트 전극막을 부분적으로 식각함으로써 게이트 전극(162) 및 하부 전극(165)을 형성할 수 있다.
상기 제2 포토 마스크는 정렬 패턴(140)을 얼라인-키로 사용 또는 참조하여 정렬될 수 있으며, 따라서 상기 제2 포토 공정의 정확성이 향상되어 게이트 전극(162) 및 하부 전극(165)을 원하는 위치에 형성할 수 있다.
도 6에 도시된 바와 같이, 게이트 전극(162)은 액티브 패턴(132)의 중앙부와 실질적으로 중첩될 수 있다. 하부 전극(165)은 액티브 패턴(132)이 형성되지 않은 표시 영역(I)의 게이트 절연막(150) 부분 상에 형성될 수 있다.
상기 게이트 전극막은 Al, Ag, W, Cu, Ni, Cr, Mo, Ti, Pt, Ta, Nd, Sc 등과 같은 금속 물질, 상기 금속들의 합금 또는 상기 금속들의 질화물을 사용하여 형성될 수 있다. 상기 게이트 전극막은 복수의 금속층을 적층하여 형성될 수도 있다. 상기 게이트 전극막은 예를 들면, 스퍼터링 공정, ALD 공정 등을 통해 형성될 수 있다.
일부 실시예들에 있어서, 게이트 전극(162)은 스캔 라인과 실질적으로 동시에 형성될 수 있다. 예를 들면, 게이트 전극(162), 하부 전극(165) 및 상기 스캔 라인은 상기 게이트 전극막으로부터 상기 제2 포토 공정을 통해 형성될 수 있다.
도 7을 참조하면, 게이트 전극(162) 및 하부 전극(165)을 식각 마스크로 사용하여 게이트 절연막(150)을 부분적으로 식각할 수 있다.
이에 따라, 게이트 전극(162) 및 액티브 패턴(132) 사이에는 게이트 절연막 패턴(152)이 형성되며, 하부 전극(165) 및 배리어 막(105) 사이에는 절연 패턴(155)이 형성될 수 있다. 게이트 절연막(150)이 부분적으로 제거됨에 따라, 액티브 패턴(132)의 상기 중앙부는 게이트 절연막 패턴(152) 및 게이트 전극(162)에 의해 실질적으로 커버되며, 액티브 패턴(132)의 주변부 혹은 양 단부가 노출될 수 있다.
도 8을 참조하면, 게이트 전극(162)을 도핑 마스크로 사용하여, 예를 들면 수소 이온 혹은 수소 가스를 노출된 액티브 패턴(132)의 상기 주변부 혹은 양 단부에 주입할 수 있다. 따라서, 액티브 패턴(132)의 상기 중앙부에 비해 전도성이 향상된 제1 콘택 영역(134) 및 제2 콘택 영역(136)이 형성될 수 있다.
예를 들면, 제1 및 제2 콘택 영역들(134), 136)은 각각 소스 영역 및 드레인 영역으로 제공될 수 있다. 액티브 패턴(132)의 상기 중앙부는 전자 혹은 전하가 이동하는 채널 영역으로 제공될 수 있다.
이에 따라, 표시 영역(I) 상에는 액티브 패턴(132), 콘택 영역들(134, 136), 게이트 절연막 패턴(152) 및 게이트 전극(162)을 포함하는 TFT가 정의될 수 있다.
도 9를 참조하면, 배리어 막(105) 상에 상기 TFT, 하부 전극(165) 및 정렬 패턴(140)을 덮는 층간 절연막(170)을 형성할 수 있다. 층간 절연막(170)은 표시 영역(I) 및 배선 영역(II) 상에 공통으로 연속적으로 형성될 수 있다.
층간 절연막(170)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함하도록 형성될 수 있다. 일부 실시예들에 있어서, 층간 절연막(170)은 실리콘 산화막 및 실리콘 질화막을 반복 적층하여 형성될 수도 있다. 층간 절연막(170)은 예를 들면, CVD 공정, ALD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다.
층간 절연막(170)은 콘택 영역들(132, 134), 게이트 전극(162) 및 하부 전극(165)을 형상에 따라, 돌출부들을 포함할 수 있다. 이와는 달리, 층간 절연막(170)은 충분한 두께로 형성되어 실질적으로 평탄한 상면을 가질 수도 있다.
이후, 층간 절연막(170) 상에 소스 전극(182), 드레인 전극(184), 상부 전극(186) 및 패드(185)를 형성할 수 있다.
예시적인 실시예들에 따르면, 층간 절연막(170)을 부분적으로 식각하여 제1 및 제2 콘택 영역들(134, 136)을 노출시키는 콘택 홀들을 형성할 수 있다. 예를 들면, 층간 절연막(170) 상에 제3 포토 마스크를 배치시키고, 층간 절연막(170)에 대한 제3 포토 공정을 수행하여 상기 콘택 홀들을 형성할 수 있다. 상기 제3 포토 공정에 있어서, 정렬 패턴(140)이 얼라인-키로 사용될 수 있으며, 이에 따라 상기 콘택 홀의 오정렬을방지할수있다.
층간 절연막(170) 상에 상기 콘택 홀들을 채우는 제1 도전막을 형성한 후, 상기 제1 도전막을 부분적으로 식각하여 소스 전극(182), 드레인 전극(184), 상부 전극(186) 및 패드(185)를 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 도전막 상에 제4 포토 마스크를 배치시키고, 상기 제1 도전막에 대한 제4 포토 공정을 수행할 수 있다. 상기 제4 포토 공정에 있어서, 정렬 패턴(140)이 얼라인-키로 사용될 수 있으며, 이에 따라 소스 전극(182), 드레인 전극(184), 상부 전극(186) 및 패드(185)를 원하는 위치에 형성할 수 있다.
소스 전극(182) 및 드레인 전극(184)은 상기 콘택 홀들을 채우며 각각 제1 콘택 영역(134) 및 제2 콘택 영역(136)과 접촉할 수 있다. 이에 따라, 소스 전극(182) 및 드레인 전극(184)과 상기 TFT에 의해 스위칭 소자가 정의될 수 있다.
상부 전극(186)은 하부 전극(165)과 실질적으로 중첩되도록 형성될 수 있다. 이에 따라, 하부 전극(165), 층간 절연막(170) 및 상부 전극(186)에 의해 커패시터가 정의될 수 있다.
패드(185)는 배선 영역(II)의 층간 절연막(170) 부분 상에 형성될 수 있다.
일부 실시예들에 있어서, 데이터 라인이 소스 전극(182)과 일체로 혹은 전기적으로 연결되도록 형성될 수 있다. 이 경우, 상기 데이터 라인은 소스 전극(182), 드레인 전극(184), 상부 전극(186) 및 패드(185)와 함께 상기 제1 도전막으로부터 상기 제4 포토 공정을 통해 형성될 수 있다.
이후, 층간 절연막(170) 상에 소스 전극(182), 드레인 전극(184), 상부 전극(186) 및 패드(185)를 덮는 비아 절연막(190)을 형성할 수 있다.
비아 절연막(190)은 예를 들면, 폴리이미드, 에폭시계 수지, 아크릴계 수지, 폴리에스테르와 같은 투명 유기 물질을 사용하여 형성될 수 있다. 비아 절연막(190)은 충분한 두께로 형성되어 실질적으로 평탄한 상면을 가질 수 있다. 비아 절연막(190)은 스핀 코팅 공정, 열 증착 공정, 프린팅 공정 등을 통해 형성될 수 있다.
표시 영역(I)의 비아 절연막(190) 부분 상에는 상기 스위칭 소자와 전기적으로 연결되는 화소 전극(194)이 형성될 수 있다.
예를 들면, 비아 절연막(190)을 부분적으로 식각하여 드레인 전극(184)을 노출시키는 비아 홀(via hole)을 형성할 수 있다. 일부 실시예들에 있어서, 상기 비아 홀은 비아 절연막(190) 상에 제5 포토 마스크를 정렬시키고, 비아 절연막(190)에 대해 상기 제5 포토 마스크를 활용한 제5 포토 공정을 수행하여 형성될 수 있다. 상기 제5 포토 공정 수행 시, 정렬 패턴(140)이 얼라인-키로 참조될 수 있다. 따라서, 상기 비아 홀의 오정렬을방지할수있다.
이후, 비아 절연막(190) 상에 상기 비아 홀을 채우는 제2 도전막을 형성하고, 상기 제2 도전막을 패터닝하여 화소 전극(194)을 형성할 수 있다. 예를 들면, 표시 영역(I) 상에서 상기 데이터 라인 및 상기 스캔 라인의 교차부마다 화소들이 정의되고, 화소 전극(194)은 상기 각 화소마다 개별적으로 패터닝될 수 있다.
상기 제2 도전막은 금속, 금속 질화물 및/또는 합금을 사용하여 예를 들면, 스퍼터링 공정, ALD 공정, CVD 공정 등을 통해 형성될 수 있다. 일부 실시예들에 있어서, 상기 제2 도전막은 ITO, IZO, 아연 산화물 또는 인듐 산화물과 같은 투명 도전성 물질을 사용하여 형성될 수도 있다.
도 11을 참조하면, 표시 영역(I)의 비아 절연막(190) 부분 상에 화소 정의막(198)을 형성할 수 있다. 화소 정의막(198)은 화소 전극(194)의 주변부를 커버하여, 화소 전극(194)의 상면이 부분적으로 노출될 수 있다.
예를 들면, 폴리이미드 수지 또는 아크릴 수지와 같은 감광성유기물질을비아절연막(190) 상에 도포하여 유기막을 형성한 후, 상기 각 화소에 대응하는 상기 유기막 부분들을 노광 및 현상 공정을 통해 형성될 수 있다. 일부 실시예들에 있어서, 상기 노광 공정에 사용되는 노광 마스크의 정렬을 위해 정렬 패턴(140)이 얼라인-키로 사용될 수 있다.
일부 실시예들에 있어서, 배선 영역(II)의 비아 절연막(190) 부분을 일부 식각하여 패드(185)의 상면을 부분적으로 노출시키는 인터커넥션 홀(192)을 형성할 수 있다. 인터커넥션 홀(192) 형성을 위한 사진 식각 공정에 있어서, 정렬 패턴(140)을 얼라인-키로 활용할 수 있다.
상술한 예시적인 실시예들에 따르면, 복층 구조의 정렬 패턴(140)을 액티브 패턴(132) 형성을 위한 식각 공정(예를 들면, 제1 포토 공정)을 통해 동시에 형성할 수 있다. 또한, 정렬 패턴(140)을 후속으로 수행되는 식각 공정들(예를 들면, 제2 내지 제5 포토 공정들)에 있어서 얼라인-키로 활용할 수 있다. 따라서, 전체 포토 공정의 수를 감소시킴과 동시에 패턴들의 오정렬을감소시킬수있다.
도 12는 예시적인 실시예들에 따른 표시 장치를 나타내는 단면도이다. 예를 들면, 도 12는 예를 들면, 도 1을 참조로 설명한 표시 기판을 포함하는 OLED 장치를 도시하고 있다.
따라서, 도 1을 참조로 설명한 바와 실질적으로 동일하거나 유사한 구성 및/또는 구조들에 대한 상세한 설명은 생략한다. 또한, 도 1에 도시된 구성과 실질적으로 동일한 구성에 대해서는 동일한 참조부호를 사용한다.
도 12를 참조하면, 상기 표시 장치는 도 1을 참조로 설명한 표시 기판을 백-플레인 기판으로 사용하고, 상기 백-플레인 기판 상에 적층된 표시층(210), 대향 전극(220) 및 봉지층(encapsulation film)(240)을 포함할 수 있다. 또한, 상기 표시 장치는 배선 영역(II) 상에서 패드(185)와 전기적으로 연결되는 배선(230)을 포함할 수 있다.
표시층(210)은 적색 화소(Pr), 녹색 화소(Pg) 및 청색 화소(Pb) 마다 독립적으로 패터닝되어 각 화소별로 다른 색광들을 발생시키는 유기 발광층을 포함할 수 있다. 상기 유기 발광층은 정공 및 전자에 의해 여기되는 호스트(host) 물질, 및 에너지의 흡수 및 방출을 통해 발광효율을 증가시키는 도펀트(dopant) 물질을 포함할 수 있다.
일부 실시예들에 있어서, 표시층(210)은 화소 전극(194) 및 상기 유기 발광층 사이에 배치되는 정공 수송층(hole transport layer: HTL)을 더 포함할 수 있다. 또한, 표시층(210)은 대향 전극(220) 및 상기 유기 발광층 사이에 배치되는 전자 수송층(electron transport layer: ETL)을 더 포함할 수 있다.
상기 정공 수송층은 예를 들면, 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐(NPB), 4,4'-비스[N-(3-메틸페닐)-N-페닐아미노]비페닐(TPD), N,N-디-1-나프틸-N,N-디페닐-1,1-비페닐-4,4-디아민(NPD), N-페닐카바졸, 폴리비닐카바졸 등의 정공 수송 물질을 포함할 수 있다.
상기 전자 수송층은 예를 들면, 트리스(8-퀴놀리놀라토)알루미늄(Alq3), 2-(4-비페닐릴)-5-(4-터트-부틸페닐-1,3,4-옥시디아졸(PBD), 비스(2-메틸-8-퀴놀리놀라토)-4-페닐페놀라토-알루미늄(BAlq), 바쏘쿠프로인(BCP), 트리아졸(TAZ), 페닐퀴노잘린(phenylquinozaline) 등의 전자 수송 물질을 포함할 수 있다.
일부 실시예들에 있어서, 표시층(210)은 상술한 유기 발광층 대신 액정층을 포함할 수도 있다. 이 경우, 상기 투명 표시 장치는 액정 표시 장치(Liquid Crystal Display: LCD)로 제공될 수 있다.
표시층(210)은 도 12에 도시된 바와 같이, 화소 정의막(198)의 측벽 및 화소 정의막(198)에 의해 노출된 화소 전극(194)의 상면 상에 형성되며, 화소 정의막(198)의 상면 상에도 일부 연장될 수 있다. 일부 실시예들에 있어서, 표시층(210)은 화소 정의막(198)의 측벽에 의해 한정되어 각 화소 마다 독립적으로 배치될 수도 있다.
일부 실시예들에 있어서, 표시층(210)에 포함된 상기 정공 수송층 및/또는 상기 전자 수송층은 복수의 상기 화소들에 공통적으로 연속적으로 제공될 수도 있다.
표시층(210)은 예를 들면, 스핀 코팅 공정, 롤 프린팅 공정, 노즐 프린팅 공정, 잉크젯 프린팅 공정, 도너 기판을 활용한 전사 공정 등을 이용하여 형성될 수 있다.
대향 전극(220)은 화소 정의막(198) 및 표시층(210) 상에 배치될 수 있다. 대향 전극(220)은 표시층(210)을 사이에 두고 화소 전극(194)과 서로 마주보도록 배치될 수 있다.
예시적인 실시예들에 따르면, 대향 전극(220)은 복수의 상기 화소들에 공통적으로 배치되는 공통 전극으로 제공될 수 있다. 또한, 화소 전극(194) 및 대향 전극(220)은 각각 상기 표시 장치의 양극(anode) 및 음극(cathode)으로 제공될 수 있다.
대향 전극(220)은 Al, Ag, W, Cu, Ni, Cr, Mo, Ti, Pt, Ta, Nd, Sc 등과 같은 일 함수가 낮은 금속 물질 또는 이들 금속의 합금을 사용하여 스퍼터링 공정, ALD 공정 등을 통해 형성될 수 있다.
대향 전극(220)은 도 12에 도시된 바와 같이 표시 영역(I) 상에 선택적으로 형성되며, 배선 영역(II) 상으로는 실질적으로 연장되지 않을 수 있다.
한편, 배선 영역(II)의 비아 절연막(190) 부분 상에는 배선(230)이 형성될 수 있다. 배선(230)은 비아 절연막(190) 내에 형성된 인터커넥션 홀(192)(도 11 참조)의 내벽 상에 형성되어 패드(185)와 접촉하거나 전기적으로 연결될 수 있다.
일부 실시예들에 있어서, 배선(230)은 대향 전극(220) 형성을 위한 도전막으로부터 실질적으로 1회의 식각 공정에 의해 동시에 형성될 수 있다.
예를 들면, 배선(230)은 상기 표시 장치의 데이터 배선, 소스 배선 등으로 제공될 수 있다. 일부 실시예들에 있어서, 배선(230)은 예를 들면 상기 표시 장치의 구동 전압 공급을 위한 외부 전원 장치와 전기적으로 연결되는 인터커넥션 구조물로 제공될 수도 있다.
봉지층(240)은 실리콘 산질화물, 실리콘 질화물 및/또는 금속 산화물과 같은 무기 물질을 포함하도록 형성될 수 있다. 봉지층(240)은 표시 영역(I) 및 배선 영역(II) 상에 공통으로 연속적으로 형성될 수 있다. 봉지층(240)은 예를 들면, CVD 공정, ALD 공정, 스핀 코팅 공정 등을 통해 형성될 수 있다.
일 실시예에 있어서, 봉지층(240) 형성 전에 폴리이미드 수지, 에폭시 수지, 아크릴 수지 등과 같은 유기 물질, 또는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 물질을 증착하여 캡핑층을 더 형성할 수도 있다.
전술한 예시적인 실시예들에 따른 표시 기판 또는 표시 장치에 있어서, 별도의 추가적인 증착 및/또는 식각 공정 없이 얼라인-키로 활용되는 정렬 패턴을 형성할 수 있다. 이에 따라, 공정 비용 및 공정 시간을 감소시키면서 상기 표시 기판 또는 표시 장치에 포함되는 구조물들의 오정렬을방지할수있다. 상기 표시 기판 또는 표시 장치는 유기 발광 표시 장치는 유기 발광 표시 장치, 액정 표시 장치, 투명 플렉서블 디스플레이 장치 등의 표시 장치에 효과적으로 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 베이스 기판 105: 배리어 막
110: 더미 막 112: 제1 더미 패턴
115: 제2 더미 패턴 120: 버퍼막
122: 제1 버퍼막 패턴 125: 제2 버퍼막 패턴
130: 액티브 막 132: 액티브 패턴
134: 제1 콘택 영역 135: 더미 액티브 패턴
136: 제2 콘택 영역 140: 정렬 패턴
150: 게이트 절연막 152: 게이트 절연막 패턴
155: 절연 패턴 162: 게이트 전극
165: 하부 전극 170: 층간 절연막
182: 소스 전극 184: 드레인 전극
185: 패드 186: 상부 전극
190: 비아 절연막 192: 인터커넥션 홀
194: 화소 전극 198: 화소 정의막
210: 표시층 220: 대향 전극
230: 배선 240: 봉지층

Claims (20)

  1. 베이스 기판 상에 배치되며,
    액티브 패턴;
    상기 액티브 패턴을 부분적으로 커버하는 게이트 절연막 패턴;
    상기 게이트 절연막 패턴 상에 배치된 게이트 전극; 및
    상기 액티브 패턴과 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함하는 스위칭 소자; 및
    상기 베이스 기판 상에서 상기 스위칭 소자와 이격되어 배치되며, 투과도가 서로 다른 물질을 포함하는 복층 구조의 정렬 패턴을 포함하는 표시 기판.
  2. 제1항에 있어서, 상기 액티브 패턴은 산화물 반도체를 포함하는 표시 기판.
  3. 제2항에 있어서, 상기 정렬 패턴의 최하층은 상기 액티브 패턴보다 투과도가 낮은 물질을 포함하는 표시 기판.
  4. 제3항에 있어서, 상기 정렬 패턴의 최상층은 상기 액티브 패턴과 동일한 물질을 포함하는 표시 기판.
  5. 제1항에 있어서, 상기 액티브 패턴 및 상기 베이스 기판 사이에 순차적으로 적층된 제1 더미 패턴 및 제1 버퍼막 패턴을 더 포함하는 표시 기판.
  6. 제5항에 있어서, 상기 정렬 패턴은 상기 베이스 기판으로부터 순차적으로 적층된 제2 더미 패턴, 제2 버퍼막 패턴 및 더미 액티브 패턴을 포함하는 표시 기판.
  7. 제6항에 있어서, 상기 액티브 패턴 및 상기 더미 액티브 패턴은 산화물 반도체를 포함하는 표시 기판.
  8. 제6항에 있어서, 상기 제1 더미 패턴 및 상기 제2 더미 패턴은 실리콘 화합물 또는 금속을 포함하는 표시 기판.
  9. 제6항에 있어서, 상기 제1 버퍼막 패턴 및 상기 제2 버퍼막 패턴은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중에서 선택된 적어도 하나를 포함하는 표시 기판.
  10. 제1항에 있어서, 상기 베이스 기판은 표시 영역 및 배선 영역을 포함하며,
    상기 스위칭 소자 및 상기 정렬 패턴은 각각 상기 베이스 기판의 상기 표시 영역 및 상기 배선 영역 상에 배치되는 표시 기판.
  11. 제10항에 있어서, 상기 표시 영역 및 상기 배선 영역 상에 공통으로 제공되며, 상기 스위칭 소자 및 상기 정렬 패턴을 커버하는 층간 절연막을 더 포함하는 표시 기판.
  12. 제11항에 있어서, 상기 표시 영역의 상기 베이스 기판 상에 배치되는 하부 전극, 및 상기 층간 절연막 상에 배치되며 상기 하부 전극과 중첩되는 상부 전극을 더 포함하는 표시 기판.
  13. 제11항에 있어서, 상기 배선 영역의 상기 층간 절연막 부분 상에 배치되는 패드를 더 포함하는 표시 기판.
  14. 제11항에 있어서, 상기 층간 절연막 상에 배치되어 상기 소스 전극 및 상기 드레인 전극을 커버하는 비아 절연막; 및
    상기 비아 절연막 상에 배치되어 상기 스위칭 소자와 전기적으로 연결되는 화소 전극을 더 포함하는 표시 기판.
  15. 제1 영역 및 제2 영역을 포함하는 베이스 기판 상에 더미 막, 버퍼막 및 액티브 막을 순차적으로 형성하는 단계;
    상기 액티브 막, 상기 버퍼막 및 상기 더미 막을 부분적으로 식각하여 상기 제1 영역 상에 순차적으로 적층된 제1 더미 패턴, 제1 버퍼막 패턴 및 액티브 패턴을 형성하고, 상기 제2 영역 상에 순차적으로 적층된 제2 더미 패턴, 제2 버퍼막 패턴 및 더미 액티브 패턴을 형성하는 단계;
    상기 베이스 기판 상에 상기 액티브 패턴 및 상기 더미 액티브 패턴을 덮는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 상기 액티브 패턴과 중첩되는 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 식각 마스크로 사용하여 상기 게이트 절연막을 부분적으로 식각하는 단계;
    상기 베이스 기판 상에 상기 게이트 전극 및 상기 더미 액티브 패턴을 커버하는 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막을 관통하여 상기 액티브 패턴과 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법.
  16. 제15항에 있어서, 상기 더미 막은 실리콘 화합물 또는 금속을 사용하여 형성되며, 상기 버퍼막은 절연 물질을 사용하여 형성되며, 상기 액티브 막은 산화물 반도체를 사용하여 형성되는 표시 기판의 제조 방법.
  17. 제15항에 있어서, 상기 제2 더미 패턴, 상기 제2 버퍼막 패턴 및 상기 더미 액티브 패턴을 포함하는 적층 구조물은 정렬 패턴으로 제공되는 표시 기판의 제조 방법.
  18. 제17항에 있어서, 상기 게이트 전극을 형성하는 단계, 및 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계 중 적어도 하나는 상기 정렬 패턴을 참조로 수행되는 포토 공정을 포함하는 표시 기판의 제조 방법.
  19. 제1 영역 및 제2 영역을 포함하는 베이스 기판;
    상기 베이스 기판의 상기 제1 영역 상에 배치되는 스위칭 소자;
    상기 베이스 기판의 상기 제2 영역 상에 배치되며, 투과도가 낮은 하층 패턴, 및 상기 하층 패턴보다 투과도가 높은 상층 패턴을 포함하는 정렬 패턴;
    상기 표시 영역 상에서 상기 스위칭 소자와 전기적으로 연결되는 화소 전극;
    상기 화소 전극 상에 배치되는 표시층; 및
    상기 표시층을 커버하며 상기 화소 전극을 마주 보는 대향 전극을 포함하는 표시 장치.
  20. 제19항에 있어서, 상기 상층 패턴은 산화물 반도체를 포함하며, 상기 하층 패턴은 실리콘 산화물 또는 금속을 포함하고,
    상기 정렬 패턴은 상기 상층 패턴 및 상기 하층 패턴 사이에 절연 물질을 포함하는 버퍼막 패턴을 더 포함하는 표시 장치.
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