KR20200143618A - 게이트 구동부 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

게이트 구동부 및 게이트 구동부를 포함하는 표시 장치가 제공된다. 일 실시예에 따른 게이트 구동부는 클럭 신호를 전달하는 클럭 신호선, 및 캐리 신호에 응답하여 상기 클럭 신호를 게이트 신호로서 순차적으로 출력하는 복수의 스테이지들을 포함하고, 상기 복수의 스테이지들은 복수의 박막 트랜지스터들을 포함하며, 상기 복수의 박막 트랜지스터들 중 적어도 하나는, 산화물 반도체를 포함하는 박막 트랜지스터를 포함하되, 상기 박막 트랜지스터는 서로 다른 층에 배치되는 제1 게이트 전극 및 제2 게이트 전극을 포함하고, 상기 산화물 반도체는 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 배치되며, 상기 제1 게이트 전극에 인가되는 전압은 상기 제2 게이트 전극에 인가되는 전압과 서로 동일하다.

Description

게이트 구동부 및 이를 포함하는 표시 장치{GATE DRIVER AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 게이트 구동부 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 점차 커지고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device, LCD), 유기 발광 표시 장치(Organic Light Emitting diode Display Device, OLED) 등과 같은 다양한 표시 장치가 개발되고 있다.
표시 장치는 표시부 및 구동부를 포함한다. 표시부는 주사선들, 데이터선들 및 화소들을 포함한다. 구동부는 주사선들에 주사 신호를 순차적으로 제공하는 주사 구동부 및 데이터선들에 데이터 신호를 제공하는 데이터 구동부를 포함한다. 화소들 각각은 해당 주사선을 통해 제공되는 주사 신호에 응답하여 해당 데이터선을 통해 제공되는 데이터 신호에 대응하는 휘도로 발광할 수 있다.
본 발명이 해결하고자 하는 과제는 열화 특성이 개선된 박막 트랜지스터를 포함하는 게이트 구동부 및 이를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 게이트 구동부는 클럭 신호를 전달하는 클럭 신호선; 및 캐리 신호에 응답하여 상기 클럭 신호를 게이트 신호로서 순차적으로 출력하는 복수의 스테이지들을 포함하고, 상기 복수의 스테이지들은 복수의 박막 트랜지스터들을 포함하며, 상기 복수의 박막 트랜지스터들 중 적어도 하나는, 산화물 반도체를 포함하는 박막 트랜지스터를 포함하되, 상기 박막 트랜지스터는 서로 다른 층에 배치되는 제1 게이트 전극 및 제2 게이트 전극을 포함하고, 상기 산화물 반도체는 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 배치되며, 상기 제1 게이트 전극에 인가되는 전압은 상기 제2 게이트 전극에 인가되는 전압과 서로 동일하다.
상기 제1 게이트 전극 및 상기 제2 게이트 전극은 서로 전기적으로 연결될 수 있다.
상기 클럭 신호는 제1 클럭 신호 및 제2 클럭 신호를 포함하고, 상기 제1 클럭 신호는 펄스 파형을 가지며, 상기 제2 클럭 신호는 상기 제1 클럭 신호가 반 주기만큼 시프트된 신호일 수 있다.
상기 박막 트랜지스터는, 제1 전극과 연결되어 입력 신호를 수신하는 트랜지스터 입력 단자, 및 제2 전극과 연결되어 출력 신호를 출력하는 트랜지스터 출력 단자를 포함하고, 상기 제1 전극은 소스 전극 및 드레인 전극 중 어느 하나이고, 상기 제2 전극은 상기 소스 전극 및 상기 드레인 전극 중 다른 하나일 수 있다.
상기 트랜지스터 입력 단자에 인가되는 상기 입력 신호의 전압은 36V 이상이고, 상기 박막 트랜지스터의 전류 유지율은 90% 이상일 수 있다.
상기 트랜지스터 입력 단자는 상기 클럭 신호선과 직접적으로 연결되고, 상기 클럭 신호선으로부터 상기 제1 클럭 신호 및 상기 제2 클럭 신호 중 어느 하나를 수신할 수 있다.
상기 트랜지스터 출력 단자는 게이트 라인과 직접적으로 연결되고, 상기 게이트 라인을 통해 상기 게이트 신호를 출력할 수 있다.
상기 트랜지스터 입력 단자는 캐리 신호선과 직접적으로 연결되고, 상기 캐리 신호선으로부터 이전 스테이지의 상기 캐리 신호를 수신할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 게이트 구동부는 클럭 신호를 전달하는 클럭 신호선; 및 캐리 신호에 응답하여 상기 클럭 신호를 게이트 신호로서 순차적으로 출력하는 복수의 스테이지들을 포함하고, 상기 복수의 스테이지들은 복수의 박막 트랜지스터들을 포함하며, 상기 복수의 박막 트랜지스터들 중 적어도 하나는, 기판, 상기 기판 상에 배치되는 제1 전극층, 상기 제1 전극층 상에 배치되는 버퍼층, 상기 버퍼층 상에 배치되고 산화물 반도체를 포함하는 액티브층, 상기 액티브층 상에 배치되는 제2 전극층, 상기 액티브층을 덮고, 상기 액티브층의 제1 영역을 노출하는 제1 컨택홀 및 상기 액티브층의 제2 영역을 노출하는 제2 컨택홀을 포함하는 제1 보호층, 상기 제1 보호층 상에 배치되고, 상기 제1 컨택홀을 통해 상기 제1 영역에 연결되는 제3 전극층, 및 상기 제1 보호층 상에 배치되고, 상기 제2 컨택홀을 통해 상기 제2 영역에 연결되는 제4 전극층을 포함하되, 상기 제2 전극층은 상기 버퍼층 및 상기 제1 보호층에 형성된 제3 컨택홀을 통해 상기 제1 전극층에 직접적으로 연결된다.
상기 박막 트랜지스터는, 상기 제3 전극층과 연결되어 입력 신호를 수신하는 트랜지스터 입력 단자, 및 상기 제4 전극층과 연결되어 출력 신호를 출력하는 트랜지스터 출력 단자를 포함하고, 상기 제3 전극층은 소스 전극 및 드레인 전극 중 어느 하나이고, 상기 제4 전극층은 상기 소스 전극 및 상기 드레인 전극 중 다른 하나일 수 있다.
상기 트랜지스터 입력 단자에 인가되는 상기 입력 신호의 전압은 36V 이상이고, 상기 박막 트랜지스터의 전류 유지율은 90% 이상일 수 있다.
상기 트랜지스터 입력 단자는 상기 클럭 신호선과 직접적으로 연결되고, 상기 클럭 신호선으로부터 상기 클럭 신호를 수신할 수 있다.
상기 트랜지스터 입력 단자는 캐리 신호선과 직접적으로 연결되고, 상기 캐리 신호선으로부터 이전 스테이지의 상기 캐리 신호를 수신할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 주변 영역으로 구분되는 표시 패널; 상기 표시 영역에서 상기 표시 패널 상에 배치되고, 게이트 라인들 및 데이터 라인들에 각각 연결되는 복수의 화소들을 포함하는 표시부; 상기 주변 영역에서 상기 표시 패널 상에 배치되고, 상기 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부; 및 상기 데이터 라인들에 데이터 신호를 공급하는 데이터 구동부를 포함하되, 상기 게이트 구동부는, 클럭 신호를 전달하는 클럭 신호선, 및 상기 클럭 신호에 기초하여 게이트 신호를 순차적으로 출력하는 복수의 스테이지들을 포함하고, 제p(단, p는 2이상의 자연수) 스테이지는, 이전 스테이지의 제p-1 캐리 신호에 응답하여 상기 클럭 신호를 제p 게이트 신호로서 출력하고, 산화물 반도체를 포함하는 박막 트랜지스터를 포함하되, 상기 박막 트랜지스터는 서로 다른 층에 배치되는 제1 게이트 전극 및 제2 게이트 전극을 포함하고, 상기 산화물 반도체는 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 배치되며, 상기 제1 게이트 전극에 인가되는 전압은 상기 제2 게이트 전극에 인가되는 전압과 서로 동일하다.
상기 게이트 신호는 스캔 신호 및 센싱 신호를 포함하고, 상기 게이트 라인은 스캔 라인 및 센싱 라인을 포함하며, 상기 스캔 신호는 상기 스캔 라인을 통해 상기 복수의 화소들에 공급되고, 상기 센싱 신호는 상기 센싱 라인을 통해 상기 복수의 화소들에 공급될 수 있다.
상기 복수의 화소들은 발광 소자, 상기 발광 소자로 흐르는 전류의 크기를 결정하는 구동 트랜지스터, 상기 구동 트랜지스터의 게이트 전극에 연결된 스위칭 트랜지스터, 및 상기 발광 소자의 애노드 전극에 연결된 센싱 트랜지스터를 포함하고, 상기 스캔 라인는 상기 스위칭 트랜지스터의 게이트 전극과 연결되고, 상기 센싱 라인은 상기 센싱 트랜지스터의 게이트 전극에 연결되며, 상기 데이터 라인은 상기 스위칭 트랜지스터의 일 전극에 연결될 수 있다.
상기 복수의 화소들은 제1 표시판, 상기 제1 표시판을 마주보는 제2 표시판, 및 상기 제1 표시판과 상기 제2 표시판 사이에 배치된 액정층을 포함하고, 상기 제1 표시판은 화소 전극, 상기 화소 전극에 인접하여 배치된 상기 게이트 라인과 상기 데이터 라인, 상기 게이트 라인과 상기 데이터 라인에 각각 연결된 스위칭 소자를 포함하며, 상기 제2 표시판은 공통 전극을 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명에 따른 게이트 구동부 및 이를 포함하는 표시 장치는 동기화된 게이트 구조의 박막 트랜지스터를 이용하여 높은 전압 레벨의 클럭 신호가 인가되더라도 열화되지 않고 흐르는 전류량을 일정하게 유지할 수 있다.
또한, 동기화된 게이트 구조의 박막 트랜지스터를 이용하면, 이동도(mobility) 특성이 개선되어 박막 트랜지스터의 크기를 축소할 수 있고, 표시 장치의 좁은 베젤을 효과적으로 구현할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도이다.
도 2는 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 3은 도 1의 표시 장치에 포함된 게이트 구동부의 일 예를 나타내는 블록도이다.
도 4는 도 3의 게이트 구동부에 포함된 제1 스테이지 및 제2 스테이지에서 측정된 신호의 일 예를 나타내는 파형도이다.
도 5는 도 3의 게이트 구동부에 포함된 박막 트랜지스터의 일 예를 나타내는 회로도이다.
도 6은 도 5의 박막 트랜지스터의 개략적인 평면도이다.
도 7은 도 6의 A-A'선을 따라 자른 단면도이다.
도 8은 도 6의 B-B'선을 따라 자른 단면도이다.
도 9는 도 1의 표시 장치에 포함되는 화소의 다른 예를 나타내는 회로도이다.
도 10은 도 3의 게이트 구동부에 포함된 스테이지의 일 예를 설명하기 위한 도면이다.
도 11은 도 3의 게이트 구동부에 포함된 스테이지의 다른 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 표시 장치(1000)는 표시부(110), 게이트 구동부(200)(또는, gate driver), 발광 구동부(300)(또는, emission driver), 데이터 구동부(400)(또는, data driver), 및 타이밍 제어부(500)(또는, timing controller)를 포함할 수 있다. 몇몇 실시예에서 발광 구동부(300)는 생략될 수 있다.
표시 패널(100) 상에는 표시부(110) 및 게이트 구동부(200)가 배치될 수 있다. 표시 패널(100)은 영상을 표시하는 표시부(110)를 포함하는 표시 영역(DR) 및 표시 영역(DR)에 인접하고 게이트 구동부(200)가 배치되는 주변 영역(PR)으로 구분될 수 있다.
표시부(110)는 복수의 게이트 라인들(GL1 내지 GLx, x는 0이 아닌 정수), 복수의 발광 제어 라인들(EL1 내지 ELx), 복수의 데이터 라인들(DL1 내지 DLy, y는 0이 아닌 정수), 및 복수의 화소들(PX)을 포함할 수 있다.
복수의 게이트 라인들(GL1 내지 GLx)은 스캔 신호를 전달하는 스캔 라인들(SCL1 내지 SCLx) 및 센싱 신호를 전달하는 센싱 라인들(SSL1 내지 SSLx) 중 어느 하나일 수 있으며, 실시예에 따라 게이트 라인들(GL1 내지 GLx)은 스캔 라인들(SCL1 내지 SCLx) 및 센싱 라인들(SSL1 내지 SSLx)을 모두 포함할 수도 있다.
화소(PX)는 표시부(110)에 배치되고, 게이트 라인들(GL1 내지 GLx), 발광 제어 라인들(EL1 내지 ELx), 및 데이터 라인들(DL1 내지 DLy)에 의해 구획된 영역에 배치될 수 있다.
화소들(PX)은 컬러 광을 출사하는 표시 소자(또는, 발광 소자)를 포함할 수 있다. 예를 들면, 표시 소자는 액정 표시 소자, 유기(organic) 발광 표시 소자, 무기(inorganic) 발광 소자일 수 있다. 이하에서는 설명의 편의상, 표시 소자는 유기 발광 표시 소자인 것으로 가정한다. 다만, 이에 제한되는 것은 아니고, 다른 실시예로 표시 소자는 액정 표시 소자일 수 있다. 표시 소자가 액정 표시 소자인 실시예에 대해선 도 9를 참조하여 후술하기로 한다.
복수의 화소들(PX)은 표시부(110) 상에 복수의 행 및 복수의 열을 가지는 매트릭스 형태로 배치될 수 있다. 각각의 화소(PX)는 게이트 라인들(GL1 내지 GLx) 중 적어도 하나, 발광 제어 라인들(EL1 내지 ELx) 중 적어도 하나, 및 데이터 라인들(DL1 내지 DLy) 중 하나에 연결될 수 있다.
표시부(110)에는 제1 전원 공급 라인(VDD), 제2 전원 공급 라인(VSS) 및 제3 전원 공급 라인(VINT)이 제공될 수 있다. 각 전원 공급 라인들(VDD, VSS, VINT)에는 화소(PX)의 동작에 필요한 전압들이 인가되며, 제1 전원 공급 라인(VDD)에 인가되는 전압은 제2 전원 공급 라인(VSS)에 인가되는 전압의 전압 레벨 보다 높은 전압 레벨을 가질 수 있다. 제3 전원 공급 라인(VINT)은 초기화 전압을 공급하는 배선일 수 있다.
게이트 구동부(200)는 타이밍 제어부(500)로부터 게이트 구동 제어 신호(GCS)를 수신할 수 있다. 게이트 구동 제어 신호(GCS)는 후술할 개시 신호 및 클럭 신호들을 포함할 수 있다. 또한, 게이트 구동부(200)에는 게이트 구동부(200)의 동작에 필요한 제4 전원 및 제5 전원이 더 제공될 수 있다. 예를 들어, 제4 전원은 논리 하이(logic high) 레벨의 전압일 수 있고, 제5 전원은 논리 로우(logic low) 레벨의 전압일 수 있다.
게이트 구동부(200)는 게이트 신호를 생성하고, 게이트 신호를 각각의 게이트 라인들(GL1 내지 GLx)에 순차적으로 제공할 수 있다. 게이트 구동부(200)는 게이트 구동 제어 신호(GCS)의 클럭 신호를 이용하여 개시 신호에 대응하는 펄스 형태의 게이트 신호를 순차적으로 생성 및 출력하는 시프트 레지스터(shift register)(또는, 스테이지)를 포함할 수 있다. 게이트 구동부(200)에서 생성된 펄스 형태의 게이트 신호는 게이트 라인들(GL1 내지 GLx)을 통해 각 화소(PX)에 인가될 수 있다.
발광 구동부(300)는 타이밍 제어부(500)로부터 발광 구동 제어 신호(ECS)를 수신할 수 있다. 발광 구동부(300)는 발광 구동 제어 신호(ECS)에 기초하여 발광 제어 신호를 생성하고, 발광 제어 신호를 발광 제어 라인들(EL1 내지 ELx)에 순차적으로 또는 동시에 제공할 수 있다. 여기서, 발광 구동 제어 신호(ECS)는 발광 개시 신호, 발광 클럭 신호들 등을 포함할 수 있다. 발광 구동부(300)는 발광 클럭 신호들을 이용하여 펄스 형태의 발광 개시 신호에 대응하는 펄스 형태의 발광 제어 신호를 순차적으로 생성 및 출력하는 시프트 레지스터(shift register)를 포함할 수 있다. 상술한 바와 같이 다른 실시예에 따른 표시 장치에서 발광 구동부(300)는 생략될 수 있다.
데이터 구동부(400)는 타이밍 제어부(500)로부터 제공되는 영상 데이터(DATA2) 및 데이터 제어 신호(DCS)에 기초하여 데이터 신호들을 생성하고, 데이터 신호들을 표시부(110)(또는, 화소(PX))에 제공할 수 있다. 여기서, 데이터 제어 신호(DCS)는 데이터 구동부(400)의 동작을 제어하는 신호이며, 유효 데이터 신호의 출력을 지시하는 로드 신호(또는, 데이터 인에이블 신호) 등을 포함할 수 있다. 화소(PX)는 데이터 라인들(DL1 내지 DLy)을 통해 데이터 신호를 전달받을 수 있고, 데이터 신호에 대응하는 휘도로 발광할 수 있다.
타이밍 제어부(500)는 외부(예를 들어, 그래픽 프로세서)로부터 입력 영상 데이터(DATA1) 및 제어 신호(CS)를 수신하고, 제어 신호(CS)에 기초하여 게이트 제어 신호 및 데이터 제어 신호(DCS)를 생성하며, 입력 영상 데이터(DATA1)를 변환하여 영상 데이터(DATA2)를 생성할 수 있다. 예를 들어, 타이밍 제어부(500)는 RGB 포맷의 입력 영상 데이터(DATA1)를 표시부(110) 내에 배치된 화소들(PX)의 배열에 부합하는 RGBG 포맷의 영상 데이터(DATA2)로 변환할 수 있다.
게이트 구동부(200)는 표시 패널(100) 상에 형성될 수 있고, 주변 영역(PR) 내에 배치될 수 있다. 발광 구동부(300), 데이터 구동부(400), 및 타이밍 제어부(500) 중 적어도 하나는 표시 패널(100) 상에 형성되거나, IC로 구현되어 테이프 캐리어 패키지 형태로 표시 패널(100)에 연결될 수 있다.
도 2는 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 2를 참조하면, 화소(PX)는 스위칭 트랜지스터(TSW), 구동 트랜지스터(TDR), 센싱 트랜지스터(TSE), 발광 트랜지스터(TEM), 저장 커패시터(CST), 및 발광 소자(LD)를 포함할 수 있다. 실시예에 따라 발광 트랜지스터(TEM)는 생략될 수 있다. 또한, 여기서 화소(PX)는 제 i행(단, i는 1보다 큰 자연수), 제j 열(단, j는 자연수)에 배치되는 화소인 것으로 설명하기로 한다.
도 2에는 스위칭 트랜지스터(TSW), 구동 트랜지스터(TDR), 센싱 트랜지스터(TSE) 및 발광 트랜지스터(TEM)가 N형 트랜지스터(예를 들어, NMOS(n-channel metal oxide semiconductor) 트랜지스터)인 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 스위칭 트랜지스터(TSW), 구동 트랜지스터(TDR), 센싱 트랜지스터(TSE) 및 발광 트랜지스터(TEM) 중 적어도 하나는 P형 트랜지스터일 수 있다.
스위칭 트랜지스터(TSW)의 게이트 전극은 제i 스캔 라인(SCLi)에 연결될 수 있다. 스위칭 트랜지스터(TSW)는 제i 스캔 라인(SCLi)에 공급되는 스캔 신호에 의해 데이터 전압을 화소(PX)에 전달할 수 있다. 스위칭 트랜지스터(TSW)의 일 전극은 제j 데이터 라인(DLj)에 연결되고, 타 전극은 저장 커패시터(CST)의 일 단 및 구동 트랜지스터(TDR)의 게이트 전극에 연결될 수 있다. 스위칭 트랜지스터(TSW)를 통해 전달된 데이터 전압은 저장 커패시터(CST)에 저장될 수 있다.
구동 트랜지스터(TDR)는 일 전극은 제1 전원 공급 라인(VDD)과 연결되고, 타 전극은 발광 트랜지스터(TEM)의 일 전극에 연결될 수 있다. 구동 트랜지스터(TDR)의 게이트 전극은 저장 커패시터(CST)의 일 단 및 스위칭 트랜지스터(TSW)의 타 전극에 전기적으로 연결될 수 있다. 구동 트랜지스터(TDR)는 저장 커패시터(CST)에 저장된 데이터 전압(데이터 신호)의 크기에 따라 발광 소자(LD)로 흐르는 구동 전류의 크기를 결정할 수 있다.
센싱 트랜지스터(TSE)의 게이트 전극은 제i 센싱 라인(SSLi)에 연결될 수 있다. 센싱 트랜지스터(TSE)의 일 전극은 제3 전원 공급 라인(VINT)에 연결되고, 타 전극은 저장 커패시터(CST)의 타 단 및 발광 소자(LD)의 애노드 전극과 연결될 수 있다. 센싱 트랜지스터(TSE)는 제i 센싱 라인(SSLi)에 공급되는 센싱 신호에 의해 제3 전원 공급 라인(VINT)을 통해 초기화 전압을 화소(PX)에 전달할 수 있다.
발광 트랜지스터(TEM)의 게이트 전극은 제i 발광 제어 라인(ELi)에 연결될 수 있다. 발광 트랜지스터(TEM)는 구동 트랜지스터(TDR)와 발광 소자(LD) 사이에 연결되고, 발광 트랜지스터(TEM)는 발광 신호에 응답하여 선택적으로 턴-온 될 수 있다.
저장 커패시터(CST)는 구동 트랜지스터(TDR)의 게이트 전극과 발광 소자(LD)의 애노드 전극 사이에 연결될 수 있다. 저장 커패시터(CST)는 스위칭 트랜지스터(TSW)를 통해 인가된 데이터 전압 및 구동 트랜지스터(TDR)의 문턱전압에 대응하는 전압을 저장할 수 있다.
발광 소자(LD)의 애노드 전극은 발광 트랜지스터(TEM)를 경유하여 구동 트랜지스터(TDR)에 연결되고, 캐소드 전극은 제2 전원 공급 라인(VSS)에 연결될 수 있다. 발광 소자(LD)는 구동 트랜지스터(TDR)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성할 수 있다.
발광 소자(LD)로 전류가 흐를 수 있도록 제1 전원 공급 라인(VDD)의 제1 전원은 제2 전원 공급 라인(VSS)의 제2 전원보다 높은 전압으로 설정될 수 있다.
도 3은 도 1의 표시 장치에 포함된 게이트 구동부의 일 예를 나타내는 블록도이다.
도 3을 참조하면, 게이트 구동부(200)는 스테이지들(ST1 내지 ST3)을 포함할 수 있다. 스테이지들(ST1 내지 ST3)은 각각 대응하는 게이트선들(SL1 내지 SL3)에 연결되고, 클럭 신호(CLK)를 전송하는 클럭 신호선에 공통적으로 연결될 수 있다. 스테이지들(ST1 내지 ST3)은 실질적으로 동일한 회로 구조를 가질 수 있다.
스테이지들(ST1 내지 ST3) 각각은 제1 입력 단자(201), 제2 입력 단자(202), 제3 입력 단자(203), 및 출력 단자(204)를 포함할 수 있다.
제1 입력 단자(201)는 캐리 신호선을 통해 캐리 신호(CR)를 수신할 수 있다. 여기서, 캐리 신호(CR)는 개시 신호(FLM)(또는, 캐리 개시 신호(CR0)) 또는 이전 스테이지의 출력 신호(즉, 게이트 신호)를 포함할 수 있다. 예를 들어, 제1 스테이지(ST1)의 제1 입력 단자(201)는 캐리 신호선을 통해 개시 신호(FLM)를 수신하고, 나머지 스테이지들(ST2 내지 ST3)의 제1 입력 단자(201)는 캐리 신호선들을 통해 각각 이전 스테이지의 게이트 신호(GS1, GS2, GS3)를 수신할 수 있다. 즉, 해당 스테이지의 이전 스테이지의 게이트 신호가 각각 캐리 신호(CR1, CR2, CR3)로서 해당 스테이지에 제공될 수 있다.
제1 스테이지(ST1)의 제2 입력 단자(202)는 제1 클럭 신호선과 연결되어 제1 클럭 신호(CLK1)를 수신하고, 제3 입력 단자(203)는 제2 클럭 신호선과 연결되어 제2 클럭 신호(CLK2)를 수신할 수 있다. 제2 스테이지(ST2)의 제2 입력 단자(202)는 제2 클럭 신호선과 연결되어 제2 클럭 신호(CLK2)를 수신하고, 제3 입력 단자(203)는 제1 클럭 신호선과 연결되어 제1 클럭 신호(CLK1)를 수신할 수 있다.
제1 스테이지(ST1)와 유사하게, 제3 스테이지(ST3)의 제2 입력 단자(202)는 제1 클럭 신호선과 연결되어 제1 클럭 신호(CLK1)를 수신하고, 제3 입력 단자(203)는 제2 클럭 신호선과 연결되어 제2 클럭 신호(CLK2)를 수신할 수 있다.
즉, 제1 클럭 신호선 및 제2 클럭 신호선은 각 스테이지(ST1, ST2, ST3)의 제2 입력 단자(202) 및 제3 입력 단자(203)에 교번하여 연결될 수 있고, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 각 스테이지(ST1, ST2, ST3)의 제2 입력 단자(202) 및 제3 입력 단자(203)에 교번하여 제공될 수 있다.
제1 클럭 신호선을 통해 제공되는 제1 클럭 신호(CLK1)의 펄스들 및 제2 클럭 신호선을 통해 제공되는 제2 클럭 신호(CLK2)의 펄스들은 시간적으로 서로 중첩되지 않을 수 있다. 이때, 펄스들 각각은 턴-온 전압 레벨일 수 있다.
도면상 도시하지 않았으나, 스테이지들(ST1 내지 ST3)은 제4 전압 및 제5 전압을 수신할 수 있다. 일 실시예로, 제4 전압은 턴-온 전압 레벨로, 제5 전압은 턴-오프 전압 레벨로 설정될 수 있다.
스테이지들(ST1 내지 ST3)은 복수의 트랜지스터들을 포함할 수 있고, 각 스테이지들(ST1 내지 ST3)에 제공된 다양한 신호들에 기초하여 클럭 신호(CLK)를 펄스로서 포함하는 게이트 신호(GS)를 출력할 수 있다. 출력된 게이트 신호(GS)는 이후 스테이지에 캐리 신호(CR)로서 제공될 수 있다.
구체적으로, 제1 스테이지(ST1)의 출력 단자(204)는 제1 게이트 라인(GL1)과 연결되어 제1 게이트 신호(GS1)를 화소(도 1의 "PX")에 전달할 수 있고, 제1 게이트 신호(GS1)는 제1 캐리 신호(CR1)로서 제2 스테이지(ST2)의 제1 입력 단자(201)에 제공될 수 있다. 제2 스테이지(ST2)의 출력 단자(204)는 제2 게이트 라인(GL2)과 연결되어 제2 게이트 신호(GS2)를 화소(PX)에 전달할 수 있고, 제2 게이트 신호(GS2)는 제2 캐리 신호(CR2)로서 제3 스테이지(ST3)의 제1 입력 단자(201)에 제공될 수 있다. 제3 스테이지(ST3)의 출력 단자(204)는 제3 게이트 라인(GL3)과 연결되어 제3 게이트 신호(GS3)를 화소(PX)에 전달할 수 있고, 제3 게이트 신호(GS3)는 제3 캐리 신호(CR3)로서 제3 스테이지(ST3)의 이후 스테이지(예를 들어, 제4 스테이지)의 제1 입력 단자(201)에 제공될 수 있다.
도 4는 도 3의 게이트 구동부에 포함된 제1 스테이지 및 제2 스테이지에서 측정된 신호의 일 예를 나타내는 파형도이다. 제1 내지 제4 시점들(t1, t2, t3, t4)은 1 수평 시간(1H)을 간격으로 설정되었다.
도 3 및 도 4를 참조하면, 제1 시점(t1) 및 제2 시점(t2) 사이에서, 제1 클럭 신호(CLK1)는 턴-오프 전압 레벨에서 턴-온 전압 레벨로 천이되었다가 다시 턴-오프 전압 레벨로 천이될 수 있다. 즉, 제1 시점(t1) 및 제2 시점(t2) 사이에서, 제1 클럭 신호(CLK1)는 턴-온 전압 레벨의 펄스를 가질 수 있다.
또한, 제1 시점(t1) 및 제2 시점(t2) 사이에서, 개시 신호(FLM)는 턴-오프 전압 레벨에서 턴-온 전압 레벨로 천이되었다가 다시 턴-오프 전압 레벨로 천이될 수 있다. 즉, 제1 시점(t1) 및 제2 시점(t2) 사이에서, 개시 신호(FLM)는 턴-온 전압 레벨의 펄스를 가질 수 있다. 제1 시점(t1) 전의 구간은 턴-온 전압 레벨의 개시 신호(FLM)가 인가되기 이전으로, 초기화 구간으로 정의 될 수 있다.
이후, 제2 시점(t2) 및 제3 시점(t3) 사이에서, 제2 클럭 신호(CLK2)는 턴-오프 전압 레벨에서 턴-온 전압 레벨로 천이되었다가 다시 턴-오프 전압 레벨로 천이될 수 있다. 즉, 제2 시점(t2) 및 제3 시점(t3) 사이에서, 제2 클럭 신호(CLK2)는 턴-온 전압 레벨의 펄스를 가질 수 있다.
제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 상호 동일한 주기(예를 들어, 2 수평 시간)를 가지며, 제2 클럭 신호(CLK2)의 펄스는 제1 클럭 신호(CLK1)의 펄스보다 1 수평 시간(1H) 이후에 나타날 수 있다. 즉, 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)가 1 수평 시간(1H)(또는, 제1 클럭 신호(CLK1)의 반주기)만큼 시프트된 신호일 수 있다.
제2 시점(t2) 및 제3 시점(t3) 사이에서, 제1 스테이지(ST1)는 제2 클럭 신호(CLK2)를 제1 게이트 신호(GS1)로서 출력할 수 있다. 상술한 바와 같이, 제2 시점(t2) 및 제3 시점(t3) 사이에서 제2 클럭 신호(CLK2)는 턴-온 전압 레벨의 펄스를 가질 수 있고, 이에 따라 제1 게이트 신호(GS1)도 턴-온 전압 레벨의 펄스를 가질 수 있다.
한편, 제1 스테이지(ST1)의 제1 게이트 신호(GS1)를 제1 캐리 신호(CR1)로서 수신하는 제2 스테이지(ST2)는 턴-온 전압 레벨의 제1 게이트 신호(GS1)에 응답하여 제2 게이트 신호(GS2)의 출력을 준비할 수 있다.
제3 시점(t3) 및 제4 시점(t4) 사이에서, 제1 클럭 신호(CLK1)는 턴-온 전압 레벨의 펄스를 가질 수 있다. 제2 스테이지(ST2)는 제1 클럭 신호(CLK1)를 제2 게이트 신호(GS2)로서 출력할 수 있다. 상술한 바와 같이, 제3 시점(t3) 및 제4 시점(t4) 사이에서 제1 클럭 신호(CLK1)는 턴-온 전압 레벨의 펄스를 가질 수 있고, 이에 따라 제2 게이트 신호(GS2)도 턴-온 전압 레벨의 펄스를 가질 수 있다.
한편, 제2 스테이지(ST2)의 제2 게이트 신호(GS2)를 제2 캐리 신호(CR2)로서 수신하는 제3 스테이지(ST3)는 턴-온 전압 레벨의 제2 게이트 신호(GS2)에 응답하여 제3 게이트 신호(GS3)의 출력을 준비할 수 있다.
제4 시점(t4) 이후, 1 수평 시간(1H)을 간격으로, 이후 스테이지들이 순차적으로 게이트 신호(GS)를 출력할 수 있다.
도 5는 도 3의 게이트 구동부에 포함된 박막 트랜지스터의 일 예를 나타내는 회로도이다. 도 5의 박막 트랜지스터(TR_G)는 도 3의 게이트 구동부(200)의 스테이지들(ST1 내지 ST3)이 포함하는 복수의 트랜지스터들 중 하나일 수 있다.
도 3 내지 도 5를 참조하면, 박막 트랜지스터(TR_G)는 제1 게이트 전극, 제2 게이트 전극, 제1 전극, 및 제2 전극을 포함하고, 이와 각각 연결된 제1 게이트 단자(GTE1), 제2 게이트 단자(GTE2), 트랜지스터 입력 단자(SDE1), 및 트랜지스터 출력 단자(SDE2)를 포함할 수 있다. 여기서, 제1 전극은 박막 트랜지스터(TR_G)의 소스 전극 및 드레인 전극 중 어느 하나이고, 제2 전극은 다른 하나일 수 있다.
도 5에 도시된 박막 트랜지스터(TR_G)는 도 3의 복수의 스테이지들 중 p번째 행(p는 자연수)에 배치된 제p 스테이지 내에 포함된 임의의 트랜지스터일 수 있다.
박막 트랜지스터(TR_G)는 두 개의 게이트 전극들을 포함하는 더블-게이트 구조의 트랜지스터일 수 있다. 제1 게이트 단자(GTE1) 및 제2 게이트 단자(GTE2)는 박막 트랜지스터(TR_G)의 게이트 전극들과 각각 연결된 단자일 수 있다.
제1 게이트 단자(GTE1)는 제p 충전 노드(QN[p])와 박막 트랜지스터(TR_G)의 제1 게이트 전극 사이에 접속된 단자일 수 있다. 제1 게이트 단자(GTE1)는 제p 충전 노드(QN[p])와 연결될 수 있고, 제1 게이트 단자(GTE1)에는 제p 충전 노드(QN[p])로부터 충전 전압이 인가될 수 있다. 제1 게이트 단자(GTE1)는 충전 전압을 박막 트랜지스터(TR_G)의 제1 게이트 전극에 전달할 수 있다.
일 실시예로 충전 전압은 도 4에서 설명한 클럭 신호들(CLK1, CLK2)의 턴-온 전압 레벨의 펄스들보다 높은 전압 레벨을 가질 수 있다. 예를 들어, 제p 충전 노드(QN[p])는 제p 충전 노드(QN[p])와 연결된 다른 커패시터(미도시)의 부트 스트랩에 의해 턴-온 전압 레벨 보다 높은 부스트업 전압 레벨을 가질 수 있고, 제p 충전 노드(QN[p])의 충전 전압은 45V 이상일 수 있다. 다른 실시예로 충전 노드(QN[p])는 클럭 신호들(CLK1, CLK2)의 턴-온 전압 레벨의 펄스들과 같은 전압 레벨을 가질 수 있고, 충전 전압은 36V 이하일 수 있다.
제2 게이트 단자(GTE2)는 제p 충전 노드(QN[p])와 박막 트랜지스터(TR_G)의 제2 게이트 전극 사이에 접속된 단자일 수 있다. 제2 게이트 단자(GTE2)는 제p 충전 노드(QN[p])와 연결될 수 있고, 제2 게이트 단자(GTE2)에는 제p 충전 노드(QN[p])로부터 충전 전압이 인가될 수 있다. 제2 게이트 단자(GTE2)는 충전 전압을 박막 트랜지스터(TR_G)의 제2 게이트 전극에 전달할 수 있다.
즉, 제1 게이트 전극과 제2 게이트 전극에는 제p 충전 노드(QN[p])로부터 전달된 충전 전압이 서로 동일하게 인가될 수 있다.
트랜지스터 입력 단자(SDE1)는 제p 입력 신호선과 박막 트랜지스터(TR_G)의 제1 전극 사이에 접속된 단자일 수 있다. 트랜지스터 입력 단자(SDE1)는 제p 입력 신호선과 연결되어 제p 입력 신호(GIN[p])를 수신할 수 있고, 박막 트랜지스터(TR_G)에 제p 입력 신호(GIN[p])를 전달할 수 있다.
일 실시예로, 트랜지스터 입력 단자(SDE1)에 수신되는 제p 입력 신호(GIN[p])는 클럭 신호(CLK[p])일 수 있다. 즉, 트랜지스터 입력 단자(SDE1)는 클럭 신호선(도 3 참조)과 직접적으로 연결되어 클럭 신호(CLK[p])를 수신할 수 있다.
클럭 신호(CLK[p])는 도 3에서 설명한 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2) 중 어느 하나일 수 있다. 도 4에서 상술한 바와 같이 클럭 신호(CLK[p])는 일정 주기(예를 들어, 2 수평 시간)를 가지며 반복되는 펄스들을 포함하는 신호일 수 있다. 클럭 신호(CLK[p])가 포함하는 펄스들은 턴-온 전압 레벨의 펄스일 수 있다.
다른 실시예로, 트랜지스터 입력 단자(SDE1)에 수신되는 제p 입력 신호(GIN[p])는 이전 스테이지(예컨대, 제p-1 스테이지)에서 제공된 제p-1 캐리 신호(CR[p-1])일 수 있다. 제p-1 캐리 신호(CR[p-1])는 이전 스테이지에서 출력된 게이트 신호와 동일한 신호일 수 있다. 즉, 트랜지스터 입력 단자(SDE1)는 캐리 신호선(도 3 참조)과 직접적으로 연결되어 제p-1 캐리 신호(CR[p-1])를 수신할 수 있다.
트랜지스터 입력 단자(SDE1)를 통해 박막 트랜지스터(TR_G)에 제공되는 제p 입력 신호(GIN[p])는 턴-온 전압 레벨의 펄스를 가질 수 있다.
트랜지스터 출력 단자(SDE2)는 박막 트랜지스터(TR_G)의 제p 출력 신호선과 제2 전극 사이에 접속된 단자일 수 있다. 트랜지스터 출력 단자(SDE2)는 박막 트랜지스터(TR_G)로부터 제p 출력 신호(GOUT[p])를 수신할 수 있고, 제p 출력 신호선에 제p 출력 신호(GOUT[p])를 전달할 수 있다.
일 실시예로, 트랜지스터 출력 단자(SDE2)에서 출력되는 제p 출력 신호(GOUT[p])는 제p 게이트 신호(GS[P])(또는, 제p 캐리 신호(CR[p]))일 수 있다. 제p 게이트 신호(GS[p])는 제p 스테이지가 출력하는 게이트 신호일 수 있다. 제p 게이트 신호(GS[p])는 제p 출력 신호선(예컨대, 제p 게이트 라인)을 통해 각 화소들(도 1의 "PX")에 공급될 수 있다. 제p 게이트 신호(GS[p])는 클럭 신호를 펄스로서 포함할 수 있고, 제p 게이트 신호(GS[P])가 포함하는 펄스는 턴-온 전압 레벨의 펄스일 수 있다.
트랜지스터 출력 단자(SDE2)에서 출력되는 제p 게이트 신호(GS[p])는 제p 캐리 신호(CR[p])로서 이후 스테이지(예컨대, 제p+1 스테이지)에 제공될 수 있다. 즉, 제p 캐리 신호(CR[p])는 제p 스테이지에서 출력된 제p 게이트 신호(GS[p])와 동일한 신호일 수 있다. 제p+1 스테이지는 제p 캐리 신호(CR[p])를 수신하고 제p+1 게이트 신호를 출력할 수 있다.
박막 트랜지스터(TR_G)의 트랜지스터 입력 단자(SED1)에 입력되는 제p 입력 신호(GIN[p])의 전압 레벨이 36V 이하의 수준인 경우, 제p 입력 신호(GIN[p])가 제공되는 박막 트랜지스터(TR_G)에서 열화 문제가 발생하지 않거나, 열화로 인한 문제가 미비할 수 있다. 그러나, 제p 입력 신호(GIN[p])의 전압 레벨이 36V 이상의 수준인 경우, 제p 입력 신호(GIN[p])가 제공되는 박막 트랜지스터(TR_G)가 열화되어 문제가 발생할 수 있다. 즉, 높은 전압 레벨의 제p 입력 신호(GIN[p])가 제공될 경우, 시간이 지남에 따라 박막 트랜지스터(TR_G)의 특성 저하가 발생할 수 있다.
예를 들어, 박막 트랜지스터의 열화로 인해 박막 트랜지스터의 전류 유지율이 점차 감소할 수 있다. 구체적으로, 박막 트랜지스터의 전류 유지율은 트랜지스터에 높은 전압 레벨(예컨대, 36V 이상의 수준)의 전압을 인가하기 전의 드레인 전류와 높은 전압 레벨의 전압을 12시간 인가한 후의 드레인 전류의 비율을 의미한다. 박막 트랜지스터의 열화로 인해 전류 유지율이 80% 이하로 감소할 경우, 게이트 구동부가 안정적으로 구동되지 않을 수 있다.
박막 트랜지스터의 크기를 증가시킨다면, 높은 전압 레벨의 전압이 인가되어 발생하는 박막 트랜지스터의 열화 문제를 개선할 수 있다. 그러나, 박막 트랜지스터의 크기를 증가로 인해 데드 스페이스(Dead space)의 면적도 증가하게 되어 좁은 베젤을 확보하기 어렵게 되는 문제가 발생한다.
상술한 문제점들을 해결하기 위해 제1 게이트 전극(GTE1)과 제2 게이트 전극(GTE2)이 서로 동일한 전압을 갖도록 동기화(Synchronous)시킬 수 있다. 제1 게이트 전극(GTE1)과 제2 게이트 전극(GTE2)이 서로 동일한 전압을 가질 경우, 박막 트랜지스터(TR_G)의 열화 특성이 개선될 수 있다.
구체적으로, 박막 트랜지스터(TR_G)가 동기화된 게이트 전극 구조를 가질 경우, 높은 전압 레벨의 클럭 신호가 인가되더라도 열화되지 않고 흐르는 전류량을 일정하게 유지할 수 있다.
예를 들어, 동기화되지 않은 단일 게이트 전극 구조의 박막 트랜지스터에 있어서, 36V 이상의 클럭 신호가 인가된 경우, 박막 트랜지스터의 전류 유지율은 85% 이하일 수 있고, 45V 이상의 클럭 신호가 인가된 경우, 박막 트랜지스터의 전류 유지율은 40% 이하일 수 있다.
그러나, 동기화된 게이트 전극 구조의 박막 트랜지스터(TR_G)에 있어서, 36V 이상의 클럭 신호(CLK[p])가 인가된 경우, 박막 트랜지스터(TR_G)의 전류 유지율은 95% 이상일 수 있고, 45V 이상의 클럭 신호(CLK[p])가 인가된 경우, 박막 트랜지스터(TR_G)의 전류 유지율은 90% 이상일 수 있다.
즉, 박막 트랜지스터(TR_G)가 동기화된 제1 게이트 전극 및 제2 게이트 전극을 포함하는 경우, 전류 유지율 특성이 그렇지 않은 경우보다 향상될 수 있다.
또한, 박막 트랜지스터(TR_G)가 동기화된 제1 게이트 전극 및 제2 게이트 전극을 포함하는 경우, 이동도(mobility) 특성이 개선될 수 있다. 예를 들어, 동기화된 제1 게이트 전극 및 제2 게이트 전극을 포함하는 박막 트랜지스터(TR_G)는 단일 게이트 전극 구조의 박막 트랜지스터에 비해 이동도(mobility)가 약 1.5배 증가할 수 있다.
박막 트랜지스터(TR_G)의 이동도가 증가함에 따라 박막 트랜지스터(TR_G)의 크기를 축소할 수 있고, 표시 장치의 좁은 베젤을 효과적으로 구현할 수 있다.
도 5에서 박막 트랜지스터(TR_G)는 N형 트랜지스터(예를 들어, NMOS(n-channel metal oxide semiconductor) 트랜지스터)인 것으로 도시되었으나 이에 한정되는 것은 아니고, P형 트랜지스터일 수 있다.
도 6은 도 5의 박막 트랜지스터의 개략적인 평면도이다. 도 7은 도 6의 A-A'선을 따라 자른 단면도이다. 도 8은 도 6의 B-B'선을 따라 자른 단면도이다.
도 6 내지 도 8을 참조하면, 박막 트랜지스터(TR_G)는 기판(SUB) 및 기판(SUB) 상에 배치된 제1 전극층(BML), 액티브층(ACT), 제2 전극층(GTL), 제3 전극층(SDL1), 및 제4 전극층(SDL2)을 포함할 수 있다. 또한, 박막 트랜지스터(TR_G)의 각 구성들을 절연하거나 보호하기 위한 층들을 더 포함할 수 있다. 예를 들어, 박막 트랜지스터(TR_G)는 기판(SUB) 상에 배치된 버퍼층(BFL), 게이트 절연막(GI), 제1 보호층(PSV1), 및 제2 보호층(PSV2)을 포함할 수 있다.
기판(SUB)은 리지드 타입(Rigid type)의 베이스 기판일 수 있으며, 플렉서블 타입(Flexible type)의 베이스 기판일 수도 있다. 리지드 타입의 베이스 기판은 유리 베이스 기판, 석영 베이스 기판, 유리 세라믹 베이스 기판 및 결정질 유리 베이스 기판 중 하나일 수 있다. 플렉서블 타입의 베이스 기판은 고분자 유기물을 포함하는 필름 베이스 기판 및 플라스틱 베이스 기판 중 하나일 수 있다. 기판(SUB)에 적용되는 물질은 제조 공정 시 높은 처리 온도에 대해 저항성(또는 내열성)을 가질 수 있다.
기판(SUB) 상에는 제1 전극층(BML)이 배치될 수 있다. 제1 전극층(BML)은 평면상 기판(SUB)의 면적보다 작게 형성될 수 있다. 일 실시예로, 제1 전극층(BML)은 구리(Cu), 크롬(Cr), 몰리브덴(Mo), 및 이들의 합금 중 어느 하나를 포함하는 금속막을 포함하여 형성될 수 있다.
평면상 제1 전극층(BML)은 후술할 액티브층(ACT)과 적어도 일부가 중첩할 수 있다. 액티브층(ACT)과 중첩하지 않는 영역은 후술할 제2 전극층(GTL)과 제1 전극층(BML)이 서로 접촉하는 영역일 수 있다.
제1 전극층(BML) 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 제1 전극층(BML)을 덮도록 형성되고, 기판(SUB) 상에 전체적으로 배치될 수 있다. 버퍼층(BFL)은 투습에 취약한 기판(SUB)을 통해 침투하는 불순물(예를 들어, 산소 및/또는 수분)을 차단하여 액티브층(ACT)의 특성을 보호할 수 있고, 기판(SUB)이 받는 스트레스를 줄이는 역할을 할 수 있다.
버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 중 하나로 이루어진 단일막 또는 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있으며, 플라즈마 화학기상증착법(Chemical Vapor Deposition; CVD)을 이용하여 기판(SUB) 위에 전면 증착될 수 있다.
기판(SUB) 상에 반도체층인 액티브층(ACT)이 형성될 수 있다. 액티브층(ACT)은 채널 영역과 채널 영역의 양 측에 각각 형성되는 소스 영역 및 드레인 영역을 포함할 수 있다. 채널 영역은 후술할 제2 전극층(GTL)과 중첩할 수 있다. 소스 영역 및 드레인 영역은 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 통해 후술할 제3 전극층(SDL1) 및 제4 전극층(SDL2)과 각각 전기적으로 연결될 수 있다.
액티브층(ACT)은 산화물 반도체를 포함할 수 있다. 예를 들어, 액티브층(ACT)은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide: IGZO), 아연-주석 산화물(Zinc Tin Oxide: ZTO), 또는 인듐-주석-아연 산화물(Indium Tin Zinc Oxide: ITZO)과 같은 산화물 반도체를 포함할 수도 있다.
평면상 액티브층(ACT)은 제1 전극층(BML)과 교차하며 적어도 일부가 중첩하도록 배치될 수 있다. 일 실시예로 제1 전극층(BML)과 중첩하는 영역은 채널 영역이고, 제1 전극층(BML)과 비중첩하는 영역은 소스 영역 및 드레인 영역일 수 있다.
액티브층(ACT)이 형성된 기판(SUB) 상에는 게이트 절연막(GI)이 제공될 수 있다. 게이트 절연막(GI)은 유기 절연막 및 무기 절연막 중 적어도 하나를 포함할 수 있다. 게이트 절연막(GI)은 액티브층(ACT) 상에 배치되어 액티브층(ACT)과 제2 전극층(GTL)을 서로 절연시킬 수 있다.
게이트 절연막(GI)은 도 7에 도시된 바와 같이, 액티브층(ACT)의 채널 영역과 적어도 일부가 중첩하도록 배치될 수 있고, 실시예에 따라 소스 영역 및/또는 드레인 영역과 일부가 중첩하도록 배치될 수도 있다. 또한, 게이트 절연막(GI)은 도 8에 도시된 바와 같이, 액티브층(ACT)의 측면을 덮을 수 있으나 이에 제한되는 것은 아니고, 액티브층(ACT)의 측면의 일부만 덮거나 덮지 않을 수도 있다.
게이트 절연막(GI) 상에는 제2 전극층(GTL)이 액티브층(ACT)의 채널 영역에 중첩하고, 일 방향을 따라 연장하도록 형성될 수 있다. 제2 전극층(GTL)은 박막 트랜지스터(TR_G)의 게이트 전극층일 수 있다. 즉, 액티브층(ACT) 내에 흐르는 전류량은 제2 전극층(GTL)에 인가된 전압에 따라 조절될 수 있다.
제2 전극층(GTL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 전극층(GTL)은 도 8에 도시된 바와 같이, 액티브층(ACT)과 중첩하지 않는 영역에서 제3 컨택홀(CNT3)을 통해 제1 전극층(BML)과 접촉할 수 있다. 이에 따라, 제2 전극층(GTL)에 인가된 전압은 제1 전극층(BML)에도 전달될 수 있다. 즉, 제1 전극층(BML)과 제2 전극층(GTL)은 서로 직접적으로 연결되어 동일한 전압을 갖도록 동기화(synchronous)될 수 있다. 제2 전극층(GTL)과 동일한 전압이 인가된 제1 전극층(BML)도 박막 트랜지스터(TR_G)의 게이트 전극층일 수 있다.
상술한 바와 같이, 제1 전극층(BML)과 제2 전극층(GTL)이 서로 동일한 전압을 갖도록 동기화되면, 박막 트랜지스터(TR_G)의 전류 유지율 특성이 개선될 수 있다. 또한, 박막 트랜지스터(TR_G)의 캐리어 이동도(Carrier Mobility) 특성이 향상될 수 있다. 이에 따라, 박막 트랜지스터(TR_G)의 크기를 축소할 수 있으며, 표시 장치의 좁은 베젤을 효과적으로 구현할 수 있다.
제2 전극층(GTL) 상에는 액티브층(ACT), 제2 전극층(GTL)을 커버하는 제1 보호층(PSV1)이 제공될 수 있다. 제1 보호층(PSV1)은 기판(SUB) 상에 배치된 구성들을 보호하고, 각 구성들에 의해 발생한 단차를 보상하여 평탄화하며, 제1 보호층(PSV1)은 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 포함할 수 있다. 제1 보호층(PSV1)은 유기 절연막 및 무기 절연막 중 적어도 하나를 포함할 수 있다.
제1 보호층(PSV1) 상에는 제1 컨택홀(CNT1)을 통해 액티브층(ACT)의 소스 영역에 접속되는 제3 전극층(SDL1) 및 제2 컨택홀(CNT2)을 통해 액티브층(ACT)의 드레인 영역에 접속되는 제4 전극층(SDL2)이 형성될 수 있다. 제3 전극층(SDL1) 및 제4 전극층(SDL2)은 제2 전극층(GTL)이 연장되는 방향과 교차하는 방향으로 연장될 수 있다.
일 실시예로, 제3 전극층(SDL1) 및 제4 전극층(SDL2) 중 어느 하나는 클럭 신호선(도 3 참조)과 직접적으로 연결되어 클럭 신호를 제공받을 수 있다. 또한, 제3 전극층(SDL1) 및 제4 전극층(SDL2) 중 다른 하나는 게이트 신호선(도 3 참조)과 직접적으로 연결되어 게이트 신호를 출력할 수 있다.
다른 실시예로 제3 전극층(SDL1) 및 제4 전극층(SDL2) 중 어느 하나는 캐리 신호선과 직접적으로 연결되어 캐리 신호를 제공받을 수 있다.
제3 전극층(SDL1) 및 제4 전극층(SDL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 일 예로, 제3 전극층(SDL1) 및 제4 전극층(SDL2)은 저저항 금속 물질을 포함할 수 있다. 예를 들어, 저저항 금속은 티타늄(Ti)-알루미늄(Al)-티타늄(Ti) 순으로 적층된 알루미늄 합금 구조일 수 있다. 다만, 이는 예시적인 것으로서, 저저항 금속이 이에 한정되는 것은 아니다.
제3 전극층(SDL1) 및 제4 전극층(SDL2)이 배치된 제1 보호층(PSV1) 상에는 제2 보호층(PSV2)이 제공될 수 있다. 제2 보호층(PSV2)은 유기 절연막 및 무기 절연막 중 적어도 하나를 포함할 수 있다.
박막 트랜지스터의 구조는 상술한 실시예에 한정되지 않는다. 제1 전극층(BML)과 제2 전극층(GTL)이 전기적으로 연결될 수 있는 구조라면 박막 트랜지스터의 구체적인 구조는 도 6 내지 도 8에서 설명한 구조와 상이할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 게이트 구동부에 포함되는 트랜지스터는 액티브층의 상부 및 하부에 게이트 전극이 배치되고, 상부에 배치된 게이트 전극(예컨대, 제2 전극층(GTL)) 및 하부에 배치된 게이트 전극(예컨대, 제1 전극층(BML))이 서로 동기화(synchronous)된 산화물 반도체 트랜지스터로 구현될 수 있다.
도 9는 도 1의 표시 장치에 포함되는 화소의 다른 예를 개략적으로 나타내는 도면이다. 도 9의 실시예는 도 2의 실시예와 비교하여 액정층을 포함하는 화소인 점에서 차이가 있으며, 그 외의 구성은 유사할 수 있다. 이하에서는 차이점을 위주로 설명한다.
도 1 및 도 9를 참조하면, 본 발명의 다른 예에 따른 화소(PX')는 하부 표시판(SSUB1), 상부 표시판(SSUB2) 및 하부 표시판(SSUB1)과 상부 표시판(SSUB2) 사이에 배치된 액정층(LCL)을 포함할 수 있다.
하부 표시판(SSUB1)은 화소 전극(SPE), 화소 전극(SPE)에 인접하여 배치된 게이트 라인(GLi)과 데이터 라인(DLj), 게이트 라인(GLi)과 데이터 라인(DLj)에 각각 연결된 스위칭 소자(QSW)를 포함할 수 있다. 상부 표시판(SSUB2)은 공통 전극(CE)을 포함할 수 있다.
화소 전극(SPE)은 후술할 공통 전극(CE)과 함께 액정층(LCL)에 전계를 형성하여 화소(PX') 내의 액정들의 배향 방향을 제어할 수 있다. 액정들의 배향 방향 및 배향 정도에 따라 액정층(LCL) 내에 입사된 입사광의 투과 여부 및 입사광의 투과량이 결정될 수 있다.
스위칭 소자(QSW)는 하부 표시판(SSUB1)에 구비될 수 있다. 스위칭 소자(QSW)의 제1 전극은 및 데이터 라인(DLj)에 (단, j는 자연수) 연결되고, 제2 전극은 화소 전극(SPE)에 연결될 수 있다. 스위칭 소자(QSW)의 게이트 전극은 게이트 라인(GLi)에 연결될 수 있다(단, i는 자연수). 스위칭 소자(QSW)는 화소 전극(SPE)에 구동 신호를 전달하거나 차단할 수 있다.
액정 커패시터(Clc)는 하부 표시판(SSUB1)의 화소 전극(SPE)과 상부 표시판(SSUB2)의 공통 전극(CE)을 두 단자로 가지며, 화소 전극(SPE)과 공통 전극(CE) 사이의 액정층(LCL)은 유전체로서 기능할 수 있다. 화소 전극(SPE)은 스위칭 소자(QSW)에 연결될 수 있다. 공통 전극(CE)은 상부 표시판(SSUB2)의 전면에 형성되며, 공통 전압을 인가 받는다. 일 실시예에서, 공통 전극(CE)이 하부 표시판(SSUB1)에 구비될 수도 있고, 이 때, 화소 전극(SPE) 및 공통 전극(CE) 중 적어도 하나가 선형 또는 막대형으로 형성될 수 있다.
도면상 도시하지 않았으나, 화소(PX')는 컬러필터를 더 포함할 수 있다. 일 실시예로 컬러 필터는 상부 표시판(SSUB2)의 공통 전극(CE)의 위 또는 아래에 형성될 수 있다. 다른 실시예로 컬러 필터는 하부 표시판(SSUB1)의 화소 전극(SPE)의 위 또는 아래에 형성될 수도 있다.
또한, 하부 표시판(SSUB1) 및 상부 표시판(SSUB2) 중 적어도 하나의 외측 면에는 빛을 편광시키는 편광자가 배치될 수도 있다.
표시 패널(100) 상에 배치된 게이트 구동부(200)는 게이트 라인들(GL1 내지 GLx)을 통해 표시부(110)의 각 화소들(PX')에 게이트 신호를 제공할 수 있다. 게이트 구동부(200)의 구체적인 설명은 상술한 바와 동일하거나 유사한 바 생략하기로 한다.
도 10은 도 3의 게이트 구동부에 포함된 스테이지의 일 예를 설명하기 위한 도면이다. 도 11은 도 3의 게이트 구동부에 포함된 스테이지의 다른 예를 설명하기 위한 도면이다. 도 10 및 도 11에 예시된 스테이지들은 도 5에 도시된 박막 트랜지스터(도 5의 TR_G)를 포함할 수 있다. 도 10 및 도 11에 도 5를 더 결부하여 다양한 실시예들에 따른 스테이지들을 설명한다.
도 10을 참조하면, 제1 게이트 스테이지(STn) 및 제2 게이트 스테이지(ST(n+1))를 포함하는 스테이지 그룹(STG)이 도시되어 있다. 여기서, 제1 게이트 스테이지(STn)는 도 3의 게이트 구동부에 포함된 스테이지들 중 홀수 번째 스테이지이고, 제2 게이트 스테이지(ST(n+1))는 도 3의 게이트 구동부에 포함된 스테이지들 중 제1 게이트 스테이지(STn) 후단의 짝수 번째 스테이지일 수 있다.
제1 및 제2 게이트 스테이지들(STn, ST(n+1))은 제1 내지 제6 제어 라인들(CS1, CS2, CS3, CS4, CS5, CS6)과 연결될 수 있다. 제1 내지 제6 제어 라인들(CS1~CS6)을 통해서 공통된 제어 신호들이 제1 및 제2 게이트 스테이지들(STn, ST(n+1))로 인가될 수 있다.
제1 및 제2 게이트 스테이지들(STn, ST(n+1))은 대응하는 스캔 클럭 라인들(SCCK1, SCCK2), 센싱 클럭 라인들(SSCK1, SSCK2), 및 캐리 클럭 라인들(CRCK1, CRCK2) 중 대응하는 클럭 라인들과 연결될 수 있다.
제1 게이트 스테이지(STn)는 주사 라인(SCn), 센싱 라인(SSn), 및 제1 캐리 라인(CRn)과 연결되고, 제2 게이트 스테이지(ST(n+1))는 주사 라인(SC(n+1)), 센싱 라인(SS(n+1)), 및 캐리 라인(CR(n+1))과 연결될 수 있다.
제1 게이트 스테이지(STn)는 트랜지스터들(T1~T27) 및 커패시터들(C1~C3)을 포함할 수 있다. 이하에서 트랜지스터들(T1~T54)은 N형 트랜지스터(예를 들어, NMOS)임을 가정하여 설명하지만, 당업자라면 트랜지스터들(T1~T54)의 일부 또는 전부를 P형 트랜지스터(예를 들어, PMOS)로 대체하여 스테이지 그룹(STG)을 구성할 수 있을 것이다.
제1 트랜지스터(T1)는 제1 게이트 전극 및 제2 게이트 전극을 포함할 수 있고, 제1 및 제2 게이트 전극들은 서로 동기화될 수 있다. 제1 트랜지스터(T1)의 제1 및 제2 게이트 전극들이 제1 Q 노드(Qn)에 연결되고, 일전극이 제1 스캔 클럭 라인(SCCK1)에 연결되고, 타전극이 제1 주사 라인(SCn)에 연결될 수 있다.
제2 트랜지스터는 게이트 전극 및 일전극이 제1 주사 캐리 라인(CR(n-3))과 연결되고, 타전극이 제1 Q 노드(Qn)에 연결될 수 있다. 예를 들어, 제1 주사 캐리 라인(CR(n-3))에는 이전 스테이지 그룹들 중 어느 하나의 제2 게이트 스테이지로부터 출력되는 캐리 신호가 인가될 수 있다. 실시예에 따라, 제2 트랜지스터는 직렬 연결된 서브 트랜지스터들(T2a, T2b)을 포함할 수 있다. 서브 트랜지스터(T2a)의 게이트 전극 및 일전극은 제1 주사 캐리 라인(CR(n-3))과 연결되고, 타전극은 제1 노드(N1)와 연결될 수 있다. 서브 트랜지스터(T2b)의 게이트 전극은 제1 주사 캐리 라인(CR(n-3))과 연결되고, 일전극은 제1 노드(N1)에 연결되고, 타전극은 제1 Q 노드(Qn)에 연결될 수 있다.
제3 트랜지스터는 게이트 전극이 제1 제어 라인(CS1)과 연결되고, 일전극이 제1 센싱 캐리 라인(CR(n-2))과 연결되고, 타전극이 제1 커패시터(C1)의 타전극에 연결될 수 있다. 예를 들어, 제1 센싱 캐리 라인(CR(n-2))에는 이전 스테이지 그룹들 중 어느 하나의 제1 게이트 스테이지로부터 출력되는 캐리 신호가 인가될 수 있다. 실시예에 따라, 제3 트랜지스터는 직렬 연결된 서브 트랜지스터들(T3a, T3b)을 포함할 수 있다. 서브 트랜지스터(T3a)는 게이트 전극이 제1 제어 라인(CS1)과 연결되고, 일전극이 제1 센싱 캐리 라인(CR(n-2))과 연결되고, 타전극이 서브 트랜지스터(T3b)의 일전극과 연결될 수 있다. 서브 트랜지스터(T3b)는 게이트 전극이 제1 제어 라인(CS1)과 연결되고, 일전극이 서브 트랜지스터(T3a)의 타전극과 연결되고, 타전극이 제1 커패시터(C1)의 타전극과 연결될 수 있다.
제4 트랜지스터(T4)는 게이트 전극이 제3 트랜지스터의 타전극과 연결되고, 일전극이 제2 제어 라인(CS2)과 연결되고, 타전극이 제1 노드(N1)에 연결될 수 있다.
제1 커패시터(C1)는 일전극이 제4 트랜지스터(T4)의 일전극과 연결되고, 타전극이 제4 트랜지스터(T4)의 게이트 전극과 연결될 수 있다.
제5 트랜지스터(T5)는 게이트 전극이 제3 제어 라인(CS3)과 연결되고, 일전극이 제1 노드(N1)에 연결되고, 타전극이 제1 Q 노드(Qn)에 연결될 수 있다.
제6 트랜지스터(T6)는 게이트 전극이 제1 Q 노드(Qn)에 연결되고, 일전극이 제2 제어 라인(CS2)과 연결되고, 타전극이 제1 노드(N1)와 연결될 수 있다.
제2 커패시터(C2)는 일전극이 제1 트랜지스터(T1)의 게이트 전극에 연결되고, 타전극이 제1 트랜지스터(T1)의 타전극과 연결될 수 있다.
제7 트랜지스터(T7)는 제1 게이트 전극 및 제2 게이트 전극을 포함할 수 있고, 제1 및 제2 게이트 전극들은 서로 동기화될 수 있다. 제7 트랜지스터(T7)의 제1 및 제2 게이트 전극들이 제1 Q 노드(Qn)에 연결되고, 일전극이 제1 센싱 클럭 라인(SSCK1)에 연결되고, 타전극이 제1 센싱 라인(SSn)에 연결될 수 있다.
제3 커패시터(C3)는 일전극이 제7 트랜지스터(T7)의 게이트 전극과 연결되고, 타전극이 제7 트랜지스터(T7)의 타전극과 연결될 수 있다.
제8 트랜지스터(T8)는 제1 게이트 전극 및 제2 게이트 전극을 포함할 수 있고, 제1 및 제2 게이트 전극들은 서로 동기화될 수 있다. 제8 트랜지스터(T8)의 제1 및 제2 게이트 전극들이 제1 Q 노드(Qn)에 연결되고, 일전극이 제1 캐리 클럭 라인(CRCK1)에 연결되고, 타전극이 제1 캐리 라인(CRn)에 연결될 수 있다.
제9 트랜지스터는 게이트 전극이 제1 리셋 캐리 라인(CR(n+4))과 연결되고, 일전극이 제1 Q 노드(Qn)와 연결되고, 타전극이 제1 전원 라인(VSS1)과 연결될 수 있다. 예를 들어, 제1 리셋 캐리 라인(CR(n+4))에는 이후 스테이지 그룹들 중 어느 하나의 제1 게이트 스테이지로부터 출력되는 캐리 신호가 인가될 수 있다. 실시예에 따라, 제9 트랜지스터는 직렬 연결된 서브 트랜지스터들(T9a, T9b)을 포함할 수 있다. 서브 트랜지스터(T9a)의 게이트 전극은 제1 리셋 캐리 라인(CR(n+4))과 연결되고, 일전극은 제1 Q 노드(Qn)에 연결되고, 타전극은 제1 노드(N1)에 연결될 수 있다. 서브 트랜지스터(T9b)의 게이트 전극은 제1 리셋 캐리 라인(CR(n+4))과 연결되고, 일전극은 제1 노드(N1)에 연결되고, 타전극은 제1 전원 라인(VSS1)과 연결될 수 있다.
제10 트랜지스터는 게이트 전극이 제1 QB 노드(QBn)에 연결되고, 일전극이 제1 Q 노드(Qn)에 연결되고, 타전극이 제1 전원 라인(VSS1)과 연결될 수 있다. 실시예에 따라, 제10 트랜지스터는 직렬 연결된 서브 트랜지스터들(T10a, T10b)를 포함할 수 있다. 서브 트랜지스터(T10a)는 게이트 전극이 제1 QB 노드(QBn)에 연결되고, 일전극이 제1 Q 노드(Qn)에 연결되고, 타전극이 제1 노드(N1)에 연결될 수 있다. 서브 트랜지스터(T10b)는 게이트 전극이 제1 QB 노드(QBn)에 연결되고, 일전극이 제1 노드(N1)에 연결되고, 타전극이 제1 전원 라인(VSS1)에 연결될 수 있다.
제11 트랜지스터는 게이트 전극이 제2 QB 노드(QB(n+1))에 연결되고, 일전극이 제1 Q 노드(Qn)에 연결되고, 타전극이 제1 전원 라인(VSS1)과 연결될 수 있다. 실시예에 따라, 제11 트랜지스터는 직렬 연결된 서브 트랜지스터들(T11a, T11b)을 포함할 수 있다. 서브 트랜지스터(T11a)는 게이트 전극이 제2 QB 노드(QB(n+1))에 연결되고, 일전극이 제1 Q 노드(Qn)에 연결되고, 타전극이 제1 노드(N1)에 연결될 수 있다. 서브 트랜지스터(T11b)는 게이트 전극이 제2 QB 노드(QB(n+1))에 연결되고, 일전극이 제1 노드(N1)에 연결되고, 타전극이 제1 전원 라인(VSS1)에 연결될 수 있다.
제12 트랜지스터(T12)는 게이트 전극이 제1 QB 노드(QBn)에 연결되고, 일전극이 제1 캐리 라인(CRn)과 연결되고, 타전극이 제1 전원 라인(VSS1)과 연결될 수 있다.
제13 트랜지스터(T13)는 게이트 전극이 제2 QB 노드(QB(n+1))에 연결되고, 일전극이 제1 캐리 라인(CRn)과 연결되고, 타전극이 제1 전원 라인(VSS1)과 연결될 수 있다.
제14 트랜지스터(T14)는 게이트 전극이 제1 QB 노드(QBn)에 연결되고, 일전극이 제1 센싱 라인(SSn)과 연결되고, 타전극이 제2 전원 라인(VSS2)과 연결될 수 있다.
제15 트랜지스터(T15)는 게이트 전극이 제2 QB 노드(QB(n+1))에 연결되고, 일전극이 제1 센싱 라인(SSn)과 연결되고, 타전극이 제2 전원 라인(VSS2)과 연결될 수 있다.
제16 트랜지스터(T16)는 게이트 전극이 제1 QB 노드(QBn)에 연결되고, 일전극이 제1 주사 라인(SCn)과 연결되고, 타전극이 제2 전원 라인(VSS2)과 연결될 수 있다.
제17 트랜지스터(T17)는 게이트 전극이 제2 QB 노드(QB(n+1))에 연결되고, 일전극이 제1 주사 라인(SCn)과 연결되고, 타전극이 제2 전원 라인(VSS2)과 연결될 수 있다.
제18 트랜지스터는 게이트 전극이 제4 제어 라인(CS4)과 연결되고, 일전극이 제1 Q 노드(Qn)에 연결되고, 타전극이 제1 전원 라인(VSS1)과 연결될 수 있다. 실시예에 따라, 제18 트랜지스터는 직렬 연결된 서브 트랜지스터들(T18a, T18b)을 포함할 수 있다. 서브 트랜지스터(T18a)는 게이트 전극이 제4 제어 라인(CS4)과 연결되고, 일전극이 제1 Q 노드(Qn)에 연결되고, 타전극이 제1 노드(N1)에 연결될 수 있다. 서브 트랜지스터(T18b)는 게이트 전극이 제4 제어 라인(CS4)과 연결되고, 일전극이 제1 노드(N1)에 연결되고, 타전극이 제1 전원 라인(VSS1)과 연결될 수 있다.
제19 트랜지스터(T19)는 게이트 전극이 제1 Q 노드(Qn)에 연결되고, 일전극이 제1 전원 라인(VSS1)과 연결되고, 타전극이 제1 QB 노드(QBn)에 연결될 수 있다.
제20 트랜지스터(T20)는 게이트 전극이 제1 주사 캐리 라인(CR(n-3))과 연결되고, 일전극이 제1 전원 라인(VSS1)과 연결되고, 타전극이 제1 QB 노드(QBn)에 연결될 수 있다.
제21 트랜지스터(T21)는 게이트 전극이 제3 트랜지스터의 타전극과 연결되고, 일전극이 제1 전원 라인(VSS1)과 연결되고, 타전극이 제22 트랜지스터(T22)의 일전극에 연결될 수 있다.
제22 트랜지스터(T22)는 게이트 전극이 제3 제어 라인(CS3)과 연결되고, 일전극이 제21 트랜지스터(T21)의 타전극과 연결되고, 타전극이 제1 QB 노드(QBn)와 연결될 수 있다.
제23 트랜지스터(T23)는 게이트 전극 및 일전극이 제5 제어 라인(CS5)과 연결되고, 타전극이 제24 트랜지스터(T24)의 게이트 전극에 연결될 수 있다.
제24 트랜지스터(T24)는 게이트 전극이 제23 트랜지스터(T23)의 타전극과 연결되고, 일전극이 제5 제어 라인(CS5)과 연결되고, 타전극이 제1 QB 노드(QBn)에 연결될 수 있다.
제25 트랜지스터(T25)는 게이트 전극이 제1 Q 노드(Qn)에 연결되고, 일전극이 제24 트랜지스터(T24)의 게이트 전극에 연결되고, 타전극이 제3 전원 라인(VSS3)과 연결될 수 있다.
제26 트랜지스터(T26)는 게이트 전극이 제2 Q 노드(Q(n+1))에 연결되고, 일전극이 제24 트랜지스터(T24)의 게이트 전극과 연결되고, 타전극이 제3 전원 라인(VSS3)과 연결될 수 있다.
제27 트랜지스터(T27)는 게이트 전극이 서브 트랜지스터(T3b)의 타전극과 연결되고, 일전극이 서브 트랜지스터(T3b)의 일전극과 연결되고, 타전극이 제2 제어 라인(CS2)과 연결될 수 있다.
다음으로, 제2 게이트 스테이지(ST(n+1))는 트랜지스터들(T28~T54) 및 커패시터들(C4~C6)을 포함할 수 있다.
제28 트랜지스터(T28)는 게이트 전극이 제2 Q 노드(Q(n+1))에 연결되고, 일전극이 제2 주사 라인(SC(n+1))과 연결되고, 타전극이 제2 스캔 클럭 라인(SCCK2)과 연결될 수 있다.
제4 커패시터(C4)는 제28 트랜지스터(T28)의 게이트 전극과 일전극을 연결할 수 있다.
제29 트랜지스터(T29)는 게이트 전극이 제2 Q 노드(Q(n+1))에 연결되고, 일전극이 제2 센싱 라인(SS(n+1))과 연결되고, 타전극이 제2 센싱 클럭 라인(SSCK2)과 연결될 수 있다.
제5 커패시터(C5)는 제29 트랜지스터(T29)의 게이트 전극과 일전극을 연결할 수 있다.
제30 트랜지스터(T30)는 게이트 전극이 제2 Q 노드(Q(n+1))에 연결되고, 일전극이 제2 캐리 라인(CR(n+1))과 연결되고, 타전극이 제2 캐리 클럭 라인(CRCK2)과 연결될 수 있다.
제31 트랜지스터는 게이트 전극이 제1 QB 노드(QBn)에 연결되고, 일전극이 제1 전원 라인(VSS1)과 연결되고, 타전극이 제2 Q 노드(Q(n+1))에 연결될 수 있다. 실시예에 따라, 제31 트랜지스터는 직렬 연결된 서브 트랜지스터들(T31a, T31b)을 포함할 수 있다. 서브 트랜지스터(T31a)는 게이트 전극이 제1 QB 노드(QBn)에 연결되고, 일전극이 제1 전원 라인(VSS1)과 연결되고, 타전극이 제2 노드(N2)에 연결될 수 있다. 서브 트랜지스터(T31b)는 게이트 전극이 제1 QB 노드(QBn)에 연결되고, 일전극이 제2 노드(N2)에 연결되고, 타전극이 제2 Q 노드(Q(n+1))에 연결될 수 있다.
제32 트랜지스터는 게이트 전극이 제2 QB 노드(QB(n+1)에 연결되고, 일전극이 제1 전원 라인(VSS1)과 연결되고, 타전극이 제2 Q 노드(Q(n+1))에 연결될 수 있다. 실시예에 따라, 제32 트랜지스터는 직렬 연결된 서브 트랜지스터들(T32a, T32b)을 포함할 수 있다. 서브 트랜지스터(T32a)는 게이트 전극이 제2 QB 노드(QB(n+1)에 연결되고, 일전극이 제1 전원 라인(VSS1)과 연결되고, 타전극이 제2 노드(N2)에 연결될 수 있다. 서브 트랜지스터(T32b)는 게이트 전극이 제2 QB 노드(QB(n+1)에 연결되고, 일전극이 제2 노드(N2)에 연결되고, 타전극이 제2 Q 노드(Q(n+1))에 연결될 수 있다.
제33 트랜지스터(T33)는 게이트 전극이 제6 제어 라인(CS6)과 연결되고, 일전극이 제34 트랜지스터(T34)의 게이트 전극과 연결되고, 타전극이 제6 제어 라인(CS6)과 연결될 수 있다.
제34 트랜지스터(T34)는 게이트 전극이 제33 트랜지스터(T33)의 일전극과 연결되고, 일전극이 제2 QB 노드(QB(n+1))에 연결되고, 타전극이 제6 제어 라인(CS6)과 연결될 수 있다.
제35 트랜지스터(T35)는 게이트 전극이 제1 Q 노드(Qn)와 연결되고, 일전극이 제3 전원 라인(VSS3)과 연결되고, 타전극이 제34 트랜지스터(T34)의 게이트 전극에 연결될 수 있다.
제36 트랜지스터(T36)는 게이트 전극이 제2 Q 노드(Q(n+1))와 연결되고, 일전극이 제3 전원 라인(VSS3)과 연결되고, 타전극이 제34 트랜지스터(T34)의 게이트 전극과 연결될 수 있다.
제37 트랜지스터(T37)는 게이트 전극이 제1 QB 노드(QBn)에 연결되고, 일전극이 제1 전원 라인(VSS1)과 연결되고, 타전극이 제2 캐리 라인(CR(n+1))과 연결될 수 있다.
제38 트랜지스터(T38)는 게이트 전극이 제2 QB 노드(QB(n+1))에 연결되고, 일전극이 제1 전원 라인(VSS1)과 연결되고, 타전극이 제2 캐리 라인(CR(n+1))과 연결될 수 있다.
제39 트랜지스터(T39)는 게이트 전극이 제1 QB 노드(QBn)에 연결되고, 일전극이 제2 전원 라인(VSS2)과 연결되고, 타전극이 제2 센싱 라인(SS(n+1))과 연결될 수 있다.
제40 트랜지스터(T40)는 게이트 전극이 제2 QB 노드(QB(n+1)))에 연결되고, 일전극이 제2 전원 라인(VSS2)과 연결되고, 타전극이 제2 센싱 라인(SS(n+1))과 연결될 수 있다.
제41 트랜지스터(T41)는 게이트 전극이 제1 QB 노드(QBn)에 연결되고, 일전극이 제2 전원 라인(VSS2)과 연결되고, 타전극이 제2 주사 라인(SC(n+1))과 연결될 수 있다.
제42 트랜지스터(T42)는 게이트 전극이 제2 QB 노드(QB(n+1))에 연결되고, 일전극이 제2 전원 라인(VSS2)과 연결되고, 타전극이 제2 주사 라인(SC(n+1))과 연결될 수 있다.
제43 트랜지스터는 게이트 전극이 제1 제어 라인(CS1)과 연결되고, 일전극이 제2 센싱 캐리 라인(CR(n-1))과 연결되고, 타전극이 제2 노드(N2)에 연결될 수 있다. 예를 들어, 제2 센싱 캐리 라인(CR(n-1))에는 이전 스테이지 그룹들 중 어느 하나의 제2 게이트 스테이지로부터 출력되는 캐리 신호가 인가될 수 있다. 실시예에 따라, 제43 트랜지스터는 직렬 연결된 서브 트랜지스터들(T43a, T43b)을 포함할 수 있다. 서브 트랜지스터(T43a)는 게이트 전극이 제1 제어 라인(CS1)과 연결되고, 일전극이 제2 센싱 캐리 라인(CR(n-1))과 연결되고, 타전극이 서브 트랜지스터(T43b)의 일전극과 연결될 수 있다. 서브 트랜지스터(T43b)는 게이트 전극이 제1 제어 라인(CS1)과 연결되고, 일전극이 서브 트랜지스터(T43a)의 타전극과 연결되고, 타전극이 제45 트랜지스터(T45)의 게이트 전극과 연결될 수 있다.
제44 트랜지스터(T44)는 게이트 전극이 제3 제어 라인(CS3)과 연결되고, 일전극이 제2 Q 노드(Q(n+1))와 연결되고, 타전극이 제2 노드(N2)와 연결될 수 있다.
제45 트랜지스터(T45)는 게이트 전극이 제43 트랜지스터의 타전극과 연결되고, 일전극이 제2 노드(N2)에 연결되고, 타전극이 제2 제어 라인(CS2)과 연결될 수 있다.
제6 커패시터(C6)는 일전극이 제45 트랜지스터(T45)의 게이트 전극에 연결되고, 타전극이 제45 트랜지스터(T45)의 타전극과 연결될 수 있다.
제46 트랜지스터는 일전극이 제2 Q 노드(Q(n+1))와 연결되고, 게이트 전극 및 타전극이 제2 주사 캐리 라인(CR(n-1))과 연결될 수 있다. 예를 들어, 제2 주사 캐리 라인(CR(n-1))에는 이전 스테이지 그룹들 중 어느 하나의 제2 게이트 스테이지로부터 출력된 캐리 신호가 인가될 수 있다. 실시예에 따라, 제46 트랜지스터는 직렬 연결된 서브 트랜지스터들(T46a, T46b)을 포함할 수 있다. 서브 트랜지스터(T46a)는 게이트 전극이 제2 주사 캐리 라인(CR(n-1))과 연결되고, 일전극이 제2 Q 노드(Q(n+1))에 연결되고, 타전극이 제2 노드(N2)와 연결될 수 있다. 서브 트랜지스터(T46b)는 게이트 전극이 제2 주사 캐리 라인(CR(n-1))과 연결되고, 일전극이 제2 노드(N2)와 연결되고, 타전극이 제2 주사 캐리 라인(CR(n-1))과 연결될 수 있다.
제47 트랜지스터(T47)는 게이트 전극이 제2 Q 노드(Q(n+1))와 연결되고, 일전극이 제2 제어 라인(CS2)과 연결되고, 타전극이 제2 노드(N2)와 연결될 수 있다.
제48 트랜지스터(T48)는 게이트 전극이 제43 트랜지스터의 타전극과 연결되고, 일전극이 제1 전원 라인(VSS1)과 연결되고, 타전극이 제49 트랜지스터(T49)의 일전극과 연결될 수 있다.
제49 트랜지스터(T49)는 게이트 전극이 제3 제어 라인(CS3)과 연결되고, 일전극이 제48 트랜지스터(T48)의 타전극과 연결되고, 타전극이 제2 QB 노드(QB(n+1))와 연결될 수 있다.
제50 트랜지스터(T50)는 게이트 전극이 제2 Q 노드(Q(n+1))에 연결되고, 일전극이 제2 QB 노드(QB(n+1))에 연결되고, 타전극이 제1 전원 라인(VSS1)과 연결될 수 있다.
제51 트랜지스터(T51)는 게이트 전극이 제1 주사 캐리 라인(CR(n-1))과 연결되고, 일전극이 제2 QB 노드(QB(n+1))에 연결되고, 타전극이 제1 전원 라인(VSS1)과 연결될 수 있다.
제52 트랜지스터는 게이트 전극이 제4 제어 라인(CS4)과 연결되고, 일전극이 제1 전원 라인(VSS1)과 연결되고, 타전극이 제2 Q 노드(Q(n+1))에 연결될 수 있다. 실시예에 따라, 제52 트랜지스터는 직렬 연결된 서브 트랜지스터들(T52a, T52b)을 포함할 수 있다. 서브 트랜지스터(T52a)는 게이트 전극이 제4 제어 라인(CS4)과 연결되고, 일전극이 제1 전원 라인(VSS1)과 연결되고, 타전극이 제2 노드(N2)에 연결될 수 있다. 서브 트랜지스터(T52b)는 게이트 전극이 제4 제어 라인(CS4)과 연결되고, 일전극이 제2 노드(N2)에 연결되고, 타전극이 제2 Q 노드(Q(n+1))에 연결될 수 있다.
제53 트랜지스터는 게이트 전극이 제1 리셋 캐리 라인(CR(n+4))과 연결되고, 일전극이 제1 전원 라인(VSS1)과 연결되고, 타전극이 제2 Q 노드(Q(n+1))에 연결될 수 있다. 실시예에 따라, 제53 트랜지스터는 직렬 연결된 서브 트랜지스터들(T53a, T53b)을 포함할 수 있다. 서브 트랜지스터(T53a)는 게이트 전극이 제1 리셋 캐리 라인(CR(n+4))과 연결되고, 일전극이 제1 전원 라인(VSS1)과 연결되고, 타전극이 제2 노드(N2)에 연결될 수 있다. 서브 트랜지스터(T53b)는 게이트 전극이 제1 리셋 캐리 라인(CR(n+4))과 연결되고, 일전극이 제2 노드(N2)에 연결되고, 타전극이 제2 Q 노드(Q(n+1))에 연결될 수 있다.
제54 트랜지스터(T54)는 게이트 전극이 서브 트랜지스터(T43b)의 타전극과 연결되고, 일전극이 제2 제어 라인(CS2)과 연결되고, 타전극이 서브 트랜지스터(T43b)의 일전극과 연결될 수 있다.
상술한 바와 같이, 제1 트랜지스터(T1), 제7 트랜지스터(T7), 및 제8 트랜지스터(T8)의 일전극은 각각 클럭 라인들(SCCK1, SSCK1, CRCK1)과 직접 연결될 수 있다. 클럭 라인들(SCCK1, SSCK1, CRCK1)을 통해 인가되는 클럭 신호들은 36V 이상의 높은 전압 레벨을 가질 수 있고, 제1 트랜지스터(T1), 제7 트랜지스터(T7), 및 제8 트랜지스터(T8)의 열화 문제가 발생할 수 있다.
여기서, 제1 트랜지스터(T1), 제7 트랜지스터(T7), 및 제8 트랜지스터(T8)가 도 5 및 도 10에 도시된 바와 같이, 동기화된 게이트 구조를 가질 경우, 높은 전압 레벨의 클럭 신호가 인가되더라도 열화되지 않고 흐르는 전류량을 일정하게 유지할 수 있다.
또한, 동기화된 게이트 구조를 통해, 이동도(mobility) 특성이 개선될 수 있고, 박막 트랜지스터의 크기를 축소할 수 있으며, 표시 장치의 좁은 베젤을 효과적으로 구현할 수 있다.
도 11을 참조하면, 게이트 스테이지(STm)는 도 3의 게이트 구동부에 포함된 스테이지들 중 어느 하나의 스테이지일 수 있다.
게이트 스테이지(STm)는 클럭 라인(CK), 제1 전원 라인(VSS1), 및 제2 전원 라인(VSS2)과 연결될 수 있다.
게이트 스테이지(STm)는 제1 캐리 라인(CR(m-1)), 제2 캐리 라인(CRm), 및 제3 캐리 라인(CR(m+1))과 연결될 수 있다. 예를 들어, 제1 캐리 라인(CR(m-1))은 전단 게이트 스테이지로부터 출력되는 캐리 신호가 인가될 수 있다. 제2 캐리 라인(CRm)은 현재 게이트 스테이지(STm)로부터 출력되는 캐리 신호가 인가될 수 있다. 제3 캐리 라인(CR(m+1))은 후단 게이트 스테이지로부터 출력되는 캐리 신호가 인가될 수 있다.
게이트 스테이지(STm)는 트랜지스터들(M1~M18) 및 커패시터(Cl)를 포함할 수 있다. 이하에서 트랜지스터들(M1~M18)은 N형 트랜지스터(예를 들어, NMOS)임을 가정하여 설명하지만, 당업자라면 트랜지스터들(M1~M18)의 일부 또는 전부를 P형 트랜지스터(예를 들어, PMOS)로 대체하여 게이트 스테이지(STm)를 구성할 수 있을 것이다.
제1 트랜지스터(M1)는 제1 게이트 전극 및 제2 게이트 전극을 포함할 수 있고, 제1 및 제2 게이트 전극들은 서로 동기화될 수 있다. 제1 트랜지스터(M1)의 제1 및 제2 게이트 전극들이 Q 노드(Qm)에 연결되고, 일전극이 출력 라인(OUT)에 연결되고, 타전극이 클럭 라인(CK)에 연결될 수 있다.
커패시터(Cl)는 일전극이 Q 노드(Qm)와 연결되고, 타전극이 출력 라인(OUT)과 연결될 수 있다.
제2 트랜지스터(M2)는 제1 게이트 전극 및 제2 게이트 전극을 포함할 수 있고, 제1 및 제2 게이트 전극들은 서로 동기화될 수 있다. 제2 트랜지스터(M2)의 제1 및 제2 게이트 전극들이 제3 캐리 라인(CR(m+1))과 연결되고, 일전극이 출력 라인(OUT)과 연결되고, 타전극이 제1 전원 라인(VSS1)과 연결될 수 있다.
제3 트랜지스터(M3)는 게이트 전극이 QB 노드(QBm)에 연결되고, 일전극 출력 라인(OUT)에 연결되고, 타전극이 제1 전원 라인(VSS1)과 연결될 수 있다.
제4 트랜지스터(M4)는 게이트 전극 및 일전극이 제1 캐리 라인(CR(m-1))과 연결되고, 타전극이 제1 노드(ND1)에 연결될 수 있다.
제5 트랜지스터(M5)는 게이트 전극이 제12 트랜지스터(M12)의 타전극에 연결되고, 일전극이 클럭 라인(CK)과 연결되고, 타전극이 QB 노드(QBm)에 연결될 수 있다.
제6 트랜지스터(M6)는 게이트 전극이 출력 라인(OUT)에 연결되고, 일전극이 QB 노드(QBm)에 연결되고, 타전극이 제2 전원 라인(VSS2)에 연결될 수 있다.
제7 트랜지스터(M7)는 게이트 전극이 제3 캐리 라인(CR(m+1))에 연결되고, 일전극이 Q 노드(Qm)에 연결되고, 타전극이 제1 노드(ND1)에 연결될 수 있다.
제8 트랜지스터(M8)는 게이트 전극이 제3 캐리 라인(CR(m+1))에 연결되고, 일전극이 제1 노드(ND1)에 연결되고, 타전극이 제2 전원 라인(VSS2)에 연결될 수 있다.
제9 트랜지스터(M9)는 게이트 전극이 QB 노드(QBm)에 연결되고, 일전극이 Q 노드(Qm)에 연결되고, 타전극이 제1 노드(ND1)에 연결될 수 있다.
제10 트랜지스터(M10)는 게이트 전극이 QB 노드(QBm)에 연결되고, 일전극이 제1 노드(ND1)에 연결되고, 타전극이 제2 전원 라인(VSS2)에 연결될 수 있다.
제11 트랜지스터(M11)는 게이트 전극이 QB 노드(QBm)에 연결되고, 일전극이 제2 캐리 라인(CRm)에 연결되고, 타전극이 제2 전원 라인(VSS2)에 연결될 수 있다.
제12 트랜지스터(M12)는 게이트 전극 및 일전극이 클럭 라인(CK)에 연결되고, 타전극이 제13 트랜지스터(M13)의 일전극에 연결될 수 있다.
제13 트랜지스터(M13)는 게이트 전극이 제2 캐리 라인(CRm)에 연결되고, 일전극이 제5 트랜지스터(M5)의 게이트 전극에 연결되고, 타전극이 제2 전원 라인(VSS2)과 연결될 수 있다.
제14 트랜지스터(M14)는 제1 게이트 전극 및 제2 게이트 전극을 포함할 수 있고, 제1 및 제2 게이트 전극들은 서로 동기화될 수 있다. 제14 트랜지스터(M14)의 제1 및 제2 게이트 전극들이 Q 노드(Qm)에 연결되고, 일전극이 클럭 라인(CK)에 연결되고, 타전극이 제2 캐리 라인(CRm)에 연결될 수 있다.
제15 트랜지스터(M15)는 게이트 전극이 제3 캐리 라인(CR(m+1))에 연결되고, 일전극이 제2 캐리 라인(CRm)에 연결되고, 타전극이 제2 전원 라인(VSS2)에 연결될 수 있다.
제16 트랜지스터(M16)는 게이트 전극 및 일전극이 제1 노드(ND1)에 연결되고, 타전극이 Q 노드(Qm)에 연결될 수 있다.
제17 트랜지스터(M17)는 게이트 전극이 제3 캐리 라인(CR(m+1))에 연결되고, 일전극이 제1 노드(ND1)에 연결되고, 타전극이 제2 전원 라인(VSS2)에 연결될 수 있다.
제18 트랜지스터(M18)는 게이트 전극 및 일전극이 제2 캐리 라인(CRm)과 연결되고, 타전극이 제1 노드(ND1)에 연결될 수 있다. 도면상 도시되진 않았으나, 제14 트랜지스터(M14)의 타전극에 연결된 제2 캐리 라인(CRm)은 제18 트랜지스터(M18)의 게이트 전극 및 일전극에 연결될 수 있고, 별도의 연결 라인이 형성될 수도 있다. 즉, 현재 게이트 스테이지(STm)에서 출력되는 캐리 신호가 피드백 구조를 통해 다시 현재 게이트 스테이지(STm)에 인가될 수 있다.
여기서, 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 제14 트랜지스터(M14)가 도 5 및 도 10에 도시된 바와 같이, 동기화된 게이트 구조를 가질 경우, 높은 전압 레벨의 클럭 신호가 인가되더라도 열화되지 않고 흐르는 전류량을 일정하게 유지할 수 있다.
또한, 동기화된 게이트 구조를 통해, 이동도(mobility) 특성이 개선될 수 있고, 박막 트랜지스터의 크기를 축소할 수 있으며, 표시 장치의 좁은 베젤을 효과적으로 구현할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 표시 패널 110: 표시부
200: 게이트 구동부 201: 제1 입력 단자
202: 제2 입력 단자 203: 제3 입력 단자
204: 출력 단자 300: 발광 구동부
400: 데이터 구동부 500: 타이밍 제어부
GS: 게이트 신호 GS1: 제1 게이트 신호
GS2: 제2 게이트 신호 GS3: 제3 게이트 신호
CLK: 클럭 신호 FLM: 개시 신호
CR0: 캐리 개시 신호 CR1: 제1 캐리 신호
TR_G: 박막 트랜지스터 QN: 충전 노드
GIN[p]: 제p 입력 신호 GOUT[p]: 제p 출력 신호
SDE1: 트랜지스터 입력 단자 SDE2: 트랜지스터 출력 단자
GTE1: 제1 게이트 단자 GTE2: 제2 게이트 단자
SUB: 기판 BML: 제1 전극층
GTL: 제2 전극층 ACT: 액티브층
SDL1: 제3 전극층 SDL2: 제4 전극층
BFL: 버퍼층 GI: 게이트 절연막
PSV1: 제1 보호층 PSV2: 제2 보호층
CNT1: 제1 컨택홀 CNT2: 제2 컨택홀
CNT3: 제3 컨택홀 PX, PX': 화소
SSUB1: 하부 표시판 SSUB2: 상부 표시판
LCL: 액정층 SPE: 화소 전극
QSW: 스위칭 소자 CE: 공통 전극
Clc: 액정 커패시터

Claims (17)

  1. 클럭 신호를 전달하는 클럭 신호선; 및
    캐리 신호에 응답하여 상기 클럭 신호를 게이트 신호로서 순차적으로 출력하는 복수의 스테이지들을 포함하고,
    상기 복수의 스테이지들은 복수의 박막 트랜지스터들을 포함하며,
    상기 복수의 박막 트랜지스터들 중 적어도 하나는,
    산화물 반도체를 포함하는 박막 트랜지스터를 포함하되,
    상기 박막 트랜지스터는 서로 다른 층에 배치되는 제1 게이트 전극 및 제2 게이트 전극을 포함하고,
    상기 산화물 반도체는 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 배치되며,
    상기 제1 게이트 전극에 인가되는 전압은 상기 제2 게이트 전극에 인가되는 전압과 서로 동일한 게이트 구동부.
  2. 제1 항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 서로 전기적으로 연결되는 게이트 구동부.
  3. 제2 항에 있어서,
    상기 클럭 신호는 제1 클럭 신호 및 제2 클럭 신호를 포함하고,
    상기 제1 클럭 신호는 펄스 파형을 가지며,
    상기 제2 클럭 신호는 상기 제1 클럭 신호가 반 주기만큼 시프트된 신호인 게이트 구동부.
  4. 제3 항에 있어서,
    상기 박막 트랜지스터는,
    제1 전극과 연결되어 입력 신호를 수신하는 트랜지스터 입력 단자, 및
    제2 전극과 연결되어 출력 신호를 출력하는 트랜지스터 출력 단자를 포함하고,
    상기 제1 전극은 소스 전극 및 드레인 전극 중 어느 하나이고, 상기 제2 전극은 상기 소스 전극 및 상기 드레인 전극 중 다른 하나인 게이트 구동부.
  5. 제4 항에 있어서,
    상기 트랜지스터 입력 단자에 인가되는 상기 입력 신호의 전압은 36V 이상이고, 상기 박막 트랜지스터의 전류 유지율은 90% 이상인 게이트 구동부.
  6. 제5 항에 있어서,
    상기 트랜지스터 입력 단자는 상기 클럭 신호선과 직접적으로 연결되고, 상기 클럭 신호선으로부터 상기 제1 클럭 신호 및 상기 제2 클럭 신호 중 어느 하나를 수신하는 게이트 구동부.
  7. 제6 항에 있어서,
    상기 트랜지스터 출력 단자는 게이트 라인과 직접적으로 연결되고, 상기 게이트 라인을 통해 상기 게이트 신호를 출력하는 게이트 구동부.
  8. 제5 항에 있어서,
    상기 트랜지스터 입력 단자는 캐리 신호선과 직접적으로 연결되고, 상기 캐리 신호선으로부터 이전 스테이지의 상기 캐리 신호를 수신하는 게이트 구동부.
  9. 클럭 신호를 전달하는 클럭 신호선; 및
    캐리 신호에 응답하여 상기 클럭 신호를 게이트 신호로서 순차적으로 출력하는 복수의 스테이지들을 포함하고,
    상기 복수의 스테이지들은 복수의 박막 트랜지스터들을 포함하며,
    상기 복수의 박막 트랜지스터들 중 적어도 하나는,
    기판,
    상기 기판 상에 배치되는 제1 전극층,
    상기 제1 전극층 상에 배치되는 버퍼층,
    상기 버퍼층 상에 배치되고 산화물 반도체를 포함하는 액티브층,
    상기 액티브층 상에 배치되는 제2 전극층,
    상기 액티브층을 덮고, 상기 액티브층의 제1 영역을 노출하는 제1 컨택홀 및 상기 액티브층의 제2 영역을 노출하는 제2 컨택홀을 포함하는 제1 보호층,
    상기 제1 보호층 상에 배치되고, 상기 제1 컨택홀을 통해 상기 제1 영역에 연결되는 제3 전극층, 및
    상기 제1 보호층 상에 배치되고, 상기 제2 컨택홀을 통해 상기 제2 영역에 연결되는 제4 전극층을 포함하되,
    상기 제2 전극층은 상기 버퍼층 및 상기 제1 보호층에 형성된 제3 컨택홀을 통해 상기 제1 전극층에 직접적으로 연결되는 게이트 구동부.
  10. 제9 항에 있어서,
    상기 박막 트랜지스터는,
    상기 제3 전극층과 연결되어 입력 신호를 수신하는 트랜지스터 입력 단자, 및
    상기 제4 전극층과 연결되어 출력 신호를 출력하는 트랜지스터 출력 단자를 포함하고,
    상기 제3 전극층은 소스 전극 및 드레인 전극 중 어느 하나이고, 상기 제4 전극층은 상기 소스 전극 및 상기 드레인 전극 중 다른 하나인 게이트 구동부.
  11. 제10 항에 있어서,
    상기 트랜지스터 입력 단자에 인가되는 상기 입력 신호의 전압은 36V 이상이고, 상기 박막 트랜지스터의 전류 유지율은 90% 이상인 게이트 구동부.
  12. 제11 항에 있어서,
    상기 트랜지스터 입력 단자는 상기 클럭 신호선과 직접적으로 연결되고, 상기 클럭 신호선으로부터 상기 클럭 신호를 수신하는 게이트 구동부.
  13. 제11 항에 있어서,
    상기 트랜지스터 입력 단자는 캐리 신호선과 직접적으로 연결되고, 상기 캐리 신호선으로부터 이전 스테이지의 상기 캐리 신호를 수신하는 게이트 구동부.
  14. 표시 영역 및 주변 영역으로 구분되는 표시 패널;
    상기 표시 영역에서 상기 표시 패널 상에 배치되고, 게이트 라인들 및 데이터 라인들에 각각 연결되는 복수의 화소들을 포함하는 표시부;
    상기 주변 영역에서 상기 표시 패널 상에 배치되고, 상기 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부; 및
    상기 데이터 라인들에 데이터 신호를 공급하는 데이터 구동부를 포함하되,
    상기 게이트 구동부는,
    클럭 신호를 전달하는 클럭 신호선, 및
    상기 클럭 신호에 기초하여 게이트 신호를 순차적으로 출력하는 복수의 스테이지들을 포함하고,
    제p(단, p는 2이상의 자연수) 스테이지는,
    이전 스테이지의 제p-1 캐리 신호에 응답하여 상기 클럭 신호를 제p 게이트 신호로서 출력하고,
    산화물 반도체를 포함하는 박막 트랜지스터를 포함하되,
    상기 박막 트랜지스터는 서로 다른 층에 배치되는 제1 게이트 전극 및 제2 게이트 전극을 포함하고,
    상기 산화물 반도체는 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 배치되며,
    상기 제1 게이트 전극에 인가되는 전압은 상기 제2 게이트 전극에 인가되는 전압과 서로 동일한 표시 장치.
  15. 제14 항에 있어서,
    상기 게이트 신호는 스캔 신호 및 센싱 신호를 포함하고, 상기 게이트 라인은 스캔 라인 및 센싱 라인을 포함하며,
    상기 스캔 신호는 상기 스캔 라인을 통해 상기 복수의 화소들에 공급되고, 상기 센싱 신호는 상기 센싱 라인을 통해 상기 복수의 화소들에 공급되는 표시 장치.
  16. 제15 항에 있어서,
    상기 복수의 화소들은
    발광 소자,
    상기 발광 소자로 흐르는 전류의 크기를 결정하는 구동 트랜지스터,
    상기 구동 트랜지스터의 게이트 전극에 연결된 스위칭 트랜지스터, 및
    상기 발광 소자의 애노드 전극에 연결된 센싱 트랜지스터를 포함하고,
    상기 스캔 라인는 상기 스위칭 트랜지스터의 게이트 전극과 연결되고,
    상기 센싱 라인은 상기 센싱 트랜지스터의 게이트 전극에 연결되며,
    상기 데이터 라인은 상기 스위칭 트랜지스터의 일 전극에 연결되는 표시 장치.
  17. 제14 항에 있어서,
    상기 복수의 화소들은 제1 표시판, 상기 제1 표시판을 마주보는 제2 표시판, 및 상기 제1 표시판과 상기 제2 표시판 사이에 배치된 액정층을 포함하고,
    상기 제1 표시판은 화소 전극, 상기 화소 전극에 인접하여 배치된 상기 게이트 라인과 상기 데이터 라인, 상기 게이트 라인과 상기 데이터 라인에 각각 연결된 스위칭 소자를 포함하며,
    상기 제2 표시판은 공통 전극을 포함하는 표시 장치.
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