KR20200111322A - 스테이지 및 이를 포함하는 발광 제어 구동부 - Google Patents

스테이지 및 이를 포함하는 발광 제어 구동부 Download PDF

Info

Publication number
KR20200111322A
KR20200111322A KR1020190030721A KR20190030721A KR20200111322A KR 20200111322 A KR20200111322 A KR 20200111322A KR 1020190030721 A KR1020190030721 A KR 1020190030721A KR 20190030721 A KR20190030721 A KR 20190030721A KR 20200111322 A KR20200111322 A KR 20200111322A
Authority
KR
South Korea
Prior art keywords
node
voltage
transistor
input terminal
supplied
Prior art date
Application number
KR1020190030721A
Other languages
English (en)
Inventor
장환수
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020190030721A priority Critical patent/KR20200111322A/ko
Priority to CN202010186275.4A priority patent/CN111710294A/zh
Priority to US16/821,490 priority patent/US11557252B2/en
Priority to EP20163919.2A priority patent/EP3712878A3/en
Publication of KR20200111322A publication Critical patent/KR20200111322A/ko
Priority to US17/939,926 priority patent/US11915653B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3258—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the voltage across the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2230/00—Details of flat display driving waveforms
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0248—Precharge or discharge of column electrodes before or after applying exact column voltages
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Abstract

본 발명은 제1 노드 및 제2 노드의 전압에 대응하여 제1 전원 또는 제2 전원의 전압을 출력 단자로 공급하는 출력부, 제1 입력 단자 및 제2 입력 단자로 공급되는 신호에 대응하여 상기 제2 노드 및 제3 노드의 전압을 제어하는 입력부, 상기 제2 노드의 전압에 대응하여 상기 제1 노드의 전압을 제어하는 제1 신호 처리부, 상기 제1 노드와 상기 제3 노드 사이에 접속되고, 제3 신호 처리부의 출력 전압 및 제3 입력 단자로 공급되는 신호에 대응하여 상기 제1 노드의 전압을 제어하는 제2 신호 처리부 및 상기 제1 입력 단자로 공급되는 신호에 대응하여 상기 제2 노드의 전압을 제어하는 상기 제3 신호 처리부를 포함하되, 상기 제3 신호 처리부는, 제1 전원과 상기 제2 노드 사이에 접속되는 제3 커패시터 및 상기 제1 전원과 상기 제3 입력 단자 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제3 트랜지스터를 포함하는 스테이지 및 이를 포함하는 발광 제어 구동부에 관한 것이다.

Description

스테이지 및 이를 포함하는 발광 제어 구동부{STAGE AND EMISSION CONTROL DRIVER HAVING THE SAME}
본 발명은 스테이지 및 이를 포함하는 발광 제어 구동부에 관한 것이다.
유기 전계 발광 표시 장치(Organic Light Emitting Display; OLED)는 빠른 응답 속도를 가짐과 동시에 낮은 소비 전력으로 구동되는 장점이 있다.
유기 전계 발광 표시 장치에 마련되는 발광 제어 구동부는, 발광 제어선들로 발광 제어 신호를 공급함으로써, 화소들의 발광 시간을 제어한다. 이를 위하여, 발광 제어 구동부는 발광 제어선들 각각과 접속되는 복수의 스테이지들을 구비한다. 이러한 스테이지들 각각은 다수의 트랜지스터들과 커패시터로 구성될 수 있다.
본 발명의 일 목적은 발광 제어 신호가 로우 전압으로 유지되는 동안 발광 제어 신호의 출력을 제어하는 노드의 전압을 하이 전압으로 안정적으로 유지시킬 수 있는 스테이지 및 이를 포함하는 발광 제어 구동부를 제공하는 것이다.
본 발명의 다른 목적은 제어 신호가 로우 전압으로 유지되는 동안 스테이지에 마련되는 커패시터의 충방전을 방지하는 스테이지 및 이를 포함하는 발광 제어 구동부를 제공하는 것이다.
본 발명의 일 실시 예에 따른 스테이지는, 제1 노드 및 제2 노드의 전압에 대응하여 제1 전원 또는 제2 전원의 전압을 출력 단자로 공급하는 출력부, 제1 입력 단자 및 제2 입력 단자로 공급되는 신호에 대응하여 제2 노드 및 제3 노드의 전압을 제어하는 입력부, 상기 제2 노드의 전압에 대응하여 상기 제1 노드의 전압을 제어하는 제1 신호 처리부, 상기 제1 노드와 제3 노드 사이에 접속되고, 제3 신호 처리부의 출력 전압 및 제3 입력 단자로 공급되는 신호에 대응하여 상기 제1 노드의 전압을 제어하는 제2 신호 처리부 및 상기 제1 입력 단자로 공급되는 신호에 대응하여 상기 제2 노드의 전압을 제어하는 상기 제3 신호 처리부를 포함하되, 상기 제3 신호 처리부는, 제1 전원과 상기 제2 노드 사이에 접속되는 제3 커패시터 및 상기 제1 전원과 상기 제3 입력 단자 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제3 트랜지스터를 포함할 수 있다.
또한, 상기 제3 트랜지스터는, 상기 제2 노드의 전압에 대응하여 상기 출력 단자로 상기 제1 전원의 전압이 공급될 때 턴-오프되어 상기 제2 입력 단자로부터 상기 제2 노드로 흐르는 전류의 경로를 차단할 수 있다.
또한, 상기 제3 커패시터 양단의 전위차는, 상기 제2 노드의 전압에 대응하여 상기 출력 단자로 상기 제1 전원의 전압이 공급되는 동안 일정하게 유지될 수 있다.
또한, 상기 제3 신호 처리부는, 상기 제3 커패시터 및 상기 제3 트랜지스터의 공통 노드와, 상기 제1 전원 사이에 연결되고, 게이트 전극이 상기 제3 노드에 접속되는 제2 트랜지스터를 더 포함하고, 상기 제2 노드의 전압에 대응하여 상기 출력 단자로 상기 제1 전원의 전압이 공급될 때, 상기 제1 전원의 전압이 상기 제2 트랜지스터 및 상기 제3 커패시터를 경유하여 상기 제2 노드로 인가될 수 있다.
또한, 상기 제2 입력 단자는 제1 클럭 신호를 공급받고, 상기 제2 입력 단자는 제2 클럭 신호를 공급받으며, 상기 제1 클럭 신호와 상기 제2 클럭 신호는 동일한 파형을 가지며 반주기 이상의 차이를 가질 수 있다.
또한, 상기 제1 입력 단자로 공급되는 신호의 게이트 온 전압 구간은 상기 제1 클럭 신호의 게이트 온 전압 구간과 적어도 한 번 중첩될 수 있다.
또한, 제3 신호 처리부는, 상기 제3 노드와 상기 제2 입력 단자 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제4 트랜지스터 및 상기 제3 노드와 상기 제2 전원 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자 사이에 접속되는 제5 트랜지스터를 더 포함할 수 있다.
또한, 상기 제4 트랜지스터는, 상기 제3 노드와 상기 제2 입력 단자 사이에 직렬로 접속되는 복수의 서브 트랜지스터들을 포함하고, 상기 복수의 서브 트랜지스터들의 게이트 전극들은 상기 제2 노드에 접속될 수 있다.
또한, 상기 제3 신호 처리부는, 상기 제1 전원과 제8 노드 사이에 접속되고, 게이트 전극이 상기 제3 노드에 접속되는 제13 트랜지스터 및 상기 제8 노드와 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제3 입력 단자에 접속되는 제14 트랜지스터를 더 포함할 수 있다.
또한, 상기 입력부는, 상기 제1 입력 단자와 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제1 트랜지스터를 포함할 수 있다.
또한, 상기 제2 신호 처리부는, 상기 제3 노드와 제6 노드 사이에 접속되는 제2 커패시터, 상기 제6 노드와 상기 제3 입력 단자 사이에 접속되고, 게이트 전극이 상기 제3 노드에 접속되는 제6 트랜지스터 및 상기 제1 노드와 상기 제6 노드 사이에 접속되고, 게이트 전극이 상기 제3 입력 단자에 접속되는 제7 트랜지스터를 포함할 수 있다.
또한, 상기 제1 신호 처리부는, 상기 제1 전원과 상기 제1 노드 사이에 접속되는 제1 커패시터 및 상기 제1 전원과 상기 제1 노드 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제8 트랜지스터를 포함할 수 있다.
또한, 상기 출력부는, 상기 제1 전원과 상기 출력 단자 사이에 접속되고, 게이트 전극이 상기 제1 노드에 접속되는 제9 트랜지스터 및 상기 출력 단자와 상기 제2 전원 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제10 트랜지스터를 포함할 수 있다.
또한, 상기 스테이지는, 상기 제2 신호 처리부와 상기 제3 신호 처리부 사이에 접속되며 상기 제3 노드의 전압 하강폭을 제어하는 제1 안정화부를 더 포함할 수 있다.
또한, 상기 스테이지는, 상기 제1 입력 단자에 연결되는 제4 노드와 상기 제2 노드 사이에 접속되며 상기 제2 노드의 전압 하강폭을 제어하는 제2 안정화부를 더 포함할 수 있다.
또한, 상기 스테이지는, 적어도 하나의 트랜지스터의 소스 전극 및 드레인 전극을 커버하는 제1 게이트 절연층, 적어도 하나의 트랜지스터의 게이트 전극 및 적어도 하나의 커패시터의 일 전극을 커버하는 제2 게이트 절연층 및 상기 적어도 하나의 커패시터의 타전극을 커버하는 층간 절연층을 포함하되, 상기 제2 게이트 절연층은, 상기 제3 트랜지스터의 게이트 전극으로부터 상기 제2 노드로 연장되는 배선을 커버하고, 상기 배선은, 상기 제1 게이트 절연층의 상기 소스 전극 및 상기 드레인 전극, 상기 층간 절연층의 상기 타전극과 중첩되지 않도록 배치될 수 있다.
또한, 본 발명의 일 실시 예에 따른 발광 제어 구동부는, 발광 제어선들로 발광 제어 신호를 공급하기 위하여 복수의 스테이지들을 포함하되, 상기 스테이지들 각각은, 제1 노드 및 제2 노드의 전압에 대응하여 제1 전원 또는 제2 전원의 전압을 출력 단자로 공급하는 출력부, 제1 입력 단자 및 제2 입력 단자로 공급되는 신호에 대응하여 제2 노드 및 제3 노드의 전압을 제어하는 입력부, 상기 제2 노드의 전압에 대응하여 상기 제1 노드의 전압을 제어하는 제1 신호 처리부, 상기 제1 노드와 제3 노드 사이에 접속되고, 상기 제2 입력 단자 및 제3 입력 단자로 공급되는 신호에 대응하여 상기 제1 노드의 전압을 제어하는 제2 신호 처리부 및 상기 제1 입력 단자로 공급되는 신호에 대응하여 상기 제2 노드의 전압을 제어하는 제3 신호 처리부를 포함하고, 상기 제3 신호 처리부는, 제1 전원과 상기 제2 노드 사이에 접속되는 제3 커패시터 및 상기 제1 전원과 상기 제3 입력 단자 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제3 트랜지스터를 포함할 수 있다.
또한, 상기 제3 트랜지스터는, 상기 제2 노드의 전압에 대응하여 상기 출력 단자로 상기 제1 전원의 전압이 공급될 때 턴-오프되어 상기 제2 입력 단자로부터 상기 제2 노드로 흐르는 전류의 경로를 차단할 수 있다.
또한, 상기 제3 커패시터 양단의 전위차는, 상기 제2 노드의 전압에 대응하여 상기 출력 단자로 상기 제1 전원의 전압이 공급되는 동안 일정하게 유지할 수 있다.
본 발명의 실시 예들에 따른 스테이지 및 이를 포함하는 발광 제어 구동부는 발광 제어 신호가 로우 전압으로 유지되는 동안 발광 제어 신호의 출력을 제어하는 노드의 전압을 하이 전압으로 안정적으로 유지시킴으로써, 비정상 발광 제어 신호에 의해 표시 장치가 깜빡이는 현상을 방지할 수 있다.
또한, 본 발명의 실시 예들에 따른 스테이지 및 이를 포함하는 발광 제어 구동부는 발광 제어 신호가 로우 전압으로 유지되는 동안 스테이지에 마련되는 커패시터의 충방전을 방지함으로써, 프레임 기간 내 비발광 구간의 비율(이하, 오프비)과 무관하게 소비 전력을 감소시킬 수 있다.
도 1은 본 발명의 실시 예들에 따른 표시 장치를 나타내는 도면이다.
도 2는 도 1에 도시된 발광 제어 구동부를 개략적으로 나타내는 도면이다.
도 3은 도 2에 도시된 스테이지의 제1 실시 예에 따른 회로도이다.
도 4는 도 2에 도시된 스테이지의 제2 실시 예에 따른 회로도이다.
도 5는 도 3에 도시된 스테이지의 동작을 나타내는 파형도이다.
도 6은 도 2에 도시된 스테이지의 제3 실시 예에 따른 회로도이다.
도 7은 도 2에 도시된 스테이지의 제4 실시 예에 따른 회로도이다.
도 8은 도 7에 도시된 스테이지의 동작을 나타내는 파형도이다.
도 9는 본 발명의 일 실시 예에 따른 스테이지의 예시적인 레이아웃을 설명하기 위한 평면도이다.
도 10은 도 9의 I-I' 선에 따른 단면도이다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 도면에서 본 발명과 관계없는 부분은 본 발명의 설명을 명확하게 하기 위하여 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1은 본 발명의 실시 예들에 따른 표시 장치를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 표시 장치는 화소부(10), 주사 구동부(20), 데이터 구동부(30), 발광 제어 구동부(40) 및 타이밍 제어부(50)를 포함할 수 있다.
화소부(10)는 주사선들(S1~Sn), 데이터선들(D1~Dm) 및 발광 제어선들(E1~En)과 접속되어 매트릭스 형태로 배열된 복수의 화소들(PX)을 포함한다. 화소들(PX)은 주사선들(S1~Sn)을 통해 주사 신호를 입력받고, 데이터선들(D1~Dm)을 통해 데이터 신호를 입력받고, 발광 제어선들(E1~En)을 통해 발광 제어 신호를 입력받는다. 화소들(PX)은 주사선들(S1~Sn)로부터 주사 신호가 공급될 때 데이터선들(D1~Dm)로부터 공급되는 데이터 신호에 대응하는 휘도로 발광한다.
주사 구동부(20)는 복수의 주사선들(S1~Sn)과 연결되며, 타이밍 제어부(50)의 주사 구동 제어 신호(SCS)에 응답하여 주사 신호를 생성하고, 생성된 주사 신호를 주사선들(S1~Sn)로 출력한다. 주사 구동부(20)는 복수 개의 스테이지 회로로 구성될 수 있으며, 주사선들(S1~Sn)로 주사 신호가 순차적으로 공급되면 화소들(PX)이 수평라인 단위로 선택된다.
데이터 구동부(30)는 복수의 데이터선들(D1~Dm)과 연결되며, 타이밍 제어부(50)의 데이터 구동 제어 신호(DCS)와 영상 데이터(DATA')에 기초하여 데이터 신호를 생성하고, 생성된 데이터 신호를 데이터선들(D1~Dm)로 출력한다. 데이터선들(D1~Dm)로 공급된 데이터 신호는 주사 신호가 공급될 때마다 주사 신호에 의해 선택된 화소들(PX)로 공급된다. 그러면, 화소들(PX)은 데이터 신호에 대응하는 전압을 충전할 수 있다.
발광 제어 구동부(40)는 복수의 발광 제어선들(E1~En)과 연결되며, 타이밍 제어부(50)의 발광 구동 제어 신호(ECS)에 응답하여 발광 제어 신호를 생성하고, 생성된 발광 제어 신호를 발광 제어선들(E1~En)로 출력한다. 발광 제어 구동부(40)는 복수 개의 스테이지 회로로 구성될 수 있으며, 발광 제어선들(E1~En)로 발광 제어 신호를 공급하여 화소들(PX)의 발광 기간을 제어한다.
타이밍 제어부(50)는 영상 데이터(DATA) 및 이의 표시를 제어하기 위한 동기 신호들(Hsync, Vsync) 및 클럭 신호(CLK) 등을 입력받는다. 타이밍 제어부(50)는 입력되는 영상 데이터(DATA)를 영상 처리하여 화소부(10)의 영상 표시에 적합하도록 보정된 영상 데이터(DATA')를 생성하여 데이터 구동부(30)에 출력한다. 또한, 타이밍 제어부(50)는 상기 동기 신호들(Hsync, Vsync)과 클럭 신호(CLK)에 기초하여 주사 구동부(20), 데이터 구동부(30) 및 발광 제어 구동부(40)의 구동을 제어하기 위한 구동 제어 신호들(SCS, DCS, ECS)을 생성할 수 있다. 구체적으로, 타이밍 제어부(50)는 주사 구동 제어 신호(SCS)를 생성하여 주사 구동부(20)로 공급하고, 데이터 구동 제어 신호(DCS)를 생성하여 데이터 구동부(30)로 공급하며, 발광 구동 제어 신호(ECS)를 생성하여 발광 제어 구동부(40)로 공급할 수 있다.
도 2는 도 1에 도시된 발광 제어 구동부를 개략적으로 나타내는 도면이다.
도 1 및 도 2를 함께 참조하면, 본 발명의 발광 제어 구동부(40)는 발광 제어선(E1~En)들로 발광 제어 신호를 공급하기 위하여 복수의 스테이지들(401, 402, 403, ...)을 구비한다. 단, 본 실시 예에서는 설명의 편의를 위하여 3개의 스테이지(401, 402, 403)만을 도시하기로 한다.
스테이지들(401, 402, 403)은 시작 신호(FLM)와 제1 및 제2 클럭 신호들(CLK1, CLK2)에 의하여 구동되며, 각각의 발광 제어 신호(EM1, EM2, EM3)를 출력한다. 시작 신호(FLM)와 제1 및 제2 클럭 신호들(CLK1, CLK2)은 타이밍 제어부(50)로부터의 발광 구동 제어 신호(ECS)를 통해 수신될 수 있다.
본 발명의 다양한 실시 예에서, 스테이지들(401, 402, 403)은 동일하거나 상이한 회로로 구성될 수 있다.
스테이지들(401, 402, 403, ...) 각각은 제1 입력 단자(101), 제2 입력 단자(102), 제3 입력 단자(103) 및 출력 단자(104)를 구비한다.
제1 입력 단자(101)는 이전단 스테이지의 발광 제어 신호(EM1, EM2, EM3, ...) 또는 시작 신호(FLM)를 공급받는다. 제2 입력 단자(102) 및 제3 입력 단자(103)는 제1 및 제2 클럭 신호들(CLK1, CLK2) 중 어느 하나를 공급받는다. 출력 단자(104)로 출력되는 신호는 발광 제어 신호(EM1, EM2, EM3, ...)로 이용된다.
다양한 실시 예에서, 제1 및 제2 클럭 신호들(CLK1, CLK2)은 논리 하이 레벨과 논리 로우 레벨을 반복하는 구형파 신호로 설정될 수 있다. 제1 및 제2 클럭 신호들(CLK1, CLK2)은 한 주기가 2 수평 기간(2H)인 동일한 파형의 신호로 구성될 수 있다. 다양한 실시 예에서 제1 및 제2 클럭 신호들(CLK1, CLK2)은 반주기 이상의 차이를 가지며 게이트 온 전압 기간은 서로 중첩되지 않도록 설정될 수 있다. 다만, 이는 예시적인 것으로서, 제1 및 제2 클럭 신호들(CLK1, CLK2)의 파형 관계가 반드시 이에 한정되는 것은 아니다.
스테이지들(401, 402, 403, ...) 중 제1 스테이지(401)는 시작 신호(FLM)를 입력받으며, 제1 스테이지(401)를 제외한 스테이지들(402, 403, ...)은 이전 스테이지의 발광 제어 신호(EM1, EM2, EM3, ...)를 입력받은 구조를 갖는다.
일 실시 예에서, 제1 스테이지(401)는 제1 및 제2 클럭 신호들(CLK1, CLK2)을 직접적으로 입력받으며, 제1 스테이지(401)를 제외한 스테이지들(402, 403, ...)은 제1 및 제2 클럭 신호들(CLK1, CLK2) 중 어느 하나를 이전 스테이지로부터 전달받을 수 있다. 구체적으로, 제1 스테이지(401)를 제외한 홀수 번째 스테이지(403, ...)는 제1 클럭 신호(CLK1)를 이전 스테이지로부터 전달받고, 제2 클럭 신호(CLK2)를 직접적으로 입력받을 수 있다. 짝수 번째 스테이지(402, ...)는 제1 클럭 신호(CLK1)를 직접적으로 입력받고, 제2 클럭 신호(CLK2)는 이전 스테이지로부터 전달받는다. 그러나 본 발명은 이로써 한정되지 않으며, 모든 스테이지들(401, 402, 403, ...)이 제1 및 제2 클럭 신호들(CLK1, CLK2)을 직접 입력받을 수도 있다.
도 2의 실시 예에서, 제1 스테이지(401)는 시작 신호(FLM)와 제1 및 제2 클럭 신호들(CLK1, CLK2)에 응답하여 제1 발광 제어 신호(EM1)를 출력하고, 제2 스테이지(402)로 제2 클럭 신호(CLK2)와 제1 발광 제어 신호(EM1)를 전달한다. 제2 스테이지(402)는 제1 클럭 신호(CLK1)와 제1 스테이지(401)로부터 전달된 제2 클럭 신호(CLK2) 및 제1 발광 제어 신호(EM1) 에 응답하여 제2 발광 제어 신호(EM2)를 출력하고, 제3 스테이지(403)로 제1 클럭 신호(CLK1)와 제2 발광 제어 신호(EM2)를 전달한다. 제3 스테이지(403)는 제2 클럭 신호(CLK2)와 제2 스테이지(402)로부터 전달된 제1 클럭 신호(CLK1) 및 제2 발광 제어 신호(EM2)에 응답하여 제3 발광 제어 신호(EM3)를 출력하고, 제4 스테이지(미도시)로 제2 클럭 신호(CLK2)와 제3 발광 제어 신호(EM3)를 전달한다.
도 3은 도 2에 도시된 스테이지의 제1 실시 예에 따른 회로도이고, 도 4는 도 2에 도시된 스테이지의 제2 실시 예에 따른 회로도이다. 도 3 및 도 4에는 설명의 편의를 위해 i번째 스테이지만이 도시되지만, 도 2에 도시된 스테이지들은 이하에서 설명되는 i번째 스테이지와 동일한 구조를 가질 수 있다.
도 1 내지 도 3을 참조하면, 본 발명의 제1 실시 예에 따른 스테이지(400)는 입력부(410), 출력부(420), 제1 신호 처리부(430), 제2 신호 처리부(440), 제3 신호 처리부(450), 제1 안정화부(461) 및 제2 안정화부(462)를 구비한다.
출력부(420)는 제1 노드(N1) 및 제2 노드(N2)의 전압에 대응하여 제1 전원(VDD) 또는 제2 전원(VSS)의 전압을 출력 단자(104)로 공급한다. 이를 위하여, 출력부(420)는 제9 트랜지스터(M9) 및 제10 트랜지스터(M10)를 구비한다.
제9 트랜지스터(M9)는 제1 전원(VDD)과 출력 단자(104) 사이에 접속된다. 그리고 제9 트랜지스터(M9)의 게이트 전극은 제1 노드(N1)에 접속된다. 이와 같은 제9 트랜지스터(M9)는 제1 노드(N1)의 전압에 대응하여 턴-온 또는 턴-오프된다. 여기서, 제9 트랜지스터(M9)가 턴-온될 때 출력 단자(104)로 공급되는 제1 전원(VDD)의 전압이 제i 발광 제어선(Ei)으로 공급되어, 게이트 온 레벨의 발광 제어 신호(EM[i])로 이용될 수 있다.
제10 트랜지스터(M10)는 출력 단자(104)와 제2 전원(VSS) 사이에 접속된다. 그리고 제10 트랜지스터(M10)의 게이트 전극은 제2 노드(N2)에 접속된다. 이와 같은 제10 트랜지스터(M10)는 제2 노드(N2)의 전압에 대응하여 턴-온 또는 턴-오프된다. 여기서, 제10 트랜지스터(M10)가 턴-온될 때 출력 단자(104)로 공급되는 제2 전원(VSS)의 전압이 제i 발광 제어선(Ei)으로 공급되어, 게이트 오프 레벨의 발광 제어 신호(EM[i])로 이용될 수 있다. 일 실시 예에서, 발광 제어 신호(EM[i])가 게이트 오프 레벨을 가질 때, 발광 제어 신호(EM[i])는 공급되지 않는 것으로 표현될 수 있다.
입력부(410)는 제1 입력 단자(101) 및 제2 입력 단자(102)로 공급되는 신호에 대응하여 제2 노드(N2) 및 제4 노드(N4)의 전압을 제어한다. 이를 위하여, 입력부(410)는 제1 트랜지스터(M1)를 구비한다.
제1 트랜지스터(M1)는 제1 입력 단자(101)와 제4 노드(N4) 사이에 접속된다. 그리고 제1 트랜지스터(M1)의 게이트 전극은 제2 입력 단자(102)에 접속된다. 이와 같은 제1 트랜지스터(M1)는 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급될 때 턴-온되어 제1 입력 단자(101)와 제4 노드(N4)를 전기적으로 접속시킨다.
제1 신호 처리부(430)는 제2 노드(N2) 및 제4 노드(N4)의 전압에 대응하여 제1 노드(N1)의 전압을 제어한다. 이를 위하여, 제1 신호 처리부(430)는 제8 트랜지스터(M8) 및 제1 커패시터(C1)를 구비한다.
제8 트랜지스터(M8)는 제1 전원(VDD)과 제1 노드(N1) 사이에 접속된다. 그리고 제8 트랜지스터(M8)의 게이트 전극은 제4 노드(N4)에 접속된다. 이와 같은 제8 트랜지스터(M8)는 제4 노드(N4)의 전압에 대응하여 턴-온 또는 턴-오프된다. 여기서, 제8 트랜지스터(M8)가 턴-온될 때 제1 전원(VDD)의 전압이 제1 노드(N1)로 공급된다.
제1 커패시터(C1)는 제1 전원(VDD)과 제1 노드(N1) 사이에 접속된다. 이와 같은 제1 커패시터(C1)는 제1 노드(N1)에 인가되는 전압을 충전한다. 또한, 제1 커패시터(C1)는 제1 노드(N1)의 전압을 안정적으로 유지한다.
제2 신호 처리부(440)는 제5 노드(N5)에 접속되며, 제3 입력 단자(103)로 공급되는 신호에 대응하여 제1 노드(N1)의 전압을 제어한다. 이를 위하여, 제2 신호 처리부(440)는 제6 트랜지스터(M6), 제7 트랜지스터(M7) 및 제2 커패시터(C2)를 구비한다.
제2 커패시터(C2)의 제1 단자는 제5 노드(N5)에 접속되고, 제2 단자는 제6 트랜지스터(M6)와 제7 트랜지스터(M7) 사이의 공통 노드인 제6 노드(N6)에 접속된다.
제6 트랜지스터(M6)는 제6 노드(N6)와 제3 입력 단자(103) 사이에 접속된다. 제6 트랜지스터(M6)의 게이트 전극은 제5 노드(N5)에 접속된다. 제6 트랜지스터(M6)는 제5 노드(N5)의 전압에 따라 턴-온되어 제3 입력 단자(103)에 공급되는 제2 클럭 신호(CLK2)에 대응하는 전압을 제6 노드(N6)인가한다.
제7 트랜지스터(M7)는 제1 전원(VDD)과 제6 노드(N6) 사이에 접속된다. 제7 트랜지스터(M7)의 게이트 전극은 제3 입력 단자(103)에 접속된다. 제7 트랜지스터(M7)는 제3 입력 단자(103)로 공급되는 제2 클럭 신호(CLK2)에 따라 턴-온되어 제6 노드(N6)로 제1 전원(VDD)을 인가한다.
제3 신호 처리부(450)는 제3 노드(N3)의 전압을 제어한다. 이를 위하여, 제3 신호 처리부(450)는 제2 트랜지스터(M2), 제3 트랜지스터(M3), 제4 트랜지스터(M4), 제5 트랜지스터(M5) 및 제3 커패시터(C3)를 구비한다.
제3 커패시터(C3)의 제1 전극은 제2 노드(N2)에 접속되고 제2 전극은 제2 트랜지스터(M2)와 제3 트랜지스터(M3) 사이의 공통 노드인 제7 노드(N7)에 접속된다.
제2 트랜지스터(M2)는 제1 전원(VDD)과 제7 노드(N7) 사이에 접속된다. 그리고 제2 트랜지스터(M2)의 게이트 전극은 제3 노드(N3)에 접속된다. 이와 같은 제2 트랜지스터(M2)는 제3 노드(N3)의 전압에 대응하여 턴-온 또는 턴-오프된다.
제3 트랜지스터(M3)는 제7 노드(N7)와 제3 입력 단자(103) 사이에 접속된다. 그리고 제3 트랜지스터(M3)의 게이트 전극은 제2 노드(N2)에 접속된다. 이와 같은 제3 트랜지스터(M3)는 제2 노드(N2)의 전압에 대응하여 턴-온 또는 턴-오프된다.
제4 트랜지스터(M4)는 제3 노드(N3)와 제2 입력 단자(102) 사이에 연결된다. 제4 트랜지스터(M4)의 게이트 전극은 제4 노드(N4)에 연결된다. 본 발명의 일 실시 예에서, 제4 트랜지스터(M4)는 도 4에 도시된 것과 같이 제3 노드(N3)와 제2 입력 단자(102) 사이에 직렬로 연결되는 제4-1 및 제4-2 서브 트랜지스터들(M4-1, M4-2)을 포함할 수 있다. 이러한 실시 예에서, 제4-1 및 제4-2 서브 트랜지스터들(M4-1, M4-2)의 게이트 전극은 제4 노드(N4)에 접속된다. 제4 트랜지스터(M4)가 복수의 서브 트랜지스터들(M4-1, M4-2)로 구성되면, 제3 노드(N3)와 제4 노드(N4)의 전위차가 높은 경우에도, 안정적으로 제3 노드(N3)와 제4 노드(N4)의 전위차에 대응하여 제3 노드(N3)와 제2 입력 단자(102) 사이의 전류 경로를 형성할 수 있다.
제5 트랜지스터(M5)는 제3 노드(N3)와 제2 전원(VSS) 사이에 접속된다. 제5 트랜지스터(M5)의 게이트 전극은 제2 입력 단자(102)에 접속된다. 제5 트랜지스터(M5)는 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급될 때 턴-온되어 제2 전원(VSS)의 전압을 제3 노드(N3)로 공급할 수 있다.
제1 안정화부(461)는 제2 신호 처리부(440)와 제3 신호 처리부(450) 사이에 접속된다. 이와 같은 제1 안정화부(461)는 제3 노드(N3)의 전압 하강폭을 제한한다. 이를 위하여, 제1 안정화부(461)는 제11 트랜지스터(M11)를 구비한다.
제11 트랜지스터(M11)는 제3 노드(N3)와 제5 노드(N5) 사이에 접속된다. 제11 트랜지스터(M11)의 게이트 전극은 제2 전원(VSS)에 접속된다. 제2 전원(VSS)은 게이트 오프 레벨의 전압을 가지므로, 제11 트랜지스터(M11)는 항상 턴-온 상태로 유지된다. 그에 따라, 제3 노드(N3)와 제5 노드(N5)는 동일한 전압으로 유지되며, 실질적으로 동일한 노드로 동작할 수 있다.
제2 안정화부(462)는 제2 노드(N2)와 제4 노드(N4) 사이에 접속된다. 이와 같은 제2 안정화부(462)는 제2 노드(N2)의 전압 하강폭을 제어한다. 이를 위하여, 제2 안정화부(462)는 제12 트랜지스터(M12)를 구비한다.
제12 트랜지스터(M12)는 제2 노드(N2)와 제4 노드(N4) 사이에 접속된다. 그리고 제12 트랜지스터(M12)의 게이트 전극은 제2 전원(VSS)에 접속된다. 제2 전원(VSS)은 게이트 오프 레벨의 전압을 가지므로, 제12 트랜지스터(M12)는 항상 턴-온 상태로 유지된다. 그에 따라, 제2 노드(N2)와 제4 노드(N4)는 동일한 전압으로 유지되며, 실질적으로 동일한 노드로 동작할 수 있다.
한편, 본 발명의 다양한 실시 예에서 제1 내지 제12 트랜지스터들(M1~M12)은 p 타입 트랜지스터로 구성된다. 이러한 실시 예에서, 제1 내지 제12 트랜지스터들(M1~M12)의 게이트 온 전압은 로우 레벨로 설정되고 게이트 오프 전압은 하이 레벨로 설정될 수 있다.
도 5는 도 3에 도시된 스테이지의 동작을 나타내는 파형도이다. 도 5에서는 설명의 편의성을 위하여 i번째 스테이지의 동작만이 도시되었다.
도 5를 참조하면, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 2 수평 기간(2H)의 주기를 가지며, 서로 다른 수평 기간에 게이트 온 레벨을 갖는다. 즉, 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)에서 반주기(즉, 1 수평 기간(1H))만큼 쉬프트된 신호로 설정된다.
클럭 신호(CLK1, CLK2)가 공급될 때 제2 입력 단자(102) 및 제3 입력 단자(103)는 로우 레벨, 즉 제2 전원(VSS)의 전압으로 설정되고, 클럭 신호(CLK1, CLK2)가 공급되지 않을 때 제2 입력 단자(102) 및 제3 입력 단자(103)는 하이 레벨, 즉 제1 전원(VDD)의 전압으로 설정될 수 있다.
시작 신호(FLM) 또는 이전단 발광 제어 신호(EM[i-1])가 공급될 때 제1 입력 단자(101)는 하이 레벨, 즉 제1 전원(VDD)의 전압으로 설정되고, 시작 신호(FLM) 또는 이전단 발광 제어 신호(EM[i-1])가 공급되지 않을 때 제1 입력 단자(101)는 로우 레벨, 즉 제2 전원(VSS)의 전압으로 설정될 수 있다.
또한, 제1 입력 단자(101)로 공급되는 시작 신호(FLM) 또는 이전단 발광 제어 신호(EM[i-1])는 제2 입력 단자(102)로 공급되는 제1 클럭 신호(CLK1)와 적어도 한번 중첩되도록 설정된다. 이를 위하여, 시작 신호(FLM)(또는 이전단 발광 제어 신호(EM[i-1]))는 제1 클럭 신호(CLK1)보다 넓은 폭, 예를 들면 4 수평 기간(4H) 동안 공급될 수 있다. 이 경우, 다음단 스테이지의 제1 입력 단자(101)로 공급되는 첫 번째 발광 제어 신호도 다음단 스테이지의 제2 입력 단자(102)로 공급되는 제2 클럭 신호(CLK2)와 적어도 한번 중첩된다.
동작 과정을 설명하면, 먼저 제1 기간(t1) 동안 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급된다. 그에 따라, 제1 트랜지스터(M1) 및 제5 트랜지스터(M5)가 턴-온된다. 또한, 제1 기간(t1) 동안 제3 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급되지 않는다. 그에 따라 제7 트랜지스터(M7)는 턴-오프된다.
제1 트랜지스터(M1)가 턴-온되면 제1 입력 단자(101)와 제4 노드(N4)가 전기적으로 접속된다. 제12 트랜지스터(M12)가 턴-온 상태를 유지하기 때문에, 제1 입력 단자(101)는 제4 노드(N4)를 경유하여 제2 노드(N2)와도 전기적으로 접속된다.
제1 기간(t1) 동안 제1 입력 단자(101)로 공급되는 시작 신호(FLM) 또는 이전단 발광 제어 신호(EM[i-1])가 로우 레벨을 가지므로, 제4 노드(N4) 및 제2 노드(N2)로 로우 전압(예를 들어, 제2 전원(VSS)의 전압)이 인가된다. 제4 노드(N4) 및 제2 노드(N2)가 로우 전압으로 설정되면, 제3 트랜지스터(M3), 제4 트랜지스터(M4), 제8 트랜지스터(M8) 및 제10 트랜지스터(M10)가 턴-온된다.
제3 트랜지스터(M3)가 턴-온되면 제3 입력 단자(103)와 제7 노드(N7)가 전기적으로 접속된다. 제1 기간(t1) 동안 제3 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급되지 않으므로 제7 노드(N7)로 하이 전압이 공급된다. 이때 제3 커패시터(C3)는 제3 트랜지스터(M3)의 턴-온에 대응하는 전압을 충전할 수 있다.
제4 트랜지스터(M4)가 턴-온되면, 제5 트랜지스터(M5)가 제3 노드(N3)와 제2 전원(VSS) 사이에서 다이오드 형태로 연결될 수 있다. 그에 따라, 제1 기간(t1)에 제5 트랜지스터(M5)가 턴-온되더라도, 제2 전원(VSS)의 전압은 제3 노드(N3)로 전달되지 않으며, 제3 노드(N3)의 전압은 이전 상태의 전압, 예를 들어 하이 전압으로 유지될 수 있다. 제3 노드(N3)가 제11 트랜지스터(M11)가 턴-온 상태를 유지하기 때문에, 제3 노드(N3)의 하이 전압이 제5 노드(N5)로 인가되고, 제5 노드(N5)가 하이 전압으로 설정된다. 그에 따라 제2 트랜지스터(M2)와 제6 트랜지스터(M6)가 턴-오프된다.
제8 트랜지스터(M8)가 턴-온되면 제1 노드(N1)로 제1 전원(VDD)의 전압이 공급되고, 이에 따라 제9 트랜지스터(M9)가 턴-오프된다.
제10 트랜지스터(M10)가 턴-온되면 제2 전원(VSS)의 전압이 출력 단자(104)로 공급된다. 따라서, 제1 기간(t1) 동안 발광 제어선(Ei)으로 발광 제어 신호가 공급되지 않는다.
제2 기간(t2)에는 제2 입력 단자(102)로 제1 클럭 신호(CLK1)의 공급이 중단된다. 제1 클럭 신호(CLK1)의 공급이 중단되면 제1 트랜지스터(M1) 및 제5 트랜지스터(M5)가 턴-오프된다. 이때, 제1 커패시터(C1) 및 제3 커패시터(C3)에 의하여 제1 노드(N1) 및 제2 노드(N2)는 이전 기간의 전압을 유지한다. 제1 노드(N1)가 하이 전압을 유지하므로, 제9 트랜지스터(M9)는 턴-오프 상태를 유지하고, 제2 노드(N2)가 로우 전압을 유지하므로, 제3 트랜지스터(M3), 제4 트랜지스터(M4), 제8 트랜지스터(M8) 및 제10 트랜지스터(M10)는 턴-온 상태를 유지한다.
또한, 제2 기간(t2)에 제3 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급된다. 제3 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급되어, 제7 트랜지스터(M7)가 턴-온된다. 제7 트랜지스터(M7)가 턴-온되면 제1 노드(N1)와 제6 노드(N6)가 전기적으로 접속된다. 그에 따라 제6 노드(N6)가 하이 전압으로 설정될 수 있다.
한편, 제2 기간(t2)에 제2 클럭 신호(CLK2)가 턴-온 상태의 제3 트랜지스터(M3)를 경유하여 제7 노드(N7)로 공급된다. 그에 따라, 제7 노드(N7)로 로우 전압이 공급된다. 그러면 제3 커패시터(C3)의 커플링에 의해 제2 노드(N2)의 전압은 제2 전원(VSS)의 전압보다 더 낮은 전압으로 유지된다(2 로우 전압).
제3 기간(t3)에는 제3 입력 단자(103)로 제2 클럭 신호(CLK2)의 공급이 중단된다. 제2 클럭 신호(CLK2)의 공급이 중단되면 제7 트랜지스터(M7)가 턴-오프된다.
또한, 제3 기간(t3)에는 제1 입력 단자(101)로 시작 신호(FLM) 또는 이전단의 발광 제어 신호(EM[i-1])가 공급되고, 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급된다. 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급되면 제1 트랜지스터(M1) 및 제5 트랜지스터(M5)가 턴-온된다.
제1 트랜지스터(M1)가 턴-온되면 제1 입력 단자(101)와 제4 노드(N4)가 전기적으로 접속된다. 제12 트랜지스터(M12)가 턴-온 상태를 유지하기 때문에, 제1 입력 단자(101)는 제4 노드(N4)를 경유하여 제2 노드(N2)와도 전기적으로 접속된다. 그러면 제1 입력 단자(101)로 공급된 시작 신호(FLM) 또는 이전단의 발광 제어 신호(EM[i-1])에 의해 제4 노드(N4) 및 제2 노드(N2)가 하이 전압으로 설정된다. 제4 노드(N4) 및 제2 노드(N2)가 하이 전압으로 설정되면 제3 트랜지스터(M3), 제4 트랜지스터(M4), 제8 트랜지스터(M8) 및 제10 트랜지스터(M10)가 턴-오프된다.
제5 트랜지스터(M5)가 턴-온되면 제3 노드(N3)로 제2 전원(VSS)의 로우 전압이 인가되어, 제3 노드(N3)와 제5 노드(N5)가 로우 전압으로 설정된다. 그에 따라 제2 트랜지스터(M2)와 제6 트랜지스터(M6)가 턴-온된다.
제2 트랜지스터(M2)가 턴-온되면 제1 전원(VDD)의 전압이 제7 노드(N7)로 인가될 수 있다. 그에 따라, 제7 노드(N7)는 하이 전압으로 유지될 수 있다. 이때, 제3 트랜지스터(M3)는 턴-오프 상태를 유지하므로, 제3 입력 단자(103)로 인가되는 제2 클럭 신호(CLK2)의 전압이 제7 노드(N7)로 전달되지 않는다. 또한, 제3 커패시터(C3)의 양단인 제7 노드(N7)와 제2 노드(N2)의 전압이 모두 하이 전압으로 유지되므로, 제3 커패시터(C3)에서 충방전이 발생하지 않는다. 이때, 제1 전원(VDD)으로부터 제2 트랜지스터(M2)를 경유하여 제2 노드(N2)로 전류 경로가 형성되고, 제1 전원(VDD)의 하이 전압이 제2 노드(N2)로 전달될 수 있다. 그에 따라, 제2 노드(N2)의 전압은 안정적으로 하이 레벨을 유지할 수 있다.
제6 트랜지스터(M6)가 턴-온되면 제3 입력 단자(103)와 제6 노드(N6)가 전기적으로 접속된다. 제3 기간(t3) 동안 제3 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급되지 않으므로, 제6 노드(N6)는 하이 전압을 유지할 수 있다. 이때, 제7 트랜지스터(M7)는 턴-오프 상태를 유지하므로, 제6 노드(N6)의 전압은 제1 노드(N1)의 전압에 영향을 미치지 않는다. 제2 커패시터(C2)는 제6 트랜지스터(M6)의 턴-온 레벨에 대응하는 전압을 저장할 수 있다.
제4 기간(t4)에는 제2 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급된다. 제2 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급되면 제7 트랜지스터(M7)가 턴-온된다.
제7 트랜지스터(M7)가 턴-온되면 제1 노드(N1)와 제6 노드(N6)가 전기적으로 접속된다. 이때, 턴-온 상태의 제6 트랜지스터(M6)를 경유하여 제3 입력 단자(103)로 인가되는 제2 클럭 신호(CLK2)의 로우 전압이 제6 노드(N6) 및 제1 노드(N1)로 공급된다. 제1 노드(N1)에 로우 전압이 공급되면 제9 트랜지스터(M9)가 턴-온된다.
제9 트랜지스터(M9)가 턴-온되면 제1 전원(VDD)의 전압이 출력 단자(104)로 공급된다. 출력 단자(104)로 공급된 제1 전원(VDD)의 전압은 발광 제어 신호(EM[i])로써 제i 발광 제어선(Ei)으로 공급된다.
제5 기간(t5)에 제3 입력 단자(103)로 제2 클럭 신호(CLK2)의 공급이 중단된다. 제2 클럭 신호(CLK2)의 공급이 중단되면 제7 트랜지스터(M7)가 턴-오프된다. 이때, 제1 노드(N1)는 제1 커패시터(C1)에 의해 하이 전압을 안정적으로 유지하며, 그에 따라 제9 트랜지스터(M9)는 턴-온 상태를 유지하고, 제1 전원(VDD)의 전압은 발광 제어 신호(EM[i])로써 제i 발광 제어선(Ei)으로 공급된다.
한편, 제5 기간(t5) 동안 제2 클럭 신호(CLK2)의 공급이 중단되지만, 제3 트랜지스터(M3)가 턴-오프 상태를 유지하므로, 제2 클럭 신호(CLK2)의 전압이 제7 노드(N7)로 공급되지 않으며, 제2 노드(N2)의 전압에 영향을 미치지 않는다.
상기와 같이 본 발명에서는, 발광 제어 신호(EM[i])가 공급되는 동안, 턴-오프되는 제3 트랜지스터(M3)를 통해, 제2 클럭 신호(CLK2)의 전압 변화가 제2 노드(N2)에 영향을 미치지 않도록 하여, 제2 노드(N2)가 안정적으로 하이 전압을 유지할 수 있게 한다. 또한, 본 발명에서는, 발광 제어 신호(EM[i])가 공급되는 동안, 제3 커패시터(C3)의 충방전이 발생하는 것을 방지한다. 즉, 제3 커패시터(C3)는 커플링에 의해 제2 노드(N2)의 전압을 로우 레벨로 설정할 때 이외에는 충방전 동작을 수행하지 않는다. 그에 따라 본 발명에서는 발광 제어 신호(EM[i])가 공급되는 동안 제3 커패시터(C3)가 로드로 작용하지 않게 하고, 결과적으로 소비 전력을 감소시키는 한편 발광 제어 신호(EM[i])의 안정된 출력을 보장할 수 있게 한다.
도 6은 도 2에 도시된 스테이지의 제3 실시 예에 따른 회로도이다. 도 6에서 도 3과 동일한 구성에 대하여는 동일한 도면 부호를 할당함과 아울러 상세한 설명은 생략한다.
도 6을 참조하면, 본 발명의 제3 실시 예에 따른 스테이지(400-1)는 입력부(410), 출력부(420), 제1 신호 처리부(430), 제2 신호 처리부(440) 및 제3 신호 처리부(450)를 구비한다.
이와 같은 본 발명의 제3 실시 예는 제1 및 제2 안정화부(461, 462)가 생략된 것을 제외하면 도 3과 동일한 구성을 갖는다. 따라서, 동작 과정에 대하여 상세한 설명은 생략한다.
도 3에 도시된 실시 예에서, 제1 안정화부(461) 및 제2 안정화부(462)는 항상 턴-온 상태로 유지되는 트랜지스터를 포함하여 구성된다. 제1 안정화부(461) 및 제2 안정화부(462)를 구성하는 트랜지스터는 도 3에서 제3 노드(N3) 및 제2 노드(N2)의 전압 하강폭을 안정적으로 제어하기 위해 구비되는 것으로, 회로의 동작에 실질적인 영향은 미치지 않는다. 따라서, 이러한 제1 안정화부(461)와 제2 안정화부(462)가 생략되더라도 도 4에 도시된 회로의 동작 과정에는 변함이 없으며, 다만 제2 노드(N2)와 제4 노드(N4)가 실질적으로 동일한 노드가 되고, 제3 노드(N3)와 제5 노드(N5)가 실질적으로 동일한 노드가 된다.
한편, 도 6에서는, 제1 및 제2 안정화부(461, 462)가 모두 생략된 예가 도시되지만, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 즉, 다양한 실시 예에서 스테이지(400-1)는 제1 및 제2 안정화부(461, 462) 중 어느 하나만이 생략되도록 구성될 수도 있다.
도 7은 도 2에 도시된 스테이지의 제4 실시 예에 따른 회로도이다. 도 7에는 설명의 편의를 위해 i번째 스테이지만이 도시되지만, 도 2에 도시된 스테이지들은 이하에서 설명되는 i번째 스테이지와 동일한 구조를 가질 수 있다.
도 1, 도 2 및 도 7을 참조하면, 본 발명의 제4 실시 예에 따른 스테이지(400-2)는 입력부(410), 출력부(420), 제1 신호 처리부(430), 제2 신호 처리부(440), 제3 신호 처리부(450-1), 제1 안정화부(461) 및 제2 안정화부(462)를 구비한다.
이와 같은 본 발명의 제4 실시 예는 제3 신호 처리부(450-1)가 제13 트랜지스터(M13) 및 제14 트랜지스터(M14)를 더 구비하는 것을 제외하면 도 3과 동일한 구성을 갖는다. 따라서, 다른 구성 요소들에 대한 상세한 설명은 생략한다.
제13 트랜지스터(M13)는 제1 전원(VDD)과 제8 노드(N8) 사이에 접속된다. 제13 트랜지스터(M13)의 게이트 전극은 제3 노드(N3)에 접속된다. 제13 트랜지스터(M13)는 제5 노드(N5)의 전압에 따라 턴-온되어 제1 전원(VDD)의 전압을 제8 노드(N8)로 공급할 수 있다.
제14 트랜지스터(M14)는 제8 노드(N8)와 제4 노드(N4) 사이에 접속된다. 제14 트랜지스터(M14)의 게이트 전극은 제3 입력 단자(103)에 접속된다. 제14 트랜지스터(M14)는 제3 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급될 때 턴-온되어 제8 노드(N8)와 제4 노드(N4)를 전기적으로 접속시킨다.
한편, 본 발명의 다양한 실시 예에서 제13 및 제14 트랜지스터들(M13, M14)은 p 타입 트랜지스터로 구성된다. 이러한 실시 예에서, 제13 및 제14 트랜지스터들(M13, M14)의 게이트 온 전압은 로우 레벨로 설정되고 게이트 오프 전압은 하이 레벨로 설정될 수 있다.
도 8은 도 7에 도시된 스테이지의 동작을 나타내는 파형도이다. 도 8에서는 설명의 편의성을 위하여 i번째 스테이지의 동작만이 도시되었다.
동작 과정을 설명하면, 먼저 제1 기간(t1) 동안 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급된다. 그에 따라, 제1 트랜지스터(M1) 및 제5 트랜지스터(M5)가 턴-온된다. 또한, 제1 기간(t1) 동안 제3 클럭 단자(103)로 제2 클럭 신호(CLK2)가 공급되지 않는다. 그에 따라 제7 트랜지스터(M7)와 제14 트랜지스터(M14)는 턴-오프된다.
제1 트랜지스터(M1)가 턴-온되면 제1 입력 단자(101)와 제4 노드(N4)가 전기적으로 접속된다. 제12 트랜지스터(M12)가 턴-온 상태를 유지하기 때문에, 제1 입력 단자(101)는 제4 노드(N4)를 경유하여 제2 노드(N2)와도 전기적으로 접속된다.
제1 기간(t1) 동안 제1 입력 단자(101)로 공급되는 시작 신호(FLM) 또는 이전단 발광 제어 신호(EM[i-1])가 로우 레벨을 가지므로, 제4 노드(N4) 및 제2 노드(N2)로 로우 전압(예를 들어, 제2 전원(VSS)의 전압)이 인가된다. 제4 노드(N4) 및 제2 노드(N2)가 로우 전압으로 설정되면, 제3 트랜지스터(M3), 제4 트랜지스터(M4), 제8 트랜지스터(M8) 및 제10 트랜지스터(M10)가 턴-온된다.
제3 트랜지스터(M3)가 턴-온되면 제3 입력 단자(103)와 제7 노드(N7)가 전기적으로 접속된다. 제1 기간(t1) 동안 제3 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급되지 않으므로 제7 노드(N7)로 하이 전압이 공급된다. 이때 제3 커패시터(C3)는 제3 트랜지스터(M3)의 턴-온에 대응하는 전압을 충전할 수 있다.
제4 트랜지스터(M4)가 턴-온되면, 제5 트랜지스터(M5)가 제3 노드(N3)와 제2 전원(VSS) 사이에서 다이오드 형태로 연결될 수 있다. 그에 따라, 제1 기간(t1)에 제5 트랜지스터(M5)가 턴-온되더라도, 제2 전원(VSS)의 전압은 제3 노드(N3)로 전달되지 않으며, 제3 노드(N3)의 전압은 이전 상태의 전압, 예를 들어 하이 전압으로 유지될 수 있다. 제3 노드(N3)가 제11 트랜지스터(M11)가 턴-온 상태를 유지하기 때문에, 제3 노드(N3)의 하이 전압이 제5 노드(N5)로 인가되고, 제5 노드(N5)가 하이 전압으로 설정된다. 그에 따라 제2 트랜지스터(M2), 제6 트랜지스터(M6) 및 제13 트랜지스터(M13)가 턴-오프된다.
제8 트랜지스터(M8)가 턴-온되면 제1 노드(N1)로 제1 전원(VDD)의 전압이 공급되고, 이에 따라 제9 트랜지스터(M9)가 턴-오프된다.
제10 트랜지스터(M10)가 턴-온되면 제2 전원(VSS)의 전압이 출력 단자(104)로 공급된다. 따라서, 제1 기간(t1) 동안 발광 제어선(Ei)으로 발광 제어 신호가 공급되지 않는다.
제2 기간(t2)에는 제2 입력 단자(102)로 제1 클럭 신호(CLK1)의 공급이 중단된다. 제1 클럭 신호(CLK1)의 공급이 중단되면 제1 트랜지스터(M1) 및 제5 트랜지스터(M5)가 턴-오프된다. 이때, 제1 커패시터(C1) 및 제3 커패시터(C3)에 의하여 제1 노드(N1) 및 제2 노드(N2)는 이전 기간의 전압을 유지한다. 제1 노드(N1)가 하이 전압을 유지하므로, 제9 트랜지스터(M9)는 턴-오프 상태를 유지하고, 제2 노드(N2)가 로우 전압을 유지하므로, 제3 트랜지스터(M3), 제4 트랜지스터(M4), 제8 트랜지스터(M8) 및 제10 트랜지스터(M10)는 턴-온 상태를 유지한다.
또한, 제2 기간(t2)에 제3 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급된다. 제3 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급되어, 제7 트랜지스터(M7) 및 제14 트랜지스터(M14)가 턴-온된다. 제7 트랜지스터(M7)가 턴-온되면 제1 노드(N1)와 제6 노드(N6)가 전기적으로 접속된다. 제8 트랜지스터(M8)가 턴-온 상태를 유지하기 때문에, 제1 노드(N1)의 전압은 하이 레벨을 유지하고, 제7 트랜지스터(M7)를 통하여 제1 노드(N1)와 연결된 제6 노드(N6)가 하이 전압을 유지할 수 있다.
제14 트랜지스터(M14)가 턴-온되면 제4 노드(N4)와 제8 노드(N8)가 전기적으로 연결되어, 제8 노드(N8)가 로우 전압으로 설정될 수 있다.
한편, 제2 기간(t2)에 제2 클럭 신호(CLK2)가 턴-온 상태의 제3 트랜지스터(M3)를 경유하여 제7 노드(N7)로 공급된다. 그에 따라, 제7 노드(N7)로 로우 전압이 공급된다. 그러면 제3 커패시터(C3)의 커플링에 의해 제2 노드(N2)의 전압은 제2 전원(VSS)의 전압보다 더 낮은 전압으로 유지된다(2 로우 전압).
제3 기간(t3)에는 제3 입력 단자(103)로 제2 클럭 신호(CLK2)의 공급이 중단된다. 제2 클럭 신호(CLK2)의 공급이 중단되면 제7 트랜지스터(M7)와 제14 트랜지스터(M14)가 턴-오프된다.
또한, 제3 기간(t3)에는 제1 입력 단자(101)로 시작 신호(FLM) 또는 이전단의 발광 제어 신호(EM[i-1])가 공급되고, 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급된다. 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급되면 제1 트랜지스터(M1) 및 제5 트랜지스터(M5)가 턴-온된다.
제1 트랜지스터(M1)가 턴-온되면 제1 입력 단자(101)와 제4 노드(N4)가 전기적으로 접속된다. 제12 트랜지스터(M12)가 턴-온 상태를 유지하기 때문에, 제1 입력 단자(101)는 제4 노드(N4)를 경유하여 제2 노드(N2)와도 전기적으로 접속된다. 그러면 제1 입력 단자(101)로 공급된 시작 신호(FLM) 또는 이전단의 발광 제어 신호(EM[i-1])에 의해 제4 노드(N4) 및 제2 노드(N2)가 하이 전압으로 설정된다. 제4 노드(N4) 및 제2 노드(N2)가 하이 전압으로 설정되면 제3 트랜지스터(M3), 제4 트랜지스터(M4), 제8 트랜지스터(M8) 및 제10 트랜지스터(M10)가 턴-오프된다.
제5 트랜지스터(M5)가 턴-온되면 제3 노드(N3)로 제2 전원(VSS)의 로우 전압이 인가되어, 제3 노드(N3)와 제5 노드(N5)가 로우 전압으로 설정된다. 그에 따라 제2 트랜지스터(M2), 제6 트랜지스터(M6) 및 제13 트랜지스터(M13)가 턴-온된다.
제2 트랜지스터(M2)가 턴-온되면 제1 전원(VDD)의 전압이 제7 노드(N7)로 인가될 수 있다. 그에 따라, 제7 노드(N7)는 하이 전압으로 유지될 수 있다. 이때, 제3 트랜지스터(M3)는 턴-오프 상태를 유지하므로, 제3 입력 단자(103)로 인가되는 제2 클럭 신호(CLK2)의 전압이 제7 노드(N7)로 전달되지 않는다. 또한, 제3 커패시터(C3)의 양단인 제7 노드(N7)와 제2 노드(N2)의 전압이 모두 하이 전압으로 유지되므로, 제3 커패시터(C3)에서 충방전이 발생하지 않는다. 이때, 제1 전원(VDD)으로부터 제2 트랜지스터(M2)를 경유하여 제2 노드(N2)로 전류 경로가 형성되고, 제1 전원(VDD)의 하이 전압이 제2 노드(N2)로 전달될 수 있다. 그에 따라, 제2 노드(N2)의 전압은 안정적으로 하이 레벨을 유지할 수 있다.
제6 트랜지스터(M6)가 턴-온되면 제3 입력 단자(103)와 제6 노드(N6)가 전기적으로 접속된다. 제3 기간(t3) 동안 제3 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급되지 않으므로, 제6 노드(N6)는 하이 전압을 유지할 수 있다. 이때, 제7 트랜지스터(M7)는 턴-오프 상태를 유지하므로, 제6 노드(N6)의 전압은 제1 노드(N1)의 전압에 영향을 미치지 않는다. 제2 커패시터(C2)는 제6 트랜지스터(M6)의 턴-온 레벨에 대응하는 전압을 저장할 수 있다.
제13 트랜지스터(M13)가 턴-온되면 제1 전원(VDD)의 전압이 제8 노드(N8)로 인가될 수 있다. 그에 따라, 제8 노드(N8)는 하이 전압으로 설정될 수 있다.
제4 기간(t4)에는 제3 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급된다. 제3 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급되면 제7 트랜지스터(M7)와 제14 트랜지스터(M14)가 턴-온된다.
제7 트랜지스터(M7)가 턴-온되면 제1 노드(N1)와 제6 노드(N6)가 전기적으로 접속된다. 이때, 턴-온 상태의 제6 트랜지스터(M6)를 경유하여 제3 입력 단자(103)로 인가되는 제2 클럭 신호(CLK2)의 로우 전압이 제6 노드(N6) 및 제1 노드(N1)로 공급된다. 제1 노드(N1)에 로우 전압이 공급되면 제9 트랜지스터(M9)가 턴-온된다.
제9 트랜지스터(M9)가 턴-온되면 제1 전원(VDD)의 전압이 출력 단자(104)로 공급된다. 출력 단자(104)로 공급된 제1 전원(VDD)의 전압은 발광 제어 신호(EM[i])로써 제i 발광 제어선(Ei)으로 공급된다.
제14 트랜지스터(M14)가 턴-온되면 제1 전원(VDD)으로부터 제13 및 제14 트랜지스터들(M13, M14)을 경유하여 제2 노드(N2)로 전류 경로가 형성되고, 제1 전원(VDD)의 하이 전압이 제2 노드(N2)로 전달될 수 있다. 그에 따라, 제2 노드(N2)의 전압은 더 안정적으로 하이 레벨을 유지할 수 있다.
상기와 같이 본 발명에서는, 발광 제어 신호(EM[i])가 공급되는 동안, 턴-오프되는 제3 트랜지스터(M3)를 통해, 제2 클럭 신호(CLK2)의 전압 변화가 제2 노드(N2)에 영향을 미치지 않도록 하여, 제2 노드(N2)가 안정적으로 하이 전압을 유지할 수 있게 한다. 또한, 본 발명에서는, 발광 제어 신호(EM[i])가 공급되는 동안, 제3 커패시터(C3)의 충방전이 발생하는 것을 방지한다. 즉, 제3 커패시터(C3)는 커플링에 의해 제2 노드(N2)의 전압을 로우 레벨로 설정할 때 이외에는 충방전 동작을 수행하지 않는다. 그에 따라 본 발명에서는 발광 제어 신호(EM[i])가 공급되는 동안 제3 커패시터(C3)가 로드로 작용하지 않게 하고, 결과적으로 소비 전력을 감소시키는 한편 발광 제어 신호(EM[i])의 안정된 출력을 보장할 수 있게 한다.
도 9는 본 발명의 일 실시 예에 따른 스테이지의 예시적인 레이아웃을 설명하기 위한 평면도이고, 도 10은 도 9의 I-I' 선에 따른 단면도이다. 특히, 도 9 및 도 10은 도 4에 도시된 스테이지의 레이아웃이 도시된다.
도 4, 도 9 및 도 10을 참조하면, 기판(SUB)은 경성(Rigid) 기판 또는 가요성(Flexible) 기판일 수 있다. 경성 기판은 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판을 포함할 수 있다.
가요성 기판은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판을 포함할 수 있다. 예를 들면, 상기 가요성 기판은 폴리에테르술폰(PES, polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(PET, polyethylene terephthalate), 폴리페닐렌 설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(PAR, polyarylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, polycarbonate), 트리아세테이트 셀룰로오스(TAC, triacetate cellulose), 및 셀룰로오스아세테이트 프로피오네이트(CAP, cellulose acetate propionate) 중 하나를 포함할 수 있다. 또한, 가요성 기판은 유리 섬유 강화플라스틱(FRP, fiber glass reinforced plastic)을 포함할 수도 있다.
버퍼층(BUF)은 기판(SUB)을 커버할 수 있다. 버퍼층(BUF)은 기판(SUB)으로부터 액티브층(ACT)으로 불순물들이 확산되는 것을 방지할 수 있다. 버퍼층(BUF)은 무기 절연층일 수 있다. 예를 들어, 버퍼층(BUF)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy), 또는 이들의 조합 등으로 형성될 수 있으며, 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
액티브층(ACT)은 버퍼층(BUF) 상에 제공될 수 있다. 액티브층(ACT)은 반도체 소재로 형성될 수 있다. 예를 들어, 액티브층(ACT)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 구성될 수 있다. 액티브층(ACT)에서 불순물이 도핑되지 않은 부분은 트랜지스터들(M1~M12)의 채널(예로써, CH10)을 구성하고, 액티브층(ACT)에서 불순물이 도핑된 부분은 전극들(SE1~SE12, DE1~DE12) 또는 배선들을 구성할 수 있다. 불순물은 p 형 불순물일 수 있다. 실시 예에 따라, 불순물은 p 형 불순물, n 형 불순물, 기타 금속 중 적어도 하나일 수 있다.
제1 게이트 절연층(GI1)은 액티브층(ACT)을 커버할 수 있다. 제1 게이트 절연층(GI1)은 트랜지스터들(M1~M12)의 소스 전극들(SE1~SE12), 드레인 전극들(DE1~DE12), 및 채널들(예로써, CH10)을 커버할 수 있다. 제1 게이트 절연층(GI1)은 무기 절연층일 수 있다. 예를 들어 제1 게이트 절연층(GI1)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy), 또는 이들의 조합 등으로 형성될 수 있다.
트랜지스터들(M1~M12)의 게이트 전극들(GE1~GE12) 및 스토리지 커패시터(Cst)의 일전극(LE)은 제1 게이트 절연층(GI1) 상에 위치할 수 있다. 제1 게이트 절연층(GI1) 상의 전극들은 동일한 도전성 물질로 구성될 수 있다. 예를 들어, 제1 게이트 절연층(GI1) 상의 전극들은 몰리브덴(Mo), 티타늄(Ti), 알루미늄(Al), 은(Ag), 금(Au), 구리(Cu), 또는 이들의 조합 등으로 구성될 수 있다.
제2 게이트 절연층(GI2)은 제1 게이트 절연층(GI1), 트랜지스터들(M1~M12)의 게이트 전극들(GE1~GE12) 및 스토리지 커패시터(Cst)의 일전극(LE)을 커버할 수 있다. 제2 게이트 절연층(GI2)은 무기 절연층일 수 있다. 예를 들어, 제2 게이트 절연층(GI2)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy), 또는 이들의 조합 등으로 형성될 수 있다.
스토리지 커패시터(Cst)의 타전극(VE) 및 발광 제어선(Ej)은 제2 게이트 절연층(GI2) 상에 위치할 수 있다. 제2 게이트 절연층(GI2) 상의 전극들 및 배선들은 동일한 도전성 물질로 구성될 수 있다. 예를 들어, 제2 게이트 절연층(GI2) 상의 전극들 및 배선들은 몰리브덴(Mo), 티타늄(Ti), 알루미늄(Al), 은(Ag), 금(Au), 구리(Cu), 또는 이들의 조합 등으로 구성될 수 있다.
층간 절연층(ILD)은 제2 게이트 절연 층(GI2) 및 스토리지 커패시터(Cst)의 타전극(VE)과 발광 제어선(Ej)을 커버할 수 있다. 층간 절연층(ILD)은 무기 절연층일 수 있다. 예를 들어, 층간 절연층(ILD)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy), 또는 이들의 조합 등으로 형성될 수 있다.
제1 전원(VDD), 제2 전원(VSS), 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)의 공급 라인은 층간 절연층(ILD) 상에 위치할 수 있다. 층간 절연층(ILD) 상의 배선들은 동일한 도전성 물질로 구성될 수 있다. 예를 들어, 제1 게이트 절연층(GI1) 상의 배선은 몰리브덴(Mo), 티타늄(Ti), 알루미늄(Al), 은(Ag), 금(Au), 구리(Cu), 또는 이들의 조합 등으로 구성될 수 있다.
비아층(VIA)은 층간 절연층(ILD)을 커버할 수 있다. 비아층(VIA)은 유기 절연층일 수 있다. 예를 들어, 비아층(VIA)은 폴리스티렌(polystyrene), 폴리메틸메타아크릴레이트(PMMA, polymethylmethacrylate), 폴리아크릴로니트릴(PAN, polyacrylonitrile), 폴리아미드(PA, polyamide), 폴리이미드(PI, polyimide), 폴리아릴에테르(PAE, polyarylether), 헤테로사이클릭 폴리머(heterocyclic polymer), 파릴렌(parylene), 에폭시(epoxy), 벤조시클로부텐(BCB, benzocyclobutene), 실록산계 수지(siloxane based resin) 및 실란계 수지(silane based resin) 중 적어도 하나를 포함할 수 있다. 다른 실시 예에서, 비아층(VIA)은 무기 절연층일 수도 있고, 유기 절연층 및 무기 절연층을 반복 적층한 다중층 구조일 수도 있다.
본 발명의 다양한 실시 예에서, 제3 커패시터(C3)의 일전극(LE3)으로부터 제2 노드(N2)로 연장되는 배선의 상하에는 다른 전극들 및 배선들이 배치되지 않는다. 그에 따라, 제2 노드(N2)는 상하단에 배치될 수 있는 전극들 및/또는 배선들에 의한 전계 효과가 차단된다. 이러한 구조에 의해, 제2 노드(N2)의 전압은 트랜지스터들(M1~M12)에 의해 제어되는 전압으로 안정적으로 유지될 수 있다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 화소부
20: 주사 구동부
30: 데이터 구동부
40: 발광 제어 구동부
50: 타이밍 제어부

Claims (19)

  1. 제1 노드 및 제2 노드의 전압에 대응하여 제1 전원 또는 제2 전원의 전압을 출력 단자로 공급하는 출력부;
    제1 입력 단자 및 제2 입력 단자로 공급되는 신호에 대응하여 상기 제2 노드 및 제3 노드의 전압을 제어하는 입력부;
    상기 제2 노드의 전압에 대응하여 상기 제1 노드의 전압을 제어하는 제1 신호 처리부;
    상기 제1 노드와 상기 제3 노드 사이에 접속되고, 제3 신호 처리부의 출력 전압 및 제3 입력 단자로 공급되는 신호에 대응하여 상기 제1 노드의 전압을 제어하는 제2 신호 처리부; 및
    상기 제1 입력 단자로 공급되는 신호에 대응하여 상기 제2 노드의 전압을 제어하는 상기 제3 신호 처리부를 포함하되,
    상기 제3 신호 처리부는,
    제1 전원과 상기 제2 노드 사이에 접속되는 제3 커패시터; 및
    상기 제1 전원과 상기 제3 입력 단자 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제3 트랜지스터를 포함하는, 스테이지.
  2. 제1항에 있어서, 상기 제3 트랜지스터는,
    상기 제2 노드의 전압에 대응하여 상기 출력 단자로 상기 제1 전원의 전압이 공급될 때 턴-오프되어 상기 제2 입력 단자로부터 상기 제2 노드로 흐르는 전류의 경로를 차단하는, 스테이지.
  3. 제1항에 있어서, 상기 제3 커패시터 양단의 전위차는,
    상기 제2 노드의 전압에 대응하여 상기 출력 단자로 상기 제1 전원의 전압이 공급되는 동안 일정하게 유지되는, 스테이지.
  4. 제1항에 있어서, 상기 제3 신호 처리부는,
    상기 제3 커패시터 및 상기 제3 트랜지스터의 공통 노드와, 상기 제1 전원 사이에 연결되고, 게이트 전극이 상기 제3 노드에 접속되는 제2 트랜지스터를 더 포함하고,
    상기 제2 노드의 전압에 대응하여 상기 출력 단자로 상기 제1 전원의 전압이 공급될 때, 상기 제1 전원의 전압이 상기 제2 트랜지스터 및 상기 제3 커패시터를 경유하여 상기 제2 노드로 인가되는, 스테이지.
  5. 제1항에 있어서,
    상기 제2 입력 단자는 제1 클럭 신호를 공급받고, 상기 제3 입력 단자는 제2 클럭 신호를 공급받으며, 상기 제1 클럭 신호와 상기 제2 클럭 신호는 동일한 파형을 가지며 반주기 이상의 차이를 갖는, 스테이지.
  6. 제5항에 있어서,
    상기 제1 입력 단자로 공급되는 신호의 게이트 온 전압 구간은 상기 제1 클럭 신호의 게이트 온 전압 구간과 적어도 한 번 중첩되는, 스테이지.
  7. 제4항에 있어서, 제3 신호 처리부는,
    상기 제3 노드와 상기 제2 입력 단자 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제4 트랜지스터; 및
    상기 제3 노드와 상기 제2 전원 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자 사이에 접속되는 제5 트랜지스터를 더 포함하는, 스테이지.
  8. 제7항에 있어서, 상기 제4 트랜지스터는,
    상기 제3 노드와 상기 제2 입력 단자 사이에 직렬로 접속되는 복수의 서브 트랜지스터들을 포함하고,
    상기 복수의 서브 트랜지스터들의 게이트 전극들은 상기 제2 노드에 접속되는, 스테이지.
  9. 제7항에 있어서, 상기 제3 신호 처리부는,
    상기 제1 전원과 제8 노드 사이에 접속되고, 게이트 전극이 상기 제3 노드에 접속되는 제13 트랜지스터; 및
    상기 제8 노드와 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제3 입력 단자에 접속되는 제14 트랜지스터를 더 포함하는, 스테이지.
  10. 제1항에 있어서, 상기 입력부는,
    상기 제1 입력 단자와 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제1 트랜지스터를 포함하는, 스테이지.
  11. 제1항에 있어서, 상기 제2 신호 처리부는,
    상기 제3 노드와 제6 노드 사이에 접속되는 제2 커패시터;
    상기 제6 노드와 상기 제3 입력 단자 사이에 접속되고, 게이트 전극이 상기 제3 노드에 접속되는 제6 트랜지스터; 및
    상기 제1 노드와 상기 제6 노드 사이에 접속되고, 게이트 전극이 상기 제3 입력 단자에 접속되는 제7 트랜지스터를 포함하는, 스테이지.
  12. 제1항에 있어서, 상기 제1 신호 처리부는,
    상기 제1 전원과 상기 제1 노드 사이에 접속되는 제1 커패시터; 및
    상기 제1 전원과 상기 제1 노드 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제8 트랜지스터를 포함하는, 스테이지.
  13. 제1항에 있어서, 상기 출력부는,
    상기 제1 전원과 상기 출력 단자 사이에 접속되고, 게이트 전극이 상기 제1 노드에 접속되는 제9 트랜지스터; 및
    상기 출력 단자와 상기 제2 전원 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제10 트랜지스터를 포함하는, 스테이지.
  14. 제1항에 있어서,
    상기 제2 신호 처리부와 상기 제3 신호 처리부 사이에 접속되며 상기 제3 노드의 전압 하강폭을 제어하는 제1 안정화부를 더 포함하는, 스테이지.
  15. 제1항에 있어서,
    상기 제1 입력 단자에 연결되는 제4 노드와 상기 제2 노드 사이에 접속되며 상기 제2 노드의 전압 하강폭을 제어하는 제2 안정화부를 더 포함하는, 스테이지.
  16. 제1항에 있어서,
    적어도 하나의 트랜지스터의 소스 전극 및 드레인 전극을 커버하는 제1 게이트 절연층;
    적어도 하나의 트랜지스터의 게이트 전극 및 적어도 하나의 커패시터의 일 전극을 커버하는 제2 게이트 절연층; 및
    상기 적어도 하나의 커패시터의 타전극을 커버하는 층간 절연층을 포함하되,
    상기 제2 게이트 절연층은,
    상기 제3 트랜지스터의 게이트 전극으로부터 상기 제2 노드로 연장되는 배선을 커버하고,
    상기 배선은,
    상기 제1 게이트 절연층의 상기 소스 전극 및 상기 드레인 전극, 상기 층간 절연층의 상기 타전극과 중첩되지 않도록 배치되는, 스테이지.
  17. 발광 제어선들로 발광 제어 신호를 공급하기 위하여 복수의 스테이지들을 포함하되,
    상기 스테이지들 각각은,
    제1 노드 및 제2 노드의 전압에 대응하여 제1 전원 또는 제2 전원의 전압을 출력 단자로 공급하는 출력부;
    제1 입력 단자 및 제2 입력 단자로 공급되는 신호에 대응하여 제2 노드 및 제3 노드의 전압을 제어하는 입력부;
    상기 제2 노드의 전압에 대응하여 상기 제1 노드의 전압을 제어하는 제1 신호 처리부;
    상기 제1 노드와 제3 노드 사이에 접속되고, 상기 제2 입력 단자 및 제3 입력 단자로 공급되는 신호에 대응하여 상기 제1 노드의 전압을 제어하는 제2 신호 처리부; 및
    상기 제1 입력 단자로 공급되는 신호에 대응하여 상기 제2 노드의 전압을 제어하는 제3 신호 처리부를 포함하고,
    상기 제3 신호 처리부는,
    상기 제1 전원과 상기 제2 노드 사이에 접속되는 제3 커패시터; 및
    상기 제1 전원과 상기 제3 입력 단자 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제3 트랜지스터를 포함하는, 발광 제어 구동부.
  18. 제17항에 있어서, 상기 제3 트랜지스터는,
    상기 제2 노드의 전압에 대응하여 상기 출력 단자로 상기 제1 전원의 전압이 공급될 때 턴-오프되어 상기 제2 입력 단자로부터 상기 제2 노드로 흐르는 전류의 경로를 차단하는, 발광 제어 구동부.
  19. 제17항에 있어서, 상기 제3 커패시터 양단의 전위차는,
    상기 제2 노드의 전압에 대응하여 상기 출력 단자로 상기 제1 전원의 전압이 공급되는 동안 일정하게 유지되는, 발광 제어 구동부.
KR1020190030721A 2019-03-18 2019-03-18 스테이지 및 이를 포함하는 발광 제어 구동부 KR20200111322A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020190030721A KR20200111322A (ko) 2019-03-18 2019-03-18 스테이지 및 이를 포함하는 발광 제어 구동부
CN202010186275.4A CN111710294A (zh) 2019-03-18 2020-03-17 级电路和具有该级电路的发射控制驱动器
US16/821,490 US11557252B2 (en) 2019-03-18 2020-03-17 Stage and emission control driver having the same
EP20163919.2A EP3712878A3 (en) 2019-03-18 2020-03-18 Stage and emission control driver having the same
US17/939,926 US11915653B2 (en) 2019-03-18 2022-09-07 Stage and emission control driver having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190030721A KR20200111322A (ko) 2019-03-18 2019-03-18 스테이지 및 이를 포함하는 발광 제어 구동부

Publications (1)

Publication Number Publication Date
KR20200111322A true KR20200111322A (ko) 2020-09-29

Family

ID=69845936

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190030721A KR20200111322A (ko) 2019-03-18 2019-03-18 스테이지 및 이를 포함하는 발광 제어 구동부

Country Status (4)

Country Link
US (2) US11557252B2 (ko)
EP (1) EP3712878A3 (ko)
KR (1) KR20200111322A (ko)
CN (1) CN111710294A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11514840B2 (en) 2019-11-05 2022-11-29 Samsung Display Co., Ltd. Light emission control driver and display device including the same

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013093565A (ja) * 2011-10-07 2013-05-16 Semiconductor Energy Lab Co Ltd 半導体装置
KR20210081507A (ko) * 2019-12-23 2021-07-02 삼성디스플레이 주식회사 발광 구동부 및 이를 포함하는 표시 장치
CN112365846B (zh) * 2020-11-12 2021-10-08 深圳市华星光电半导体显示技术有限公司 像素电路及显示装置
CN116762121A (zh) * 2021-11-01 2023-09-15 京东方科技集团股份有限公司 扫描电路和显示设备
CN115458818A (zh) * 2022-08-25 2022-12-09 圣邦微电子（北京）股份有限公司 适用于多种类型的电池包的电流采样电路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101975581B1 (ko) 2012-08-21 2019-09-11 삼성디스플레이 주식회사 발광 제어 구동부 및 그것을 포함하는 유기발광 표시장치
KR102081910B1 (ko) 2013-06-12 2020-02-27 삼성디스플레이 주식회사 커패시터, 커패시터를 포함하는 구동 회로, 및 구동 회로를 포함하는 표시 장치
KR102061256B1 (ko) 2013-08-29 2020-01-03 삼성디스플레이 주식회사 스테이지 회로 및 이를 이용한 유기전계발광 표시장치
KR102477486B1 (ko) * 2016-04-19 2022-12-14 삼성디스플레이 주식회사 발광 제어 구동 장치 및 이를 포함하는 표시 장치
KR102463953B1 (ko) * 2016-05-25 2022-11-08 삼성디스플레이 주식회사 발광 제어 구동부 및 이를 포함하는 표시 장치
KR102511947B1 (ko) 2016-06-17 2023-03-21 삼성디스플레이 주식회사 스테이지 및 이를 이용한 유기전계발광 표시장치
KR102519539B1 (ko) * 2017-05-15 2023-04-11 삼성디스플레이 주식회사 스테이지 및 이를 이용한 주사 구동부
US10643533B2 (en) 2018-01-19 2020-05-05 Kunshan Go-Visionox Opto-Electronics Co., Ltd. Emission control driving circuit, emission control driver and organic light emitting display device
CN108399887B (zh) * 2018-03-28 2019-09-27 上海天马有机发光显示技术有限公司 移位寄存器及其驱动方法、发射驱动电路和显示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11514840B2 (en) 2019-11-05 2022-11-29 Samsung Display Co., Ltd. Light emission control driver and display device including the same

Also Published As

Publication number Publication date
CN111710294A (zh) 2020-09-25
EP3712878A3 (en) 2020-10-07
EP3712878A2 (en) 2020-09-23
US20230005428A1 (en) 2023-01-05
US11915653B2 (en) 2024-02-27
US11557252B2 (en) 2023-01-17
US20200302870A1 (en) 2020-09-24

Similar Documents

Publication Publication Date Title
US10522089B2 (en) Display device
US11640788B2 (en) Stage and organic light emitting display device using the same
CN107564467B (zh) 像素、级电路以及有机发光显示装置
KR20200111322A (ko) 스테이지 및 이를 포함하는 발광 제어 구동부
US10700146B2 (en) Pixel and organic light-emitting display device having the same
US10475389B2 (en) Display device
KR102566278B1 (ko) 화소 회로
KR101944465B1 (ko) 발광 제어선 구동부 및 이를 이용한 유기전계발광 표시장치
US9454934B2 (en) Stage circuit and organic light emitting display device using the same
KR101988590B1 (ko) 발광제어선 구동부
US11250775B2 (en) Display device
CN110364125B (zh) 扫描驱动器
EP3651145B1 (en) Pixel circuit
WO2019047584A1 (zh) 像素补偿电路单元、像素电路和显示装置
TWI736862B (zh) 發光二極體顯示面板
KR20220142566A (ko) 게이트 구동부 및 이를 포함하는 표시 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application