KR102477486B1 - 발광 제어 구동 장치 및 이를 포함하는 표시 장치 - Google Patents

발광 제어 구동 장치 및 이를 포함하는 표시 장치 Download PDF

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Abstract

발광 제어 구동 장치는 복수의 발광 제어 신호들을 각각 출력하는 복수의 스테이지들을 포함한다. 스테이지들 각각은 이전 스테이지들 중 하나의 발광 제어 신호 또는 수직 개시 신호를 수신하고 제1 클럭 신호에 응답하여 제1 노드 및 제2 노드를 제어하는 입력부, 제2 노드의 신호 및 제2 클럭 신호에 응답하여 제1 노드의 신호를 안정화하는 안정화부, 제2 노드와 제3 노드 사이에 연결되고, 제2 노드의 신호를 부스팅하며, 부스팅된 제2 노드의 신호를 제어하는 전압 조정부, 및 제1 노드의 신호 및 제3 노드의 신호에 응답하여 발광 제어 신호를 제어하는 출력부를 포함한다.

Description

발광 제어 구동 장치 및 이를 포함하는 표시 장치{EMISSION CONTROL DRIVER AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 발광 제어 구동 장치 및 상기 발광 제어 구동 장치를 포함하는 표시 장치에 관한 것이다.
일반적으로, 유기 발광 표시 장치는 표시 패널 및 구동부를 포함한다. 표시 패널은 복수의 스캔 라인들, 복수의 데이터 라인들, 복수의 발광 제어 라인들, 및 복수의 화소들을 포함한다. 구동부는 복수의 스캔 라인들에 스캔 신호를 제공하는 스캔 구동부, 발광 제어 라인들에 발광 제어 신호를 제공하는 발광 제어 구동부, 및 데이터 라인들에 데이터 신호를 제공하는 데이터 구동부를 포함한다.
발광 제어 구동부는 발광 제어 신호들을 각각 출력하는 복수의 스테이지들을 포함한다. 스테이지들 각각은 복수의 트랜지스터들 및 커패시터를 포함한다. 대면적의 표시 장치를 구동하기 위해 발광 제어 구동부에 인가되는 구동 전원의 전압 레벨을 높이는 경우, 시간이 경과함에 따라 트랜지스터들의 문턱 전압이 변동되고 정상적인 발광 제어 신호가 출력되지 않을 수 있다.
본 발명의 일 목적은 발광 제어 신호를 안정적으로 출력할 수 있는 발광 제어 구동 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 발광 제어 구동 장치를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상기 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 발광 제어 구동 장치는 복수의 발광 제어 신호들을 각각 출력하는 복수의 스테이지들을 포함할 수 있다. 상기 스테이지들 각각은 이전 스테이지들 중 하나의 발광 제어 신호 또는 수직 개시 신호를 수신하고, 제1 클럭 신호에 응답하여 제1 노드 및 제2 노드를 제어하는 입력부, 상기 제2 노드의 신호 및 제2 클럭 신호에 응답하여 상기 제1 노드의 신호를 안정화하는 안정화부, 상기 제2 노드와 제3 노드 사이에 연결되고, 상기 제2 노드의 신호를 부스팅(boosting)하며, 부스팅된 상기 제2 노드의 신호를 제어하는 전압 조정부, 및 상기 제1 노드의 신호 및 상기 제3 노드의 신호에 응답하여 상기 발광 제어 신호를 제어하는 출력부를 포함할 수 있다.
일 실시예에 의하면, 상기 전압 조정부는 제1 전원에 연결된 게이트 전극, 상기 제2 노드에 연결된 제1 전극, 및 제4 노드에 연결된 제2 전극을 포함하는 완충 트랜지스터, 상기 제4 노드에 연결된 게이트 전극, 제3 클럭 신호를 수신하는 제1 전극, 및 제5 노드에 연결된 제2 전극을 포함하는 제1 전압 조정 트랜지스터, 상기 제4 노드에 연결된 제1 전극 및 상기 제5 노드에 연결된 제2 전극을 포함하는 전압 조정 커패시터, 및 상기 제2 클럭 신호를 수신하는 게이트 전극, 상기 제5 노드에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제2 전압 조정 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 제3 클럭 신호는 상기 제2 클럭 신호와 동일할 수 있다.
일 실시예에 의하면, 제1 논리 레벨에 상응하는 상기 제3 클럭 신호의 전압은 상기 제1 논리 레벨에 상응하는 제2 클럭 신호의 전압보다 작을 수 있다.
일 실시예에 의하면, 상기 제1 클럭 신호를 수신하는 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 완충 커패시터를 포함하는 부하 완충부를 더 포함할 수 있다.
일 실시예에 의하면, 상기 안정화부는 상기 제2 노드에 연결된 게이트 전극, 제2 전원에 연결된 제1 전극, 및 제6 노드에 연결된 제2 전극을 포함하는 제1 안정화 트랜지스터, 상기 제2 노드에 연결된 게이트 전극, 상기 제6 노드에 연결된 제1 전극, 및 제2 전극을 포함하는 제2 안정화 트랜지스터, 및 상기 제2 클럭 신호를 수신하는 게이트 전극, 상기 제2 안정화 트랜지스터의 상기 제2 전극에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제3 안정화 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 노드의 신호에 응답하여 상기 제6 노드의 신호를 제1 논리 레벨로 제어하는 제1 누설 전류 차단부를 더 포함할 수 있다.
일 실시예에 의하면, 상기 출력부는 상기 제1 노드의 신호에 응답하여 상기 발광 제어 신호를 제1 논리 레벨로 제어하는 제1 출력부, 및 상기 제3 노드의 신호에 응답하여 상기 발광 제어 신호를 제2 논리 레벨로 제어하는 제2 출력부를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 클럭 신호에 응답하여 상기 제2 노드의 신호를 상기 제1 논리 레벨로 유지시키는 제1 홀딩부, 및 상기 제1 노드의 신호에 응답하여 상기 제3 노드의 신호를 상기 제2 논리 레벨으로 유지시키는 제2 홀딩부를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제2 홀딩부는 상기 제1 노드에 연결된 게이트 전극, 제2 전원에 연결된 제1 전극, 및 제7 노드에 연결된 제2 전극을 포함하는 제1 홀딩 트랜지스터, 및 상기 제1 노드에 연결된 게이트 전극, 상기 제7 노드에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제2 홀딩 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 제3 노드의 신호에 응답하여 상기 제7 노드의 신호를 상기 제1 논리 레벨로 제어하는 제2 누설 전류 차단부를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제1 출력부는 상기 제1 노드에 연결된 게이트 전극, 제1 전원에 연결된 제1 전극, 및 상기 발광 제어 신호가 출력되는 출력 단자에 연결된 제2 전극을 포함하는 제1 출력 트랜지스터를 포함할 수 있다. 상기 제2 출력부는 상기 제3 노드에 연결된 게이트 전극, 제3 전원에 연결된 제1 전극, 및 상기 출력 단자에 연결된 제2 전극을 포함하는 제2 출력 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 제3 전원의 전압 레벨은 상기 제2 전원의 전압 레벨보다 클 수 있다.
일 실시예에 의하면, 상기 제1 출력 트랜지스터의 폭과 길이의 제1 비율는 상기 제2 출력 트랜지스터의 폭과 길이의 제2 비율보다 작을 수 있다.
일 실시예에 의하면, 상기 전압 조정부는 상기 제2 노드에 연결된 게이트 전극, 제3 클럭 신호를 수신하는 제1 전극, 및 제5 노드에 연결된 제2 전극을 포함하는 제1 전압 조정 트랜지스터, 상기 제2 노드에 연결된 제1 전극 및 상기 제5 노드에 연결된 제2 전극을 포함하는 전압 조정 커패시터, 및 상기 제2 클럭 신호를 수신하는 게이트 전극, 상기 제5 노드에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제2 전압 조정 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 제1 논리 레벨에 상응하는 상기 제3 클럭 신호의 전압은 상기 제1 논리 레벨에 상응하는 제2 클럭 신호의 전압보다 작을 수 있다.
일 실시예에 의하면, 상기 입력부는 상기 제1 클럭 신호에 응답하여 상기 이전 스테이지들 중 하나의 발광 제어 신호 또는 상기 수직 개시 신호를 상기 제1 노드에 인가하는 제1 입력부, 및 상기 제1 노드의 신호에 응답하여 상기 제1 클럭 신호를 상기 제2 노드에 인가하는 제2 입력부를 포함할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 발광 제어 구동 장치는 복수의 발광 제어 신호들 및 복수의 캐리 신호들을 각각 출력하는 복수의 스테이지들을 포함할 수 있다. 상기 스테이지들 각각은 이전 스테이지들 중 하나의 캐리 신호 또는 수직 개시 신호를 수신하고, 제1 클럭 신호에 응답하여 제1 노드 및 제2 노드를 제어하는 입력부, 상기 제2 노드의 신호 및 제2 클럭 신호에 응답하여 상기 제1 노드의 신호를 발광 제어 신호를 안정화하는 안정화부, 상기 제2 노드와 제3 노드 사이에 연결되고, 상기 제2 노드의 신호를 부스팅(boosting)하며, 부스팅된 상기 제2 노드의 신호를 제어하는 전압 조정부, 상기 제1 노드의 신호 및 상기 제3 노드의 신호에 응답하여 상기 발광 제어 신호를 제어하는 출력부, 및 상기 제1 노드의 신호 및 상기 제3 노드의 신호에 응답하여 캐리 신호를 제어하는 캐리 출력부를 포함할 수 있다.
일 실시예에 의하면, 상기 안정화부는 상기 제2 노드에 연결된 게이트 전극, 제2 전원에 연결된 제1 전극, 및 제6 노드에 연결된 제2 전극을 포함하는 제1 안정화 트랜지스터, 상기 제2 노드에 연결된 게이트 전극, 상기 제6 노드에 연결된 제1 전극, 및 제2 전극을 포함하는 제2 안정화 트랜지스터, 및 상기 제2 클럭 신호를 수신하는 게이트 전극, 상기 제2 안정화 트랜지스터의 상기 제2 전극에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제3 안정화 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 캐리 신호에 응답하여 상기 캐리 신호를 상기 제6 노드에 제공하는 제3 누설 전류 차단부를 더 포함할 수 있다.
일 실시예에 의하면, 상기 출력부는, 상기 제1 노드의 신호에 응답하여 상기 발광 제어 신호를 제1 논리 레벨로 제어하는 제1 출력부, 및 상기 제3 노드의 신호에 응답하여 상기 발광 제어 신호를 제2 논리 레벨로 제어하는 제2 출력부를 포함할 수 있다. 상기 제2 출력부는, 상기 제3 노드에 연결된 게이트 전극, 제2 전원에 연결된 제1 전극, 및 제8 노드에 연결된 제2 전극을 포함하는 제3 출력 트랜지스터, 및 상기 제3 노드에 연결된 게이트 전극, 상기 제8 노드에 연결된 제1 전극, 및 상기 발광 제어 신호가 출력되는 출력 단자에 연결된 제2 전극을 포함하는 제4 출력 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 캐리 출력부는 상기 제1 노드의 신호에 응답하여 캐리 신호를 상기 제1 논리 레벨로 제어하는 제1 캐리 출력부, 및 상기 제3 노드의 신호에 응답하여 상기 캐리 신호를 상기 제2 논리 레벨로 제어하는 제2 캐리 출력부를 포함할 수 있다.
일 실시예에 의하면, 상기 캐리 신호에 응답하여 상기 캐리 신호를 상기 제8 노드에 제공하는 제3 누설 전류 차단부를 더 포함할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 복수의 스캔 라인들, 복수의 발광 제어 라인들, 복수의 데이터 라인들, 및 복수의 화소들을 포함하는 표시 패널, 상기 데이터 라인들을 통해 상기 화소들에 데이터 신호들을 제공하는 데이터 구동부, 상기 스캔 라인들을 통해 상기 화소들에 스캔 신호들을 제공하는 스캔 구동부, 발광 제어 신호들을 각각 출력하는 복수의 스테이지들을 포함하고, 상기 발광 제어 라인을 통해 상기 화소들에 상기 발광 제어 신호들을 제공하는 발광 제어 구동부, 및 상기 데이터 구동부, 상기 스캔 구동부, 및 상기 발광 제어 구동부를 제어하는 제어부를 포함할 수 있다. 상기 발광 제어 구동부의 상기 스테이지들 각각은 이전 스테이지들 중 하나의 발광 제어 신호 또는 수직 개시 신호를 수신하고, 제1 클럭 신호에 응답하여 제1 노드 및 제2 노드를 제어하는 입력부, 상기 제2 노드의 신호 및 제2 클럭 신호에 응답하여 상기 제1 노드의 신호를 안정화하는 안정화부, 상기 제2 노드와 제3 노드 사이에 연결되고, 상기 제2 노드의 신호를 부스팅하며, 부스팅된 상기 제2 노드의 신호를 제어하는 전압 조정부, 및 상기 제1 노드의 신호 및 상기 제3 노드의 신호에 응답하여 상기 발광 제어 신호를 제어하는 출력부를 포함할 수 있다.
일 실시예에 의하면, 상기 전압 조정부는 상기 제2 노드에 연결된 게이트 전극, 제3 클럭 신호를 수신하는 제1 전극, 및 제5 노드에 연결된 제2 전극을 포함하는 제1 전압 조정 트랜지스터, 상기 제2 노드에 연결된 제1 전극 및 상기 제5 노드에 연결된 제2 전극을 포함하는 전압 조정 커패시터, 및 상기 제2 클럭 신호를 수신하는 게이트 전극, 상기 제5 노드에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제2 전압 조정 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 제1 논리 레벨에 상응하는 상기 제3 클럭 신호의 전압은 상기 제1 논리 레벨에 상응하는 제2 클럭 신호의 전압보다 작을 수 있다.
일 실시예에 의하면, 상기 제어부는 상기 발광 제어 구동부의 전원 단자에 흐르는 전류의 크기를 측정하고, 상기 전류의 크기에 기초하여 상기 제3 클럭 신호의 전압을 조정할 수 있다.
일 실시예에 의하면, 상기 발광 제어 구동부의 상기 스테이지들 각각은 상기 제1 클럭 신호를 수신하는 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 완충 커패시터를 포함하는 부하 완충부를 더 포함할 수 있다.
본 발명의 실시예들에 따른 발광 제어 구동 장치는 고전압이 인가되는 스테이지의 노드의 전압 레벨을 제어하는 전압 조정부를 구비함으로써, 부스팅된 노드의 전압 레벨을 조정하고, 트랜지스터의 부하를 감소시킬 수 있다. 또한, 발광 제어 구동 장치는 스테이지의 누설 전류가 발생하는 위치에 직렬로 연결된 2개의 트랜지스터를 배치하고, 2개의 트랜지스터 사이에 하이 레벨 전압을 인가함으로써 누설 전류를 차단 또는 완화시킬 수 있다. 따라서, 상기 발광 제어 구동 장치는 스테이지의 노드의 신호를 안정적으로 유지하고 트랜지스터들의 문턱 전압의 변화 또는 문턱 전압의 산포에 따라 발생하는 비정상적인 발광 제어 신호의 출력을 방지할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 신뢰성이 향상된 상기 발광 제어 구동 장치를 포함함으로써 대면적의 표시 장치를 안정적으로 구동할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 3은 도 1의 표시 장치에 포함된 발광 제어 구동부의 일 예를 나타내는 블록도이다.
도 4는 도 3의 발광 제어 구동부에 포함된 스테이지의 일 예를 나타내는 회로도이다.
도 5는 도 4의 스테이지의 동작을 설명하기 위한 타이밍도이다.
도 6은 도 3의 발광 제어 구동부에 포함된 스테이지의 다른 예를 나타내는 회로도이다.
도 7은 도 6의 스테이지의 동작을 설명하기 위한 타이밍도이다.
도 8은 도 1의 표시 장치에 포함된 발광 제어 구동부의 다른 예를 나타내는 블록도이다.
도 9는 도 8의 발광 제어 구동부에 포함된 스테이지의 일 예를 나타내는 회로도이다.
도 10은 도 1의 표시 장치에 포함된 발광 제어 구동부의 또 다른 예를 나타내는 블록도이다.
도 11은 도 10의 발광 제어 구동부에 포함된 스테이지의 일 예를 나타내는 회로도이다.
도 12a 및 12b는 도 11의 스테이지의 효과를 설명하기 위한 파형도들이다.
도 13은 도 1의 표시 장치에 포함된 발광 제어 구동부의 또 다른 예를 나타내는 블록도이다.
도 14는 도 13의 발광 제어 구동부에 포함된 스테이지의 일 예를 나타내는 회로도이다.
도 15a 및 15b는 도 14의 스테이지의 효과를 설명하기 위한 파형도들이다.
도 16은 도 13의 발광 제어 구동부에 포함된 스테이지의 다른 예를 나타내는 회로도이다.
도 17은 도 1의 표시 장치에 포함된 발광 제어 구동부의 또 다른 예를 나타내는 블록도이다.
도 18은 도 17의 발광 제어 구동부에 포함된 스테이지의 일 예를 나타내는 회로도이다.
도 19a 및 19b는 도 18의 스테이지의 효과를 설명하기 위한 파형도들이다.
도 20은 도 17의 발광 제어 구동부에 포함된 스테이지의 다른 예를 나타내는 회로도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(1000)는 표시 패널(100), 스캔 구동부(200), 발광 제어 구동부(300), 데이터 구동부(400), 및 제어부(500)를 포함할 수 있다.
표시 패널(100)은 영상을 표시할 수 있다. 표시 패널(100)은 복수의 스캔 라인들(SL1 내지 SLn), 복수의 데이터 라인들(DL1 내지 DLm), 복수의 발광 제어 라인들(EM1 내지 EMn), 및 복수의 화소(PX)들을 포함할 수 있다. 예를 들어, 표시 패널(100)은 스캔 라인들(SL1 내지 SLn) 및 데이터 라인들(DL1 내지 DLm)의 교차부마다 위치되는 n*m 개의 화소(PX)들을 포함할 수 있다.
스캔 구동부(200)는 제1 제어 신호(CNT1)에 기초하여 스캔 라인들(SL1 내지 SLn)을 통해 스캔 신호들을 화소(PX)들에 제공할 수 있다.
발광 제어 구동부(300)는 제2 제어 신호(CNT2)에 기초하여 발광 제어 라인들(EM1 내지 EMn)을 통해 발광 제어 신호들을 화소(PX)들에 제공할 수 있다. 발광 제어 구동부(300)는 발광 제어 신호들을 각각 출력하는 복수의 스테이지들을 포함할 수 있다.
발광 제어 구동부(300)의 스테이지들 각각은 제1 입력부, 제2 입력부, 제1 출력부, 안정화부, 전압 조정부, 및 제2 출력부를 포함할 수 있다. 발광 제어 구동부(300)의 스테이지는 전압 조정부에서 부스팅된 노드의 전압 레벨을 제어함으로써 트랜지스터의 부하를 감소시킬 수 있다. 일 실시예에서, 발광 제어 구동부(300)의 스테이지는 부스팅된 노드의 전압 레벨을 감소시키는 부하 완충부를 포함할 수 있다. 또한, 발광 제어 구동부(300)의 스테이지에는 누설 전류를 완화하거나 차단하기 위해 누설 전류가 발생하는 위치에 직렬로 연결된 2개의 트랜지스터들이 배치되고, 2개의 트랜지스터 사이에 하이 레벨 전압이 인가될 수 있다.
따라서, 발광 제어 구동부(300)는 트랜지스터들의 부하를 감소시킴으로써 트랜지스터들의 문턱 전압이 변화되는 것을 방지하고, 발광 제어 신호를 안정적으로 출력할 수 있다. 발광 제어 구동부(300)의 스테이지의 구조에 대해서는 도 4, 6, 9, 11, 14, 16, 18, 20을 참조하여 자세히 설명하기로 한다.
데이터 구동부(400)는 제3 제어 신호(CTL3) 및 출력 영상 데이터(R', G', B')를 수신할 수 있다. 데이터 구동부(400)는 제3 제어 신호(CTL3)에 기초하여 출력 영상 데이터(R', G', B')을 아날로그 형태의 데이터 신호로 변환하고, 데이터 신호를 데이터 라인들(DL1 내지 DLm)을 통해 화소(PX)들에 제공할 수 있다.
제어부(500)는 스캔 구동부(200), 발광 제어 구동부(300), 및 데이터 구동부(400)를 제어할 수 있다. 제어부(500)는 외부(예를 들어, 시스템 보드)로부터 입력 영상 데이터(R, G, B) 및 제어 신호(CNT)를 수신할 수 있다. 제어부(500)는 스캔 구동부(200), 발광 제어 구동부(300), 및 데이터 구동부(400)를 각각 제어하기 위해 제1 내지 제3 제어 신호들(CTL1 내지 CTL3)을 생성할 수 있다. 예를 들어, 스캔 구동부(200)를 제어하기 위한 제1 제어 신호(CTL1) 및 제2 제어 신호(CTL2) 각각은 수직 개시 신호, 스캔 클럭 신호, 등을 포함할 수 있다. 데이터 구동부(400)를 제어하기 위한 제3 제어 신호(CTL3)는 수평 개시 신호, 로드 신호, 등을 포함할 수 있다. 제어부(500)는 입력 영상 신호(R, G, B)에 기초하여 표시 패널(100)의 동작 조건에 맞는 디지털 형태의 출력 데이터 신호(R', G', B')를 생성하여 데이터 구동부(400)에 제공할 수 있다.
일 실시예에서, 제어부(500)는 발광 제어 구동부(300)의 전원 단자에 흐르는 전류의 크기를 측정하고, 전류의 크기에 기초하여 발광 제어 구동부(300)에 제공되는 발광 제어 클럭 신호의 전압 레벨을 조정할 수 있다. 예를 들어, 제어부(500)는 발광 제어 구동부(300)의 전원 단자에 흐르는 전류의 크기와 발광 제어 클럭 신호의 전압의 관계를 저장하는 룩-업 테이블을 이용하여 발광 제어 클럭 신호의 전압을 결정할 수 있다. 제어부(500)는 내장된 전원 관리 회로(Power Management IC; PMIC)를 이용하여 발광 제어 클럭 신호의 전압을 조정하고, 발광 제어 클럭 신호를 발광 제어 구동부(300)로 제공할 수 있다.
도 2는 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 2를 참조하면, 화소(PXij)는 유기 발광 다이오드(OLED), 구동 트랜지스터(T1), 커패시터(CST), 스위칭 트랜지스터(T2), 및 발광 제어 트랜지스터(T3)를 포함할 수 있다.
구동 트랜지스터(T1)는 스위칭 트랜지스터(T2)의 제2 전극에 연결된 게이트 전극, 발광 제어 트랜지스터(T3)의 제2 전극에 연결된 제1 전극, 및 유기 발광 다이오드(OLED)의 제1 전극에 연결된 제2 전극을 포함할 수 있다.
스위칭 트랜지스터(T2)는 스캔 라인(SLi)에 연결된 게이트 전극, 데이터 라인(DLj)에 연결된 제1 전극, 및 구동 트랜지스터(T1)의 게이트 전극에 연결된 제2 전극을 포함할 수 있다. 스위칭 트랜지스터(T2)는 스캔 신호에 응답하여 데이터 신호를 구동 트랜지스터(T1)의 게이트 전극에 제공할 수 있다.
커패시터(CST)는 구동 트랜지스터(T1)의 게이트 전극에 연결된 제1 전극 및 구동 트랜지스터(T1)의 제2 전극에 연결된 제2 전극을 포함할 수 있다. 커패시터(CST)는 구동 트랜지스터(T1)의 게이트 전극에 인가되는 데이터 신호를 충전하고 스위칭 트랜지스터(T2)가 턴-오프된 후 전압을 유지시킬 수 있다.
발광 제어 트랜지스터(T3)는 발광 제어 라인(EMi)에 연결된 게이트 전극, 제1 발광 전원(ELVDD)에 연결된 제1 전극, 및 구동 트랜지스터(T1)의 제1 전극에 연결된 제2 전극을 포함할 수 있다. 발광 제어 트랜지스터(T3)는 발광 제어 신호에 응답하여 구동 트랜지스터(T1)에 흐르는 구동 전류를 제어할 수 있다.
유기 발광 다이오드(OLED)는 발광 제어 트랜지스터(T3)의 제2 전극에 연결된 제1 전극 및 제2 발광 전원(ELVSS)에 연결된 제2 전극을 포함할 수 있다. 유기 발광 다이오드(OLED)는 구동 전류의 크기에 상응하는 빛을 발광할 수 있다.
비록, 도 2에서는 화소(PXij)가 3개의 트랜지스터들 및 1개의 커패시터를 포함하는 것으로 도시하였으나, 화소는 다양한 구조로 구현될 수 있다. 예를 들어, 화소는 초기화 제어 신호에 응답하여, 구동 트랜지스터의 게이트 전극 및/또는 제2 전극을 초기화하는 트랜지스터들을 더 포함할 수 있다.
도 3은 도 1의 표시 장치에 포함된 발광 제어 구동부의 일 예를 나타내는 블록도이다.
도 3을 참조하면, 발광 제어 구동부(300A)는 복수의 스테이지들(STG1 내지 STGn)을 포함할 수 있다. 스테이지들(STG1 내지 STGn) 각각은 발광 제어 신호를 출력할 수 있다. 스테이지들(STG1 내지 STGn) 각각은 입력 단자(IN), 제1 클럭 단자(CT1), 제2 클럭 단자(CT2), 제1 전원 단자(VT1), 제2 전원 단자(VT2), 및 출력 단자(OUT)를 포함할 수 있다.
스테이지들(STG1 내지 STGn)의 제1 클럭 단자(CT1) 및 제2 클럭 단자(CT2)에는 서로 다른 타이밍을 갖는 제1 발광 제어 클럭 신호(GCK1) 및 제2 발광 제어 클럭 신호(GCK2)가 인가될 수 있다. 예를 들어, 제2 발광 제어 클럭 신호(GCK2)는 제1 발광 제어 클럭 신호(GCK1)의 반전 신호일 수 있다. 이웃한 스테이지에서 제1 발광 제어 클럭 신호(GCK1) 및 제2 발광 제어 클럭 신호(GCK2)는 서로 반대로 인가될 수 있다. 예를 들어, 홀수 번째 스테이지(예를 들어, STG1)의 제1 클럭 단자(CT1)에는 제1 클럭 신호로서 제1 발광 제어 클럭 신호(GCK1)가 인가되고, 제2 클럭 단자(CT2)에는 제2 클럭 신호로서 제2 발광 제어 클럭 신호(GCK2)가 인가될 수 있다. 반대로, 짝수 번째 스테이지(예를 들어, STG2)의 제1 클럭 단자(CT1)에는 제1 클럭 신호로서 제2 발광 제어 클럭 신호(GCK2)가 인가되고, 제2 클럭 단자(CT2)에는 제2 클럭 신호로서 제1 발광 제어 클럭 신호(GCK1)가 인가될 수 있다.
스테이지들(STG1 내지 STGn)의 입력 단자(IN)에는 수직 개시 신호(STV) 또는 이전 스테이지의 발광 제어 신호가 인가될 수 있다. 즉, 제1 스테이지(STG1)의 입력 단자(IN)에는 수직 개시 신호(STV)가 인가되고, 나머지 스테이지(STG2 내지 STGn)의 입력 단자(IN)에는 이전 스테이지의 발광 제어 신호가 인가될 수 있다. 스테이지들(STG1 내지 STGn)의 출력 단자(OUT)는 발광 제어 라인에 발광 제어 신호를 출력할 수 있다.
스테이지들(STG1 내지 STGn)의 제1 전원 단자(VT1)에는 제1 논리 레벨에 상응하는 제1 전원(VGH)이 제공될 수 있다. 예를 들어, 제1 전원(VGH)의 전압은 하이 레벨 전압일 수 있다. 스테이지들(STG1 내지 STGn)의 제2 전원 단자(VT2)에는 제2 논리 레벨에 상응하는 제2 전원(VGL)이 제공될 수 있다. 예를 들어, 제2 전원(VGL)의 전압은 로우 레벨 전압일 수 있다.
도 4는 도 3의 발광 제어 구동부에 포함된 스테이지의 일 예를 나타내는 회로도이다.
도 4를 참조하면, 발광 제어 구동부의 스테이지(STGA)는 제1 입력부(310), 제2 입력부(315), 제1 출력부(320), 제2 출력부(325), 안정화부(330), 전압 조정부(340), 제1 홀딩부(350), 및 제2 홀딩부(355)를 포함할 수 있다.
제1 입력부(310)는 제1 클럭 신호(CLK1)에 응답하여 이전 스테이지들 중 하나의 발광 제어 신호(EM(i-1)) 또는 수직 개시 신호(STV)를 제1 노드(N1)에 인가할 수 있다. 일 실시예에서, 제1 입력부(310)는 제1 클럭 단자에 연결된 게이트 전극, 입력 단자에 연결된 제1 전극, 및 제1 노드(N1)에 연결된 제2 전극을 포함하는 제1 입력 트랜지스터(M1)을 포함할 수 있다. 여기서, 제1 클럭 신호(CLK1)는 홀수 번째 스테이지에서 제1 발광 제어 클럭 신호이고, 짝수 번째 스테이지에서 제2 발광 제어 클럭 신호일 수 있다.
제2 입력부(315)는 제1 노드(N1)의 신호에 응답하여 제1 클럭 신호(CLK1)를 제2 노드(N2)에 인가할 수 있다. 일 실시예에서, 제2 입력부(315)는 제2 노드(N2)에 흐르는 누설 전류를 완화시키고, 트랜지스터의 부하를 줄이기 위해 직렬로 연결된 제2 입력 트랜지스터(M4-1) 및 제3 입력 트랜지스터(M4-2)를 포함할 수 있다. 제2 입력 트랜지스터(M4-1)는 제1 노드(N1)에 연결된 게이트 전극, 제1 클럭 단자에 연결된 제1 전극, 및 제3 입력 트랜지스터(M4-2)의 제1 전극에 연결된 제2 전극을 포함할 수 있다. 제3 입력 트랜지스터(M4-2)는 제1 노드(N1)에 연결된 게이트 전극, 제2 입력 트랜지스터(M4-1)의 제2 전극에 연결된 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다. 제2 입력부(315)는 제2 노드(N2)의 신호가 하이 레벨 전압을 갖는 경우, 제2 노드(N2)으로부터 제1 클럭 단자로 흐르는 누설 전류를 완화시킬 수 있다.
제1 출력부(320)는 제1 노드(N1)의 신호에 응답하여 발광 제어 신호(EM(i))를 제1 논리 레벨로 제어할 수 있다. 일 실시예에서, 제1 출력부(320)는 제1 출력 트랜지스터(M10)를 포함할 수 있다. 제1 출력 트랜지스터(M10)는 제1 노드(N1)에 연결된 게이트 전극, 제1 전원(VGH)에 연결된 제1 전극, 및 발광 제어 신호(EM(i))가 출력되는 출력 단자에 연결된 제2 전극을 포함할 수 있다.
제2 출력부(325)는 제3 노드(N3)의 신호에 응답하여 발광 제어 신호(EM(i))를 제2 논리 레벨로 제어할 수 있다. 일 실시예에서, 제2 출력부(325)는 제2 출력 트랜지스터(M9)를 포함할 수 있다. 제2 출력 트랜지스터(M9)는 제3 노드(N3)에 연결된 게이트 전극, 제2 전원(VGL)에 연결된 제1 전극, 및 출력 단자에 연결된 제2 전극을 포함할 수 있다.
안정화부(330)는 제2 노드(N2)의 신호 및 제2 클럭 신호(CLK2)에 응답하여 제1 노드(N1)의 신호를 제2 논리 레벨로 안정화할 수 있다. 이에 따라, 발광 제어 신호(EM(i))가 안정화될 수 있다. 여기서, 제2 클럭 신호(CLK2)는 홀수 번째 스테이지에서 제2 발광 제어 클럭 신호이고, 짝수 번째 스테이지에서 제1 발광 제어 클럭 신호일 수 있다. 안정화부(330)는 직렬로 연결된 제1 안정화 트랜지스터(M2) 및 제3 안정화 트랜지스터(M3)를 포함할 수 있다. 제1 안정화 트랜지스터(M2)는 제2 노드(N2)에 연결된 게이트 전극, 제2 전원(VGL)에 연결된 제1 전극, 및 제3 안정화 트랜지스터(M3)의 제1 전극에 연결된 제2 전극을 포함할 수 있다. 제3 안정화 트랜지스터(M3)는 제2 클럭 신호(CLK2)를 수신하는 게이트 전극, 제2 안정화 트랜지스터(M2)의 제2 전극에 연결된 제1 전극, 및 제1 노드(N1)에 연결된 제2 전극을 포함할 수 있다.
전압 조정부(340)는 제2 노드(N2)와 제3 노드(N3) 사이에 연결되고, 제2 노드(N2)의 신호를 부스팅하며, 부스팅된 제2 노드(N2)의 신호를 제어할 수 있다. 일 실시예에서, 전압 조정부(340)는 완충 트랜지스터(M11), 제1 전압 조정 트랜지스터(M7), 제2 전압 조정 트랜지스터(M6), 및 전압 조정 커패시터(C2)를 포함할 수 있다. 완충 트랜지스터(M11)는 제1 전원(VGH)에 연결된 게이트 전극, 제2 노드(N2)에 연결된 제1 전극, 및 제4 노드(N4)에 연결된 제2 전극을 포함할 수 있다. 완충 트랜지스터(M11)는 전압 조정 커패시터(C2)의 커플링(coupling) 효과에 의해 부스팅된 전압 레벨을 갖는 제4 노드(N4)와 제2 노드(N2) 사이에 위치하여 제2 노드(N2)의 전압 레벨을 완충할 수 있다. 제1 전압 조정 트랜지스터(M7)는 제4 노드(N4)에 연결된 게이트 전극, 제2 클럭 신호(CLK2)를 수신하는 제1 전극, 및 제5 노드(N5)에 연결된 제2 전극을 포함할 수 있다. 전압 조정 커패시터(C2)는 제4 노드(N4)에 연결된 제1 전극 및 제5 노드(N5)에 연결된 제2 전극을 포함할 수 있다. 제2 전압 조정 트랜지스터(M6)는 제2 클럭 신호(CLK2)를 수신하는 게이트 전극, 제5 노드(N5)에 연결된 제1 전극, 및 제3 노드(N3)에 연결된 제2 전극을 포함할 수 있다.
제1 홀딩부(350)는 제1 클럭 신호(CLK1)에 응답하여 제2 노드(N2)의 신호를 제1 논리 레벨로 유지시킬 수 있다. 제1 홀딩부(350)는 제1 클럭 신호(CLK1)를 수신하는 게이트 전극, 제1 전원(VGH)에 연결된 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함하는 제3 홀딩 트랜지스터(M5)를 포함할 수 있다.
제2 홀딩부(355)는 제1 노드(N1)의 신호에 응답하여 제3 노드(N3)의 신호를 제2 논리 레벨으로 유지시킬 수 있다. 제2 홀딩부(355)는 제1 노드(N1)에 연결된 게이트 전극, 제2 전원(VGL)에 연결된 제1 전극, 및 제3 노드(N3)에 연결된 제2 전극을 포함하는 제4 홀딩 트랜지스터(M8)를 포함할 수 있다.
또한, 스테이지(STGA)는 제1 출력 트랜지스터(M10)의 게이트 전극의 전압을 유지하기 위한 제1 커패시터(360) 및 제2 출력 트랜지스터(M9)의 게이트 전극의 전압을 유지하기 위한 제2 커패시터(365)를 포함할 수 있다.
도 5는 도 4의 스테이지의 동작을 설명하기 위한 타이밍도이다.
도 4 및 도 5를 참조하면, 전압 조정부(340)에 포함된 완충 트랜지스터(M11)는 제2 노드(N2)와 제4 노드(N4) 사이에 위치함으로써 제2 노드(N2)의 전압 레벨을 낮추고, 제2 노드(N2)에 연결된 제1 안정화 트랜지스터(M2) 제3 홀딩 트랜지스터(M5), 제2 입력 트랜지스터(M4-1), 및 제3 입력 트랜지스터(M4-2)의 부하를 감소시킬 수 있다.
제1 구간(P1)에서, 이전 스테이지의 발광 제어 신호(EM(i-1))는 하이 레벨을 가질 수 있다. 제1 입력부(310)는 제1 클럭 신호(CLK1)에 응답하여 하이 레벨의 발광 제어 신호(EM(i-1))를 제1 노드(N1)에 인가하므로, 제1 노드(N1)의 신호는 하이 레벨을 가질 수 있다. 또한, 제1 출력부(320)에 의해 발광 제어 신호(EM(i))는 하이 레벨로 유지될 수 있다.
제2 구간(P2)에서, 이전 스테이지의 발광 제어 신호(EM(i-1))는 하이 레벨에서 로우 레벨로 천이될 수 있다. 제1 입력부(310)는 제1 클럭 신호(CLK1)에 응답하여 로우 레벨의 발광 제어 신호(EM(i-1))를 제1 노드(N1)에 인가하므로, 제1 노드(N1)의 신호는 로우 레벨을 가질 수 있다. 제2 노드(N2) 및 제4 노드(N4)의 신호는 제1 홀딩부(350)에 의해 하이 레벨로 설정될 수 있다. 제1 전압 조정 트랜지스터(M7)는 로우 레벨을 갖는 제2 클럭 신호(CLK2)를 제5 노드(N5)에 제공하므로, 제5 노드(N5)의 신호는 로우 레벨을 가질 수 있다. 로우 레벨을 갖는 제2 클럭 신호(CLK2)에 의해 제2 전압 조정 트랜지스터(M6)는 턴-오프되므로, 제3 노드(N3)의 신호는 로우 레벨을 가질 수 있다. 이에 따라, 제2 출력 트랜지스터(M9)는 턴-오프되므로 발광 제어 신호(EM(i))는 하이 레벨로 유지될 수 있다.
제3 구간(P3)에서, 제2 클럭 신호(CLK2)는 하이 레벨에서 로우 레벨로 천이한 후 로우 레벨에서 하이 레벨로 다시 천이한다. 따라서, 제4 노드(N4)의 신호는 전압 조정 커패시터(C2)의 커플링(coupling)에 의해 제2 클럭 신호(CLK2)의 전압 변화량만큼 부트 스트랩(Boot Strap)될 수 있다. 이 때, 제4 노드(N4)의 신호는 부스팅된 하이 레벨을 갖지만, 완충 트랜지스터(M11)의 게이트 전극에는 하이 레벨 전압이 인가되고, 완충 트랜지스터(M11)의 제2 전극에는 부스팅된 하이 레벨 전압이 인가되므로 제2 노드(N2)의 신호의 전압 레벨은 더 이상 상승하지 않을 수 있다. 이후, 제2 클럭 신호(CLK2)가 하이 레벨에서 로우 레벨로 천이될 때, 제1 전압 조정 트랜지스터(M7)는 제2 클럭 신호(CLK2)를 제5 노드(N5)에 인가하므로, 제4 노드(N4)의 부스팅된 전압이 감소될 수 있다. 제2 전압 조정 트랜지스터(M6)는 제2 클럭 신호(CLK2)에 응답하여 제5 노드(N5)의 신호를 제3 노드(N3)에 인가하므로, 제3 노드(N3)의 신호는 하이 레벨을 가질 수 있다. 이에 따라, 제2 출력 트랜지스터(M9)는 제2 전원(VGL)을 출력 단자에 공급하므로, 제3 구간(P3)동안 발광 제어 신호(EM(i))는 로우 레벨로 유지될 수 있다.
제4 구간(P4)에서, 제1 노드(N1)의 신호는 하이 레벨, 제3 노드(N3)의 신호는 로우 레벨로 유지되므로, 발광 제어 신호(EM(i))는 하이 레벨로 유지될 수 있다.
도 6은 도 3의 발광 제어 구동부에 포함된 스테이지의 다른 예를 나타내는 회로도이다.
도 6을 참조하면, 발광 제어 구동부의 스테이지(STGB)는 제1 입력부(310), 제2 입력부(315), 제1 출력부(320), 제2 출력부(325), 안정화부(330), 전압 조정부(341), 제1 홀딩부(350), 제2 홀딩부(355), 및 부하 완충부(370)를 포함할 수 있다. 다만, 본 실시예에 따른 스테이지(STGB)는 부하 완충부(370)가 추가된 것을 제외하면, 도 4의 스테이지와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
전압 조정부(341)는 제2 노드(N2)와 제3 노드(N3) 사이에 연결되고, 제2 노드(N2)의 신호를 부스팅하며, 부스팅된 제2 노드(N2)의 신호를 제어할 수 있다. 일 실시예에서, 전압 조정부(341)는 제1 전압 조정 트랜지스터(M7-1), 제2 전압 조정 트랜지스터(M6), 및 전압 조정 커패시터(C2-1)를 포함할 수 있다. 제1 전압 조정 트랜지스터(M7-1)는 제2 노드(N2)에 연결된 게이트 전극, 제2 클럭 신호(CLK2)를 수신하는 제1 전극, 및 제5 노드(N5)에 연결된 제2 전극을 포함할 수 있다. 전압 조정 커패시터(C2-1)는 제2 노드(N2)에 연결된 제1 전극 및 제5 노드(N5)에 연결된 제2 전극을 포함할 수 있다.
부하 완충부(370)은 제2 노드(N2)의 부하를 완충할 수 있다. 부하 완충부(370)는 제1 클럭 신호(CLK1)를 수신하는 제1 전극 및 제2 노드(N2)에 연결된 제2 전극을 포함하는 완충 커패시터(C4)를 포함할 수 있다. 제2 노드(N2)의 신호의 부스팅된 전압 레벨은 전압 조정 커패시터(C2-1)의 커패시턴스에 대한 완충 커패시터(C4)의 커패시턴스의 비율에 따라 결정될 수 있다.
도 7은 도 6의 스테이지의 동작을 설명하기 위한 타이밍도이다.
도 6 및 도 7을 참조하면, 부하 완충부(370)는 완충 커패시터(C4)를 이용하여 제2 노드(N2)의 신호의 전압 레벨을 낮추고, 제2 노드(N2)에 연결된 제1 안정화 트랜지스터(M2) 제3 홀딩 트랜지스터(M5), 제2 입력 트랜지스터(M4-1), 및 제3 입력 트랜지스터(M4-2)의 부하를 감소시킬 수 있다. 다만, 본 실시예에 따른 스테이지의 타이밍도는 전압 조정부에 완충 트랜지스터가 제외됨에 따라 전압 조정 커패시터에 의해 부스팅된 전압이 제2 노드에 인가되는 것을 제외하면, 도 5의 스테이지의 타이밍도와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
스테이지에 입력되는 제1 및 제2 클럭 신호들(CLK1 및 CLK2)의 하이 레벨 전압과 제1 전원(VGH)의 전압을 38V로 설정하고, 제1 및 제2 클럭 신호들(CLK1 및 CLK2)의 로우 레벨 전압과 제2 전원(VGL)의 전압을 -2V로 설정하였다. 이 때, 전압 조정 커패시터(C2-1)의 커패시턴스에 대한 완충 커패시터(C4)의 커패시턴스의 비율에 증가함에 따라 제2 노드(N2)에 인가되는 부스팅된 전압은 제1 부스팅 전압(2H)에서 제2 부스팅 전압(2H')로 감소할 수 있다. 구체적으로, 완충 커패시터(C4)가 존재하지 않는 경우, 제2 노드(N2)에 인가되는 제1 부스팅된 전압(2H)은 72V로 측정되었다. 완충 커패시터(C4)의 커패시턴스와 전압 조정 커패시터(C2-1)의 커패시턴스가 동일한 경우, 제2 노드(N2)에 인가되는 제2 부스팅된 전압(2H')은 50.1V로 측정되었다. 또한, 완충 커패시터(C4)의 커패시턴스가 전압 조정 커패시터(C2-1)의 커패시턴스의 2배인 경우, 제2 노드(N2)에 인가되는 제2 부스팅된 전압(2H')은 42.1V로 측정되었다. [표 1]은 전압 조정 커패시터(C2-1)의 커패시턴스에 대한 완충 커패시터(C4)의 커패시턴스의 비율에 따른 제2 노드(N2)에 인가되는 부스팅된 전압의 관계를 나타낸다.
[표 1]
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이에 따라, 완충 커패시터(C4)는 제2 노드(N2)의 부스팅된 전압을 고려하여 적정한 크기를 갖도록 형성될 수 있다. 예를 들어, 제2 노드(N2)에 인가되는 부스팅된 전압은 발광 제어 신호(EM(i))의 리플(ripple)이 발생하지 않도록 제1 노드(N1)가 로우 레벨을 갖는 구간에서 안정화부가 정상적으로 동작하는 범위에서 결정될 수 있다. 또한, 제2 노드(N2)에 인가되는 부스팅된 전압은 제2 노드(N2)와 연결된 트랜지스터들에 큰 부하를 주지 않는 범위에서 결정될 수 있다.
도 8은 도 1의 표시 장치에 포함된 발광 제어 구동부의 다른 예를 나타내는 블록도이다.
도 8을 참조하면, 발광 제어 구동부(300C)는 복수의 스테이지들(STG1 내지 STGn)을 포함할 수 있다. 스테이지들(STG1 내지 STGn) 각각은 발광 제어 신호를 출력할 수 있다. 스테이지들(STG1 내지 STGn) 각각은 입력 단자(IN), 제1 클럭 단자(CT1), 제2 클럭 단자(CT2), 제3 클럭 단자(CT3), 제1 전원 단자(VT1), 제2 전원 단자(VT2), 및 출력 단자(OUT)를 포함할 수 있다. 다만, 본 실시예에 따른 발광 제어 구동부(300C)의 스테이지는 제3 클럭 단자(CT3)가 추가된 것을 제외하면, 도 3의 발광 제어 구동부와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
스테이지들(STG1 내지 STGn)의 제1 클럭 단자(CT1) 및 제2 클럭 단자(CT2)에는 서로 다른 타이밍을 갖는 제1 발광 제어 클럭 신호(GCK1) 및 제2 발광 제어 클럭 신호(GCK2)가 인가될 수 있다. 예를 들어, 제2 발광 제어 클럭 신호(GCK2)는 제1 발광 제어 클럭 신호(GCK1)의 반전 신호일 수 있다. 이웃한 스테이지에서 제1 발광 제어 클럭 신호(GCK1) 및 제2 발광 제어 클럭 신호(GCK2)는 서로 반대로 인가될 수 있다. 예를 들어, 홀수 번째 스테이지(예를 들어, STG1)의 제1 클럭 단자(CT1)에는 제1 클럭 신호로서 제1 발광 제어 클럭 신호(GCK1)가 인가되고, 제2 클럭 단자(CT2)에는 제2 클럭 신호로서 제2 발광 제어 클럭 신호(GCK2)가 인가될 수 있다. 반대로, 짝수 번째 스테이지(예를 들어, STG2)의 제1 클럭 단자(CT1)에는 제1 클럭 신호로서 제2 발광 제어 클럭 신호(GCK2)가 인가되고, 제2 클럭 단자(CT2)에는 제2 클럭 신호로서 제1 발광 제어 클럭 신호(GCK1)가 인가될 수 있다.
스테이지들(STG1 내지 STGn)의 제3 클럭 단자(CT3)에는 서로 다른 타이밍을 갖는 제3 발광 제어 클럭 신호(GCK3) 및 제4 발광 제어 클럭 신호(GCK4) 중 하나가 인가될 수 있다. 여기서, 제3 발광 제어 클럭 신호(GCK3)는 제1 발광 제어 클럭 신호(GCK1)의 파형과 동일한 파형을 가질 수 있다. 제3 발광 제어 클럭 신호(GCK3)의 하이 레벨 전압은 제1 발광 제어 클럭 신호(GCK1)의 하이 레벨 전압보다 작을 수 있다. 제4 발광 제어 클럭 신호(GCK4)는 제2 발광 제어 클럭 신호(GCK2)의 파형과 동일한 파형을 가질 수 있다. 제4 발광 제어 클럭 신호(GCK4)의 하이 레벨 전압은 제2 발광 제어 클럭 신호(GCK2)의 하이 레벨 전압보다 작을 수 있다. 예를 들어, 홀수 번째 스테이지(예를 들어, STG1)의 제3 클럭 단자(CT3)에는 제3 클럭 신호로서 제4 발광 제어 클럭 신호(GCK4)가 인가될 수 있다. 반대로, 짝수 번째 스테이지(예를 들어, STG2)의 제3 클럭 단자(CT3)에는 제3 클럭 신호로서 제3 발광 제어 클럭 신호(GCK3)가 인가될 수 있다.
도 9는 도 8의 발광 제어 구동부에 포함된 스테이지의 일 예를 나타내는 회로도이다.
도 9를 참조하면, 발광 제어 구동부의 스테이지(STGC)는 제1 입력부(310), 제2 입력부(315), 제1 출력부(320), 제2 출력부(325), 안정화부(330), 전압 조정부(342), 제1 홀딩부(350), 및 제2 홀딩부(355)를 포함할 수 있다. 다만, 본 실시예에 따른 스테이지(STGC)는 전압 조정부(342)의 제1 전압 조정 트랜지스터(M7-2)가 제3 클럭 단자에 연결된 것을 제외하면, 도 4의 스테이지와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
전압 조정부(342)는 제2 노드(N2)와 제3 노드(N3) 사이에 연결되고, 제2 노드(N2)의 신호를 부스팅하며, 부스팅된 제2 노드(N2)의 신호를 제어할 수 있다. 일 실시예에서, 전압 조정부(342)는 제1 전압 조정 트랜지스터(M7-2), 제2 전압 조정 트랜지스터(M6), 및 전압 조정 커패시터(C2-2)를 포함할 수 있다. 제1 전압 조정 트랜지스터(M7-2)는 제2 노드(N2)에 연결된 게이트 전극, 제3 클럭 신호(CLK3)를 수신하는 제1 전극, 및 제5 노드(N5)에 연결된 제2 전극을 포함할 수 있다. 전압 조정 커패시터(C2-1)는 제2 노드(N2)에 연결된 제1 전극 및 제5 노드(N5)에 연결된 제2 전극을 포함할 수 있다. 제3 클럭 신호(CLK3)는 제2 클럭 신호(CLK2)의 파형과 동일한 파형을 가질 수 있다. 제3 클럭 신호(CLK3)의 하이 레벨 전압은 제2 클럭 신호(CLK2)의 하이 레벨 전압보다 작을 수 있다.
제2 노드(N2)의 신호는 전압 조정 커패시터(C2-2)의 커플링에 의해 제3 클럭 신호(CLK3)의 전압 변화량만큼 부트 스트랩될 수 있다. 따라서, 제3 클럭 신호(CLK3)의 전압 레벨을 조정함으로써, 제2 노드(N2)의 부스팅된 전압 레벨을 조정할 수 있다.
일 실시예에서, 스테이지들의 제2 전원 단자에 흐르는 전류의 크기를 측정하고 전류의 크기에 기초하여 제3 클럭 신호(CLK3)의 전압 레벨이 조정될 수 있다. 스테이지에 포함된 트랜지스터들은 시간이 경과함에 따라 특성(예를 들어, 문턱 전압)이 변화되고, 전원 단자에 흐르는 전류의 크기가 변동될 수 있다. 따라서, 측정된 전류의 크기에 기초하여 제3 클럭 신호(CLK3)의 전압 레벨이 조정함으로써, 스테이지의 신뢰성을 향상시킬 수 있다. 예를 들어, 측정된 전류의 크기가 상대적으로 큰 경우, 트랜지스터의 문턱 전압이 음의 방향으로 이동한 것으로 판단될 수 있으므로, 제3 클럭 신호(CLK3)의 전압 레벨을 상대적으로 낮은 값으로 조정할 수 있다. 반면에, 측정된 전류의 크기가 상대적으로 작은 경우, 트랜지스터의 문턱 전압이 양의 방향으로 이동한 것으로 판단될 수 있으므로, 제3 클럭 신호(CLK3)의 전압 레벨을 상대적으로 높은 값으로 조정할 수 있다.
비록, 도 9에서는 전압 조정부가 제1 전압 조정 트랜지스터, 제2 전압 조정 트랜지스터, 및 전압 조정 커패시터를 포함하는 것으로 도시하였으나, 전압 조정부는 완충 트랜지스터를 더 포함할 수 있다.
도 10은 도 1의 표시 장치에 포함된 발광 제어 구동부의 또 다른 예를 나타내는 블록도이다.
도 10을 참조하면, 발광 제어 구동부(300D)는 복수의 스테이지들(STG1 내지 STGn)을 포함할 수 있다. 스테이지들(STG1 내지 STGn) 각각은 발광 제어 신호를 출력할 수 있다. 스테이지들(STG1 내지 STGn) 각각은 입력 단자(IN), 제1 클럭 단자(CT1), 제2 클럭 단자(CT2), 제1 전원 단자(VT1), 제2 전원 단자(VT2), 제3 전원 단자(VT3), 및 출력 단자(OUT)를 포함할 수 있다. 다만, 본 실시예에 따른 발광 제어 구동부(300D)는 제3 전원 단자(VT3)가 추가된 것을 제외하면, 도 3의 발광 제어 구동부와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
스테이지들(STG1 내지 STGn)의 제1 전원 단자(VT1)에는 제1 논리 레벨에 상응하는 제1 전원(VGH)이 제공될 수 있다. 예를 들어, 제1 전원(VGH)의 전압은 하이 레벨 전압일 수 있다. 스테이지들(STG1 내지 STGn)의 제2 전원 단자(VT2) 및 제3 전원 단자(VT3)에는 제2 논리 레벨에 상응하는 제2 전원(VGL1) 및 제3 전원(VGL2)이 제공될 수 있다. 예를 들어, 제2 전원(VGL1)의 전압은 제1 로우 레벨 전압일 수 있다. 제3 전원(VGL2)의 전압은 제1 로우 레벨 전압보다 높은 제2 로우 레벨 전압일 수 있다.
도 11은 도 10의 발광 제어 구동부에 포함된 스테이지의 일 예를 나타내는 회로도이다.
도 11을 참조하면, 발광 제어 구동부의 스테이지(STGD)는 제1 입력부(310), 제2 입력부(315), 제1 출력부(320), 제2 출력부(326), 안정화부(331), 전압 조정부(340), 제1 홀딩부(350), 제2 홀딩부(356), 제1 누설 전류 차단부(381), 및 제2 누설 전류 차단부(382)를 포함할 수 있다. 다만, 본 실시예에 따른 제1 입력부(310), 제2 입력부(315), 전압 조정부(340), 및 제1 홀딩부(350)는 각각 도 4의 제1 입력부, 제2 입력부, 전압 조정부, 및 제1 홀딩부와 실질적으로 동일하므로, 중복되는 설명은 생략하기로 한다.
제1 출력부(320)는 제1 노드(N1)의 신호에 응답하여 발광 제어 신호(EM(i))를 제1 논리 레벨로 제어할 수 있다. 일 실시예에서, 제1 출력부(320)는 제1 출력 트랜지스터(M10)를 포함할 수 있다. 제1 출력 트랜지스터(M10)는 제1 노드(N1)에 연결된 게이트 전극, 제1 전원(VGH)에 연결된 제1 전극, 및 발광 제어 신호(EM(i))가 출력되는 출력 단자에 연결된 제2 전극을 포함할 수 있다.
제2 출력부(326)는 제3 노드(N3)의 신호에 응답하여 발광 제어 신호(EM(i))를 제2 논리 레벨로 제어할 수 있다. 일 실시예에서, 제2 출력부(326)는 제2 출력 트랜지스터(M9)를 포함할 수 있다. 제2 출력 트랜지스터(M9)는 제3 노드(N3)에 연결된 게이트 전극, 제3 전원(VGL2)에 연결된 제1 전극, 및 출력 단자에 연결된 제2 전극을 포함할 수 있다.
스테이지(STGD)는 제2 논리 레벨에 상응하는 전압으로서 제2 전원(VGL1) 및 제3 전원(VGL2)을 수신함으로써, 누설 전류를 방지할 수 있다. 일 실시예에서, 제3 전원(VGL2)의 전압 레벨은 제2 전원(VGL1)의 전압 레벨보다 클 수 있다. 즉, 안정화부(331) 및 제2 홀딩부(356)는 제1 노드(N1) 및 제3 노드(N3)을 제2 전원(VGL1)의 제1 로우 레벨 전압으로 설정할 수 있다. 반면에, 제2 출력부(326)는 제3 전원(VGL2)의 제2 로우 레벨 전압으로 발광 제어 신호(EM(i))를 설정할 수 있다. 이에 따라, 제1 출력 트랜지스터(M10)의 게이트 전극에 제1 로우 레벨 전압이 인가될 때 제1 출력 트랜지스터(M10)의 제2 전극에 제1 로우 레벨 전압보다 큰 제2 로우 레벨 전압이 인가되므로, 제1 출력 트랜지스터(M10)의 제1 전극에서 제2 전극으로 흐르는 누설 전류가 완화될 수 있다. 또한, 제2 출력 트랜지스터(M9)의 게이트 전극에 제1 로우 레벨 전압이 인가될 때 제2 출력 트랜지스터(M9)의 제1 전극에 제1 로우 레벨 전압보다 큰 제2 로우 레벨 전압이 인가되므로, 제2 출력 트랜지스터(M9)의 제2 전극에서 제1 전극으로 흐르는 누설 전류가 완화될 수 있다.
일 실시예에서, 제1 출력 트랜지스터(M10)의 폭과 길이의 제1 비율는 제2 출력 트랜지스터(M9)의 폭과 길이의 제2 비율보다 작을 수 있다. 즉, 안정화부(331) 및 제2 홀딩부(356)에는 제2 전원(VGL1)이 공급되고 제2 출력부(326)에는 제3 전원(VGL2)이 공급됨으로써 제1 출력 트랜지스터(M10)에 흐르는 누설 전류가 방지 또는 완화되므로, 제1 출력 트랜지스터(M10)의 크기를 감소시킬 수 있다. 예를 들어, 제1 출력 트랜지스터(M10)의 폭과 길이의 제1 비율는 제2 출력 트랜지스터(M9)의 폭과 길이의 제2 비율의 30% 이하일 수 있다. 예를 들어, 제1 출력 트랜지스터(M10)의 폭은 약 120마이크로미터, 제2 출력 트랜지스터(M9)의 폭은 약 450마이크로미터일 수 있다.
안정화부(331)는 제2 노드(N2)의 신호 및 제2 클럭 신호(CLK2)에 응답하여 발광 제어 신호(EM(i))를 안정화할 수 있다. 일 실시예에서, 안정화부(331)는 제1 안정화 트랜지스터(M2-1), 제2 안정화 트랜지스터(M2-2), 및 제3 안정화 트랜지스터(M3)를 포함할 수 있다. 제1 안정화 트랜지스터(M2-1)는 제2 노드(N2)에 연결된 게이트 전극, 제2 전원(VGL1)에 연결된 제1 전극, 및 제6 노드(N6)에 연결된 제2 전극을 포함할 수 있다. 제2 안정화 트랜지스터(M2-2)는 제2 노드(N2)에 연결된 게이트 전극, 제6 노드(N6)에 연결된 제1 전극, 및 제2 전극을 포함할 수 있다. 제3 안정화 트랜지스터(M3)는 제2 클럭 신호(CLK2)를 수신하는 게이트 전극, 제2 안정화 트랜지스터(M2-2)의 제2 전극에 연결된 제1 전극, 및 제1 노드(N1)에 연결된 제2 전극을 포함할 수 있다.
제1 누설 전류 차단부(381)는 제1 노드(N1)의 신호에 응답하여 제6 노드(N6)의 신호를 제1 논리 레벨로 제어할 수 있다. 일 실시예에서, 제1 누설 전류 차단부(381)는 제1 노드(N1)에 연결된 게이트 전극, 제1 전원(VGH)에 연결된 제1 전극, 및 제6 노드(N6)에 연결된 제2 전극을 포함하는 제1 차단 트랜지스터(M13)를 포함할 수 있다.
즉, 안정화부(331)는 직렬로 연결된 복수의 트랜지스터들로 구성함으로써, 제1 노드(N1)의 신호가 하이 레벨 전압을 갖는 경우, 제1 노드(N1)으로부터 제2 전원(VGL1)로 흐르는 누설 전류를 완화시킬 수 있다. 또한, 제1 누설 전류 차단부(381)는 제1 노드(N1)의 신호가 하이 레벨 전압을 갖는 경우, 안정화부(331)의 제6 노드(N6)의 전압을 하이 레벨 전압으로 설정함으로써 제1 노드(N1)으로부터 제2 전원(VGL1)로 흐르는 누설 전류를 차단할 수 있다.
제2 홀딩부(356)는 제1 노드(N1)의 신호에 응답하여 제3 노드(N3)의 신호를 제2 논리 레벨으로 유지시킬 수 있다. 일 실시예에서, 제2 홀딩부(356)는 제1 홀딩 트랜지스터(M8-1) 및 제2 홀딩 트랜지스터(M8-2)를 포함할 수 있다. 제1 홀딩 트랜지스터(M8-1)는 제1 노드(N1)에 연결된 게이트 전극, 제2 전원(VGL1)에 연결된 제1 전극, 및 제7 노드(N7)에 연결된 제2 전극을 포함할 수 있다. 제2 홀딩 트랜지스터(M8-2)는 제1 노드(N1)에 연결된 게이트 전극, 제7 노드(N7)에 연결된 제1 전극, 및 제3 노드(N3)에 연결된 제2 전극을 포함할 수 있다.
제2 누설 전류 차단부(382)는 제3 노드(N3)의 신호에 응답하여 제7 노드(N7)의 신호를 제1 논리 레벨로 제어할 수 있다. 일 실시예에서, 제2 누설 전류 차단부(382)는 제3 노드(N3)에 연결된 게이트 전극, 제1 전원(VGH)에 연결된 제1 전극, 및 제7 노드(N7)에 연결된 제2 전극을 포함하는 제2 차단 트랜지스터(M12)를 포함할 수 있다.
즉, 제2 홀딩부(356)는 직렬로 연결된 2개의 트랜지스터들로 구성함으로써, 제3 노드(N3)의 신호가 하이 레벨 전압을 갖는 경우, 제3 노드(N3)으로부터 제2 전원(VGL1)로 흐르는 누설 전류를 완화시킬 수 있다. 또한, 제2 누설 전류 차단부(382)는 제3 노드(N3)의 신호가 하이 레벨 전압을 갖는 경우, 홀딩부(356)의 제7 노드(N7)의 전압을 하이 레벨 전압으로 설정함으로써 제3 노드(N3)으로부터 제2 전원(VGL1)로 흐르는 누설 전류를 차단할 수 있다.
비록, 도 11에서는 누설 전류 차단부들이 안정화부 또는 홀딩부에 하이 레벨 전압을 인가하는 것으로 도시하였으나, 제1 노드 내지 제3 노드의 전압을 낮추는 누설 전류가 발생하는 위치에 직렬로 연결된 2개의 트랜지스터를 배치하고 누설 전류 차단부 2개의 트랜지스터 사이에 하이 레벨 전압을 인가할 수 있다.
도 12a 및 12b는 도 11의 스테이지의 효과를 설명하기 위한 파형도들이다.
도 12a 및 12b를 참조하면, 스테이지는 누설 전류가 발생하는 위치(예를 들어, 안정화부 및 제2 홀딩부)에 직렬로 연결된 2개의 트랜지스터들을 배치하고, 누설 전류 차단부가 2개의 트랜지스터들 사이에 위치하는 노드에 하이 레벨 전압을 인가함으로써 누설 전류를 차단 또는 완화시킬 수 있다.
도 12a에 도시된 바와 같이, 스테이지가 누설 전류 차단부를 포함하지 않는 경우, 트랜지스터들의 문턱 전압이 0V이하에서 발광 제어 신호에 리플이 발생하거나 정상적으로 출력되지 않는 현상이 발생하였다. 즉, 트랜지스터들의 산포 또는 부하에 의해 트랜지스터들의 문턱 전압이 음의 방향으로 이동하는 경우, 발광 제어 신호에 리플이 발생하거나 발광 제어 신호가 출력되지 않을 수 있다. 이에 따라, 표시 영상에 얼룩이 발생하거나 영상이 표시되지 않는 현상이 발생할 수 있다.
반면에, 도 12b에 도시된 바와 같이, 스테이지가 안정화부 및 제2 홀딩부에 직렬로 연결된 2개의 트랜지스터를 배치하고, 누설 전류 차단부가 2개의 트랜지스터 사이에 하이 레벨 전압을 인가하는 경우, 트랜지스터들의 문턱 전압이 -3V이하에서 발광 제어 신호에 리플이 발생하였다. 즉, [표 2]와 같이, 트랜지스터들의 문턱 전압이 -2V 이상인 경우, 발광 제어 신호가 안정적으로 출력되었다.
[표 2]
Figure 112016037609152-pat00002
여기서, REF는 누설 전류 차단부를 포함하지 않는 스테이지, STGD는 도 11의 스테이지를 나타낸다.
도 13은 도 1의 표시 장치에 포함된 발광 제어 구동부의 또 다른 예를 나타내는 블록도이다.
도 13을 참조하면, 발광 제어 구동부(300E)는 복수의 스테이지들(STG1 내지 STGn)을 포함할 수 있다. 스테이지들(STG1 내지 STGn) 각각은 발광 제어 신호를 출력할 수 있다. 스테이지들(STG1 내지 STGn) 각각은 입력 단자(IN), 제1 클럭 단자(CT1), 제2 클럭 단자(CT2), 제1 전원 단자(VT1), 제2 전원 단자(VT2), 출력 단자(OUT), 및 캐리 단자(CARRY)를 포함할 수 있다. 다만, 본 실시예에 따른 발광 제어 구동부(300E)의 스테이지는 캐리 단자(CARRY)가 추가된 것을 제외하면, 도 3의 발광 제어 구동부와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
스테이지들(STG1 내지 STGn)의 입력 단자(IN)에는 수직 개시 신호(STV) 또는 이전 스테이지의 캐리 신호가 인가될 수 있다. 즉, 제1 스테이지(STG1)의 입력 단자(IN)에는 수직 개시 신호(STV)가 인가되고, 나머지 스테이지(STG2 내지 STGn)의 입력 단자(IN)에는 이전 스테이지의 캐리 신호가 인가될 수 있다.
스테이지들(STG1 내지 STGn)의 출력 단자(OUT)는 발광 제어 라인에 발광 제어 신호를 출력할 수 있다. 스테이지들(STG1 내지 STGn)의 캐리 단자(CARRY)는 다음 스테이지에 캐리 신호를 출력할 수 있다.
도 14는 도 13의 발광 제어 구동부에 포함된 스테이지의 일 예를 나타내는 회로도이다.
도 14를 참조하면, 발광 제어 구동부의 스테이지(STGE)는 제1 입력부(310), 제2 입력부(315), 제1 출력부(320), 제2 출력부(325), 안정화부(331), 전압 조정부(340), 제1 홀딩부(350), 제2 홀딩부(356), 제1 캐리 출력부(390), 제2 캐리 출력부(395), 및 제3 누설 전류 차단부(383)를 포함할 수 있다. 다만, 본 실시예에 따른 제1 입력부(310), 제2 입력부(315), 제1 출력부(320), 제2 출력부(325), 전압 조정부(340), 및 제1 홀딩부(350)는 각각 도 4의 제1 입력부, 제2 입력부, 제1 출력부, 제2 출력부, 전압 조정부, 및 제1 홀딩부와 실질적으로 동일하므로, 중복되는 설명은 생략하기로 한다.
제1 캐리 출력부(390)는 제1 노드(N1)의 신호에 응답하여 캐리 신호(CR(i))를 제1 논리 레벨로 제어할 수 있다. 일 실시예에서, 제1 캐리 출력부(390)는 제1 노드(N1)에 연결된 게이트 전극, 제1 전원(VGH)에 연결된 제1 전극, 및 캐리 신호(CR(i))가 출력되는 캐리 단자에 연결된 제1 캐리 트랜지스터(M14)를 포함할 수 있다.
제2 캐리 출력부(395)는 제3 노드(N3)의 신호에 응답하여 캐리 신호(CR(i))를 제2 논리 레벨로 제어할 수 있다. 일 실시예에서, 제2 캐리 출력부(395)는 제3 노드(N3)에 연결된 게이트 전극, 제2 전원(VGL)에 연결된 제1 전극, 및 캐리 단자에 연결된 제2 캐리 트랜지스터(M15)를 포함할 수 있다.
스테이지(STGE)는 발광 제어 신호(EM(i))와 캐리 신호(CR(i))를 각각 출력할 수 있다. 스테이지(STGE)는 발광 제어 신호(EM(i)) 대신 캐리 신호(CR(i))를 다음 스테이지의 입력 신호 또는 현재 스테이지의 피드백 신호로 사용함으로써 발광 제어 신호의 상승 시간(rising time)과 하강 시간(falling time)을 감소시키고 발광 제어 신호(EM(i))를 안정적으로 출력할 수 있다. 여기서, 캐리 신호(CR(i))는 다음 스테이지의 입력 신호 또는 현재 스테이지의 피드백 신호로 사용되므로, 제1 및 제2 캐리 트랜지스터들(M 14 및 M15)의 크기는 제1 및 제 2 출력 트랜지스터들(M10 및 M9)의 크기보다 작을 수 있다. 예를 들어, 제1 및 제 2 캐리 출력 트랜지스터들(M14 및 M15)의 폭은 약 90 마이크로미터일 수 있다.
안정화부(331)는 제2 노드(N2)의 신호 및 제2 클럭 신호(CLK2)에 응답하여 발광 제어 신호(EM(i))를 안정화할 수 있다. 일 실시예에서, 안정화부(331)는 제1 안정화 트랜지스터(M2-1), 제2 안정화 트랜지스터(M2-2), 및 제3 안정화 트랜지스터(M3)를 포함할 수 있다. 제1 안정화 트랜지스터(M2-1)는 제2 노드(N2)에 연결된 게이트 전극, 제2 전원(VGL)에 연결된 제1 전극, 및 제6 노드(N6)에 연결된 제2 전극을 포함할 수 있다. 제2 안정화 트랜지스터(M2-2)는 제2 노드(N2)에 연결된 게이트 전극, 제6 노드(N6)에 연결된 제1 전극, 및 제2 전극을 포함할 수 있다. 제3 안정화 트랜지스터(M3)는 제2 클럭 신호(CLK2)를 수신하는 게이트 전극, 제2 안정화 트랜지스터(M2-2)의 제2 전극에 연결된 제1 전극, 및 제1 노드(N1)에 연결된 제2 전극을 포함할 수 있다.
제3 누설 전류 차단부(383)는 캐리 신호(CR(i))에 응답하여 캐리 신호(CR(i))를 제6 노드(N6)에 제공할 수 있다. 일 실시예에서, 제3 누설 전류 차단부(383)는 캐리 단자에 연결된 게이트 전극, 캐리 단자에 연결된 제1 전극, 및 제6 노드(N6)에 연결된 제2 전극을 포함하는 제3 차단 트랜지스터(M16)를 포함할 수 있다.
즉, 안정화부(331)는 직렬로 연결된 복수의 트랜지스터들로 구성함으로써, 제1 노드(N1)의 신호가 하이 레벨 전압을 갖는 경우, 제1 노드(N1)으로부터 제2 전원(VGL)로 흐르는 누설 전류를 완화시킬 수 있다. 추가적으로, 제3 누설 전류 차단부(383)는 캐리 신호가 하이 레벨 전압을 갖는 경우, 안정화부(331)의 제6 노드(N6)의 전압을 하이 레벨 전압으로 설정함으로써 제1 노드(N1)으로부터 제2 전원(VGL)로 흐르는 누설 전류를 차단할 수 있다.
제2 홀딩부(356)는 제1 노드(N1)의 신호에 응답하여 제3 노드(N3)의 신호를 제2 논리 레벨으로 유지시킬 수 있다. 일 실시예에서, 제2 홀딩부(356)는 제1 홀딩 트랜지스터(M8-1) 및 제2 홀딩 트랜지스터(M8-2)를 포함할 수 있다. 제1 홀딩 트랜지스터(M8-1)는 제1 노드(N1)에 연결된 게이트 전극, 제2 전원(VGL)에 연결된 제1 전극, 및 제2 전극을 포함할 수 있다. 제2 홀딩 트랜지스터(M8-2)는 제1 노드(N1)에 연결된 게이트 전극, 제1 홀딩 트랜지스터(M8-1)의 제2 전극에 연결된 제1 전극, 및 제3 노드(N3)에 연결된 제2 전극을 포함할 수 있다. 제2 홀딩부(356)는 직렬로 연결된 2개의 트랜지스터들로 구성함으로써, 제3 노드(N3)의 신호가 하이 레벨 전압을 갖는 경우, 제3 노드(N3)으로부터 제2 전원(VGL)로 흐르는 누설 전류를 완화시킬 수 있다.
도 15a 및 15b는 도 14의 스테이지의 효과를 설명하기 위한 파형도들이다.
도 15a 및 15b를 참조하면, 스테이지는 누설 전류가 발생하는 안정화부에 직렬로 연결된 2개의 트랜지스터들을 배치하고, 누설 전류 차단부가 2개의 트랜지스터들 사이에 위치하는 노드에 하이 레벨 전압을 인가함으로써 누설 전류를 차단 또는 완화시킬 수 있다.
도 15a에 도시된 바와 같이, 스테이지가 제3 누설 전류 차단부를 포함하지 않는 경우, 트랜지스터들의 문턱 전압이 0V이하에서 발광 제어 신호에 리플이 발생하거나 정상적으로 출력되지 않는 현상이 발생하였다. 즉, 트랜지스터들의 산포 또는 부하에 의해 트랜지스터들의 문턱 전압이 음의 방향으로 이동하는 경우, 발광 제어 신호에 리플이 발생하거나 발광 제어 신호가 출력되지 않을 수 있다. 이에 따라, 표시 영상에 얼룩이 발생하거나 영상이 표시되지 않는 현상이 발생할 수 있다.
반면에, 도 15b에 도시된 바와 같이, 스테이지가 안정화부에 직렬로 연결된 2개의 트랜지스터들을 배치하고, 제3 누설 전류 차단부가 안정화부의 2개의 트랜지스터들 사이에 위치하는 제6 노드에 하이 레벨 전압을 인가하는 경우, 트랜지스터들의 문턱 전압이 -4V 이상 범위에서 발광 제어 신호가 정상적으로 출력되었다.
도 16은 도 13의 발광 제어 구동부에 포함된 스테이지의 다른 예를 나타내는 회로도이다.
도 16을 참조하면, 발광 제어 구동부의 스테이지(STGF)는 제1 입력부(310), 제2 입력부(315), 제1 출력부(320), 제2 출력부(327), 안정화부(331), 전압 조정부(340), 제1 홀딩부(350), 제2 홀딩부(356), 제1 캐리 출력부(390), 제2 캐리 출력부(395), 및 제3 누설 전류 차단부(384)를 포함할 수 있다. 다만, 본 실시예에 따른 스테이지(STGF)는 제2 출력부(327)의 구조를 제외하면, 도 14의 스테이지와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
제2 출력부(327)는 제3 노드(N3)의 신호에 응답하여 발광 제어 신호(EM(i))를 제2 논리 레벨로 제어할 수 있다. 일 실시예에서, 제2 출력부(327)는 제3 출력 트랜지스터(M9-1) 및 제4 출력 트랜지스터(M9-2)를 포함할 수 있다. 제3 출력 트랜지스터(M9-1)는 제3 노드(N3)에 연결된 게이트 전극, 제2 전원(VGL)에 연결된 제1 전극, 및 제8 노드(N8)에 연결된 제2 전극을 포함할 수 있다. 제4 출력 트랜지스터(M9-2)는 제3 노드(N3)에 연결된 게이트 전극, 제8 노드(N8)에 연결된 제1 전극, 및 발광 제어 신호(EM(i))가 출력되는 출력 단자에 연결된 제2 전극을 포함할 수 있다.
제3 누설 전류 차단부(384)는 캐리 신호(CR(i))에 응답하여 캐리 신호(CR(i))를 제8 노드(N8)에 제공할 수 있다. 일 실시예에서, 제3 누설 전류 차단부(383)는 캐리 단자에 연결된 게이트 전극, 캐리 단자에 연결된 제1 전극, 및 제8 노드(N8)에 연결된 제2 전극을 포함하는 제3 차단 트랜지스터(M16)를 포함할 수 있다.
즉, 제3 누설 전류 차단부(383)는 제3 노드(N3)의 신호가 로우 레벨 전압 갖고, 발광 제어 신호가 하이 레벨 전압을 갖는 경우, 제2 출력부(327)의 제8 노드(N8)의 전압을 하이 레벨 전압으로 설정함으로써 출력 단자로부터 제2 전원(VGL)로 흐르는 누설 전류를 차단할 수 있다.
도 17은 도 1의 표시 장치에 포함된 발광 제어 구동부의 또 다른 예를 나타내는 블록도이다.
도 17을 참조하면, 발광 제어 구동부(300G)는 복수의 스테이지들(STG1 내지 STGn)을 포함할 수 있다. 스테이지들(STG1 내지 STGn) 각각은 발광 제어 신호를 출력할 수 있다. 스테이지들(STG1 내지 STGn) 각각은 입력 단자(IN), 제1 클럭 단자(CT1), 제2 클럭 단자(CT2), 제1 전원 단자(VT1), 제2 전원 단자(VT2), 제3 전원 단자(VT3), 출력 단자(OUT), 및 캐리 단자(CARRY)를 포함할 수 있다. 다만, 본 실시예에 따른 발광 제어 구동부(300G)의 스테이지는 제3 전원 단자(VT3)가 추가된 것을 제외하면, 도 13의 발광 제어 구동부와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
스테이지들(STG1 내지 STGn)의 제1 전원 단자(VT1)에는 제1 논리 레벨에 상응하는 제1 전원(VGH)이 제공될 수 있다. 예를 들어, 제1 전원(VGH)의 전압은 하이 레벨 전압일 수 있다. 스테이지들(STG1 내지 STGn)의 제2 전원 단자(VT2) 및 제3 전원 단자(VT3)에는 제2 논리 레벨에 상응하는 제2 전원(VGL1) 및 제3 전원(VGL2)이 제공될 수 있다. 예를 들어, 제2 전원(VGL1)의 전압은 제1 로우 레벨 전압일 수 있다. 제3 전원(VGL2)의 전압은 제1 로우 레벨 전압보다 높은 제2 로우 레벨 전압일 수 있다.
도 18은 도 17의 발광 제어 구동부에 포함된 스테이지의 일 예를 나타내는 회로도이다.
도 18을 참조하면, 발광 제어 구동부의 스테이지(STGG)는 제1 입력부(310), 제2 입력부(315), 제1 출력부(320), 제2 출력부(326), 안정화부(331), 전압 조정부(340), 제1 홀딩부(350), 제2 홀딩부(356), 제1 캐리 출력부(390), 제2 캐리 출력부(395), 및 제3 누설 전류 차단부(383)를 포함할 수 있다. 다만, 본 실시예에 따른 스테이지(STGG)는 제2 출력부(326)가 제3 전원(VGL2)에 연결된 것을 제외하면, 도 14의 스테이지와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
스테이지(STGG)는 제2 논리 레벨에 상응하는 전압으로서 제2 전원(VGL1) 및 제3 전원(VGL2)을 수신함으로써, 누설 전류를 방지할 수 있다. 일 실시예에서, 제3 전원(VGL2)의 전압 레벨은 제2 전원(VGL1)의 전압 레벨보다 클 수 있다. 즉, 안정화부(331) 및 제2 홀딩부(356)는 제1 노드(N1) 및 제3 노드(N3)을 제2 전원(VGL1)의 제1 로우 레벨 전압으로 설정할 수 있다. 반면에, 제2 출력부(326)는 제3 전원(VGL2)의 제2 로우 레벨 전압으로 발광 제어 신호(EM(i))를 설정할 수 있다. 이에 따라, 제1 출력 트랜지스터(M10)의 게이트 전극에 제1 로우 레벨 전압이 인가될 때 제1 출력 트랜지스터(M10)의 제2 전극에 제1 로우 레벨 전압보다 큰 제2 로우 레벨 전압이 인가되므로, 출력 트랜지스터(M10)의 제1 전극에서 제2 전극으로 흐르는 누설 전류가 완화될 수 있다. 또한, 제2 출력 트랜지스터(M9)의 게이트 전극에 제1 로우 레벨 전압이 인가될 때 제2 출력 트랜지스터(M9)의 제1 전극에 제1 로우 레벨 전압보다 큰 제2 로우 레벨 전압이 인가되므로, 출력 트랜지스터(M9)의 제2 전극에서 제1 전극으로 흐르는 누설 전류가 완화될 수 있다.
일 실시예에서, 제1 출력 트랜지스터(M10)의 폭과 길이의 제1 비율는 제2 출력 트랜지스터(M9)의 폭과 길이의 제2 비율보다 작을 수 있다. 다만, 제1 출력 트랜지스터(M10) 및 제2 출력 트랜지스터(M9)의 크기에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
도 19a 및 19b는 도 18의 스테이지의 효과를 설명하기 위한 파형도들이다.
도 19a 및 19b를 참조하면, 스테이지는 누설 전류가 발생하는 안정화부에 직렬로 연결된 2개의 트랜지스터들을 배치하고, 누설 전류 차단부가 2개의 트랜지스터들 사이에 위치하는 노드에 하이 레벨 전압을 갖는 캐리 신호를 인가함으로써 누설 전류를 차단 또는 완화시킬 수 있다.
도 19a에 도시된 바와 같이, 스테이지가 제3 누설 전류 차단부를 포함하지 않는 경우, 트랜지스터들의 문턱 전압이 -1V이하에서 발광 제어 신호에 리플이 발생하거나 정상적으로 출력되지 않는 현상이 발생하였다.
반면에, 도 15b에 도시된 바와 같이, 스테이지가 안정화부에 직렬로 연결된 2개의 트랜지스터를 배치하고, 제3 누설 전류 차단부가 안정화부의 2개의 트랜지스터 사이에 하이 레벨 전압을 인가하는 경우, 트랜지스터들의 문턱 전압이 -3V 이하에서 발광 제어 신호에 리플이 발생하였다. 즉, [표 3]과 같이, 트랜지스터들의 문턱 전압이 -2V 이상인 경우, 발광 제어 신호가 안정적으로 출력되었다.
[표 3]
Figure 112016037609152-pat00003
여기서, REF는 누설 전류 차단부를 포함하지 않는 스테이지, STGG는 도 11의 스테이지를 나타낸다.
도 20은 도 17의 발광 제어 구동부에 포함된 스테이지의 다른 예를 나타내는 회로도이다.
도 20을 참조하면, 발광 제어 구동부의 스테이지(STGH)는 제1 입력부(310), 제2 입력부(315), 제1 출력부(320), 제2 출력부(326), 안정화부(331), 전압 조정부(340), 제1 홀딩부(350), 제2 홀딩부(356), 제1 캐리 출력부(390), 제2 캐리 출력부(395), 제2 누설 전류 차단부(382), 및 제3 누설 전류 차단부(383)를 포함할 수 있다. 다만, 본 실시예에 따른 스테이지(STGH)는 제2 누설 전류 차단부(382)가 추가된 것을 제외하면, 도 18의 스테이지와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
제2 누설 전류 차단부(382)는 제3 노드(N3)의 신호에 응답하여 제7 노드(N7)의 신호를 제1 논리 레벨로 제어할 수 있다. 일 실시예에서, 제2 누설 전류 차단부(382)는 제3 노드(N3)에 연결된 게이트 전극, 제1 전원(VGH)에 연결된 제1 전극, 및 제7 노드(N7)에 연결된 제2 전극을 포함하는 제2 차단 트랜지스터(M12)를 포함할 수 있다. 제2 누설 전류 차단부(382)는 제3 노드(N3)의 신호가 하이 레벨 전압을 갖는 경우, 홀딩부(356)의 제7 노드(N7)의 전압을 하이 레벨 전압으로 설정함으로써 제3 노드(N3)으로부터 제2 전원(VGL1)로 흐르는 누설 전류를 차단할 수 있다.
이상, 본 발명의 실시예들에 따른 발광 제어 구동 장치 및 이를 포함하는 표시 장치에 대하여 도면을 참조하여 설명하였지만, 상기 설명은 예시적인 것으로서 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
상기에서는 트랜지스터가 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터인 것으로 설명하였으나, 트랜지스터의 종류는 이에 한정되는 것이 아니다. 예를 들어, 트랜지스터는 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터일 수 있다.
본 발명은 표시 장치를 구비한 전자 기기에 다양하게 적용될 수 있다. 예를 들어, 본 발명은 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어, 디지털 카메라, 비디오 캠코더 등에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
100: 표시 패널 200: 스캔 구동부
300, 300A, 300C, 300D, 300E, 300G: 발광 제어 구동부
310: 제1 입력부 315: 제2 입력부
320: 제1 출력부 325: 제2 출력부
330: 안정화부 340: 전압 조정부
350: 제1 홀딩부 355: 제2 홀딩부
381: 제1 누설 전류 차단부 382: 제2 누설 전류 차단부
383: 제3 누설 전류 차단부 400: 데이터 구동부
500: 제어부 1000: 표시 장치

Claims (28)

  1. 복수의 발광 제어 신호들을 각각 출력하는 복수의 스테이지들을 포함하고, 상기 스테이지들 각각은
    이전 스테이지들 중 하나의 발광 제어 신호 또는 수직 개시 신호를 수신하고, 제1 클럭 신호에 응답하여 제1 노드 및 제2 노드를 제어하는 입력부;
    상기 제2 노드의 신호 및 제2 클럭 신호에 응답하여 상기 제1 노드의 신호를 안정화하는 안정화부;
    상기 제2 노드와 제3 노드 사이에 연결되고, 상기 제2 노드의 신호를 부스팅(boosting)하며, 부스팅된 상기 제2 노드의 신호를 제어하는 전압 조정부; 및
    상기 제1 노드의 신호 및 상기 제3 노드의 신호에 응답하여 상기 발광 제어 신호를 제어하는 출력부를 포함하고,
    상기 전압 조정부는
    제1 전원에 연결된 게이트 전극, 상기 제2 노드에 연결된 제1 전극, 및 제4 노드에 연결된 제2 전극을 포함하는 완충 트랜지스터;
    상기 제4 노드에 연결된 게이트 전극, 제3 클럭 신호를 수신하는 제1 전극, 및 제5 노드에 연결된 제2 전극을 포함하는 제1 전압 조정 트랜지스터;
    상기 제4 노드에 연결된 제1 전극 및 상기 제5 노드에 연결된 제2 전극을 포함하는 전압 조정 커패시터; 및
    상기 제2 클럭 신호를 수신하는 게이트 전극, 상기 제5 노드에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제2 전압 조정 트랜지스터를 포함하는 것을 특징으로 하는 발광 제어 구동 장치.
  2. 삭제
  3. 제1 항에 있어서, 상기 제3 클럭 신호는 상기 제2 클럭 신호와 동일한 것을 특징으로 하는 발광 제어 구동 장치.
  4. 제1 항에 있어서, 제1 논리 레벨에 상응하는 상기 제3 클럭 신호의 전압은 상기 제1 논리 레벨에 상응하는 제2 클럭 신호의 전압보다 작은 것을 특징으로 하는 발광 제어 구동 장치.
  5. 제1 항에 있어서,
    상기 제1 클럭 신호를 수신하는 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 완충 커패시터를 포함하는 부하 완충부를 더 포함하는 것을 특징으로 하는 발광 제어 구동 장치.
  6. 제1 항에 있어서, 상기 안정화부는
    상기 제2 노드에 연결된 게이트 전극, 제2 전원에 연결된 제1 전극, 및 제6 노드에 연결된 제2 전극을 포함하는 제1 안정화 트랜지스터;
    상기 제2 노드에 연결된 게이트 전극, 상기 제6 노드에 연결된 제1 전극, 및 제2 전극을 포함하는 제2 안정화 트랜지스터; 및
    상기 제2 클럭 신호를 수신하는 게이트 전극, 상기 제2 안정화 트랜지스터의 상기 제2 전극에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제3 안정화 트랜지스터를 포함하는 것을 특징으로 하는 발광 제어 구동 장치.
  7. 제6 항에 있어서,
    상기 제1 노드의 신호에 응답하여 상기 제6 노드의 신호를 제1 논리 레벨로 제어하는 제1 누설 전류 차단부를 더 포함하는 것을 특징으로 하는 발광 제어 구동 장치.
  8. 제1 항에 있어서, 상기 출력부는
    상기 제1 노드의 신호에 응답하여 상기 발광 제어 신호를 제1 논리 레벨로 제어하는 제1 출력부; 및
    상기 제3 노드의 신호에 응답하여 상기 발광 제어 신호를 제2 논리 레벨로 제어하는 제2 출력부를 포함하는 것을 특징으로 하는 발광 제어 구동 장치.
  9. 제8 항에 있어서,
    상기 제1 클럭 신호에 응답하여 상기 제2 노드의 신호를 상기 제1 논리 레벨로 유지시키는 제1 홀딩부; 및
    상기 제1 노드의 신호에 응답하여 상기 제3 노드의 신호를 상기 제2 논리 레벨로 유지시키는 제2 홀딩부를 더 포함하는 것을 특징으로 하는 발광 제어 구동 장치.
  10. 제9 항에 있어서, 상기 제2 홀딩부는
    상기 제1 노드에 연결된 게이트 전극, 제2 전원에 연결된 제1 전극, 및 제7 노드에 연결된 제2 전극을 포함하는 제1 홀딩 트랜지스터; 및
    상기 제1 노드에 연결된 게이트 전극, 상기 제7 노드에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제2 홀딩 트랜지스터를 포함하는 것을 특징으로 하는 발광 제어 구동 장치.
  11. 제10 항에 있어서,
    상기 제3 노드의 신호에 응답하여 상기 제7 노드의 신호를 상기 제1 논리 레벨로 제어하는 제2 누설 전류 차단부를 더 포함하는 것을 특징으로 하는 발광 제어 구동 장치.
  12. 제10 항에 있어서, 상기 제1 출력부는 상기 제1 노드에 연결된 게이트 전극, 제1 전원에 연결된 제1 전극, 및 상기 발광 제어 신호가 출력되는 출력 단자에 연결된 제2 전극을 포함하는 제1 출력 트랜지스터를 포함하고,
    상기 제2 출력부는 상기 제3 노드에 연결된 게이트 전극, 제3 전원에 연결된 제1 전극, 및 상기 출력 단자에 연결된 제2 전극을 포함하는 제2 출력 트랜지스터를 포함하는 것을 특징으로 하는 발광 제어 구동 장치.
  13. 제12 항에 있어서, 상기 제3 전원의 전압 레벨은 상기 제2 전원의 전압 레벨보다 큰 것을 특징으로 하는 발광 제어 구동 장치.
  14. 제12 항에 있어서, 상기 제1 출력 트랜지스터의 폭과 길이의 제1 비율는 상기 제2 출력 트랜지스터의 폭과 길이의 제2 비율보다 작은 것을 특징으로 하는 발광 제어 구동 장치.
  15. 복수의 발광 제어 신호들을 각각 출력하는 복수의 스테이지들을 포함하고, 상기 스테이지들 각각은
    이전 스테이지들 중 하나의 발광 제어 신호 또는 수직 개시 신호를 수신하고, 제1 클럭 신호에 응답하여 제1 노드 및 제2 노드를 제어하는 입력부;
    상기 제2 노드의 신호 및 제2 클럭 신호에 응답하여 상기 제1 노드의 신호를 안정화하는 안정화부;
    상기 제2 노드와 제3 노드 사이에 연결되고, 상기 제2 노드의 신호를 부스팅(boosting)하며, 부스팅된 상기 제2 노드의 신호를 제어하는 전압 조정부; 및
    상기 제1 노드의 신호 및 상기 제3 노드의 신호에 응답하여 상기 발광 제어 신호를 제어하는 출력부를 포함하고,
    상기 전압 조정부는
    상기 제2 노드에 연결된 게이트 전극, 제3 클럭 신호를 수신하는 제1 전극, 및 제5 노드에 연결된 제2 전극을 포함하는 제1 전압 조정 트랜지스터;
    상기 제2 노드에 연결된 제1 전극 및 상기 제5 노드에 연결된 제2 전극을 포함하는 전압 조정 커패시터; 및
    상기 제2 클럭 신호를 수신하는 게이트 전극, 상기 제5 노드에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제2 전압 조정 트랜지스터를 포함하는 것을 특징으로 하는 발광 제어 구동 장치.
  16. 제15 항에 있어서, 제1 논리 레벨에 상응하는 상기 제3 클럭 신호의 전압은 상기 제1 논리 레벨에 상응하는 제2 클럭 신호의 전압보다 작은 것을 특징으로 하는 발광 제어 구동 장치.
  17. 제1 항에 있어서, 상기 입력부는
    상기 제1 클럭 신호에 응답하여 상기 이전 스테이지들 중 하나의 발광 제어 신호 또는 상기 수직 개시 신호를 상기 제1 노드에 인가하는 제1 입력부; 및
    상기 제1 노드의 신호에 응답하여 상기 제1 클럭 신호를 상기 제2 노드에 인가하는 제2 입력부를 포함하는 것을 특징으로 하는 발광 제어 구동 장치.
  18. 복수의 발광 제어 신호들 및 복수의 캐리 신호들을 각각 출력하는 복수의 스테이지들을 포함하고, 상기 스테이지들 각각은
    이전 스테이지들 중 하나의 캐리 신호 또는 수직 개시 신호를 수신하고, 제1 클럭 신호에 응답하여 제1 노드 및 제2 노드를 제어하는 입력부;
    상기 제2 노드의 신호 및 제2 클럭 신호에 응답하여 상기 제1 노드의 신호를 안정화하는 안정화부;
    상기 제2 노드와 제3 노드 사이에 연결되고, 상기 제2 노드의 신호를 부스팅(boosting)하며, 부스팅된 상기 제2 노드의 신호를 제어하는 전압 조정부;
    상기 제1 노드의 신호 및 상기 제3 노드의 신호에 응답하여 상기 발광 제어 신호를 제어하는 출력부; 및
    상기 제1 노드의 신호 및 상기 제3 노드의 신호에 응답하여 캐리 신호를 제어하는 캐리 출력부를 포함하고,
    상기 안정화부는
    상기 제2 노드에 연결된 게이트 전극, 제2 전원에 연결된 제1 전극, 및 제6 노드에 연결된 제2 전극을 포함하는 제1 안정화 트랜지스터;
    상기 제2 노드에 연결된 게이트 전극, 상기 제6 노드에 연결된 제1 전극, 및 제2 전극을 포함하는 제2 안정화 트랜지스터; 및
    상기 제2 클럭 신호를 수신하는 게이트 전극, 상기 제2 안정화 트랜지스터의 상기 제2 전극에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제3 안정화 트랜지스터를 포함하는 것을 특징으로 하는 발광 제어 구동 장치.
  19. 삭제
  20. 제18 항에 있어서,
    상기 캐리 신호에 응답하여 상기 캐리 신호를 상기 제6 노드에 제공하는 제3 누설 전류 차단부를 더 포함하는 것을 특징으로 하는 발광 제어 구동 장치.
  21. 제18 항에 있어서, 상기 출력부는
    상기 제1 노드의 신호에 응답하여 상기 발광 제어 신호를 제1 논리 레벨로 제어하는 제1 출력부; 및
    상기 제3 노드의 신호에 응답하여 상기 발광 제어 신호를 제2 논리 레벨로 제어하는 제2 출력부를 포함하고,
    상기 제2 출력부는
    상기 제3 노드에 연결된 게이트 전극, 제2 전원에 연결된 제1 전극, 및 제8 노드에 연결된 제2 전극을 포함하는 제3 출력 트랜지스터; 및
    상기 제3 노드에 연결된 게이트 전극, 상기 제8 노드에 연결된 제1 전극, 및 상기 발광 제어 신호가 출력되는 출력 단자에 연결된 제2 전극을 포함하는 제4 출력 트랜지스터를 포함하는 것을 특징으로 하는 발광 제어 구동 장치.
  22. 제21 항에 있어서, 상기 캐리 출력부는
    상기 제1 노드의 신호에 응답하여 캐리 신호를 상기 제1 논리 레벨로 제어하는 제1 캐리 출력부; 및
    상기 제3 노드의 신호에 응답하여 상기 캐리 신호를 상기 제2 논리 레벨로 제어하는 제2 캐리 출력부를 포함하는 것을 특징으로 하는 발광 제어 구동 장치.
  23. 제21 항에 있어서,
    상기 캐리 신호에 응답하여 상기 캐리 신호를 상기 제8 노드에 제공하는 제3 누설 전류 차단부를 더 포함하는 것을 특징으로 하는 발광 제어 구동 장치.
  24. 복수의 스캔 라인들, 복수의 발광 제어 라인들, 복수의 데이터 라인들, 및 복수의 화소들을 포함하는 표시 패널;
    상기 데이터 라인들을 통해 상기 화소들에 데이터 신호들을 제공하는 데이터 구동부;
    상기 스캔 라인들을 통해 상기 화소들에 스캔 신호들을 제공하는 스캔 구동부;
    발광 제어 신호들을 각각 출력하는 복수의 스테이지들을 포함하고, 상기 발광 제어 라인을 통해 상기 화소들에 상기 발광 제어 신호들을 제공하는 발광 제어 구동부; 및
    상기 데이터 구동부, 상기 스캔 구동부, 및 상기 발광 제어 구동부를 제어하는 제어부를 포함하고,
    상기 발광 제어 구동부의 상기 스테이지들 각각은
    이전 스테이지들 중 하나의 발광 제어 신호 또는 수직 개시 신호를 수신하고, 제1 클럭 신호에 응답하여 제1 노드 및 제2 노드를 제어하는 입력부;
    상기 제2 노드의 신호 및 제2 클럭 신호에 응답하여 상기 제1 노드의 신호를 안정화하는 안정화부;
    상기 제2 노드와 제3 노드 사이에 연결되고, 상기 제2 노드의 신호를 부스팅하며, 부스팅된 상기 제2 노드의 신호를 제어하는 전압 조정부; 및
    상기 제1 노드의 신호 및 상기 제3 노드의 신호에 응답하여 상기 발광 제어 신호를 제어하는 출력부를 포함하고,
    상기 전압 조정부는
    상기 제2 노드에 연결된 게이트 전극, 제3 클럭 신호를 수신하는 제1 전극, 및 제5 노드에 연결된 제2 전극을 포함하는 제1 전압 조정 트랜지스터;
    상기 제2 노드에 연결된 제1 전극 및 상기 제5 노드에 연결된 제2 전극을 포함하는 전압 조정 커패시터; 및
    상기 제2 클럭 신호를 수신하는 게이트 전극, 상기 제5 노드에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제2 전압 조정 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  25. 삭제
  26. 제24 항에 있어서, 제1 논리 레벨에 상응하는 상기 제3 클럭 신호의 전압은 상기 제1 논리 레벨에 상응하는 제2 클럭 신호의 전압보다 작은 것을 특징으로 하는 표시 장치.
  27. 제24 항에 있어서, 상기 제어부는 상기 발광 제어 구동부의 전원 단자에 흐르는 전류의 크기를 측정하고, 상기 전류의 크기에 기초하여 상기 제3 클럭 신호의 전압을 조정하는 것을 특징으로 하는 표시 장치.
  28. 제24 항에 있어서, 상기 발광 제어 구동부의 상기 스테이지들 각각은
    상기 제1 클럭 신호를 수신하는 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 완충 커패시터를 포함하는 부하 완충부를 더 포함하는 것을 특징으로 하는 표시 장치.
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