KR102207142B1 - 표시 패널에 집적된 게이트 구동부 - Google Patents

표시 패널에 집적된 게이트 구동부 Download PDF

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Abstract

본 발명의 일 실시예에 따른 게이트 구동부는 복수의 게이트선에 게이트 온 전압을 전달하는 복수의 스테이지를 포함한다. j번째 스테이지는, 출력단을 가지며, Q 노드에 연결되어 있고, 게이트 온 전압을 출력하는 풀업 구동부; 상기 출력단을 풀다운시키는 아웃풋 풀다운부; 상기 Q 노드의 전압에 따라서 P 노드의 전압을 저전압으로 변경시키는 리셋부; j-1번째 스테이지에서 출력된 게이트 온 전압에 따라 상기 Q 노드를 고전압으로 변경시키는 Q 노드 풀업부; j+1번째 스테이지에서 출력된 게이트 온 전압에 따라 상기 Q 노드를 저전압으로 변경시키는 Q 노드 리셋부; 상기 P 노드의 전압에 따라서 상기 Q 노드의 전압을 저전압으로 바꾸는 Q 노드 풀다운부; 및 j번째 스테이지의 Q 노드의 전압을 Q1 노드로 전달하는 버퍼 노드 안정부;를 포함한다.

Description

표시 패널에 집적된 게이트 구동부{GATE DRIVER INTEGRATED ON DISPLAY PANEL}
본 발명은 표시 패널 및 이에 집적된 게이트 구동부에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 표시 패널과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다. 표시 장치는 액정 표시 장치 외에도 유기 발광 표시 장치, 플라즈마 표시 장치, 전기 영동 표시 장치 등이 있다.
이러한 표시 장치는 게이트 구동부, 데이터 구동부 등의 구동부를 포함한다. 이 중 게이트 구동부는 게이트선, 데이터선, 박막 트랜지스터 등과 함께 패터닝되어 패널 위에 집적될 수 있다. 이와 같이 집적된 게이트 구동부는 별도의 게이트 구동용 칩을 형성할 필요가 없으므로 제조 원가가 절감된다.
패널 위에 집적된 게이트 구동부는 온도에 따라서 박막 트랜지스터의 반도체 특히, 비정질 반도체가 가지는 특성이 변하는 문제가 있을 수 있다. 그 결과 고온에서 출력되는 게이트 전압은 일정한 파형을 가지지 못하고 노이즈가 발생하는 문제가 있을 수 있으며, 저온에서는 정상적으로 동작하지 않는 문제가 있을 수도 있다. 또한, 집적된 게이트 구동부 내에서의 리플(ripple)로 인하여 박막 트랜지스터에서 누설 전류(leakage current)가 발생하며, 그로 인하여 게이트 구동부의 출력 특성이 저하되는 문제가 있을 수도 있다. 또한, 표시 패널의 외곽에 존재하는 비표시 영역의 폭이 점차 좁아지는 추세에 있는데, 게이트 구동부가 집적되므로 비표시 영역의 폭을 줄이기 어려운 문제가 있을 수도 있다.
본 발명의 목적은 표시 패널에 집적되는 게이트 구동부의 새로운 구조를 제공하는 것이다.
본 발명은 또한 신뢰성이 개선된 게이트 구동부를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 게이트 구동부는 복수의 게이트선에 게이트 온 전압을 전달하는 복수의 스테이지를 포함한다. j번째 스테이지는, 출력단을 가지며, Q 노드에 연결되어 있고, 게이트 온 전압을 출력하는 풀업 구동부; 상기 출력단을 풀다운시키는 아웃풋 풀다운부; 상기 Q 노드의 전압에 따라서 P 노드의 전압을 저전압으로 변경시키는 리셋부; j-1번째 스테이지에서 출력된 게이트 온 전압에 따라 상기 Q 노드를 고전압으로 변경시키는 Q 노드 풀업부; n+1번째 스테이지에서 출력된 게이트 온 전압에 따라 상기 Q 노드를 저전압으로 변경시키는 Q 노드 리셋부; 상기 P 노드의 전압에 따라서 상기 Q 노드의 전압을 저전압으로 바꾸는 Q 노드 풀다운부; 및 j번째 스테이지의 Q 노드의 전압을 Q1 노드로 전달하는 버퍼 노드 안정부;를 포함한다.
상기 풀업 구동부는 T3 트랜지스터 및 Cb 커패시터를 포함하고, 상기 T3 트랜지스터의 제어 단자는 상기 Q 노드에 연결되어 있고, 입력 단자는 제1 클록 입력 단자와 연결되어 있고, 출력 단자는 상기 출력단과 연결되어 있으며, 상기 Cb 커패시터는 상기 T3 트랜지스터의 상기 제어 단자 및 상기 출력 단자와 연결되어 있을 수 있다.
상기 아웃풋 풀다운부는 T10 및 T11 트랜지스터를 포함하고, 상기 T10 트랜지스터의 제어 단자는 상기 P 노드에 연결되어 있고, 입력 단자는 상기 출력단에 연결되어 있고, 출력 단자는 전압 입력 단자에 연결되어 저전압을 인가 받으며, 상기 T11 트랜지스터의 제어 단자는 제2 클록 입력 단자에 연결되어 있고, 입력 단자는 상기 출력단에 연결되어 있고, 출력 단자는 전압 입력 단자에 연결되어 저전압을 인가 받을 수 있다.
상기 리셋부는 T8 및 T9 트랜지스터를 포함하고, 상기 T8 트랜지스터의 제어 단자는 상기 Q 노드에 연결되어 있고, 입력 단자는 상기 P 노드에 연결되어 있고, 출력 단자는 상기 T9 트랜지스터의 입력 단자에 연결되어 있으며, 상기 T9 트랜지스터의 제어 단자는 상기 Q 노드에 연결되어 있고, 출력 단자는 전압 입력 단자에 연결되어 저전압을 인가 받을 수 있다.
상기 리셋부는 T8 및 T9 트랜지스터를 포함하고, 상기 Q 노드 풀다운부는 T6 및 T7 트랜지스터를 포함하며, 상기 T8 트랜지스터의 제어 단자는 상기 Q 노드에 연결되어 있고, 입력 단자는 상기 P 노드에 연결되어 있고, 출력 단자는 상기 T9 트랜지스터의 입력 단자에 연결되어 있으며, 상기 T9 트랜지스터의 제어 단자는 상기 Q 노드에 연결되어 있고, 상기 T6 트랜지스터의 제어 단자는 상기 P 노드에 연결되어 있고, 입력 단자는 상기 Q1 노드에 연결되어 있고, 상기 T7 트랜지스터의 제어 단자는 상기 P 노드에 연결되어 있고, 입력 단자는 Q 노드에 연결되어 있고, 출력 단자는 Q1 노드에 연결되어 있으며, 상기 T9 및 T6 트랜지스터 각각의 출력 단자는 상기 T10 및 T11 트랜지스터 각각의 상기 출력 단자가 연결되어 있는 전압 입력 단자와 다른 전압 입력 단자에 연결되어 상기 T10 및 T11 트랜지스터 각각의 상기 출력 단자가 인가 받는 상기 저전압보다 낮은 전압을 인가 받을 수 있다.
상기 Q 노드 풀업부는 T1 및 T2 트랜지스터를 포함하고, 상기 Q 노드 리셋부는 T4 및 T5 트랜지스터를 포함하며, 상기 T1 트랜지스터의 제어 단자는 제1 입력 단자에 연결되어 있고, 입력 단자는 제1 직류 전압 단자에 연결되어 있고, 출력 단자는 Q1 노드에 연결되어 있고, 상기 T2 트랜지스터의 제어 단자는 상기 제1 입력 단자에 연결되어 있고, 입력 단자는 상기 Q1 노드에 연결되어 있고, 출력 단자는 상기 Q 노드에 연결되어 있으며, 상기 T4 트랜지스터의 제어 단자는 제2 입력 단자에 연결되어 있고, 입력 단자는 상기 Q 노드에 연결되어 있고, 출력 단자는 상기 Q1 노드에 연결되어 있고, 상기 T5 트랜지스터의 제어 단자는 상기 제2 입력 단자에 연결되어 있고, 입력 단자는 상기 Q1 노드에 연결되어 있으며, 출력 단자는 제2 직류 전압 단자와 연결되어 있을 수 있다.
상기 Q 노드 풀다운부는 T6 및 T7 트랜지스터를 포함하고, 상기 T6 트랜지스터의 제어 단자는 상기 P 노드에 연결되어 있고, 입력 단자는 상기 Q1 노드에 연결되어 있고, 출력 단자는 전압 입력 단자에 연결되어 저전압을 인가 받으며, 상기 T7 트랜지스터의 제어 단자는 상기 P 노드에 연결되어 있고, 입력 단자는 Q 노드에 연결되어 있고, 출력 단자는 Q1 노드에 연결되어 있을 수 있다.
상기 Q 노드 풀다운부는 T6 및 T7 트랜지스터를 포함하고, 상기 T6 트랜지스터의 제어 단자는 상기 P 노드에 연결되어 있고, 입력 단자는 상기 Q1 노드에 연결되어 있고, 출력 단자는 상기 T9 내지 T11 트랜지스터 각각의 상기 출력 단자가 연결되어 있는 전압 입력 단자와 다른 전압 입력 단자에 연결되어 상기 T9 내지 T11 트랜지스터 각각의 상기 출력 단자가 인가 받는 상기 저전압보다 낮은 전압을 인가 받으며, 상기 T7 트랜지스터의 제어 단자는 상기 P 노드에 연결되어 있고, 입력 단자는 Q 노드에 연결되어 있고, 출력 단자는 Q1 노드에 연결되어 있을 수 있다.
상기 버퍼 노드 안정부는 다이오드 연결된 T12 트랜지스터를 포함하고, 상기 T12 트랜지스터의 출력 단자는 상기 Q1 노드에 연결되어 있고, 제어 단자와 입력 단자는 전압 입력 단자에 연결되어 j번째 스테이지의 Q 노드 전압을 인가 받을 수 있다.
j번째 스테이지는 상기 고전압을 입력 받는 제1 직류 전압 단자 및 상기 저전압을 입력 받는 제2 직류 전압 단자를 포함하고, 상기 제1 직류 전압 단자는 상기 Q 노드 풀업부와 연결되어 있으며, 상기 제2 직류 전압 단자는 상기 Q 노드 리셋부와 연결되어 있을 수 있다.
본 발명의 일 측면에 있어서, 게이트 구동부는 복수의 게이트선에 게이트 온 전압을 전달하는 복수의 스테이지를 포함하고, j번째 스테이지는, 출력단을 가지며, Q 노드에 연결되어 있고, 게이트 온 전압을 출력하는 풀업 구동부; 상기 출력단을 풀다운시키는 아웃풋 풀다운부; 상기 Q 노드의 전압에 따라서 P 노드의 전압을 저전압으로 변경시키는 리셋부; j-1번째 스테이지에서 출력된 게이트 온 전압 및 j-1번째 스테이지의 Q 노드 전압에 따라 상기 Q 노드를 고전압으로 변경시키는 Q 노드 풀업부; n+1번째 스테이지에서 출력된 게이트 온 전압 및 n+1번째 스테이지의 Q 노드 전압에 따라 상기 Q 노드를 저전압으로 변경시키는 Q 노드 리셋부; 및 상기 P 노드의 전압에 따라서 상기 Q 노드의 전압을 저전압으로 바꾸는 Q 노드 풀다운부;를 포함한다.
j번째 스테이지는 j번째 스테이지의 Q 노드의 전압을 Q1 노드로 전달하는 버퍼 노드 안정부를 더 포함할 수 있다.
상기 버퍼 노드 안정부는 다이오드 연결된 T12 트랜지스터를 포함하고, 상기 T12 트랜지스터의 출력 단자는 상기 Q1 노드에 연결되어 있고, 제어 단자와 입력 단자는 전압 입력 단자에 연결되어 본단 스테이지의 Q 노드 전압을 인가 받을 수 있다.
상기 풀업 구동부는 T3 트랜지스터 및 Cb 커패시터를 포함하고, 상기 T3 트랜지스터의 제어 단자는 상기 Q 노드에 연결되어 있고, 입력 단자는 제1 클록 입력 단자와 연결되어 있고, 출력 단자는 상기 출력단과 연결되어 있으며, 상기 Cb 커패시터는 상기 T3 트랜지스터의 상기 제어 단자 및 상기 출력 단자와 연결되어 있을 수 있다.
상기 아웃풋 풀다운부는 T10 및 T11 트랜지스터를 포함하고, 상기 T10 트랜지스터의 제어 단자는 상기 P 노드에 연결되어 있고, 입력 단자는 상기 출력단에 연결되어 있고, 출력 단자는 전압 입력 단자에 연결되어 저전압을 인가 받으며, 상기 T11 트랜지스터의 제어 단자는 제2 클록 입력 단자에 연결되어 있고, 입력 단자는 상기 출력단에 연결되어 있고, 출력 단자는 전압 입력 단자에 연결되어 저전압을 인가 받을 수 있다.
상기 리셋부는 T8 및 T9 트랜지스터를 포함하고, 상기 T8 트랜지스터의 제어 단자는 상기 Q 노드에 연결되어 있고, 입력 단자는 상기 P 노드에 연결되어 있고, 출력 단자는 상기 T9 트랜지스터의 입력 단자에 연결되어 있으며, 상기 T9 트랜지스터의 제어 단자는 상기 Q 노드에 연결되어 있고, 출력 단자는 전압 입력 단자에 연결되어 저전압을 인가 받을 수 있다.
상기 Q 노드 풀업부는 T1 및 T2 트랜지스터를 포함하고, 상기 Q 노드 리셋부는 T4 및 T5 트랜지스터를 포함하며, 상기 T1 트랜지스터의 제어 단자는 j-1번째 스테이지의 게이트 온 전압을 입력 받는 단자에 연결되어 있고, 입력 단자는 제1 직류 전압 단자에 연결되어 있고, 출력 단자는 Q1 노드에 연결되어 있고, 상기 T2 트랜지스터의 제어 단자는 j-1번째 스테이지의 Q 노드 전압을 입력 받는 단자에 연결되어 있고, 입력 단자는 상기 Q1 노드에 연결되어 있고, 출력 단자는 상기 Q 노드에 연결되어 있으며, 상기 T4 트랜지스터의 제어 단자는 n+1번째 스테이지의 Q 노드 전압을 입력 받는 단자에 연결되어 있고, 입력 단자는 상기 Q 노드에 연결되어 있고, 출력 단자는 상기 Q1 노드에 연결되어 있고, 상기 T5 트랜지스터의 제어 단자는 n+1번째 스테이지의 게이트 온 전압을 입력 받는 단자에 연결되어 있고, 입력 단자는 상기 Q1 노드에 연결되어 있으며, 출력 단자는 제2 직류 전압 단자와 연결되어 있을 수 있다.
상기 Q 노드 풀다운부는 T6 및 T7 트랜지스터를 포함하고, 상기 T6 트랜지스터의 제어 단자는 상기 P 노드에 연결되어 있고, 입력 단자는 상기 Q1 노드에 연결되어 있고, 출력 단자는 전압 입력 단자에 연결되어 저전압을 인가 받으며, 상기 T7 트랜지스터의 제어 단자는 상기 P 노드에 연결되어 있고, 입력 단자는 Q 노드에 연결되어 있고, 출력 단자는 Q1 노드에 연결되어 있을 수 있다.
본 발명에 따른 게이트 구동부는 각 스테이지에서 Q 노드와 Q1 노드 간 전압차를 줄이거나 제거하여 부스트업 방해 요소를 줄일 수 있다.
또한, 캐리 출력을 담당하는 트랜지스터의 제어 단자의 전압을 상승시켜 출력 능력을 개선하거나, 트랜지스터를 삭제하여 게이트 구동부의 폭을 줄일 수 있다.
또한, Q 노드에 인가되는 저전압을 출력단인 O 노드에 인가되는 저전압보다 낮게 차등 인가함으로써 트랜지스터의 누설을 개선하고, 장기 신뢰성 능력과 소비 전력을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 게이트 구동부 및 게이트선을 구체화하여 도시한 블록도이다.
도 3은 본 발명의 일 실시예에 따른 한 스테이지를 도시한 회로도이다.
도 4는 도 3의 스테이지와 관련된 신호 파형도이다.
도 5는 비교예에 따른 신호 파형도이다.
도 6은 도 3의 회로도의 제3 입력 단자에 입력되는 신호에 따른 Q1 노드의 전압의 시뮬레이션 결과를 나타낸 파형도이다.
도 7은 본 발명의 다른 일 실시예에 따른 한 스테이지를 도시한 회로도이다.
도 8은 도 7의 스테이지와 관련된 신호 파형도이다.
도 9는 본 발명의 또 다른 일 실시예에 따른 한 스테이지를 도시한 회로도이다.
도 10은 도 9의 스테이지와 관련된 신호 파형도이다.
도 11 및 도 12는 본 발명의 또 다른 일 실시예에 따른 한 스테이지를 도시한 회로도이다.
첨부한 도면을 참고로 하여, 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 부여하였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
본 발명의 실시예에 따른 표시 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 표시 장치의 블록도이다.
도 1을 참고하면, 본 발명의 일 실시예에 따른 표시 패널(100)은 화상을 표시하는 표시 영역(300), 표시 영역(300)의 게이트선에 게이트 전압을 인가하는 게이트 구동부(400)를 포함한다. 게이트 구동부(400)는 표시 패널(100)에 집적되어 있다.
표시 영역(300)의 데이터선은 표시 패널(100)에 부착된 가요성 인쇄 회로막(FPC; flexible printed circuit film)의 위에 형성된 데이터 구동부(500)에서 데이터 전압을 인가 받는다.
게이트 구동부(400) 및 데이터 구동부(500)는 신호 제어부(600)에 의하여 제어된다.
가요성 인쇄 회로막의 외측에는 인쇄 회로 기판(PCB; printed circuit board)이 형성되어 신호 제어부(600)로부터의 신호를 데이터 구동부(500) 및 게이트 구동부(400)로 전달한다. 신호 제어부(600)에서 제공되는 신호로는 제1 클록 신호(CKV), 제2 클록 신호(CKVB), 스캔 개시 신호(STVP) 등의 신호와 특정 전압(VGL, VGH, Vcom, Vcst, DIR, DIRB)을 제공하는 신호를 포함한다.
표시 영역(300)은 매트릭스 형태로 배열된 화소(PX)를 포함하며, 도 1에서는 액정 표시 패널을 예로 들어 도시하고 있다. 한편, 유기 발광 표시 패널에서는 박막 트랜지스터, 유기 발광 다이오드를 포함하며, 기타 다른 표시 패널에서는 박막 트랜지스터 등의 소자를 포함하여 표시 영역(300)을 형성한다. 이하에서는 액정 표시 패널을 예로 들어 설명한다.
표시 영역(300)에는 다수의 게이트선(G1-Gn) 및 다수의 데이터선(D1-Dm)을 포함하며, 다수의 게이트선(G1-Gn) 및 다수의 데이터선(D1-Dm)은 절연되어 교차되어 있다.
각 화소(PX)에는 박막 트랜지스터(Tsw), 액정 커패시터(Clc) 및 유지 커패시터(Cst)를 포함한다. 박막 트랜지스터(Tsw)의 제어 단자는 하나의 게이트선에 연결되며, 박막 트랜지스터(Tsw)의 입력 단자는 하나의 데이터선에 연결되며, 박막 트랜지스터(Tsw)의 출력 단자는 액정 커패시터(Clc)의 일측 단자 및 유지 커패시터(Cst)의 일측 단자에 연결된다. 액정 커패시터(Clc)의 타측 단자는 공통 전극에 연결되며, 유지 커패시터(Cst)의 타측 단자는 신호 제어부(600)로부터 인가되는 유지 전압(Vcst)을 인가 받는다.
다수의 데이터선(D1-Dm)은 데이터 구동부(500)로부터 데이터 전압을 인가 받으며, 다수의 게이트선(G1-Gn)은 게이트 구동부(400)로부터 게이트 전압을 인가 받는다.
데이터 구동부(500)는 표시 패널(100)의 상측 또는 하측에 형성되어 세로 방향으로 연장된 데이터선(D1-Dm)과 연결되어 있으며, 계조 전압 생성부(800)에서 생성된 계조 전압 중 해당하는 데이터 전압을 선택하여 데이터선(D1-Dm)으로 인가한다.
게이트 구동부(400)는 게이트선(G1-Gn)에 게이트 온 전압(Von)과 게이트 오프 전압(Voff)을 교대로 인가하며, 게이트 온 전압(Von)은 게이트선(G1-Gn)에 순차적으로 인가된다.
게이트 구동부(400)는 클록 신호(CKV, CKVB), 스캔 개시 신호(STVP), 게이트 오프 전압에 준하는 저전압 및 한 쌍의 직류 전압(DIR, DIRB)을 인가 받아서 게이트 전압(게이트 온 전압(Von) 및 게이트 오프 전압(Voff))을 생성하고, 게이트선(G1-Gn)에 순차적으로 게이트 온 전압(Von)을 인가한다.
이상에서는 표시 패널(100)을 포함하는 표시 장치의 전체적인 구조에 대하여 살펴보았다.
이하에서는 본 발명과 관련된 게이트 구동부(400) 및 게이트선(G1-Gn)을 중심으로 살펴본다.
도 2는 본 발명의 일 실시예에 따른 게이트 구동부 및 게이트선을 구체화하여 도시한 블록도이다.
먼저 본 발명의 일 실시예에 따른 표시 패널(100)에 형성된 총 게이트선의 수는 n+2개일 수 있다. 표시 영역(300)의 게이트선은 총 n개 존재하지만, 표시 영역(300)의 외측에는 더미 게이트선이 두 개 존재한다. 본 발명의 실시예에서는 첫 번째 게이트선(G1)의 상측에 0번째 게이트선(G0)이 존재하며, n번째 게이트선(Gn)의 하측에 n+1번째 게이트선(Gn+1)이 존재한다. 실시예에 따라서는 더미 게이트선의 수를 다양하게 추가시킬 수 있다.
먼저, 게이트 구동부(400)는 서로 종속적으로 연결된 다수의 스테이지(SR0-SRn+1)를 포함한다. 각 스테이지(SR0-SRn+1)는 세 개의 입력 단자(IN1, IN2, IN3), 두 개의 클록 입력 단자(CK1, CK2), 게이트 오프 전압에 준하는 저전압을 인가 받는 전압 입력 단자(Vin), 한 쌍의 직류 전압(DIR, DIRB)을 각각 인가 받는 한 쌍의 직류 전압 단자(DI1, DI2), Q 노드 단자(Q) 및 출력단(OUT)을 포함한다.
우선 제1 입력 단자(IN1)는 전단 스테이지의 출력단(OUT)에 연결되어 캐리 신호(carry signal)인 전단의 게이트 전압을 인가 받는다. 다만, 0번째 스테이지(SR0; 더미 스테이지)는 전단 스테이지가 존재하지 않으므로 제1 입력 단자(IN1)로 스캔 개시 신호(STVP)를 인가 받는다.
제2 입력 단자(IN2)는 후단 스테이지의 출력단(OUT)과 연결되어 리셋 신호(rest signal)인 후단의 게이트 전압을 인가 받는다. 여기서, 마지막에 형성되어 있는 n+1번째 스테이지(SRn+1; 더미 스테이지)는 후단 스테이지가 존재하지 않으므로 제2 입력 단자(IN2)로 스캔 개시 신호(STVP)를 인가 받는다.
제3 입력 단자(IN3)는 본단 스테이지의 Q 노드와 연결되어 본단의 Q 노드 전압을 입력 받는다.
다수의 스테이지 중 홀수 번째 스테이지의 제1 클록 입력 단자(CK1)에는 제1 클록 신호(CKV)가 인가되고, 제2 클록 입력 단자(CK2)에는 반전된 위상을 갖는 제2 클록 신호(CKVB)가 인가된다. 짝수 번째 스테이지의 제1 클록 입력 단자(CK1)에는 제2 클록 신호(CKVB)가 인가되며, 제2 클록 입력 단자(CK2)에는 제1 클록 신호(CKV)가 인가되어, 홀수 번째 스테이지와 비교할 때 동일 단자로 입력되는 클록의 위상은 반대가 된다. 여기서, 제1 클록 신호(CKV) 및 제2 클록 신호(CKVB)는 1 수평 주기(1H)마다 값이 변하여 2H를 주기로 가지며, 두 클록 신호는 서로 반전된 위상을 가진다. 클록 신호(CKV, CKVB)는 전압 레벨이 하이인 경우는 게이트 온 전압과 같을 수 있고, 로우인 경우는 게이트 오프 전압과 같을 수 있다.
전압 입력 단자(Vin)에는 게이트 오프 전압에 준하는 저전압(VGL)이 인가되며, 한 쌍의 직류 전압 단자(DI1, DI2)에는 각각 한 쌍의 직류 전압(DIR, DIRB)이 인가된다. 한 쌍의 직류 전압(DIR, DIRB) 중 하나는 고전압이며, 다른 하나는 저전압이고, 저전압은 전압 입력 단자(Vin)로 입력되는 저전압과 동일할 수 있다. 예컨대, 고전압은 20V이고, 전압 입력 단자(Vin) 및 직류 전압 단자(DI1, DI2) 중 하나로 인가되는 저전압은 -6V로 동일하다. 한 쌍의 직류 전압(DIR, DIRB)의 전압값은 순방향으로 게이트 온 전압이 순차 인가(순방향 모드)되는 경우에는 DIR 전압으로 고전압이 인가되며, DIRB 전압으로 저전압이 인가된다. 한편, 게이트 온 전압이 역방향으로 순차 인가(역방향 모드)되는 경우에는 DIRB 전압으로 고전압이 인가되며, DIR 전압으로 저전압이 인가된다. 여기서, 순방향 모드는 게이트 온 전압이 첫 번째 게이트선(G1)부터 인가되어 n번째 게이트선(Gn)까지 순차적으로 인가되는 모드이고, 역방향 모드는 게이트 온 전압이 n번째 게이트선(Gn)에서부터 인가되어 첫 번째 게이트선(G1)까지 역방향으로 순차적으로 인가되는 모드이다.
여기서 더미 스테이지(SR0, SRn+1)는 다른 스테이지(SR1-SRn)와 달리 더미 게이트 전압을 생성하여 출력하는 스테이지이다. 즉, 다른 스테이지(SR1-SRn)에서 출력된 게이트 전압은 게이트선을 통하여 전달되면서 화소에 데이터 전압이 인가되어 화상을 표시하도록 하지만, 더미 스테이지(SR0, SRn+1)는 게이트선에 연결되어 있지 않을 수도 있으며, 게이트선과 연결되더라도 화상을 표시하지 않는 더미 화소(도시하지 않음)의 게이트선(G0, Gn+1)과 연결되어 있어 화상을 표시하는데 사용되지 않는다. (도 2 참고) 본 발명의 실시예에 따른 게이트 구동부(400)는 순방향 모드와 역방향 모드를 가져 양방향 구동이 가능하므로 더미 스테이지(SR0, SRn+1)가 상하 양측에 존재한다.
게이트 구동부(400)의 동작을 살펴보면 아래와 같다.
먼저, 순방향 모드를 살펴본다.
제0 스테이지(SR0)는 제1 클록 입력 단자(CK1)를 통해 제2 클록 신호(CKVB)를, 제2 클록 입력 단자(CK2)를 통해 제1 클록 신호(CKV)를, 제1 입력 단자(IN1)를 통해 스캔 개시 신호(STVP)를, 전압 입력 단자(Vin) 및 제2 직류 전압 단자(DI2)에는 저전압을, 그리고 제1 직류 전압 단자(DI1)에는 고전압을 각각 입력 받아 출력단(OUT)에서 0번째 게이트선(G0; 더미 게이트선) 및 제1 스테이지(SR1)의 제1 입력 단자(IN1)로 게이트 온 전압을 출력하고, Q 노드 단자(Q)에서 제0 스테이지(SR0)의 제3 입력 단자(IN3)로 Q 노드 전압을 출력한다.
그 후 제1 스테이지(SR1)에서는 제1 클록 입력 단자(CK1)를 통해 제1 클록 신호(CKV)를, 제2 클록 입력 단자(CK2)를 통해 제2 클록 신호(CKVB)를, 제1 입력 단자(IN1)를 통해 제0 스테이지(SR0)의 게이트 온 전압을, 전압 입력 단자(Vin) 및 제2 직류 전압 단자(DI2)에는 저전압을, 그리고 제1 직류 전압 단자(DI1)에는 고전압을 각각 입력 받아 출력단(OUT)에서 첫 번째 게이트선(G1), 제2 스테이지(SR2)의 제1 입력 단자(IN1) 및 제0 스테이지(SR0)의 제2 입력 단자(IN2)로 게이트 온 전압을 출력하고, Q 노드 단자(Q)에서 제1 스테이지(SR1)의 제3 입력 단자(IN3)로 Q 노드 전압을 출력한다.
제0 스테이지(SR0)의 제2 입력 단자(IN2)로 인가된 제1 스테이지(SR1)의 게이트 온 전압은 제0 스테이지(SR0)가 더 이상 출력단(OUT)을 통하여 게이트 온 전압을 출력하지 않도록 한다.
상기와 같은 동일 방법으로, 제n 스테이지(SRn)는 제1 클록 입력 단자(CK1)를 통해 제2 클록 신호(CKVB)를, 제2 클록 입력 단자(CK2)를 통해 제1 클록 신호(CKV)를, 제1 입력 단자(IN1)를 통해 제n-1 스테이지(SRn-1)의 게이트 온 전압을, 전압 입력 단자(Vin) 및 제2 직류 전압 단자(DI2)에는 저전압을, 그리고 제1 직류 전압 단자(DI1)에는 고전압을 각각 입력 받아 출력단(OUT)에서 n번째 게이트선(Gn), 제n+1 스테이지(SRn+1)의 제1 입력 단자(IN1) 및 제n-1 스테이지(SRn-1)의 제2 입력 단자(IN2)로 게이트 온 전압을 출력하고, Q 노드 단자(Q)에서 제n 스테이지(SRn)의 제3 입력 단자(IN3)로 Q 노드 전압을 출력한다.
그 후, 제n+1 스테이지(SRn+1)에서는 제1 클록 입력 단자(CK1)를 통해 제1 클록 신호(CKV)를, 제2 클록 입력 단자(CK2)를 통해 제2 클록 신호(CKVB)를, 제1 입력 단자(IN1)를 통해 제n 스테이지(SRn)의 게이트 온 전압을, 전압 입력 단자(Vin) 및 제2 직류 전압 단자(DI2)에는 저전압을, 그리고 제1 직류 전압 단자(DI1)에는 고전압을 각각 입력 받아 출력단(OUT)에서 n+1번째 게이트선(Gn+1; 더미 게이트선) 및 제n 스테이지(SRn)의 제2 입력 단자(IN2)로 게이트 온 전압을 출력하고, Q 노드 단자(Q)에서 제n+1 스테이지(SRn+1)의 제3 입력 단자(IN3)로 Q 노드 전압을 출력한다.
제n 스테이지(SRn)의 제2 입력 단자(IN2)로 인가된 제n+1 스테이지(SRn+1)의 게이트 온 전압은 제n 스테이지(SRn)가 더 이상 출력단(OUT)을 통하여 게이트 온 전압을 출력하지 않도록 한다.
이상과 같은 순서에 의하여 모든 게이트선(G1-Gn)에 순방향으로 순차적으로 게이트 온 전압이 인가된다.
한편, 역방향 모드는 순방향 모드와 달리 제1 직류 전압 단자(DI1)에는 저전압을, 그리고 제2 직류 전압 단자(DI2)에는 고전압을 각각 인가한다. 즉, DIR 전압으로 저전압을 인가하며, DIRB 전압으로 고전압을 인가한다.
또한, 역방향 모드에서는 제n+1 스테이지(SRn+1)가 먼저 동작하고, 제0 스테이지(SR0)가 가장 마지막에 동작하게 된다.
즉, 제n+1 스테이지(SRn+1)는 제1 클록 입력 단자(CK1)를 통해 제1 클록 신호(CKV)를, 제2 클록 입력 단자(CK2)를 통해 제2 클록 신호(CKVB)를, 제2 입력 단자(IN2)를 통해 스캔 개시 신호(STVP)를, 전압 입력 단자(Vin) 및 제1 직류 전압 단자(DI1)에는 저전압을, 그리고 제2 직류 전압 단자(DI2)에는 고전압을 각각 입력 받아 출력단(OUT)에서 n+1번째 게이트선(Gn+1; 더미 게이트선) 및 제n 스테이지(SRn)의 제2 입력 단자(IN2)로 게이트 온 전압을 출력하고, Q 노드 단자에서 제n+1 스테이지(SRn+1)의 제3 입력 단자(IN3)로 Q 노드 전압을 출력한다.
그 후 제n 스테이지(SRn)에서는 제1 클록 입력 단자(CK1)를 통해 제2 클록 신호(CKVB)를, 제2 클록 입력 단자(CK2)를 통해 제1 클록 신호(CKV)를, 제2 입력 단자(IN2)를 통해 제n+1 스테이지(SRn+1)의 게이트 온 전압을, 전압 입력 단자(Vin) 및 제1 직류 전압 단자(DI1)에는 저전압을, 그리고 제2 직류 전압 단자(DI2)에는 고전압을 각각 입력 받아 출력단(OUT)에서 n번째 게이트선(Gn), 제n+1 스테이지(SRn+1)의 제1 입력 단자(IN1) 및 제n-1 스테이지(SRn-1)의 제2 입력 단자(IN2)로 게이트 온 전압을 출력하고, Q 노드 단자(Q)에서 제n 스테이지(SRn)의 제3 입력 단자(IN3)로 Q 노드 전압을 출력한다.
제n+1 스테이지(SRn+1)의 제1 입력 단자(IN1)로 인가된 제n 스테이지(SRn)의 게이트 온 전압은 제n+1 스테이지(SRn+1)가 더 이상 출력단(OUT)을 통하여 게이트 온 전압을 출력하지 않도록 한다.
상기와 같은 동일 방법으로, 제1 스테이지(SR1)는 제1 클록 입력 단자(CK1)를 통해 제1 클록 신호(CKV)를, 제2 클록 입력 단자(CK2)를 통해 제2 클록 신호(CKVB)를, 제2 입력 단자(IN2)를 통해 제2 스테이지(SR2)의 게이트 온 전압을, 전압 입력 단자(Vin) 및 제1 직류 전압 단자(DI1)에는 저전압을, 그리고 제2 직류 전압 단자(DI2)에는 고전압을 각각 입력 받아 출력단(OUT)에서 첫 번째 게이트선(G1), 제2 스테이지(SR2)의 제1 입력 단자(IN1) 및 제0 스테이지(SR0)의 제2 입력 단자(IN2)로 게이트 온 전압을 출력하고, Q 노드 단자(Q)에서 제1 스테이지(SR1)의 제3 입력 단자(IN3)로 Q 노드 전압을 출력한다.
그 후, 제0 스테이지(SR0)에서는 제1 클록 입력 단자(CK1)를 통해 제2 클록 신호(CKVB)를, 제2 클록 입력 단자(CK2)를 통해 제1 클록 신호(CKV)를, 제2 입력 단자(IN2)를 통해 제1 스테이지(SR1)의 게이트 온 전압을, 전압 입력 단자(Vin) 및 제1 직류 전압 단자(DI1)에는 저전압을, 그리고 제2 직류 전압 단자(DI2)에는 고전압을 각각 입력 받아 출력단(OUT)에서 0번째 게이트선(G0; 더미 게이트선) 및 제1 스테이지(SR1)의 제1 입력 단자(IN1)로 게이트 온 전압을 출력하고, Q 노드 단자에서 제0 스테이지(SR0)의 제3 입력 단자(IN3)로 Q 노드 전압을 출력한다.
제1 스테이지(SR1)의 제1 입력 단자(IN1)로 인가된 제0 스테이지(SR0)의 게이트 온 전압은 제1 스테이지(SR1)가 더 이상 출력단(OUT)을 통하여 게이트 온 전압을 출력하지 않도록 한다.
이상과 같은 순서에 의하여 모든 게이트선(G1-Gn)에 역방향으로 순차적으로 게이트 온 전압이 인가된다.
도 2를 통하여 전체적인 게이트 구동부(400)의 구조에 대하여 살펴보았다. 이하에서는 도 3을 통하여 하나의 게이트선에 연결된 하나의 스테이지의 구조 및 동작을 좀 더 상세하게 살펴본다.
도 3은 본 발명의 실시예에 따른 하나의 스테이지를 도시한 회로도이고, 도 4는 도 3의 스테이지와 관련된 신호 파형도이다.
도 3을 참조하면, 게이트 구동부(400)의 각 스테이지(SR)는 풀업 구동부(412), 아웃풋 풀다운부(416), 리셋부(415), Q 노드 풀업부(411), Q 노드 풀다운부(414), Q 노드 리셋부(413) 및 버퍼 노드 안정부(417)를 포함한다.
위의 명칭은 순방향 모드에서 DIR 전압으로 고전압의 직류가 인가되고, DIRB 전압으로 저전압의 직류(VGL 전압)가 인가되는 경우를 기준으로 명명되었다. 역방향 모드에서는 명칭과 동작이 다를 수 있다.
풀업 구동부(412)는 스테이지(SR)의 가장 핵심적인 부분으로 게이트 온 전압을 생성하여 출력하는 부분이다. 풀업 구동부(412)는 출력단(OUT), Q 노드 및 제1 클록 입력 단자(CK1)의 사이에 위치하며, T3 트랜지스터 및 Cb 커패시터를 포함한다. O 노드는 풀업 구동부(412)의 내부에 위치하며, 출력단(OUT)과 동일하다. T3 트랜지스터의 제어 단자는 Q 노드에 연결되어 있고, 입력 단자는 제1 클록 입력 단자(CK1)와 연결되어 있고, 출력 단자는 출력단(OUT)과 연결되어 있다. Cb 커패시터는 T3 트랜지스터의 제어 단자 및 출력 단자와 연결되어 있으며, Q 노드의 전압을 저장하는 역할을 한다. 도 4를 참조하면, 예컨대 본단 스테이지인 j번째 스테이지(SRj)에서, j-1번째 기간 동안 Q 노드로 고전압(VGH)에 해당하는 게이트 온 전압이 인가되어 Cb 커패시터에 고전압이 저장된 상태에서 j번째 기간 동안 제1 클록 입력 단자(CK1)를 통해 클록 신호가 로우 값에서 하이 값으로 변하면, T3 트랜지스터의 제어 단자인 Q 노드의 전압이 Vb(VGH + 클록 신호의 변화값)로 부스트업되고 게이트 온 전압이 출력단(OUT)으로 출력된다. 도 4에서 Gout(j)는 본단 스테이지(SRj)의 출력 게이트 신호이고, Gout(j-1)은 전단 스테이지(SRj-1)의 출력 게이트 신호이고, Gout(j+1)은 후단 스테이지(SRj+1)의 출력 게이트 신호이다.
아웃풋 풀다운부(416)는 출력단(OUT)과 연결되어 있는 O 노드의 전압을 저전압으로 변경시키는 역할을 한다. 아웃풋 풀다운부(416)는 O 노드, P 노드, 전압 입력 단자(Vin) 및 제2 클록 입력 단자(CK2)의 사이에 위치하며, T10 트랜지스터 및 T11 트랜지스터를 포함한다. T10 트랜지스터의 제어 단자는 P 노드에 연결되어 있고, 입력 단자는 O 노드에 연결되어 있고, 출력 단자는 전압 입력 단자(Vin)에 연결되어 있다. T11 트랜지스터의 제어 단자는 제2 클록 입력 단자(CK2)에 연결되어 있고, 입력 단자는 O 노드에 연결되어 있고, 출력 단자는 전압 입력 단자(Vin)에 연결되어 있다. 제2 클록 입력 단자(CK2)에서 입력되는 클록 신호는 제1 클록 입력 단자(CK1)로부터 입력되는 클록 신호와 위상이 반전되어 있으므로 게이트 온 전압이 출력된 후 1H가 지나면 T11 트랜지스터가 턴 온되고 O 노드의 전압이 T11 트랜지스터를 통하여 빠져나가 저전압으로 바뀌면서 게이트 온 전압의 출력이 멈추게 된다. 한편, P 노드의 전압은 제1 클록 입력 단자(CK1)로 입력되는 클록 신호가 Ch 커패시터를 지나서 전달되는 노드이며, 클록 신호에 따라 주기적으로 변하지만, 도 4에 도시된 바와 같이 본단 스테이지(SRj)에서 게이트 온 전압이 출력되는 동안에는 저전압 상태를 유지한다 (후술하는 리셋부(415) 동작 참고).
리셋부(415)는 Q 노드에 부스트업 전압이 인가되는 동안에 P 노드의 전압값을 저전압으로 변경시켜, Q 노드 풀다운부(414) 및 아웃풋 풀다운부(416)의 T10 트랜지스터가 동작하지 않도록 한다. 리셋부(415)는 전압 입력 단자(Vin), P 노드 및 Q 노드 사이에 위치하며, T8 트랜지스터 및 T9 트랜지스터를 포함한다. T8 트랜지스터의 제어 단자는 Q 노드에 연결되어 있고, 입력 단자는 P 노드에 연결되어 있고, 출력 단자는 T9 트랜지스터의 입력 단자에 연결되어 있다. T9 트랜지스터의 제어 단자는 Q 노드에 연결되어 있고, 입력 단자는 T8 트랜지스터의 출력 단자에 연결되어 있고, 출력 단자는 전압 입력 단자(Vin)에 연결되어 있다. 즉, 리셋부(415)에 포함된 두 트랜지스터(T8, T9)의 제어 단자는 모두 Q 노드에 연결되어 있어 리셋부(415)의 제어 노드는 Q 노드이다.
이하에서는 Q 노드 풀업부(411), Q 노드 풀다운부(414) 및 Q 노드 리셋부(413)에 대하여 살펴본다.
Q 노드 풀업부(411)는 스테이지(SRj)의 Q 노드(풀업 구동부(412)의 T3 트랜지스터의 제어 단자임)의 전압을 DIR 전압(즉, 고전압)으로 높이는 역할을 수행한다. Q 노드 풀업부(411)는 제1 직류 전압 단자(DI1), 제1 입력 단자(IN1), Q 노드 및 Q1 노드 사이에 위치하며, T1 트랜지스터 및 T2 트랜지스터를 포함한다. T1 트랜지스터의 제어 단자는 제1 입력 단자(IN1)와 연결되어 있고, 입력 단자는 제1 직류 전압 단자(DI1)와 연결되어 있고, 출력 단자는 Q1 노드와 연결되어 있다. T2 트랜지스터의 제어 단자는 제1 입력 단자(IN1)와 연결되어 있고, 입력 단자는 T1 트랜지스터의 출력 단자, 즉, Q1 노드와 연결되어 있고, 출력 단자는 Q 노드와 연결되어 있다. Q 노드 풀업부(411)는 전단 스테이지(SRj-1)의 게이트 온 전압이 제1 입력 단자(IN1)로 인가되면 두 트랜지스터(T1, T2)의 제어 단자로 게이트 온 전압이 인가되고, DIR 전압(고전압)이 T1 트랜지스터 및 T2 트랜지스터를 거쳐 Q 노드로 전달되어 Q 노드의 전압을 고전압으로 풀업시킨다. 또한, Q 노드 풀업부(411)의 T1 트랜지스터의 출력 단자는 Q1 노드(버퍼 노드)로도 DIR 전압(고전압)을 전달한다.
Q 노드 풀다운부(414)는 Q 노드의 전압을 게이트 오프 전압에 준하는 저전압으로 낮추는 역할을 한다. Q 노드 풀다운부(414)는 Q 노드, Q1 노드, P 노드 및 전압 입력 단자(Vin)의 사이에 위치하며, T6 트랜지스터 및 T7 트랜지스터를 포함한다. T6 트랜지스터의 제어 단자는 P 노드와 연결되어 있고, 입력 단자는 Q1 노드와 연결되어 있고, 출력 단자는 전압 입력 단자(Vin)와 연결되어 있다. T7 트랜지스터의 제어 단자는 P 노드와 연결되어 있고, 입력 단자는 Q 노드와 연결되어 있고, 출력 단자는 T6 트랜지스터의 입력 단자 즉, Q1 노드와 연결되어 있다. Q 노드 풀다운부(414)는 P 노드의 전압이 하이일 때, T6 트랜지스터 및 T7 트랜지스터를 통하여 Q 노드의 전압을 저전압으로 배출시킨다. 여기서 P 노드의 전압은 제1 클록 입력 단자(CK1)로 입력되는 클록 신호가 Ch 커패시터를 지나서 전달되는 노드이며, 클록 신호에 따라 주기적으로 변하지만, 본단 스테이지(SRj)에서 게이트 온 전압이 출력되는 동안에는 저전압 상태를 유지한다. 또한, P 노드는 아웃풋 풀다운부(416)의 T10 트랜지스터를 동작시키는 노드이므로 Q 노드 풀다운부(414)와 아웃풋 풀다운부(416)의 T10 트랜지스터는 함께 동작하게 된다.
Q 노드 리셋부(413)는 후단 스테이지(SRj+1)의 게이트 온 전압이 인가되면, Q 노드의 전압을 DIRB 전압(저전압)으로 낮추는 역할을 한다. Q 노드 리셋부(413)는 제2 입력 단자(IN2), 제2 직류 전압 단자(DI2), Q 노드 및 Q1 노드 사이에 위치하며, T4 트랜지스터 및 T5 트랜지스터를 포함한다. T4 트랜지스터의 제어 단자는 제2 입력 단자(IN2)와 연결되어 있고, 입력 단자는 Q 노드와 연결되어 있고, 출력 단자는 Q1 노드와 연결되어 있다. T5 트랜지스터의 제어 단자는 제2 입력 단자(IN2)와 연결되어 있고, 입력 단자는 T4 트랜지스터의 출력 단자, 즉 Q1 노드와 연결되어 있고, 출력 단자는 제2 직류 전압 단자(DI2)와 연결되어 있다. 제2 입력 단자(IN2)를 통하여 후단 스테이지(SRj+1)의 게이트 온 전압이 인가되면, T4 트랜지스터 및 T5 트랜지스터가 턴온 되어 Q 노드의 전압을 저전압으로 낮추어 풀업 구동부(412)가 게이트 온 전압을 더 이상 출력하지 못하도록 한다.
Q 노드 풀다운부(414) 및 Q 노드 리셋부(413)는 그 역할이 유사하지만, 구동 타이밍이 다르다. 또한, 역방향 모드에서는 Q 노드 리셋부(413)와 Q 노드 풀업부(411)의 역할이 서로 바뀐다. 역방향 모드에 대해서는 별도로 후술한다.
한편, 버퍼 노드 안정부(417)는 Q1 노드(버퍼 노드)가 본단 스테이지(SRj)가 동작할 동안에 플로팅되어 있어 전압이 안정화되지 않을 수 있어 이를 안정화시키는 역할을 한다. 즉, Q1 노드로는 제1 입력 단자(IN1)를 통하여 전단 스테이지(SRj-1)의 게이트 온 전압이 인가된 후 제2 입력 단자(IN2)를 통하여 후단 스테이지(SRj+1)의 게이트 온 전압이 인가되는데, 그 사이인 본단 스테이지(SRj)에서 게이트 온 전압이 인가되는 동안에는 Q1 노드는 플로팅되어 있게 된다. 이를 안정화시키고자 Q1 노드에 버퍼 노드 안정부(417)를 통하여 본단 스테이지(SRj)의 Q 노드 전압이 인가되도록 한다. 버퍼 노드 안정부(417)는 제3 입력 단자(IN3) 및 Q1 노드 사이에 위치하며, 다이오드 연결된 T12 트랜지스터를 포함한다. T12 트랜지스터는 다이오드 연결되어 있으며, 제어 단자와 입력 단자에는 제3 입력 단자(IN3)가 연결되며, 출력 단자에는 Q1 노드가 연결되어 있다. 그 결과 제3 입력 단자(IN3)를 통하여 Q1 노드 전압이 입력되면 다이오드 연결된 T12를 거쳐 Q1 노드로 전달되어 Q1 노드의 전압을 Q 노드 전압으로 유지시키고 안정화시킨다. Q1 노드 전압이 Q 노드 전압과 거의 동일하게 유지되므로, Q1 노드와 Q 노드 간에 전압차가 거의 발생하지 않고, 이에 따라 Q1 노드와 Q 노드 간에 연결되어 있는 트랜지스터(T2, T4, T7)를 통해 Q 노드에서 Q1 노드 쪽으로 누설되는 전류가 발생하지 않거나 거의 발생하지 않게 된다.
한편, 스테이지(SRj)는 P 노드와 제1 클록 입력 단자(CK1)의 사이에 위치하는 Ch 커패시터를 포함한다. Ch 커패시터는 제1 클록 입력 단자(CK1)에서 입력된 클록 신호가 직접 P 노드로 전달되는 것을 막아준다.
이상에서는 한 스테이지를 순방향 모드에서의 동작을 기준으로 살펴보았다. 이하에서는 역방향 모드에서의 동작을 살펴보며, 차이가 있는 내용을 중심으로 살펴본다.
역방향 모드에서는 제1 직류 전압 단자(DI1)를 통하여 저전압이 인가되고, 제2 직류 전압 단자(DI2)를 통하여 고전압이 인가된다. 또한, 제2 입력 단자(IN2)를 통하여 전달되는 게이트 온 전압에 의하여 본단 스테이지가 게이트 온 전압을 생성하고 출력시키며, 제1 입력 단자(IN1)를 통하여 입력된 게이트 온 전압에 의하여 본단 스테이지가 더 이상 게이트 온 전압을 출력하지 않도록 한다. 이는 Q 노드 풀업부(411)와 Q 노드 리셋부(413)가 서로 역할을 바꾸어 동작하는 것을 의미하며, 이와 같이 역할 바꾸는 것이 가능하도록 하기 위하여 내부 트랜지스터의 구조가 동일하게 형성될 수 있다. 즉, Q 노드 풀업부(411)와 Q 노드 리셋부(413)는 모두 다른 스테이지(SR)에서 인가된 게이트 온 전압(제1 입력 단자(IN1) 또는 제2 입력 단자(IN2)로부터 입력됨)에 의하여 동작하며, Q 노드의 전압을 직류 전압(제1 직류 전압 단자(DI1) 또는 제2 직류 전압 단자(DI2)로부터 입력됨)으로 바꾸는 역할을 한다.
그 결과 도 2 및 도 3의 구조를 가지는 게이트 구동부(400)는 제1 직류 전압 단자(DI1) 및 제2 직류 전압 단자(DI2)로 인가되는 전압을 바꾸는 것에 의하여 역방향 모드로 동작시킬 수 있다.
한편, 도 3의 실시예에 따르면, 리셋부(415)의 제어 노드는 Q 노드인데, 리셋부(415)의 제어 노드를 Q 노드가 아닌 O 노드로도 형성할 수 있다.
이제 도 3에 도시된 회로도에서 제3 입력 단자(IN3)에 Q 노드 전압이 아닌 본단 스테이지의 출력 게이트 신호가 입력되는 예를 설명한다.
도 5는 비교예에 따른 신호 파형도이다.
제3 입력 단자(IN3)에 본단 스테이지(SRj)의 출력 게이트 신호[Gout(j)]가 입력될 수 있도록, 도 2에 예시된 게이트 구동부(400)는 제3 입력 단자(IN3)가 본단 스테이지의 출력단(OUT)이 연결되어 본단의 게이트 전압을 인가 받도록 구성될 수 있다.
도 3 및 도 5를 참조하면, j-1번째 기간 동안 제1 입력 단자(IN1)를 통해 전단의 게이트 온 전압이 인가되므로, 제1 직류 전압 단자(DI1)를 통해 입력되는 고전압이 T1 트랜지스터를 거쳐 Q1 노드에 인가된다. j번째 기간으로 진입하는 순간 T1 트랜지스터의 게이트의 커패시턴스로 인해 Q1 노드의 전압 강하(drop)가 일시적으로 일어났다가, 제3 입력 단자(IN3)를 통해 입력되는 본단 게이트 온 전압이 다이오드 연결된 T12 트랜지스터를 거쳐 Q1 노드에 인가된다. 따라서 Q1 전압은 j-1 내지 j번째 기간 동안 M자와 유사한 파형을 가진다.
j번째 기간에서 Q 노드의 전압은 Vb로 부스트업 되어 있는 반면, Q1 노드의 전압은 게이트 온 전압과 거의 같은 레벨이거나 일시적으로 게이트 온 전압보다 낮은 레벨이므로, Q1 노드와 Q 노드 간에 작지 않은 전압차가 발생한다. 제3 입력 단자(IN3)에 본단의 게이트 온 전압이 입력되면 Q1 노드의 전압이 게이트 온 전압으로 안정화되더라도, Q 노드와의 전압차로 인해, Q1 노드와 Q 노드 간에 연결되어 있는 트랜지스터(T2, T4, T7)를 통해 전류가 발생한다. 이로 인해 Q 노드의 전압값이 누설되어 예컨대 풀업 구동부(412)의 T3 트랜지스터 및 리셋부를 적절하게 제어하지 못하게 된다. 이로 인해 게이트 온 전압이 절절한 타이밍에 인가되거나 오프되지 않을 수 있다. 이러한 문제는 게이트 구동부(400)의 고온 신뢰성과 장기 신뢰성을 취약하게 한다.
한편, P 노드가 고전압 상태인 동안에 전압 입력 단자(Vin)를 통해 입력되는 저전압이 Q 노드 풀다운부(414)를 통해 Q 노드에 인가되고, 아웃풋 풀다운부(416)를 통해 O 노드에도 인가된다. 이에 따라 풀업 구동부(412)의 T3 트랜지스터의 제어 단자와 출력 단자 간의 전압차가 거의 없으므로, 클록 신호가 스윙하는 상황에서 Q 노드의 홀딩(holding) 능력이 저하되어 누설에 취약할 수 있고, 그 결과 예컨대 출력 게이트 전압의 리플이 커질 수 있다.
도 6은 도 3의 회로도의 제3 입력 단자에 입력되는 신호에 따른 Q1 노드의 전압의 시뮬레이션 결과를 나타낸 파형도이다.
도 6에서 실선으로 표시된 Ex.1은 제3 입력 단자(IN3)에 Q 노드의 전압이 입력될 때 Q1 노드의 전압의 파형을 나타내고, 점선으로 표시된 Ex.2는 제3 입력 단자(IN3)에 본단 스테이지(SRj)의 출력 게이트 신호[Gout(j)]가 입력될 때 Q1 노드 전압의 파형을 나타낸다. Ex.2의 경우 Q1 노드의 전압이 약 13V까지 상승하였다가 일시적으로 약 -10V 부근까지 강하한 후 약 14V까지 상승하는 것으로 나타났다. Ex.1의 경우 Q1 노드의 전압이 약 13V까지 상승하였다가 일시적으로 약간 강하한 후 약 34V까지 상승하는 것으로 나타났으며, 이것은 Q 노드의 전압의 부스트업과 일치한다. Ex.1의 경우와 달리, Ex.1의 경우 Q1 노드의 전압 상승으로 Q1 노드와 Q 노드 간 전압차가 감소하거나 거의 존재하지 않게 됨을 확인할 수 있고, 그 결과 Q 노드에서 Q1 노드 쪽으로 누설 전류가 거의 발생하지 않게 된다.
이하에서는 도 7 내지 도 12를 참조하여 본 발명의 다른 실시예들에 대하여 살펴본다.
도 7은 본 발명의 다른 일 실시예에 따른 하나의 스테이지를 도시한 회로도이고, 도 8은 도 7의 스테이지와 관련된 신호 파형도이다.
도 7의 실시예가 도 3의 실시예와 다른 점은 제1 입력 단자(IN1)가 두 개의 입력 단자(IN1a, IN1b)로 나뉘어 서로 다른 신호가 입력되고, 제2 입력 단자(IN2)도 두 개의 입력 단자(IN2a, IN2b)로 나뉘어 서로 다른 신호가 입력된다는 점이다.
하나의 제1 입력 단자(IN1)가 Q 노드 풀업부(411)의 T1 트랜지스터 및 T2 트랜지스터의 제어 단자 모두에 연결되는 도 3의 실시예와 달리, 제1a 입력 단자(IN1a)는 T1 트랜지스터의 제어 단자에 연결되고, 제1b 입력 단자(IN1b)는 T2 트랜지스터의 제어 단자에 연결된다. 제1a 입력 단자(IN1a)에는 전단 스테이지(SRj-1)의 출력 게이트 신호[Gout(j-1)]가 입력되지만, 제1b 입력 단자(IN1b)에는 전단 스테이지(SRj-1)의 Q 노드 전압[Q(j-1)]이 입력된다. j-1번째 기간 동안 T1 트랜지스터의 제어 단자와 T2 트랜지스터의 제어 단자에는 모두 하이 레벨의 신호가 인가되지만 T2 트랜지스터의 제어 단자에는 부스트업된 신호가 인가된다.
제1 입력 단자(IN1a, IN1b)와 유사하게, 제2a 입력 단자(IN2a)는 Q 노드 리셋부(413)의 T5 트랜지스터의 제어 단자에 연결되고, 제2b 입력 단자(IN2b)는 T4 트랜지스터의 제어 단자에 연결된다. 제2a 입력 단자(IN2a)에는 후단 스테이지(SRj+1)의 출력 게이트 신호[Gout(j+1)]가 입력되지만, 제2b 입력 단자(IN2b)에는 후단 스테이지(SRj+1)의 Q 노드 전압[Q(j+1)]이 입력된다. j+1번째 기간 동안 T4 트랜지스터의 제어 단자와 T5 트랜지스터의 제어 단자에는 모두 하이 레벨의 신호가 인가되지만 T4 트랜지스터의 제어 단자에는 부스트업된 신호가 인가된다.
한편, 스테이지의 나머지 입력 단자(CK1, CK2, DI1, DI2, Vin, IN3)에는 도 3의 실시예와 동일한 신호가 입력되고, 예컨대 제3 입력 단자(IN3)에는 본단 스테이지의 Q 노드의 전압이 입력된다.
도 7 및 도 8을 참조하면, T2 트랜지스터의 제어 단자에 전단 스테이지의 게이트 온 전압보다 부스트업된 전압이 인가되고, T4 트랜지스터의 제어 단자에 후단 스테이지의 게이트 온 전압보다 부스트업된 전압이 인가된다. 이에 따라 캐리 출력을 담당하는 T2 트랜지스터의 출력이 향상되어 저온 마진이 개선될 수 있고, 리셋을 담당하는 T4 트랜지스터의 출력이 향상되어 홀딩(holing) 능력이 개선될 수 있다.
도 9는 본 발명의 또 다른 일 실시예에 따른 하나의 스테이지를 도시한 회로도이고, 도 10은 도 9의 스테이지와 관련된 신호 파형도이다.
도 9의 실시예가 도 7의 실시예와 다른 점은 스테이지가 버퍼 노드 안정부(417)를 포함하지 않는다는 점이다. 즉, 스테이지는 다이오드 연결된 T12 트랜지스터를 포함하지 않고, 총 11개의 트랜지스터로 구성된다. 이 경우, 표시 패널(100)에 집적할 게이트 구동부(400)의 면적이 줄어들 수 있다.
Q 노드 리셋부(413)의 T4 트랜지스터의 제어 단자에는 후단 스테이지의 Q 노드의 전압[Q(j+1)]이 인가되므로, T4 트랜지스터의 제어 단자에는 j+1번째 기간뿐만 아니라 j번째 기간에도 하이 레벨의 신호가 인가된다. 따라서 j번째 기간에 T4 트랜지스터가 열려 있게 되므로, 본단 스테이지(SRj)가 동작하는 동안에 Q1 노드의 전압이 Q 노드의 전압과 거의 동일하게 유지될 수 있고, Q1 노드와 Q 노드 간에 연결되어 있는 트랜지스터(T2, T4, T7)를 통해 누설되는 전류가 거의 발생하지 않는다. 한편, Q 노드 풀업부(411)의 T2 트랜지스터의 제어 단자와 Q 노드 리셋부(413)의 T4 트랜지스터의 제어 단자에 각각 게이트 온 전압보다 부스트업된 전압이 인가되므로, 전술한 바와 같이, 해당 트랜지스터의 출력이 향상되어 저온 마진과 홀딩 능력이 개선될 수 있다.
도 11 및 도 12는 본 발명의 또 다른 일 실시예에 따른 하나의 스테이지를 도시한 회로도이다.
도 11 및 도 12의 실시예는 모두 전압 입력 단자(Vin)를 2개의 전압 입력 단자(Vin1, Vin2)로 나누고, 전압 입력 단자(Vin1)에 인가되는 저전압보다 낮은 전압을 제2 전압 입력 단자(Vin2)에 인가되도록 구성된다. 예컨대 제2 전압 입력 단자(Vin2)에 인가되는 저전압은 제1 전압 입력 단자(Vin1)에 인가되는 저전압보다 약 1V 이상 낮을 수 있다. 나머지는 도 3의 실시예와 동일하다.
먼저 도 11을 참조하면, 제1 전압 입력 단자(Vin1)는 아웃풋 풀다운부(416)의 T10 트랜지스터의 출력 단자 및 T11 트랜지스터의 출력 단자에, 그리고 리셋부(415)의 T9 트랜지스터의 출력 단자에 연결되어 있다. 제2 전압 입력 단자(Vin2)는 Q 노드 풀다운부(414)의 T6 트랜지스터의 출력 단자에 연결되어 있다. 제1 전압 입력 단자(Vin1)와 제2 전압 입력 단자(Vin2)에 모두 저전압이 인가되지만 제2 전압 입력 단자(Vin2)에 인가되는 전압이 보다 낮으므로, P 노드가 고전압 상태인 동안에, T3 트랜지스터의 제어 단자에 해당하는 Q 노드의 전압이 T3 트랜지스터의 출력 단자에 해당하는 O 노드의 전압보다 낮게 유지된다. 이에 따라 Q 노드의 홀딩 능력이 증가하여 T3 트랜지스터를 통한 누설이 개선될 수 있다.
도 12의 실시예는 리셋부(415)의 T9 트랜지스터의 출력 단자에 제1 전압 입력 단자(Vin1)가 아닌 제2 전압 입력 단자(Vin2)가 연결되어 있다는 점에서만 도 11의 실시예와 다르다. 마찬가지로, P 노드가 고전압 상태인 동안에 Q 노드의 전압이 O 노드의 전압보다 낮게 유지될 수 있다.
도 11 및 도 12의 실시예에서, Q 노드와 Q1 노드 간의 전압차를 제거하거나 적어도 줄이기 위해 제3 입력 단자(IN3)에 본단 스테이지의 Q 노드의 전압[Q(j)]이 입력된다. 실시예에 따라서는, 제3 입력 단자(IN3)에 본단 스테이지의 Q 노드의 전압[Q(j)]이 아닌 본단 스테이지의 출력 게이트 신호[Gout(j)]가 입력될 수도 있고, 이에 따라 버퍼 노드 안정부(417)는 본단 스테이지의 게이트 온 전압을 Q1 노드로 전달할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고, 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 통상의 기술자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
100: 표시 패널 300: 표시 영역
400: 게이트 구동부 411: Q 노드 풀업부
412: 풀업 구동부 413: Q 노드 리셋부
414: Q 노드 풀다운부 415: 리셋부
416: 아웃풋 풀다운부 417: 버퍼 노드 안정부
500: 데이터 구동부 600: 신호 제어부
800: 계조 전압 생성부 CK1, CK2: 클록 입력 단자
CKV, CKVB: 클록 신호 DI1, DI2: 직류 전압 단자
DIR, DIRB: 직류 전압 IN1, IN2, IN3: 입력 단자
OUT: 출력단 SR: 스테이지
STVP: 스캔 개시 신호 O, P, Q, Q1: 노드

Claims (20)

  1. 복수의 게이트선에 게이트 온 전압을 전달하는 복수의 스테이지를 포함하는 게이트 구동부에서, j번째 스테이지는,
    Q 노드와 연결된 제어 단자, 제1 클록 입력 단자와 연결된 입력 단자 및 출력단과 연결된 출력 단자를 가진 T3 트랜지스터를 포함하고, 게이트 온 전압을 출력하는 풀업 구동부;
    j-1번째 스테이지에서 출력된 게이트 온 전압을 입력받는 제1 입력 단자와 연결된 제어 단자, 제1 직류 전압 단자와 연결된 입력 단자 및 Q1 노드와 연결된 출력 단자를 가진 T1 트랜지스터, 그리고 상기 제1 입력 단자와 연결된 제어 단자, 상기 Q1 노드와 연결된 입력 단자 및 상기 Q 노드와 연결된 출력 단자를 가진 T2 트랜지스터를 포함하고, 상기 Q 노드를 고전압으로 변경시키는 Q 노드 풀업부;
    P 노드와 연결된 제어 단자, 상기 Q 노드와 연결된 입력 단자 및 상기 Q1 노드와 연결된 출력 단자를 가진 T7 트랜지스터를 포함하고, 상기 Q 노드의 전압을 저전압으로 바꾸는 Q 노드 풀다운부; 및
    j번째 스테이지의 Q 노드 전압을 인가받는 전압 입력 단자와 연결된 제어 단자, 상기 전압 입력 단자와 연결된 입력 단자 및 상기 Q1 노드와 연결된 출력 단자를 가진 T12 트랜지스터를 포함하고, j번째 스테이지의 Q 노드 전압을 상기 Q1 노드로 전달하는 버퍼 노드 안정부;
    를 포함하는 게이트 구동부.
  2. 제1항에서,
    상기 풀업 구동부는 Cb 커패시터를 더 포함하고,
    상기 Cb 커패시터는 상기 T3 트랜지스터의 상기 제어 단자 및 상기 출력 단자와 연결되어 있는 게이트 구동부.
  3. 제2항에서,
    j번째 스테이지는 T10 및 T11 트랜지스터를 포함하고 상기 출력단을 풀다운시키는 아웃풋 풀다운부를 더 포함하며,
    상기 T10 트랜지스터의 제어 단자는 상기 P 노드에 연결되어 있고, 입력 단자는 상기 출력단에 연결되어 있고, 출력 단자는 전압 입력 단자에 연결되어 저전압을 인가받으며,
    상기 T11 트랜지스터의 제어 단자는 제2 클록 입력 단자에 연결되어 있고, 입력 단자는 상기 출력단에 연결되어 있고, 출력 단자는 전압 입력 단자에 연결되어 저전압을 인가받는 게이트 구동부.
  4. 제3항에서,
    j번째 스테이지는 T8 및 T9 트랜지스터를 포함하고 상기 P 노드의 전압을 저전압으로 변경시키는 리셋부를 더 포함하며,
    상기 T8 트랜지스터의 제어 단자는 상기 Q 노드에 연결되어 있고, 입력 단자는 상기 P 노드에 연결되어 있고, 출력 단자는 상기 T9 트랜지스터의 입력 단자에 연결되어 있으며,
    상기 T9 트랜지스터의 제어 단자는 상기 Q 노드에 연결되어 있고, 출력 단자는 전압 입력 단자에 연결되어 저전압을 인가받는 게이트 구동부.
  5. 제3항에서,
    j번째 스테이지는 T8 및 T9 트랜지스터를 포함하고 상기 P 노드의 전압을 저전압으로 변경시키는 리셋부를 더 포함하며,
    상기 Q 노드 풀다운부는 T6 트랜지스터를 더 포함하고,
    상기 T8 트랜지스터의 제어 단자는 상기 Q 노드에 연결되어 있고, 입력 단자는 상기 P 노드에 연결되어 있고, 출력 단자는 상기 T9 트랜지스터의 입력 단자에 연결되어 있으며,
    상기 T9 트랜지스터의 제어 단자는 상기 Q 노드에 연결되어 있고,
    상기 T6 트랜지스터의 제어 단자는 상기 P 노드에 연결되어 있고, 입력 단자는 상기 Q1 노드에 연결되어 있고,
    상기 T9 및 T6 트랜지스터 각각의 출력 단자는 상기 T10 및 T11 트랜지스터 각각의 상기 출력 단자가 연결되어 있는 전압 입력 단자와 다른 전압 입력 단자에 연결되어 상기 T10 및 T11 트랜지스터 각각의 상기 출력 단자가 인가받는 상기 저전압보다 낮은 전압을 인가받는 게이트 구동부.
  6. 삭제
  7. 제4항에서,
    j번째 스테이지는 T4 및 T5 트랜지스터를 포함하고 상기 Q 노드를 저전압으로 변경시키는 Q 노드 리셋부를 더 포함하며,
    상기 T4 트랜지스터의 제어 단자는 j+1번째 스테이지에서 출력된 게이트 온 전압을 입력받는 제2 입력 단자에 연결되어 있고, 입력 단자는 상기 Q 노드에 연결되어 있고, 출력 단자는 상기 Q1 노드에 연결되어 있고,
    상기 T5 트랜지스터의 제어 단자는 상기 제2 입력 단자에 연결되어 있고, 입력 단자는 상기 Q1 노드에 연결되어 있으며, 출력 단자는 제2 직류 전압 단자와 연결되어 있는 게이트 구동부.
  8. 제7항에서,
    상기 Q 노드 풀다운부는 T6 트랜지스터를 더 포함하고,
    상기 T6 트랜지스터의 제어 단자는 상기 P 노드에 연결되어 있고, 입력 단자는 상기 Q1 노드에 연결되어 있고, 출력 단자는 전압 입력 단자에 연결되어 저전압을 인가받는 게이트 구동부.
  9. 제7항에서,
    상기 Q 노드 풀다운부는 T6 트랜지스터를 더 포함하고,
    상기 T6 트랜지스터의 제어 단자는 상기 P 노드에 연결되어 있고, 입력 단자는 상기 Q1 노드에 연결되어 있고, 출력 단자는 상기 T9 내지 T11 트랜지스터 각각의 상기 출력 단자가 연결되어 있는 전압 입력 단자와 다른 전압 입력 단자에 연결되어 상기 T9 내지 T11 트랜지스터 각각의 상기 출력 단자가 인가받는 상기 저전압보다 낮은 전압을 인가받는 게이트 구동부.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 복수의 게이트선에 게이트 온 전압을 전달하는 복수의 스테이지를 포함하는 게이트 구동부에서, j번째 스테이지는,
    Q 노드와 연결된 제어 단자, 제1 클록 입력 단자와 연결된 입력 단자 및 출력단과 연결된 출력 단자를 가진 T3 트랜지스터를 포함하고, 게이트 온 전압을 출력하는 풀업 구동부;
    j-1번째 스테이지에서 출력된 게이트 온 전압을 입력받는 단자와 연결된 제어 단자, 제1 직류 전압 단자와 연결된 입력 단자 및 Q1 노드와 연결된 출력 단자를 가진 T1 트랜지스터, 그리고 j-1번째 스테이지의 Q 노드 전압을 입력받는 단자와 연결된 제어 단자, 상기 Q1 노드와 연결된 입력 단자 및 상기 Q 노드와 연결된 출력 단자를 가진 T2 트랜지스터를 포함하고, 상기 Q 노드를 고전압으로 변경시키는 Q 노드 풀업부;
    j+1번째 스테이지에서 출력된 게이트 온 전압을 입력받는 단자와 연결된 제어 단자, 상기 Q1 노드와 연결된 입력 단자 및 제2 직류 전압 단자와 연결된 출력 단자를 가진 T5 트랜지스터, 그리고 j+1번째 스테이지의 Q 노드 전압을 입력받는 단자와 연결된 제어 단자, 상기 Q 노드와 연결된 입력 단자 및 상기 Q1 노드와 연결된 출력 단자를 가진 T4 트랜지스터를 포함하고, 상기 Q 노드를 저전압으로 변경시키는 Q 노드 리셋부; 및
    P 노드와 연결된 제어 단자, 상기 Q 노드와 연결된 입력 단자 및 상기 Q1 노드와 연결된 출력 단자를 가진 T7 트랜지스터를 포함하고, 상기 P 노드의 전압에 따라서 상기 Q 노드의 전압을 저전압으로 바꾸는 Q 노드 풀다운부;
    를 포함하는 게이트 구동부.
  14. 제13항에서,
    j번째 스테이지는 다이오드 연결된 T12 트랜지스터를 포함하고 j번째 스테이지의 Q 노드의 전압을 상기 Q1 노드로 전달하는 버퍼 노드 안정부를 더 포함하며,
    상기 T12 트랜지스터의 출력 단자는 상기 Q1 노드에 연결되어 있고, 제어 단자와 입력 단자는 전압 입력 단자에 연결되어 j번째 스테이지의 Q 노드 전압을 인가받는 게이트 구동부.
  15. 삭제
  16. 제13항에서,
    상기 풀업 구동부는 Cb 커패시터를 더 포함하고,
    상기 Cb 커패시터는 상기 T3 트랜지스터의 상기 제어 단자 및 상기 출력 단자와 연결되어 있는 게이트 구동부.
  17. 제16항에서,
    j번째 스테이지는 T10 및 T11 트랜지스터를 포함하고 상기 출력단을 풀다운시키는 아웃풋 풀다운부를 더 포함하며,
    상기 T10 트랜지스터의 제어 단자는 상기 P 노드에 연결되어 있고, 입력 단자는 상기 출력단에 연결되어 있고, 출력 단자는 전압 입력 단자에 연결되어 저전압을 인가받으며,
    상기 T11 트랜지스터의 제어 단자는 제2 클록 입력 단자에 연결되어 있고, 입력 단자는 상기 출력단에 연결되어 있고, 출력 단자는 전압 입력 단자에 연결되어 저전압을 인가받는 게이트 구동부.
  18. 제17항에서,
    j번째 스테이지는 T8 및 T9 트랜지스터를 포함하고 상기 P 노드의 전압을 저전압으로 변경시키는 리셋부를 더 포함하며,
    상기 T8 트랜지스터의 제어 단자는 상기 Q 노드에 연결되어 있고, 입력 단자는 상기 P 노드에 연결되어 있고, 출력 단자는 상기 T9 트랜지스터의 입력 단자에 연결되어 있으며,
    상기 T9 트랜지스터의 제어 단자는 상기 Q 노드에 연결되어 있고, 출력 단자는 전압 입력 단자에 연결되어 저전압을 인가받는 게이트 구동부.
  19. 삭제
  20. 제13항에서,
    상기 Q 노드 풀다운부는 T6 트랜지스터를 더 포함하고,
    상기 T6 트랜지스터의 제어 단자는 상기 P 노드에 연결되어 있고, 입력 단자는 상기 Q1 노드에 연결되어 있고, 출력 단자는 전압 입력 단자에 연결되어 저전압을 인가받는 게이트 구동부.
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