CN108257567A - Goa单元及其驱动方法、goa电路、触控显示装置 - Google Patents

Goa单元及其驱动方法、goa电路、触控显示装置 Download PDF

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Abstract

本发明实施例提供一种GOA单元及其驱动方法、GOA电路、触控显示装置，涉及显示技术领域，用于解决触控阶段结束后需要启动的那一级移位寄存器由于在触控阶段其上拉节点发生漏电，使得在触控阶段结束后该级移位寄存器输出电压不足、导致像素充电不足的问题。该GOA单元包括第一输入模块、第二输入模块、输出模块、抗漏电模块、下拉控制模块和下拉模块；其中抗漏电模块连接第一节点、第二电压端和上拉节点，抗漏电模块用于在第二电压端的控制下，将第一节点的电压输出至上拉节点。

Description

GOA单元及其驱动方法、GOA电路、触控显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种GOA单元及其驱动方法、GOA电路、触控显示装置。
背景技术
近年来，触控显示面板的发展呈现出了高集成度，低成本的发展趋势。其中一项非常重要的技术就是GOA(Gate Driver on Array，阵列基板行驱动)的技术量产化的实现。利用GOA技术将栅极驱动电路集成在显示面板的阵列基板上，从而可以省掉栅极驱动集成电路部分，以从材料成本和制作工艺两方面降低产品成本。这种利用GOA技术集成在阵列基板上的栅极驱动电路也称为GOA电路或移位寄存器电路，其中该栅极驱动电路中的每个移位寄存器也称GOA单元。其中，移位寄存器电路包括若干个移位寄存器，每一移位寄存器对应一条栅线，具体的每一移位寄存器的输出端连接一条栅线；且一个移位寄存器的输出端连接下一个移位寄存器的输入端。
现有的触控显示面板中在触控(Touch)阶段结束后需要启动的那一级移位寄存器，在触控阶段中其上拉节点PU为高电平，由于时钟信号端的信号为低电平，因此在触控阶段中该级移位寄存器不输出栅极扫描信号。由于触控阶段中上拉节点PU会通过TFT(ThinFilm Transistor，薄膜晶体管)发生漏电，在上拉节点PU的控制下，使得触控阶段结束后该级移位寄存器的输出晶体管打开不充分，从而使得其输出电压不足，这样一来易导致像素充电不足，甚至出现显示异常。
发明内容
本发明的实施例提供一种GOA单元及其驱动方法、GOA电路、触控显示装置，用于解决触控阶段结束后需要启动的那一级移位寄存器由于在触控阶段其上拉节点发生漏电，使得在触控阶段结束后该级移位寄存器输出电压不足、导致像素充电不足的问题。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面，提供一种GOA单元，包括第一输入模块、第二输入模块、输出模块、抗漏电模块、下拉控制模块和下拉模块。其中，所述第一输入模块连接第一信号输入端、第一节点和第一控制电压端，所述第一输入模块用于在所述第一信号输入端的控制下，将所述第一控制电压端的电压输出至所述第一节点；所述第二输入模块连接第二信号输入端、所述第一节点和第二控制电压端；所述第二输入模块用于在所述第二信号输入端的控制下，将所述第二控制电压端的电压输出至所述第一节点；所述输出模块连接所述上拉节点、第一时钟信号端和信号输出端；所述输出模块用于在所述上拉节点的控制下，将所述第一时钟信号端的信号输出至所述信号输出端；所述下拉控制模块连接第二时钟信号端、所述第一节点、第一电压端和下拉节点；所述下拉控制模块用于在所述第一节点的控制下，将所述第一电压端的电压输出至所述下拉节点；所述下拉控制模块还用于在所述第二时钟信号端的控制下，使得所述下拉节点保持第一电位，所述第一电位与所述第一电压端的电位不同；所述下拉模块连接所述下拉节点、所述第一节点、所述第一电压端和所述信号输出端；所述下拉模块用于在所述下拉节点的控制下，将所述第一节点和所述信号输出端的电位下拉至所述第一电压端；所述抗漏电模块连接所述第一节点、第二电压端和所述上拉节点，所述抗漏电模块用于在所述第二电压端的控制下，将所述第一节点的电压输出至所述上拉节点。
可选的，所述下拉控制模块用于在所述第二时钟信号端的控制下，使得所述下拉节点保持第一电位，包括：所述下拉控制模块用于在所述第二时钟信号端的控制下，对所述第二时钟信号端的电压进行存储，并将所述第二时钟信号端的电压输出至所述下拉节点；或者用于将存储的电压输出至所述下拉节点。
可选的，所述抗漏电模块包括第一晶体管；所述第一晶体管的栅极连接所述第二电压端，第一极连接所述第一节点，第二极连接所述上拉节点。
可选的，所述第一输入模块包括第二晶体管，所述第二晶体管的栅极连接所述第一信号输入端，第一极连接所述第一控制电压端，第二极连接所述第一节点；和/或，所述第二输入模块包括第三晶体管，所述第三晶体管的栅极连接所述第二信号输入端，第一极连接所述第二控制电压端，第二极连接所述第一节点。
可选的，所述输出模块包括第四晶体管和第一电容；所述第四晶体管的栅极连接所述上拉节点，第一极连接所述第一时钟信号端，第二极连接所述信号输出端；所述第一电容的一端连接所述上拉节点，另一端连接所述信号输出端。
可选的，所述下拉控制模块包括第五晶体管、第六晶体管和第二电容；所述第五晶体管的栅极和第一极连接所述第二时钟信号端，第二极连接所述下拉节点；所述第六晶体管的栅极连接所述第一节点，第一极连接所述下拉节点，第二极连接所述第一电压端；所述第二电容的一端连接所述下拉节点，另一端连接所述第一电压端。
进一步的，所述下拉控制模块连接所述信号输出端，所述下拉控制模块还包括第七晶体管，所述第七晶体管的栅极连接所述信号输出端，第一极连接所述下拉节点，第二极连接所述第一电压端。
可选的，所述下拉模块包括第八晶体管和第九晶体管；所述第八晶体管的栅极连接所述下拉节点，第一极连接所述第一节点，第二极连接所述第一电压端；所述第九晶体管的栅极连接所述下拉节点，第一极连接所述信号输出端，第二极连接所述第一电压端。
可选的，所述晶体管为单栅极晶体管。
可选的，所述晶体管均为N型晶体管或者均为P型晶体管。
第二方面、提供一种如第一方面所述的GOA单元的驱动方法，包括：在一图像帧的显示阶段，控制所述GOA单元的第二电压端的电压为第一电压，以使所述GOA单元的抗漏电模块处于允许第一节点的电压输出至上拉节点的状态；在一图像帧的触控阶段，控制所述GOA单元的第二电压端的电压为第二电压，以使得所述GOA单元的抗漏电模块处于禁止第一节点的电压输出至上拉节点的状态。
可选的，在所述触控阶段，所述驱动方法还包括：控制所述GOA单元的第一控制电压端和第二控制电压端的电压为高电平信号，以减少所述GOA单元的第一节点在所述触控阶段的漏电流。
第三方面、提供一种GOA电路，包括多个级联的如第一方面所述的GOA单元；第一级GOA单元的第一信号输入端连接起始信号端；除了第一级GOA单元以外，每一级GOA单元的第一信号输入端与该级GOA单元的上一级GOA单元的信号输出端相连接；除了最后一级GOA单元以外，每一级GOA单元的第二信号输入端与该级GOA单元的下一级GOA单元的信号输出端相连接；最后一级GOA单元的第二输入端连接第二信号端。
第四方面、提供一种触控显示装置，包括如第三方面所述的GOA电路。
本发明实施例提供一种GOA单元及其驱动方法、GOA电路、触控显示装置，该GOA单元包括第一输入模块、第二输入模块、下拉控制模块、下拉模块、输出模块和抗漏电模块。其中，第一输入模块在第一信号输入端的控制下，将第一控制电压端的电压输出至第一节点；第二输入模块在第二信号输入端的控制下，将第二控制电压端的电压输出至第一节点。输出模块在上拉节点的控制下，将第一时钟信号端的信号输出至信号输出端。下拉控制模块用于在第一节点的控制下，将第一电压端的电压输出至下拉节点，下拉控制模块还用于在第二时钟信号端的控制下，使得下拉节点保持第一电位，第一电位与第一电压端的电位不同。下拉模块在下拉节点的控制下，将第一节点和信号输出端的电位下拉至第一电压端。
在此基础上，在显示阶段，可以控制GOA单元的抗漏电模块处于允许第一节点的电压输出至上拉节点的状态，以使得该级GOA单元可以用于正常显示；在触控阶段，控制GOA单元的抗漏电模块60处于禁止第一节点的电压输出至上拉节点的状态，从而在触控阶段第一节点的漏电不会导致上拉节点发生漏电，以避免触控阶段中上拉节点发生漏电的问题，进而可以降低触控阶段前结束后需要启动的那一级GOA单元发生输出电压不足，导致像素充电不足，出现显示异常等问题的几率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种现有的8T2C GOA单元的电路结构图；
图2为多个图1所示的GOA单元级联形成的GOA电路的示意图；
图3为图2所示的GOA电路用于正向扫描时的时序控制图；
图4为本发明实施例提供的一种晶体管的特性曲线图；
图5为本发明实施例提供的一种GOA单元的模块示意图；
图6为本发明实施例提供的另一种GOA单元的模块示意图；
图7为一种图5所示的GOA单元的电路结构图；
图8为一种图6所示的GOA单元的电路结构图；
图9为本发明实施例提供的一种图7所示的GOA单元的时序控制图；
图10为多个图7所示的GOA单元级联形成的GOA电路的示意图。
附图标记：
10-第一输入模块；20-第二输入模块；30-输出模块；40-下拉控制模块；50-下拉模块；60-抗漏电模块。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1为现有的一种触控显示面板的8T2C GOA单元的电路原理图，该GOA单元具有两个时钟信号端CK以及CKB、两个输入信号端STV以及RESET和两个控制电压端CN、CNB。其中信号CK和信号CKB为互补信号，VGL为直流低电平信号，控制电压端CN和控制电压端CNB为实现正反扫的控制电压端。利用该GOA单元形成的GOA电路如图2所示，该GOA电路可以实现正反扫，具体的若CN为高电平，CNB为低电平，则GOA电路实现正向扫描，此时STV为正向扫描的信号输入端；若CN为低电平，CNB为高电平，则GOA电路实现反向扫描，此时RESET为反向扫描的信号输入端。需要说明的是，8T2C GOA单元是指，该GOA单元中包括8个晶体管和两个电容。
图2为多个图1所示的GOA单元级联形成的GOA电路的示意图，其中，一级GOA单元的STV连接上一级GOA单元的输出端OUT，RESET连接下一级GOA单元的输出端；图3为图2所示的GOA电路正向扫描时的时序控制图；图4为晶体管特性正常(OK)和特性不正常(NG)时的特性曲线。
参照图2，第N级GOA单元输出OUT_N信号后，进入Touch阶段，Touch阶段结束后，再次进入显示阶段，第N+1级GOA单元继续输出OUT_N+1信号。在Touch阶段，第N+1级GOA单元的上拉节点PU_N+1如图3所示为高电平，CN为高电平，CNB为低电平(图3的01处)，因此上拉节点PU会通过晶体管T2发生漏电。
具体的，晶体管T2的栅源电压为0V，源漏电压为高低电平的电压差。根据图4，若GOA单元中TFT特性正常，当栅源电压Vgs＝0V时，漏电流Ids的量级为1×E-10量级(也可参照图4记为1E-10)，经过Touch时间后，第N+1级GOA单元的上拉节点PU_N+1仍能保持高电平，因此Touch阶段结束后，不会导致像素充电不足；若GOA单元中TFT特性不正常，当栅源电压Vgs＝0V时，漏电流Ids的量级为1×E-5量级，经过Touch时间后，第N+1级GOA单元的上拉节点PU_N+1的幅值降低(图3的03处)，因此Touch阶段结束后，会使得晶体管T3不能完全打开，从而导致OUT_N+1端的输出电压不足(图3的02处)，进而易导致像素充电不足，出现显示异常。
需要说明的是，本领域中，当晶体管的漏电流Ids的量级大于e-5量级时，经过Touch时间后，如图3所示，会导致Touch阶段结束后需要启动的那一级GOA单元(即第N+1级GOA单元)的上拉节点PU_N+1的幅值降低，导致像素充电不足。
综上所述，现有触控显示面板触控阶段结束后需要启动的那一级GOA单元，由于在触控阶段其上拉节点PU会发生漏电，因此在触控阶段结束后该级GOA单元会存在输出电压不足，导致像素充电不足，出现显示异常的问题。
为了解决上述问题，本发明实施例提供一种GOA单元，如图5所示，包括第一输入模块10、第二输入模块20、输出模块30、下拉控制模块40、下拉模块50和抗漏电模块60，其中：
第一输入模块10连接第一信号输入端INPUT1、第一节点PUCN和第一控制电压端CN，第一输入模块10用于在第一信号输入端INPUT1的控制下，将第一控制电压端CN的电压输出至第一节点PUCN。
第二输入模块20连接第二信号输入端INPUT2、第一节点PUCN和第二控制电压端CNB，第二输入模块20用于在第二信号输入端INPUT2的控制下，将第二控制电压端CNB的电压输出至第一节点PUCN。
输出模块30连接上拉节点PU、第一时钟信号端CK以及信号输出端OUT，输出模块30用于在上拉节点PU的控制下，将第一时钟信号端CK的信号输出至信号输出端OUT。
下拉控制模块40连接第二时钟信号端CKB、第一节点PUCN、第一电压端VGL和下拉节点PD，下拉控制模块40用于在第一节点PUCN的控制下，将第一电压端VGL的电压输出至下拉节点PD；下拉控制模块40还用于在第二时钟信号端CKB的控制下，使得下拉节点PD保持第一电位，第一电位与第一电压端VGL的电位不同。具体的，下拉控制模块40用于在第二时钟信号端CKB的控制下，对第二时钟信号端CKB的电压进行存储，并将第二时钟信号端CKB的电压输出至下拉节点PD，或者用于将存储的电压释放至下拉节点PD。
可选的，如图6所示，下拉控制模块40还连接信号输出端OUT，下拉控制模块40还用于在信号输出端OUT的控制下，将第一电压端VGL的电压输出至下拉节点PD。
在此基础上，下拉模块50连接下拉节点PD、第一节点PUCN、第一电压端VGL和信号输出端OUT；下拉模块50用于在下拉节点PD的控制下，将第一节点PUCN和信号输出端OUT的电位下拉至第一电压端VGL。
抗漏电模块60连接第一节点PUCN、第二电压端V2和上拉节点PU，抗漏电模块60用于在第二电压端V2的控制下，将第一节点PUCN的电压输出至上拉节点PU。
基于此，本发明实施例提供的GOA单元，在显示阶段，可以控制GOA单元的抗漏电模块60处于允许第一节点PUCN的电压输出至上拉节点PU的状态，以使得该级GOA单元可以用于正常显示；在触控阶段，控制GOA单元的抗漏电模块60处于禁止第一节点PUCN的电压输出至上拉节点PU的状态，从而在触控阶段第一节点PUCN的漏电不会导致上拉节点PU发生漏电，以避免触控阶段中上拉节点PU发生漏电的问题，进而可以降低触控阶段前结束后需要启动的那一级GOA单元发生输出电压不足，导致像素充电不足，出现显示异常等问题的几率。
图7和图8为本实施例提供的GOA单元的两种具体电路示意图，以下结合图7和图8对本发明实施例提供的GOA单元各个模块的具体结构进行举例说明。
参照图7，抗漏电模块60包括第一晶体管T1，第一晶体管T1的栅极连接第二电压端V2，第一极连接第一节点PUCN，第二极连接上拉节点PU。
第一输入模块10包括第二晶体管T2，第二晶体管T2的栅极连接第一信号输入端INPUT1，第一极连接第一控制电压端CN，第二极连接第一节点PUCN。
第二输入模块20包括第三晶体管T3，第三晶体管T3的栅极连接第二信号输入端INPUT2，第一极连接第二控制电压端CNB，第二极连接第一节点PUCN。
输出模块30包括第四晶体管T4和第一电容C1，第四晶体管T4的栅极连接上拉节点PU，第一极连接第一时钟信号端CK，第二极连接信号输出端OUT；第一电容C1的一端连接上拉节点PU，另一端连接信号输出端OUT。
下拉控制模块40包括第五晶体管T5、第六晶体管T6和第二电容C1，第五晶体管T5的栅极和第一极连接第二时钟信号端CKB，第二极连接下拉节点PD；第六晶体管T6的栅极连接第一节点PUCN，第一极连接下拉节点PD，第二极连接第一电压端VGL；第二电容C1的一端连接下拉节点PD，另一端连接第一电压端VGL。
可选的，参照图8，下拉控制模块40还包括第七晶体管T7，第七晶体管T7的栅极连接信号输出端OUT，第一极连接下拉节点PD，第二极连接第一电压端VGL。
在此基础上，下拉模块50包括第八晶体管T8和第九晶体管T9，第八晶体管T8的栅极连接下拉节点PD，第一极连接第一节点PUCN，第二极连接第一电压端VGL；第九晶体管T9的栅极连接下拉节点PD，第一极连接信号输出端OUT，第二极连接第一电压端VGL。
需要说明的是，本实施例不限定第n晶体管为一个晶体管，其可以是多个晶体管的串联，图7和图8中以第n晶体管包括一个晶体管为例进行示意。本实施例中，上述晶体管可以均为P型晶体管或者均为N型晶体管。当上述晶体管均为P型晶体管时，其第一极为源极，第二极为漏极。当上述晶体管均为N型晶体管时，其第一极为漏极，第二极为源极。本实施例以各晶体管为N型晶体管为例进行说明。
在此基础上，上述晶体管可以为双栅极晶体管，也可以为单栅极晶体管，通常单栅极晶体管的漏电流相对于双栅极晶体管的漏电流较大，使得GOA单元的稳定性较差。由于本实施例提供的GOA单元在触控阶段对上拉节点PU的抗漏电能力较强，因此本实施例中各晶体管均为单栅极晶体管时，可以避免单栅极晶体管的漏电流较大导致GOA单元的稳定性差的问题。
因此本实施例优选的，上述各晶体管均为单栅极晶体管。这样一来，可以减小GOA单元的布线空间，从而实现触控显示面板的更窄边框。当然，也可以通过等比例减小晶体管的宽和长等方式来减小布线空间，从而实现触控显示面板的窄边框，本发明实施例对此不做限定。
此外，本发明实施例提供的GOA单元构成的GOA电路可以实现对栅线的双向扫描。具体的，当第一控制电压端CN输出恒定的高电平，第二控制电压端CNB输出恒定的低电平时，GOA电路可以正向扫描；当第一控制电压端CN输出恒定的低电平，第二控制电压端CNB输出恒定的高电平时，GOA电路可以反向扫描。
以下对图7和图8的GOA单元用于正向扫描时的具体工作过程进行说明，GOA单元中各晶体管为N型晶体管。该GOA单元用于正向扫描时，CN＝1，CNB＝0。其中“1”为高电平，“0”为低电平。
一图像帧内，在显示阶段，控制该GOA单元的第二电压端V2的电压为第一电压，以使该GOA单元的抗漏电模块60处于允许第一节点PUCN的电压输出至上拉节点PU的状态。其中，显示阶段包括输入阶段、输出阶段和复位阶段。
具体的，上述第一电压为高电平信号，则在第二电压端V2的控制下，第一晶体管T1导通，第一节点PUCN的电压可以经第一晶体管T1输出至上拉节点PU。
输入阶段：在第一信号输入端INPUT1的控制下，第一输入模块10将第一控制电压端CN的电压输出至上拉节点PU。
具体的，INPUT1＝1，INPUT2＝0，CKB＝1，CK＝0，PD＝0，OUT＝0，PUCN＝PU＝1，PD＝0。
在此情况下，在第一信号输入端INPUT1的控制下，第二晶体管T2导通，将第一控制电压端CN的高电平通过第二晶体管T2输出至第一节点PUCN，第一节点PUCN的电压通过第一晶体管T1输出至上拉节点PU，并通过第一电容C1对该高电平进行存储。在第二时钟信号端CKB的控制下，第五晶体管T5导通，第二时钟信号端CKB的高电平通过第五晶体管T5输出至下拉节点PD。在第一节点PUCN的控制下，第六晶体管T6导通，第一电压端VGL的电压通过第六晶体管T6输出至下拉节点PD。通过设置第五晶体管T5和第六晶体管T6的尺寸比例，例如设置第六晶体管T6的宽长比大于第五晶体管T5的宽长比，以使得下拉节点PD为低电平。在下拉节点PD的控制下，第八晶体管T8、第九晶体管T9截止；在第二信号输入端INPUT2的控制下，第三晶体管T3截止。
在上拉节点PU的控制下，第四晶体管T4导通，第一时钟信号端CK的低电平通过第四晶体管T4输出至信号输出端OUT。输入阶段时，信号输出端OUT不输出栅极扫描信号。
输出阶段：在上拉节点PU的控制下，输出模块30将第一时钟信号端CK的信号作为栅极扫描信号输出至信号输出端OUT。
具体的，INPUT1＝0，INPUT2＝0，CKB＝0，CK＝1，PD＝0，OUT＝1，PUCN＝PU＝1，PD＝0。
由于第一信号输入端INPUT1输出低电平，因此第二晶体管T2处于截止状态。第一电容C1将存储的高电平用于对上拉节点PU进行充电，以使得第四晶体管T4保持导通状态。在此情况下，第一时钟信号端CK的高电平作为栅极扫描信号通过第四晶体管T4输出至信号输出端OUT，以对于该信号输出端OUT相连接的栅线进行扫描。此外，在第一电容C1的自举作用下，上拉节点PU和第一节点PUCN的电位进一步升高。
此外，在第二时钟信号端CKB的控制下，第五晶体管T5截止。在第一节点PUCN的控制下，第六晶体管T6导通，将下拉节点PD的电位下拉至第一电压端VGL的低电平。
需要说明的是，当信号输出端OUT的输出信号为高电平时，第七晶体管M7导通，进一步保证了下拉节点PD为低电平，进而增强了GOA单元的输出驱动能力。
复位阶段：在第二信号输入端INPUT2的控制下，第二输入模块20将上拉节点PU的电位下拉至第二控制电压端CNB；下拉控制模块40对第二时钟信号端CKB的电压进行存储，在第二时钟信号端CKB的控制下，第二时钟信号端CKB的电压输出至下拉节点PD或将存储的电压释放至下拉节点PD；在下拉节点PD的控制下，下拉模块50将第一节点PUCN、上拉节点PU和信号输出端OUT的电位下拉至第一电压端VGL。
具体的，INPUT1＝0，INPUT2＝1，CKB＝1，CK＝0，OUT＝0，PUCN＝PU＝0，PD＝1。
在此情况下，在第一信号输入端INYPUT1的控制下，第一晶体管T1截止。在第二信号输入端INYPUT2的控制下，第三晶体管T3导通，从而将第二控制电压端CNB的低电平输出至第一节点PUCN的电位，并通过第一晶体管T1将第一节点PUCN的低电平输出至上拉节点PU。在第一节点PUCN的控制下，第六晶体管T6截止；在上拉节点PU的控制下，第四晶体管T4截止。
在第二时钟信号端CKB的控制下，第五晶体管T5导通，第二时钟信号端CKB的高电平通过第五晶体管T5输出至下拉节点PD，第二电容C2对第二时钟信号端CKB的高电平进行存储。
在下拉节点PD的控制下，第八晶体管T8、第九晶体管T9导通。通过第八晶体管T8将第一节点PUCN和上拉节点PU的电位下拉至第一电压端VGL的低电平；通过第九晶体管T9将信号输出端OUT的电位下拉至第一电压端VGL的低电平。
接下来，在下一图像帧之前，当INPUT2＝0时，第三晶体管T3截止。当CKB＝1时，第二时钟信号端CKB的高电平通过第五晶体管T5输出至下拉节点PD，且第二电容C2对第二时钟信号端CKB的高电平进行存储。当CKB＝0时，第二电容C2可以将存储的高电平输出至下拉节点PD，以使得该下拉节点PD保持高电平。从而在下一图像帧之前，在下拉节点PD的控制下，第一节点PUCN的电位可以通过第八晶体管T8被下拉至第一电压端VGL的低电平，下拉控制模块40和下拉模块50重复该过程。
以上是GOA单元在显示阶段的工作过程。接下来对GOA单元的工作过程进行说明。触控阶段中，第一时钟信号端CK和第二时钟信号端CKB的信号均为低电平，因此在该阶段中GOA单元不输出栅极扫描信号。
如图9所示，在触控阶段，控制GOA单元的第二电压端V2的电压为第二电压，以使得GOA单元的抗漏电模块60处于禁止第一节点PUCN的电压输出至上拉节点PU的状态。其中，晶体管为N型时第二电压为低电平信号，在第二电压端V2的控制下，第一晶体管T1截止，第一节点PUCN的电压不能输出至上拉节点PU。
具体的，若GOA单元为Touch阶段后需要启动的那一级GOA单元(即图10中的第RS(N+1)级GO A单元)，在触控阶段，CN＝1，CNB＝0，INPUT1＝0，INPUT2＝0，(PUCN_N+1)＝1，(PU_N+1)＝1，PD＝0，CK＝0，CKB＝0。
在此情况下，第一节点PUCN_N+1会通过第三晶体管T3漏电。由于第一节点PUCN_N+1的电压不能输出至上拉节点PU_N+1，因此第一节点PUCN的漏电在触控阶段不会导致上拉节点PU发生漏电，从而上拉节点PU可以保持高电平(图9的03处)，因此在触控阶段结束后第RS(N+1)级GOA单元可以正常输出OUT_N+1信号(图9的02处)，从而可以避免触控阶段中上拉节点PU发生漏电的问题，进而可以降低触控阶段前结束后第RS(N+1)级GOA单元发生输出电压不足，导致像素充电不足，出现显示异常等问题的几率。其中，第一节点PUCN_N+1在触控阶段通过第三晶体管T3漏电的原理与图1所示的GOA单元中上拉节点PU在触控阶段通过晶体管T2漏电的原理相同，此处不再赘述。
在此基础上，当第一节点PUCN_N+1在触控阶段的漏电现象较为严重时，在触控阶结束后，第一晶体管T1在第二电压端V2的控制下导通，第一节点PUCN_N+1的电压输出至上拉节点PU_N+1时，可能会瞬间降低上拉节点PU_N+1的幅值，在上拉节点PU_N+1的控制下，会使得第四晶体管T4打开不充分，从而导致信号输出端OUT的输出电压不足，进而导致像素充电不足，出现显示异常。
为了避免该问题，本发明实施例优选的，在触控阶段，如图9所示，控制GOA单元的第一控制电压端CN和第二控制电压端CNB的电压为高电平信号，以减少GOA单元的第一节点PUCN在触控阶段的漏电流，即CN＝CNB＝1(图9的01处)。
在此情况下，第三晶体管T3的栅源电压为低电平，源漏电压为0V左右。根据图4，若GOA单元中TFT特性正常，当栅源电压Vgs为低电平时，漏电流Ids的量级为1×E-11量级(也可参照图4记为1E-11)；若GOA单元中TFT特性不正常，当栅源电压Vgs为低电平时，漏电流Ids的量级为1×E-11量级，因此经过Touch时间后，第一节点PUCN_N+1仍能保持高电平，从而不会出现像素充电不足。
这样一来，可以减小第一节点PUCN_N+1在触控阶段的漏电流，从而在触控阶段结束后，将第一节点PUCN_N+1的电压输出至上拉节点PU_N+1时，信号输出端OUT的输出电压充足，可以使得第四晶体管T4打开充分，从而信号输出端OUT的输出电压充足，进而进一步降低发生像素充电不足的几率。
需要说明的是，当该GOA单元用于反向扫描时，该GOA单元的工作原理以及避免触控阶段结束后需要启动的那一级GOA单元发生像素充电不足的原理与正向扫描时的原理相同，本实施例对此不再赘述。
此外，图7所示的GOA单元和图8所示的GOA单元相比不包括第七晶体管T8，有利于减小GOA单元的布线空间，实现更窄边框。
本发明实施例提供一种GOA单元的驱动方法，包括：
在一图像帧的显示阶段，控制GOA单元的第二电压端V2的电压为第一电压，以使该GOA单元的抗漏电模块60处于允许第一节点PUCN的电压输出至上拉节点PU的状态，从而使得在上拉阶段PU的控制下，该GOA单元可以正常输出栅极扫描信号。
在触控阶段，控制GOA单元的第二电压端V2的电压为第二电压，以使得GOA单元的抗漏电模块60处于禁止第一节点PUCN的电压输出至上拉节点PU的状态。
需要说明的是，当抗漏电模块60包含的第一晶体管T1为N型时，第一电压为高电平，以使得显示阶段中第一晶体管T1导通；第二电压为低电平，以使得触控阶段中第一晶体管T1截止。当第一晶体管T1为P型时，第一电压为低电平，以使得显示阶段中第一晶体管T1导通；第二电压为高电平，以使得触控阶段中第一晶体管T1截止。显示阶段包括输入阶段、输出阶段、复位阶段和其他非输出阶段，上述已对显示阶段的各阶段中GOA单元的工作过程进行了详细的说明，此处不再赘述。
基于此，本发明实施例提供一种GOA单元的驱动方法，在一图像帧的显示阶段，控制GOA单元的第二电压端V2的电压为第一电压，以使该GOA单元的抗漏电模块60处于允许第一节点PUCN的电压输出至上拉节点PU的状态，从而使得在上拉阶段PU的控制下，该GOA单元可以正常输出栅极扫描信号；在触控阶段，控制GOA单元的第二电压端V2的电压为第二电压，以使得GOA单元的抗漏电模块60处于禁止第一节点PUCN的电压输出至上拉节点PU的状态。这样一来，由于在触控阶段，第一节点PUCN_N+1的电压不能输出至上拉节点PU_N+1，因此第一节点PUCN的漏电不会导致上拉节点PU发生漏电，从而上拉节点PU可以保持高电平，从而可以避免触控阶段中上拉节点PU漏电的问题，进而可以降低触控阶段前结束后第RS(N+1)级GOA单元发生输出电压不足，导致像素充电不足，出现显示异常等问题的几率。
本实施例优选的，在触控阶段，上述驱动方法还包括：控制GOA单元的第一控制电压端CN和第二控制电压端CNB的电压为高电平信号，以减少该GOA单元的第一节点PUCN在触控阶段的漏电流。
在此情况下，可以减小第一节点PUCN在触控阶段的漏电流，从而在触控阶段结束后，将第一节点PUCN的电压输出至上拉节点PU时，信号输出端OUT的输出电压充足，可以使得信号输出端OUT的输出电压充足，进而进一步降低发生像素充电不足的几率。
本发明实施例提供一种GOA电路，如图10所示，包括多个级联的上述任意一种的GOA单元，具体的，
第一级GOA单元的第一信号输入端INPUT1连接起始信号端STV，除了第一级GOA单元以外，每一级GOA单元的第一信号输入端INPUT1与该级GOA单元的上一级GOA单元的信号输出端OUT相连接。
除了最后一级GOA单元以外，每一级GOA单元的第二信号输入端INPUT2与该级GOA单元的下一级GOA单元的信号输出端OUT相连接；最后一级GOA单元的第二输入端INPUT2连接第二信号端。
需要说明的是，可以将起始信号端STV的信号作为复位信号对最后一级移位寄存器单元RS(x)进行复位，也可以单独向第二信号端输入复位信号。第一时钟信号端CK的时钟信号clock1和第二时钟信号端CKB的时钟信号clock2互补，并每经过一级GOA单元交换一次顺序。
基于此，参照图9和图10，本实施例提供的GOA电路，一图像帧内，在第N级GOA单元输出后，进入Touch阶段，在Touch阶段中控制各级GOA单元的抗漏电模块60处于禁止第一节点PUCN的电压输出至上拉节点PU的状态，从而可以减小第N+I级GOA单元的上拉节点PU的漏电，进而可以降低第N+I级GOA单元发生输出电压不足，导致像素充电不足，出现显示异常的几率。
本发明实施例提供一种触控显示装置，包括如图10所示的GOA电路。具有与前述实施例提供的GOA电路相同的结构和有益效果。由于前述实施例已经对GOA电路的结构和有益效果进行了详细的描述，此处不再赘述。
需要说明的是，触控显示装置具体至少可以包括液晶显示装置和有机发光二极管显示装置，例如该触控显示装置可以为液晶显示器、液晶电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种GOA单元，其特征在于，包括第一输入模块、第二输入模块、输出模块、抗漏电模块、下拉控制模块和下拉模块；
所述第一输入模块连接第一信号输入端、第一节点和第一控制电压端，所述第一输入模块用于在所述第一信号输入端的控制下，将所述第一控制电压端的电压输出至所述第一节点；
所述第二输入模块连接第二信号输入端、所述第一节点和第二控制电压端；所述第二输入模块用于在所述第二信号输入端的控制下，将所述第二控制电压端的电压输出至所述第一节点；
所述输出模块连接所述上拉节点、第一时钟信号端和信号输出端；所述输出模块用于在所述上拉节点的控制下，将所述第一时钟信号端的信号输出至所述信号输出端；
所述下拉控制模块连接第二时钟信号端、所述第一节点、第一电压端和下拉节点；所述下拉控制模块用于在所述第一节点的控制下，将所述第一电压端的电压输出至所述下拉节点；所述下拉控制模块还用于在所述第二时钟信号端的控制下，使得所述下拉节点保持第一电位，所述第一电位与所述第一电压端的电位不同；
所述下拉模块连接所述下拉节点、所述第一节点、所述第一电压端和所述信号输出端；所述下拉模块用于在所述下拉节点的控制下，将所述第一节点和所述信号输出端的电位下拉至所述第一电压端；
所述抗漏电模块连接所述第一节点、第二电压端和所述上拉节点，所述抗漏电模块用于在所述第二电压端的控制下，将所述第一节点的电压输出至所述上拉节点。
2.根据权利要求1所述的GOA单元，其特征在于，所述下拉控制模块用于在所述第二时钟信号端的控制下，使得所述下拉节点保持第一电位，包括：
所述下拉控制模块用于在所述第二时钟信号端的控制下，对所述第二时钟信号端的电压进行存储，并将所述第二时钟信号端的电压输出至所述下拉节点；或者将存储的电压输出至所述下拉节点。
3.根据权利要求1所述的GOA单元，其特征在于，所述抗漏电模块包括第一晶体管；
所述第一晶体管的栅极连接所述第二电压端，第一极连接所述第一节点，第二极连接所述上拉节点。
4.根据权利要求1所述的GOA单元，其特征在于，所述第一输入模块包括第二晶体管，所述第二晶体管的栅极连接所述第一信号输入端，第一极连接所述第一控制电压端，第二极连接所述第一节点；
和/或，所述第二输入模块包括第三晶体管，所述第三晶体管的栅极连接所述第二信号输入端，第一极连接所述第二控制电压端，第二极连接所述第一节点。
5.根据权利要求1所述的GOA单元，其特征在于，所述输出模块包括第四晶体管和第一电容；
所述第四晶体管的栅极连接所述上拉节点，第一极连接所述第一时钟信号端，第二极连接所述信号输出端；
所述第一电容的一端连接所述上拉节点，另一端连接所述信号输出端。
6.根据权利要求1所述的GOA单元，其特征在于，所述下拉控制模块包括第五晶体管、第六晶体管和第二电容；
所述第五晶体管的栅极和第一极连接所述第二时钟信号端，第二极连接所述下拉节点；
所述第六晶体管的栅极连接所述第一节点，第一极连接所述下拉节点，第二极连接所述第一电压端；
所述第二电容的一端连接所述下拉节点，另一端连接所述第一电压端。
7.根据权利要求6所述的GOA单元，其特征在于，所述下拉控制模块连接所述信号输出端，所述下拉控制模块还包括第七晶体管，所述第七晶体管的栅极连接所述信号输出端，第一极连接所述下拉节点，第二极连接所述第一电压端。
8.根据权利要求1所述的GOA单元，其特征在于，所述下拉模块包括第八晶体管和第九晶体管；
所述第八晶体管的栅极连接所述下拉节点，第一极连接所述第一节点，第二极连接所述第一电压端；
所述第九晶体管的栅极连接所述下拉节点，第一极连接所述信号输出端，第二极连接所述第一电压端。
9.根据权利要求3-8任一项所述的GOA单元，其特征在于，所述晶体管为单栅极晶体管。
10.根据权利要求3-8任一项所述的GOA单元，其特征在于，所述晶体管均为N型晶体管或者均为P型晶体管。
11.一种如权利要求1-10任一项所述的GOA单元的驱动方法，其特征在于，包括：
在一图像帧的显示阶段，控制所述GOA单元的第二电压端的电压为第一电压，以使所述GOA单元的抗漏电模块处于允许第一节点的电压输出至上拉节点的状态；
在一图像帧的触控阶段，控制所述GOA单元的第二电压端的电压为第二电压，以使得所述GOA单元的抗漏电模块处于禁止第一节点的电压输出至上拉节点的状态。
12.根据权利要求11所述的驱动方法，其特征在于，在所述触控阶段，所述驱动方法还包括：
控制所述GOA单元的第一控制电压端和第二控制电压端的电压为高电平信号，以减少所述GOA单元的第一节点在所述触控阶段的漏电流。
13.一种GOA电路，其特征在于，包括多个级联的如权利要求1-10任一项所述的GOA单元；
第一级GOA单元的第一信号输入端连接起始信号端；
除了第一级GOA单元以外，每一级GOA单元的第一信号输入端与该级GOA单元的上一级GOA单元的信号输出端相连接；
除了最后一级GOA单元以外，每一级GOA单元的第二信号输入端与该级GOA单元的下一级GOA单元的信号输出端相连接；
最后一级GOA单元的第二输入端连接第二信号端。
14.一种触控显示装置，其特征在于，包括如权利要求13所述的GOA电路。
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