KR101443126B1

KR101443126B1 - 게이트 드라이버 온 어레이, 시프팅 레지스터 및 디스플레이 스크린

Info

Publication number: KR101443126B1
Application number: KR1020127032508A
Authority: KR
Inventors: 시 쳔
Original assignee: 베이징 비오이 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
Priority date: 2011-08-22
Filing date: 2012-08-21
Publication date: 2014-09-22
Also published as: CN102629444A; CN102629444B; EP2750122A4; JP2014524598A; KR20130043637A; US20130088265A1; EP2750122A1; JP6227530B2; WO2013026387A1

Abstract

본 발명 개시의 실시예는 액정 디스플레이에 관련되며, 상세하게는, 게이트 드라이버 온 어레이, 시프팅 레지스터 그리고 디스플레이 스크린에 관련된다. 상기 게이트 드라이버 온 어레이는: 제1 TFT, 제2 TFT, 제3 TFT, 제4 TFT, 커패시터 그리고 풀링-다운 모듈을 포함하며, 상기 풀링-다운 모듈은 제1 클록 신호 입력 단자, 제2 클록 신호 입력 단자, 제1 노드 및 출력 단자 사이에 연결되며, 그리고 상기 저 전압 신호 단자에 연결되어, 상기 게이트 드라이버 온 어레이의 비-동작 주기 동안에 상기 제1 노드 및 상기 출력 단자가 상기 낮은 레벨에 있도록 한다. 그래서, 노드들의 충전-방전 특성들을 변경하지 않고서 상기 게이트 드라이버 온 어레이 내 상기 입력 단자 및 상기 리셋 단자의 기능들이 대칭적으로 구현되는 것으로 설계함으로써, 상기 게이트 드라이버 온 어레이는 양 방향 스캔을 달성할 수 있을 것이며, 이는 상기 회로의 신뢰성과 안전성을 보장한다.

Description

게이트 드라이버 온 어레이, 시프팅 레지스터 및 디스플레이 스크린{Gate driver on array, shifting register and display screen}

본 발명은 액정 디스플레이의 기술적인 분야에 관련되며, 상세하게는, 게이트 드라이버 온 어레이, 시프팅 레지스터 및 디스플레이 스크린에 관련된다.

게이트 드라이버 온 어레이 (Gate Drive on Array (GOA))는 유리 기판 상에 LCD (Liquid Crystal Display)의 게이트 드라이버를 집적하는 것을 언급한다. 그러면 상기 GOA는 어레이 기판의 게이트들에 연결되어 게이트 신호들을 시프팅 (shifting) 레지스터로서 제어한다. 통상적인 COF (Chip on Film) 및 COG (Chip on Glass) 프로세스들과 비교하면, GOA 기술은 비용을 절약시켜준다.

그러나, 종래 기술에서 상기 GOA 패널의 스캔 방향은 단일 방향일 뿐이며, 예를 들면, 스캔은 위에서 아래로 수행되며 또는 아래에서 위로 수행된다. 종래 기술에서 단일 방향 스캔을 구비한 GOA 회로를 예시하는 도 1에서 보이는 것처럼, 상기 GOA 회로의 동작 원칙은 다음과 같다: 입력 단자에서의 신호 INPUT이 고 레벨 (high level)이면, TFT (Thin Film Transistor) M1이 턴 온 (turn on)되어 PU 노드를 충전시킨다; 클록 신호 CLK가 고 레벨에 있을 때에, M3이 턴 온 되고 그리고 출력 단자 OUTPUT 은 상기 CLK의 펄스 신호를 출력한다; 동시에, 상기 PU 노드가 커패시터 C1의 부트스트랩 영향 (bootstrapping effect)에 의해서 풀-업되며; 이어서, 리셋 단자 RESET는 고 레벨에 있으며, 그래서 상기 PU 노드 및 상기 OUTPUT을 방전시키기 위해서 TFT들 M2 및 M4는 턴 온 되며; 다음에, PD 노드가 클록 신호 CLKB에 의해서 제어되어 상기 PU 노드 및 상기 OUTPUT을 방전하도록 하며, 그래서 비-동작 주기에서 상기 GOA 회로에서 어떤 잡음도 발생하지 않는 것이 확실하도록 한다. 시스템 단말을 사용하면서 그런 패널이 같이 사용되면, 상이한 시스템 단말들의 IC들은 차이가 있기 때문에 (IC는 상향 (upward)이거나 또는 하향 (downward)이다), 때로는 이미지를 역전시키기 위해서 소프트웨어를 다시 디버그해야 할 필요가 있으며, 이는 여러 불편함을 초래한다.

본 발명의 과제는 상기와 같은 문제점이나 불편함을 제거하기 위한 게이트 드라이버 온 어레이 (GOA), 시프팅 레지스터 및 디스플레이 스크린을 제공하는 것이다.

본 발명의 실시예에 따른 게이트 드라이버 온 어레이 (GOA), 시프팅 레지스터 및 디스플레이 스크린은 상기 GOA의 양 방향 스캔을 달성하고 그리고 상기 게이트 드라이버 온 어레이의 안정성을 보증한다.

본 발명의 개시의 상기 실시예들에 따른 게이트 드라이버 온 어레이는:

제1 박막 전계 효과 트랜지스터 (TFT)로서, 그 제1 TFT의 게이트는 상기 게이트 드라이어 온 어레이의 입력 단자에 연결되며, 그 제1 TFT의 드레인은 전력 공급 전압 단자 (VDD)에 연결되며, 그리고 그 제1 TFT의 소스는 풀링-업 (pulling-up) 노드인 제1 노드에 연결된, 제1 TFT;

제2 TFT로서, 게이트는 상기 게이트 드라이버 온 어레이의 리셋 단자에 연결되며, 소스는 공통 접속 전압 단자 (VSS)에 연결되며, 그리고 드레인은 상기 제1 노드에 연결된, 제2 TFT;

제3 TFT로서, 게이트는 상기 제1 노드에 연결되며, 드레인은 제1 클록 신호 입력 단자에 연결되며, 그리고 소스는 출력 단자에 연결된, 제3 TFT;

제4 TFT로서, 게이트는 제2 클록 신호 입력 단자에 연결되며, 드레인은 상기 출력 단자에 연결되며, 그리고 소스는 저 전압 신호 단자에 연결된, 제4 TFT;

상기 제1 노드와 상기 출력 단자 사이에 연결된 커패시터; 및

상기 제1 클록 신호 입력 단자, 상기 제2 클록 신호 입력 단자, 상기 제1 노드 및 상기 출력 단자 사이에 연결되며, 그리고 상기 저 전압 신호 단자에 연결되어, 상기 게이트 드라이버 온 어레이의 비-동작 주기 동안에 상기 제1 노드 및 상기 출력 단자가 상기 낮은 레벨에 있도록 하는, 풀링-다운 모듈.

본 발명의 실시예들은 상기에서 설명된 게이트 드라이버 온 어레이를 복수 개 포함하며, 그 게이트 드라이버 온 어레이 각각은 각 행의 게이트 신호를 제어하기 위해서 사용되며, 이 경우에, N번째 행의 게이트 신호를 제어하기 위한 상기 게이트 드라이버 온 어레이의 입력 단자는 (N-1) 번째 행의 게이트 신호를 제어하기 위한 상기 게이트 드라이버 온 어레이의 출력 단자에 연결되며, N번째 행의 게이트 신호를 제어하기 위한 상기 게이트 드라이버 온 어레이의 출력 단자는 (N+1) 번째 행의 게이트 신호를 제어하기 위한 상기 게이트 드라이버 온 어레이의 입력 단자에 연결되며, 그리고 N번째 행의 게이트 신호를 제어하기 위한 상기 게이트 드라이버 온 어레이의 리셋 단자는 (N+1) 번째 행의 게이트 신호를 제어하기 위한 상기 게이트 드라이버 온 어레이의 출력 단자에 연결되며, 이 경우 N은 2와 같거나 또는 2보다 더 크다.

본 발명 개시의 상기 실시예들은 디스플레이 스크린을 제공하며, 이 디스플레이 스크린은 상기에서 설명된 시프팅 레지스터 및 어레이 기판을 포함하며;

상기 시프팅 레지스터의 신호 출력 단자는 상기 어레이 기판의 게이트 라인과 각각 연결된다.

노드들의 충전-방전 특성들을 변경하지 않고서 상기 게이트 드라이버 온 어레이 내 상기 입력 단자 및 상기 리셋 단자의 기능들이 대칭적으로 구현되는 것으로 설계함으로써, 본 발명 개시의 실시예들에 따른 게이트 드라이버 온 어레이, 시프팅 레지스터 및 디스플레이 스크린이 상기 게이트 드라이버 온 어레이가 양 방향 스캔을 달성하는 것을 가능하게 하며, 이는 상기 회로의 신뢰성과 안전성을 보장한다.

도 1은 종래 기술에서 GOA의 개략적인 도면이다.
도 2는 본 발명 개시의 실시예에 따른 게이트 드라이버 온 어레이의 구조를 예시하는 개략적인 도면이다.
도 3은 본 발명의 개시의 다른 실시예에 따른 시프팅 레지스터의 구조를 예시하는 개략적인 도면이다.
도 4는 본 발명의 개시의 실시예들에 따른 게이트 드라이버 온 어레이의 상세한 구조를 예시하는 개략적인 도면이다.
도 5는 본 발명의 개시의 실시예들에 따른 포워드 스캔 동안에 홀수 행에 대응하는 게이트 신호를 제어하기 위한 게이트 드라이버 온 어레이의 각 단자들의 전압들의 타이밍 시퀀스 도면이다.
도 6은 본 발명의 개시의 실시예들에 따른 포워드 스캔 동안에 짝수 행에 대응하는 게이트 신호를 제어하기 위한 게이트 드라이버 온 어레이의 각 단자들의 전압들의 타이밍 시퀀스 도면이다.
도 7은 본 발명의 개시의 실시예들에 따른 백워드 스캔 동안에 홀수 행에 대응하는 게이트 신호를 제어하기 위한 게이트 드라이버 온 어레이의 각 단자들의 전압들의 타이밍 시퀀스 도면이다.
도 8은 본 발명의 개시의 실시예들에 따른 백워드 스캔 동안에 짝수 행에 대응하는 게이트 신호를 제어하기 위한 게이트 드라이버 온 어레이의 각 단자들의 전압들의 타이밍 시퀀스 도면이다.

상기 개시의 아래의 상세한 구현들은 동반하는 도면들과 연결하여 더욱 상세하게 설명될 것이다.

상기 본 발명 개시의 실시예들은 도 2에서 보이는 것과 같은 게이트 드라이버 온 어레이를 제공하며, 그 게이트 드라이버 온 어레이는 다음의 것들을 포함한다:

제1 박막 전계 효과 트랜지스터 (TFT) (M1)로서, 그 제1 TFT의 게이트는 상기 게이트 드라이어 온 어레이의 입력 단자 (INPUT)에 연결되며, 그 제1 TFT의 드레인은 전력 공급 전압 단자 (VDD)에 연결되며, 그리고 그 제1 TFT의 소스는 풀링-업 (pulling-up) 노드인 제1 노드 (PU)에 연결된, 제1 TFT;

제2 TFT (M2)로서, 그 제2 TFT의 게이트는 상기 게이트 드라이버 온 어레이의 리셋 단자 (RESET)에 연결되며, 그 제2 TFT의 소스는 공통 접속 전압 단자 (VSS)에 연결되며, 그리고 그 제2 TFT의 드레인은 상기 제1 노드 (PU)에 연결된, 제2 TFT;

제3 TFT (M3)로서, 그 제3 TFT의 게이트는 상기 제1 노드 (PU)에 연결되며, 그 제3 TFT의 드레인은 제1 클록 신호 입력 단자 (X)에 연결되며, 그리고 그 제3 TFT의 소스는 출력 단자 (OUTPUT)에 연결된, 제3 TFT;

제4 TFT (M4)로서, 그 제4 TFT의 게이트는 제2 클록 신호 입력 단자 (Y)에 연결되며, 그 제4 TFT의 드레인은 상기 출력 단자 (OUTPUT)에 연결되며, 그리고 그 제4 TFT의 소스는 저 전압 신호 단자 (VGL)에 연결된, 제4 TFT;

상기 제1 노드 (PU)와 상기 출력 단자 (OUTPUT)사이에 연결된 커패시터 (C1); 및

상기 제1 클록 신호 입력 단자 (X), 상기 제2 클록 신호 입력 단자 (Y), 상기 제1 노드 (PU) 및 상기 출력 단자 (OUTPUT) 사이에 연결되며, 그리고 상기 저 전압 신호 단자 (VGL)에 연결되어, 상기 게이트 드라이버 온 어레이의 비-동작 주기 동안에 상기 제1 노드 (PU) 및 상기 출력 단자 (OUTPUT)가 상기 낮은 레벨에 있도록 하는, 풀링-다운 모듈 (11).

이 경우에 상기 풀링-다운 모듈 (11)은 다음의 것들을 포함한다:

제5 TFT로서, 그 제5 TFT의 드레인은 상기 제2 클록 신호 입력 단자에 연결되며, 그리고 그 제5 TFT의 소스는 풀링-다운 노드인 제2 노드에 연결된, 제5 TFT;

제6 TFT로서, 그 제6 TFT의 드레인은 상기 제2 노드에 연결되며, 그 제6 TFT의 게이트는 상기 제1 노드에 연결되며, 그리고 그 제6 TFT의 소스는 상기 저 전압 신호 단자에 연결된, 제6 TFT;

제7 TFT로서, 그 제7 TFT의 게이트와 드레인은 상기 제2 클록 신호 입력 단자에 같이 연결되며, 그리고 그 제7 TFT의 소스는 상기 제5 TFT의 게이트에 연결된, 제7 TFT;

제8 TFT로서, 그 제8 TFT의 드레인은 상기 제7 TFT의 소스에 연결되며, 그 제8 TFT의 게이트는 상기 제1 노드에 연결되고, 그리고 그 제8 TFT의 소스는 상기 저 전압 신호 단자에 연결된, 제8 TFT;

제9 TFT로서, 그 제9 TFT의 드레인은 상기 제1 노드에 연결되고, 그 제9 TFT의 게이트는 상기 제2 노드에 연결되고, 그리고 그 제9 TFT의 소스는 상기 저 전압 신호 단자에 연결된, 제9 TFT; 그리고

제10 TFT로서, 그 제10 TFT의 드레인은 상기 출력 단자에 연결되며, 그 제10 TFT의 게이트는 상기 제2 노드에 연결되고, 그리고 그 제10 TFT의 소스는 상기 저 전압 신호 단자에 연결된, 제10 TFT.

일 예에서, 상기 게이트 드라이버 온 어레이가 홀수 행에 대응하는 게이트 신호를 제어하기 위해서 사용될 때에, 상기 게이트 드라이버 온 어레이의 상기 제1 클록 신호 입력 단자 (X)는 CLK와 같은 제1 클록 신호 라인에 연결되며, 상기 게이트 드라이버 온 어레이의 상기 제2 클록 신호 입력 단자 (Y)는 CLKB와 같은 제2 클록 신호 라인에 연결된다; 상기 게이트 드라이버 온 어레이가 짝수 행에 대응하는 게이트 신호를 제어하기 위해서 사용될 때에, 상기 게이트 드라이버 온 어레이의 상기 제2 클록 신호 입력 단자 (Y)는 상기 제1 클록 신호 라인에 연결되며, 상기 게이트 드라이버 온 어레이의 상기 제1 클록 신호 입력 단자 (X)는 상기 제2 클록 신호 라인에 연결된다.

양방향 스캔은 상기에서 설명된 복수의 게이트 드라이버 온 어레이가 접속된 것에 의해서 수행될 수 있으며 그리고 다음의 경우들을 포함한다.

(1) 포워드 스캔에서, 즉, 상기 스캔이 첫 번째 행으로부터 마지막 행까지 수행될 때에, 상기 게이트 드라이어 온 어레이는 홀수 행에 대응하는 게이트 신호를 제어하기 위해서 사용된다.

상기 포워드 스캔이 개시될 때에, 상기 VDD는 일정한 고 레벨 (high level)을 제공하고 그리고 상기 VSS는 일정한 저 레벨 (low level)을 제공하며, 상기 게이트 드라이버 온 어레이의 입력 단자로 고 레벨 펄스 신호가 입력되며, 그리고 상기 제1 노드는 상기 제1 TFT의 드레인을 경유하여 충전되며; 상기 제1 클록 신호 입력 단자는 상기 제1 클록 신호 라인이 제공한 고 레벨 클록 신호를 수신하며, 상기 출력 단자는 고 레벨을 출력하기 위해서 상기 제3 TFT에 의해 제어되며; 상기 제6 TFT는 턴 온 되고 그리고 상기 제2 노드에서 전압을 상기 저 전압 신호 단자에서의 전압까지 풀 다운하며; 상기 제2 TFT의 게이트에 연결된 상기 리셋 단자는 고 레벨에 있으며, 그리고 상기 제1 노드는 방전되며; 상기 제2 클록 신호 입력 단자는 상기 제2 클록 신호 라인이 제공한 고 레벨 클록 신호를 수신하고, 그리고 상기 출력 단자는 상기 제4 TFT를 경유하여 방전되며; 상기 제2 노드는 상기 제5 TFT를 경유하여 충전되며, 상기 제9 TFT는 상기 제1 노드를 방전시키기 위해서 제어되며 그리고 상기 제10 TFT는 상기 출력 단자를 방전시키기 위해서 제어된다.

(2) 상기 포워드 스캔에서, 즉, 상기 스캔이 첫 번째 행으로부터 마지막 행까지 수행될 때에, 상기 게이트 드라이버 온 어레이는 짝수 행에 대응하는 게이트 신호를 제어하기 위해서 사용된다.

상기 포워드 스캔이 개시될 때에 상기 VDD는 일정한 고 레벨을 제공하고 그리고 상기 VSS는 일정한 저 레벨을 제공하며, 상기 게이트 드라이버 온 어레이의 입력 단자에는 고 레벨 펄스 신호가 입력되며, 그리고 상기 제1 TFT의 드레인을 경유하여 상기 제1 노드가 충전되며; 상기 제1 클록 신호 입력 단자는 상기 제2 클록 신호 라인이 제공하는 고 레벨 클록 신호를 수신하고, 상기 출력 단자는 고 레벨을 출력하기 위해서 상기 제3 TFT에 의해서 제어되며; 상기 제6 TFT는 턴 온 되고 그리고 상기 제2 노드에서 전압을 상기 저 전압 신호 단자에서의 전압까지 풀 다운하며; 상기 제2 TFT의 게이트에 연결된 상기 리셋 단자는 고 레벨에 있으며, 그리고 상기 제1 노드는 방전되며; 상기 제2 클록 신호 입력 단자는 상기 제1 클록 신호 라인이 제공한 고 레벨 클록 신호를 수신하고, 그리고 상기 출력 단자는 상기 제4 TFT를 경유하여 방전되며; 상기 제2 노드는 상기 제5 TFT를 경유하여 충전되며, 상기 제9 TFT는 상기 제1 노드를 방전시키기 위해서 제어되며 그리고 상기 제10 TFT는 상기 출력 단자를 방전시키기 위해서 제어된다.

(3) 백워드 스캔에서, 즉, 상기 스캔이 마지막 행으로부터 첫 번째 행으로 수행될 때에, 상기 게이트 드라이버 온 어레이는 홀수 행에 대응하는 제어 신호를 제어하기 위해서 사용된다.

백워드 스캔이 개시될 때에, 상기 VDD는 일정한 저 레벨을 제공하고 그리고 상기 VSS는 일정한 고 레벨을 제공하며, 상기 게이트 드라이버 온 어레이의 리셋 단자에는 고 레벨 펄스 신호가 입력되며, 그리고 상기 제2 TFT의 소스를 경유하여 상기 제1 노드가 방전되며; 상기 제1 클록 신호 입력 단자는 상기 제1 클록 신호 라인이 제공하는 고 레벨 클록 신호를 수신하고, 상기 출력 단자는 고 레벨을 출력하기 위해서 상기 제3 TFT에 의해서 제어되며; 상기 제6 TFT는 턴 온 되고 그리고 상기 제2 노드에서 전압을 상기 저 전압 신호 단자에서의 전압까지 풀 다운하며; 상기 제1 TFT의 게이트에 연결된 상기 입력 단자는 고 레벨에 있으며, 그리고 상기 제1 노드는 방전되며; 상기 제2 클록 신호 입력 단자는 상기 제2 클록 신호 라인이 제공한 고 레벨 클록 신호를 수신하고, 그리고 상기 출력 단자는 상기 제4 TFT를 경유하여 방전되며; 상기 제2 노드는 상기 제5 TFT를 경유하여 충전되며, 상기 제9 TFT는 상기 제1 노드를 방전시키기 위해서 제어되며 그리고 상기 제10 TFT는 상기 출력 단자를 방전시키기 위해서 제어된다.

(4) 백워드 스캔에서, 즉, 상기 스캔이 마지막 행으로부터 첫 번째 행으로 수행될 때에, 상기 게이트 드라이버 온 어레이는 짝수 행에 대응하는 제어 신호를 제어하기 위해서 사용된다.

백워드 스캔이 개시될 때에, 상기 VDD는 일정한 저 레벨을 제공하고 그리고 상기 VSS는 일정한 고 레벨을 제공하며, 상기 게이트 드라이버 온 어레이의 리셋 단자에는 고 레벨 펄스 신호가 입력되며, 그리고 상기 제2 TFT의 소스를 경유하여 상기 제1 노드가 방전되며; 상기 제1 클록 신호 입력 단자는 상기 제2 클록 신호 라인이 제공하는 고 레벨 클록 신호를 수신하고, 상기 출력 단자는 고 레벨을 출력하기 위해서 상기 제3 TFT에 의해서 제어되며; 상기 제6 TFT는 턴 온 되고 그리고 상기 제2 노드에서 전압을 상기 저 전압 신호 단자에서의 전압까지 풀 다운하며; 상기 제1 TFT의 게이트에 연결된 상기 입력 단자는 고 레벨에 있으며, 그리고 상기 제1 노드는 방전되며; 상기 제2 클록 신호 입력 단자는 상기 제1 클록 신호 라인이 제공한 고 레벨 클록 신호를 수신하고, 그리고 상기 출력 단자는 상기 제4 TFT를 경유하여 방전되며; 상기 제2 노드는 상기 제5 TFT를 경유하여 충전되며, 상기 제9 TFT는 상기 제1 노드를 방전시키기 위해서 제어되며 그리고 상기 제10 TFT는 상기 출력 단자를 방전시키기 위해서 제어된다.

일 예에서, 상기 저 전압 신호 단자는 상기 게이트 드라이버 온 어레이에게 상기 일정한 저 레벨을 공급하기 위해서 사용된다.

노드들의 충전-방전 특성들을 변경하지 않고서 상기 게이트 드라이버 온 어레이 내 상기 입력 단자 및 상기 리셋 단자의 기능들이 대칭적으로 구현되는 것으로 설계함으로써, 본 발명 개시의 실시예들에 따른 게이트 드라이버 온 어레이는 상기 게이트 드라이버 온 어레이가 양 방향 스캔을 달성하는 것을 가능하게 하며, 이는 상기 회로의 신뢰성과 안전성을 보장한다는 것을 상기의 설명으로부터 알 수 있다.

동일한 개념을 기반으로 하여, 본 발명 개시의 상기 실시예들은 시프팅 레지스터 (shifting register)를 제공하며, 이 시프팅 레지스터는 복수의 상기 설명된 게이트 드라이버 온 어레이를 포함하며, 도 3에서 보이는 것과 같이, 상기 게이트 드라이버 온 어레이 각각은 각 행의 게이트 신호를 제어하기 위해서 사용되며, N번째 행의 게이트 신호를 제어하기 위한 상기 게이트 드라이버 온 어레이의 입력 단자는 (N-1) 번째 행의 게이트 신호를 제어하기 위한 상기 게이트 드라이버 온 어레이의 출력 단자에 연결되며, N번째 행의 게이트 신호를 제어하기 위한 상기 게이트 드라이버 온 어레이의 출력 단자는 (N+1) 번째 행의 게이트 신호를 제어하기 위한 상기 게이트 드라이버 온 어레이의 입력 단자에 연결되며, 그리고 N번째 행의 게이트 신호를 제어하기 위한 상기 게이트 드라이버 온 어레이의 리셋 단자는 (N+1) 번째 행의 게이트 신호를 제어하기 위한 상기 게이트 드라이버 온 어레이의 출력 단자에 연결되며, 이 경우 N은 2와 같거나 또는 2보다 더 크다. 홀수 행에 대응하는 게이트 신호를 제어하기 위한 게이트 드라이버 온 어레이에 관련하여, 그 게이트 드라이버 온 어레이의 제1 클록 신호 입력 단자 (X)는 CLK와 같은 제1 클록 신호 라인에 연결되며, 그리고 그 게이트 드라이버 온 어레이의 제2 클록 신호 입력 단자 (Y)는 CLKB와 같은 제2 클록 신호 라인에 연결된다; 짝수 행에 대응하는 게이트 신호를 제어하기 위한 게이트 드라이버 온 어레이에 관련하여, 그 게이트 드라이버 온 어레이의 제2 클록 신호 입력 단자 (Y)는 제1 클록 신호 라인에 연결되며, 그리고 그 게이트 드라이버 온 어레이의 제1 클록 신호 입력 단자 (X)는 제2 클록 신호 라인에 연결된다.

아래에서 본 발명의 개시에 따른 시프팅 레지스터에서 게이트 드라이버 온 어레이가 특정 실시예들에 의해서 설명될 것이다. 도 4에서 보이는 것과 같이 10T1C를 하나의 예로서 만들어서, 제1 박막 전계 효과 트랜지스터 (TFT) (M1)로서, 그 제1 TFT의 게이트는 상기 게이트 드라이어 온 어레이의 입력 단자 (INPUT)에 연결되며, 그 제1 TFT의 드레인은 전력 공급 전압 단자 (VDD)에 연결되며, 그리고 그 제1 TFT의 소스는 풀링-업 (pulling-up) 노드인 제1 노드 PU에 연결되며; 제2 TFT (M2)로서, 그 제2 TFT의 게이트는 상기 게이트 드라이버 온 어레이의 리셋 단자 (RESET)에 연결되며, 그 제2 TFT의 소스는 공통 접속 전압 단자 (VSS)에 연결되며, 그리고 그 제2 TFT의 드레인은 상기 제1 노드 (PU)에 연결되며; 제3 TFT (M3)로서, 그 제3 TFT의 게이트는 상기 제1 노드 (PU)에 연결되며, 그 제3 TFT의 소스는 제1 클록 신호 입력 단자 (X)에 연결되며, 그리고 그 제3 TFT의 드레인은 출력 단자 (OUTPUT)에 연결되며; 제4 TFT (M4)로서, 그 제4 TFT의 게이트는 제2 클록 신호 입력 단자 (Y)에 연결되며, 그 제4 TFT의 드레인은 상기 출력 단자 (OUTPUT)에 연결되며, 그리고 그 제4 TFT의 소스는 저 전압 신호 단자 (VGL)에 연결되며; 상기 제1 노드 (PU)와 상기 출력 단자 (OUTPUT)사이에 연결된 커패시터 (C1); 제5 TFT (M5)로서, 그 제5 TFT의 드레인은 상기 제2 클록 신호 입력 단자 (Y)에 연결되며, 그리고 그 제5 TFT의 소스는 풀링-다운 노드인 제2 노드 (PD)에 연결되며; 제6 TFT (M6)로서, 그 제6 TFT의 드레인은 상기 제2 노드 (PD)에 연결되며, 그 제6 TFT의 게이트는 상기 제1 노드 (PU)에 연결되며, 그리고 그 제6 TFT의 소스는 상기 저 전압 신호 단자 (VGL)에 연결되며; 제7 TFT로서, 그 제7 TFT의 게이트와 드레인은 상기 제2 클록 신호 입력 단자 (Y)에 같이 연결되며, 그리고 그 제7 TFT의 소스는 상기 제5 TFT (M5)의 게이트에 연결되며; 제8 TFT (M8)로서, 그 제8 TFT의 드레인은 상기 제7 TFT (M7)의 소스에 연결되며, 그 제8 TFT의 게이트는 상기 제1 노드 (PU)에 연결되고, 그리고 그 제8 TFT의 소스는 상기 저 전압 신호 단자 (VGL)에 연결되며; 제9 TFT (M9)로서, 그 제9 TFT의 드레인은 상기 제1 노드 (PU)에 연결되고, 그 제9 TFT의 게이트는 상기 제2 노드 (PD)에 연결되고, 그리고 그 제9 TFT의 소스는 상기 저 전압 신호 단자 (VGL)에 연결되며; 제10 TFT (M10)로서, 그 제10 TFT의 드레인은 상기 출력 단자 (OUTPUT)에 연결되며, 그 제10 TFT의 게이트는 상기 제2 노드 (PD)에 연결되고, 그리고 그 제10 TFT의 소스는 상기 저 전압 신호 단자 (VGL)에 연결된다. 이 경우, 상기 TFT (M3)의 드레인은 상기 제1 클록 신호 입력 단자 (X)이며, 그리고 상기 TFT (M5)의 드레인은 제2 클록 신호 입력 단자 (Y)이다. 현재의 행이 홀수 행일 때에, 상기 제1 클록 신호 입력 단자 (X)는 상기 제1 클록 신호 라인 (CLK)에 연결되며 그리고 상기 제2 클록 신호 입력 단자 (Y)는 상기 제2 클록 신호 라인 (CLKB)에 연결된다. 현재 행이 짝수 행일 때에, 상기 제1 클록 신호 입력 단자 (X)는 상기 제2 클록 신호 라인 (CLKB)에 연결되며 그리고 상기 제2 클록 신호 입력 단자 (Y)는 상기 제1 클록 신호 라인 (CLK)에 연결된다.

도 5는 포워드 스캔 동안에 홀수 행에 대응하는 게이트 신호를 제어하기 위한 게이트 드라이버 온 어레이의 각 단자들의 전압들의 타이밍 시퀀스 도면이다. (첫 번째 행으로부터 마지막 행까지의) 포워드 스캔이 수행될 때에, 상기 VDD는 일정한 고 전압을 공급하고 그리고 상기 VSS는 일정한 저 전압을 공급하며, 상기 입력 단자 (INPUT)로 고 레벨 펄스 신호가 입력되며, 그래서 상기 M1은 턴 온 (turn on)되고 그리고 전압 제어 버스 PU 노드는 차례로 충전되도록 한다; 다음에, 상기 제1 클록 신호 입력 단자 (X)는 상기 제1 클록 신호 라인 (CLK)이 공급한 고 레벨 클록 신호를 입력하며, 그래서 상기 M3이 턴 온 되고 그리고 출력 단자 (OUTPUT)가 제어되어 고 레벨 출력을 하도록 하며, 반면에 상기 커패시터 (C1) 내 저장된 전하들이 상기 PU 노드로 전달되며 그래서 상기 PU 노드에서의 전압이 더 증가한다는 것을 알 수 있다. 한편, 상기 M6은 상기 PU 노드에서 증가된 전압에 의해서 턴 온 되고 그리고 상기 제2 노드 (PD)에서의 전압을 상기 저 전압 신호 단자 (VGL)에서의 전압까지 풀 다운시킨다. 다음, 상기 리셋 단자 (RESET)는 하이 레벨에 있으며, 그래서 상기 M2는 턴 온 되고 그리고 상기 PU 노드가 방전되도록 한다; 동시에, 상기 제2 클록 신호 입력 단자 (Y)는 상기 제2 클록 신호 라인 (CLKB)이 제공한 고 레벨 클록 신호를 입력하며, 그래서 상기 M4가 턴 온 되고 그리고 상기 출력 단자 (OUTPUT)가 방전되도록 한다; 또한, 상기 M5는 턴 온 되고 그리고 상기 PD 노드는 방전되며, 그러면 M9를 풀링-다운하는 것은 제어되어 상기 PU 노드를 방전시키고 그리고 TFT (M10)를 풀링-다운하는 것은 제어되어 상기 출력 단자 (OUTPUT)를 방전시킨다.

도 6은 포워드 스캔 동안에 짝수 행에 대응하는 게이트 신호를 제어하기 위한 게이트 드라이버 온 어레이의 각 단자들의 전압들의 타이밍 시퀀스 도면이다. (첫 번째 행으로부터 마지막 행까지의) 포워드 스캔이 수행될 때에, 상기 VDD는 일정한 고 전압을 공급하고 그리고 상기 VSS는 일정한 저 전압을 공급하며, 상기 입력 단자 (INPUT)로 고 레벨 펄스 신호가 입력되며, 그래서 상기 M1은 턴 온 되고 그리고 상기 PU 노드는 차례로 충전되도록 한다; 다음에, 상기 제1 클록 신호 입력 단자 (X)는 상기 제2 클록 신호 라인 (CLKB)이 공급한 고 레벨 클록 신호를 입력하며, 그래서 상기 M3이 턴 온 되고 그리고 출력 단자 (OUTPUT)가 고 레벨을 출력하도록 하며, 반면에 상기 커패시터 (C1) 내 저장된 전하들이 상기 PU 노드로 전달되며 그래서 상기 PU 노드에서의 전압이 더 증가한다는 것을 알 수 있다. 한편, 상기 M6은 상기 PU 노드에서 증가된 전압으로 인해서 턴 온 되고 그리고 상기 제2 노드 (PD)에서의 전압을 상기 저 전압 신호 단자 (VGL)에서의 전압까지 풀 다운시킨다. 다음, 상기 리셋 단자 (RESET)는 하이 레벨에 있으며, 그래서 상기 M2는 턴 온 되고 그리고 상기 PU 노드가 방전되도록 한다; 동시에, 상기 제2 클록 신호 입력 단자 (Y)는 상기 제1 클록 신호 라인 (CLK)이 제공한 고 레벨 클록 신호를 입력하며, 그래서 상기 M4가 턴 온 되고 그리고 상기 출력 단자 (OUTPUT)가 방전되도록 한다; 또한, 상기 M5는 턴 온 되고 그리고 상기 PD 노드는 방전되며, 그러면 M9를 풀링-다운하는 것이 제어되어 상기 PU 노드를 방전시키고 그리고 TFT (M10)을 풀링-다운하는 것은 제어되어 상기 출력 단자 (OUTPUT)를 방전시킨다.

도 7은 백워드 스캔 동안에 홀수 행에 대응하는 게이트 신호를 제어하기 위한 게이트 드라이버 온 어레이의 각 단자들의 전압들의 타이밍 시퀀스 도면이다. (마지막 행으로부터 첫 번째 행까지의) 백워드 스캔이 수행될 때에, 상기 VDD는 일정한 저 전압을 공급하고 그리고 상기 VSS는 일정한 고 전압을 공급하며, 상기 리셋 단자 (RESET)로 고 레벨 펄스 신호가 입력되며, 그래서 상기 M2는 턴 온 되고 그리고 PU 노드는 충전되도록 한다; 다음에, 상기 제1 클록 신호 입력 단자 (X)는 상기 제1 클록 신호 라인 (CLK)이 공급한 고 레벨 클록 신호를 입력하며, 그래서 상기 M3이 턴 온 되고 그리고 출력 단자 (OUTPUT)는 이 시점에서 고 레벨을 출력하며, 반면에 상기 커패시터 (C1) 내 저장된 전하들이 상기 PU 노드로 전달되며 그래서 상기 PU 노드에서의 전압이 더 증가한다는 것을 알 수 있다. 한편, 상기 M6은 상기 PU 노드에서 증가된 전압으로 인해서 턴 온 되고 그리고 상기 제2 노드 (PD)에서의 전압을 상기 저 전압 신호 단자 (VGL)에서의 전압까지 풀 다운시킨다. 다음, 상기 입력 단자 (INPUT)는 하이 레벨에 있으며, 그래서 상기 M1은 턴 온 되고 그리고 상기 PU 노드가 방전되도록 한다; 동시에, 상기 제2 클록 신호 입력 단자 (Y)는 상기 제2 클록 신호 라인 (CLKB)이 제공한 고 레벨 클록 신호를 입력하며, 그래서 상기 M4가 턴 온 되고 그리고 상기 출력 단자 (OUTPUT)가 방전되도록 한다; 또한, 상기 M5는 턴 온 되고 그리고 상기 PD 노드는 충전되며, 그러면 상기 풀링-다운 M9는 제어되어 상기 PU 노드를 방전시키고 그리고 TFT (M10)를 풀링-다운하는 것이 제어되어 상기 출력 단자 (OUTPUT)를 방전시킨다.

도 8은 백워드 스캔 동안에 짝수 행에 대응하는 게이트 신호를 제어하기 위한 게이트 드라이버 온 어레이의 각 단자들의 전압들의 타이밍 시퀀스 도면이다. (마지막 행으로부터 첫 번째 행까지의) 백워드 스캔이 수행될 때에, 상기 VDD는 일정한 저 전압을 공급하고 그리고 상기 VSS는 일정한 고 전압을 공급하며, 상기 리셋 단자 (RESET)로 고 레벨 펄스 신호가 입력되며, 그래서 상기 M2는 턴 온 되고 그리고 PU 노드는 충전되도록 한다; 다음에, 상기 제1 클록 신호 입력 단자 (X)는 상기 제2 클록 신호 라인 (CLKB)이 공급한 고 레벨 클록 신호를 입력하며, 그래서 상기 M3이 턴 온 되고 그리고 출력 단자 (OUTPUT)는 고 레벨 출력을 하도록 하며, 반면에 상기 커패시터 (C1) 내 저장된 전하들이 상기 PU 노드로 전달되며 그래서 상기 PU 노드에서의 전압이 더 증가한다는 것을 알 수 있다. 한편, 상기 M6은 상기 PU 노드에서 증가된 전압으로 인해서 턴 온 되고 그리고 상기 제2 노드 (PD)에서의 전압을 상기 저 전압 신호 단자 (VGL)에서의 전압까지 풀 다운시킨다. 다음, 상기 입력 단자 (INPUT)는 하이 레벨에 있으며, 그래서 상기 M1은 턴 온 되고 그리고 상기 PU 노드가 방전되도록 한다; 동시에, 상기 제2 클록 신호 입력 단자 (Y)는 상기 제1 클록 신호 라인 (CLK)이 제공한 고 레벨 클록 신호를 입력하며, 그래서 상기 M4가 턴 온 되고 그리고 상기 출력 단자 (OUTPUT)가 방전되도록 한다; 또한, 상기 M5는 턴 온 되고 그리고 상기 PD 노드는 방전되며, 그러면 M9를 풀링-다운하는 것이 제어되어 상기 PU 노드를 방전시키고 그리고 TFT (M10)를 풀링-다운하는 것이 제어되어 상기 출력 단자 (OUTPUT)를 방전시킨다.

노드들의 충전-방전 특성들을 변경하지 않고서 상기 게이트 드라이버 온 어레이 내 상기 입력 단자 및 상기 리셋 단자의 기능들이 대칭적으로 구현되는 것으로 설계함으로써, 본 발명 개시의 실시예들에 따른 게이트 드라이버 온 어레이가 상기 게이트 드라이버 온 어레이가 양 방향 스캔을 달성하는 것을 가능하게 하며, 이는 상기 회로의 신뢰성과 안전성을 보장한다는 것을 상기의 설명으로부터 알 수 있다.

동일한 개념을 기반으로 하여, 본 발명 개시의 상기 실시예들은 상기 설명된 시프팅 레지스터 및 어레이 기판을 포함하는 디스플레이 스크린을 제공하며, 상기 시프팅 레지스터 내 각 게이트 드라이버 온 어레이의 신호 출력 단자는 상기 어레이 기판 내 게이트 드라이버 온 어레이로부터의 게이트 신호 출력의 제어 하에 게이트 라인에 연결된다.

노드들의 충전-방전 특성들을 변경하지 않고서 상기 게이트 드라이버 온 어레이 내 상기 입력 단자 및 상기 리셋 단자의 기능들이 대칭적으로 구현되는 것으로 설계함으로써, 본 발명 개시의 실시예들에 따른 게이트 드라이버 온 어레이, 시프팅 레지스터 및 디스플레이 스크린이 상기 게이트 드라이버 온 어레이가 양 방향 스캔을 달성하는 것을 가능하게 하며, 이는 상기 회로의 신뢰성과 안전성을 보장한다는 것을 상기의 설명으로부터 알 수 있다.

상기의 설명은 개시된 솔루션의 단지 예시적인 실시예들일 뿐이며, 보호를 위해 추구된 범위는 그것으로 한정되지 않는다. 대신에, 본 발명이 속한 기술 분야에서 통상의 지식을 가진 자들에게 자명할 것인 변형들 또는 대체들의 일부 또는 모든 것들은 본 발명의 범위 내에 포함될 것으로 의도된 것이다. 그러므로, 본 발명의 범위는 첨부한 청구범위에서 정의된다.

Claims

게이트 드라이버 온 어레이 (gate driver on array)에 있어서,
제1 박막 전계 효과 트랜지스터 (TFT)로서, 제1 TFT의 게이트는 상기 게이트 드라이버 온 어레이의 입력 단자에 연결되며, 제1 TFT의 드레인은 전력 공급 전압 단자 (VDD)에 연결되며, 그리고 제1 TFT의 소스는 풀링-업 (pulling-up) 노드인 제1 노드에 연결된, 제1 TFT;
제2 TFT로서, 제2 TFT의 게이트는 상기 게이트 드라이버 온 어레이의 리셋 단자에 연결되며, 제2 TFT의 소스는 공통 접속 전압 단자 (VSS)에 연결되며, 그리고 제2 TFT의 드레인은 상기 제1 노드에 연결된, 제2 TFT;
제3 TFT로서, 제3 TFT의 게이트는 상기 제1 노드에 연결되며, 제3 TFT의 드레인은 제1 클록 신호 입력 단자에 연결되며, 그리고 제3 TFT의 소스는 출력 단자에 연결된, 제3 TFT;
제4 TFT로서, 제4 TFT의 게이트는 제2 클록 신호 입력 단자에 연결되며, 제4 TFT의 드레인은 상기 출력 단자에 연결되며, 그리고 제4 TFT의 소스는 저 전압 신호 단자에 연결된, 제4 TFT;
상기 제1 노드와 상기 출력 단자 사이에 연결된 커패시터; 및
상기 제1 클록 신호 입력 단자, 상기 제2 클록 신호 입력 단자, 상기 제1 노드 및 상기 출력 단자 사이에 연결되며, 그리고 상기 저 전압 신호 단자에 연결되어, 상기 게이트 드라이버 온 어레이의 비-동작 주기 동안에 상기 제1 노드 및 상기 출력 단자가 낮은 레벨에 있도록 하는, 풀링-다운 모듈;을 포함하는, 게이트 드라이버 온 어레이.
제1항에 있어서, 상기 풀링 다운 모듈은:
제5 TFT로서, 제5 TFT의 드레인은 상기 제2 클록 신호 입력 단자에 연결되며, 그리고 제5 TFT의 소스는 풀링-다운 노드인 제2 노드에 연결된, 제5 TFT;
제6 TFT로서, 제6 TFT의 드레인은 상기 제2 노드에 연결되며, 제6 TFT의 게이트는 상기 제1 노드에 연결되며, 그리고 제6 TFT의 소스는 상기 저 전압 신호 단자에 연결된, 제6 TFT;
제7 TFT로서, 제7 TFT의 게이트와 드레인은 상기 제2 클록 신호 입력 단자에 같이 연결되며, 그리고 제7 TFT의 소스는 상기 제5 TFT의 게이트에 연결된, 제7 TFT;
제8 TFT로서, 제8 TFT의 드레인은 상기 제7 TFT의 소스에 연결되며, 제8 TFT의 게이트는 상기 제1 노드에 연결되고, 그리고 제8 TFT의 소스는 상기 저 전압 신호 단자에 연결된, 제8 TFT;
제9 TFT로서, 제9 TFT의 드레인은 상기 제1 노드에 연결되고, 제9 TFT의 게이트는 상기 제2 노드에 연결되고, 그리고 제9 TFT의 소스는 상기 저 전압 신호 단자에 연결된, 제9 TFT; 그리고
제10 TFT로서, 제10 TFT의 드레인은 상기 출력 단자에 연결되며, 제10 TFT의 게이트는 상기 제2 노드에 연결되고, 그리고 제10 TFT의 소스는 상기 저 전압 신호 단자에 연결된, 제10 TFT를 포함하는, 게이트 드라이버 온 어레이.
제1항에 있어서,
상기 게이트 드라이버 온 어레이가 홀수 행에 대응하는 게이트 신호를 제어하기 위해서 사용될 때에, 상기 게이트 드라이버 온 어레이의 상기 제1 클록 신호 입력 단자는 상기 제1 클록 신호 라인에 연결되고, 그리고 상기 게이트 드라이버 온 어레이의 제2 클록 신호 입력 단자는 상기 제2 클록 신호 라인에 연결되며;
상기 게이트 드라이버 온 어레이가 짝수 행에 대응하는 게이트 신호를 제어하기 위해서 사용될 때에, 상기 게이트 드라이버 온 어레이의 제2 클록 신호 입력 단자는 상기 제1 클록 신호 라인에 연결되며, 그리고 상기 게이트 드라이버 온 어레이의 제1 클록 신호 입력 단자는 상기 제2 클록 신호 라인에 연결되는, 게이트 드라이버 온 어레이.
시프팅 레지스터 (shifting register)로서,
복수의 게이트 드라이버 온 어레이를 포함하며,
상기 게이트 드라이버 온 어레이 각각은 각 행의 게이트 신호를 제어하기 위해서 사용되며, 이 경우에
N번째 행의 게이트 신호를 제어하기 위한 상기 게이트 드라이버 온 어레이의 입력 단자는 (N-1) 번째 행의 게이트 신호를 제어하기 위한 상기 게이트 드라이버 온 어레이의 출력 단자에 연결되며, N번째 행의 게이트 신호를 제어하기 위한 상기 게이트 드라이버 온 어레이의 출력 단자는 (N+1) 번째 행의 게이트 신호를 제어하기 위한 상기 게이트 드라이버 온 어레이의 입력 단자에 연결되며, 그리고 N번째 행의 게이트 신호를 제어하기 위한 상기 게이트 드라이버 온 어레이의 리셋 단자는 (N+1) 번째 행의 게이트 신호를 제어하기 위한 상기 게이트 드라이버 온 어레이의 출력 단자에 연결되며, 이 경우 N은 2와 같거나 또는 2보다 더 크며,
상기 게이트 드라이버 온 어레이 각각은:
제1 박막 전계 효과 트랜지스터 (TFT)로서, 제1 TFT의 게이트는 상기 게이트 드라이버 온 어레이의 입력 단자에 연결되며, 제1 TFT의 드레인은 전력 공급 전압 단자 (VDD)에 연결되며, 그리고 제1 TFT의 소스는 풀링-업 (pulling-up) 노드인 제1 노드에 연결된, 제1 TFT;
제2 TFT로서, 제2 TFT의 게이트는 상기 게이트 드라이버 온 어레이의 리셋 단자에 연결되며, 제2 TFT의 소스는 공통 접속 전압 단자 (VSS)에 연결되며, 그리고 제2 TFT의 드레인은 상기 제1 노드에 연결된, 제2 TFT;
제3 TFT로서, 제3 TFT의 게이트는 상기 제1 노드에 연결되며, 제3 TFT의 드레인은 제1 클록 신호 입력 단자에 연결되며, 그리고 제3 TFT의 소스는 출력 단자에 연결된, 제3 TFT;
제4 TFT로서, 제4 TFT의 게이트는 제2 클록 신호 입력 단자에 연결되며, 제4 TFT의 드레인은 상기 출력 단자에 연결되며, 그리고 제4 TFT의 소스는 저 전압 신호 단자에 연결된, 제4 TFT;
상기 제1 노드와 상기 출력 단자 사이에 연결된 커패시터; 및
상기 제1 클록 신호 입력 단자, 상기 제2 클록 신호 입력 단자, 상기 제1 노드 및 상기 출력 단자 사이에 연결되며, 그리고 상기 저 전압 신호 단자에 연결되어, 상기 게이트 드라이버 온 어레이의 비-동작 주기 동안에 상기 제1 노드 및 상기 출력 단자가 낮은 레벨에 있도록 하는, 풀링-다운 모듈;을 포함하는, 시프팅 레지스터.
제4항에 있어서, 상기 풀링 다운 모듈은:
제5 TFT로서, 제5 TFT의 드레인은 상기 제2 클록 신호 입력 단자에 연결되며, 그리고 제5 TFT의 소스는 풀링-다운 노드인 제2 노드에 연결된, 제5 TFT;
제6 TFT로서, 제6 TFT의 드레인은 상기 제2 노드에 연결되며, 제6 TFT의 게이트는 상기 제1 노드에 연결되며, 그리고 제6 TFT의 소스는 상기 저 전압 신호 단자에 연결된, 제6 TFT;
제7 TFT로서, 제7 TFT의 게이트와 드레인은 상기 제2 클록 신호 입력 단자에 같이 연결되며, 그리고 제7 TFT의 소스는 상기 제5 TFT의 게이트에 연결된, 제7 TFT;
제8 TFT로서, 제8 TFT의 드레인은 상기 제7 TFT의 소스에 연결되며, 제8 TFT의 게이트는 상기 제1 노드에 연결되고, 그리고 제8 TFT의 소스는 상기 저 전압 신호 단자에 연결된, 제8 TFT;
제9 TFT로서, 제9 TFT의 드레인은 상기 제1 노드에 연결되고, 제9 TFT의 게이트는 상기 제2 노드에 연결되고, 그리고 제9 TFT의 소스는 상기 저 전압 신호 단자에 연결된, 제9 TFT; 그리고
제10 TFT로서, 제10 TFT의 드레인은 상기 출력 단자에 연결되며, 제10 TFT의 게이트는 상기 제2 노드에 연결되고, 그리고 제10 TFT의 소스는 상기 저 전압 신호 단자에 연결된, 제10 TFT를 포함하는, 시프팅 레지스터.
제5항에 있어서,
상기 게이트 드라이버 온 어레이가 홀수 행에 대응하는 게이트 신호를 제어하기 위해서 사용될 때에, 상기 게이트 드라이버 온 어레이의 상기 제1 클록 신호 입력 단자는 상기 제1 클록 신호 라인에 연결되고, 그리고 상기 게이트 드라이버 온 어레이의 제2 클록 신호 입력 단자는 상기 제2 클록 신호 라인에 연결되며;
상기 게이트 드라이버 온 어레이가 짝수 행에 대응하는 게이트 신호를 제어하기 위해서 사용될 때에, 상기 게이트 드라이버 온 어레이의 제2 클록 신호 입력 단자는 상기 제1 클록 신호 라인에 연결되며, 그리고 상기 게이트 드라이버 온 어레이의 제1 클록 신호 입력 단자는 상기 제2 클록 신호 라인에 연결되는, 시프팅 레지스터.
제6항에 있어서,
홀수 행에 대응하는 게이트 신호를 제어하기 위한 상기 게이트 드라이버 온 어레이에 관련하여,
포워드 스캔이 개시될 때에 상기 VDD는 일정한 고 레벨을 제공하고 그리고 상기 VSS는 일정한 저 레벨을 제공하며,
상기 게이트 드라이버 온 어레이의 입력 단자에는 고 레벨 펄스 신호가 입력되며, 그리고 상기 제1 TFT의 드레인을 경유하여 상기 제1 노드가 충전되며;
상기 제1 클럭 신호 입력 단자는 상기 제1 클록 신호 라인이 제공하는 고 레벨 클록 신호를 수신하고, 상기 출력 단자는 고 레벨을 출력하기 위해서 상기 제3 TFT에 의해서 제어되며;
상기 제6 TFT는 턴 온 되고 그리고 상기 제2 노드에서 전압을 상기 저 전압 신호 단자에서의 전압까지 풀 다운하며;
상기 제2 TFT의 게이트에 연결된 상기 리셋 단자는 고 레벨에 있으며, 그리고 상기 제1 노드는 방전되며;
상기 제2 클록 신호 입력 단자는 상기 제2 클록 신호 라인이 제공한 고 레벨 클록 신호를 수신하고, 그리고 상기 출력 단자는 상기 제4 TFT를 경유하여 방전되며;
상기 제2 노드는 상기 제5 TFT를 경유하여 충전되며, 상기 제9 TFT는 상기 제1 노드를 방전시키기 위해서 제어되며 그리고 상기 제10 TFT는 상기 출력 단자를 방전시키기 위해서 제어되는, 시프팅 레지스터.
제6항에 있어서,
짝수 행에 대응하는 게이트 신호를 제어하기 위한 상기 게이트 드라이버 온 어레이에 관련하여,
포워드 스캔이 개시될 때에 상기 VDD는 일정한 고 레벨을 제공하고 그리고 상기 VSS는 일정한 저 레벨을 제공하며,
상기 게이트 드라이버 온 어레이의 입력 단자에는 고 레벨 펄스 신호가 입력되며, 그리고 상기 제1 TFT의 드레인을 경유하여 상기 제1 노드가 충전되며;
상기 제1 클록 신호 입력 단자는 상기 제2 클록 신호 라인이 제공하는 고 레벨 클록 신호를 수신하고, 상기 출력 단자는 고 레벨을 출력하기 위해서 상기 제3 TFT에 의해서 제어되며;
상기 제6 TFT는 턴 온 되고 그리고 상기 제2 노드에서 전압을 상기 저 전압 신호 단자에서의 전압까지 풀 다운하며;
상기 제2 TFT의 게이트에 연결된 상기 리셋 단자는 고 레벨에 있으며, 그리고 상기 제1 노드는 방전되며;
상기 제2 클록 신호 입력 단자는 상기 제1 클록 신호 라인이 제공한 고 레벨 클록 신호를 수신하고, 그리고 상기 출력 단자는 상기 제4 TFT를 경유하여 방전되며;
상기 제2 노드는 상기 제5 TFT를 경유하여 충전되며, 상기 제9 TFT는 상기 제1 노드를 방전시키기 위해서 제어되며 그리고 상기 제10 TFT는 상기 출력 단자를 방전시키기 위해서 제어되는, 시프팅 레지스터.
제6항에 있어서,
홀수 행에 대응하는 게이트 신호를 제어하기 위한 상기 게이트 드라이버 온 어레이에 관련하여,
백워드 스캔이 개시될 때에 상기 VDD는 일정한 저 레벨을 제공하고 그리고 상기 VSS는 일정한 고 레벨을 제공하며,
상기 게이트 드라이버 온 어레이의 리셋 단자에는 고 레벨 펄스 신호가 입력되며, 그리고 상기 제2 TFT의 소스를 경유하여 상기 제1 노드가 방전되며;
상기 제1 클록 신호 입력 단자는 상기 제1 클록 신호 라인이 제공하는 고 레벨 클록 신호를 수신하고, 상기 출력 단자는 고 레벨을 출력하기 위해서 상기 제3 TFT에 의해서 제어되며;
상기 제6 TFT는 턴 온 되고 그리고 상기 제2 노드에서 전압을 상기 저 전압 신호 단자에서의 전압까지 풀 다운하며;
상기 제1 TFT의 게이트에 연결된 상기 입력 단자는 고 레벨에 있으며, 그리고 상기 제1 노드는 방전되며;
상기 제2 클록 신호 입력 단자는 상기 제2 클록 신호 라인이 제공한 고 레벨 클록 신호를 수신하고, 그리고 상기 출력 단자는 상기 제4 TFT를 경유하여 방전되며;
상기 제2 노드는 상기 제5 TFT를 경유하여 충전되며, 상기 제9 TFT는 상기 제1 노드를 방전시키기 위해서 제어되며 그리고 상기 제10 TFT는 상기 출력 단자를 방전시키기 위해서 제어되는, 시프팅 레지스터.
제6항에 있어서,
짝수 행에 대응하는 게이트 신호를 제어하기 위한 상기 게이트 드라이버 온 어레이에 관련하여,
백워드 스캔이 개시될 때에 상기 VDD는 일정한 저 레벨을 제공하고 그리고 상기 VSS는 일정한 고 레벨을 제공하며,
상기 게이트 드라이버 온 어레이의 리셋 단자에는 고 레벨 펄스 신호가 입력되며, 그리고 상기 제2 TFT의 소스를 경유하여 상기 제1 노드가 방전되며;
상기 제1 클록 신호 입력 단자는 상기 제2 클록 신호 라인이 제공하는 고 레벨 클록 신호를 수신하고, 상기 출력 단자는 고 레벨을 출력하기 위해서 상기 제3 TFT에 의해서 제어되며;
상기 제6 TFT는 턴 온 되고 그리고 상기 제2 노드에서 전압을 상기 저 전압 신호 단자에서의 전압까지 풀 다운하며;
상기 제1 TFT의 게이트에 연결된 상기 입력 단자는 고 레벨에 있으며, 그리고 상기 제1 노드는 방전되며;
상기 제2 클록 신호 입력 단자는 상기 제1 클록 신호 라인이 제공한 고 레벨 클록 신호를 수신하고, 그리고 상기 출력 단자는 상기 제4 TFT를 경유하여 방전되며;
상기 제2 노드는 상기 제5 TFT를 경유하여 충전되며, 상기 제9 TFT는 상기 제1 노드를 방전시키기 위해서 제어되며 그리고 상기 제10 TFT는 상기 출력 단자를 방전시키기 위해서 제어되는, 시프팅 레지스터.
제4항 내지 제10항 중 어느 한 항의 시프팅 레지스터 및 어레이 기판을 포함하며,
상기 시프팅 레지스터의 신호 출력 단자는 상기 어레이 기판의 게이트 라인과 연결된, 디스플레이 스크린.