KR101340197B1

KR101340197B1 - 쉬프트 레지스터 및 이를 이용한 게이트 구동회로

Info

Publication number: KR101340197B1
Application number: KR1020110096179A
Authority: KR
Inventors: 손기민
Original assignee: 하이디스 테크놀로지 주식회사
Priority date: 2011-09-23
Filing date: 2011-09-23
Publication date: 2013-12-10
Also published as: CN103021309B; TWI594219B; JP5945195B2; TW201314653A; US20130077736A1; KR20130032532A; US20140320466A1; US8774346B2; CN103021309A; JP2013069400A

Abstract

기존 구조에 비해 보다 적은 구성요소를 가지고서도 우수한 동작신뢰성을 가지도록 한 쉬프트 레지스터 및 이를 이용한 게이트 구동회로를 제시한다. 제시된 게이트 구동회로는 표시장치의 다수의 게이트 라인으로 각각 스캔 신호를 공급하는 순차 연결된 다수의 쉬프트 레지스터를 포함하고, 쉬프트 레지스터는, 해당 쉬프트 레지스터의 전단 또는 후단의 쉬프트 레지스터의 출력신호에 의해 방향 입력 신호를 제 1노드로 출력하는 입력부, 제 1노드에 연결되어 제 1노드의 신호에 대한 인버팅 신호를 발생시켜 제 2노드로 출력하는 인버터부, 제 1노드와 연결되고 제 1노드의 신호에 의해 제 1클럭신호를 활성화시켜 해당 게이트 라인으로 출력신호를 출력하는 풀업부 및 제 2노드의 신호에 의해 풀다운 출력신호를 활성화시켜 해당 게이트 라인으로 출력신호를 출력하는 풀다운부로 구성되는 풀업 풀다운 회로부, 및 제 1노드를 제 2클럭신호에 의해 주기적으로 리셋하는 리셋부를 포함한다. 인버터부는 제 2클럭신호로 제어된다. 쉬프트 레지스터의 리셋 TFT에 다음단 출력 파형이 아닌 클럭 신호가 인가됨으로 인해 출력에 부하를 줄일 수 있다. 4H마다 P 노드를 리셋시켜 줌으로 해서 오프특성을 좋게 할 수 있다.

Description

쉬프트 레지스터 및 이를 이용한 게이트 구동회로{Shift register and Gate Driving Circuit Using the Same}

본 발명은 쉬프트 레지스터 및 이를 이용한 표시장치의 게이트 구동회로에 관한 것으로, 보다 상세하게는 표시장치의 화면이 상하 반전하는 경우에 대응하여 스캔 방향이 조절가능한 쉬프트 레지스터 및 이를 이용한 표시장치의 게이트 구동회로에 관한 것이다.

최근 휴대용 단말기에 적용되는 표시장치는 사용자의 의도에 따라 표시 화면의 위치 즉, 상하좌우가 반전되어 표시되어야 하는 경우가 있다. 이럴 경우 표시장치의 게이트 구동회로는 스캔 방향을 변경하여 출력되도록 설계될 필요성이 있다.

종래 쉬프트 레지스터는 대한민국 등록특허 10-1020627호에 예시된 바와 같이 다수의 박막 트랜지스터를 포함한다.

도 1은 종래 스캔 방향 조정이 가능한 쉬프트 레지스터 간의 연결관계를 나타낸 게이트 구동회로의 블록도이다. 도 2는 도 1에서 블록으로 나타낸 종래 쉬프트 레지스터의 일 예를 보여주는 도면이다.

도 2를 참고하면, 종래의 쉬프트 레지스터는 쉬프트하기 위한 입력 신호를 입력받는 입력부(10), 출력단의 오프특성을 좋게 하기 위한 인버터부(20) 및 리셋부(30), 게이트 라인에 스캔 입력 신호를 출력하기 위한 풀업 풀다운 회로부(40)를 포함한다.

하지만, 종래 쉬프트 레지스터의 경우 인버터부(20)를 구성하는 TFT(T5)가 바이어스전압(Vbias)에 의해 항상 턴온(Turn on) 상태를 유지하고, TFT(T9)의 소스(Source)쪽 전압은 LVGL의 전압이기 때문에 TFT(T9)는 VGL과 LVGL의 전압차이(VGL-LVGL)의 바이어스를 받는다. 이에 의해, TFT(T9)가 턴온되어도 X 노드가 LVGL의 전압으로까지 완전히 떨어지지 못하고 오프(off)시에도 X 노드가 바이어스전압(Vbias)까지 올라가지 못하여 X 노드가 완벽하게 인버팅되지 못한다.

따라서, 종래 인버터는 부족한 TFT 구동능력을 보상하고 신뢰성 확보를 위해 TFT(T5, T9)에 2개의 TFT(T6, T8)를 더 갖춘다. 따라서, 종래의 인버터는 모두 4개의 TFT로 구성되며 LVGL 신호를 추가하여 신뢰성을 향상시킨다.

이와 같이 종래의 쉬프트 레지스터는 오프특성을 좋게 하기 위한 다수의 박막 트랜지스터 및 추가적인 레벨의 신호 라인이 필요하게 된다.

이는 패널의 데드스페이스(dead space)가 넓어지는 문제와 구동 IC를 수정해야 하는 문제를 야기시킨다.

더욱이, 최근 게이트 구동회로의 쉬프트 레지스터는 게이트라인에 신호를 인가하는 순서를 표시화면의 회전에 따라 변경하도록 하는 기능이 추가된다. 이를 위해, 도 1과 도 2에 도시된 바와 같이, 종래의 쉬프트 레지스터는 4개의 박막 트랜지스터(Tb, Tbr, Tf, Tfr)로 구성된 스캔 방향 조정부(50)를 필요로 한다. 이와 같이, 게이트 라인에 신호를 인가하는 순서를 변경하기 위해 트랜지스터의 개수가 증가함에 따라, 종래의 쉬프트 레지스터는 상술한 종래 문제점이 심화되고 있다.

대한민국 등록특허공보 제10-1020627(2011.03.02) 대한민국 공개특허공보 제10-2007-0037793(2007.04.09) 대한민국 등록특허공보 제10-0698239(2007.03.15) 일본 특허공보 특허 제4391107(2009.10.16)

본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 기존 구조에 비해 보다 적은 구성요소를 가지고서도 우수한 동작신뢰성을 가지도록 한 쉬프트 레지스터 및 게이트 구동회로를 제공함에 그 목적이 있다.

본 발명의 다른 목적은 상기 목적의 쉬프트 레지스터를 채용하되 기존 구조의 입력부를 개선하여 양방향 스캔이 가능하도록 하는 쉬프트 레지스터 및 이를 채용한 게이트 구동회로를 제공함에 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 실시양태에 따른 게이트 구동회로는, 표시장치의 다수의 게이트 라인으로 각각 스캔 신호를 공급하는 순차 연결된 다수의 쉬프트 레지스터를 포함하는 게이트 구동회로에 있어서,

다수의 쉬프트 레지스터 각각은,

해당 쉬프트 레지스터의 전단 또는 후단의 쉬프트 레지스터의 출력신호에 의해 방향 입력 신호를 제 1노드로 출력하는 입력부; 제 2클럭신호에 의해 제어되고, 제 1노드에 연결되어 제 1노드의 신호에 대한 인버팅 신호를 발생시켜 제 2노드로 출력하는 인버터부; 제 1노드와 연결되고, 제 1클럭신호에 동기되어 제 1노드의 신호에 의해 제 1클럭신호를 활성화시켜 해당 게이트 라인으로 출력신호를 출력하는 풀업부 및 제 2노드의 신호에 의해 풀다운 출력신호를 활성화시켜 해당 게이트 라인으로 출력하는 풀다운부로 구성되는 풀업 풀다운 회로부; 및 제 1노드를 제 2클럭신호에 의해 주기적으로 리셋하는 리셋부;를 포함한다.

본 발명의 다른 바람직한 실시양태에 따른 쉬프트 레지스터는, 게이트는 전단 또는 후단의 쉬프트 레지스터의 출력단에 연결되고, 드레인은 방향 입력 신호를 입력받고, 소스는 제 1노드에 연결된 제 1스위칭 소자; 게이트는 후단 또는 전단의 쉬프트 레지스터의 출력단에 연결되고, 드레인은 방향 입력 신호를 입력받고, 소스는 제 1노드에 연결된 제 2스위칭 소자; 게이트가 제 1노드에 연결되고, 드레인은 제 1클럭신호를 입력받고, 소스는 제 1노드에 연결된 제 3스위칭 소자; 게이트가 제 2노드에 연결되고, 드레인은 제 1노드에 연결되고, 소스는 기저전압단에 연결된 제 4스위칭 소자; 게이트가 제 3스위칭 소자의 게이트 및 제 2노드에 연결되고, 드레인은 상기 제 1노드에 연결되고, 소스는 기저전압단에 연결된 제 5스위칭 소자; 게이트가 제 2클럭신호를 입력받고, 드레인이 바이어스전압을 입력받고, 소스는 제 2노드에 연결된 제 6스위칭 소자; 게이트가 제 1노드에 연결되고, 드레인은 제 2노드 및 제 6스위칭 소자의 소스에 연결되고, 소스가 기저전압단에 연결된 제 7스위칭 소자; 및 게이트가 제 2클럭신호를 입력받고, 드레인은 제 1노드에 연결되고, 소스는 기저전압단에 연결된 제 8스위칭 소자;를 포함한다.

본 발명의 또 다른 바람직한 실시양태에 따른 게이트 구동회로는, 표시장치의 다수의 게이트 라인으로 각각 스캔 신호를 공급하는 순차 연결된 다수의 쉬프트 레지스터를 포함하는 게이트 구동회로에 있어서,

다수의 쉬프트 레지스터 각각은,

해당 쉬프트 레지스터의 전단의 쉬프트 레지스터로부터의 출력신호를 입력받아 제 1노드로 출력하는 입력부; 제 1노드에 연결되고, 제 1노드의 신호에 대한 인버팅 신호를 발생시켜 제 2노드로 출력하는 인버터부; 제 1노드와 연결되고, 제 1클럭신호에 동기되어 제 1노드의 신호에 의해 제 1클럭신호를 활성화시켜 해당 게이트 라인으로 출력신호를 출력하는 풀업부 및 제 2노드의 신호에 의해 풀다운 출력신호를 활성화시켜 해당 게이트 라인으로 출력하는 풀다운부로 구성되는 풀업 풀다운 회로부; 및 제 1노드를 주기적으로 리셋하는 리셋부;를 포함한다. 바람직하게, 인버터부와 리셋부를 제 2클럭신호로 제어한다.

또한, 다수의 쉬프트 레지스터중에서 첫번째 또는 마지막번째 쉬프트 레지스터의 입력부로 입력되는 신호는 펄스 형태의 입력개시신호(STV)이다.

본 발명의 또 다른 바람직한 실시양태에 따른 쉬프트 레지스터는, 게이트 및 드레인은 전단의 쉬프트 레지스터의 출력단에 공통으로 연결되고, 소스는 제 1노드에 연결된 제 1스위칭 소자; 게이트가 상기 제 1노드에 연결되고, 드레인은 제 1클럭신호를 입력받고, 소스는 제 1노드에 연결된 제 2스위칭 소자; 게이트가 제 2노드에 연결되고, 드레인은 제 1노드에 연결되고, 소스는 기저전압단에 연결된 제 3스위칭 소자; 게이트가 제 3스위칭 소자의 게이트 및 제 2노드에 연결되고, 드레인은 제 1노드에 연결되고, 소스는 기저전압단에 연결된 제 4스위칭 소자; 게이트가 제 2클럭신호를 입력받고, 드레인이 바이어스전압을 입력받고, 소스는 제 2노드에 연결된 제 5스위칭 소자; 게이트가 제 1노드에 연결되고, 드레인은 제 2노드 및 제 5스위칭 소자의 소스에 연결되고, 소스가 기저전압단에 연결된 제 6스위칭 소자; 및 게이트가 제 2클럭신호를 입력받고, 드레인은 제 1노드에 연결되고, 소스는 기저전압단에 연결된 제 7스위칭 소자;를 포함한다.

이러한 구성의 본 발명에 따르면, 쉬프트 레지스터의 리셋 TFT에 다음단 출력 파형이 아닌 클럭 신호가 인가됨으로 인해 출력에 부하를 줄일 수 있다. 또한, 4H마다 P 노드를 리셋시켜 줌으로 해서 오프특성을 좋게 할 수 있다.

클럭신호로 리셋시키기 때문에 리셋을 담당하던 종래의 TFT를 제거할 수 있다.

클럭신호로 리셋시킬 수 있으므로 마지막 단 리셋을 위한 Suicide dummy 단이 필요하지 않아 제거할 수 있다. 이로 인해 패널 디자인시 종래에 비해 공간을 보다 여유롭게 사용할 수 있다.

도 1은 종래 스캔 방향 조정이 가능한 쉬프트 레지스터 간의 연결관계를 나타낸 블록도이다.
도 2는 종래 쉬프트 레지스터의 일 예를 보여주는 상세 회로도이다.
도 3은 본 발명에 따른 쉬프트 레지스터가 채용된 게이트 구동회로의 블록도이다.
도 4는 도 3에서 블록으로 나타낸 본 발명에 따른 쉬프트 레지스터의 상세 회로도이다.
도 5a는 본 발명에 따른 쉬프트 레지스터가 채용된 게이트 구동회로가 싱글 타입으로 설치된 경우의 정방향 타이밍도이다.
도 5b는 본 발명에 따른 쉬프트 레지스터가 채용된 게이트 구동회로가 싱글 타입으로 설치된 경우의 역방향 타이밍도이다.
도 6a는 본 발명에 따른 쉬프트 레지스터가 채용된 게이트 구동회로가 듀얼 타입으로 설치된 경우의 정방향 타이밍도이다.
도 6b는 본 발명에 따른 쉬프트 레지스터가 채용된 게이트 구동회로가 듀얼 타입으로 설치된 경우의 역방향 타이밍도이다.
도 7은 본 발명에 따른 쉬프트 레지스터가 채용된 싱글 타입의 게이트 구동회로의 P-노드, X-노드, 및 출력 파형을 시뮬레이션한 결과를 도시한 그래프이다.
도 8은 본 발명에 따른 쉬프트 레지스터가 채용된 듀얼 타입의 게이트 구동회로의 P-노드, X-노드, 및 출력 파형을 시뮬레이션한 결과를 도시한 그래프이다.
도 9는 본 발명의 다른 쉬프트 레지스터의 회로도이다.

본 발명의 쉬프트 레지스터는 표시 패널상에 형성될수 있으며, 표시영역과 비표시영역으로 나뉘어진 표시 패널의 비표시 영역상에 형성된다.

본 발명의 쉬프트 레지스터를 채용한 게이트 구동회로가 표시 패널의 양측 비표시영역에 배치되어 각각의 게이트 라인을 홀수와 짝수로 구분하여 구동하는 경우는 듀얼 타입이라 하고, 상기 게이트 구동회로가 표시 패널의 일측 비표시영역에 배치되어 상기 각각의 게이트 라인을 구동하는 경우는 싱글 타입이라 한다.

이하, 첨부된 도면을 참조하여 본 발명의 쉬프트 레지스터에 대하여 설명하면 다음과 같다.

도 3은 복수개의 쉬프트 레지스터가 채용된 게이트 구동회로의 블록도이다.

도 3의 경우 게이트 구동회로가 표시 패널상의 좌우 양측에 배치되고, 각각의 게이트 라인을 홀수와 짝수로 구분하여 구동하는 듀얼 타입을 보여주고 있다.

어느 한쪽 게이트 구동회로가 1,3,5… 순서로 홀수 게이트 라인을 구동시키면, 다른 한쪽은 2,4,6…의 짝수 게이트 라인을 구동시키게 된다. 도 3은 두개의 게이트 구동회로중 홀수 라인 구동을 위한 게이트 구동회로의 구성을 보여준다.

도 3에 도시된 바와 같이, 게이트 구동회로는 하나의 쉬프트 레지스터를 단위소자로 한다. 도 3의 게이트 구동회로는 영상신호를 스캔하기 위해 다수개의 단위소자를 순차적으로 상호 연결시킨 구조이다. 하나의 쉬프트 레지스터 마다 두 개의 클럭신호를 사용한다. 예를 들어, 홀수번째 쉬프트 레지스터는 클럭신호(CLK1)를 출력으로 사용하고 클럭신호(CLK2)를 리셋으로 사용한다. 짝수번째 쉬프트 레지스터는 클럭신호(CLK3)를 출력으로 사용하고 클럭신호(CLK4)를 리셋으로 사용한다. 또한, 각각의 쉬프트 레지스터에는 정방향 입력 신호(FW) 및 역방향 입력 신호(BW)가 인가된다.

도 3에서 볼 수 있는 바와 같이, 본 발명의 게이트 구동회로는 클럭신호로 리셋시키기 때문에 리셋을 담당하던 종래의 TFT를 제거할 수 있다. 도 3의 게이트 구동 회로는 클럭신호로 리셋시킬 수 있으므로 도 1에서와 같은 마지막 단 리셋을 위한 Suicide dummy 단이 필요하지 않아 제거할 수 있다. 이로 인하여, 종래와 비교하여 패널 디자인시 공간을 보다 여유롭게 사용할 수 있다.

도 4는 본 발명에 따른 쉬프트 레지스터의 회로도이다.

본 발명의 쉬프트 레지스터는 양방향 구동, 즉, 배열된 쉬프트 레지스터들의 정방향 또는 역방향으로 순차 구동을 행한다. 쉬프트 레지스터는 입력부(60), 인버터부(20), 리셋부(30), 및 풀업 풀다운 회로부(40)를 포함한다.

입력부(60)는 전단 쉬프트 레지스터의 출력신호 또는 후단 쉬프트 레지스터의 출력신호에 의해 게이트 하이 전압(VGH)을 갖는 정방향(FW) 또는 게이트 로우 전압(VGL)을 갖는 역방향(BW) 입력 신호를 입력받는다. 입력부(60)는 그 출력신호를 출력단(N Gout)에 연결된 P 노드(부트스트랩 노드라고도 함)에게로 전달한다. 이와 같은 입력부(60)를 종래의 구조(도 1 참조)와 비교하여 보면, 본 발명은 종래 기술에서 방향 제어를 위해 추가되는 4개의 TFT를 제거하고 입력부를 수정하여 1개의 TFT만을 추가하는 구조이다. 이로 인해, 본 발명의 회로 구성이 보다 간편해진다.

한편, 게이트 구동회로가 표시 패널상의 좌우 양측에 배치되어 각각의 게이트 라인을 홀수와 짝수로 구분하여 구동하는 듀얼 타입의 경우, 전단 쉬프트 레지스터의 출력신호는 예를 들어 본 회로가 n번째 회로라면 N-2번째 출력신호(N-2 Gout)가 된다. 그리고, 후단 쉬프트 레지스터의 출력신호는 예를 들어 본 회로가 n번째 회로라면 N+2번째 출력신호(N+2 Gout)가 된다. 상기 듀얼 타입과 달리, 게이트 구동회로가 표시 패널상의 어느 한측에만 배치된 싱글 타입의 경우, 전단 쉬프트 레지스터의 출력신호는 예를 들어 본 회로가 n번째 회로라면 N-1번째 출력신호(N-1 Gout)가 된다. 그리고, 후단 쉬프트 레지스터의 출력신호는 예를 들어 본 회로가 n번째 회로라면 N+1번째 출력신호(N+1 Gout)가 된다.

입력부(60)는 TFT(T1, T10)를 포함한다. TFT(T1)의 게이트는 전단 쉬프트 레지스터의 출력단에 연결되고 드레인은 방향 입력 신호(예컨대, 정방향 구동의 경우 정방향 입력 신호(FW))를 입력받고 소스는 P 노드에 연결된다. TFT(T10)의 게이트는 후단 쉬프트 레지스터의 출력단에 연결되고 드레인은 방향 입력 신호(예컨대, 정방향 구동의 경우 역방향 입력 신호(BW))를 입력받고 소스는 P 노드에 연결된다.

이와 같은 입력부(60)는 스캔 방향에 따라 각각의 트랜지스터(T1, T10)의 드레인에 인가되는 신호가 정방향 입력 신호(FW) 또는 역방향 입력 신호(BW)로 변경된다.

인버터부(20)는 P 노드에 연결된다. 인버터부(20)는 제 2클럭신호(CLK2,4)에 의해 구동되고P 노드의 신호에 대한 인버팅 신호를 발생시켜 X 노드로 출력한다.

인버터부(20)는 TFT(T5, T9)를 포함한다. TFT(T5)는 게이트가 제 2클럭신호(CLK2,4)를 입력받고 드레인이 바이어스전압(Vbias)을 입력받고 소스는 X 노드 및 TFT(T9)의 드레인에 연결된다. TFT(T9)는 게이트가 P 노드에 연결되고 드레인은 X 노드 및 TFT(T5)의 소스에 연결되고 소스가 기저전압(VGL)단에 연결된다.

종래의 인버터부는 오프특성을 좋게 하기 위해 4개의 TFT를 사용하고 VGL신호 이외로 LVGL 신호를 필요로 하였다. 그러나, 상술한 바와 같이 본 발명에서의 인버터부(20)는 TFT(T5)의 구동 신호를 클럭 신호로 제어함으로써 2개의 TFT로도 원하는 특성 구현이 가능하고 LVGL 신호는 필요없으므로, 종래에 비해 매우 유용한 구성임을 알 수 있다.

리셋부(30)는 제 2클럭신호(CLK2,4)에 의해 P 노드를 주기적으로 리셋한다.

리셋부(30)는 TFT(T7)를 포함한다. TFT(T7)는 게이트가 제 2클럭신호(CLK2,4)를 입력받고 드레인은 P 노드에 연결되고 소스는 기저전압단(VGL)에 연결된다.

풀업 풀다운 회로부(40)는 P 노드 및 X 노드에 연결된다. 풀업 풀다운 회로부(40)는 제 1클럭신호(CLK1,3)에 동기되어 P 노드의 신호를 풀업 출력신호로 출력하는 풀업부, 및 X 노드의 신호에 의해 풀다운 출력신호를 출력하는 풀다운부로 구성된다.

풀업부는 TFT(T3)를 포함한다. TFT(T3)는 게이트가 P 노드에 연결되고 드레인은 제 1클럭신호(CLK1,3)를 입력받고 소스는 P 노드에 연결된 출력단(N Gout)에 연결된다.

풀다운부는 TFT(T2, T4)를 포함한다. TFT(T2)는 게이트가 X 노드에 연결되고 드레인은 P 노드에 연결되고 소스는 기저전압단(VGL)에 연결된다. TFT(T4)는 게이트가 TFT(T2)의 게이트와 연결됨과 더불어 X 노드에 연결되고 드레인은 출력단(N Gout)에 연결되고 소스는 기저전압단(VGL)에 연결된다. 한편, TFT(T2, T4)는 P 노드가 리셋되는 동안 P 노드 및 출력단(N Gout)의 전압상태를 지속적으로 기저전압(VGL) 상태로 유지시켜 주는 안정화 소자라고도 할 수 있다.

커패시터(C1)는 부스팅을 위한 목적과 출력단(N Gout)에서의 출력신호의 오프 레벨 특성을 안정화시킨다. 커패시터(C1)는 TFT(T3)의 게이트와 소스 사이에 접속된다.

도 4에서, CLK1은 CLK2에 비해 1H만큼 선행된 신호이고, CLK2는 CLK3에 비해 1H만큼 선행된 신호이고, CLK3은 CLK4에 비해 1H만큼 선행된 신호이다. 여기서, 1H은 클럭신호의 펄스폭을 말하며 이는 1프레임 타임(1/주파수)/게이트 라인 수로 계산된다.

따라서, 각각의 클럭 신호는 4H 주기마다 하이 레벨로 스윙(swing)하므로써, 4H 마다 X 노드의 전위는 TFT(T5)를 통하여 상승한다. 이로 인해, 1 프레임 시간 동안 X 노드가 종래의 하이레벨보다 높은 하이 레벨로 유지할 수 있게 된다. 이는 X 노드를 하이 전압으로 유지하는 것이 종래보다는 정확해지게 됨을 의미한다. 또한, 매 4H 마다 한번씩 TFT(T7)를 통하여 P 노드가 리셋(reset)되므로, 쉬프트 레지스터의 안정화에 유리하게 된다.

이와 같이 구성된 본 발명에 따른 쉬프트 레지스터의 동작에 대해 살펴보면 다음과 같다.

정방향 구동의 경우, 입력부(60)의 TFT(T1)의 게이트에는 N-2번째 쉬프트 레지스터의 출력신호가 인가되고 TFT(T1)의 드레인에는 VGH의 정방향 입력 신호(FW)가 인가된다. 이때, 입력부(60)의 TFT(T10)의 게이트에는 N+2 번째 쉬프트 레지스터의 출력신호가 인가되고 TFT(T10)의 드레인에는 VGL의 역방향 입력 신호(BW)가 인가된다.

역방향 구동의 경우에는 상기와 반대이다. 즉, 입력부(60)의 TFT(T10)의 게이트에는 N+2 번째 쉬프트 레지스터의 출력신호가 인가되고 TFT(T10)의 드레인에는 VGH의 정방향 입력 신호(FW)가 인가된다. 이때, 입력부(60)의 TFT(T1)의 게이트에는 N-2 쉬프트 레지스터의 출력이 인가되고 TFT(T1)의 드레인에는 VGL의 역방향 입력 신호(BW)가 인가된다.

그에 따라, 정방향 구동일 때에는 TFT(T1)가 입력 TFT로 동작하고, TFT(T10)은 TFT(T7)와 별도로 추가적인 리셋 TFT로 동작한다. 역방향 구동일 때에는 TFT(T10)가 입력 TFT로 동작하고, TFT(T1)는 리셋 TFT로 동작한다. 이에 의해, 구동 방향에 따라 P 노드는 VGH전압에서 TFT(T1 또는 T10)의 문턱전압을 뺀 만큼의 전위(VGH-a)가 된다. 커패시터(C1)는 충전된다. TFT(T9)가 턴온 상태가 되어 X 노드의 전압은 VGL 레벨이 되며, TFT(T2, T4)는 X 노드가 로우 레벨이므로 턴오프 상태가 된다. 그 상태에서, P 노드는 전압을 유지하며 플로팅(floating) 상태를 유지한다. 그래서, TFT(T3)는 턴 온되고 P 노드와 동일한 시간동안 같은 상태를 유지하다가 클럭신호(CLK1 또는 CLK3)를 출력신호(N Gout)로 하여 출력하게 된다.

그 후, 하이 레벨의 클럭신호(CLK2 또는 CLK4)가 TFT(T7, T5)에 인가되면 그 TFT(T7, T5)는 턴온된다. TFT(T5)의 턴온에 의하여 X 노드는 하이 레벨(Vbias)이 된다. TFT(T7)의 턴온에 의하여 P 노드는 VGL 레벨로 떨어지게 된다.

X 노드가 하이 레벨이 되면 TFT(T2, T4)는 턴온되고 P 노드와 출력신호(N Gout)는 로우 레벨을 유지하게 된다.

상기 설명된 본 발명에 따른 쉬프트 레지스터의 동작을 도 5a, 도 5b, 도 6a, 도 6b의 타이밍도를 통해 보다 상세히 상세히 설명한다.

도 5a는 도 4의 본 발명에 따른 쉬프트 레지스터가 채용된 게이트 구동회로가 표시패널의 일면에 설치된 싱글 타입에 대한 정방향 타이밍도이다. 도 5b는 도 4의 쉬프트 레지스터가 채용된 게이트 구동회로가 표시패널의 일면에 설치된 싱글 타입에 대한 역방향 타이밍도이다.

싱글 타입의 경우 표시 패널의 일측에 4개의 클럭신호가 필요하다.

홀수번째의 쉬프트 레지스터는 클럭신호(CLK1, CLK3)를 출력 신호로, 클럭신호(CLK2, CLK4)를 리셋을 위해 사용하고, 짝수번째 쉬프트 레지스터는 클럭신호(CLK2, CLK4)를 출력 신호, 클럭신호(CLK3, CLK1)을 리셋을 위해 사용한다. 그러므로, 싱글 타입의 경우 양방향 구동을 위해 4개의 신호로 구동할 수 있게 된다.

정방향 구동의 경우, 도 5a에서와 같이 STV(시작신호) 이후에 순차적으로 입력되는 클럭신호(CLK1,2,3,4)에 근거하여 첫번째 게이트 라인에서 마지막 게이트 라인으로의 순으로 출력신호(Gout1,2,3,4)를 출력한다.

역방향 구동의 경우, 도 5b에서와 같이 STV(시작신호) 이후에 클럭신호(CLK4)를 선두로 하여 클럭신호(CLK3,2,1)를 차례로 입력받는다. 그에 따라, 게이트 구동회로는 마지막 게이트 라인에서 첫번째 게이트 라인으로의 순으로 출력신호(Gout800,799,798,797)를 출력한다.

도 6a는 도 4의 쉬프트 레지스터가 채용된 게이트 구동회로가 표시 패널의 양면에 각각 설치된 듀얼 타입에 대한 정방향 타이밍도이다. 도 6b는 도 4의 쉬프트 레지스터가 채용된 게이트 구동회로가 표시 패널의 양면에 각각 설치된 듀얼 타입에 대한 역방향 타이밍도이다.

듀얼 타입의 경우 표시 패널의 양측에 각각 4개의 클럭신호가 필요하다. 즉, 클럭을 이용하여 인버팅(inverting) 및 리셋(reset)을 하는 경우, 양방향 구동을 구현하기 위해서는 서로 겹치지 않는 클럭신호(CLK)가 홀수번째 및 짝수번째 쉬프트 레지스터에 각각 4개씩 필요하다. 예를 들어, 듀얼 타입의 경우, 표시패널의 좌측면의 쉬프트 레지스터들은 클럭신호(CLKO1, CLKO3)를 출력신호로 사용하고 클럭신호(CLKO2, CLKO4)를 리셋으로 사용한다. 한편, 표시패널의 우측면의 쉬프트 레지스터들은 클럭신호(CLKE1, CLKE3)를 리셋으로 사용하고 클럭신호(CLKE2, CLKE4)를 출력신호로 사용한다.

따라서, 패널의 양측에 형성되는 각각의 쉬프트 레지스터들은 1H 이상의 주기차이가 나는 4개의 클럭 신호를 사용하여야 입력과 리셋 타이밍이 겹치지 않게 된다. 즉, 듀얼 타입의 경우 정방향 또는 역방향 구동시 클럭의 순서가 구동상에 영향을 미치기 때문에 패널의 양측에 형성된 각각의 쉬프트 레지스터들은 각각 4개의 클럭신호가 필요하게 된다.

도 7은 도 4의 쉬프트 레지스터가 채용된 싱글 타입의 게이트 구동회로의 P-노드, X-노드, 및 출력 파형을 시뮬레이션한 결과를 도시한 그래프이다. 도 8은 도 4의 쉬프트 레지스터가 채용된 듀얼 타입의 게이트 구동회로의 P-노드, X-노드, 및 출력 파형을 시뮬레이션한 결과를 도시한 그래프이다.

도 7에서, (a)는 싱글 타입의 게이트 구동회로를 대략 60℃ 및 습도 90% 정도의 고온에서 spice 시뮬레이션한 결과이다. (b)는 싱글 타입의 게이트 구동회로를 상온(예컨대, 대략 25 ~ 27℃ 정도)에서 spice 시뮬레이션한 결과이다. (c)는 싱글 타입의 게이트 구동회로를 대략 -20℃의 저온에서 spice 시뮬레이션한 결과이다.

도 8에서, (a)는 듀얼 타입의 게이트 구동회로를 대략 60℃ 및 습도 90% 정도의 고온에서 spice 시뮬레이션한 결과이다. (b)는 듀얼 타입의 게이트 구동회로를 상온(예컨대, 대략 25 ~ 27℃ 정도)에서 spice 시뮬레이션한 결과이다. (c)는 듀얼 타입의 게이트 구동회로를 대략 -20℃의 저온에서 spice 시뮬레이션한 결과이다.

도 7 및 도 8을 보면, 각각의 경우에 있어서 P 노드 및 X 노드에서의 신호 파형이 정상적임을 알 수 있고, 게이트 출력 파형도 안정적으로 나오고 있음을 확인할 수 있다.

도 9는 본 발명에 따른 쉬프트 레지스터의 변형 실시예의 회로도이다.

본 발명의 변형 실시예의 쉬프트 레지스터에 따르면, 도4의 본 발명에 따른 쉬프트 레지스터에 구비된 양방향 입력 신호 입력부를 포함하지 않는다. 즉, 변형 실시예는 단방향 구동, 예를 들면, 지정된 일방향(정방향 또는 역방향)으로만의 순차구동을 행한다. 변형 실시예의 쉬프트 레지스터는 입력부(10), 인버터부(20), 리셋부(30), 및 풀업 풀다운 회로부(40)를 포함한다.

입력부(10)는 단방향의 구동을 위해, 전단 쉬프트 레지스터의 출력신호(예컨대, N-2번째 출력(N-2 Gout) 또는 개시신호(STV))를 입력받아 P 노드(부트스트랩 노드라고도 함)에게로 전달한다.

입력부(10)는 TFT(T1)를 포함한다. TFT(T1)의 게이트 및 드레인은 전단 쉬프트 레지스터의 출력단에 공통으로 연결된다. TFT(T1)의 소스는 P 노드에 연결된다.

도 9에서의 인버터부(20), 리셋부(30), 및 풀업 풀다운 회로부(40)는 도 4에서 설명한 인버터부(20), 리셋부(30), 및 풀업 풀다운 회로부(40)와 동일하여 동일한 참조부호를 부여하였고 그에 대한 설명은 생략한다.

이와 같이 구성된 본 발명의 변형 실시예에 따른 쉬프트 레지스터의 동작에 대해 살펴보면 다음과 같다. 이하에서는 도 9의 쉬프트 레지스터는 듀얼 타입의 게이트 구동회로에 채용된 것으로 가정하고 설명한다.

펄스 형태의 입력 개시신호(STV(input)) 또는 전단(n-2번째) 쉬프트 레지스터(미도시)의 출력신호(N-2 Gout)가 TFT(T1)의 게이트 단자를 통해 입력된다. TFT(T1)는 턴온 상태가 되고, P 노드는 포지티브 레벨이 된다. 이 경우, P 노드의 전압은 VGH 전압에서 TFT(T1)의 문턱전압을 뺀 만큼의 전위(VGH-a)가 된다.

한편, X 노드는 P 노드 전압이 증가함에 따라 TFT(T9)가 턴온되며 TFT(T9)에 의해 VGL 전위로 떨어지게 된다. 또한, 출력신호(N Gout)는 TFT(T3)는 P 노드의 전압이 올라감에 따라 턴온되지만 클럭 신호가 VGL을 유지하고 있기 때문에 로우 레벨을 유지한다. TFT(T1)을 통하여 입력이 들어오는 동안 커패시터(C1)는 충전된다.

이후, 입력 신호(예컨대, N-2 Gout)가 로우 레벨(VGL)의 신호로 되어 TFT(T1)가 턴오프 상태로 된다. 이 경우, P 노드는 플로팅(floating) 상태가 되며 리셋 신호가 인가되기 전까지 플로팅 상태를 유지한다. 그에 따라, TFT(T3)는 P 노드의 하이 레벨 전압에 의해 턴온되고, P 노드와 동일한 시간동안 같은 상태를 유지한다. 클럭신호(CLK1 또는 CLK3)가 인가될 때 P 노드가 부트스트랩(bootstrap)되며, TFT(T3)는 같은 시기에 클럭신호를 출력한다.

클럭신호(CLK1 또는 CLK3) 이후에 클럭신호(CLK2 또는 CLK4)가 TFT(T7, T5)에 인가되면 TFT(T7, T5)는 턴온된다. TFT(T5)의 턴온에 의해 X 노드는 하이전압(Vbias) 레벨이 되고, TFT(T7)의 턴온에 의해 P 노드는 기저전압(VGL) 레벨로 떨어진다. 이와 같이, X 노드가 하이전압(Vbias) 레벨이 되면 TFT(T2, T4)는 턴온되어 P 노드를 기저전압 레벨로 유지시켜 준다

다시 말해서, 입력신호가 인가되면 TFT(T1)는 턴온되고 P 노드는 프리차지(precharge)된다. 클럭신호(CLK1 또는 CLK3)가 TFT(T3)에 인가되면 P 노드는 부트스트랩(bootstrap)되고 TFT(T3)를 통하여 클럭신호(CLK1 또는 CLK3)가 출력단(N Gout)으로 출력된다.

한편, P 노드가 부트스트랩되면 TFT(T9)는 턴온된다. P 노드가 부트스트랩되는 시기의 클럭신호(CLK2 또는 CLK4)는 로우 레벨(예컨대, VGL)이다. 클럭신호(CLK2 또는 CLK4)가 로우 레벨이면 TFT(T5)는 오프상태를 유지한다. TFT(T9)의 턴온으로 인해 X 노드는 기저전압(VGL) 레벨로 다운되고 안정화 등을 위한 TFT(T2, T4)는 턴오프 상태가 된다.

클럭신호(CLK1 또는 CLK3) 다음의 타이밍에 클럭신호(CLK2 또는 CLK4)가 인가되면 TFT(T7, T5)가 턴온된다. 그에 따라, TFT(T7)를 통하여 P 노드가 리셋(reset)되고, TFT(T5)를 통하여 X 노드의 전위가 Vbias-Vth 레벨로 상승하게 된다. X 노드의 전위가 상승하면 TFT(T2, T4)의 게이트에 "X 노드의 하이 전압" 의 게이트 바이어스가 인가되므로, TFT(T2, T4)는 턴온 상태가 된다.

이와 같이 상기 각각의 클럭신호는 4H의 주기마다 하이 레벨로 스윙(swing)하므로써, 4H 마다 X 노드의 전위는 TFT(T5)를 통하여 상승한다. 이로 인해, 1 프레임 시간 동안 X 노드가 종래의 하이레벨보다 높은 하이 레벨로 유지할 수 있게 된다. 이는 X 노드를 하이 전압으로 유지하는 것이 종래보다는 정확해지게 됨을 의미한다. 또한, 매 4H 마다 한번씩 TFT(T7)를 통하여 P 노드가 리셋(reset)되므로, 쉬프트 레지스터의 안정화에 유리하게 된다.

한편, 본 발명은 상술한 실시예들로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다. 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다.

10, 60 : 입력부 20 : 인버터부
30 : 리셋부 40 : 풀업 풀다운 회로부

Claims

표시장치의 다수의 게이트 라인으로 각각 스캔 신호를 공급하는 순차 연결된 다수의 쉬프트 레지스터를 포함하는 게이트 구동회로에 있어서,
상기 다수의 쉬프트 레지스터 각각은,
해당 쉬프트 레지스터의 전단 또는 후단의 쉬프트 레지스터의 출력신호에 의해 정방향 또는 역방향의 방향 입력 신호를 제 1노드로 출력하는 입력부;
상기 제 1노드에 연결되어 상기 제 1노드의 신호에 대한 인버팅 신호를 발생시켜 제 2노드로 출력하는 인버터부;
상기 제 1노드와 연결되고, 상기 제 1노드의 신호에 의해 제 1클럭신호를 활성화시켜 해당 게이트 라인으로 출력신호를 출력하는 풀업부 및 상기 제 2노드의 신호에 의해 풀다운 출력신호를 활성화시켜 해당 게이트 라인으로 출력신호를 출력하는 풀다운부로 구성되는 풀업 풀다운 회로부; 및
상기 제 1노드를 제 2클럭신호에 의해 주기적으로 리셋하는 리셋부;를 포함하고,
상기 인버터부는 상기 제 2클럭신호로 제어되는 것을 특징으로 하는 게이트 구동회로.
청구항 1에 있어서,
상기 입력부는,
게이트가 상기 전단의 쉬프트 레지스터의 출력신호를 입력받고, 드레인은 상기 방향 입력 신호를 입력받고, 소스는 상기 제 1노드에 연결된 제 1스위칭 소자; 및
게이트가 상기 후단의 쉬프트 레지스터의 출력신호를 입력받고, 드레인은 상기 방향 입력 신호를 입력받고, 소스는 상기 제 1노드에 연결된 제 2스위칭 소자;를 포함하는 것을 특징으로 하는 게이트 구동회로.
청구항 2에 있어서,
상기 전단 쉬프트 레지스터의 출력신호에 의해 상기 제 1스위칭 소자에 상기정방향 입력 신호가 입력되는 경우, 상기 제2 스위칭소자에는 상기 후단 쉬프트 레지스터의 출력신호에 의해 상기 역방향 입력신호가 입력되고, 상기 역방향 입력신호에 의해 상기 제1노드가 추가로 리셋되는 것을 특징으로 하는 게이트 구동회로.
청구항 2에 있어서,
상기 후단 쉬프트 레지스터의 출력신호에 의해 상기 제 2스위칭 소자에 상기정방향 입력 신호가 입력되는 경우, 상기 제1 스위칭소자에는 상기 전단 쉬프트 레지스터의 출력신호에 의해 상기 역방향 입력신호가 입력되고, 상기 역방향 입력신호에 의해 상기 제1노드가 추가로 리셋되는 것을 특징으로 하는 게이트 구동회로.
청구항 3 또는 청구항 4에 있어서,
정방향 입력신호는 게이트 하이전압(VGH)이고, 역방향 입력신호는 게이트 로우전압(VGL)인 것을 특징으로 하는 게이트 구동회로.
청구항 1에 있어서,
상기 인버터부는,
게이트가 상기 제 2클럭신호를 입력받고, 드레인이 바이어스전압을 입력받고, 소스는 상기 제 2노드에 연결된 제 1스위칭 소자; 및
게이트가 상기 제 1노드에 연결되고, 드레인은 상기 제 2노드에 연결되고, 소스는 기저전압단에 연결된 제 2스위칭 소자;를 포함하는 것을 특징으로 하는 게이트 구동회로.
청구항 6에 있어서,
상기 제 2클럭신호는 4주기마다 인가되는 것을 특징으로 하는 게이트 구동회로.
청구항 1에 있어서,
상기 리셋부는
게이트가 상기 제 2클럭신호를 입력받고, 드레인은 상기 제 1노드에 연결되고, 소스는 기저전압단에 연결된 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 구동회로.
청구항 8에 있어서,
상기 제 2클럭신호는 4주기마다 인가되는 것을 특징으로 하는 게이트 구동회로.
청구항 1에 있어서,
상기 제 1클럭신호는 두 개의 클럭신호 CLK1 및 CLK3으로 구성되고, 상기 제 2클럭신호는 두 개의 클럭신호 CLK2 및 CLK4로 구성되며, 상기 네 개의 클럭신호 CLK1, CLK2, CLK3, CLK4는 순서대로 순환하여 각각 1H의 위상 차이를 갖는 것을 특징으로 하는 게이트 구동회로.
게이트는 전단의 쉬프트 레지스터의 출력단에 연결되고, 드레인은 정방향 또는 역방향의 방향 입력 신호를 입력받고, 소스는 제 1노드에 연결된 제 1스위칭 소자;
게이트는 후단의 쉬프트 레지스터의 출력단에 연결되고, 드레인은 정방향 또는 역방향의 방향 입력 신호를 입력받고, 소스는 상기 제 1노드에 연결된 제 2스위칭 소자;
게이트가 상기 제 1노드에 연결되고, 드레인은 제 1클럭신호를 입력받고, 소스는 상기 제 1노드에 연결된 제 3스위칭 소자;
게이트가 제 2노드에 연결되고, 드레인은 상기 제 1노드에 연결되고, 소스는 기저전압단에 연결된 제 4스위칭 소자;
게이트가 상기 제 3스위칭 소자의 게이트 및 상기 제 2노드에 연결되고, 드레인은 상기 제 1노드에 연결되고, 소스는 상기 기저전압단에 연결된 제 5스위칭 소자;
게이트가 제 2클럭신호를 입력받고, 드레인이 바이어스전압을 입력받고, 소스는 상기 제 2노드에 연결된 제 6스위칭 소자;
게이트가 상기 제 1노드에 연결되고, 드레인은 상기 제 2노드 및 상기 제 6스위칭 소자의 소스에 연결되고, 소스가 상기 기저전압단에 연결된 제 7스위칭 소자; 및
게이트가 상기 제 2클럭신호를 입력받고, 드레인은 상기 제 1노드에 연결되고, 소스는 상기 기저전압단에 연결된 제 8스위칭 소자;를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
청구항 11에 있어서,
상기 제 1클럭신호 및 상기 제 2클럭신호는 각각 두 개의 클럭신호로 구성되고, 상기 각각의 클럭신호는 서로 1H의 위상 차이를 갖는 것을 특징으로 하는 쉬프트 레지스터.
청구항 11에 있어서,
상기 전단 쉬프트 레지스터의 출력신호에 의해 상기 제 1스위칭 소자에 상기정방향 입력 신호가 입력되는 경우, 상기 제2 스위칭소자에는 상기 후단 쉬프트 레지스터의 출력신호에 의해 상기 역방향 입력신호가 입력되고, 상기 역방향 입력신호에 의해 상기 제1노드가 추가로 리셋되는 것을 특징으로 하는 쉬프트 레지스터.
청구항 11에 있어서,
상기 후단 쉬프트 레지스터의 출력신호에 의해 상기 제 2스위칭 소자에 상기정방향 입력 신호가 입력되는 경우, 상기 제1 스위칭소자에는 상기 전단 쉬프트 레지스터의 출력신호에 의해 상기 역방향 입력신호가 입력되고, 상기 역방향 입력신호에 의해 상기 제1노드가 추가로 리셋되는 것을 특징으로 하는 쉬프트 레지스터.
청구항 13 내지 14에 있어서,
정방향 입력신호는 게이트하이전압(VGH)이고, 역방향 입력신호는 게이트로우전압(VGL)인 것을 특징으로 하는 쉬프트 레지스터.
표시장치의 다수의 게이트 라인으로 각각 스캔 신호를 공급하는 순차 연결된 다수의 쉬프트 레지스터를 포함하는 게이트 구동 회로에 있어서,
상기 다수의 쉬프트 레지스터 각각은,
해당 쉬프트 레지스터의 전단의 쉬프트 레지스터로부터의 출력신호를 입력받아 제 1노드로 출력하는 입력부;
상기 제 1노드에 연결되어 상기 제 1노드의 신호에 대한 인버팅 신호를 발생시켜 제 2노드로 출력하는 인버터부;
상기 제 1노드와 연결되고, 상기 제 1노드의 신호에 의해 제 1클럭신호를 활성화시켜 해당 게이트 라인으로 출력신호를 출력하는 풀업부 및 상기 제 2노드의 신호에 의해 풀다운 출력신호를 활성화시켜 해당 게이트 라인으로 출력신호를 출력하는 풀다운부로 구성되는 풀업 풀다운 회로부; 및
상기 제 1노드를 제 2클럭신호에 의해 주기적으로 리셋하는 리셋부;를 포함하고,
상기 인버터부는 상기 제 2클럭신호로 제어되는 것을 특징으로 하는 게이트 구동회로.
청구항 16에 있어서,
상기 다수의 쉬프트 레지스터중에서 첫번째 또는 마지막번째 쉬프트 레지스터의 입력부로 입력되는 신호는 펄스 형태의 입력개시신호인 것을 특징으로 하는 게이트 구동회로.
청구항 16에 있어서,
상기 인버터부는,
게이트가 상기 제 2클럭신호를 입력받고, 드레인이 바이어스전압을 입력받고, 소스는 상기 제 2노드에 연결된 제 1스위칭 소자; 및
게이트가 상기 제 1노드에 연결되고, 드레인은 상기 제 2노드에 연결되고, 소스는 기저전압단에 연결된 제 2스위칭 소자;를 포함하는 것을 특징으로 하는 게이트 구동회로.
청구항 18에 있어서,
상기 제 2클럭신호는 4주기마다 인가되는 것을 특징으로 하는 게이트 구동회로.
청구항 16에 있어서,
상기 리셋부는,
게이트가 상기 제 2클럭신호를 입력받고, 드레인은 상기 제 1노드에 연결되고, 소스는 기저전압단에 연결된 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 구동회로.
청구항 20에 있어서,
상기 제 2클럭신호는 4주기마다 인가되는 것을 특징으로 하는 게이트 구동회로.
청구항 16에 있어서,
상기 제 1클럭신호는 두 개의 클럭신호 CLK1 및 CLK3으로 구성되고, 상기 제 2클럭신호는 두 개의 클럭신호 CLK2 및 CLK4로 구성되고, 상기 네 개의 클럭신호 CLK1, CLK2, CLK3, CLK4는 순서대로 순환하여 각각 1H의 위상 차이를 갖는 것을 특징으로 하는 게이트 구동회로.
게이트 및 드레인은 전단의 쉬프트 레지스터의 출력단에 공통으로 연결되고, 소스는 제 1노드에 연결된 제 1스위칭 소자;
게이트가 상기 제 1노드에 연결되고, 드레인은 제 1클럭신호를 입력받고, 소스는 상기 제 1노드에 연결된 제 2스위칭 소자;
게이트가 제 2노드에 연결되고, 드레인은 상기 제 1노드에 연결되고, 소스는 기저전압단에 연결된 제 3스위칭 소자;
게이트가 상기 제 3스위칭 소자의 게이트 및 상기 제 2노드에 연결되고, 드레인은 상기 제 1노드에 연결되고, 소스는 상기 기저전압단에 연결된 제 4스위칭 소자;
게이트가 제 2클럭신호를 입력받고, 드레인이 바이어스전압을 입력받고, 소스는 상기 제 2노드에 연결된 제 5스위칭 소자;
게이트가 상기 제 1노드에 연결되고, 드레인은 상기 제 2노드 및 상기 제 5스위칭 소자의 소스에 연결되고, 소스가 상기 기저전압단에 연결된 제 6스위칭 소자; 및
게이트가 상기 제 2클럭신호를 입력받고, 드레인은 상기 제 1노드에 연결되고, 소스는 상기 기저전압단에 연결된 제 7스위칭 소자;를 포함하는 것을 특징으로 하는 쉬프트 레지스터.