JP5945195B2 - シフトレジスタ及びこれを用いたゲート駆動回路 - Google Patents

Description

本発明は、シフトレジスタ及びこれを利用した表示装置のゲート駆動回路に関し、より詳細には、表示装置の画面が上下反転する場合に対応してスキャン方向を調整可能なシフトレジスタ及びこれを利用した表示装置のゲート駆動回路に関する。

近年、携帯用端末機に適用される表示装置は、ユーザの意図によって表示画面の位置、すなわち、上下左右が反転されて表示されなければならない場合がある。このような場合、表示装置のゲート駆動回路は、スキャン方向を変更して出力するように設計される必要性がある。

従来のシフトレジスタは、特許文献１に例示されたように、複数の薄膜トランジスタを備えている。
図１は、従来のスキャン方向調整が可能なシフトレジスタ間の接続関係を示したゲート駆動回路のブロック図である。図２は、図１においてブロックで示した従来のシフトレジスタの一例をみせる図である。
図２に示すように、従来のシフトレジスタは、シフトするための入力信号を受信する入力部１０と、出力端のオフ特性を良くするためのインバータ部２０と、リセット部３０と、ゲートラインにスキャン入力信号を出力するための出力部４０とを備える。

しかし、従来のシフトレジスタの場合、インバータ部２０を構成するＴＦＴ（Ｔ５）がバイアス電圧Ｖｂｉａｓによって常にターンオン（Ｔｕｒｎ ｏｎ）状態を維持し、ＴＦＴ（Ｔ９）のソース（Ｓｏｕｒｃｅ）側の電圧は、ＬＶＧＬの電圧であるため、ＴＦＴ（Ｔ９）は、ＶＧＬとＬＶＧＬとの電圧差（ＶＧＬ−ＬＶＧＬ）のバイアスを受ける。これにより、ＴＦＴ（Ｔ９）がターンオンされてもＸノードがＬＶＧＬの電圧まで完全に下がることができず、オフ（ｏｆｆ）時にもＸノードがバイアス電圧Ｖｂｉａｓまで上がることができないため、Ｘノードが完全に反転されない。

したがって、従来のインバータ部２０は、不足したＴＦＴ駆動能力を補い信頼性を確保するために、ＴＦＴ（Ｔ５、Ｔ９）に２個のＴＦＴ（Ｔ６、Ｔ８）をさらに備える。したがって、従来のインバータは、全て４個のＴＦＴで構成され、ＬＶＧＬ信号を追加して信頼性を向上させていた。
このように、従来のシフトレジスタは、オフ特性を良くするために複数の薄膜トランジスタ及び追加的なレベルの信号ラインが必要となる。
これは、パネルのデッドスペース（ｄｅａｄ ｓｐａｃｅ）が広くなる問題点と、駆動ＩＣを修正しなければならない問題点がある。

さらに、近年、ゲート駆動回路のシフトレジスタは、ゲートラインに信号を印加する順序を表示画面の回転によって変更させる機能が追加されている。このために、図１及び図２に示すように、従来のシフトレジスタは、４個の薄膜トランジスタＴｂ、Ｔｂｒ、Ｔｆ、Ｔｆｒで構成されたスキャン方向調整部５０を必要とする。
このように、ゲートラインに信号を印加する順序を変更するために、トランジスタの個数が増加するにつれて、従来のシフトレジスタは、前述した問題点がさらに顕著となる。

韓国登録特許第１０−１０２０６２７号公報 韓国公開特許第１０−２００７−００３７７９３号公報 韓国登録特許第１０−０６９８２３９号公報 特許第４３９１１０７号公報

本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、既存構造に比べてより少ない構成要素を有しても、優れた動作信頼性を有するようにしたシフトレジスタ及びゲート駆動回路を提供することにある。
本発明の他の目的は、前記目的のシフトレジスタを採用し、既存構造の入力部を改善して両方向スキャンが可能なようにするシフトレジスタ及びこれを採用したゲート駆動回路を提供することにある。

そこで、上記の目的を達成するための本発明の好ましい実施態様によるゲート駆動回路は、表示装置の複数のゲートラインにそれぞれスキャン信号を供給する順次接続された複数のシフトレジスタを含むゲート駆動回路であって、複数のシフトレジスタのそれぞれは、該シフトレジスタの前段または後段のシフトレジスタの出力信号によって方向入力信号を第１のノードに出力する入力部と、第２のクロック信号によって制御され、第１のノードに接続されて、第１のノードの信号に対する反転信号を発生させて第２のノードに出力するインバータ部と、第１のノードと接続され、第１のクロック信号に同期して第１のノードの信号により第１のクロック信号を活性化させて当該ゲートラインに出力信号を出力するプルアップ部及び第２のノードの信号によりプルダウン出力信号を活性化させて当該ゲートラインに出力信号を出力するプルダウン部からなる出力部と、第１のノードを第２のクロック信号によって周期的にリセットするリセット部とを備える。

また、上記の目的を達成するための他の好ましい実施態様によるシフトレジスタは、ゲートが前段または後段のシフトレジスタの出力端に接続され、ドレインが方向入力信号を受信し、ソースが第１のノードに接続された第１のスイッチング素子と、ゲートが後段または前段のシフトレジスタの出力端に接続され、ドレインが方向入力信号を受信し、ソースが第１のノードに接続された第２のスイッチング素子と、ゲートが第１のノードに接続され、ドレインが第１のクロック信号を受信し、ソースが第１のノードに接続された第３のスイッチング素子と、ゲートが第２のノードに接続され、ドレインが第１のノードに接続され、ソースが基底電圧端に接続された第４のスイッチング素子と、ゲートが第３のスイッチング素子のゲート及び第２のノードに接続され、ドレインが前記第１のノードに接続され、ソースが基底電圧端に接続された第５のスイッチング素子と、ゲートが第２のクロック信号を受信し、ドレインがバイアス電圧を受信し、ソースが第２のノードに接続された第６のスイッチング素子と、ゲートが第１のノードに接続され、ドレインが第２のノード及び第６のスイッチング素子のソースに接続され、ソースが基底電圧端に接続された第７のスイッチング素子と、ゲートが第２のクロック信号を受信し、ドレインが第１のノードに接続され、ソースが基底電圧端に接続された第８のスイッチング素子とを備える。

また、上記の目的を達成するためのさらに他の好ましい実施態様によるゲート駆動回路は、表示装置の複数のゲートラインにそれぞれスキャン信号を供給する順次接続された複数のシフトレジスタを含むゲート駆動回路であって、複数のシフトレジスタのそれぞれは、該シフトレジスタの前段のシフトレジスタからの出力信号を受信して第１のノードに出力する入力部と、第１のノードに接続され、第１のノードの信号に対する反転信号を発生させて第２のノードに出力するインバータ部と、第１のノードと接続され、第１のクロック信号に同期して第１のノードの信号により第１のクロック信号を活性化させて当該ゲートラインに出力信号を出力するプルアップ部及び第２のノードの信号によりプルダウン出力信号を活性化させて当該ゲートラインに出力信号を出力するプルダウン部で構成される出力部と、第１のノードを周期的にリセットするリセット部とを備える。好ましくは、インバータ部とリセット部とを第２のクロック信号で制御する。

また、複数のシフトレジスタのうち、最初または最後のシフトレジスタの入力部に入力される信号はパルス状の入力開始信号（ＳＴＶ）である。

また、上記の目的を達成するためのさらに他の好ましい実施態様によるシフトレジスタは、ゲート及びドレインが前段のシフトレジスタの出力端に共に接続され、ソースが第１のノードに接続された第１のスイッチング素子と、ゲートが前記第１のノードに接続され、ドレインが第１のクロック信号を受信し、ソースが第１のノードに接続された第２のスイッチング素子と、ゲートが第２のノードに接続され、ドレインが第１のノードに接続され、ソースが基底電圧端に接続された第３のスイッチング素子と、ゲートが第３のスイッチング素子のゲート及び第２のノードに接続され、ドレインが第１のノードに接続され、ソースが基底電圧端に接続された第４のスイッチング素子と、ゲートが第２のクロック信号を受信し、ドレインがバイアス電圧を受信し、ソースが第２のノードに接続された第５のスイッチング素子と、ゲートが第１のノードに接続され、ドレインが第２のノード及び第５のスイッチング素子のソースに接続され、ソースが基底電圧端に接続された第６のスイッチング素子と、ゲートが第２のクロック信号を受信し、ドレインが第１のノードに接続され、ソースが基底電圧端に接続された第７のスイッチング素子とを備える。

このような構成の本発明によれば、シフトレジスタのリセットＴＦＴに次の端の出力波形でないクロック信号が印加されることにより、出力の負荷を減らすことができる。また、４Ｈ毎にＰノードをリセットさせることにより、オフ特性を良くすることができる。

クロック信号でリセットさせるので、リセットを担当していた従来のＴＦＴを除去することができる。
クロック信号でリセットさせることができるので、最後の端のリセットのためのシューイサイドダミー（Ｓｕｉｃｉｄｅ ｄｕｍｍｙ）端が必要でないので除去することができる。これにより、パネルデザイン時、従来に比べて空間をより余裕のあるように使用することができる。

従来のスキャン方向調整が可能なシフトレジスタ間の接続関係を示したブロック図である。 従来のシフトレジスタの一例を見せる詳細回路図である。 本発明に係るシフトレジスタが採用されたゲート駆動回路のブロック図である。 図３においてブロックで示した本発明に係るシフトレジスタの詳細回路図である。 図５（ａ）は、本発明に係るシフトレジスタが採用されたゲート駆動回路がシングルタイプで設置された場合の正方向タイミング図であり、図５（ｂ）は、本発明に係るシフトレジスタが採用されたゲート駆動回路がシングルタイプで設置された場合の逆方向タイミング図である。 図６（ａ）は、本発明に係るシフトレジスタが採用されたゲート駆動回路がデュアルタイプで設置された場合の正方向タイミング図であり、図６（ｂ）は、本発明に係るシフトレジスタが採用されたゲート駆動回路がデュアルタイプで設置された場合の逆方向タイミング図である。 本発明に係るシフトレジスタが採用されたシングルタイプのゲート駆動回路のブロック図である。 本発明に係るシフトレジスタが採用されたデュアルタイプのゲート駆動回路のブロック図である。 本発明に係るシフトレジスタが採用されたシングルタイプのゲート駆動回路のＰノード、Ｘノード、及び出力波形をシミュレーションした結果を示したグラフである。 本発明に係るシフトレジスタが採用されたデュアルタイプのゲート駆動回路のＰノード、Ｘノード、及び出力波形をシミュレーションした結果を示したグラフである。 本発明の他のシフトレジスタの回路図である。

本発明のシフトレジスタ及びゲート駆動回路は、表示パネル上に形成されることができ、表示領域と非表示領域とに分けられた表示パネルの非表示領域上に形成される。
本発明のシフトレジスタを採用したゲート駆動回路が表示パネルの両側の非表示領域に配置されて、それぞれのゲートラインを奇数と偶数とに区分して駆動する場合をデュアルタイプといい、前記ゲート駆動回路が表示パネルの一側の非表示領域に配置されて、前記それぞれのゲートラインを駆動する場合をシングルタイプという。
以下、添付された図面を参照して本発明のシフトレジスタについて説明すれば、次のとおりである。

図３は、複数個のシフトレジスタが採用されたゲート駆動回路のブロック図である。
図３の場合、ゲート駆動回路が表示パネル上の左右両側に配置され、それぞれのゲートラインを奇数と偶数とに区分して駆動するデュアルタイプを示す。
いずれか一方のゲート駆動回路が１、３、５、・・・の順に奇数ゲートラインを駆動させれば、他の一方は２、４、６、・・・の偶数ゲートラインを駆動させるようになる。図３は、２つのゲート駆動回路のうち、奇数ライン駆動のためのゲート駆動回路の構成を示す。

図３に示すように、ゲート駆動回路は、１つのシフトレジスタを単位素子とする。図３のゲート駆動回路は、映像信号をスキャンするために、複数個の単位素子を順次相互接続させた構造である。１つのシフトレジスタ毎に２つのクロック信号を用いる。例えば、奇数番目のシフトレジスタはクロック信号ＣＬＫ１を出力として用い、クロック信号ＣＬＫ２をリセットとして用いる。偶数番目のシフトレジスタはクロック信号ＣＬＫ３を出力として用い、クロック信号ＣＬＫ４をリセットとして用いる。また、それぞれのシフトレジスタには前段または後段のシフトレジスタの出力信号または入力開示信号（ＳＴＶ）により活性化される正方向入力信号ＦＷ及び前段または後段のシフトレジスタの出力信号または入力開示信号（ＳＴＶ）により活性化される逆方向入力信号ＢＷが印加される。

図３に示すように、本発明のゲート駆動回路は、クロック信号でリセットさせるので、リセットを担当していた従来のＴＦＴを除去することができる。図３のゲート駆動回路は、クロック信号でリセットさせることができるので、図１のような最後の端のリセットのためのシューイサイドダミー端（Ｓｕｉｃｉｄｅ ｄｕｍｍｙ端）が必要でないので、これを除去することができる。これにより、従来に比べてパネルデザインの際、空間をより余裕のあるように使用することができる。
図４は、本発明に係るシフトレジスタの回路図である。図４（ａ）は、正方向駆動の場合を示し、図４（ｂ）は、逆方向駆動の場合を示す。

本発明のシフトレジスタは、両方向駆動、すなわち、配列されたシフトレジスタの正方向または逆方向に順次駆動を行う。シフトレジスタは、入力部６０、インバータ部２０、リセット部３０、及び出力部４０を備える。
入力部６０は、前段シフトレジスタの出力信号または後段シフトレジスタの出力信号によってゲートハイ電圧（ＶＧＨ）を有する正方向ＦＷまたはゲートロー電圧（ＶＧＬ）を有する逆方向ＢＷ入力信号を受信する。入力部６０は、その出力信号を出力端Ｎ＿Ｇｏｕｔに接続されたＰノード（ブートストラップノードともする）に伝達する。このような入力部６０を従来の構造（図１参照）と比較してみると、本発明は、従来技術において方向制御のために追加される４個のＴＦＴを除去し、入力部を修正して１個のＴＦＴのみを追加する構造である。これにより、本発明の回路構成がより簡便になる。

一方、ゲート駆動回路が表示パネル上の左右両側に配置されて、それぞれのゲートラインを奇数と偶数とに区分して駆動するデュアルタイプの場合、前段のシフトレジスタの出力信号は、例えば、本回路がｎ番目の回路であれば、Ｎ−２番目の出力信号Ｎ−２＿Ｇｏｕｔとなる。そして、後段のシフトレジスタの出力信号は、例えば、本回路がｎ番目の回路であれば、Ｎ＋２番目の出力信号Ｎ＋２＿Ｇｏｕｔとなる。前記デュアルタイプと異なり、ゲート駆動回路が表示パネル上のいずれか一方のみに配置されたシングルタイプの場合、前段のシフトレジスタの出力信号は、例えば、本回路がｎ番目の回路であれば、Ｎ−１番目の出力信号Ｎ−１＿Ｇｏｕｔとなる。そして、後段のシフトレジスタの出力信号は、例えば、本回路がｎ番目の回路であれば、Ｎ＋１番目の出力信号Ｎ＋１＿Ｇｏｕｔとなる。

入力部６０は、ＴＦＴ（Ｔ１、Ｔ１０）を備える。ＴＦＴ（Ｔ１）のゲートは、前段のシフトレジスタの出力端に接続され、ドレインは、方向入力信号（例えば、正方向駆動の場合に正方向入力信号ＦＷ）を受信し、ソースは、Ｐノードに接続される。ＴＦＴ（Ｔ１０）のゲートは、後段のシフトレジスタの出力端に接続され、ドレインは、方向入力信号（例えば、正方向駆動の場合に逆方向入力信号ＢＷ）を受信し、ソースは、Ｐノードに接続される。
このような入力部６０は、スキャン方向によってそれぞれのトランジスタ（Ｔ１、Ｔ１０）のドレインに印加される信号が正方向入力信号ＦＷまたは逆方向入力信号ＢＷに変更される。

インバータ部２０はＰノードに接続される。インバータ部２０は、第２のクロック信号ＣＬＫ２、４によって駆動され、Ｐノードの信号に対する反転信号を発生させてＸノードに出力する。
インバータ部２０は、ＴＦＴ（Ｔ５、Ｔ９）を備える。ＴＦＴ（Ｔ５）は、ゲートが第２のクロック信号ＣＬＫ２、４を受信し、ドレインがバイアス電圧Ｖｂｉａｓを受信し、ソースがＸノード及びＴＦＴ（Ｔ９）のドレインに接続される。ＴＦＴ（Ｔ９）は、ゲートがＰノードに接続され、ドレインがＸノード及びＴＦＴ（Ｔ５）のソースに接続され、ソースが基底電圧ＶＧＬ端に接続される。

従来のインバータ部は、オフ特性を良くするために、４個のＴＦＴを使用し、ＶＧＬ信号の他に、ＬＶＧＬ信号を必要とした。しかし、前述したように、本発明におけるインバータ部２０は、ＴＦＴ（Ｔ５）の駆動信号をクロック信号で制御することにより、２個のＴＦＴでも所望の特性実現が可能であり、ＬＶＧＬ信号は必要ないので、従来に比べて非常に有用な構成であることが分かる。

リセット部３０は、第２のクロック信号ＣＬＫ２、４によってＰノードを周期的にリセットする。
リセット部３０は、ＴＦＴ（Ｔ７）を備える。ＴＦＴ（Ｔ７）は、ゲートが第２のクロック信号ＣＬＫ２、４を受信し、ドレインがＰノードに接続され、ソースが基底電圧端ＶＧＬに接続される。

出力部４０は、Ｐノード及びＸノードに接続される。出力部４０は、第１のクロック信号ＣＬＫ１、３に同期してＰノードの信号をプルアップ出力信号に出力するプルアップ部と、Ｘノードの信号によってプルダウン出力信号を出力するプルダウン部とで構成される。

プルアップ部は、ＴＦＴ（Ｔ３）を備える。ＴＦＴ（Ｔ３）は、ゲートがＰノードに接続され、ドレインが第１のクロック信号ＣＬＫ１、３を受信し、ソースがＰノードに接続された出力端Ｎ＿Ｇｏｕｔに接続される。

プルダウン部は、ＴＦＴ（Ｔ２、Ｔ４）を備える。ＴＦＴ（Ｔ２）は、ゲートがＸノードに接続され、ドレインがＰノードに接続され、ソースが基底電圧端ＶＧＬに接続される。ＴＦＴ（Ｔ４）は、ゲートがＴＦＴ（Ｔ２）のゲートと接続されるとともに、Ｘノードに接続され、ドレインが出力端Ｎ＿Ｇｏｕｔに接続され、ソースが基底電圧端ＶＧＬに接続される。一方、ＴＦＴ（Ｔ２、Ｔ４）は、プルアップ出力信号が当該ゲートラインに出力された後、Ｐノード及び出力端Ｎ＿Ｇｏｕｔの電圧状態を持続的に基底電圧ＶＧＬ状態に維持させる安定化素子ともいえる。

キャパシタＣ１は、ブースティングのための目的と、出力端Ｎ＿Ｇｏｕｔでの出力信号のオフレベル特性を安定化させる。キャパシタＣ１は、ＴＦＴ（Ｔ３）のゲートとソースとの間に接続される。
図４において、ＣＬＫ１は、ＣＬＫ２に比べて１Ｈの分だけ先行した信号であり、ＣＬＫ２は、ＣＬＫ３に比べて１Ｈの分だけ先行した信号であり、ＣＬＫ３は、ＣＬＫ４に比べて１Ｈの分だけ先行した信号である。ここで、１Ｈは、クロック信号のパルス幅をいい、これは、１フレームタイム（１／周波数）／ゲートライン数で計算される。

したがって、それぞれのクロック信号は、４Ｈ周期毎にハイレベルでスイング（ｓｗｉｎｇ）することにより、４Ｈ毎にＸノードの電位はＴＦＴ（Ｔ５）を介して上昇する。これにより、１フレームの時間の間、Ｘノードが従来のハイレベルより高いハイレベルに維持され得るようになる。これは、Ｘノードをハイ電圧に維持することが従来よりは正確になるということを意味する。また、４Ｈ毎に１回ずつ、ＴＦＴ（Ｔ７）を介してＰノードがリセットされるので、シフトレジスタの安定化に有利となる。
このように構成された本発明に係るシフトレジスタの動作について説明すれば、次のとおりである。

正方向駆動の場合、入力部６０のＴＦＴ（Ｔ１）のゲートにはＮ−２番目のシフトレジスタの出力信号が印加され、ＴＦＴ（Ｔ１）のドレインにはＶＧＨの正方向入力信号ＦＷが印加される。このとき、入力部６０のＴＦＴ（Ｔ１０）のゲートにはＮ＋２番目のシフトレジスタの出力信号が印加され、ＴＦＴ（Ｔ１０）のドレインにはＶＧＬの逆方向入力信号ＢＷが印加される。

逆方向駆動の場合には前記と反対である。すなわち、入力部６０のＴＦＴ（Ｔ１０）のゲートにはＮ＋２番目シフトレジスタの出力信号が印加され、ＴＦＴ（Ｔ１０）のドレインにはＶＧＨの正方向入力信号ＦＷが印加される。このとき、入力部６０のＴＦＴ（Ｔ１）のゲートにはＮ−２シフトレジスタの出力が印加され、ＴＦＴ（Ｔ１）のドレインにはＶＧＬの逆方向入力信号ＢＷが印加される。

それにより、正方向駆動であるときには、ＴＦＴ（Ｔ１）が入力ＴＦＴとして動作し、ＴＦＴ（Ｔ１０）はＴＦＴ（Ｔ７）と別途に追加的なリセットＴＦＴとして動作する。逆方向駆動であるときには、ＴＦＴ（Ｔ１０）が入力ＴＦＴとして動作し、ＴＦＴ（Ｔ１）はリセットＴＦＴとして動作する。これにより、駆動方向によってＰノードはＶＧＨ電圧からＴＦＴ（Ｔ１またはＴ１０）のしきい電圧を引いただけの電位ＶＧＨ−ａとなる。キャパシタＣ１は充電される。ＴＦＴ（Ｔ９）がターンオン状態になって、Ｘノードの電圧はＶＧＬレベルになり、ＴＦＴ（Ｔ２、Ｔ４）はＸノードがローレベルであるため、ターンオフ状態になる。その状態で、Ｐノードは電圧を維持してフローティング（ｆｌｏａｔｉｎｇ）状態を維持する。

そこで、ＴＦＴ（Ｔ３）はターンオンされ、Ｐノードと同じ時間の間、同じ状態を維持しつつ、クロック信号（ＣＬＫ１またはＣＬＫ３）を出力信号Ｎ＿Ｇｏｕｔとして出力するようになる。
その後、ハイレベルのクロック信号（ＣＬＫ２またはＣＬＫ４）がＴＦＴ（Ｔ７、Ｔ５）に印加されれば、そのＴＦＴ（Ｔ７、Ｔ５）はターンオンされる。ＴＦＴ（Ｔ５）のターンオンによってＸノードはハイレベルＶｂｉａｓになる。ＴＦＴ（Ｔ７）のターンオンによってＰノードはＶＧＬレベルに下がるようになる。

Ｘノードがハイレベルになると、ＴＦＴ（Ｔ２、Ｔ４）はターンオンされ、Ｐノードと出力信号Ｎ＿Ｇｏｕｔとはローレベルを維持するようになる。
上記で説明された本発明に係るシフトレジスタの動作を図５（ａ）、図５（ｂ）、図６（ａ）、図６（ｂ）のタイミング図及び図７と図８のブロック図によってさらに詳細に説明する。

図５（ａ）は、本発明に係るシフトレジスタが採用されたゲート駆動回路が表示パネルの一面に設置されたシングルタイプに対する正方向タイミング図である。図５（ｂ）は、本発明に係るシフトレジスタが採用されたゲート駆動回路が表示パネルの一面に設置されたシングルタイプに対する逆方向タイミング図である。
シングルタイプの場合、図７に示すように、表示パネルの一側に４個のクロック信号が必要である。

奇数番目のシフトレジスタは、クロック信号ＣＬＫ１、ＣＬＫ３を出力信号として、クロック信号ＣＬＫ２、ＣＬＫ４をリセット信号として用い、偶数番目のシフトレジスタは、クロック信号ＣＬＫ２、ＣＬＫ４を出力信号として、クロック信号ＣＬＫ３、ＣＬＫ１をリセット信号として用いる。したがって、シングルタイプの場合、両方向駆動のために、４個の信号で駆動できるようになる。

正方向駆動の場合、図５（ａ）のように、ＳＴＶ（開始信号）以後に順次入力されるクロック信号ＣＬＫ１、２、３、４に基づいて最初のゲートラインから最後のゲートラインへの順に出力信号Ｇｏｕｔ１、２、３、４を出力する。
逆方向駆動の場合、図５（ｂ）のように、ＳＴＶ（開始信号）以後にクロック信号ＣＬＫ４を先にしてクロック信号ＣＬＫ３、２、１を順に受信する。それにより、ゲート駆動回路は、最後のゲートラインから最初のゲートラインへの順に出力信号Ｇｏｕｔ８００、７９９、７９８、７９７を出力する。

図６（ａ）は、図４のシフトレジスタが採用されたゲート駆動回路が表示パネルの両面に各々設置されたデュアルタイプに対する正方向タイミング図である。図６（ｂ）は、図４のシフトレジスタが採用されたゲート駆動回路が表示パネルの両面に各々設置されたデュアルタイプに対する逆方向タイミング図である。
デュアルタイプの場合、図８に示すように、表示パネルの両側に各々４個のクロック信号が必要である。すなわち、クロックを用いて反転（ｉｎｖｅｒｔｉｎｇ）及びリセット（ｒｅｓｅｔ）をする場合、両方向駆動を実現するためには、互いに重ならないクロック信号ＣＬＫが奇数番目及び偶数番目のシフトレジスタに各々４個ずつ必要である。例えば、デュアルタイプの場合、表示パネルの左側面のシフトレジスタは、クロック信号ＣＬＫＯ１、ＣＬＫＯ３を出力信号として用い、クロック信号ＣＬＫＯ２、ＣＬＫＯ４をリセット信号として用いる。一方、表示パネルの右側面のシフトレジスタは、クロック信号ＣＬＫＥ２、ＣＬＫＥ４を出力信号として用い、クロック信号ＣＬＫ３、ＣＬＫ１をリセット信号として用いる。

したがって、パネルの両側に形成されるそれぞれのシフトレジスタは、１Ｈ以上の周期差がある４個のクロック信号を用いてこそ、入力とリセットタイミングが重ならないようになる。すなわち、デュアルタイプの場合、正方向または逆方向駆動時、クロックの順序が駆動上に影響を及ぼすため、パネルの両側に形成されたそれぞれのシフトレジスタは、各々４個のクロック信号が必要となる。

図９は、図４のシフトレジスタが採用されたシングルタイプのゲート駆動回路のＰノード、Ｘノード、及び出力波形をシミュレーションした結果を示したグラフである。
図１０は、図４のシフトレジスタが採用されたデュアルタイプのゲート駆動回路のＰノード、Ｘノード、及び出力波形をシミュレーションした結果を示したグラフである。

図９において、Ａはシングルタイプのゲート駆動回路をほぼ６０℃及び湿度９０％程度の高温でスパイス（ｓｐｉｃｅ）シミュレーションした結果である。Ｂはシングルタイプのゲート駆動回路を常温（例えば、ほぼ２５℃〜２７℃程度）でスパイスシミュレーションした結果である。Ｃはシングルタイプのゲート駆動回路をほぼ−２０℃の低温でスパイスシミュレーションした結果である。

図１０において、Ａはデュアルタイプのゲート駆動回路をほぼ６０℃及び湿度９０％程度の高温でスパイスシミュレーションした結果である。Ｂはデュアルタイプのゲート駆動回路を常温（例えば、ほぼ２５℃〜２７℃程度）でスパイスシミュレーションした結果である。Ｃはデュアルタイプのゲート駆動回路をほぼ−２０℃の低温でスパイスシミュレーションした結果である。

図９及び図１０に示すように、それぞれの場合においてＰノード及びＸノードでの信号波形が正常であることが分かり、ゲート出力波形も安定的に出てきていることが確認できる。
図１１は、本発明に係るシフトレジスタの変形実施形態の回路図である。
本発明の変形実施形態のシフトレジスタによれば、図４の本発明に係るシフトレジスタに備えられた両方向入力信号入力部を備えない。すなわち、変形実施形態は、単方向駆動、例えば、指定された一方向（正方向または逆方向）のみへの順次駆動を行う。変形実施形態のシフトレジスタは、入力部１０、インバータ部２０、リセット部３０、及び出力部４０を備える。

入力部１０は、単方向の駆動のために、前段のシフトレジスタの出力信号（例えば、Ｎ−２番目の出力Ｎ−２ Ｇｏｕｔ）または開示信号（ＳＴＶ）を受信してＰノード（ブートストラップノードともする）に伝達する。
入力部１０は、ＴＦＴ（Ｔ１）を備える。ＴＦＴ（Ｔ１）のゲート及びドレインは、前段のシフトレジスタの出力端に共に接続される。ＴＦＴ（Ｔ１）のソースはＰノードに接続される。

図１１におけるインバータ部２０、リセット部３０、及び出力部４０は、図４において説明したインバータ部２０、リセット部３０、及び出力部４０と同じであって、同じ参照符号を付与し、それに対する説明は省略する。
このように構成された本発明の変形実施形態に係るシフトレジスタの動作について説明すれば、次のとおりである。以下では、図１１のシフトレジスタは、デュアルタイプのゲート駆動回路に採用されたものと仮定し説明する。

パルス状の入力開始信号ＳＴＶ（ｉｎｐｕｔ）または前段（ｎ−２番目）のシフトレジスタ（図示せず）の出力信号Ｎ−２ ＧｏｕｔがＴＦＴ（Ｔ１）のゲート端子を介して入力される。ＴＦＴ（Ｔ１）は、ターンオン状態になり、Ｐノードは、ポジティブレベルになる。この場合、Ｐノードの電圧は、ＶＧＨ電圧からＴＦＴ（Ｔ１）のしきい電圧を引いただけの電位ＶＧＨ−ａとなる。

一方、Ｘノードは、Ｐノード電圧が増加するにしたがってＴＦＴ（Ｔ９）がターンオンされ、ＴＦＴ（Ｔ９）によってＶＧＬ電位に下がるようになる。また、出力信号Ｎ＿ＧｏｕｔのＴＦＴ（Ｔ３）は、Ｐノードの電圧が上がるにしたがってターンオンされるが、クロック信号がＶＧＬを維持しているので、ローレベルを維持する。ＴＦＴ（Ｔ１）を介して入力が入る間、キャパシタＣ１は充電される。

その後、入力信号（例えば、Ｎ−２ Ｇｏｕｔ）がローレベルＶＧＬの信号になり、ＴＦＴ（Ｔ１）がターンオフ状態になる。この場合、Ｐノードは、フローティング（ｆｌｏａｔｉｎｇ）状態になり、リセット信号が印加される前までフローティング状態を維持する。それにより、ＴＦＴ（Ｔ３）は、Ｐノードのハイレベル電圧によってターンオンされ、Ｐノードと同じ時間の間、同じ状態を維持する。クロック信号ＣＬＫ１またはＣＬＫ３が印加されるとき、Ｐノードがブートストラップ（ｂｏｏｔｓｔｒａｐ）され、ＴＦＴ（Ｔ３）は、同じ時期にクロック信号を出力する。

クロック信号ＣＬＫ１またはＣＬＫ３以後にクロック信号ＣＬＫ２またはＣＬＫ４がＴＦＴ（Ｔ７、Ｔ５）に印加されれば、ＴＦＴ（Ｔ７、Ｔ５）はターンオンされる。ＴＦＴ（Ｔ５）のターンオンによってＸノードはハイ電圧Ｖｂｉａｓレベルになり、ＴＦＴ（Ｔ７）のターンオンによってＰノードは基底電圧ＶＧＬレベルに下がる。このように、Ｘノードがハイ電圧Ｖｂｉａｓレベルになると、ＴＦＴ（Ｔ２、Ｔ４）はターンオンされてＰノードを基底電圧レベルに維持させる。

言い替えれば、入力信号が印加されれば、ＴＦＴ（Ｔ１）はターンオンされ、Ｐノードはプリチャージ（ｐｒｅｃｈａｒｇｅ）される。クロック信号ＣＬＫ１またはＣＬＫ３がＴＦＴ（Ｔ３）に印加されれば、Ｐノードは、ブートストラップ（ｂｏｏｔｓｔｒａｐ）され、ＴＦＴ（Ｔ３）を介してクロック信号ＣＬＫ１またはＣＬＫ３が出力端Ｎ＿Ｇｏｕｔに出力される。

一方、Ｐノードがブートストラップされれば、ＴＦＴ（Ｔ９）はターンオンされる。Ｐノードがブートストラップされる時期のクロック信号ＣＬＫ２またはＣＬＫ４は、ローレベル（例えば、ＶＧＬ）である。クロック信号ＣＬＫ２またはＣＬＫ４がローレベルであれば、ＴＦＴ（Ｔ５）はオフ状態を維持する。ＴＦＴ（Ｔ９）のターンオンによってＸノードは基底電圧ＶＧＬレベルにダウンされ、安定化などのためのＴＦＴ（Ｔ２、Ｔ４）はターンオフ状態となる。

クロック信号ＣＬＫ１またはＣＬＫ３の次のタイミングにクロック信号ＣＬＫ２またはＣＬＫ４が印加されれば、ＴＦＴ（Ｔ７、Ｔ５）がターンオンされる。それにより、ＴＦＴ（Ｔ７）を介してＰノードがリセット（ｒｅｓｅｔ）され、ＴＦＴ（Ｔ５）を介してＸノードの電位がＶｂｉａｓ−Ｖｔｈレベルに上昇するようになる。Ｘノードの電位が上昇すれば、ＴＦＴ（Ｔ２、Ｔ４）のゲートに「Ｘノードのハイ電圧」のゲートバイアスが印加されるので、ＴＦＴ（Ｔ２、Ｔ４）はターンオン状態となる。

このように、前記それぞれのクロック信号は、４Ｈの周期毎にハイレベルでスイング（ｓｗｉｎｇ）することにより、４Ｈ毎にＸノードの電位はＴＦＴ（Ｔ５）を介して上昇する。これにより、１フレーム時間の間、Ｘノードが従来のハイレベルより高いハイレベルに維持され得る。これは、Ｘノードをハイ電圧に維持することが従来よりは正確になるということを意味する。また、４Ｈ毎に１回ずつＴＦＴ（Ｔ７）を介してＰノードがリセット（ｒｅｓｅｔ）されるので、シフトレジスタの安定化に有利となる。
一方、本発明は上述した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で修正及び変形して実施することができる。そのような修正及び変形が加えられた技術思想も以下の特許請求の範囲に属するものとみなさなければならない。

１０，６０ 入力部
２０ インバータ部
３０ リセット部
４０ 出力部

Claims (23)

1. 表示装置の複数のゲートラインにそれぞれスキャン信号を供給する順次接続された複数のシフトレジスタを含むゲート駆動回路であって、
   前記複数のシフトレジスタのそれぞれは、
   該シフトレジスタの前段または後段のシフトレジスタの出力信号によって正方向または逆方向の方向入力信号を第１のノードに出力する入力部と、
   前記第１のノードに接続され、前記第１のノードの信号に対する反転信号を発生させて前記第２のノードに出力するインバータ部と、
   前記第１のノードと接続され、前記第１のノードの信号により第１のクロック信号を活性化させて当該ゲートラインに出力信号を出力するプルアップ部及び前記第２のノードの信号によりプルダウン出力信号を活性化させて当該ゲートラインに出力信号を出力するプルダウン部からなる出力部と、
   前記第１のノードを第２のクロック信号によって周期的にリセットするリセット部と、を備え、
   前記インバータ部は、前記第２のクロック信号で制御されることを特徴とするゲート駆動回路。
2. 前記入力部は、
   ゲートが前記前段のシフトレジスタの出力信号を受信し、ドレインが前記方向入力信号を受信し、ソースが前記第１のノードに接続された第１のスイッチング素子と、
   ゲートが前記後段のシフトレジスタの出力信号を受信し、ドレインが前記方向入力信号を受信し、ソースが前記第１のノードに接続された第２のスイッチング素子と、を備えることを特徴とする請求項１に記載のゲート駆動回路。
3. 前記前段シフトレジスタの出力信号によって前記第１のスイッチング素子に前記正方向入力信号が入力される場合、前記第２のスイッチング素子には前記後段シフトレジスタの出力信号によって前記逆方向入力信号が入力され、前記逆方向入力信号によって前記第１のノードがさらにリセットされることを特徴とする請求項２に記載のゲート駆動回路。
4. 前記後段シフトレジスタの出力信号によって前記第２のスイッチング素子に前記正方向入力信号が入力される場合、前記第１のスイッチング素子には前記前段シフトレジスタの出力信号によって前記逆方向入力信号が入力され、前記逆方向入力信号によって前記第１のノードがさらにリセットされることを特徴とする請求項２に記載のゲート駆動回路。
5. 正方向入力信号はゲートハイ電圧（ＶＧＨ）であり、逆方向入力信号はゲートロー電圧（ＶＧＬ）であることを特徴とする請求項３または４に記載のゲート駆動回路。
6. 前記インバータ部は、
   ゲートが前記第２のクロック信号を受信し、ドレインがバイアス電圧を受信し、ソースが前記第２のノードに接続された第１のスイッチング素子と、
   ゲートが前記第１のノードに接続され、ドレインが前記第２のノードに接続され、ソースが基底電圧端に接続された第２のスイッチング素子と、を備えることを特徴とする請求項１に記載のゲート駆動回路。
7. 前記第２のクロック信号は４周期毎に印加されることを特徴とする請求項６に記載のゲート駆動回路。
8. 前記リセット部は、
   ゲートが前記第２のクロック信号を受信し、ドレインが前記第１のノードに接続され、ソースが基底電圧端に接続されたスイッチング素子を備えることを特徴とする請求項１に記載のゲート駆動回路。
9. 前記第２のクロック信号は４周期毎に印加されることを特徴とする請求項８に記載のゲート駆動回路。
10. 前記第１のクロック信号は、２つのクロック信号ＣＬＫ１及びＣＬＫ３からなり、前記第２のクロック信号は、２つのクロック信号ＣＬＫ２及びＣＬＫ４からなり、
    前記４つのクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４は、順に循環してそれぞれ１Ｈの位相差を有することを特徴とする請求項１に記載のゲート駆動回路。
11. ゲートが前段のシフトレジスタの出力端に接続され、ドレインが正方向または逆方向の方向指示信号を受信し、ソースが第１のノードに接続された第１のスイッチング素子と、
    ゲートが後段のシフトレジスタの出力端に接続され、ドレインが正方向または逆方向の方向指示信号を受信し、ソースが前記第１のノードに接続された第２のスイッチング素子と、
    ゲートが前記第１のノードに接続され、ドレインが第１のクロック信号を受信し、ソースが前記第１のノードに接続された第３のスイッチング素子と、
    ゲートが第２のノードに接続され、ドレインが前記第１のノードに接続され、ソースが基底電圧端に接続された第４のスイッチング素子と、
    ゲートが前記第３のスイッチング素子のゲート及び前記第２のノードに接続され、ドレインが前記第１のノードに接続され、ソースが前記基底電圧端に接続された第５のスイッチング素子と、
    ゲートが第２のクロック信号を受信し、ドレインがバイアス電圧を受信し、ソースが前記第２のノードに接続された第６のスイッチング素子と、
    ゲートが前記第１のノードに接続され、ドレインが前記第２のノード及び前記第６のスイッチング素子のソースに接続され、ソースが前記基底電圧端に接続された第７のスイッチング素子と、
    ゲートが前記第２のクロック信号を受信し、ドレインが前記第１のノードに接続され、ソースが前記基底電圧端に接続された第８のスイッチング素子と、
    を備えることを特徴とするシフトレジスタ。
12. 前記第１のクロック信号及び前記第２のクロック信号は各々２つのクロック信号からなり、
    前記それぞれのクロック信号は互いに１Ｈの位相差を有することを特徴とする請求項１１に記載のシフトレジスタ。
13. 前記前段シフトレジスタの出力信号によって前記第１のスイッチング素子に前記正方向入力信号が入力される場合、前記第２のスイッチング素子には前記後段シフトレジスタの出力信号によって前記逆方向入力信号が入力され、前記逆方向入力信号によって前記第１のノードがさらにリセットされることを特徴とする請求項１１に記載のシフトレジスタ。
14. 前記後段シフトレジスタの出力信号によって前記第２のスイッチング素子に前記正方向入力信号が入力される場合、前記第１のスイッチング素子には前記前段シフトレジスタの出力信号によって前記逆方向入力信号が入力され、前記逆方向入力信号によって前記第１のノードがさらにリセットされることを特徴とする請求項１１に記載のシフトレジスタ。
15. 正方向入力信号はゲートハイ電圧（ＶＧＨ）であり、逆方向入力信号はゲートロー電圧（ＶＧＬ）であることを特徴とする請求項１３または１４に記載のシフトレジスタ。
16. 表示装置の複数のゲートラインにそれぞれスキャン信号を供給する順次接続された複数のシフトレジスタを含むゲート駆動回路であって、
    前記複数のシフトレジスタのそれぞれは、
    該シフトレジスタの前段のシフトレジスタからの出力信号を受信して第１のノードに出力する入力部と、
    前記第１のノードに接続され、第１のノードの信号に対する反転信号を発生させて第２のノードに出力するインバータ部と、
    前記第１のノードと接続され、前記第１のクロック信号により第１のクロック信号を活性化させて当該ゲートラインに出力信号を出力するプルアップ部及び前記第２のノードの信号によりプルダウン出力信号を活性化させて当該ゲートラインに出力信号を出力するプルダウン部からなる出力部と、
    前記第１のノードを第２のクロック信号により周期的にリセットするリセット部と、
    を備え、
    前記インバータ部は、前記第２のクロック信号で制御されることを特徴とするゲート駆動回路。
17. 前記複数のシフトレジスタのうち、最初または最後のシフトレジスタの入力部に入力される信号は、パルス状の入力開始信号であることを特徴とする請求項１６に記載のゲート駆動回路。
18. 前記インバータ部は、
    ゲートが前記第２のクロック信号を受信し、ドレインがバイアス電圧を受信し、ソースが前記第２のノードに接続された第１のスイッチング素子と、
    ゲートが前記第１のノードに接続され、ドレインが前記第２のノードに接続され、ソースが基底電圧端に接続された第２のスイッチング素子と、
    を備えることを特徴とする請求項１６に記載のゲート駆動回路。
19. 前記第２のクロック信号は、４周期毎に印加されることを特徴とする請求項１８に記載のゲート駆動回路。
20. 前記リセット部は、
    ゲートが前記第２のクロック信号を受信し、ドレインは前記第１のノードに接続され、ソースが基底電圧端に接続されたスイッチング素子を備えることを特徴とする請求項１６に記載のゲート駆動回路。
21. 前記第２のクロック信号は、４周期毎に印加されることを特徴とする請求項２０に記載のゲート駆動回路。
22. 前記第１のクロック信号は、２つのクロック信号ＣＬＫ１及びＣＬＫ３からなり、前記第２のクロック信号は、２つのクロック信号ＣＬＫ２及びＣＬＫ４からなり、前記４つのクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４は、順に循環してそれぞれ１Ｈの位相差を有することを特徴とする請求項１６に記載のゲート駆動回路。
23. ゲート及びドレインが前段のシフトレジスタの出力端に共に接続され、ソースが第１のノードに接続された第１のスイッチング素子と、
    ゲートが前記第１のノードに接続され、ドレインが第１のクロック信号を受信し、ソースが前記第１のノードに接続された第２のスイッチング素子と、
    ゲートが第２のノードに接続され、ドレインが前記第１のノードに接続され、ソースが基底電圧端に接続された第３のスイッチング素子と、
    ゲートが前記第３のスイッチング素子のゲート及び前記第２のノードに接続され、ドレインが第１のノードに接続され、ソースが前記基底電圧端に接続された第４のスイッチング素子と、
    ゲートが第２のクロック信号を受信し、ドレインがバイアス電圧を受信し、ソースが前記第２のノードに接続された第５のスイッチング素子と、
    ゲートが前記第１のノードに接続され、ドレインが前記第２のノード及び前記第５のスイッチング素子のソースに接続され、ソースが前記基底電圧端に接続された第６のスイッチング素子と、
    ゲートが前記第２のクロック信号を受信し、ドレインが前記第１のノードに接続され、ソースが前記基底電圧端に接続された第７のスイッチング素子と、を備えることを特徴とするシフトレジスタ。

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