JP5618821B2 - 双方向シフトレジスタ及びこれを用いた画像表示装置 - Google Patents

Description

本発明は、パルスの出力順序を切り替えることができる双方向シフトレジスタ、及びこれを用いて走査線ごとの駆動を行う画像表示装置に関する。

画像表示装置の高解像度化は、その表示部の画素の配列密度の向上により実現される。それと共に画素回路に信号を供給する各種信号線の配列の配列ピッチは狭くなる。画素の走査線に対応して設けられるゲート線は、表示領域の側部にてゲート線駆動回路に接続される。ゲート線駆動回路は、画素回路へのデータの書き込みを可能とする電圧を走査線ごとに順番に出力するシフトレジスタを備える。高解像度化に伴い、当該シフトレジスタの各段を構成する単位レジスタ回路の縮小も求められる。

通常、ゲート線への電圧は、垂直走査方向における画像データの入力順序に対応させて、画像の上から下へ向けた順番で片方向（順方向）に印加される。シフトレジスタを双方向に（順方向だけでなく逆方向にも）駆動可能とすれば、下から上へ向けた走査線の順番で入力画像データを画素回路に書き込むことができる。これにより画像データをバッファするフレームメモリ等を設けてそこで画像データの順序を変えるといった構成に比べて簡易な仕組みで、表示する画像の向きを変えることができる。

ゲート線駆動回路等に用いられるシフトレジスタは、従属接続された複数段の単位レジスタ回路からなり、基本的にその単位レジスタ回路列の一方端から他方端へ各段の単位レジスタ回路が順番にパルスを１回出力する動作を垂直走査等に連動して行う。

図１７は、単位レジスタ回路の基本構成を示す回路図である（特許文献１参照）。第ｎ段の単位レジスタ回路の出力端子（ＧＯＵＴ［ｎ］）とクロック信号源ＣＫとの間には、出力トランジスタＭ１が、また端子（ＧＯＵＴ［ｎ］）と電源ＶＯＦＦとの間にはトランジスタＭ２が接続される。図１８は、単位レジスタ回路の動作を説明する信号波形図である（特許文献１参照）。単位レジスタ回路に前段の出力パルスＧＯＵＴ［ｎ−１］が入力されると、Ｍ１のゲートにつながるノードＮ３（キャパシタＣの一方端）の電位は電源ＶＯＮに接続され、トランジスタをオンする電位であるＨｉｇｈ（Ｈ）レベルに引き上げられる。また、Ｎ３がＨレベルのとき、ノードＮ４は電源ＶＯＦＦに接続されてトランジスタをオフする電位であるＬｏｗ（Ｌ）レベルに設定され、Ｍ２はオフ状態となる。このようにして、単位レジスタ回路はセット状態とされ、この状態でクロック信号ＣＫＶ（ＣＫ）がＬレベルからＨレベルに遷移すると、Ｍ１のソース−ゲート間に接続されたキャパシタＣを介してＮ３の電位がさらに上昇し、クロック信号ＣＫＶのＨレベルが出力ＧＯＵＴ［ｎ］に現れる。

一方、クロック信号ＣＫＶのＨレベルからＬレベルへの遷移では、Ｎ３の電位は低下し、また出力ＧＯＵＴ［ｎ］の電圧も低下する。このとき、第（ｎ＋１）段へのクロック信号ＣＫＶＢの立ち上がりに連動して、後段の出力信号ＧＯＵＴ［ｎ＋１］にパルスが生成され第ｎ段の単位レジスタ回路に入力される。ＧＯＵＴ［ｎ＋１］のパルスはＮ３の電位を引き下げると共に、Ｎ４の電位を引き上げてＭ２をオン状態とし、出力端子をＶＯＦＦに接続する。これらの動作により、出力信号ＧＯＵＴ［ｎ］のパルスの出力が終了する。

特開２００４−１５７５０８号公報 特開２００９−２７２０３７号公報

双方向の駆動を実現するために、順方向駆動時に用いる構成及び逆方向駆動時に用いる構成の両方を単位レジスタ回路に設け、さらにそれらを切り替えるスイッチ素子を当該単位レジスタ回路に内蔵することが行われる。

しかしながら、そのような単位レジスタ回路を採用する双方向シフトレジスタを連続して片方向駆動させると、上記スイッチ素子のしきい値電圧が負方向にシフトして、動作が不安定になることがある。

本発明は上記課題を解決するためになされたものであり、安定したシフト動作を双方向に行うことができる双方向シフトレジスタ及びそれを用いた画像表示装置を提供することを目的とする。

上記課題を解決するために、本発明に係る双方向シフトレジスタは、Ｎ段（Ｎは６以上の整数）に従属接続された単位レジスタ回路を含み、第ｋ段（ｋは１≦ｋ≦Ｎなる整数）の出力パルスＧ（ｋ）を順方向及び逆方向のいずれかのシフト順序で出力するシフトレジスタ部と、Ｍ相（Ｍは３以上の整数）のクロックパルスを、前記シフトレジスタ部の順シフト動作時には前記順方向で順番に、一方、逆シフト動作時には前記逆方向で順番に、それぞれ前記シフトレジスタ部の各段に供給するクロック信号生成部と、前記順シフトの開始時及び前記逆シフトの垂直帰線期間に順方向トリガ信号を生成し、前記逆シフトの開始時及び前記順シフトの垂直帰線期間に逆方向トリガ信号を生成するトリガ信号生成部と、を有し、第ｋ段の前記単位レジスタ回路は、順方向セット端子及び逆方向セット端子と、順方向リセット端子及び逆方向リセット端子と、前記セット端子のいずれかにセット信号を入力されると基準点の電位を第１電位に設定するセット回路と、前記リセット端子のいずれかにリセット信号を入力されると前記基準点の電位を第２電位に設定するリセット回路と、前記基準点が前記第１電位である状態では、入力される前記クロックパルスに同期して前記出力パルスＧ（ｋ）を出力する出力回路と、を備え、αｆ，αｂ，βｆ及びβｂをαｆ＜βｂ＜Ｍかつαｂ＜βｆ＜Ｍなる自然数として、第ｋ段の前記セット回路は、前記順方向セット端子に出力パルスＧ（ｋ−αｆ）（但しｋ＞αｆ）又は前記順方向トリガ信号（但しｋ≦αｆ）を、一方、前記逆方向セット端子に出力パルスＧ（ｋ＋αｂ）（但しｋ≦Ｎ−αｂ）又は前記逆方向トリガ信号（但しｋ＞Ｎ−αｂ）を、それぞれ前記セット信号として入力され、第ｋ段の前記リセット回路は、前記順方向リセット端子に出力パルスＧ（ｋ＋βｆ）（但しｋ≦Ｎ−βｆ）又は前記順方向トリガ信号（但しｋ＞Ｎ−βｆ）を、一方、前記逆方向リセット端子に出力パルスＧ（ｋ−βｂ）（但しｋ＞βｂ）又は前記逆方向トリガ信号（但しｋ≦βｂ）をそれぞれ前記リセット信号として入力される。

本発明の一態様では、前記トリガ信号生成部は、前記順シフト動作時には前記出力パルスＧ（Ｎ）が出力された直後のクロックβｆ相分の期間に前記逆方向トリガ信号を生成し、前記逆シフト動作時には前記出力パルスＧ（１）が出力された直後のクロックβｂ相分の期間に前記順方向トリガ信号を生成する。

本発明の他の一態様では、前記トリガ信号生成部は、前記順シフト動作時には前記出力パルスＧ（Ｎ）が出力される直前のクロックαｆ相分の期間に前記逆方向トリガ信号を生成し、前記逆シフト動作時には前記出力パルスＧ（１）が出力される直前のクロックαｂ相分の期間に前記順方向トリガ信号を生成する。

本発明の他の一態様では、前記順方向トリガ信号の電位及び前記逆方向トリガ信号の電位は、前記クロックパルスの電位よりも高い。

本発明の他の一態様では、第ｋ段の前記セット回路は、前記順方向セット端子に前記セット信号を入力されるとオンして前記基準点の電位を前記第１電位に設定する第１の順方向スイッチと、前記逆方向セット端子に前記セット信号を入力されるとオンして前記基準点の電位を前記第１電位に設定する第１の逆方向スイッチと、を含み、第ｋ段の前記リセット回路は、前記順方向リセット端子に前記リセット信号を入力されるとオンして前記基準点の電位を前記第２電位に設定する第２の順方向スイッチと、前記逆方向リセット端子に前記リセット信号を入力されるとオンして前記基準点の電位を前記第２電位に設定する第２の逆方向スイッチと、を含む。

本発明の他の一態様では、第１段乃至第αｆ段の前記セット回路に含まれる前記第１の順方向スイッチは、前記順方向セット端子にゲート端子を接続されたダブルゲート構造のトランジスタであり、第１段乃至第βｂ段の前記リセット回路に含まれる前記第２の逆方向スイッチは、前記逆方向リセット端子にゲート端子を接続されたダブルゲート構造のトランジスタであり、第（Ｎ−αｂ＋１）段乃至第Ｎ段の前記セット回路に含まれる前記第１の逆方向スイッチは、前記逆方向セット端子にゲート端子を接続されたダブルゲート構造のトランジスタであり、第（Ｎ−βｆ＋１）乃至第Ｎ段の前記リセット回路に含まれる前記第２の順方向スイッチは、前記順方向リセット端子にゲート端子を接続されたダブルゲート構造のトランジスタである。

本発明の他の一態様では、前記トリガ信号生成部は、さらに、前記順シフトの開始時及び前記逆シフト動作時の所定タイミングで順方向補助トリガ信号を生成し、前記逆シフトの開始時及び前記順シフト動作時の所定タイミングで逆方向補助トリガ信号を生成し、第１段乃至第αｆ段の前記セット回路に含まれる前記第１の順方向スイッチは、前記順方向セット端子にゲート端子及びドレイン端子を接続された第１の順方向セットトランジスタと、前記順方向補助トリガ信号がゲート端子に入力され前記第１の順方向セットトランジスタのソース端子にドレイン端子を接続され前記基準点にソース端子を接続された第２の順方向セットトランジスタと、を備え、第１段乃至第βｂ段の前記リセット回路に含まれる前記第２の逆方向スイッチは、前記逆方向補助トリガ信号がゲート端子に入力され前記基準点にドレイン端子を接続された第１の逆方向リセットトランジスタと、前記逆方向リセット端子にゲート端子を接続され前記第１の逆方向リセットトランジスタのソース端子にドレイン端子を接続され前記第２電位の電源にソース端子を接続された第２の逆方向リセットトランジスタと、を備え、第（Ｎ−αｂ＋１）段乃至第Ｎ段の前記セット回路に含まれる前記第１の逆方向スイッチは、前記逆方向セット端子にゲート端子及びドレイン端子を接続された第１の逆方向セットトランジスタと、前記逆方向補助トリガ信号がゲート端子に入力され前記第１の逆方向セットトランジスタのソース端子にドレイン端子を接続され前記基準点にソース端子を接続された第２の逆方向セットトランジスタと、を備え、第（Ｎ−βｆ＋１）乃至第Ｎ段の前記リセット回路に含まれる前記第２の順方向スイッチは、前記順方向補助トリガ信号がゲート端子に入力され前記基準点にドレイン端子を接続された第１の順方向リセットトランジスタと、前記順方向リセット端子にゲート端子を接続され前記第１の順方向リセットトランジスタのソース端子にドレイン端子を接続され前記第２電位の電源にソース端子を接続された第２の順方向リセットトランジスタと、を備える。

この態様では、第１段乃至第αｆ段の前記セット回路に含まれる前記第１の順方向スイッチは、前記第１の順方向セットトランジスタのソース端子と前記第２の順方向セットトランジスタのドレイン端子とが接続されるノードの電位を他段の出力パルスに応じて前記第２電位に設定するスイッチ、をさらに備え、第１段乃至第βｂ段の前記リセット回路に含まれる前記第２の逆方向スイッチは、前記第１の逆方向リセットトランジスタのソース端子と前記第２の逆方向リセットトランジスタのドレイン端子とが接続されるノードの電位を他段の出力パルスに応じて前記第２電位に設定するスイッチ、をさらに備え、第（Ｎ−αｂ＋１）段乃至第Ｎ段の前記セット回路に含まれる前記第１の逆方向スイッチは、前記第１の逆方向セットトランジスタのソース端子と前記第２の逆方向セットトランジスタのドレイン端子とが接続されるノードの電位を他段の出力パルスに応じて前記第２電位に設定するスイッチ、をさらに備え、第（Ｎ−βｆ＋１）乃至第Ｎ段の前記リセット回路に含まれる前記第２の順方向スイッチは、前記第１の順方向リセットトランジスタのソース端子と前記第２の順方向リセットトランジスタのドレイン端子とが接続されるノードの電位を他段の出力パルスに応じて前記第２電位に設定するスイッチ、をさらに備えてもよい。

本発明に係る画像表示装置は、複数の走査線に対応してマトリクス状に配置された複数の画素回路と、前記走査線ごとに設けられ、前記画素回路への映像データの書き込みを制御するゲート信号を供給する複数のゲート信号線と、上記双方向シフトレジスタを用い、前記複数のゲート信号線それぞれへの前記ゲート信号を、前記シフトレジスタ部の複数段のうち当該ゲート信号線に対応付けられた段から出力される前記出力パルスに基づいて生成するゲート信号線駆動回路と、を有する。

本発明によれば、安定したシフト動作を双方向に行うことができる双方向シフトレジスタ及びそれを用いた画像表示装置が得られる。

実施形態１，２に係る画像表示装置の構成を示す模式図である。 実施形態１，２に係る双方向シフトレジスタの構成を示す模式図である。 実施形態１に係る双方向シフトレジスタの第ｎ段の単位レジスタ回路の回路図である。 実施形態１に係る双方向シフトレジスタの順シフト動作における各種信号波形の一例を示すタイミング図である。 実施形態１に係る双方向シフトレジスタの逆シフト動作における各種信号波形の一例を示すタイミング図である。 実施形態１に係る双方向シフトレジスタの順シフト動作における各種信号波形の一例を示すタイミング図である。 実施形態１に係る双方向シフトレジスタの逆シフト動作における各種信号波形の一例を示すタイミング図である。 実施形態１に係る双方向シフトレジスタの順シフト動作における各種信号波形の他の一例を示すタイミング図である。 実施形態１に係る双方向シフトレジスタの逆シフト動作における各種信号波形の他の一例を示すタイミング図である。 実施形態１に係る双方向シフトレジスタの順シフト動作における各種信号波形の他の一例を示すタイミング図である。 実施形態１に係る双方向シフトレジスタの逆シフト動作における各種信号波形の他の一例を示すタイミング図である。 実施形態２に係る双方向シフトレジスタの第１段の単位レジスタ回路の回路図である。 実施形態２に係る双方向シフトレジスタの第３段の単位レジスタ回路の回路図である。 実施形態２に係る双方向シフトレジスタの第ｎ段の単位レジスタ回路の回路図である。 実施形態２に係る双方向シフトレジスタの第（ｎ＋２）段の単位レジスタ回路の回路図である。 実施形態２に係る双方向シフトレジスタの第（ｎ＋４）段の単位レジスタ回路の回路図である。 実施形態２に係る双方向シフトレジスタの順シフト動作における各種信号波形の一例を示すタイミング図である。 実施形態２に係る双方向シフトレジスタの逆シフト動作における各種信号波形の一例を示すタイミング図である。 図１２Ａに示す構造Ａ１の変形例を示す図である。 図１２Ａ及び図１２Ｂに示す構造Ａ９の変形例を示す図である。 図１２Ｅに示す構造Ｂ１の変形例を示す図である。 図１２Ｄ及び図１２Ｅに示す構造Ｂ９の変形例を示す図である。 図１５Ａに示す構造の変形例を示す図である。 図１５Ｂに示す構造の変形例を示す図である。 図１５Ｃに示す構造の変形例を示す図である。 図１５Ｄに示す構造の変形例を示す図である。 従来の単位レジスタ回路の構成を示す回路図である。 従来の単位レジスタ回路の動作を説明する信号波形図である。

以下、本発明の実施形態１，２を図面に基づいて説明する。

図１は、実施形態１，２に係る画像表示装置１０の構成を示す模式図である。画像表示装置１０は、例えば液晶ディスプレイなどである。画像表示装置１０は、複数の画素回路１２、ゲート線駆動回路１４、データ線駆動回路１６及び制御回路１８を有する。

画素回路１２は、画素に対応して表示部にマトリクス状に配列される。

ゲート線駆動回路１４には、複数のゲート信号線２０が接続される。各ゲート信号線２０には、水平方向（行方向）に並ぶ複数の画素回路１２が接続される。ゲート線駆動回路１４は、ゲート信号線２０に順番にゲート信号を出力し、当該ゲート信号線２０に接続される画素回路１２をデータ書き込み可能にする。

データ線駆動回路１６には、複数のデータ線２２が接続される。各データ線２２には、垂直方向（列方向）に並ぶ複数の画素回路１２が接続される。データ線駆動回路１６は、１走査線分の画像データをデータ線２２に出力する。各データ線２２に出力されたデータは、ゲート信号により書き込み可能とされている画素回路１２に書き込まれ、各画素回路１２は書き込まれたデータに応じて画素から出射される光の量を制御する。

制御回路１８は、ゲート線駆動回路１４及びデータ線駆動回路１６の動作を制御する。

画像表示装置１０は、ゲート線駆動回路１４として表示部の左側部に配置されるゲート線駆動回路１４Ｌと、右側部に配置されるゲート線駆動回路１４Ｒと、を備える。ゲート線駆動回路１４Ｒは、奇数行のゲート信号線２０にゲート信号を供給し、ゲート線駆動回路１４Ｌは、偶数行のゲート信号線２０にゲート信号を供給する。ゲート線駆動回路１４及び制御回路１８は、双方向シフトレジスタを構成し、ゲート信号線２０にゲート信号を供給する順序を、表示部の上側から下側へ向かう順方向（図１の上から下へ向かう方向）と、下側から上側へ向かう逆方向（図１の下から上へ向かう方向）と、に切り替えることができる。

図２は、画像表示装置１０のゲート信号線２０の走査に用いる双方向シフトレジスタ３０の構成を示す模式図である。双方向シフトレジスタ３０は、シフトレジスタ部３２、クロック信号生成部３４及びトリガ信号生成部３６を含んで構成される。シフトレジスタ部３２は、ゲート線駆動回路１４に設けられ、クロック信号生成部３４及びトリガ信号生成部３６は、例えば制御回路１８に設けられる。シフトレジスタ部３２は、従属接続された複数段の単位レジスタ回路３８からなる。

図２は、一例として右側のゲート線駆動回路１４Ｒに設けられるシフトレジスタ部３２に関係する部分を示している。ゲート線駆動回路１４Ｒは、奇数行つまり２行ごとのゲート信号線２０を２Ｈ（Ｈは１行の水平走査期間である）ずれたタイミングで順次駆動する。一方、ゲート線駆動回路１４Ｌは、偶数行のゲート信号線２０を奇数行とは１Ｈずれたタイミングでゲート信号線２０を順次駆動する。片側のゲート線駆動回路１４のシフトレジスタ部３２は４相のクロックで駆動する構成とするが、上述のように両側で互いに１Ｈ位相がずれた駆動とするため、クロック信号生成部３４は８相のクロック信号Ｖ１〜Ｖ８を生成する。各クロック信号には８Ｈ周期で２Ｈ幅のパルスが発生され、位相が隣接するクロック信号同士、つまりＶ（ｊ）とＶ（ｊ＋１）（ｊは１≦ｊ≦７なる自然数）とは１Ｈ期間の位相差に設定される。すなわち、位相が隣接するクロックパルスは、Ｈレベルに維持される２Ｈ期間のうち１Ｈ期間が互いにオーバーラップする。クロック信号生成部３４は、それぞれ２Ｈずつ位相がずれた信号の組であるＶ１，Ｖ３，Ｖ５，Ｖ７からなる第１のセットをゲート線駆動回路１４Ｒへ供給し、Ｖ２，Ｖ４，Ｖ６，Ｖ８からなる第２のセットをゲート線駆動回路１４Ｌへ供給する。各段の単位レジスタ回路３８には、複数相のクロック信号のうち当該段の出力パルスのタイミングを定める位相のクロック信号（出力制御クロック信号）が１つ対応付けられる。

クロック信号生成部３４は、シフトレジスタ部３２の順シフト動作時には順方向で順番に、つまりＶ１，Ｖ２，・・・，Ｖ８，Ｖ１，・・・の順序でクロックパルスを生成する。一方、クロック信号生成部３４は、逆シフト動作時には逆方向で順番に、つまりＶ８，Ｖ７，・・・，Ｖ１，Ｖ８，・・・の順序でクロックパルスを生成する。そして、クロック信号生成部３４は、生成したクロックパルスをそれぞれシフトレジスタ部３２の各段に供給する。例えば順シフト動作時に、クロック信号生成部３４は、ゲート線駆動回路１４Ｒの先頭段（上側）から後尾段（下側）へ向けて、Ｖ１，Ｖ３，Ｖ５，Ｖ７，Ｖ１，・・・の順序で１段ずつ位相を変えたクロック信号を出力制御クロック信号として供給する。ゲート線駆動回路１４Ｌでは、当該順序はＶ２，Ｖ４，Ｖ６，Ｖ８，Ｖ２，・・・となる。

トリガ信号生成部３６は、順シフトの開始時に順方向トリガ信号ＶＳＴＦを生成し、逆シフトの開始時に逆方向トリガ信号ＶＳＴＢを生成する。具体的には、順シフトの開始時に、信号ＶＳＴＦにＨレベルに立ち上がるパルスを発生させ、逆シフトの開始時に、信号ＶＳＴＢにＨレベルに立ち上がるパルスを発生させる。さらに、トリガ信号生成部３６は、順シフト反復動作の合間の期間（順シフトの垂直帰線期間）に逆方向トリガ信号ＶＳＴＢを生成し、逆シフト反復動作の合間の期間（逆シフトの垂直帰線期間）に順方向トリガ信号ＶＳＴＦを生成する（後述）。

シフトレジスタ部３２は、既に述べたように複数段の単位レジスタ回路３８を従属接続した構成を有する。各単位レジスタ回路３８は、その出力端子からパルスを出力する。シフトレジスタ部３２は、順シフト動作では先頭段の単位レジスタ回路３８から順番にパルスを出力し、逆シフト動作では後尾段の単位レジスタ回路３８から順番にパルスを出力する。

図２に示すように、複数段の単位レジスタ回路３８には、出力端子にゲート信号線２０が接続される主要段と、主要段からなる列の先頭及び後尾に付加され、ゲート信号線２０が接続されないダミー段と、が含まれる。シフトレジスタ部３２の総段数は、画像表示装置１０の走査線数、つまりゲート信号線２０の本数と、先頭ダミー段及び後尾ダミー段の段数と、に応じて定まる。本実施形態では、ダミー段を先頭及び後尾にそれぞれ２段設ける。双方向シフトレジスタ３０の第ｎ段の単位レジスタ回路３８の出力をＧ（ｎ）と表すと（本実施形態では、奇数行のゲート信号線２０を駆動するゲート線駆動回路１４Ｒ側の主要段の後端を第ｎ段としている）、ゲート線駆動回路１４Ｒ側では、ダミー段の出力Ｇ１，Ｇ３，Ｇ（ｎ＋２），Ｇ（ｎ＋４）はゲート信号線２０へ出力されず、主要段の出力Ｇ（５），・・・，Ｇ（ｎ）がゲート信号線２０へ出力される。

なお、ゲート線駆動回路１４Ｌ側では、ダミー段の出力Ｇ２，Ｇ４，Ｇ（ｎ＋３），Ｇ（ｎ＋５）はゲート信号線２０へ出力されず、主要段の出力Ｇ（６），・・・，Ｇ（ｎ＋１）がゲート信号線２０へ出力される。

図２には、各単位レジスタ回路３８の各入出力端子の接続関係が示されている。なお、表記を簡素にするためにクロック信号について例えばＶ（ζ）といった記号を用いる。この表記において、８を超える数ζで相が表されるクロック信号Ｖ（ζ）は、ζを８で除したときの剰余ξで表されるクロック信号Ｖ（ξ）を意味するものとする。

［実施形態１］
図３は、実施形態１に係る双方向シフトレジスタ３０の第ｎ段の単位レジスタ回路３８（ゲート線駆動回路１４Ｒ側）の回路図である。まず、図３に基づいて主要段である第ｎ段の単位レジスタ回路３８の基本構成を説明し、その後、ダミー段である第１段，第３段，第（ｎ＋２）段，第（ｎ＋４）段の単位レジスタ回路３８の構成について基本構成との相違点を中心に説明する。

第ｎ段の単位レジスタ回路３８は、ｎチャネルのトランジスタＴ１Ｆ，Ｔ１Ｂ，Ｔ２〜Ｔ６，Ｔ７Ｆ，Ｔ７Ｂ，Ｔ９Ｆ，Ｔ９Ｂ及びキャパシタＣ１，Ｃ３を含んで構成される。

第ｎ段の単位レジスタ回路３８は、自段のパルスＧ（ｎ）を出力する出力端子ＮＯＵＴ（ｎ）を有し、また、他の段のパルス又はトリガ信号を入力される端子として順方向セット端子ＮＳＦ（ｎ）、逆方向セット端子ＮＳＢ（ｎ）、順方向リセット端子ＮＲＦ（ｎ）及び逆方向リセット端子ＮＲＢ（ｎ）を有する。主要段の端子ＮＳＦ（ｎ）は第（ｎ−２）段から出力信号Ｇ（ｎ−２）を入力され、端子ＮＳＢ（ｎ）は第（ｎ＋２）段から出力信号Ｇ（ｎ＋２）を入力され、端子ＮＲＦ（ｎ）は第（ｎ＋４）段から出力信号Ｇ（ｎ＋４）を入力され、端子ＮＲＢ（ｎ）は第（ｎ−４）段から出力信号Ｇ（ｎ−４）を入力される。ダミー段に関しては、対応する他の段の出力信号が存在しない場合があり、その場合にはトリガ信号が入力される。ダミー段についてはさらに具体的に後述する。

また、第ｎ段の単位レジスタ回路３８は、クロック信号生成部３４からはＶ（ｎ），Ｖ（ｎ＋４）を入力される。

さらに各単位レジスタ回路３８は、電源ＶＧＰＬからＬレベルの電圧を供給される。

出力トランジスタＴ５は、ドレインを出力制御クロック信号Ｖ（ｎ）の信号線に、またソースを出力端子ＮＯＵＴ（ｎ）に接続され、ゲートに接続される基準点Ｎ１の電位に応じてチャネルの導通を制御される。Ｔ５のゲートとソースとの間にはキャパシタＣ１が接続される。トランジスタＴ５及びキャパシタＣ１は、基準点であるノードＮ１がＨレベルである状態で、入力されるクロックパルスＶ（ｎ）に同期して自段の出力パルスＧ（ｎ）を出力する出力回路として機能する。

また、出力端子ＮＯＵＴ（ｎ）にドレインを接続されるトランジスタＴ６はソースを電源ＶＧＰＬに接続され、ゲートに接続されるノードＮ２の電位に応じてオン／オフを制御される。ノードＮ２と電源ＶＧＰＬとの間にはキャパシタＣ３が接続される。

基準点Ｎ１は、それぞれダイオード接続されたトランジスタＴ１Ｆ，Ｔ１Ｂを介して端子ＮＳＦ（ｎ）及びＮＳＢ（ｎ）に接続される。トランジスタＴ１Ｆ，Ｔ１Ｂは、端子ＮＳＦ（ｎ）又はＮＳＢ（ｎ）に他の段の出力パルスが入力されると基準点Ｎ１をＨレベルに設定するセット回路として機能する。

互いに並列に基準点Ｎ１と電源ＶＧＰＬとの間に接続されたトランジスタＴ２，Ｔ９Ｆ，Ｔ９Ｂは、Ｎ１とＶＧＰＬとの間を断続するスイッチ素子として機能する。Ｔ２はゲートをノードＮ２に接続され、Ｔ９Ｆはゲートを端子ＮＲＦ（ｎ）に接続され、Ｔ９Ｂはゲートを端子ＮＲＢ（ｎ）に接続され、Ｎ２，端子ＮＲＦ（ｎ），ＮＲＢ（ｎ）のいずれかの電位がＨレベルとなると基準点Ｎ１の電位をＬレベルに設定する。特に、トランジスタＴ９Ｆ，Ｔ９Ｂは、端子ＮＲＦ（ｎ）又はＮＲＢ（ｎ）に他の段の出力パルスが入力されると基準点Ｎ１をＬレベルに設定するリセット回路として機能する。

ここで、基準点Ｎ１がＨレベルにセットされる期間以外はノードＮ２がＨレベルに設定される。トランジスタＴ２は、ノードＮ２がＨレベルの期間オンするので、比較的長時間通電状態となる。その結果、トランジスタＴ２のしきい値電圧Ｖｔｈ（Ｔ２）は正方向にシフトし、Ｔ２が基準点Ｎ１をＬレベルに固定する能力は低下する。一方、基準点Ｎ１のセット期間（第ｎ段の出力期間）以外でもＴ５のドレインにはクロック信号Ｖ（ｎ）のパルスが印加され、当該パルスはＴ５のゲート−ドレイン間容量Ｃｇｄを介してＮ１の電位を浮き上がらせる働きをする。特に、後述するように少なくとも主要段のトランジスタＴ５のサイズは大きくする必要があり、それと共にＣｇｄも大きくなり、基準点Ｎ１の電位浮き上がりも大きくなる。そこで、Ｔ９Ｆ，Ｔ９Ｂを設けてＮ１を好適にＬレベルにリセットするようにしている。

ノードＮ２は、ダイオード接続されたＴ３及びＣ３を介してクロック信号Ｖ（ｎ＋４）の信号線に接続される。トランジスタＴ３は、クロック信号Ｖ（ｎ＋４）の電位がＨレベルとなるとノードＮ２の電位をＨレベルに設定する。なお、全クロック信号の電位をＨレベルにしてもノードＮ２の電位をＨレベルに設定することができる。

互いに並列にノードＮ２と電源ＶＧＰＬとの間に接続されたトランジスタＴ４，Ｔ７Ｆ，Ｔ７Ｂは、Ｎ２とＶＧＰＬとの間を断続するスイッチ素子として機能する。Ｔ４はゲートをＮ１に接続され、Ｔ７Ｆはゲートを端子ＮＳＦ（ｎ）に接続され、Ｔ７Ｂはゲートを端子ＮＳＢ（ｎ）に接続され、Ｎ１，端子ＮＳＦ（ｎ），ＮＳＢ（ｎ）のいずれかの電位がＨレベルとなるとノードＮ２の電位をＬレベルに設定する。

次にダミー段の単位レジスタ回路３８について説明する。上述したようにダミー段に関しては、端子ＮＳＦ，ＮＳＢ，ＮＲＦ，ＮＲＢへ出力パルスを供給する他の段の出力信号が存在しない場合がある。他の段からの出力信号が存在しない端子は、具体的には、第１段のＮＳＦ、第１，３段のＮＲＢ、第（ｎ＋４）段のＮＳＢ、第（ｎ＋２），（ｎ＋４）段のＮＲＦである。

これらのうちセット端子ＮＳＦ，ＮＳＢは出力パルスの生成準備として基準点Ｎ１をＨレベルにセットする信号を入力するために用いられる。そこで、第１段のＮＳＦには、順シフトの開始時にトリガ信号生成部３６から順方向トリガ信号ＶＳＴＦのパルスを入力する。また、第（ｎ＋４）段のＮＳＢには、逆シフトの開始時に逆方向トリガ信号ＶＳＴＢのパルスを入力する。

一方、リセット端子ＮＲＦ，ＮＲＢは出力パルスの生成後、基準点Ｎ１をＬレベルにリセットする信号を入力するために用いられる。Ｎ１をＬレベルにリセットすることで、その後に入力される出力制御クロック信号のパルスによって出力パルスが生成されることが回避される。ここで、ダミー段の出力はゲート信号線２０の駆動に用いられないし、また、順シフトにて主要段の出力パルスの生成が終わった後のダミー段である第（ｎ＋２），（ｎ＋４）段の出力、及び逆シフトにて主要段の出力パルスの生成が終わった後のダミー段である第１，３段の出力は他の段の基準点Ｎ１をセットする信号として使われることもない。したがって、これら各シフト動作の末尾にて動作するダミー段は、クロックパルスの反復に応じて出力パルスを繰り返して発生させても特段の問題はない。そこで、順シフトにおける第（ｎ＋２），（ｎ＋４）段の端子ＮＲＦ、逆シフトにおける第１，３段の端子ＮＲＢには、次のフレームに対するシフト動作の開始までにＨレベルの何らかの信号を入力して、当該段の基準点Ｎ１をリセット状態とすれば足りる。その一例として、本実施形態では、第（ｎ＋２），（ｎ＋４）段のＮＲＦには順方向トリガ信号ＶＳＴＦを入力し、第１，３段のＮＲＢには逆方向トリガ信号ＶＳＴＢを入力する構成としている。

主要段は、駆動対象負荷として出力端子ＮＯＵＴにゲート信号線２０及び複数の画素回路１２を接続される。大画面化によるゲート信号線２０の長さの増加、及び高解像度化によるゲート信号線２０に接続される画素回路１２の数の増加に応じて、当該駆動対象負荷は大きくなる。主要段の出力トランジスタＴ５は、当該負荷に応じた駆動能力を有することが求められ、例えば、ゲート幅（チャネル幅）を大きく設計される。例えば、主要段のＴ５は、５０００μｍ程度の大きなチャネル幅に設計される。これに対し、ダミー段はゲート信号線２０に接続されないので、その出力トランジスタＴ５の駆動能力は主要段より低く設定される。例えば、ダミー段のＴ５は、主要段のＴ５のチャネル幅の１／１０である５００μｍ程度に設定される。このように、ダミー段のトランジスタＴ５のサイズが小さくなり、ダミー段の単位レジスタ回路３８を縮小できる。また、ダミー段の消費電力が低減される。

以上、ゲート線駆動回路１４の構成を奇数行のゲート信号線２０を駆動する右側のゲート線駆動回路１４Ｒを例に説明した。偶数行のゲート信号線２０を駆動する左側のゲート線駆動回路１４Ｌの構成も右側と同様である。

次に、双方向シフトレジスタ３０の動作について説明する。図４は、順シフト動作における各種信号波形の一例を示すタイミング図である。

順シフトは、１フレームの画像信号の先頭にて、トリガ信号生成部３６が順方向トリガ信号のパルスを生成することにより開始される（時刻ｔ０，ｔ１）。トリガ信号生成部３６は、時刻ｔ０にて奇数行駆動用の順方向トリガ信号ＶＳＴＦのパルスを生成した後、１Ｈ期間遅れた時刻ｔ１にて偶数行駆動用の順方向トリガ信号ＶＳＴＦ２のパルスを生成する（時刻ｔ１）。一方、奇数行駆動用の逆方向トリガ信号ＶＳＴＢ及び偶数行駆動用の逆方向トリガ信号ＶＳＴＢ２は、順シフトの垂直帰線期間までＬレベルに固定される。

クロック信号生成部３４は、既に述べたように順シフト動作時には順方向で順番にパルスを生成する。すなわち、クロック信号Ｖ（ｊ）のパルス立ち上がりから１Ｈ遅れてクロック信号Ｖ（ｊ＋１）のパルスを立ち上げ、また、クロック信号Ｖ８のパルス立ち上がりから１Ｈ遅れてクロック信号Ｖ１のパルスを立ち上げる。

ここではまず、ゲート線駆動回路１４Ｒの主要段（第ｎ段）の単位レジスタ回路３８の順シフト動作を説明する。

第ｎ段の動作の前には第１，３，・・・，（ｎ−４），（ｎ−２）段が順番に動作して２Ｈ幅のパルスを２Ｈの位相差で順次出力している。端子ＮＳＦ（ｎ）に第（ｎ−２）段の出力信号Ｇ（ｎ−２）のパルスが入力されると（時刻ｔ２）、基準点Ｎ１がＨレベルに応じた電位（ＶＧＨ−Ｖｔｈ（Ｔ１Ｆ））にセットされてＴ５がオンし、またキャパシタＣ１の端子間電圧が当該電位にセットされる。このとき、Ｔ４がオンしてノードＮ２をＬレベルに設定する。また、このときＴ７Ｆもオンすることにより、Ｔ４だけの場合より速やかにノードＮ２がＬレベルに設定される。当該ノードＮ２の電位はキャパシタＣ３に保持される。ノードＮ２がＬレベルであることにより、Ｔ２及びＴ６はオフ状態である。

第（ｎ−２）段の出力パルスはクロックＶ（ｎ−２）のパルス（クロックＶ（ｎ）より２Ｈ先行して立ち上がるパルス）に同期して発生し、時刻ｔ２から２Ｈ経った時刻ｔ３では第ｎ段へクロック信号Ｖ（ｎ）のパルスが入力される。クロック信号Ｖ（ｎ）のパルスは、Ｔ５のソース電位を上昇させる。すると、ブートストラップ効果によりＮ１の電位がさらに上昇し、クロック信号Ｖ（ｎ）のパルスは電位低下することなく信号Ｇ（ｎ）のパルスとなって端子ＮＯＵＴ（ｎ）から出力される。この信号Ｇ（ｎ）のパルスは第（ｎ＋２）段の端子ＮＳＦに入力され、当該段のＮ１をＨレベルにセットする。

時刻ｔ４にてクロック信号Ｖ（ｎ）のパルスが立ち下がると、信号Ｇ（ｎ）のパルスも立ち下がる。一方、基準点Ｎ１の電位はＨレベルに維持される。

時刻ｔ４では、第（ｎ＋２）段がクロック信号Ｖ（ｎ＋２）のパルスに同期して信号Ｇ（ｎ＋２）のパルスを出力する。第（ｎ＋２）段のパルス出力を受けた第（ｎ＋４）段は、時刻ｔ４から２Ｈ経った時刻ｔ５にて信号Ｇ（ｎ＋４）のパルスを出力する。このように、各段は先行する段のパルス出力から２Ｈ遅れて当該段のパルスを出力する。

時刻ｔ５にて第ｎ段は端子ＮＲＦに信号Ｇ（ｎ＋４）のパルスを入力されると、Ｔ９Ｆがオンして基準点Ｎ１をＬレベルにリセットする。それと同時にクロック信号Ｖ（ｎ＋４）によりＴ３もオンしてノードＮ２をＨレベルに引き上げる。その結果、Ｔ６がオンして出力端子ＮＯＵＴ（ｎ）を電源ＶＧＬに接続する。

なお、Ｔ３はクロック信号Ｖ（ｎ＋４）により時刻ｔ５以外のタイミングでも周期的にオンし、基準点Ｎ１がセット状態とされる期間を除き、ノードＮ２をＨレベルに良好に維持する。これにより、基準点Ｎ１がＨレベルにセット状態とされる期間を除き、ＮＯＵＴ（ｎ）はＬレベルに維持される。

以上の動作にて時刻ｔ２に先行する２Ｈ期間には第（ｎ−４）段から端子ＮＲＢ（ｎ）にパルスが入力されＴ９Ｂがオンするが、当該期間は第（ｎ−２）段から端子ＮＳＦ（ｎ）へのパルス入力で基準点Ｎ１がＨレベルにセットされる前であるので、上述の動作に影響を与えない。また、時刻ｔ４〜ｔ５の２Ｈ期間には第（ｎ＋２）段から端子ＮＳＢ（ｎ）にパルスが入力され、Ｔ１Ｂを介して端子ＮＳＢ（ｎ）から基準点Ｎ１にＨレベルの電位が印加されるが、当該期間は第（ｎ＋４）段から端子ＮＲＦ（ｎ）へのパルス入力で基準点Ｎ１がＬレベルにリセットされる前であるので、上述の動作に影響を与えない。

また、基準点Ｎ１をＨレベルにセットするタイミングは、クロック信号Ｖ（ｎ）の複数のパルスのうち時刻ｔ３のパルスに１周期先行するパルスよりも後であり、基準点Ｎ１をＬレベルにリセットするタイミングは、１周期後に生成されるパルスよりも前であるので、端子ＮＯＵＴ（ｎ）からのパルス出力は時刻ｔ３のクロックパルスに同期した１回だけである。

上述したように主要段は自段の１つ前の段の出力パルスを受けて基準点Ｎ１をセット状態とし、自段の２つ後の段の出力パルスを受けて基準点Ｎ１をリセット状態とする。この点、第１段のダミー段には１つ前の段が存在しない。そこで、既に述べたように第１段は端子ＮＳＦに順方向トリガ信号ＶＳＴＦのパルスを入力する構成としている。第１段は時刻ｔ０に生成される信号ＶＳＴＦのパルスを受けて基準点Ｎ１をＨレベルにセットされる。これ以降の第１段の動作は上述した第ｎ段と同様である。また、第（ｎ＋２），（ｎ＋４）段のダミー段には２つ後の段が存在しない。そこで、既に述べたように第（ｎ＋２），（ｎ＋４）段は端子ＮＲＦに順方向トリガ信号ＶＳＴＦのパルスを入力する構成としている。第（ｎ＋２），（ｎ＋４）段の基準点Ｎ１は１フレームの順シフト動作の終わりにてＨレベルにセットされた後、次のフレームの開始時に生成される信号ＶＳＴＦのパルスを受けてＬレベルにリセットされる。

以上、ゲート線駆動回路１４Ｒの各段の順シフト動作を説明した。ゲート線駆動回路１４Ｌの各段の順シフト動作も、ゲート線駆動回路１４Ｒの対応する段と同様である。但し、ゲート線駆動回路１４Ｌの各段はゲート線駆動回路１４Ｒの対応する段より１Ｈ遅れて各動作を行う。

図５は、逆シフト動作における各種信号波形の一例を示すタイミング図である。

逆シフトは、１フレームの画像信号の先頭にて、トリガ信号生成部３６が逆方向トリガ信号のパルスを生成することにより開始される（時刻ｔ０，ｔ１）。トリガ信号生成部３６は、時刻ｔ０にて偶数行駆動用の逆方向トリガ信号ＶＳＴＢ２のパルスを生成した後、１Ｈ期間遅れた時刻ｔ１にて奇数行駆動用の逆方向トリガ信号ＶＳＴＢのパルスを生成する（時刻ｔ１）。一方、奇数行駆動用の順方向トリガ信号ＶＳＴＦ及び偶数行駆動用の順方向トリガ信号ＶＳＴＦ２は、逆シフトの垂直帰線期間までＬレベルに固定される。

クロック信号生成部３４は、既に述べたように逆シフト動作時には逆方向で順番にパルスを生成する。すなわち、クロック信号Ｖ（ｊ＋１）のパルス立ち上がりから１Ｈ遅れてクロック信号Ｖ（ｊ）のパルスを立ち上げ、また、クロック信号Ｖ１のパルス立ち上がりから１Ｈ遅れてクロック信号Ｖ８のパルスを立ち上げる。

シフトレジスタ部３２の各段の単位レジスタ回路３８は、端子ＮＳＦに関する部分と端子ＮＳＢに関する部分とが対称な回路構成とされ、端子ＮＲＦに関する部分と端子ＮＲＢに関する部分とが対称な回路構成とされている。具体的には、片側のゲート線駆動回路１４を駆動に用いる４相のクロックの相数で考えて、順シフト動作及び逆シフト動作のいずれにおいても、各段の単位レジスタ回路３８は端子ＮＳＢに自段よりクロック１相分先行して、つまり２Ｈ期間先行して生成された出力パルスを受けて基準点Ｎ１をセット状態とし、端子ＮＲＢに自段よりクロック２相分後、つまり４Ｈ遅れて生成された出力パルスを受けて基準点Ｎ１をリセット状態とするように構成されている。また、シフトレジスタ部３２の両端、つまり先頭のダミー段と後尾のダミー段とは、シフト方向の反転に対して互いに対称な構成となる関係にある。具体的には、逆シフト動作における先頭ダミー段は順シフト動作における後尾ダミー段と同様に機能し、逆シフト動作における後尾ダミー段は順シフト動作における先頭ダミー段と同様に機能する。よって、制御回路１８がトリガ信号の切り替えとクロックパルスの生成順序の切り替えとを行えば、シフトレジスタ部３２は順シフトと同様の動作で逆シフト動作を行う。

例えば、ゲート線駆動回路１４Ｒの第（ｎ＋４）段は時刻ｔ１に端子ＮＳＢに逆方向トリガ信号ＶＳＴＢのパルスを入力されて、基準点Ｎ１をＨレベルにセットされ、その後最初に生成されるクロック信号Ｖ（ｎ＋４）のパルスに同期して、出力信号Ｇ（ｎ＋４）にパルスを発生させる。以降、順シフト動作とは逆向きに各段からパルスが順次出力される。

以上、ゲート線駆動回路１４Ｒを例に逆シフト動作を説明した。ゲート線駆動回路１４Ｌの各段の逆シフト動作も、ゲート線駆動回路１４Ｒの対応する段と同様である。但し、ゲート線駆動回路１４Ｌの各段はゲート線駆動回路１４Ｒの対応する段より１Ｈ進んで各動作を行う。

ここで、自段を基点として、リセット端子ＮＲＦにパルスを入力する他の段を、セット端子ＮＳＢにパルスを入力する他の段より遠い段に設定し、かつリセット端子ＮＲＢにパルスを入力する他の段を、セット端子ＮＳＦにパルスを入力する他の段より遠い段に設定している。この構成によれば、順シフト動作時において、逆シフト動作にかかわる端子ＮＳＢ，ＮＲＢに入力されるパルスは当該順シフト動作には影響を与えず、同様に、逆シフト動作時において、順シフト動作にかかわる端子ＮＳＦ，ＮＲＦに入力されるパルスは当該逆シフト動作には影響を与えない。よって、例えば、順シフト動作時に端子ＮＳＦ，ＮＲＦの入力のみを選択的に受け付け、一方、逆シフト動作時には端子ＮＳＢ，ＮＲＢの入力を選択的に受け付けるようにするスイッチ等は不要である。すなわち、シフトレジスタ部３２及びそれを構成する単位レジスタ回路３８はその基本的な回路構成を順シフトと逆シフトとで切り替えない構成とすることができる。切り替えスイッチとして用いるトランジスタが不要である分、単位レジスタ回路３８の回路構成が簡素となり縮小化が容易である。また、各段の当該トランジスタへ切り替え信号を供給する信号線をシフトレジスタ部３２に沿って配する必要がないので、ゲート線駆動回路１４の水平方向のサイズ増加を抑制できる。

なお、順シフト動作にて説明したように、基準点Ｎ１をリセットする動作に同期して、クロック信号を用いてＴ３をオンしてノードＮ２をＨレベルに引き上げる。本実施形態では、片側のゲート線駆動回路１４を駆動するクロックを４相とし、例えば、ゲート線駆動回路１４Ｒ側の主要段である第ｎ段の単位レジスタ回路３８では自段の出力トランジスタＴ５への出力制御クロック信号Ｖ（ｎ）にクロック２相分遅れたタイミングで基準点Ｎ１をリセットする。この基準点Ｎ１のリセットのタイミングでＴ３をオンするクロック信号は順シフトではＶ（ｎ＋４）であり、逆シフトではＶ（ｎ−４）となり、これらは同相である。すなわち本実施形態ではＴ３を制御するクロック信号も順シフトと逆シフトとで切り替える必要がない。

さて、上記実施形態では、ゲート線駆動回路１４Ｌ，１４Ｒのそれぞれを４相駆動とし、ゲート線駆動回路１４Ｌ，１４Ｒそれぞれにおける第ｋ段の単位レジスタ回路３８に基本的に第（ｋ−２）段，第（ｋ−１）段，第（ｋ＋１）段，第（ｋ＋２）段の出力を入力し、第（ｋ−１）段，第（ｋ＋１）段の出力パルスで基準点Ｎ１がＨレベルにセットされ、第（ｋ−２）段，第（ｋ＋２）段の出力パルスで基準点Ｎ１がＬレベルにリセットされる構成として、順シフトと逆シフトとで回路構成の切り替えが基本的に不要な双方向シフトレジスタを実現可能とした。また、このような構成は、各段の出力パルスが立ち下がった後に基準点Ｎ１のＨレベルをＬレベルにリセットする。すなわち各段の出力パルスの終了後に当該段の基準点Ｎ１がセット状態に維持される後続セット期間が設けられる。この後続セット期間があることによって本発明の双方向シフトレジスタの動作は、基準点Ｎ１の電位がＨレベルより高い電位からＬレベルへ一気に引き下げられると共にトランジスタＴ６がオンするという動作ではなくなり、貫通電流の発生等、各信号のタイミングずれや波形のくずれによる不安定な動作が起こりにくくなる。

なお、上記実施形態の構成に限らず、一般的には、シフトレジスタ部３２を駆動するクロック信号をＭ相（Ｍは３以上の整数）とし、αｆ，αｂ，βｆ及びβｂをαｆ＜βｂ＜Ｍかつαｂ＜βｆ＜Ｍなる自然数として、第ｋ段の単位レジスタ回路３８に第（ｋ−βｂ）段，第（ｋ−αｆ）段，第（ｋ＋αｂ）段，第（ｋ＋βｆ）段の出力を入力し、第（ｋ−αｆ）段，第（ｋ＋αｂ）段の出力パルスで基準点Ｎ１がＨレベルにセットされ、第（ｋ−βｂ）段，第（ｋ＋βｆ）段の出力パルスで基準点Ｎ１がＬレベルにリセットされる構成としても、上述したような、回路構成の切り替えが基本的に不要で、かつ動作安定性が向上した双方向シフトレジスタが実現できる。

ちなみに、αｆ＜βｂ及びαｂ＜βｆという条件からβｆ，βｂは２以上であり、この条件からはＮは３以上であればよい。しかし、上記実施形態のように先頭にβｂ段、後尾にβｆ段のダミー段を設ける双方向シフトレジスタでは、順シフト及び逆シフトを行うために主要段を最低２段必要とすることからＮは６以上となる。

なお、この一般的な場合のシフトレジスタ部３２の両端部の単位レジスタ回路３８の端子ＮＳＦ，ＮＳＢ，ＮＲＦ，ＮＲＢへも、上述のダミー段と同様、他の段の出力パルスに代わる信号が入力される場合がある。具体的には、段数Ｎ段の双方向シフトレジスタにおいて、第１〜αｆ段の端子ＮＳＦには順方向トリガ信号を入力し、順シフトの開始時に当該信号によって基準点Ｎ１をＨレベルにセットする。また第（Ｎ−αｂ＋１）〜Ｎ段の端子ＮＳＢには逆方向トリガ信号を入力し、逆シフトの開始時に当該信号によって基準点Ｎ１をセット状態とする。また、第（Ｎ−βｆ＋１）〜Ｎ段の端子ＮＲＦに入力するリセット信号として、順方向トリガ信号を用いることができる。第１〜βｂ段の端子ＮＲＢに入力するリセット信号として、逆方向トリガ信号を用いることができる。

αｆは順シフト動作にて基準点Ｎ１がセットされてから出力パルスが立ち上がるまでの「先行セット期間」に相当し、αｂは逆シフト動作における「先行セット期間」に相当する（βｆは順シフト動作における「後続セット期間」に相当し、βｂは逆シフト動作における「後続セット期間」に相当する）。この先行セット期間が長くなると、キャパシタＣ１によって保持されたＮ１の電位がＴ９ＦやＴ９Ｂのリーク電流等により低下して、Ｔ５のドレインへのクロックパルス入力時にＴ５のゲートが端子ＮＯＵＴからのパルス出力に十分な電位に達しない不都合が生じ得る。そこで、例えば、キャパシタＣ１の容量があまり大きくない場合など、上述の不都合が懸念される場合には、上記実施形態のようにαｆ及びαｂを１に設定して先行セット期間を短くする構成が好適である。

また、順シフト動作と逆シフト動作とにおける画像表示装置１０の動作を対称にする観点からαｆ＝αｂ、βｆ＝βｂとすることが好適である。

Ｍ＝４、βｆ＝βｂ＝２とする上記実施形態では、上述したようにＴ３の制御信号に用いるクロック信号を順シフト動作と逆シフト動作とで共通とすることができた。このようにＴ３の制御を双方向で共通のクロック信号で行う構成は、βｆ＋βｂ＝Ｍのときに実現される。

なお、上記実施形態において、順シフト動作で逆方向トリガ信号ＶＳＴＢをＬレベルに固定すると、順シフト動作では、第１〜βｂ段の逆方向リセット端子ＮＲＢにゲートを接続されるＴ９Ｂはオフ状態に維持され、第（Ｎ−αｂ＋１）〜Ｎ段の逆方向セット端子ＮＳＢにゲートを接続されるＴ１Ｂ，Ｔ７Ｂもオフ状態に維持される。また、逆シフト動作で順方向トリガ信号ＶＳＴＦをＬレベルに固定すると、逆シフト動作では第（Ｎ−βｆ＋１）〜Ｎ段の順方向リセット端子ＮＲＦにゲートを接続されるＴ９Ｆはオフ状態に維持され、第１〜αｆ段の順方向セット端子ＮＳＦにゲートを接続されるＴ１Ｆ，Ｔ７Ｆもオフ状態に維持される。

このように、ドレイン−ソース間に電圧を印加してオフ状態に長時間維持したトランジスタは、Ｖｔｈシフトと呼ばれるトランジスタ特性の変化を生じ得る。具体的にはｎチャネルのトランジスタではしきい値電圧Ｖｔｈが負方向にシフトして低下し、リーク電流を生じやすくなる。Ｖｔｈシフトは特にａ−Ｓｉ薄膜トランジスタ（ＴＦＴ）トランジスタにて問題となる。例えば、Ｖｔｈシフトを起こしたトランジスタは、一旦、オンして電流を流すことによりＶｔｈシフトを解消できることが知られている。

そこで、上記実施形態におけるシフトレジスタ部３２の駆動方法において、トリガ信号生成部３６は、順シフトが複数フレームに亘り反復される場合には、当該反復動作の合間の期間（順シフトの垂直帰線期間）に奇数行駆動用の逆方向トリガ信号ＶＳＴＢ及び偶数行駆動用の逆方向トリガ信号ＶＳＴＢ２をＨレベルに切り替えてＴ１Ｂ，Ｔ７Ｂ，Ｔ９Ｂをオンする。一方、トリガ信号生成部３６は、逆シフトが反復される場合には、当該反復動作の合間の期間（逆シフトの垂直帰線期間）に奇数行駆動用の順方向トリガ信号ＶＳＴＦ及び偶数行駆動用の順方向トリガ信号ＶＳＴＦ２をＨレベルに切り替えてＴ１Ｆ，Ｔ７Ｆ，Ｔ９Ｆをオンする。これにより、ダミー段においてＴ１Ｆ，Ｔ７Ｆ，Ｔ９Ｆ又はＴ１Ｂ，Ｔ７Ｂ，Ｔ９Ｂからの電流のリークによる基準点Ｎ１の電位低下を抑制することができ、シフトレジスタ部３２のシフト動作を安定させることができる。

ここで、図６〜図９に基づいて、順シフト動作時に逆方向トリガ信号ＶＳＴＢ，ＶＳＴＢ２をＨレベルに切り替えるタイミングの例と、逆シフト動作時に順方向トリガ信号ＶＳＴＦ，ＶＳＴＦ２をＨレベルに切り替えるタイミングの例について説明する。

図６及び図７は、それぞれ順シフト動作及び逆シフト動作における各種信号波形の一例を示すタイミング図である。順シフト動作では、ゲート線駆動回路１４Ｒ，１４Ｌそれぞれの後尾段の単位レジスタ回路３８が出力パルスを生じた直後のタイミングで、逆方向トリガ信号ＶＳＴＢ，ＶＳＴＢ２をＨレベルにすることが望ましい。例えば、ゲート線駆動回路１４Ｒにおいて、図６に示す時刻ｔ４〜ｔ５の２Ｈ期間（後続セット期間）に逆方向トリガ信号ＶＳＴＢをＨレベルにすれば、第１，３段のＴ９Ｂ及び第（ｎ＋４）段のＴ１Ｂ，Ｔ７Ｂのソース・ドレイン電位よりもゲート電位の方が一時的に（少なくとも基準点Ｎ１の電位が落ち込むタイミングで）高くなるため、それらのＶｔｈシフトを解消することができる。逆方向トリガ信号ＶＳＴＢをＨレベルにする期間は、時刻ｔ４〜ｔ５の２Ｈ期間全部である必要はなく、少なくとも基準点Ｎ１の電位が落ち込むタイミングを含む期間であればよい。一方、逆シフト動作では、ゲート線駆動回路１４Ｒ，１４Ｌそれぞれの第１段が出力パルスを生じた直後のタイミングで、順方向トリガ信号ＶＳＴＦ，ＶＳＴＦ２をＨレベルにすることが望ましい。例えば、ゲート線駆動回路１４Ｒにおいて、図７に示す時刻ｔ４〜ｔ５の２Ｈ期間（後続セット期間）に順方向トリガ信号ＶＳＴＦをＨレベルにすれば、第１段のＴ１Ｆ，Ｔ７Ｆ及び第（ｎ＋２），（ｎ＋４）段のＴ９Ｆのソース・ドレイン電位よりもゲート電位の方が一時的に（少なくとも基準点Ｎ１の電位が落ち込むタイミングで）高くなるため、それらのＶｔｈシフトを解消することができる。順方向トリガ信号ＶＳＴＦをＨレベルにする期間は、時刻ｔ４〜ｔ５の２Ｈ期間全部である必要はなく、少なくとも基準点Ｎ１の電位が落ち込むタイミングを含む期間であればよい。

図８及び図９は、それぞれ順シフト動作及び逆シフト動作における各種信号波形の他の一例を示すタイミング図である。順シフト動作では、ゲート線駆動回路１４Ｒ，１４Ｌそれぞれの後尾段の単位レジスタ回路３８が出力パルスを生じる直前のタイミングで、逆方向トリガ信号ＶＳＴＢ，ＶＳＴＢ２をＨレベルにしてもよい。例えば、ゲート線駆動回路１４Ｒにおいて、図８に示す時刻ｔ２〜ｔ３の２Ｈ期間（先行セット期間）に逆方向トリガ信号ＶＳＴＢをＨレベルにすれば、第１，３段のＴ９Ｂ及び第（ｎ＋４）段のＴ１Ｂ，Ｔ７Ｂのソース・ドレイン電位よりもゲート電位の方が一時的に（少なくとも基準点Ｎ１の電位が落ち込むタイミングで）高くなるため、それらのＶｔｈシフトを解消することができる。一方、逆シフト動作では、ゲート線駆動回路１４Ｒ，１４Ｌそれぞれの第１段が出力パルスを生じる直前のタイミングで、順方向トリガ信号ＶＳＴＦ，ＶＳＴＦ２をＨレベルにしてもよい。例えば、ゲート線駆動回路１４Ｒにおいて、図９に示す時刻ｔ２〜ｔ３の２Ｈ期間（先行セット期間）に順方向トリガ信号ＶＳＴＦをＨレベルにすれば、第１段のＴ１Ｆ，Ｔ７Ｆ及び第（ｎ＋２），（ｎ＋４）段のＴ９Ｆのソース・ドレイン電位よりもゲート電位の方が一時的に（少なくとも基準点Ｎ１の電位が落ち込むタイミングで）高くなるため、それらのＶｔｈシフトを解消することができる。

また、順シフト動作では、図１０に示すように、逆方向トリガ信号ＶＳＴＢ，ＶＳＴＢ２のＨレベル（ＶＶＳＴＢ，ＶＶＳＴＢ２）をクロック信号Ｖ１〜Ｖ８のＨレベル（ＶＶｎ）より高くしてもよい。一方、逆シフト動作では、図１１に示すように、順方向トリガ信号ＶＳＴＦ，ＶＳＴＦ２のＨレベル（ＶＶＳＴＦ，ＶＶＳＴＦ２）をクロック信号Ｖ１〜Ｖ８のＨレベル（ＶＶｎ）より高くしてもよい。基準点Ｎ１の電位はクロック信号Ｖ１〜Ｖ８の電位と同等以下であるため（Ｎ１電位≦前段出力電位≦クロック信号電位）、これにより、Ｔ１Ｆ，Ｔ７Ｆ，Ｔ９Ｆ又はＴ１Ｂ，Ｔ７Ｂ，Ｔ９ＢのＶｔｈシフトをより確実に解消することができる。

さらに、単位レジスタ回路は、図３に示すものに限られず、順方向セット端子ＮＳＦ及び逆方向セット端子ＮＳＢと、順方向リセット端子ＮＲＦ及び逆方向リセット端子ＮＲＢと、端子ＮＳＦ，ＮＳＢのいずれかにセット信号を入力されると基準点の電位を第１の電位に設定するセット回路と、端子ＮＲＦ，ＮＲＢのいずれかにリセット信号を入力されると基準点の電位を第２の電位に設定するリセット回路と、基準点が第１の電位である状態では、当該単位レジスタ回路に入力されるクロックパルスに同期して出力信号にパルスを出力する出力回路とを備える他の回路構成とすることができる。例えば、上述したＴ３を順シフトと逆シフトとで共通のクロック信号で制御できる条件（βｆ＋βｂ＝Ｍ）を満たさない場合には、Ｔ３のゲートに印加する制御信号を順シフトと逆シフトとで切り替える回路構成を採用することができ、これも単位レジスタ回路の１つの変形例となる。

なお、上記実施形態では、双方向シフトレジスタ３０を構成するトランジスタとしてｎチャネルのトランジスタを用いる例を説明したが、トランジスタはｐチャネルであってもよい。また、トランジスタは、ＴＦＴであってもＭＯＳＦＥＴであってもよく、トランジスタを構成する半導体層は基本的には単結晶シリコン、非晶質シリコン（ａ−Ｓｉ）、多結晶シリコン（ｐｏｌｙ−Ｓｉ）のいずれでもよく、またＩＧＺＯ（インジウムガリウム亜鉛オキサイド）等の酸化物半導体であってもよい。

［実施形態２］
以下、上記実施形態１と同様の構成要素には同一の符号を付して当該構成要素についてすでになされた説明を援用することとし説明の簡略化を図る。

図１２Ａ〜図１２Ｅは、実施形態２に係る双方向シフトレジスタ３０の単位レジスタ回路３８（ゲート線駆動回路１４Ｒ側）の回路図であり、図１２Ａは第１段、図１２Ｂは第３段、図１２Ｃは第ｎ段（図３と同じ）、図１２Ｄは第（ｎ＋２）段、図１２Ｅは第（ｎ＋４）段の単位レジスタ回路３８を表している。図２に示すように、このうち第１，３段は先頭ダミー段、第ｎ段は主要段の後端、第（ｎ＋２），（ｎ＋４）段は後尾ダミー段である。

実施形態２に係る単位レジスタ回路３８は、実施形態１に係る単位レジスタ回路３８と比較して、先頭ダミー段である第１段のＴ１Ｆ，Ｔ７Ｆと、第１，３段のＴ９Ｂと、後尾ダミー段である第（ｎ＋４）段のＴ１Ｂ，Ｔ７Ｂと、後尾ダミー段である第（ｎ＋２），（ｎ＋４）段のＴ９Ｆと、がそれぞれダブルゲート構造になっている点が相違する。

順シフト反復動作において逆方向トリガ信号ＶＳＴＢをＬレベルに固定する場合（図１３参照）、第（ｎ＋４）段のＴ１Ｂに代えてＴ１Ｂ’とＴ１Ｂ”とからなるダブルゲート構造を採用すると、Ｔ１Ｂ’のソースとＴ１Ｂ”のドレインとを接続するノードＮ３Ｂの電位が常時Ｌレベルとなるため、Ｔ１Ｂ”のしきい値電圧が負方向にシフトしたとしても、Ｔ１Ｂ’のしきい値電圧についてはシフトしないとみなすことができる。これにより、Ｔ１Ｂ’及びＴ１Ｂ”を介した電流のリークを抑制することができる。一方、逆シフト反復動作において順方向トリガ信号ＶＳＴＦをＬレベルに固定する場合（図１４参照）、第１段のＴ１Ｆに代えてＴ１Ｆ’とＴ１Ｆ”とからなるダブルゲート構造を採用すると、Ｔ１Ｆ’のソースとＴ１Ｆ”のドレインとを接続するノードＮ３Ｆの電位が常時Ｌレベルとなるため、Ｔ１Ｆ”のしきい値電圧が負方向にシフトしたとしても、Ｔ１Ｆ’のしきい値電圧についてはシフトしないとみなすことができる。これにより、Ｔ１Ｆ’及びＴ１Ｆ”を介した電流のリークを抑制することができる。第１段のＴ７Ｆ、第１，３段のＴ９Ｂ、第（ｎ＋４）段のＴ７Ｂ、及び第（ｎ＋２），（ｎ＋４）段のＴ９Ｆをそれぞれダブルゲート構造にする理由も同様である。

図１５Ａは、図１２Ａ（第１段）に示す構造Ａ１の変形例を示す図である。図１５Ａには、Ｔ１Ｆ’とＴ１Ｆ”とが直列接続された構造が示されている。具体的には、Ｔ１Ｆ’のソースとＴ１Ｆ”のドレインとがノードＮ３Ｆで接続され、Ｔ１Ｆ”のソースに基準点Ｎ１が接続され、Ｔ１Ｆ’のゲート及びドレインに順方向トリガ信号ＶＳＴＦが入力され、Ｔ１Ｆ”のゲートに補助トリガ信号ＶＳＴＦ’が入力されている。補助トリガ信号ＶＳＴＦ’は、順シフトの開始時にＨレベルに立ち上がるだけでなく（順方向トリガ信号ＶＳＴＦと同様）、逆シフト動作時にも所定のタイミング（例えば第１段が出力パルスを生じた直後のタイミング）でＨレベルに立ち上がる。このため、図１２Ａに示すダブルゲート構造Ａ１を図１５Ａに示す構造に置き換えると、逆シフト反復動作において順方向トリガ信号ＶＳＴＦをＬレベルに固定する場合でも、補助トリガ信号ＶＳＴＦ’がＨレベルに立ち上がるタイミングでＴ１Ｆ”のしきい値電圧が正方向にシフトするため、直接接続されたＴ１Ｆ’及びＴ１Ｆ”を介した電流のリークを抑制することができる。

図１５Ｂは、図１２Ａ（第１段）及び図１２Ｂ（第３段）に示す構成Ａ９の変形例を示す図である。図１５Ｂには、Ｔ９Ｂ’とＴ９Ｂ”とが直列接続された構造が示されている。具体的には、Ｔ９Ｂ’のソースとＴ９Ｂ”のドレインとがノードＮ４Ｂで接続され、Ｔ９Ｂ’のドレインに基準点Ｎ１が接続され、Ｔ９Ｂ”のソースに電源ＶＧＰＬが接続され、Ｔ９Ｂ’のゲートに補助トリガ信号ＶＳＴＢ’が入力され、Ｔ９Ｂ”のゲートに逆方向トリガ信号ＶＳＴＢが入力されている。補助トリガ信号ＶＳＴＢ’は、逆シフトの開始時にＨレベルに立ち上がるだけでなく（逆方向トリガ信号ＶＳＴＢと同様）、順方向シフト時にも所定のタイミング（例えば第（ｎ＋４）段が出力パルスを生じた直後のタイミング）でＨレベルに立ち上がる。このため、図１２Ａ及び図１２Ｂに示すダブルゲート構造Ａ９を図１５Ｂに示す構造に置き換えると、順シフト反復動作において逆方向トリガ信号ＶＳＴＢをＬレベルに固定する場合でも、補助トリガ信号ＶＳＴＢ’がＨレベルに立ち上がるタイミングでＴ９Ｂ’のしきい値電圧が正方向にシフトするため、直接接続されたＴ９Ｂ’及びＴ９Ｂ”を介した電流のリークを抑制することができる。

図１５Ｃは、図１２Ｅ（第（ｎ＋４）段）に示す構造Ｂ１の変形例を示す図である。図１５Ｃには、Ｔ１Ｂ’とＴ１Ｂ”とが直列接続された構造が示されている。具体的には、Ｔ１Ｂ’のソースとＴ１Ｂ”のドレインとがノードＮ３Ｂで接続され、Ｔ１Ｂ”のソースに基準点Ｎ１が接続され、Ｔ１Ｂ’のゲート及びドレインに逆方向トリガ信号ＶＳＴＢが入力され、Ｔ１Ｂ”のゲートに補助トリガ信号ＶＳＴＢ’が入力されている。補助トリガ信号ＶＳＴＢ’は、逆シフトの開始時にＨレベルに立ち上がるだけでなく（逆方向トリガ信号ＶＳＴＢと同様）、順方向シフト時にも所定のタイミング（例えば第（ｎ＋４）段が出力パルスを生じた直後のタイミング）でＨレベルに立ち上がる。このため、図１２Ｅに示すダブルゲート構造Ｂ１を図１５Ｃに示す構造に置き換えると、順シフト反復動作において逆方向トリガ信号ＶＳＴＢをＬレベルに固定する場合でも、補助トリガ信号ＶＳＴＢ’がＨレベルに立ち上がるタイミングでＴ１Ｂ”のしきい値電圧が正方向にシフトするため、直接接続されたＴ１Ｂ’及びＴ１Ｂ”を介した電流のリークを抑制することができる。

図１５Ｄは、図１２Ｄ（第（ｎ＋２）段）及び図１２Ｅ（第（ｎ＋４）段）に示す構造Ｂ９の変形例を示す図である。図１５Ｄには、Ｔ９Ｆ’とＴ９Ｆ”とが直列接続された構造が示されている。具体的には、Ｔ９Ｆ’のソースとＴ９Ｆ”のドレインとがノードＮ４Ｆで接続され、Ｔ９Ｆ’のドレインに基準点Ｎ１が接続され、Ｔ９Ｆ”のソースに電源ＶＧＰＬが接続され、Ｔ９Ｆ’のゲートに補助トリガ信号ＶＳＴＦ’が入力され、Ｔ９Ｆ”のゲートに順方向トリガ信号ＶＳＴＦが入力されている。補助トリガ信号ＶＳＴＦ’は、順シフトの開始時にＨレベルに立ち上がるだけでなく（順方向トリガ信号ＶＳＴＦと同様）、逆シフト動作時にも所定のタイミング（例えば第１段が出力パルスを生じた直後のタイミング）でＨレベルに立ち上がる。このため、図１２Ｄ及び図１２Ｅに示すダブルゲート構造Ｂ９を図１５Ｄに示す構造に置き換えると、逆シフト反復動作において順方向トリガ信号ＶＳＴＦをＬレベルに固定する場合でも、補助トリガ信号ＶＳＴＦ’がＨレベルに立ち上がるタイミングでＴ９Ｆ’のしきい値電圧が正方向にシフトするため、直接接続されたＴ９Ｆ’及びＴ９Ｆ”を介した電流のリークを抑制することができる。

図１６Ａは、図１５Ａに示す構造の変形例を示す図である。図１６Ａには、トランジスタＴＮ３Ｆを介してノードＮ３Ｆが電源ＶＧＰＬに接続された構造が示されている。ＴＮ３Ｆは、ドレインをノードＮ３Ｆに接続され、ソースを電源ＶＧＰＬに接続され、ゲートに第５段の出力信号Ｇ５を入力されており、第５段から出力されるパルスに応じてオンしノードＮ３Ｆの電位をＬレベルに引き下げる。このため、図１２Ａに示すダブルゲート構造Ａ１を図１６Ａに示す構造に置き換えると、直接接続されたＴ１Ｆ’及びＴ１Ｆ”を介した電流のリークをより確実に抑制することができる。

図１６Ｂは、図１５Ｂに示す構造の変形例を示す図である。図１６Ｂには、トランジスタＴＮ４Ｂを介してノードＮ４Ｂが電源ＶＧＰＬに接続された構造が示されている。ＴＮ４Ｂは、ドレインをノードＮ４Ｂに接続され、ソースを電源ＶＧＰＬに接続され、ゲートに第５段の出力信号Ｇ５を入力されており、第５段から出力されるパルスに応じてオンしノードＮ４Ｂの電位をＬレベルに引き下げる。このため、図１２Ａ及び図１２Ｂに示すダブルゲート構造Ａ９を図１６Ｂに示す構造に置き換えると、直接接続されたＴ９Ｂ’及びＴ９Ｂ”を介した電流のリークをより確実に抑制することができる。

図１６Ｃは、図１５Ｃに示す構造の変形例を示す図である。図１６Ｃには、トランジスタＴＮ３Ｂを介してノードＮ３Ｂが電源ＶＧＰＬに接続された構造が示されている。ＴＮ３Ｂは、ドレインをノードＮ３Ｂに接続され、ソースを電源ＶＧＰＬに接続され、ゲートに第ｎ段の出力信号Ｇ（ｎ）を入力されており、第ｎ段から出力されるパルスに応じてオンしノードＮ３Ｂの電位をＬレベルに引き下げる。このため、図１２Ｅに示すダブルゲート構造Ｂ１を図１６Ｃに示す構造に置き換えると、直接接続されたＴ１Ｂ’及びＴ１Ｂ”を介した電流のリークをより確実に抑制することができる。

図１６Ｄは、図１５Ｄに示す構造の変形例を示す図である。図１６Ｄには、トランジスタＴＮ４Ｆを介してノードＮ４Ｆが電源ＶＧＰＬに接続された構造が示されている。ＴＮ４Ｆは、ドレインをノードＮ４Ｆに接続され、ソースを電源ＶＧＰＬに接続され、ゲートに第ｎ段の出力信号Ｇ（ｎ）を入力されており、第ｎ段から出力されるパルスに応じてオンしノードＮ４Ｆの電位をＬレベルに引き下げる。このため、図１２Ｄ及び図１２Ｅに示すダブルゲート構造Ｂ９を図１６Ｄに示す構造に置き換えると、直接接続されたＴ９Ｆ’及びＴ９Ｆ”を介した電流のリークをより確実に抑制することができる。

なお、以上のようなダブルゲート構造及びその変形例は、順方向トリガ信号ＶＳＴＦ及び逆方向トリガ信号ＶＳＴＢをＬレベルに固定する場合だけでなく、実施形態１のように（図６〜図１１参照）、順方向トリガ信号ＶＳＴＦ及び逆方向トリガ信号ＶＳＴＢを垂直帰線期間中にＨレベルに切り替える場合にも有効である。また、トランジスタＴＮ３Ｆ，ＴＮ３Ｂ，ＴＮ４Ｆ，ＴＮ４Ｂは、他の段から出力されるパルスまたはクロックパルスなどに応じてオンするスイッチ素子に置き換えることも可能である。また、図１２Ａ（第１段）のＴ７Ｆ及び第１２Ｅ（第（ｎ＋４）段）のＴ７Ｂについても、上記と同様の変形例を適用することができる。

以上、ゲート線駆動回路１４の構成を奇数行のゲート信号線２０を駆動する右側のゲート線駆動回路１４Ｒを例に説明した。偶数行のゲート信号線２０を駆動する左側のゲート線駆動回路１４Ｌの構成も右側と同様である。

なお、実施形態１で述べた構成の各種の変更は本実施形態の双方向シフトレジスタにおいても採用することが可能である。

１０ 画像表示装置、１２ 画素回路、１４，１４Ｌ，１４Ｒ ゲート線駆動回路、１６ データ線駆動回路、１８ 制御回路、２０ ゲート信号線、２２ データ線、３０ 双方向シフトレジスタ、３２ シフトレジスタ部、３４ クロック信号生成部、３６ トリガ信号生成部、３８ 単位レジスタ回路。

Claims (9)

1. Ｎ段（Ｎは６以上の整数）に従属接続された単位レジスタ回路を含み、第ｋ段（ｋは１≦ｋ≦Ｎなる整数）の出力パルスＧ（ｋ）を順方向及び逆方向のいずれかのシフト順序で出力するシフトレジスタ部と、
   Ｍ相（Ｍは３以上の整数）のクロックパルスを、前記シフトレジスタ部の順シフト動作時には前記順方向で順番に、一方、逆シフト動作時には前記逆方向で順番に、それぞれ前記シフトレジスタ部の各段に供給するクロック信号生成部と、
   前記順シフトの開始時及び前記逆シフトの垂直帰線期間に順方向トリガ信号を生成し、前記逆シフトの開始時及び前記順シフトの垂直帰線期間に逆方向トリガ信号を生成するトリガ信号生成部と、
   を有し、
   第ｋ段の前記単位レジスタ回路は、順方向セット端子及び逆方向セット端子と、順方向リセット端子及び逆方向リセット端子と、前記セット端子のいずれかにセット信号を入力されると基準点の電位を第１電位に設定するセット回路と、前記リセット端子のいずれかにリセット信号を入力されると前記基準点の電位を第２電位に設定するリセット回路と、
   前記基準点が前記第１電位である状態では、入力される前記クロックパルスに同期して前記出力パルスＧ（ｋ）を出力する出力回路と、を備え、
   αｆ，αｂ，βｆ及びβｂをαｆ＜βｂ＜Ｍかつαｂ＜βｆ＜Ｍなる自然数として、
   第ｋ段の前記セット回路は、前記順方向セット端子に出力パルスＧ（ｋ−αｆ）（但しｋ＞αｆ）又は前記順方向トリガ信号（但しｋ≦αｆ）を、一方、前記逆方向セット端子に出力パルスＧ（ｋ＋αｂ）（但しｋ≦Ｎ−αｂ）又は前記逆方向トリガ信号（但しｋ＞Ｎ−αｂ）を、それぞれ前記セット信号として入力され、
   第ｋ段の前記リセット回路は、前記順方向リセット端子に出力パルスＧ（ｋ＋βｆ）（但しｋ≦Ｎ−βｆ）又は前記順方向トリガ信号（但しｋ＞Ｎ−βｆ）を、一方、前記逆方向リセット端子に出力パルスＧ（ｋ−βｂ）（但しｋ＞βｂ）又は前記逆方向トリガ信号（但しｋ≦βｂ）をそれぞれ前記リセット信号として入力されること、
   を特徴とする双方向シフトレジスタ。
2. 請求項１に記載の双方向シフトレジスタにおいて、
   前記トリガ信号生成部は、前記順シフト動作時には前記出力パルスＧ（Ｎ）が出力された直後のクロックβｆ相分の期間に前記逆方向トリガ信号を生成し、前記逆シフト動作時には前記出力パルスＧ（１）が出力された直後のクロックβｂ相分の期間に前記順方向トリガ信号を生成すること、
   を特徴とする双方向シフトレジスタ。
3. 請求項１に記載の双方向シフトレジスタにおいて、
   前記トリガ信号生成部は、前記順シフト動作時には前記出力パルスＧ（Ｎ）が出力される直前のクロックαｆ相分の期間に前記逆方向トリガ信号を生成し、前記逆シフト動作時には前記出力パルスＧ（１）が出力される直前のクロックαｂ相分の期間に前記順方向トリガ信号を生成すること、
   を特徴とする双方向シフトレジスタ。
4. 請求項１に記載の双方向シフトレジスタにおいて、
   前記順方向トリガ信号の電位及び前記逆方向トリガ信号の電位は、前記クロックパルスの電位よりも高いこと、
   を特徴とする双方向シフトレジスタ。
5. 請求項１に記載の双方向シフトレジスタにおいて、
   第ｋ段の前記セット回路は、前記順方向セット端子に前記セット信号を入力されるとオンして前記基準点の電位を前記第１電位に設定する第１の順方向スイッチと、前記逆方向セット端子に前記セット信号を入力されるとオンして前記基準点の電位を前記第１電位に設定する第１の逆方向スイッチと、を含み、
   第ｋ段の前記リセット回路は、前記順方向リセット端子に前記リセット信号を入力されるとオンして前記基準点の電位を前記第２電位に設定する第２の順方向スイッチと、前記逆方向リセット端子に前記リセット信号を入力されるとオンして前記基準点の電位を前記第２電位に設定する第２の逆方向スイッチと、を含むこと、
   を特徴とする双方向シフトレジスタ。
6. 請求項５に記載の双方向シフトレジスタにおいて、
   第１段乃至第αｆ段の前記セット回路に含まれる前記第１の順方向スイッチは、前記順方向セット端子にゲート端子を接続されたダブルゲート構造のトランジスタであり、
   第１段乃至第βｂ段の前記リセット回路に含まれる前記第２の逆方向スイッチは、前記逆方向リセット端子にゲート端子を接続されたダブルゲート構造のトランジスタであり、
   第（Ｎ−αｂ＋１）段乃至第Ｎ段の前記セット回路に含まれる前記第１の逆方向スイッチは、前記逆方向セット端子にゲート端子を接続されたダブルゲート構造のトランジスタであり、
   第（Ｎ−βｆ＋１）乃至第Ｎ段の前記リセット回路に含まれる前記第２の順方向スイッチは、前記順方向リセット端子にゲート端子を接続されたダブルゲート構造のトランジスタであること、
   を特徴とする双方向シフトレジスタ。
7. 請求項５に記載の双方向シフトレジスタにおいて、
   前記トリガ信号生成部は、さらに、前記順シフトの開始時及び前記逆シフト動作時の所定タイミングで順方向補助トリガ信号を生成し、前記逆シフトの開始時及び前記順シフト動作時の所定タイミングで逆方向補助トリガ信号を生成し、
   第１段乃至第αｆ段の前記セット回路に含まれる前記第１の順方向スイッチは、前記順方向セット端子にゲート端子及びドレイン端子を接続された第１の順方向セットトランジスタと、前記順方向補助トリガ信号がゲート端子に入力され前記第１の順方向セットトランジスタのソース端子にドレイン端子を接続され前記基準点にソース端子を接続された第２の順方向セットトランジスタと、を備え、
   第１段乃至第βｂ段の前記リセット回路に含まれる前記第２の逆方向スイッチは、前記逆方向補助トリガ信号がゲート端子に入力され前記基準点にドレイン端子を接続された第１の逆方向リセットトランジスタと、前記逆方向リセット端子にゲート端子を接続され前記第１の逆方向リセットトランジスタのソース端子にドレイン端子を接続され前記第２電位の電源にソース端子を接続された第２の逆方向リセットトランジスタと、を備え、
   第（Ｎ−αｂ＋１）段乃至第Ｎ段の前記セット回路に含まれる前記第１の逆方向スイッチは、前記逆方向セット端子にゲート端子及びドレイン端子を接続された第１の逆方向セットトランジスタと、前記逆方向補助トリガ信号がゲート端子に入力され前記第１の逆方向セットトランジスタのソース端子にドレイン端子を接続され前記基準点にソース端子を接続された第２の逆方向セットトランジスタと、を備え、
   第（Ｎ−βｆ＋１）乃至第Ｎ段の前記リセット回路に含まれる前記第２の順方向スイッチは、前記順方向補助トリガ信号がゲート端子に入力され前記基準点にドレイン端子を接続された第１の順方向リセットトランジスタと、前記順方向リセット端子にゲート端子を接続され前記第１の順方向リセットトランジスタのソース端子にドレイン端子を接続され前記第２電位の電源にソース端子を接続された第２の順方向リセットトランジスタと、を備えること、
   を特徴とする双方向シフトレジスタ。
8. 請求項７に記載の双方向シフトレジスタにおいて、
   第１段乃至第αｆ段の前記セット回路に含まれる前記第１の順方向スイッチは、前記第１の順方向セットトランジスタのソース端子と前記第２の順方向セットトランジスタのドレイン端子とが接続されるノードの電位を他段の出力パルスに応じて前記第２電位に設定するスイッチ、をさらに備え、
   第１段乃至第βｂ段の前記リセット回路に含まれる前記第２の逆方向スイッチは、前記第１の逆方向リセットトランジスタのソース端子と前記第２の逆方向リセットトランジスタのドレイン端子とが接続されるノードの電位を他段の出力パルスに応じて前記第２電位に設定するスイッチ、をさらに備え、
   第（Ｎ−αｂ＋１）段乃至第Ｎ段の前記セット回路に含まれる前記第１の逆方向スイッチは、前記第１の逆方向セットトランジスタのソース端子と前記第２の逆方向セットトランジスタのドレイン端子とが接続されるノードの電位を他段の出力パルスに応じて前記第２電位に設定するスイッチ、をさらに備え、
   第（Ｎ−βｆ＋１）乃至第Ｎ段の前記リセット回路に含まれる前記第２の順方向スイッチは、前記第１の順方向リセットトランジスタのソース端子と前記第２の順方向リセットトランジスタのドレイン端子とが接続されるノードの電位を他段の出力パルスに応じて前記第２電位に設定するスイッチ、をさらに備えること、
   を特徴とする双方向シフトレジスタ。
9. 複数の走査線に対応してマトリクス状に配置された複数の画素回路と、
   前記走査線ごとに設けられ、前記画素回路への映像データの書き込みを制御するゲート信号を供給する複数のゲート信号線と、
   請求項１から請求項８のいずれか１つに記載の双方向シフトレジスタを用い、前記複数のゲート信号線それぞれへの前記ゲート信号を、前記シフトレジスタ部の複数段のうち当該ゲート信号線に対応付けられた段から出力される前記出力パルスに基づいて生成するゲート信号線駆動回路と、
   を有することを特徴とする画像表示装置。

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