JP5190722B2 - ブートストラップ回路並びにこれを用いたシフトレジスタ、走査回路及び表示装置 - Google Patents
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Description
前記第3の制御用トランジスタは、後段のシフトレジスタから入力した前記データ信号が前記第2のレベル電圧であるときにオンとなって、前記第1の制御用トランジスタにオン電圧を印加し、後段のシフトレジスタから入力した前記データ信号が前記第1のレベル電圧であるときにオフとなって、前記第1の制御用トランジスタに印加されているオン電圧又はオフ電圧を維持し、前記第1の制御用トランジスタは、オン電圧が印加されているときにオンとなって、前記出力用トランジスタにオフ電圧を印加し、オフ電圧が印加されているときにオフとなって、前記出力用トランジスタに印加されているオン電圧又はオフ電圧を維持する。
図1に示すように、本発明の実施形態を適用する液晶表示装置は、画素部1と、ゲート線駆動回路2と、ソース線駆動回路3を有しており、これらの画素部1,ゲート線駆動回路2及びソース線駆動回路3は、同一のガラス基板上に形成されている。
次に、本発明の実施形態2に係る走査回路の構成を図5に示し、前記走査回路を構成するシフトレジスタの構成を図6に示している。
次に、本発明の実施形態3に係るシフトレジスタの構成を図7に示す。図7に示すシフトレジスタを複数組み合わせて構成される走査回路の構成は、図2と同じであり、そのタイミングチャートは図4と同じである。
次に、本発明の実施形態4に係るシフトレジスタの構成を図8に示す。図8に示す本発明の実施形態4に係るシフトレジスタを複数組み合わせた走査回路の構成は図2と同じであり、そのタイミングチャートは図4と同じである。図8は、図2に示すシフトレジスタSR2を変更した本発明の実施形態4に係る初段のシフトレジスタの構成を示している。前記シフトレジスタに接続される後段のシフトレジスタは、入力される信号が変更されるだけで、回路の構成は図8と同じである。具体的に説明すると、図8に示すシフトレジスタ10では、垂直スタートパルス信号STに代えて、前段のシフトレジスタから出力される出力信号OUT1が入力端子INに入り、クロック信号C1に代えてクロック信号C2、クロック信号C2に代えてクロック信号C1がそれぞれ入る。後段のシフトレジスタは、前段のシフトレジスタから出力される出力信号OUTが入力端子INに入り、1段進む毎にクロック信号が入れ変わりながら入力される。
次に、本発明の実施形態5に係るシフトレジスタの構成を図10に示す。図9は、図10に示す本発明の実施形態5に係るシフトレジスタを複数組み合わせた走査回路の構成を示している。図11は、本発明の実施形態5に係る走査回路を動作させるタイミングチャートである。図10に示す本発明の実施形態5に係るシフトレジスタ12は、図9に示す走査回路のうち初段のシフトレジスタSR1に対応するものである。図9に示す初段のシフトレジスタSR1以外の後段のシフトレジスタSR2,SR3・・・の構成は、図10に示すシフトレジスタ12の構成と同じ構成であり、入出力の信号が相違する。初段のシフトレジスタ12に接続される次段のシフトレジスタSR2では、垂直スタートパルス信号STの代わりに、前段のシフトレジスタSR1から出力される出力信号OUT1が入力端子INに入力し、クロック信号C1の代わりにクロック信号C2、クロック信号C2の代わりにクロック信号C3がそれぞれ入力する。前記シフトレジスタSR2以降のシフトレジスタSR3,SR4・・・は、前段のシフトレジスタから出力される出力信号OUTが入力端子INに入力し、1段進む毎に1つ位相が進んだクロック信号が入力される。
次に、本発明の実施形態6を図14及び図15に基づいて説明する。本発明の実施形態6に係る走査回路は図14に示す回路として構成され、図16に示すタイミングチャートに基づいて動作される。本発明の実施形態6に係る走査回路を構成するシフトレジスタは、図14に示すシフトレジスタSR3を例にとって説明すると、図15に示す回路として構成される。
次に、本発明の実施形態7を図17に基づいて説明する。本発明の実施形態7に係る走査回路は図2に示すように複数のシフトレジスタを組み合わせた構成として構築される。本発明の実施形態7に係る走査回路は、図4のタイミングチャートに基づいて動作される。図17に示す本発明の実施形態7に係るシフトレジスタ10は、図2のうち初段のシフトレジスタSR1に対応する回路構成であり、ノードN3の信号をトランジスタTr6のゲート電極に入力させる回路構成として構築したものである。図17に示す初段のシフトレジスタ10以外の後段のシフトレジスタSR2,SR3・・・は、入力される信号が変更されるだけであり、本発明の実施形態7における後段のシフトレジスタSR2,SR3・・・は図6に示す回路構成として構築される。シフトレジスタSR2では、垂直スタートパルスSTの代わりに、前段のシフトレジスタSR1から出力される出力信号OUT1が入力端子INに入力し、クロック信号C1の代わりにクロック信号C2、クロック信号C2の代わりにクロック信号C1がそれぞれ入力する。前記シフトレジスタSR2以降のシフトレジスタSR3,SR4・・・は、前段のシフトレジスタからの出力信号OUTが入力端子INに入力し、1段進む毎にクロック信号が入れ変わりながら入力される。
次に、本発明の実施形態8を図18に基づいて説明する。本発明の実施形態8に係る走査回路は、図2に示す回路構成であり、図4のタイミングチャートに基づいて動作される。
次に、本発明の実施形態9を図19に基づいて説明する。本発明の実施形態9に係る走査回路は、図14に示す回路構成として構築され、図20に示すタイミングチャートに基づいて動作される。
次に、本発明の実施形態10を図21及び図22に基づいて説明する。本発明の実施形態10に係る走査回路は図21に示すように、複数のシフトレジスタ14を組み合わせて構成され、実施形態5と同様に4本のクロック信号を用いると共に、順方向(Foward)と逆方向(Reverse)の双方向に走査出力信号OUT1,OUT2・・・を出力する構成に構築されている。本発明の実施形態9に係る走査回路を構成するシフトレジスタ14のうち、シフトレジスタSR3(14)を例にとって図22に基づいて説明する。
次に、本発明の実施形態11を図24に基づいて説明する。本発明の実施形態11に係る走査回路は、図21の回路構成として構築され、実施形態10と同様に、順方向(Foward)と逆方向(Reverse)の双方向に走査出力信号を出力する構成になっている。
4 画素トランジスタ
5 画素蓄積容量
6 画素容量
10,11,13,15 2相クロック型シフトレジスタ
12,14 4相クロック型シフトレジスタ
Claims (8)
- ブートストラップ回路を多段に接続し、前段のブートストラップ回路からデータ信号を遅らせて後段のブートストラップ回路に入力するシフトレジスタにおいて、
前記ブートストラップ回路は、データ信号を出力する出力端子に、電源電圧の範囲外のオン電圧がゲートに印加される第1の出力用トランジスタと、前記第1の出力用トランジスタにソース・ドレインが直列に接続されてクロック信号がゲートに印加される第2の出力用トランジスタとの接続点が接続されており、
トランジスタがオンとなるゲート電圧をオン電圧とし、トランジスタがオフとなるゲート電圧をオフ電圧としたとき、前記第1の出力用トランジスタのゲート・ドレイン間の容量を利用して、前記第1の出力用トランジスタのゲートに前記電源電圧の範囲外のオン電圧を印加するものであり、
前記ブートストラップ回路は、
前記クロック信号がゲートに印加される第2の入力用トランジスタと、前記電源電圧の範囲外のオン電圧がゲートに印加される第1の入力用トランジスタとを有し、
前記第2の入力用トランジスタのソース或いはドレイン、或いは前記第1の入力用トランジスタのソース或いはドレインに外部からの電圧レベルの安定した電圧が供給され、
自段の前記第1の出力用トランジスタのゲートに、前記第1及び前記第2の入力用トランジスタがともにオンになったときに、前記外部からの電圧レベルに前記第2の入力用トランジスタのしきい値を加えた電圧を印加するものであり、
前記データ信号は、第1及び第2のレベル電圧の信号からなり、
前記第1の出力用トランジスタは、電源電圧の範囲外のオン電圧が印加されたときに、前記第2のレベル電圧を出力するものであり、
さらに、第1の制御用トランジスタ、第2の制御用トランジスタ及び第3の制御用トランジスタを有し、
前記第2の制御用トランジスタは、前段のブートストラップ回路から入力した前記データ信号が前記第2のレベル電圧であるときにオンとなって、前記第1の制御用トランジスタにオフ電圧を印加し、前段のブートストラップ回路から入力した前記データ信号が前記第1のレベル電圧であるときにオフとなって、前記第1の制御用トランジスタに印加されているオフ電圧又はオン電圧を維持し、
前記第3の制御用トランジスタは、後段のブートストラップ回路から入力した前記データ信号が前記第2のレベル電圧であるときにオンとなって、前記第1の制御用トランジスタにオン電圧を印加し、後段のブートストラップ回路から入力した前記データ信号が前記第1のレベル電圧であるときにオフとなって、前記第1の制御用トランジスタに印加されているオン電圧又はオフ電圧を維持し、
前記第1の制御用トランジスタは、オン電圧が印加されているときにオンとなって、前記第1の出力用トランジスタにオフ電圧を印加し、オフ電圧が印加されているときにオフとなって、前記第1の出力用トランジスタに印加されているオン電圧又はオフ電圧を維持することを特徴とするシフトレジスタ。 - 前記第1の制御用トランジスタは、ソース・ドレインが直列に接続された複数のトランジスタからなり、
さらに、第4の制御用トランジスタを有し、
前記第4の制御用トランジスタは、前記第1の出力用トランジスタと同時にオンすることにより、前記複数のトランジスタ同士の接続点に前記電源電圧の範囲内の電圧を印加することを特徴とする請求項1に記載のシフトレジスタ。 - 前記第1の制御用トランジスタは、ソース・ドレインが直列に接続された複数のトランジスタから成り、
前記複数のトランジスタ同士の接続点が前記データ信号を出力する出力端子に接続されたことを特徴とする請求項1に記載のシフトレジスタ。 - 前記第1の制御用トランジスタに直列にトランジスタを挿入して、これらのトランジスタのゲートに、クロック信号と、前段のブートストラップ回路の出力用トランジスタのゲート電圧がそれぞれ入力するものであることを特徴とする請求項1に記載のシフトレジスタ。
- ブートストラップ回路を多段に接続し、前段のブートストラップ回路からデータ信号を遅らせて後段のブートストラップ回路に入力するシフトレジスタにおいて、
前記ブートストラップ回路は、データ信号を出力する出力端子に、電源電圧の範囲外のオン電圧がゲートに印加される第1の出力用トランジスタと、前記第1の出力用トランジスタにソース・ドレインが直列に接続されてクロック信号がゲートに印加される第2の出力用トランジスタとの接続点が接続されており、
トランジスタがオンとなるゲート電圧をオン電圧とし、トランジスタがオフとなるゲート電圧をオフ電圧としたとき、前記第1の出力用トランジスタのゲート・ドレイン間の容量を利用して、前記第1の出力用トランジスタのゲートに前記電源電圧の範囲外のオン電圧を印加するものであり、
前記ブートストラップ回路は、
前記クロック信号がゲートに印加される第2の入力用トランジスタと、前記電源電圧の範囲外のオン電圧がゲートに印加される第1の入力用トランジスタと、前記第1もしくは第2の入力トランジスタと前記第1の出力トランジスタのゲート電極間に接続された第5の制御トランジスタとを有し、
前記第2の入力用トランジスタのソース或いはドレイン、或いは前記第1の入力用トランジスタのソース或いはドレインに外部からの電圧レベルの安定した電圧が供給され、
自段の前記第1の出力用トランジスタのゲートに、前記第1及び前記第2の入力用トランジスタがともにオンになったときに、前記外部からの電圧レベルに前記第2の入力用トランジスタのしきい値を加えた電圧を印加するものであり、
前記データ信号は、第1及び第2のレベル電圧の信号からなり、
前記第1の出力用トランジスタは、前記電源電圧の範囲外のオン電圧が印加されたときに、前記第2のレベル電圧を出力し、
さらに、第1の制御用トランジスタ、第2の制御用トランジスタ及び第3の制御用トランジスタを有し、
前記第2の制御用トランジスタは、前段のブートストラップ回路から入力した前記データ信号が前記第2のレベル電圧であるときにオンとなって、前記第1の制御用トランジスタにオフ電圧を印加し、前段のブートストラップ回路から入力した前記データ信号が前記第1のレベル電圧であるときにオフとなって、前記第1の制御用トランジスタに印加されているオフ電圧又はオン電圧を維持し、
前記第3の制御用トランジスタは、後段のブートストラップ回路から入力した前記データ信号が前記第2のレベル電圧であるときにオンとなって、前記第1の制御用トランジスタにオン電圧を印加し、後段のブートストラップ回路から入力した前記データ信号が前記第1のレベル電圧であるときにオフとなって、前記第1の制御用トランジスタに印加されているオン電圧又はオフ電圧を維持し、
前記第1の制御用トランジスタは、オン電圧が印加されているときにオンとなって、前記第5の制御トランジスタを介して前記第1の出力用トランジスタにオフ電圧を印加し、オフ電圧が印加されているときにオフとなって、前記第5の制御トランジスタを介して前記第1の出力用トランジスタに印加されているオン電圧又はオフ電圧を維持することを特徴とするシフトレジスタ。 - 前記第1の制御用トランジスタに直列にトランジスタを挿入して、これらのトランジスタのゲートに、クロック信号と、前段のブートストラップ回路の出力用トランジスタのゲート電圧がそれぞれ入力するものであることを特徴とする請求項5に記載のシフトレジスタ。
- ブートストラップ回路を多段に接続し、前段のブートストラップ回路からデータ信号を遅らせて後段のブートストラップ回路に入力するシフトレジスタにおいて、
前記ブートストラップ回路は、データ信号を出力する出力端子に、電源電圧の範囲外のオン電圧がゲートに印加される第1の出力用トランジスタと、前記第1の出力用トランジスタにソース・ドレインが直列に接続された第2の出力用トランジスタとの接続点が接続されており、
トランジスタがオンとなるゲート電圧をオン電圧とし、トランジスタがオフとなるゲート電圧をオフ電圧としたとき、前記第1の出力用トランジスタのゲート・ドレイン間の容量を利用して、前記第1の出力用トランジスタのゲートに前記電源電圧の範囲外のオン電圧を印加するものであり、
前記ブートストラップ回路は、
前段のブートストラップ回路から入力した前記データ信号がゲートに印加される第1の入力用トランジスタを有し、
前記第1の入力用トランジスタのソース或いはドレインに外部からの電圧レベルの安定した電圧が供給され、
自段の前記第1の出力用トランジスタのゲートに、前記第1の入力用トランジスタがオンになったときに、前記外部からの電圧レベルの電圧を印加するものであり、
前記データ信号は、第1及び第2のレベル電圧の信号からなり、
前記第1の出力用トランジスタは、電源電圧の範囲外のオン電圧が印加されたときに、前記第2のレベル電圧を出力するものであり、
さらに、第1の制御用トランジスタ、第2の制御用トランジスタ及び第3の制御用トランジスタを有し、
前記第2の出力用トランジスタのゲートが、前記第2の制御用トランジスタと前記第3の制御用トランジスタとの接続点に接続され、
前記第2の制御用トランジスタは、前段のブートストラップ回路から入力した前記データ信号が前記第2のレベル電圧であるときにオンとなって、前記第1の制御用トランジスタにオフ電圧を印加し、前段のブートストラップ回路から入力した前記データ信号が前記第1のレベル電圧であるときにオフとなって、前記第1の制御用トランジスタに印加されているオフ電圧又はオン電圧を維持し、
前記第3の制御用トランジスタは、後段のブートストラップ回路から入力した前記データ信号が前記第2のレベル電圧であるときにオンとなって、前記第1の制御用トランジスタにオン電圧を印加し、後段のブートストラップ回路から入力した前記データ信号が前記第1のレベル電圧であるときにオフとなって、前記第1の制御用トランジスタに印加されているオン電圧又はオフ電圧を維持し、
前記第1の制御用トランジスタは、オン電圧が印加されているときにオンとなって、前記第1の出力用トランジスタにオフ電圧を印加し、オフ電圧が印加されているときにオフとなって、前記第1の出力用トランジスタに印加されているオン電圧又はオフ電圧を維持することを特徴とするシフトレジスタ。 - ブートストラップ回路を多段に接続し、前段のブートストラップ回路からデータ信号を遅らせて後段のブートストラップ回路に入力するシフトレジスタにおいて、
前記ブートストラップ回路は、データ信号を出力する出力端子に、電源電圧の範囲外のオン電圧がゲートに印加される第1の出力用トランジスタと、前記第1の出力用トランジスタにソース・ドレインが直列に接続されてクロック信号がゲートに印加される第2の出力用トランジスタとの接続点が接続されており、
トランジスタがオンとなるゲート電圧をオン電圧とし、トランジスタがオフとなるゲート電圧をオフ電圧としたとき、前記第1の出力用トランジスタのゲート・ドレイン間の容量を利用して、前記第1の出力用トランジスタのゲートに前記電源電圧の範囲外のオン電圧を印加するものであり、
前記ブートストラップ回路は、
前段のブートストラップ回路から入力した前記データ信号がゲートに印加される第1の入力用トランジスタを有し、
前記第1の入力用トランジスタのソース或いはドレインに外部からの電圧レベルの安定した電圧が供給され、
自段の前記第1の出力用トランジスタのゲートに、前記第1の入力用トランジスタがオンになったときに、前記外部からの電圧レベルの電圧を印加するものであり、
前記データ信号は、第1及び第2のレベル電圧の信号からなり、
前記第1の出力用トランジスタは、電源電圧の範囲外のオン電圧が印加されたときに、前記第2のレベル電圧を出力するものであり、
さらに、第1の制御用トランジスタ、第2の制御用トランジスタ及び第3の制御用トランジスタを有し、
前記第2の制御用トランジスタは、前段のブートストラップ回路から入力した前記データ信号が前記第2のレベル電圧であるときにオンとなって、前記第1の制御用トランジスタにオフ電圧を印加し、前段のブートストラップ回路から入力した前記データ信号が前記第1のレベル電圧であるときにオフとなって、前記第1の制御用トランジスタに印加されているオフ電圧又はオン電圧を維持し、
前記第3の制御用トランジスタは、前記クロック信号が前記第2のレベル電圧であるときにオンとなって、前記第1の制御用トランジスタにオン電圧を印加し、前記クロック信号が前記第1のレベル電圧であるときにオフとなって、前記第1の制御用トランジスタに印加されているオン電圧又はオフ電圧を維持し、
前記第1の制御用トランジスタは、オン電圧が印加されているときにオンとなって、前記第1の出力用トランジスタにオフ電圧を印加し、オフ電圧が印加されているときにオフとなって、前記第1の出力用トランジスタに印加されているオン電圧又はオフ電圧を維持することを特徴とするシフトレジスタ。
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