JP4912000B2 - シフトレジスタ回路およびそれを備える画像表示装置 - Google Patents

シフトレジスタ回路およびそれを備える画像表示装置 Download PDF

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Description

本発明は、シフトレジスタ回路に関するものであり、特に、例えば画像表示装置の走査線駆動回路などに使用される、同一導電型の電界効果トランジスタのみにより構成されるシフトレジスタ回路に関するものである。

液晶表示装置等の画像表示装置(以下「表示装置」)では、複数の画素が行列状に配列された表示パネルの画素行(画素ライン)ごとにゲート線(走査線)が設けられ、表示信号の1水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行なわれる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路(走査線駆動回路)としては、表示信号の1フレーム期間で一巡するシフト動作を行なうシフトレジスタを用いることができる。

ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、N型またはP型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている(例えば非特許文献1)。電界効果トランジスタとしては、MOS(Metal Oxide Semiconductor)トランジスタや薄膜トランジスタ(TFT:Thin Film Transistor)などが用いられる。

また、ゲート線駆動回路としてのシフトレジスタは、1つの画素ラインすなわち1つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続(カスケード接続)して構成される。本明細書では説明の便宜上、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ回路」と称する。

特開2004−246358号公報 特開2001−350438号公報 Soon Young Yoon 他「Highly Stable Integrated Gate Driver Circuit using a-Si TFT with Dual Pull-down Structure」SID 05 DIGEST p.348-351

一般的な単位シフトレジスタ回路は、その出力段に、出力端子とクロック端子との間に接続する出力プルアップトランジスタと、出力端子と基準電圧端子との間に接続する出力プルダウントランジスタとを備えている。そのような単位シフトレジスタ回路では、所定の入力信号に応じて出力プルアップトランジスタがオン、出力プルダウントランジスタがオフにされ、その状態でクロック端子に入力されるクロック信号が出力端子に伝達されることによって、出力信号が出力される。逆に、上記の入力信号が入力されない期間は、出力プルアップトランジスタがオフ、出力プルダウントランジスタがオンにされ、出力端子の電圧レベル(以下、単に「レベル」)はL(Low)レベルに保持される。

ゲート線駆動回路のシフトレジスタを非晶質シリコンTFT(a−Si TFT)で構成した表示装置は、大面積化が容易で且つ生産性が高く、例えばノート型PCの画面や、大画面ディスプレイ装置などに広く採用されている。

その反面、a−Si TFTはゲート電極が継続的(直流的)に正バイアスされた場合に、しきい値電圧が正方向にシフトして駆動能力(電流を流す能力)が小さくなる傾向がある。特にゲート線駆動回路の単位シフトレジスタ回路では、出力プルダウントランジスタのゲートが約1フレーム期間(約16ms)直流的に正バイアスされる動作が連続的に行われるため、次第に出力プルダウントランジスタの駆動能力が低下してしまう。そうなると、ノイズ等に起因して出力端子に不要に電荷が供給されたときそれを出力プルダウントランジスタが放電することができず、ゲート線が誤って活性化されてしまうという誤動作が生じる。

上記の非特許文献1ではその対策として、単位シフトレジスタ回路の出力端子に対して出力プルダウントランジスタを並列に2つ設け、両者をフレーム毎に交互に動作/休止させることによって、一つの出力プルダウントランジスタのゲート電極が継続的にバイアスされないようにしたゲート線駆動回路が提案されている。

しかし、単位シフトレジスタ回路SRが出力プルダウントランジスタを2つ備える場合には、単位シフトレジスタ回路内にそれを駆動する回路(プルダウン駆動回路)も2つ必要になるため、それに伴う消費電力の上昇が懸念される。

本発明は以上の問題を解決するためになされたものであり、消費電力の上昇を抑制しつつ、シフトレジスタ回路の誤動作を防止して動作信頼性を向上させることを目的とする。

本発明に係るシフトレジスタ回路は、クロック端子および出力端子と、前記クロック端子に入力されるクロック信号を前記出力端子に供給する第1トランジスタと、それぞれが前記出力端子を放電する第2および第3トランジスタとを備えるシフトレジスタ回路であって、前記第1、第2および第3トランジスタの制御電極が接続するノードをそれぞれ第1、第2および第3ノードとし、所定の第1制御信号が入力される第1制御端子と前記第2ノードとの間に接続する第4トランジスタと、所定の第2制御信号が入力される第2制御端子と前記第3ノードとの間に接続する第5トランジスタと、前記第1および第2制御信号に基づいて、前記第2および第3トランジスタを交互に駆動する駆動回路をさらに備え、前記第4および第5トランジスタは、その片方の主電極がたすき掛けに互いの制御電極に接続されているものである。

本発明に係るシフトレジスタ回路によれば、駆動回路が第1制御信号および第2制御信号に基づいて第2および第3トランジスタを交互に駆動する際に、第5および第6トランジスタも交互にオン/オフが切り替わり、それによって休止状態になる方の制御電極が所定のレベルに固定される。従って、第2および第3トランジスタのしきい値電圧のシフトを抑制でき、動作の信頼性が向上する。また、第5および第6トランジスタはそれぞれ第1および第2制御端子に接続しているため、オン/オフの切り替えが小電力で行われるので、消費電力の増大が抑制される。

以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。

<実施の形態1>
図1は、本発明の実施の形態1に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置10の全体構成を示している。

液晶表示装置10は、液晶アレイ部20と、ゲート線駆動回路(走査線駆動回路)30と、ソースドライバ40とを備える。後の説明により明らかになるが、本発明の実施の形態に係るシフトレジスタは、ゲート線駆動回路30に搭載される。

液晶アレイ部20は、行列状に配設された複数の画素25を含む。画素の行(以下「画素ライン」とも称する)の各々にはそれぞれゲート線GL1,GL2・・・(総称「ゲート線GL」)が配設され、また、画素の列(以下「画素列」とも称する)の各々にはそれぞれデータ線DL1,DL2・・・(総称「データ線DL」)がそれぞれ設けられる。図1には、第1行の第1列および第2列の画素25、並びにこれに対応するゲート線GL1およびデータ線DL1,DL2が代表的に示されている。

各画素25は、対応するデータ線DLと画素ノードNpとの間に設けられる画素スィッチ素子26と、画素ノードNpおよび共通電極ノードNCの間に並列に接続されるキャパシタ27および液晶表示素子28とを有している。画素ノードNpと共通電極ノードNCとの間の電圧差に応じて、液晶表示素子28中の液晶の配向性が変化し、これに応答して液晶表示素子28の表示輝度が変化する。これにより、データ線DLおよび画素スイッチ素子26を介して画素ノードNpへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードNpと共通電極ノードNCとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。

ゲート線駆動回路30は、所定の走査周期に基づき、ゲート線GLを順に選択して駆動する。画素スイッチ素子26のゲート電極は、それぞれ対応するゲート線GLと接続される。特定のゲート線GLが選択されている間は、それに接続する各画素において、画素スイッチ素子26が導通状態になり画素ノードNpが対応するデータ線DLと接続される。そして、画素ノードNpへ伝達された表示電圧がキャパシタ27によって保持される。一般的に、画素スイッチ素子26は、液晶表示素子28と同一の絶縁体基板(ガラス基板、樹脂基板等)上に形成されるTFTで構成される。

ソースドライバ40は、Nビットのデジタル信号である表示信号SIGによって段階的に設定される表示電圧を、データ線DLへ出力するためのものである。ここでは一例として、表示信号SIGは6ビットの信号であり、表示信号ビットDB0〜DB5から構成されるものとする。6ビットの表示信号SIGに基づくと、各画素において、26=64段階の階調表示が可能となる。さらに、R(Red)、G(Green)およびB(Blue)の3つの画素により1つのカラー表示単位を形成すれば、約26万色のカラー表示が可能となる。

また、図1に示すように、ソースドライバ40は、シフトレジスタ50と、データラッチ回路52,54と、階調電圧生成回路60と、デコード回路70と、アナログアンプ80とから構成されている。

表示信号SIGにおいては、各々の画素25の表示輝度に対応する表示信号ビットDB0〜DB5がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットDB0〜DB5は、液晶アレイ部20中のいずれか1つの画素25における表示輝度を示している。

シフトレジスタ50は、表示信号SIGの設定が切換わる周期に同期したタイミングで、データラッチ回路52に対して、表示信号ビットDB0〜DB5の取込を指示する。データラッチ回路52は、シリアルに生成される表示信号SIGを順に取り込み、1つの画素ライン分の表示信号SIGを保持する。

データラッチ回路54に入力されるラッチ信号LTは、データラッチ回路52に1つの画素ライン分の表示信号SIGが取込まれるタイミングで活性化する。データラッチ回路54はそれに応答して、そのときデータラッチ回路52に保持されている1つの画素ライン分の表示信号SIGを取り込む。

階調電圧生成回路60は、高電圧VDHおよび低電圧VDLの間に直列に接続された63個の分圧抵抗で構成され、64段階の階調電圧V1〜V64をそれぞれ生成する。

デコード回路70は、データラッチ回路54に保持されている表示信号SIGをデコードし、当該デコード結果に基づいて各デコード出力ノードNd1,Nd2・・・(総称「デコード出力ノードNd」)に出力する電圧を、階調電圧V1〜V64のうちから選択して出力する。

その結果、デコード出力ノードNdには、データラッチ回路54に保持された1つの画素ライン分の表示信号SIGに対応した表示電圧(階調電圧V1〜V64のうちの1つ)が同時に(パラレルに)出力される。なお、図1においては、第1列目および第2列目のデータ線DL1,DL2に対応するデコード出力ノードNd1,Nd2が代表的に示されている。

アナログアンプ80は、デコード回路70からデコード出力ノードNd1,Nd2・・・に出力された各表示電圧に対応したアナログ電圧を、それぞれデータ線DL1,DL2・・・に出力する。

ソースドライバ40が、所定の走査周期に基づいて、一連の表示信号SIGに対応する表示電圧を1画素ライン分ずつデータ線DLへ繰返し出力し、ゲート線駆動回路30がその走査周期に同期してゲート線GL1,GL2・・・を順に駆動することにより、液晶アレイ部20に表示信号SIGに基づいた画像の表示が成される。

なお、図1には、ゲート線駆動回路30およびソースドライバ40が液晶アレイ部20と一体的に形成された液晶表示装置10の構成を例示したが、ゲート線駆動回路30およびソースドライバ40については、液晶アレイ部20の外部回路として設けることも可能である。

図2は、ゲート線駆動回路30の構成を示す図である。このゲート線駆動回路30は、縦続接続(カスケード接続)した複数の単位シフトレジスタ回路SR1,SR2,SR3,SR4・・・で構成されるシフトレジスタから成っている。(以下、単位シフトレジスタ回路SR1,SR2・・・を「単位シフトレジスタ回路SR」と総称する)。単位シフトレジスタ回路SRは、1つの画素ラインすなわち1つのゲート線GLごとに1つずつ設けられる。

また図2に示すクロック発生器31は、各々位相が異なる3相のクロック信号CLK1,CLK2,CLK3をゲート線駆動回路30の単位シフトレジスタ回路SRに入力するものである。これらクロック信号CLK1,CLK2,CLK3は、表示装置の走査周期に同期したタイミングで順番に活性化するよう制御されている。

それぞれの単位シフトレジスタ回路SRは、入力端子IN、出力端子OUT、クロック端子CKおよびリセット端子RSTを有している。図2のように、各単位シフトレジスタ回路SRのクロック端子CKおよびリセット端子RSTには、クロック発生器31が出力するクロック信号CLK1,CLK2,CLK3のうちのいずれか供給される。単位シフトレジスタ回路SRの出力端子OUTにはそれぞれゲート線GLが接続する。つまり、出力端子OUTに出力される信号(出力信号)は、ゲート線GLを活性化するための水平(又は垂直)走査パルスとなる。

第1段目(第1ステージ)の単位シフトレジスタ回路SR1の入力端子INには、画像信号の各フレーム期間の先頭に対応するスタートパルスが入力される。第2段以降の単位シフトレジスタ回路SRの入力端子INにはその前段の出力信号が入力される。即ち、第2段以降の単位シフトレジスタ回路SRの入力端子INは、自身の前段の単位シフトレジスタ回路SRの出力端子OUTに接続されている。

この構成のゲート線駆動回路30においては、各単位シフトレジスタ回路SRは、クロック信号CLK1,CLK2,CLK3に同期して、前段から入力される入力信号(前段の出力信号)をシフトさせながら、対応するゲート線GL並びに自身の次段の単位シフトレジスタ回路SRへと伝達する(単位シフトレジスタ回路SRの動作の詳細は後述する)。その結果、一連の単位シフトレジスタ回路SRは、所定の走査周期に基づいたタイミングでゲート線GLを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。

ここで、本発明の説明を容易にするために、従来の単位シフトレジスタについて説明する。図3は、従来の単位シフトレジスタ回路SRの構成を示す回路図である。なおゲート線駆動回路30においては、縦続接続された各単位シフトレジスタ回路SRの構成は実質的にどれも同じであるので、以下では1つの単位シフトレジスタ回路SRの構成についてのみ代表的に説明する。また、この単位シフトレジスタ回路SRを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、本実施の形態においては全てN型TFTであるものとする。

図3の如く、従来の単位シフトレジスタ回路SRは、既に図2で示した入力端子IN、出力端子OUT、クロック端子CKおよびリセット端子RSTの他に、低電位側電源電位VSSが供給される第1電源端子S1、共に高電位側電源電位VDDが供給される第2電源端子S2および第3電源端子S3を有している。ここでは第2電源端子S2および第3電源端子S3に、共に同じ電位(VDD)が供給される例を示すが、それぞれトランジスタQ1およびトランジスタQ2を駆動するために充分な電位が供給されていればよく、互いに異なる電位が供給されていてもよい。以下の説明では、低電位側電源電位VSSが回路の基準電位(=0V)とするが、実使用では画素に書込まれるデータの電圧を基準にして基準電位が設定され、例えば高電位側電源電位VDDは17V、低電位側電源電位VSSは−12Vなどと設定される。

単位シフトレジスタ回路SRの出力段は、出力端子OUTとクロック端子CKとの間に接続するトランジスタQ1と、出力端子OUTと第1電源端子S1との間に接続するトランジスタQ2とにより構成されている。即ち、トランジスタQ1は、クロック端子CKに入力されるクロック信号を出力端子OUTに供給する出力プルアップトランジスタであり、トランジスタQ2は、第1電源端子S1の電位を出力端子OUTに供給する出力プルダウントランジスタである。以下、単位シフトレジスタ回路SRの出力段を構成するトランジスタQ1のゲート(制御電極)が接続するノードをノードN1(第1ノード)、トランジスタQ2のゲートノードをノードN2(第2ノード)と定義する。

トランジスタQ1のゲート・ソース間(即ち出力端子OUTとノードN1との間)には容量素子Cが設けられている。またノードN1と第2電源端子S2との間にはトランジスタQ3が接続しており、そのゲートは入力端子INに接続している。ノードN1と第1電源端子S1との間には、トランジスタQ4並びにトランジスタQ5が接続する。トランジスタQ4のゲートはリセット端子RSTに接続し、トランジスタQ5のゲートはノードN2に接続する。

ノードN2と第3電源端子S3との間には、ダイオード接続されたトランジスタQ6が接続し、ノードN2と第1電源端子S1との間にはトランジスタQ7が接続する。トランジスタQ7のゲートはノードN1に接続する。トランジスタQ7は、トランジスタQ6よりも駆動能力(電流を流す能力)が十分大きく設定されている。即ち、トランジスタQ7のオン抵抗はトランジスタQ6のオン抵抗よりも小さい。よってトランジスタQ7のゲート電位が上昇するとノードN2の電位は下降し、反対にトランジスタQ7のゲート電位が下降するとノードN2の電位は上昇する。即ちトランジスタQ6およびトランジスタQ7は、ノードN1を入力端としノードN2を出力端とするインバータを構成している。当該インバータは、トランジスタQ6およびトランジスタQ7のオン抵抗値の比によってその動作が規定されるものであり、「レシオ型インバータ」と呼ばれる。また当該インバータは、出力端子OUTをプルダウンさせるためにトランジスタQ2を駆動する「プルダウン駆動回路」として機能している。

図3の単位シフトレジスタ回路SRの具体的な動作を説明する。ゲート線駆動回路30を構成する各単位シフトレジスタ回路SRの動作は実質的にどれも同じであるので、ここでは第n段目の単位シフトレジスタ回路SRnの動作を代表的に説明する。

簡単のため、当該単位シフトレジスタ回路SRnのクロック端子CKにクロック信号CLK1が入力され、リセット端子RSTにクロック信号CLK3が入力されるものとして説明を行う(例えば図2における、単位シフトレジスタ回路SR1,SR4などがこれに該当する)。また、当該単位シフトレジスタ回路SRnの出力信号をGn、その前段(第n−1段)の単位シフトレジスタ回路SRの出力信号をGn-1と定義する。また単位シフトレジスタ回路SRを構成する各トランジスタのしきい値電圧は全て等しいものと仮定し、その値をVthとする。

まず初期状態として、ノードN1がL(Low)レベル(VSS)、ノードN2がH(High)レベル(VDD−Vth)であるとする(以下、この状態を「リセット状態」と称す)。また、クロック端子CK(クロック信号CLK1)、リセット端子RST(クロック信号CLK3)、入力端子IN(前段の出力信号Gn-1)は何れもLレベルであるとする。このリセット状態では、トランジスタQ1がオフ(遮断状態)、トランジスタQ2がオン(導通状態)であるので、出力端子OUT(出力信号Gn)は、クロック端子CK(クロック信号CLK1)のレベルに関係なくLレベルに保たれる。即ち、この単位シフトレジスタ回路SRnが接続するゲート線GLnは非選択状態にある。

その状態から、前段の単位シフトレジスタ回路SRn-1の出力信号Gn-1がHレベルになると、それが当該単位シフトレジスタ回路SRnの入力端子INに入力されトランジスタQ3がオンになる。このときノードN2はLレベルなのでトランジスタQ5もオンしているが、トランジスタQ3はトランジスタQ5よりも駆動能力が十分大きく設定されており、トランジスタQ3のオン抵抗はトランジスタQ5のオン抵抗に比べ十分低いため、ノードN1のレベルは上昇する。

それによりトランジスタQ7が導通し始めノードN2のレベルは下降する。そうなるとトランジスタQ5の抵抗が高くなり、ノードN1のレベルが急速に上昇してトランジスタQ7を充分にオンにする。その結果ノードN2はLレベル(VSS)になり、トランジスタQ5がオフになってノードN1がHレベル(VDD−Vth)になる。このようにノードN1がHレベル、ノードN2がLレベルの状態(以下、この状態を「セット状態」称す)では、トランジスタQ1がオン、トランジスタQ2がオフになる。その後、前段の出力信号Gn-1はLレベルに戻り、トランジスタQ3はオフするが、ノードN1はフローティング状態になるのでこのセット状態は維持される。

セット状態では、トランジスタQ1がオン、トランジスタQ2がオフであるため、次いでクロック端子CKのクロック信号CLK1がHレベルになると、出力端子OUTのレベルが上昇する。このとき容量素子CおよびトランジスタQ1のゲート・チャネル間容量を介した結合により、ノードN1のレベルは特定の電圧だけ昇圧される(このためノードN1は「昇圧ノード」と称されることもある)。従って出力端子OUTのレベルが上昇してもトランジスタQ1のゲート・ソース間電圧はしきい値電圧(Vth)よりも大きく保たれ、当該トランジスタQ1は低インピーダンスに維持されるので、出力信号Gnのレベルはクロック端子CKのレベルに追随して素早く変化する。特に、トランジスタQ1のゲート・ソース間電圧が充分大きい場合にはトランジスタQ1は非飽和領域での動作(非飽和動作)を行うので、しきい値電圧分の損失はなく出力端子OUTはクロック信号CLK1と同レベルにまで上昇する。よって、クロック信号CLK1がHレベルの期間だけ、出力信号GnがHレベルになり、ゲート線GLnを活性化して選択状態にする。そして、クロック信号CLK1がLレベルに戻ると、それに追随して出力信号Gnも素早くLレベルになり、ゲート線GLnは放電され非選択状態に戻る。

その後、リセット端子RSTのクロック信号CLK3がHレベルになると、トランジスタQ4がオンになるためノードN1がLレベルになり、それに伴ってトランジスタQ7がオフになるためノードN2はHレベルになる。即ち、トランジスタQ1がオフ、トランジスタQ2がオンのリセット状態に戻る(このためノードN2は「リセットノード」と称されることもある)。

以上の動作をまとめると、単位シフトレジスタ回路SRは、入力端子INに信号(スタートパルスまたは前段の出力信号Gn-1)が入力されない間はリセット状態にあり、トランジスタQ1がオフ、トランジスタQ2がオンに保たれるため、出力端子OUT(ゲート線GLn)は低インピーダンスのLレベル(VSS)に維持される。そして入力端子INに信号が入力されると、単位シフトレジスタ回路SRはセット状態に切り替わる。セット状態ではトランジスタQ1がオン、トランジスタQ2がオフであるため、クロック端子CKの信号(クロック信号CLK1)がHレベルになる期間、出力端子OUT(出力信号Gn)がHレベルになる。そしてその後、リセット端子RSTに信号(クロック信号CLK3)が入力されると、元のリセット状態に戻る。

このように動作する複数の単位シフトレジスタ回路SRを図2のように縦続接続し、ゲート線駆動回路30を構成すると、第1段目の単位シフトレジスタ回路SR1の入力端子INに入力された入力信号(スタートパルス)は、図4に示すタイミング図のように、クロック信号CLK1,CLK2,CLK3に同期したタイミングでシフトされながら、単位シフトレジスタ回路SR2,SR3・・・と順番に伝達される。それによって、ゲート線駆動回路30は、所定の走査周期でゲート線GL1,GL2,GL3・・・を順に駆動することができる。

上の例では、複数の単位シフトレジスタ回路SRが3相クロックに基づいて動作する例を示したが、2相クロック信号を使用して動作させることも可能である。図5はその場合におけるゲート線駆動回路30の構成を示す図である。

この場合も、ゲート線駆動回路30は、縦続接続した複数の単位シフトレジスタ回路SRにより構成される。即ち、各単位シフトレジスタ回路SRの入力端子INには、その前段の単位シフトレジスタ回路SRの出力端子OUTが接続する。但し、第1段目の単位シフトレジスタ回路SR1の入力端子INには、スタートパルスが入力信号として入力される。

この場合におけるクロック発生器31は、互いに逆相の2相クロックであるクロック信号CLK,/CLKを出力するものである。それぞれの単位シフトレジスタ回路SRのクロック端子CKには、前後に隣接する単位シフトレジスタ回路SRに互いに逆相のクロック信号が入力されるよう、そのクロック信号CLK,/CLKの片方が入力される。また図5に示すように、各単位シフトレジスタ回路SRのリセット端子RSTには、その後段(この例では次段)の単位シフトレジスタ回路SRの出力端子OUTが接続される。

図5のように構成されたゲート線駆動回路30における単位シフトレジスタ回路SRの動作を説明する。ここでも、第n段目の単位シフトレジスタ回路SRnの動作を代表的に説明する。簡単のため、当該単位シフトレジスタ回路SRnのクロック端子CKにクロック信号CLKが入力されるものとして説明を行う(例えば、図5における単位シフトレジスタ回路SR1,SR3などがこれに該当する)。また、当該単位シフトレジスタ回路SRnの出力信号をGn、その前段(第n−1段目)の単位シフトレジスタ回路SRn-1および次段(第n+1段目)の単位シフトレジスタ回路SRn+1の出力信号をそれぞれGn-1およびGn+1と定義する。

まず初期状態として、ノードN1がLレベル(VSS)、ノードN2がHレベル(VDD−Vth)のリセット状態を仮定する。また、クロック端子CK(クロック信号CLK)、リセット端子RST(次段の出力信号Gn+1)、入力端子IN(前段の出力信号Gn-1)は何れもLレベルであるとする。

その状態から、前段の出力信号Gn-1がHレベルになると、それが当該単位シフトレジスタ回路SRnの入力端子INに入力されトランジスタQ3がオンになり、ノードN1のレベルは上昇する。それによりトランジスタQ7が導通し始め、ノードN2のレベルは下降する。そうなるとトランジスタQ5の抵抗が高くなり、ノードN1のレベルが急速に上昇してトランジスタQ7を充分にオンにする。その結果ノードN2はLレベル(VSS)になり、トランジスタQ5がオフになってノードN1がHレベル(VDD−Vth)になる。その結果、トランジスタQ1がオン、トランジスタQ2がオフとなるセット状態になる。

そして、クロック信号CLKがHレベルになり出力端子OUTのレベルが上昇すると、容量素子CおよびトランジスタQ1のゲート・チャネル間容量による結合によりノードN1のレベルは特定の電圧だけ昇圧される。従って、出力信号Gnのレベルはクロック端子CKのレベルに追随して変化し、クロック信号CLKがHレベルである間は出力信号GnもHレベルになってゲート線GLnが活性化される(選択状態になる)。その後、クロック信号CLKがLレベルに戻ると出力信号GnもLレベルに戻り、ゲート線GLnは非選択状態に戻る。

出力信号Gnが単位シフトレジスタ回路SRn+1に伝達された後、次段の出力信号Gn+1がHレベルになると、それがリセット端子RSTに入力されてトランジスタQ4がオンになりノードN1がLレベルになる。それに伴ってトランジスタQ7がオフになるのでノードN2はHレベルになる。即ち、当該単位シフトレジスタ回路SRnはリセット状態に戻り、トランジスタQ1がオフ、トランジスタQ2がオンになる。

このように、ゲート線駆動回路30が図5のように構成されている場合においても、それぞれの単位シフトレジスタ回路SRの動作は、リセット端子RSTに入力される信号が前段の出力信号Gn-1であることを除けば図2のように構成した場合とほぼ同じである。

以上の動作を、図5のように縦続接続された単位シフトレジスタ回路SR1,SR2,・・・が順に行う。それによって、第1段目の単位シフトレジスタ回路SR1の入力端子INに入力された入力信号(スタートパルス)が、クロック信号CLK,/CLKに同期してシフトされながら、単位シフトレジスタ回路SR2,SR3,・・・と順番に伝達される。その結果、ゲート線駆動回路30は図6に示すタイミング図の如く、クロック信号CLK,/CLKに同期して、ゲート線GL1,GL2,GL3,・・・を順に駆動することができる。

但し、図5の構成では、各単位シフトレジスタ回路SRは、リセット端子RSTに次段の単位シフトレジスタ回路SRの出力信号Gn+1が入力されるので、次段の単位シフトレジスタ回路SRが少なくとも一度動作した後でなければリセット状態(すなわち上記の初期状態)にならない。各単位シフトレジスタ回路SRは、リセット状態を経なければ図6に示したような通常動作を行うことができない。従って図5の構成の場合には、通常動作に先立って、ダミーの入力信号を単位シフトレジスタ回路SRの第1段目から最終段まで伝達させるダミー動作を行わせる必要がある。あるいは、各単位シフトレジスタ回路SRのノードN2と第3電源端子S3(高電位側電源)との間にリセット用のトランジスタを別途設け、通常動作の前に強制的にノードN2を充電するリセット動作を行なってもよい。但し、その場合はリセット用の信号ラインが別途必要になる。

ここで、先に述べた従来の単位シフトレジスタ回路SRにおける誤動作の問題を詳細に説明する。以下では、単位シフトレジスタ回路SRを構成する各トランジスタはa−Si TFTであるとする。

図6の最下段に、図5のゲート線駆動回路30における単位シフトレジスタ回路SR1のノードN2の電圧波形を示す。上記のように、入力端子INの信号(スタートパルスあるいは前段の出力信号Gn-1)がHレベルに成ると、ノードN2はLレベルに遷移するが、すぐにリセット端子RSTの信号(次段の出力信号Gn+1)によってHレベルに戻され、その後約1フレーム期間(約16ms)Hレベルに維持される(図示は省略するが、この振る舞いは図2のケースでも同様である)。つまりトランジスタQ2およびトランジスタQ5のゲートは約1フレーム期間継続的(直流的)に正バイアスされ、それが各フレームで繰り返し行われる。よって単位シフトレジスタ回路SRがa−Si TFTにより構成されている場合には、トランジスタQ2,Q5はしきい値電圧が正方向にシフトして駆動能力が低下する問題が生じる。

リセット状態におけるトランジスタQ5の駆動能力が低下すると、例えばトランジスタQ1のゲートとソース/ドレイン間のオーバラップ容量に起因してノードN1に生じたノイズ等による電荷を素早く放電することができず、ノードN1のレベルが上昇する恐れがある。そうなるとオフ状態にあるトランジスタQ1の抵抗値が下がり、クロック信号CLKがHレベルになったときに不要に出力端子OUTに電荷が供給されるようになる。さらにこのときトランジスタQ2の駆動能力が低下していると、ノイズにより生じた出力端子OUTの電荷を素早く放電できず、出力端子OUTのレベルが上昇してしまう。つまり、非選択状態にあるべきゲート線が選択状態になってしまうという誤動作が生じ、液晶表示装置10の表示不具合が発生する。

先に述べたように、非特許文献1では単位シフトレジスタ回路に出力プルダウントランジスタを2つの設け、その両者をフレーム毎に交互に動作/休止させることによって、一つの出力プルダウントランジスタのゲート電極が継続的にバイアスされないようにており、それによりこの不具合を回避することが可能である。しかし、単位シフトレジスタ回路内にそれを駆動する回路(プルダウン駆動回路)も2つ必要になるため、それに伴う消費電力の上昇が懸念される。以下、消費電力の上昇を抑制しつつ、上記の不具合を解決可能であることを特徴とする、本発明に係るシフトレジスタ回路について説明する。

図7は、実施の形態1に係る単位シフトレジスタ回路SRの構成を示す回路図である。同図のように、当該単位シフトレジスタ回路SRの出力段は、出力端子OUTとクロック端子CKとの間に接続するトランジスタQ1と、共に出力端子OUTと第1電源端子S1との間に接続するトランジスタQ2A,Q2Bとにより構成されている。即ち、トランジスタQ1は、クロック端子CKに入力されるクロック信号を出力端子OUTに供給する第1トランジスタであり、トランジスタQ2A,Q2Bは、それぞれが第1電源端子S1の電位を出力端子OUTに供給する第2および第3トランジスタである。ここで図7に示すように、トランジスタQ1のゲート(制御電極)が接続するノードをノードN1、トランジスタQ2Aのゲートが接続するノードをノードN2A、トランジスタQ2Bのゲートが接続するノードをノードN2Bと定義する。

トランジスタQ1のゲートとソースとの間すなわちノードN1と出力端子OUTとの間には容量素子Cが設けられている。ノードN1と第2電源端子S2との間には、ゲートが入力端子INに接続するトランジスタQ3が接続しており、ノードN1と第1電源端子S1との間には、ゲートがリセット端子RSTに接続したトランジスタQ4、ゲートがノードN2Aに接続したトランジスタQ5A、並びに、ゲートがノードN2Bに接続したトランジスタQ5Bが接続している。

本実施の形態に係る単位シフトレジスタ回路SRは、所定の第1制御信号VFRが入力される第1制御端子CTAおよび、第2制御信号/VFRが入力される第2制御端子CTBを有している。第1制御信号VFRと第2制御信号/VFRとは互いに相補の信号であり、ゲート線駆動回路30を駆動するための駆動制御装置(不図示)により生成される。この第1制御信号VFRおよび第2制御信号/VFRは、表示画像のフレーム間のブランキング期間にレベルが切り替わる(交番する)よう制御されることが望ましく、例えば、表示画像の1フレーム毎にレベルが切り替わるよう制御される。

第1制御端子CTAとノードN2Aの間にはトランジスタQ8Aが接続し、第2制御端子CTBとノードN2Bとの間にはトランジスタQ8Bが接続する。トランジスタQ8AのゲートはトランジスタQ8Bのドレイン(ノードN2B)に接続し、トランジスタQ8BのゲートはトランジスタQ8Aのドレイン(ノードN2A)に接続する。即ち、トランジスタQ8AおよびトランジスタQ8Bは、その片方の主電極(ここではドレイン)がたすき掛けに互いの制御電極(ゲート)に接続されており、いわゆるフリップフロップ回路を構成している。

トランジスタQ6Aはダイオード接続しており、ノードN2Aと第1制御端子CTAとの間に接続している。トランジスタQ7Aは、ノードN2Aと第1電源端子S1との間に接続し、ゲートがノードN1に接続している。これらトランジスタQ6A,Q7Aは、ノードN1を入力端、ノードN2Aを出力端とするレシオ型インバータを構成しているが、通常のインバータと異なり、その電源としては第1制御信号VFRが供給されている。

またトランジスタQ6Bはダイオード接続しており、ノードN2Bと第2制御端子CTBとの間に接続している。トランジスタQ7Bは、ノードN2Bと第1電源端子S1との間に接続し、ゲートがノードN1に接続している。これらトランジスタQ6B,Q7Bは、ノードN1を入力端、ノードN2Bを出力端とするレシオ型インバータを構成しているが、通常のインバータと異なり、その電源として第2制御信号/VFRが供給されている。以下、トランジスタQ6A,Q7Aより成るインバータを「第1インバータ」と称し、トランジスタQ6B,Q7Bより成るインバータを「第2インバータ」と称する。

図8は実施の形態1に係る単位シフトレジスタ回路SRの動作を示すタイミング図である。以下、図8を参照して、図7に示した本実施の形態に係る単位シフトレジスタ回路SRの動作の説明を行う。図7の単位シフトレジスタ回路SRも、上に示した図2および図5のどちらの構成のゲート線駆動回路30にも適用可能であるが、ここでは図5のように縦続接続してゲート線駆動回路30を構成している場合の動作を示す。なお、第1制御信号VFRおよび第2制御信号/VFRは、縦続接続した全ての単位シフトレジスタ回路SRに入力される。

ここでも第n段目の単位シフトレジスタ回路SRnの動作を代表的に説明し、当該単位シフトレジスタ回路SRnのクロック端子CKにクロック信号CLKが入力されるものとして説明を行う。また当該単位シフトレジスタ回路SRnの出力信号をGn、その前段(第n−1段目)の単位シフトレジスタ回路SRn-1および次段(第n+1段目)の単位シフトレジスタ回路SRn+1の出力信号をそれぞれGn-1およびGn+1とする。

また説明の簡単のため、クロック信号CLK,/CLKのHレベルおよび第1制御信号VFRおよび第2制御信号/VFRのHレベルは、全て高電位側電源電位VDDに等しいものとする。また、第1制御信号VFRおよび第2制御信号/VFRは、表示画像の1フレーム毎にレベルが切り替わるよう制御されているものとする。さらに、単位シフトレジスタ回路SRを構成する各トランジスタのしきい値電圧は全て等しいものと仮定し、その値をVthとする。

図8のように、フレーム期間とフレーム期間との間のブランキング期間(図示は省略)の時刻t1で、第1制御信号VFRがHレベル、第2制御信号/VFRがLレベルになる。第1制御信号VFRは単位シフトレジスタ回路SRnの第1制御端子CTAに入力されているので、トランジスタQ6Aのドレインおよびゲートの電位がVSSからVDDへ変化し、当該トランジスタQ6Aがオンになる。即ち、トランジスタQ6A,Q7Aより成る第1インバータに電源が供給され、当該第1インバータが活性化される。この時点ではトランジスタQ5Bがオンしており、ノードN1がLレベルの状態(即ちゲート線GLnの非選択状態)であるので、トランジスタQ7AはオフしておりノードN2Aのレベルが上昇する。

他方、第2制御信号/VFRは第2制御端子CTBに入力されているので、トランジスタQ6Bのドレインおよびゲートの電位はVDDからVSSへ変化する。即ち、トランジスタQ6B,Q7Bより成る第2インバータには電源が供給されない。トランジスタQ6Bは第2制御端子CTBからノードN2Bへの方向を順方向とするダイオードとして機能するため、ノードN2Bの電荷はトランジスタQ6を通しては放電されない。しかし上記のようにノードN2Aのレベルが上昇しており、且つトランジスタQ8Bのソース(第2制御端子CTB)がVSSになっているので、トランジスタQ8BがオンしてノードN2BをLレベル(VSS)にする。応じてトランジスタQ8Aがオフとなり、ノードN2AはHレベル(VDD−Vth)となる。即ち、時刻t1の後は、トランジスタQ8A,Q8Bより成るフリップフロップ回路における電位分布は図9(a)のようになる。

このように第1制御信号VFRがHレベル、第2制御信号/VFRがLレベルである期間は、第2インバータが活性化しないため、ノードN2BがLレベルに固定される。よってその間のトランジスタQ2BおよびトランジスタQ5Bは、ゲートがバイアスされず休止状態になる。つまりその期間、この単位シフトレジスタ回路SRにおいて、トランジスタQ1,Q2A,Q3,Q4,Q5A,Q6A,Q7Aの組み合わせにより、図3に示した単位シフトレジスタ回路SRと等価な回路が構成され、それと同様の動作が可能である。

即ち、時刻t2で前段の出力信号Gn-1がHレベルになると、それが入力端子INに入力されてトランジスタQ3がオンする。このときトランジスタQ5Aもオンしているが、トランジスタQ3のオン抵抗はトランジスタQ5Aのオン抵抗に比べ十分低く設定されており、ノードN1はHレベル(VDD−Vth)となり、トランジスタQ1がオンになる。

トランジスタQ6A,Q7Aより成る第1インバータはノードN1を入力端、ノードN2Aを出力端としているため、ノードN1がHレベルになるとノードN2AはLレベルになる。応じて、トランジスタQ2A,Q5Aがオフになる。ここで、当該第1インバータはレシオ型インバータであるので、Lレベル出力の電位はトランジスタQ6A,Q7Aのオン抵抗の比で決まる値となる。即ち、ノードN2AをLレベルにする間は、トランジスタQ6A,Q7Aの両方がオンするため、トランジスタQ6A,Q7Aを通して第1制御端子CTAから第1電源端子S1へ貫通電流が流れ、一定の電力が消費されることとなる。

その後、前段の出力信号Gn-1がLレベルに戻るとトランジスタQ3はオフするが、ノードN1はフローティング状態になるのでノードN1のHレベルは維持される。そして時刻t3でクロック信号CLKがHレベルになると、トランジスタQ1がオンしているため当該クロック信号CLKのHレベルが出力端子OUTに供給され、出力信号GnがHレベルになる。このとき、容量素子CおよびトランジスタQ1のゲート・チャネル間容量を介した結合により、出力信号Gnのレベル上昇に応じてノードN1のレベルが特定の電圧だけ昇圧される。従ってトランジスタQ1のソース・ゲート間電圧は高く保たれ、当該トランジスタQ1が低インピーダンスに維持されるので、出力信号Gnのレベルはクロック信号CLKのレベルに素早く追随する。従って、その後クロック信号CLKがLレベルに戻ると、出力信号Gnも素早くLレベルに戻る。

そして時刻t4で次段のシフトレジスタの出力信号Gn+1がHレベルになると、それがリセット端子RSTに入力され、トランジスタQ4がオンとなる。この結果ノードN1がLレベルになり、トランジスタQ7Aがオフし、ノードN2AがH(VDD−Vth)の状態に戻る。その後、次のブランキング期間の時刻t5で第1制御信号VFRおよび第2制御信号/VFRのレベルが反転するまでは、この状態が維持される。

そして、時刻t5で第1制御信号VFRがLレベル、第2制御信号/VFRがHレベルになると、それまでとは逆に、トランジスタQ6B,Q7Bより成る第2インバータが活性化され、ノードN2BがHレベルになる。応じてトランジスタQ8Aがオンになり、且つトランジスタQ6Aのドレイン(第1制御端子CTA)の電位がVSSであり第1インバータが活性化しないため、ノードN2AはLレベル(VSS)になる。

即ち、時刻t5の後の第1制御信号VFRがLレベル、第2制御信号/VFRがHレベルである期間では、トランジスタQ8A,Q8Bより成るフリップフロップ回路における電位分布は図9(b)のようになる。よってその期間、トランジスタQ2A,Q5Aのゲートはバイアスされず、当該トランジスタQ2A,Q5Aが休止状態になる。また、第1インバータも電源が供給されないため動作しないので、当該単位シフトレジスタ回路SRにおいて、トランジスタQ1,Q2B,Q3,Q4,Q5B,Q6B,Q7Bの組み合わせによって、図3に示した単位シフトレジスタ回路SRと等価な回路が構成され、それによって上記の時刻t1〜t5と同様の動作が行われる。

このように、図7の単位シフトレジスタ回路SRは、図3に示した従来のものと同様の動作を行うことができる。なお且つ、第1制御信号VFRおよび第2制御信号/VFRが反転する毎に、トランジスタQ2A,Q5AのペアとトランジスタQ2B,Q5Bのペアとが交互に休止状態になるので、それらのゲートが直流的にバイアスされることが防止される。従って、a−Si TFTのしきい値シフトによる誤動作を防止でき、動作の信頼性が向上する。

また本実施の形態に係る単位シフトレジスタ回路SRは、トランジスタQ6A,Q7Aより成る第1インバータと、トランジスタQ6B,Q7Bより成る第2インバータとの2つのインバータを有しているが、当該第1および第2インバータは、互いに相補の信号である第1制御信号VFRおよび第2制御信号/VFRが反転する毎に、交互に活性化される。つまり、第1および第2インバータは、第1制御信号VFRおよび第2制御信号/VFRに基づいて、トランジスタQ2A,Q2Bを交互に駆動する駆動回路として機能する。第1および第2インバータの両方が同時に活性化されることが無いため、消費される電力はインバータが1つの場合と同等であり、消費電力の上昇が抑制されている。

また本実施の形態に係る単位シフトレジスタ回路SRにおいては、トランジスタQ8A,Q8Bはフリップフロップ回路を構成しているが、通常のフリップフロップ回路とは異なり、トランジスタQ8A,Q8Bのソースにはそれぞれ第1制御信号VFRおよび第2制御信号/VFRが入力される。例えば上記の時刻t2においては、トランジスタQ7A,Q8Aより成るインバータの出力によりトランジスタQ8Bをオンにする必要があるが、そのときトランジスタQ8Aのソース電位(第1制御信号VFR)がVDDになっている。そのため、トランジスタQ6A,Q7Aより成るインバータから流れる電流が小さくてもノードN1Aの電位は充分に上昇してトランジスタQ8Bをオンさせることができるので消費電力の増加は抑制される。

仮に、通常のフリップフロップ回路のようにトランジスタQ8A,Q8Bのソース電位がVSSに固定されていたとすると、ノードN1Aのレベルを充分に上昇させるためには、トランジスタQ6Aの駆動能力をトランジスタQ8Aのそれよりも充分大きくしなければならず、消費電力が大きくなる。また、レシオ型インバータの動作は2つのトランジスタのオン抵抗の比により規定されるため、トランジスタQ6Aの駆動能力が大きくするとトランジスタQ7Aの駆動能力も大きくする必要があり、当該インバータの消費電力も大きくなる。図7の単位シフトレジスタ回路SRでは、この問題も解決されているのである。

トランジスタQ8A,Q8Bのソースにはそれぞれ第1制御信号VFRおよび第2制御信号/VFRが入力されることによる利点は他にもある。即ち、第1制御信号VFRがHレベル、第2制御信号/VFRがLレベルの期間では、ゲート線GLの選択期間を除いて、トランジスタQ8A,Q8Bの電位分布は図9(a)のようになり、トランジスタQ8Aのゲートがソースに対して負にバイアスされる。逆に、第1制御信号VFRがLレベル、第2制御信号/VFRがHレベルの期間では、ゲート線GLの選択期間を除いて、トランジスタQ8A,Q8Bの電位分布は図9(b)のようになり、トランジスタQ8Bのゲートがソースに対して負にバイアスされる。

このようにトランジスタQ8A,Q8Bのゲートがソースに対して定期的に負にバイアスされるので、当該トランジスタQ8A,Q8Bのしきい値電圧の正方向へのシフトを効果的に抑制することができる。よって、トランジスタQ8A,Q8Bの駆動能力の低下を抑制でき、ノードN2AおよびノードN2Bを低インピーダンスでLレベルの電位(VSS)を供給することができる。その結果、トランジスタQ2A,Q2B,Q5A,Q5Bのしきい値電圧のシフトの抑制に高い効果が得られる。

なお、以上の説明においては、第1制御信号VFRおよび第2制御信号/VFRは、1フレーム毎のブランキング期間内にレベルが切り替わる(交番する)ものとしたが、その周期は任意でよく、例えば2フレーム以上の周期をもって切り替わってもよい。但し、その周期が長すぎると、その間にトランジスタQ2A,Q2A,Q5A,Q5Bのしきい値電圧が大きくシフトしてしまい、本発明の効果が充分に得られない可能性があるので、本実施の形態ように1フレーム程度の周期であることが望ましい。また交番のタイミングも必ずしもブランキング期間内である必要はないが、単位シフトレジスタ回路SRの動作中の切り替えは、回路内に電圧変化を生じさせ、寄生容量に起因する動作速度の遅延等の不具合が生じる可能性がある。従って、上記の例のようにブランキング期間に行われることが望ましい。

<実施の形態2>
実施の形態1の単位シフトレジスタ回路SRでは、第1インバータを構成するトランジスタQ6Aおよび第2インバータを構成するトランジスタQ6Bは、それぞれダイオード接続していた。即ち、トランジスタQ6Aのゲートとドレインの両方が、第1制御信号VFRが入力される第1制御端子CTAに接続し、ランジスタQ6Bのゲートとドレインの両方が、第2制御信号/VFRが入力される第2制御端子CTBに接続する構成であった。

図10は、実施の形態2に係る単位シフトレジスタ回路SRの回路図である。同図の如く、トランジスタQ6Aのゲートは第1制御端子CTAに接続するが、そのドレインは高電位側電源電位VDDが供給される第3電源端子S3に接続される。同様に、トランジスタQ6Aのゲートは第2制御端子CTBに接続するが、そのドレインは第3電源端子S3に接続される。

即ち本実施の形態では、第1インバータは、ノードN2Aと第3電源端子S3との間に接続し、第1制御信号VFRが入力されるゲートを有するトランジスタQ6Aと、ノードN2Aと第1電源端子との間に接続し、ノードN1に接続したゲートを有するトランジスタQ7Aとにより構成される。また第2インバータは、ノードN2Bと第3電源端子S3との間に接続し、第2制御信号が入力されるゲートを有するトランジスタQ6Bと、ノードN2Bと第1電源端子との間に接続し、ノードN1に接続したゲートを有するトランジスタQ7Bとにより構成される。

実施の形態1の単位シフトレジスタ回路SR(図7)とは、トランジスタQ6A,Q6Bのドレインに高電位側電源電位VDDが供給される点で異なるが、その動作はほぼ同じである。従って、本実施の形態によてっても実施の形態1と同様の効果が得れる。

また図10の構成によれば、図3と比較して、第1制御信号VFRおよび第2制御信号/VFRの負荷容量が減少するので、消費電力がさらに減少するという利点がある。

<実施の形態3>
図11は、本発明の実施の形態3に係る単位シフトレジスタ回路SRの構成を示す回路図である。本実施の形態では、トランジスタQ3のドレインを電源ではなく入力端子INに接続させる。それにより電源供給のための配線の占有面積を削減できる。但し、入力端子INにはその前段の出力端子OUTが接続するため、各単位シフトレジスタ回路SRの出力段への負荷が大きくなるので、回路動作の速度が劣化する場合もあることに留意すべきである。

なお、図11においては、本実施の形態を実施の形態1(図7)の回路に適用した例を示したが、実施の形態2(図10)の回路に対しても適用可能である。

<実施の形態4>
TFTを含む電界効果トランジスタは、ゲート電極にしきい値電圧以上の電圧が印加されたときに、半導体基板内におけるゲート絶縁膜を介したゲート電極の直下に形成される導電性チャネルによりドレイン・ソース間が電気的に接続されることにより導通する素子である。従って、導通状態の電界効果トランジスタは、ゲート−チャネル間に一定の静電容量(ゲート容量)を有することとなる。即ち、半導体基板内のチャネルおよびゲート電極を両電極とし、ゲート絶縁膜を誘電体層とする容量素子としても機能することができる。このような容量素子は「MOS(Metal-Oxide Semiconductor)容量素子」と呼ばれる。

図12は実施の形態4に係る単位シフトレジスタ回路SRの構成を示す回路図である。以上の実施の形態では、ノードN1の昇圧を効率よく行うためにトランジスタQ1のドレイン・ソース間に容量素子Cを設けていたが、本実施の形態ではそれをトランジスタQ1のゲート容量に置き換えている。その場合、図12の回路図の如く容量素子Cは不要になる。

通常、半導体集積回路内に形成される容量素子の誘電体層となる絶縁膜の厚さは、トランジスタのゲート絶縁膜の厚さと同じになるので、容量素子をトランジスタのゲート容量に置き換える場合には、その容量素子と同一面積のトランジスタで代替することができる。即ち、図12においてトランジスタQ1のゲート幅を相当分広くすることで、以上の実施の形態と同様の動作を実現できる。またトランジスタQ1のゲート幅を広くすることによりその駆動能力が高くなるので、結果として出力信号の立上りおよび立下り速度が速くなり、動作の高速化を図ることができるという利点もある。

なお、図12においては、本実施の形態を実施の形態1(図7)の回路に適用した例を示したが、実施の形態2,3(図10,図11)などの回路に対しても適用可能である。

<実施の形態5>
本実施の形態では、上記の実施の形態の単位シフトレジスタ回路SRの動作を高速化するための構成を示す。図13は実施の形態5に係る単位シフトレジスタ回路SRの構成を示す回路図である。同図の如く、ノードN2Aと第1制御端子CTAとの間に(トランジスタQ6Aに並列に)、リセット端子RSTに接続したゲートを有するトランジスタQ11Aが設けられ、ノードN2Aと第1電源端子S1との間に(トランジスタQ7Aに並列に)、入力端子INに接続したゲートを有するトランジスタQ12Aが設けられる。また、ノードN2Bと第2制御端子CTBとの間に(トランジスタQ6Bに並列に)、リセット端子RSTに接続したゲートを有するトランジスタQ11Bが設けられ、ノードN2Bと第1電源端子S1との間に(トランジスタQ7Bに並列に)、入力端子INに接続したゲートを有するトランジスタQ12Bが設けられる。それを除いては、実施の形態1(図7)と同様である。

例えば第1制御信号VFRがHレベル、第2制御信号/VFRがLレベルの場合を考える。この場合、前段の出力信号Gn-1がHレベルになると、トランジスタQ12Aがオンするため、第1インバータの出力端であるノードN2Aは高速にLレベルに遷移する。それによりトランジスタQ5AがオフするためノードN1Aが高速にHレベルに遷移する。また、次段の出力信号Gn+1がHレベルになると、トランジスタQ11Aがオンするため、第1インバータの出力端であるノードN2Aは高速にHレベルに遷移する。それによりトランジスタQ5AがオンするためノードN1Aが高速にLレベルに遷移する。

このように、トランジスタQ11A,Q12Aの作用により、ノードN1およびノードN2Aのレベルの遷移が高速に行われるようになる。同様に、トランジスタQ11B,Q12Bは、ノードN1およびノードN2Bのレベルの遷移を高速にする。従って、本実施の形態によれば、実施の形態1よりも高速な動作が可能になる。

また、上の技術は実施の形態2(図10)の単位シフトレジスタ回路SRに対しても適用可能である。その場合図14の如く、ノードN1と第3電源端子S3との間に(トランジスタQ6Aに並列に)、直列接続したトランジスタQ11A,Q13Aを設ける。トランジスタQ11Aのゲートはリセット端子RSTに接続させ、トランジスタQ13Aのゲートは第1制御端子CTAに接続させる。同様に、ノードN1と第3電源端子S3との間に(トランジスタQ6Bに並列に)、直列接続したトランジスタQ11B,Q13Bを設ける。トランジスタQ11Bのゲートはリセット端子RSTに接続させ、トランジスタQ13Bのゲートは第2制御端子CTBに接続させる。

図13の場合と同様に、トランジスタQ11A,Q12A,Q13Aの作用により、ノードN1およびノードN2Aのレベルの遷移が高速に行われるようになる。同様に、トランジスタQ11B,Q12B,Q13Bは、ノードN1およびノードN2Bのレベルの遷移を高速にする。従って、本実施の形態によれば、実施の形態1よりも高速な動作が可能になる。なお、トランジスタQ13Aは、第1制御信号VFRがLレベルの間、Lレベルに維持されるべきノードN2AがトランジスタQ11Aによって充電されるのを防止している。同様に、Q13Bは第2制御信号/VFRがLレベルの間、Lレベルに維持されるべきノードN2BがトランジスタQ11Bによって充電されるのを防止する役割をしている。

なお、本実施の形態においては、トランジスタQ11A、Q12A,Q13A,Q11B,Q12B,Q13Bの駆動能力が大きいほど、動作の高速化の効果は大きくなる。トランジスタQ11A、Q12A,Q11B,Q12Bには貫通電流は流れないため、ゲート幅を広くしても消費電力の増加は僅かである。従って、消費電力の増加を抑制しつつ、動作の高速化を図ることができる。

なお、上記の実施の形態3,4は、本実施の形態に対しても適用可能である。

<実施の形態6>
図15は、実施の形態6に係る単位シフトレジスタ回路SRの回路図である。本実施の形態では、実施の形態1(図7)に対して、トランジスタQ8A,Q8Bの互いのゲートに接続する主電極をソースに変更したものである。つまり、図7の回路ではトランジスタQ8A,Q8Bのオン/オフの切替が、それぞれ第1および第2インバータの出力により行われていたが、本実施の形態では第1制御信号VFRおよび第2制御信号/VFRによって行われる。そのことを除いて、回路の動作は図7のものと同様である。従って、本実施の形態によっても、実施の形態1と同様の効果が得られる。

図15の単位シフトレジスタ回路SRにおいて、第1制御信号VFRがHレベル、第2制御信号/VFRがLレベルの期間では、ゲート線GLの選択期間を除いて、トランジスタQ8A,Q8Bの電位分布は図16(a)のようになり、トランジスタQ8Aのゲートがソースに対して負にバイアスされる。逆に、第1制御信号VFRがLレベル、第2制御信号/VFRがHレベルの期間では、ゲート線GLの選択期間を除いて、トランジスタQ8A,Q8Bの電位分布は図16(b)のようになり、トランジスタQ8Bのゲートがソースに対して負にバイアスされる。

このように本実施の形態においても、トランジスタQ8A,Q8Bのゲートがソースに対して定期的に負にバイアスされるので、当該トランジスタQ8A,Q8Bのしきい値電圧の正方向へのシフトを効果的に抑制することができる。よって、トランジスタQ8A,Q8Bの駆動能力の低下を抑制でき、ノードN2AおよびノードN2Bを低インピーダンスでLレベルの電位(VSS)を供給することができる。その結果、トランジスタQ2A,Q2B,Q5A,Q5Bのしきい値電圧のシフトの抑制に高い効果が得られる。

なお、本実施の形態に対しても、上記の実施の形態3〜5を適用してもよい。

<実施の形態7>
以上の実施の形態では、トランジスタQ2A,Q2Bの交互の駆動を、2つのインバータを用いて行っていたが、本実施の形態では同様の動作を1つのインバータを用いて行う。

図17は実施の形態7に係る単位シフトレジスタ回路SRの構成を示す回路図である。当該単位シフトレジスタ回路SRにおいて、トランジスタQ2A,Q2Bを駆動する駆動回路は、トランジスタQ6,Q7とから成るインバータと、当該インバータの出力端とノードN2Aとの間に接続するトランジスタQ9Aと、当該インバータの出力端(「ノードN3」と定義する)とノードN2Bとの間に接続するトランジスタQ9Bとにより構成される。トランジスタQ9Aのゲートは、第1制御信号VFRが入力される第1制御端子CTAに接続し、トランジスタQ9Bのゲートは第2制御信号/VFRが入力される第2制御端子CTBに接続する。また上記インバータにおいては、トランジスタQ6はダイオード接続され、ノードN3と第3電源端子S3との間に接続しており、トランジスタQ7はノードN3と第1電源端子S1との間に設けられ、そのゲートはノードN1に接続している。

本実施の形態において、第1制御信号VFRがHレベル、第2制御信号/VFRがLレベルの期間は、トランジスタQ9Aがオン、トランジスタQ9Bがオフになるので、インバータの出力端すなわちノードN3はノードN2Aに電気的に接続される。つまりその間は、トランジスタQ2Aが駆動され、トランジスタQ2Bは休止状態になる。逆に、第1制御信号VFRがLレベル、第2制御信号/VFRがHレベルの期間は、トランジスタQ9Aがオフ、トランジスタQ9Bがオンになるので、ノードN3はノードN2Bに電気的に接続される。つまりその間は、トランジスタQ2Bが駆動され、トランジスタQ2Aは休止状態になる。このように、トランジスタQ9A,Q9Bは、第1制御信号VFRおよび第2制御信号/VFRに基づいて、トランジスタQ6,Q7より成るインバータの出力端(ノードN3)を、ノードN2AおよびノードN2Bへと交互に接続させる切替回路として機能する。

本実施の形態においても、第1制御信号VFRおよび第2制御信号/VFRが反転する毎に、トランジスタQ2A,Q5AのペアとトランジスタQ2B,Q5Bのペアとが交互に休止状態になるので、それらのゲートが直流的にバイアスされることが防止される。従って、a−Si TFTのしきい値シフトによる誤動作を防止でき、動作の信頼性が向上する。また本実施の形態では、トランジスタQ2A,Q2Bを1つのインバータを用いて駆動しているため、消費電力の上昇が抑制されている。

また、例えば実施の形態1と比較して、ゲートがノードN1に接続したトランジスタが少なく、ノードN1に接続されるトランジスタのゲート容量が小さくなる。よって、ノードN1の寄生容量が低減され、クロック端子CKによるノードN1の昇圧量を高くすることができる。この結果、出力信号Gn出力時のトランジスタQ1の駆動能力が向上し、動作の高速化が可能になるという利点がある。

さらに、トランジスタQ6,Q7から成るインバータに対して、実施の形態5を適用してもよい。その場合の回路図を図18に示す。同図の如く、ノードN3と第3電源端子S3との間に(トランジスタQ6に並列に)、リセット端子RSTに接続したゲートを有するトランジスタQ11が設けられ、ノードN3と第1電源端子S1との間に(トランジスタQ7に並列に)、入力端子INに接続したゲートを有するトランジスタQ12が設けられる。それにより、動作の更なる高速化が可能になる。

なお、実施の形態5に限らず、上記の実施の形態3,4,6も本実施の形態に適用可能である。

<実施の形態8>
実施の形態1(図7)の回路においては、出力端子OUT(出力信号Gn)がHレベルになるとき、ノードN1がHレベルとなっているので、トランジスタQ7A,Q7Bは共にオンとなっている。よってそのときのノードN2A,N2Bは共に低インピーダンスでLレベルとなる。ところが、実施の形態7の回路(図17)では、例えば第1制御信号VFRがHレベル、第2制御信号/VFRがLレベルのとき、ノードN2Bは高インピーダンスでLレベルの状態となっている。その状態で出力信号GnがLレベルからHレベルに遷移するとトランジスタQ2Bのドレイン・ゲート間のオーバラップ容量を介した結合によりノードN2Bのレベルが上昇してしまう。そうなるとトランジスタQ2Bが導通して、出力信号GnのHレベルの電位が低下する可能性があり問題となる。

図19は、実施の形態8に係る単位シフトレジスタ回路の構成を示す回路図である。堂図の如く、当該単位シフトレジスタ回路SRは、実施の形態7の回路(図17)に対し、ノードN2Aと第1電源端子S1との間に接続したトランジスタQ10AおよびノードN2Bと第2電源端子S2との間に接続したトランジスタQ10Bとをさらに設けた構成となっている。トランジスタQ10A,Q10Bのゲートは、共に出力端子OUTに接続している。

本実施の形態に係る単位シフトレジスタ回路SRによれば、出力信号GnがHレベルになっている間、トランジスタQ10A、トランジスタQ10Bが共にオンになるので、ノードN2A,N2Bは低インピーダンスでLレベルになる。よってその間はトランジスタQ2A,Q2Bが確実にオフを維持することができ、上記の問題を解決できる。

また図19においては図17の回路に対してトランジスタQ10A,Q10Bを設けた構成を示したが、図20の如く図18の回路に対して設けてもよい。それにより図18の回路と同様に、単位シフトレジスタ回路SRの動作の高速化が可能になるという効果が得られる。

また本実施の形態においても、上記の実施の形態3,4,6を適用してもよい。

本発明の実施の形態に係る表示装置の構成を示す概略ブロック図である。 単位シフトレジスタ回路を用いたゲート線駆動回路の構成例を示すブロック図である。 従来の単位シフトレジスタ回路の構成を示す回路図である。 ゲート線駆動回路の動作を示すタイミング図である。 単位シフトレジスタ回路を用いたゲート線駆動回路の構成例を示すブロック図である。 ゲート線駆動回路の動作を示すタイミング図である。 実施の形態1に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態1に係る単位シフトレジスタ回路の動作を示すタイミング図である。 実施の形態1に係る単位シフトレジスタ回路の動作を説明するための図である。 実施の形態2に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態3に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態4に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態5に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態5に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態6に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態6に係る単位シフトレジスタ回路の動作を説明するための図である。 実施の形態7に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態7に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態8に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態8に係る単位シフトレジスタ回路の構成を示す回路図である。

符号の説明

30 ゲート線駆動回路、SR 単位シフトレジスタ回路、Q1〜Q12,Q2A,Q5A〜Q13A,Q2B,Q5B〜Q13B トランジスタ、C 容量素子、CK クロック端子、RST リセット端子、IN 入力端子、OUT 出力端子、s1〜s3 電源端子、CTA 第1制御端子、CTB 第2制御端子。

Claims (9)

  1. クロック端子および出力端子と、
    前記クロック端子に入力されるクロック信号を前記出力端子に供給する第1トランジスタと、
    それぞれが前記出力端子を放電する第2および第3トランジスタとを備えるシフトレジスタ回路であって、
    前記第1、第2および第3トランジスタの制御電極が接続するノードをそれぞれ第1、第2および第3ノードとし、
    所定の第1制御信号が入力される第1制御端子と前記第2ノードとの間に接続する第4トランジスタと、
    所定の第2制御信号が入力される第2制御端子と前記第3ノードとの間に接続する第5トランジスタと、
    前記第1および第2制御信号に基づいて、前記第2および第3トランジスタを交互に駆動する駆動回路をさらに備え、
    前記第4および第5トランジスタは、
    その片方の主電極がたすき掛けに互いの制御電極に接続されている
    ことを特徴とするシフトレジスタ回路。
  2. 請求項1記載のシフトレジスタ回路であって、
    前記駆動回路は、
    前記第1ノードを入力端とし、前記第2ノードを出力端とする第1インバータと、
    前記第1ノードを入力端とし、前記第3ノードを出力端とする第2インバータとを含み、
    前記第1および第2インバータは、
    前記第1および第2制御信号に基づいて交互に活性化する
    ことを特徴とするシフトレジスタ回路。
  3. 請求項2記載のシフトレジスタ回路であって、
    前記第1インバータは、
    前記第2ノードと前記第1制御端子との間に接続し、ダイオード接続した第6トランジスタと、
    前記第2ノードと第1電源端子との間に接続し、前記第1ノードに接続した制御電極を有する第7トランジスタとを含み、
    前記第2インバータは、
    前記第3ノードと前記第2制御端子との間に接続し、ダイオード接続した第8トランジスタと、
    前記第3ノードと前記第1電源端子との間に接続し、前記第1ノードに接続した制御電極を有する第9トランジスタとを含む
    ことを特徴とするシフトレジスタ回路。
  4. 請求項2記載のシフトレジスタ回路であって、
    前記第1インバータは、
    前記第2ノードと第2電源端子との間に接続し、前記第1制御信号が入力される制御電極を有する第6トランジスタと、
    前記第2ノードと第1電源端子との間に接続し、前記第1ノードに接続した制御電極を有する第7トランジスタとを含み、
    前記第2インバータは、
    前記第3ノードと前記第2電源端子との間に接続し、前記第2制御信号が入力される制御電極を有する第8トランジスタと、
    前記第3ノードと前記第1電源端子との間に接続し、前記第1ノードに接続した制御電極を有する第9トランジスタとを含む
    ことを特徴とするシフトレジスタ回路。
  5. 請求項1記載のシフトレジスタ回路であって、
    前記駆動回路は、
    前記第1ノードを入力端とするインバータと、
    前記第1および第2制御信号に基づいて、前記インバータの出力端を前記第2および第3ノードへ交互に電気的に接続させる切替回路とを備える
    ことを特徴とするシフトレジスタ回路。
  6. 請求項5記載のシフトレジスタ回路であって、
    前記切替回路は、
    前記インバータの出力端と前記第2ノードとの間に接続し、前記第1制御信号が入力される制御電極を有する第6トランジスタと、
    前記インバータの出力端と前記第3ノードとの間に接続し、前記第2制御信号が入力される制御電極を有する第7トランジスタとを含む
    ことを特徴とするシフトレジスタ回路。
  7. 請求項1から請求項6のいずれか記載のシフトレジスタ回路が複数個縦続接続して成るシフトレジスタ回路。
  8. 請求項7記載のシフトレジスタ回路をゲート線駆動回路として備える画像表示装置であって、
    前記第1および第2制御信号が、
    表示画像のフレーム間のブランキング期間にレベルが切り替わるよう制御されている
    ことを特徴とする画像表示装置。
  9. 請求項8記載の画像表示装置であって、
    前記第1および第2制御信号が、
    表示画像の1フレーム毎にレベルが切り替わるよう制御されている
    ことを特徴とする画像表示装置。
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