JP5427495B2 - Gate signal line driving circuit and display device - Google Patents

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Description

本発明は、ゲート信号線駆動回路及びそれを用いた表示装置に関する。特に、ゲート信号線駆動回路におけるスイッチング素子の閾値電圧の抑制に関し、当該スイッチング素子を用いることにより、表示装置における表示性能の向上に関する。   The present invention relates to a gate signal line driving circuit and a display device using the same. In particular, the present invention relates to suppression of the threshold voltage of a switching element in a gate signal line driving circuit, and relates to improvement of display performance in a display device by using the switching element.

従来より、例えば、液晶表示装置において、ゲート信号線を走査するゲート信号線駆動回路に備えられたシフトレジスタ回路が、表示画面の画素領域に配置される薄膜トランジスタ(Thin Film Transistor:以下、TFTと記す)と同一基板上に形成される方式、すなわち、シフトレジスタ内蔵方式が採用される場合がある。従来技術に係るシフトレジスタ回路として、特許文献1に記載されている。   Conventionally, for example, in a liquid crystal display device, a shift register circuit provided in a gate signal line driving circuit that scans a gate signal line is a thin film transistor (hereinafter referred to as TFT) disposed in a pixel region of a display screen. ), That is, a shift register built-in method may be employed. Patent Document 1 discloses a shift register circuit according to the prior art.

ゲート信号線駆動回路に備えられたシフトレジスタ回路を構成する複数の基本回路それぞれは、1フレーム期間のうち、その基本回路からゲート信号が出力されるゲート信号線に対応するゲート走査期間(以下、信号ハイ期間と記す)にのみ、ハイ電圧がゲート信号Goutとしてゲート信号線に出力され、それ以外の期間(以下、信号ロー期間と記す)は、ロー電圧がゲート信号Goutとしてゲート信号線に出力される。 Each of the plurality of basic circuits constituting the shift register circuit provided in the gate signal line driving circuit has a gate scanning period (hereinafter referred to as a gate signal period) corresponding to a gate signal line from which the gate signal is output from the basic circuit in one frame period. only referred to as signal high period) is output to the gate signal line as a high voltage gate signal G out, the other period (hereinafter, referred to as a signal lOW period), the gate signal line lOW voltage as the gate signal G out Is output.

図12は、従来技術に係るシフトレジスタ回路の基本回路の構成を、簡単に示した模式図である。シフトレジスタ回路の基本回路には、信号ロー期間に応じてゲート信号線にロー電圧を出力するロー電圧印加スイッチング素子SWAと、信号ハイ期間に応じてゲート信号線にハイ電圧を出力するハイ電圧印加スイッチング素子SWGとが備えられている。   FIG. 12 is a schematic diagram simply showing the configuration of the basic circuit of the shift register circuit according to the prior art. The basic circuit of the shift register circuit includes a low voltage application switching element SWA that outputs a low voltage to the gate signal line according to the signal low period, and a high voltage application that outputs a high voltage to the gate signal line according to the signal high period. And a switching element SWG.

ロー電圧印加スイッチング素子SWAの入力側には、ロー電圧線VGLが接続されている。ゲート信号Goutとして信号ロー期間にロー電圧が安定して出力されるよう、信号ロー期間に応じて、ロー電圧印加スイッチング素子SWAはオンされ、ロー電圧線VGLの電圧であるロー電圧がゲート信号Goutとして出力される。また、信号ハイ期間に応じて、ロー電圧印加スイッチング素子SWAはオフされる。ロー電圧印加スイッチング素子SWAのスイッチに印加される電圧をノードN2とする。ロー電圧印加スイッチング素子SWAがオンされている間、ノードN2はハイ電圧となっており、ロー電圧印加スイッチング素子SWAのスイッチには、ハイ電圧が印加される。また、ロー電圧印加スイッチング素子SWAがオフされている間、ノードN2はロー電圧となっており、ロー電圧印加スイッチング素子SWAのスイッチにはロー電圧が印加される。 A low voltage line VGL is connected to the input side of the low voltage application switching element SWA. The low voltage application switching element SWA is turned on according to the signal low period so that the low voltage as the gate signal Gout is stably output during the signal low period, and the low voltage that is the voltage of the low voltage line VGL is gated. It is output as signal Gout . Further, the low voltage application switching element SWA is turned off according to the signal high period. A voltage applied to the switch of the low voltage application switching element SWA is a node N2. While the low voltage application switching element SWA is on, the node N2 is at a high voltage, and a high voltage is applied to the switch of the low voltage application switching element SWA. Further, while the low voltage application switching element SWA is turned off, the node N2 is at a low voltage, and the low voltage is applied to the switch of the low voltage application switching element SWA.

ハイ電圧印加スイッチング素子SWGの入力側には、基本クロック信号CLKが接続されている。対応するゲート信号線に対して、信号ハイ期間にハイ電圧が出力されるよう、信号ハイ期間に応じて、ハイ電圧印加スイッチング素子SWGはオンされ、基本クロック信号CLKの電圧がゲート信号Goutとして出力される。ここで、基本クロック信号CLKは、信号ハイ期間には、ハイ電圧となっている。また、信号ロー期間に応じて、ハイ電圧印加スイッチング素子SWGはオフされ、基本クロック信号CLKの信号は遮断され出力されない。ハイ電圧印加スイッチング素子SWGのスイッチに印加される電圧をノードN1とする。ハイ電圧印加スイッチング素子SWGがオンされている間、ノードN1はハイ電圧となっており、ハイ電圧印加スイッチング素子SWGのスイッチにはハイ電圧が印加される。また、ハイ電圧印加スイッチング素子SWGがオフされている間、ノードN1はロー電圧となっており、ハイ電圧印加スイッチング素子SWGのスイッチにはロー電圧が印加される。 A basic clock signal CLK is connected to the input side of the high voltage application switching element SWG. The high voltage application switching element SWG is turned on according to the signal high period so that a high voltage is output during the signal high period for the corresponding gate signal line, and the voltage of the basic clock signal CLK is set as the gate signal Gout. Is output. Here, the basic clock signal CLK is at a high voltage during the signal high period. Further, according to the signal low period, the high voltage application switching element SWG is turned off, and the signal of the basic clock signal CLK is cut off and is not output. A voltage applied to the switch of the high voltage application switching element SWG is defined as a node N1. While the high voltage application switching element SWG is on, the node N1 is at a high voltage, and a high voltage is applied to the switch of the high voltage application switching element SWG. Further, while the high voltage application switching element SWG is turned off, the node N1 is at a low voltage, and a low voltage is applied to the switch of the high voltage application switching element SWG.

ハイ電圧印加スイッチング素子SWGのスイッチには、信号ロー期間に応じて、ロー電圧を供給するスイッチング信号供給スイッチング素子SWBが接続されている。スイッチング信号供給スイッチング素子SWBの入力側にはロー電圧線VGLが接続されていて、信号ロー期間に応じて、スイッチング信号供給スイッチング素子SWBはオンされ、ノードN1はロー電圧となり、ハイ電圧印加スイッチング素子SWGのスイッチにロー電圧が印加される。また、信号ハイ期間に応じて、スイッチング信号供給スイッチング素子SWBはオフされる。スイッチング信号供給スイッチング素子SWBのスイッチに印加される電圧は、ロー電圧印加スイッチング素子SWAのスイッチに印加される電圧と導通しており、同じくノードN2である。スイッチング信号供給スイッチング素子SWBがオンされている間、上述の通り、ノードN2はハイ電圧となっており、スイッチング信号供給スイッチング素子SWBのスイッチにはハイ電圧が印加される。 A switching signal supply switching element SWB that supplies a low voltage is connected to the switch of the high voltage application switching element SWG according to the signal low period. The low voltage line VGL is connected to the input side of the switching signal supply switching element SWB, and the switching signal supply switching element SWB is turned on according to the signal low period, the node N1 becomes the low voltage, and the high voltage application switching is performed. A low voltage is applied to the switch of the element SWG. Further, the switching signal supply switching element SWB is turned off according to the signal high period. The voltage applied to the switch of the switching signal supply switching element SWB is electrically connected to the voltage applied to the switch of the low voltage application switching element SWA, and is also the node N2. While the switching signal supply switching element SWB is on, the node N2 is at a high voltage as described above, and a high voltage is applied to the switch of the switching signal supply switching element SWB.

図13は、従来技術に係るシフトレジスタ回路の基本回路の回路図である。図13に示す通り、ロー電圧印加スイッチング回路211に備えられたトランジスタT6が、ロー電圧印加スイッチング素子SWAに相当している。同様に、ハイ電圧印加スイッチング回路212に備えたトランジスタT5が、ハイ電圧印加スイッチング素子SWGに相当している。また、スイッチング信号供給スイッチング回路213に備えられたトランジスタT2が、スイッチング信号供給スイッチング素子SWBに相当している。   FIG. 13 is a circuit diagram of a basic circuit of a shift register circuit according to the prior art. As shown in FIG. 13, the transistor T6 provided in the low voltage application switching circuit 211 corresponds to the low voltage application switching element SWA. Similarly, the transistor T5 provided in the high voltage application switching circuit 212 corresponds to the high voltage application switching element SWG. The transistor T2 provided in the switching signal supply switching circuit 213 corresponds to the switching signal supply switching element SWB.

信号ロー期間に応じて、ノードN2はハイ電圧に維持され、トランジスタT6はオンされ、ロー電圧線VGLのロー電圧が、出力端子OUTより、ゲート信号Gとして出力される。また、トランジスタT2もオンされ、ノードN1はロー電圧線VGLのロー電圧に維持される。 In accordance with the signal low period, the node N2 is maintained at a high voltage, the transistor T6 is turned on, and the low voltage of the low voltage line VGL is output as the gate signal Gn from the output terminal OUT. The transistor T2 is also turned on, and the node N1 is maintained at the low voltage of the low voltage line VGL .

一方、入力端子IN3に前段の基本回路のゲート信号Gn−1が入力されるが、ゲート信号Gn−1により、信号ハイ期間に応じて、トランジスタT1がオンされ、ノードN1はハイ電圧となり、入力端子IN1より入力される基本クロック信号Vの電圧が、出力端子OUTより、ゲート信号Gとして出力される。また、同時に、ゲート信号Gn−1により、トランジスタT7がオンされることにより、ノードN2はロー電圧に変化する。その後、ノードN1がハイ電圧に変化するのに伴い、トランジスタT4がオンされることにより、ノードN2はロー電圧線VGLのロー電圧に維持される。 On the other hand, the gate signal G n−1 of the preceding basic circuit is input to the input terminal IN3. However, the gate signal G n−1 turns on the transistor T1 according to the signal high period, and the node N1 becomes a high voltage. , the voltage of the basic clock signal V n which is inputted from the input terminal IN1, the output terminal OUT, and is output as a gate signal G n. At the same time, the transistor T7 is turned on by the gate signal G n−1 , whereby the node N2 changes to a low voltage. Thereafter, as the node N1 changes to the high voltage, the transistor T4 is turned on, so that the node N2 is maintained at the low voltage of the low voltage line VGL .

すなわち、信号ロー期間に応じて、ノードN1はロー電圧に、ノードN2はハイ電圧に維持され、信号ハイ期間に応じて、ノードN1はハイ電圧に、ノードN2はロー電圧に変化する。   That is, the node N1 is maintained at a low voltage and the node N2 is maintained at a high voltage according to the signal low period, and the node N1 is changed to a high voltage and the node N2 is changed to a low voltage according to the signal high period.

特開2007−95190号公報JP 2007-95190 A

1フレーム期間のうち、信号ロー期間がほとんどの期間を占めているため、ロー電圧印加スイッチング素子SWAやスイッチング信号供給スイッチング素子SWBは、長時間にわたって、オンされた状態に保たれる。この間、ロー電圧印加スイッチング素子SWAやスイッチング信号供給スイッチング素子SWBのスイッチには、長時間にわたって、ハイ電圧が印加されることとなる。   Since the signal low period occupies most of one frame period, the low voltage application switching element SWA and the switching signal supply switching element SWB are kept on for a long time. During this time, the high voltage is applied to the switches of the low voltage application switching element SWA and the switching signal supply switching element SWB for a long time.

回路において、特定の素子に長時間、ハイ電圧が印加されてしまうと、一般には、その素子の特性が早く劣化を始める。スイッチング素子が、オンやオフにする駆動能力が不十分になると、他所からノイズ信号を遮断出来ずに、ゲート信号Goutにノイズ信号が含まれてしまうなど、ゲート信号線駆動回路としての性能が劣化してしまう。 In a circuit, when a high voltage is applied to a specific element for a long time, generally, the characteristic of the element starts to deteriorate quickly. If the switching element has insufficient driving ability to turn on and off, the noise signal cannot be cut off from other places, and the gate signal Gout includes a noise signal. It will deteriorate.

また、素子が長時間駆動されることにより、素子の特性が劣化し、駆動時間の限界を超えて駆動されると、素子としての寿命を迎えてしまう。特定の素子が寿命を迎え、駆動能力を発揮出来なくなると、その素子が原因となって、ゲート信号線駆動回路全体としての寿命を決定してしまうこととなる。   In addition, when the element is driven for a long time, the characteristics of the element deteriorate, and when the element is driven beyond the limit of the driving time, the lifetime of the element is reached. When a specific element reaches the end of its life and cannot exhibit its driving ability, the life of the gate signal line driving circuit as a whole is determined due to that element.

さらに、特定のスイッチング素子に長時間、正バイアスとなるハイ電圧が印加されてしまうと、そのスイッチング素子の閾値電圧Vthが高電圧側にシフトする。これは、Vthシフトと呼ばれている。そのスイッチング素子の閾値電圧Vthが臨界値を超えてしまうと、そのスイッチング素子は、十分にオンまたはオフされた状態が維持できなくなる。 Furthermore, when a high voltage that becomes a positive bias is applied to a specific switching element for a long time, the threshold voltage Vth of the switching element shifts to the high voltage side. This is called a Vth shift. When the threshold voltage Vth of the switching element exceeds a critical value, the switching element cannot be maintained in a sufficiently on or off state.

例えば、ロー電圧印加スイッチング素子SWAの閾値電圧Vthが臨界値を超えてしまうと、信号ロー期間に応じて、ロー電圧印加スイッチング素子SWAが十分にオンされず、ゲート信号に十分なロー電圧を印加出来なくなり、ゲート信号にノイズが印加されてしまう。また、スイッチング信号供給スイッチング素子SWBの閾値電圧Vthが臨界値を超えてしまうと、信号ロー期間に応じて、スイッチング信号供給スイッチング素子SWBは十分にオンされず、ノードN1に十分なロー電圧を印加出来なくなり、トランジスタT5が十分にオフされず、ゲート信号に、基本クロック信号CLKの信号の一部がノイズとして印加されてしまう。 For example, if the threshold voltage Vth of the low voltage application switching element SWA exceeds a critical value, the low voltage application switching element SWA is not sufficiently turned on according to the signal low period, and a sufficient low voltage is applied to the gate signal. It cannot be applied, and noise is applied to the gate signal. When the threshold voltage Vth of the switching signal supply switching element SWB exceeds a critical value, the switching signal supply switching element SWB is not sufficiently turned on according to the signal low period, and a sufficient low voltage is applied to the node N1. As a result, the transistor T5 is not sufficiently turned off, and a part of the basic clock signal CLK is applied to the gate signal as noise.

また、スイッチング素子の閾値電圧Vthが臨界値を超えていないとしても、閾値電圧Vthにより、スイッチング素子のオン状態からオフ状態(オフ状態からオン状態)への切り替えに有限の時間を要することになる。例えば、図13に示す基本回路の場合、前段の基本回路のゲート信号Gn−1により、同時に、トランジスタT1,T7がオンされ、それにより、それぞれ、ノードN1がハイ電圧に、ノードN2がロー電圧に、変化する。ノードN2がロー電圧に変化することにより、トランジスタT2がオフされるが、この変化には有限の時間がかかる。それゆえ、ノードN1は、トランジスタT2が十分にオフされる前に、トランジスタT1がオンされ、この期間には、トランジスタT1を介してハイ電圧線VGHと、トランジスタT2を介してロー電圧線VGLと、ともに導通する不具合も生じ、これもゲート信号にノイズが印加される原因となる。 Further, even if the threshold voltage V th of the switching element does not exceed the critical value, the threshold voltage V th, it takes a finite time to switch from the on state of the switching element to the off state (from OFF state state) become. For example, in the case of the basic circuit shown in FIG. 13, the transistors T1 and T7 are simultaneously turned on by the gate signal G n−1 of the previous basic circuit, whereby the node N1 is at a high voltage and the node N2 is at a low level, respectively. Changes to voltage. When the node N2 changes to a low voltage, the transistor T2 is turned off, but this change takes a finite time. Therefore, the node N1 is connected to the high voltage line VGH via the transistor T1 and the low voltage line VGH via the transistor T2 before the transistor T2 is sufficiently turned off. There also arises a problem that the GL and the GL are both conducted, which also causes noise to be applied to the gate signal.

ゲート信号に、ノイズが印加されると、信号ロー期間においても、ゲート信号線に接続された画素に、他の画素に書きこまれるべき表示データ電圧が、書きこまれてしまい、表示性能が低下してしまう。   When noise is applied to the gate signal, even during the signal low period, the display data voltage that should be written to other pixels is written to the pixels connected to the gate signal line, resulting in poor display performance. Resulting in.

本発明は、このような課題を鑑みて、長時間にわたってハイ電圧が印加されているスイッチング素子のVthシフトを抑制し、ゲート信号におけるノイズが抑制されるゲート信号線駆動回路、及び、それを用いた表示装置の提供にある。 In view of such a problem, the present invention suppresses a Vth shift of a switching element to which a high voltage is applied for a long time, and suppresses noise in a gate signal, and the It is to provide a display device used.

(1)本発明に係るゲート信号線駆動回路は、周期的にくり返す信号ハイ期間にゲート信号線にハイ電圧を印加するとともに、前記信号ハイ期間以外の期間である信号ロー期間に前記ゲート信号線にロー電圧を印加する、ゲート信号線駆動回路であって、前記信号ハイ期間に応じて、オン状態となって前記ゲート信号線にハイ電圧を印加するとともに、前記信号ロー期間に応じてオフ状態となるハイ電圧印加スイッチング素子と、前記ゲート信号線に対して互いに並列に接続されるとともに、それぞれオン状態において前記ゲート信号線にロー電圧を印加する少なくとも第1及び第2のロー電圧印加スイッチング素子と、を備え、順に到来する2以上の所定数の前記信号ハイ期間を含み前記信号ロー期間から始まる第1の期間において、前記第1のロー電圧印加スイッチング素子はオフ状態となり、前記第2のロー電圧印加スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となり、順に到来する前記所定数の前記信号ハイ期間を含み前記信号ロー期間から始まり前記第1の期間に続く第2の期間において、前記第2のロー電圧印加スイッチング素子はオフ状態となり、前記第1のロー電圧印加スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となる、ことを特徴とする。   (1) The gate signal line driving circuit according to the present invention applies a high voltage to the gate signal line during a signal high period that repeats periodically, and the gate signal during a signal low period that is a period other than the signal high period. A gate signal line driving circuit that applies a low voltage to a line, and is turned on according to the signal high period to apply a high voltage to the gate signal line and is turned off according to the signal low period. At least first and second low voltage application switchings that are connected in parallel to the high voltage application switching element and the gate signal line, and apply a low voltage to the gate signal line in the on state, respectively. A first period that includes two or more predetermined number of the signal high periods that come in order and that starts from the signal low period, The first low voltage application switching element is turned off, the second low voltage application switching element is turned on according to the signal low period, is turned off according to the signal high period, and sequentially arrives at the predetermined The second low voltage application switching element is turned off in a second period including the signal high period and starting from the signal low period and continuing to the first period, and the first low voltage application switching element Is turned on in response to the signal low period and turned off in response to the signal high period.

(2)上記(1)に記載のゲート信号線駆動回路であって、前記第2の期間の始まりに応じて、前記第2のロー電圧印加スイッチング素子がオフされるタイミングに遅れて、前記第2のロー電圧印加スイッチング素子の入力側にハイ電圧が印加されてもよい。   (2) In the gate signal line driving circuit according to (1), the second low voltage applying switching element is delayed after the second low voltage application switching element is turned off in response to the start of the second period. A high voltage may be applied to the input side of the two low voltage application switching elements.

(3)上記(2)に記載のゲート信号線駆動回路であって、前記第2の期間の始まりに応じて、前記第1のロー電圧印加スイッチング素子の入力側にロー電圧が印加されるタイミングに遅れて、前記第1のロー電圧印加スイッチング素子がオンされてもよい。   (3) The gate signal line driving circuit according to (2), wherein a low voltage is applied to an input side of the first low voltage application switching element in accordance with the start of the second period. The first low voltage application switching element may be turned on after a delay.

(4)上記(3)に記載のゲート信号線駆動回路であって、前記第2の期間の始まりに応じて、前記第1のロー電圧印加スイッチング素子がオンされるタイミングに遅れて、前記第2のロー電圧印加スイッチング素子がオフされてもよい。   (4) In the gate signal line drive circuit according to (3), the first low voltage application switching element is delayed after the first low voltage application switching element is turned on in response to the start of the second period. The two low voltage application switching elements may be turned off.

(5)上記(1)乃至(4)のいずれかに記載のゲート信号駆動回路であって、前記ハイ電圧印加スイッチング素子のスイッチに対して互いに並列に接続されるとともに、それぞれオン状態において前記ハイ電圧印加スイッチング素子のスイッチにロー電圧を印加する少なくとも第1及び第2のスイッチング信号供給スイッチング素子とを、さらに備え、前記第1の期間において、前記第1のスイッチング信号供給スイッチング素子はオフ状態となり、前記第2のスイッチング信号供給スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となり、前記第2の期間において、前記第2のスイッチング信号供給スイッチング素子はオフ状態となり、前記第1のスイッチング信号供給スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となるとしてもよい。   (5) The gate signal driving circuit according to any one of (1) to (4), wherein the gate signal driving circuit is connected in parallel to the switch of the high voltage application switching element, and the high signal is applied in the on state. At least first and second switching signal supply switching elements for applying a low voltage to a switch of the voltage application switching element, and the first switching signal supply switching element is in an OFF state during the first period. The second switching signal supply switching element is turned on in response to the signal low period, and is turned off in response to the signal high period. In the second period, the second switching signal supply switching element is turned on. Is turned off and the first switching signal supply switching Child, turned on in response to the signal LOW period may be turned off in response to the signal HIGH period.

(6)上記(5)に記載のゲート信号線駆動回路であって、前記第2の期間の始まりに応じて、前記第2のスイッチング信号供給スイッチング素子がオフされるタイミングに遅れて、前記第2のスイッチング信号供給スイッチング素子の入力側にハイ電圧が印加されてもよい。   (6) In the gate signal line driving circuit according to (5), the second switching signal supply switching element is delayed after the second switching signal supply switching element is turned off in response to the start of the second period. A high voltage may be applied to the input side of the two switching signal supply switching elements.

(7)上記(6)に記載のゲート信号線駆動回路であって、前記第2の期間の始まりに応じて、前記第1のスイッチング信号供給スイッチング素子の入力側にロー電圧が印加されるタイミングに遅れて、前記第1のスイッチング信号供給スイッチング素子がオンされてもよい。   (7) The gate signal line driving circuit according to (6), wherein a low voltage is applied to an input side of the first switching signal supply switching element in accordance with the start of the second period. The first switching signal supply switching element may be turned on later than the first switching signal supply switching element.

(8)上記(7)に記載のゲート信号線駆動回路であって、前記第2の期間の始まりに応じて、前記第1のスイッチング信号供給スイッチング素子がオンされるタイミングに遅れて、前記第2のスイッチング信号供給スイッチング素子がオフされてもよい。   (8) In the gate signal line driving circuit according to (7), the first switching signal supply switching element is delayed after the first switching signal supply switching element is turned on in response to the start of the second period. The two switching signal supply switching elements may be turned off.

(9)本発明に係る表示装置は、上記(1)乃至(8)のいずれかに記載のゲート信号線駆動回路を備える表示装置としてもよい。   (9) The display device according to the present invention may be a display device including the gate signal line driving circuit according to any one of (1) to (8).

(10)本発明に係る表示装置は、表示パネルと、前記表示パネルに延伸するゲート信号線を介してゲート信号を供給するゲート信号線駆動回路とを備える表示装置であって、前記ゲート信号線駆動回路は、前記表示パネルの1フレームを表示する期間であるフレーム期間毎にくり返し信号ハイ期間に前記ゲート信号線にハイ電圧を印加するとともに、前記信号ハイ期間以外の期間である信号ロー期間に前記ゲート信号線にロー電圧を印加し、前記信号ハイ期間に応じて、オン状態となって前記ゲート信号線にハイ電圧を印加するとともに、前記信号ロー期間に応じてオフ状態となるハイ電圧印加スイッチング素子と、前記ゲート信号線に対して互いに並列に接続されるとともに、それぞれオン状態において前記ゲート信号線にロー電圧を印加する少なくとも第1及び第2のロー電圧印加スイッチング素子と、を備え、前記フレーム期間の2以上の所定数倍の長さとなる第1の期間において、前記第1のロー電圧印加スイッチング素子はオフ状態となり、前記第2のロー電圧印加スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となり、前記第1の期間に続き前記フレーム期間の前記所定数倍の長さとなる第2の期間において、前記第2のロー電圧印加スイッチング素子はオフ状態となり、前記第1のロー電圧印加スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となることを特徴としてもよい。   (10) A display device according to the present invention is a display device including a display panel and a gate signal line driving circuit that supplies a gate signal through a gate signal line extending to the display panel, the gate signal line The driving circuit applies a high voltage to the gate signal line in a repeated signal high period every frame period that is a period for displaying one frame of the display panel, and in a signal low period that is a period other than the signal high period. Applying a low voltage to the gate signal line, applying a high voltage to the gate signal line in an on state according to the signal high period, and applying an off state in accordance with the signal low period The switching element and the gate signal line are connected in parallel to each other, and a low voltage is applied to the gate signal line in the ON state. At least first and second low voltage application switching elements, wherein the first low voltage application switching element is in an OFF state in a first period that is two or more times the length of the frame period. The second low voltage application switching element is turned on in response to the signal low period, turned off in response to the signal high period, and the predetermined number of times of the frame period following the first period. The second low voltage application switching element is in an off state, the first low voltage application switching element is in an on state according to the signal low period, and the signal high period is It is good also as a feature that it will be in an OFF state according to.

(11)上記(10)に記載の表示装置であって、前記第2の期間の始まりに応じて、前記第2のロー電圧印加スイッチング素子がオフされるタイミングに遅れて、前記第2のロー電圧印加スイッチング素子の入力側にハイ電圧が印加されてもよい。   (11) In the display device according to (10), the second low voltage application is delayed from a timing at which the second low voltage application switching element is turned off according to a start of the second period. A high voltage may be applied to the input side of the voltage application switching element.

(12)上記(11)に記載の表示装置であって、前記第2の期間の始まりに応じて、前記第1のロー電圧印加スイッチング素子の入力側にロー電圧が印加されるタイミングに遅れて、前記第1のロー電圧印加スイッチング素子がオンされてもよい。   (12) In the display device according to (11), the low voltage is applied to the input side of the first low voltage application switching element after the start of the second period. The first low voltage application switching element may be turned on.

(13)上記(12)に記載の表示装置であって、前記第2の期間の始まりに応じて、前記第1のロー電圧印加スイッチング素子がオンされるタイミングに遅れて、前記第2のロー電圧印加スイッチング素子がオフされてもよい。   (13) In the display device according to (12), the second low voltage is delayed from a timing when the first low voltage application switching element is turned on in response to the start of the second period. The voltage application switching element may be turned off.

(14)上記(10)乃至(13)のいずれかに記載の表示装置であって、前記ハイ電圧印加スイッチング素子のスイッチに対して互いに並列に接続されるとともに、それぞれオン状態において前記ハイ電圧印加スイッチング素子のスイッチにロー電圧を印加する少なくとも第1及び第2のスイッチング信号供給スイッチング素子とを、さらに備え、前記第1の期間において、前記第1のスイッチング信号供給スイッチング素子はオフ状態となり、前記第2のスイッチング信号供給スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となり、前記第2の期間において、前記第2のスイッチング信号供給スイッチング素子はオフ状態となり、前記第1のスイッチング信号供給スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となるとしてもよい。   (14) The display device according to any one of (10) to (13), wherein the high voltage application switching element is connected in parallel to the switch of the high voltage application switching element, and the high voltage application is in an on state, respectively. At least first and second switching signal supply switching elements for applying a low voltage to the switch of the switching element, and in the first period, the first switching signal supply switching element is in an OFF state, The second switching signal supply switching element is turned on in response to the signal low period, and is turned off in response to the signal high period. In the second period, the second switching signal supply switching element is turned off. The first switching signal supply switching element , Turned on in response to the signal LOW period may be turned off in response to the signal HIGH period.

(15)上記(14)に記載の表示装置であって、前記第2の期間の始まりに応じて、前記第2のスイッチング信号供給スイッチング素子がオフされるタイミングに遅れて、前記第2のスイッチング信号供給スイッチング素子の入力側にハイ電圧が印加されてもよい。   (15) In the display device according to (14), the second switching is delayed from a timing at which the second switching signal supply switching element is turned off in accordance with the start of the second period. A high voltage may be applied to the input side of the signal supply switching element.

(16)上記(15)に記載の表示装置であって、前記第2の期間の始まりに応じて、前記第1のスイッチング信号供給スイッチング素子の入力側にロー電圧が印加されるタイミングに遅れて、前記第1のスイッチング信号供給スイッチング素子がオンされてもよい。   (16) In the display device according to (15), the low voltage is applied to the input side of the first switching signal supply switching element after the start of the second period. The first switching signal supply switching element may be turned on.

(17)上記(16)に記載の表示装置であって、前記第2の期間の始まりに応じて、前記第1のスイッチング信号供給スイッチング素子がオンされるタイミングに遅れて、前記第2のスイッチング信号供給スイッチング素子がオフされてもよい。   (17) In the display device according to (16), the second switching may be delayed with respect to a timing at which the first switching signal supply switching element is turned on according to a start of the second period. The signal supply switching element may be turned off.

本発明により、長時間にわたってハイ電圧が印加されているスイッチング素子のVthシフトを抑制し、ゲート信号におけるノイズが抑制されるゲート信号線駆動回路、及び、それを用いた表示装置が提供される。 According to the present invention, a gate signal line driving circuit that suppresses a Vth shift of a switching element to which a high voltage is applied for a long time and suppresses noise in a gate signal, and a display device using the same are provided. .

本発明の実施形態に係る液晶表示装置の全体斜視図である。1 is an overall perspective view of a liquid crystal display device according to an embodiment of the present invention. 本発明の実施形態に係る液晶表示装置に備えられたTFT基板の等価回路の概念図である。It is a conceptual diagram of the equivalent circuit of the TFT substrate with which the liquid crystal display device which concerns on embodiment of this invention was equipped. 本発明の実施形態に係るシフトレジスタ回路のブロック図である。1 is a block diagram of a shift register circuit according to an embodiment of the present invention. 本発明の実施形態に係るシフトレジスタ回路の基本回路の回路図である。1 is a circuit diagram of a basic circuit of a shift register circuit according to an embodiment of the present invention. 本発明の実施形態に係る2対の交流電圧線の電圧の時間変化を示す図である。It is a figure which shows the time change of the voltage of two pairs of alternating voltage lines which concern on embodiment of this invention. 本発明の実施形態に係るn番目の基本回路に係る入力信号、ノード、ゲート信号の電圧の時間変化を示す図である。It is a figure which shows the time change of the voltage of the input signal concerning the nth basic circuit which concerns on embodiment of this invention, a node, and a gate signal. 本発明の実施形態に係る2対の交流電圧線の電圧の時間変化を示す図である。It is a figure which shows the time change of the voltage of two pairs of alternating voltage lines which concern on embodiment of this invention. 本発明の実施形態に係る時間経過に対する閾値電圧の変化を表す図である。It is a figure showing the change of the threshold voltage with respect to time passage which concerns on embodiment of this invention. 本発明の実施形態の変形例1に係る2対の交流電圧線の電圧の時間変化を示す図である。It is a figure which shows the time change of the voltage of two pairs of alternating voltage lines which concern on the modification 1 of embodiment of this invention. 本発明の実施形態の変形例2に係る2対の交流電圧線の電圧の時間変化を示す図である。It is a figure which shows the time change of the voltage of two pairs of alternating voltage lines which concern on the modification 2 of embodiment of this invention. 本発明の実施形態に係る他の一例を示す液晶表示装置に備えられたTFT基板の等価回路の概念図である。It is a conceptual diagram of the equivalent circuit of the TFT substrate with which the liquid crystal display device which shows another example which concerns on embodiment of this invention was equipped. 従来技術に係るシフトレジスタ回路の基本回路の構成を示す模式図である。It is a schematic diagram which shows the structure of the basic circuit of the shift register circuit based on a prior art. 従来技術に係るシフトレジスタ回路の基本回路を示す回路図である。It is a circuit diagram which shows the basic circuit of the shift register circuit based on a prior art.

本発明の実施形態に係る表示装置は、たとえば、IPS(In-Plane Switching)方式の液晶表示装置であって、図1に示す液晶表示装置の全体斜視図の通り、後述するゲート信号線105、映像信号線107、画素電極110、コモン電極111及びTFT109などが配置されたTFT基板102と、当該TFT基板102に対向し、カラーフィルタが設けられたフィルタ基板101と、当該両基板に挟まれた領域に封入された液晶材料と、TFT基板102のフィルタ基板101側と反対側に接して位置するバックライト103と、を含んで構成されている。   The display device according to the embodiment of the present invention is, for example, an IPS (In-Plane Switching) type liquid crystal display device, as shown in the overall perspective view of the liquid crystal display device shown in FIG. A TFT substrate 102 provided with a video signal line 107, a pixel electrode 110, a common electrode 111, a TFT 109, and the like, a filter substrate 101 provided with a color filter facing the TFT substrate 102, and sandwiched between the two substrates A liquid crystal material sealed in the region and a backlight 103 positioned in contact with the TFT substrate 102 on the side opposite to the filter substrate 101 side are included.

図2は、TFT基板102の等価回路の概念図である。図2において、TFT基板102には、ゲート信号線駆動回路104に接続された多数のゲート信号線105が、互いに等間隔をおいて、表示領域となる表示パネルの中を図中横方向に延びている。   FIG. 2 is a conceptual diagram of an equivalent circuit of the TFT substrate 102. In FIG. 2, on the TFT substrate 102, a large number of gate signal lines 105 connected to the gate signal line driver circuit 104 extend in the horizontal direction in the figure through the display panel serving as a display area at equal intervals. ing.

ゲート信号線駆動回路104には、シフトレジスタ制御回路114と、シフトレジスタ回路112が備えられており、シフトレジスタ制御回路114は、シフトレジスタ回路112に対して、後述する制御信号115を出力している。   The gate signal line driver circuit 104 includes a shift register control circuit 114 and a shift register circuit 112. The shift register control circuit 114 outputs a control signal 115 to be described later to the shift register circuit 112. Yes.

シフトレジスタ回路112には、複数のゲート信号線105それぞれに対応して、基本回路113が複数備えられている。例えば、ゲート信号線105が800本存在しているとき、同じく、基本回路113が800個、シフトレジスタ回路112に備えられている。シフトレジスタ制御回路114から入力される制御信号115により、各基本回路113は、1フレーム期間のうち、対応するゲート走査期間(信号ハイ期間)にはハイ電圧となり、それ以外の期間(信号ロー期間)にはロー電圧となるゲート信号を、対応するゲート信号線105に出力している。   The shift register circuit 112 includes a plurality of basic circuits 113 corresponding to the plurality of gate signal lines 105. For example, when 800 gate signal lines 105 are present, similarly, 800 basic circuits 113 are provided in the shift register circuit 112. By the control signal 115 input from the shift register control circuit 114, each basic circuit 113 becomes a high voltage during the corresponding gate scanning period (signal high period) in one frame period, and other periods (signal low period). ), A gate signal having a low voltage is output to the corresponding gate signal line 105.

また、データ駆動回路106に接続された多数の映像信号線107が互いに等間隔をおいて、表示領域となる表示パネルの中を図中縦方向に延びている。そして、これらゲート信号線105及び映像信号線107により碁盤状に並ぶ画素領域がそれぞれ区画されている。これら画素領域により、表示領域となる表示パネルが構成される。また、各ゲート信号線105と平行にコモン信号線108が図中横方向に延びている。   In addition, a large number of video signal lines 107 connected to the data driving circuit 106 extend in the vertical direction in the drawing in the display panel serving as a display area at equal intervals. The gate signal lines 105 and the video signal lines 107 divide pixel areas arranged in a grid pattern. A display panel serving as a display area is configured by these pixel areas. Further, a common signal line 108 extends in the horizontal direction in the drawing in parallel with each gate signal line 105.

ゲート信号線105及び映像信号線107により区画される各画素領域の隅には、TFT109が形成されており、映像信号線107と画素電極110に接続されている。また、TFT109のゲート電極は、ゲート信号線105と接続されている。各画素領域には、対応するコモン信号線108に接続され、さらに、画素電極110に対向するように、コモン電極111が形成されている。   TFTs 109 are formed at the corners of each pixel region defined by the gate signal line 105 and the video signal line 107 and are connected to the video signal line 107 and the pixel electrode 110. The gate electrode of the TFT 109 is connected to the gate signal line 105. In each pixel region, a common electrode 111 is formed so as to be connected to the corresponding common signal line 108 and to face the pixel electrode 110.

以上の回路構成において、各画素回路のコモン電極111にコモン信号線108を介して基準電圧が印加される。また、ゲート信号線105に供給されたゲート信号により、TFT109のゲート電極にゲート電圧が選択的に印加され、TFT109を流れる電流が制御される。ゲート電極に選択的にゲート電圧が印加されたTFT109を介して、映像信号線107に供給された映像信号の電圧が選択的に、画素電極110に印加される。これにより、画素電極110とコモン電極111との間に電位差が生じ、液晶分子の配向などを制御し、それにより、バックライト103からの光を遮蔽の度合を制御し、画像を表示することとなる。   In the above circuit configuration, the reference voltage is applied to the common electrode 111 of each pixel circuit via the common signal line 108. Further, a gate voltage is selectively applied to the gate electrode of the TFT 109 by the gate signal supplied to the gate signal line 105, and the current flowing through the TFT 109 is controlled. The voltage of the video signal supplied to the video signal line 107 is selectively applied to the pixel electrode 110 through the TFT 109 in which the gate voltage is selectively applied to the gate electrode. As a result, a potential difference is generated between the pixel electrode 110 and the common electrode 111 to control the orientation of liquid crystal molecules, thereby controlling the degree of shielding light from the backlight 103 and displaying an image. Become.

図3は、シフトレジスタ回路112のブロック図である。例えば、ゲート信号線105が800本ある場合、800本のゲート信号線105にそれぞれ対応する800個の基本回路113が、シフトレジスタ回路112に備えられている。図3には、800個の基本回路113のうち、n=1からn=5の5個の基本回路113について示してある。図3には、n番目の基本回路が、基本回路113―nとして記されている。   FIG. 3 is a block diagram of the shift register circuit 112. For example, when there are 800 gate signal lines 105, the shift register circuit 112 includes 800 basic circuits 113 respectively corresponding to the 800 gate signal lines 105. FIG. 3 shows five basic circuits 113 of n = 1 to n = 5 among the 800 basic circuits 113. In FIG. 3, the nth basic circuit is indicated as a basic circuit 113-n.

シフトレジスタ制御回路114がシフトレジスタ回路112へ出力する制御信号115は、4相の互いに位相の異なる基本クロック信号V,V,V,V、ハイ電圧線VGH、ロー電圧線VGL、2対の交流電圧線VGL_AC1,VGL_AC1B,VGL_AC2,VGL_AC2B、補助信号VSTなどによって構成されている。 The control signal 115 output from the shift register control circuit 114 to the shift register circuit 112 is a four-phase basic clock signals V 1 , V 2 , V 3 , V 4 , a high voltage line V GH , and a low voltage line V. GL, 2 pairs of AC voltage line V GL_AC1, V GL_AC1B, V GL_AC2 , V GL_AC2B, is constituted by including an auxiliary signal V ST.

図3に示す基本回路113それぞれには、図の基本回路113―1に示す通り、4つの入力端子IN1,IN2,IN3,IN4と、1つの出力端子OUTとが備えられ、さらに、ハイ電圧線VGH、ロー電圧線VGL、2対の交流電圧線VGL_AC1,VGL_AC1B,VGL_AC2,VGL_AC2Bとが、それぞれ接続されている。 Each basic circuit 113 shown in FIG. 3 includes four input terminals IN1, IN2, IN3, and IN4 and one output terminal OUT as shown in the basic circuit 113-1, and further includes a high voltage line. V GH, the low voltage line V GL, 2 pairs of AC voltage line V GL_AC1, V GL_AC1B, V GL_AC2 , and the V GL_AC2B, are connected.

n番目の基本回路113―nの入力端子IN1,IN2について説明する。n番目の基本回路113―nにおいて、基本クロック信号V,Vn+2が、それぞれ、入力端子IN1,IN2に入力される。ここで、入力端子IN1,IN2には、4相からなる基本クロック信号のいずれかが接続されており、nの値を変化させた場合であっても、Vn+4=V=Vn−4などとすればよい。 The input terminals IN1 and IN2 of the nth basic circuit 113-n will be described. In the n-th basic circuit 113-n, basic clock signals V n and V n + 2 are input to the input terminals IN1 and IN2, respectively. Here, the input terminals IN1, IN2 is one of the basic clock signal composed of 4 phases are connected, even when changing the value of n, V n + 4 = V n = V n-4 And so on.

n番目の基本回路113―nの出力端子OUTから出力されるゲート信号をGと定義する。n番目の基本回路113―nの入力端子IN3には、n−1番目の基本回路113―(n−1)のゲート信号Gn−1が、同じく入力端子IN4には、n+2番目の基本回路113―(n+2)のゲート信号Gn+2が、それぞれ、入力される。なお、1番目の基本回路113―1の入力端子IN3には、対応するゲート信号がないため、補助信号VSTが、同様に、799目の基本回路113―799の入力端子IN4には、801番目のダミー回路のゲート信号G801が、800番目の基本回路113―800の入力端子IN4には、802番目のダミー回路のゲート信号G802が、それぞれ入力され、801番目の基本回路113−801及び802番目の基本回路113−802の入力端子IN4には補助信号VSTが入力される。 A gate signal output from the output terminal OUT of the nth basic circuit 113- n is defined as Gn . The gate signal G n-1 of the (n-1) th basic circuit 113- (n-1) is applied to the input terminal IN3 of the nth basic circuit 113-n, and the (n + 2) th basic circuit is also applied to the input terminal IN4. The gate signal G n + 2 of 113− (n + 2) is input. Note that the first basic circuit 113-1 of the input terminals IN3, since there is no corresponding gate signal, the auxiliary signal V ST is, Similarly, the input terminal IN4 of 799 th basic circuit 113-799 is 801 The gate signal G 801 of the second dummy circuit is input to the input terminal IN4 of the 800th basic circuit 113-800, and the gate signal G 802 of the 802th dummy circuit is input to the 801th basic circuit 113-801. auxiliary signal V ST is input to and 802-th input terminal IN4 of the basic circuit 113-802.

図4は、シフトレジスタ回路112のn番目の基本回路113―nの回路図である。図13に示す従来技術に係るシフトレジスタ回路の基本回路との主な相違点として、従来技術に係る基本回路において、ロー電圧印加スイッチング回路211には、ロー電圧印加スイッチング素子SWAに相当するトランジスタT6が1個備えられているところ、本実施形態に係る基本回路113には、ロー電圧印加スイッチング回路11に、第1のロー電圧印加スイッチング素子に相当するトランジスタT6と、第2のロー電圧印加スイッチング素子に相当するトランジスタT6Aとが、出力端子OUTに対して2個並列に接続されて設けられている。同様に、従来技術に係る基本回路において、スイッチング信号供給スイッチング回路213には、スイッチング信号供給スイッチング素子SWBに相当するトランジスタT2が1個備えられているところ、本実施形態に係る基本回路113には、スイッチング信号供給スイッチング回路13に、第1のスイッチング信号供給スイッチング素子に相当するT2と、第2のスイッチング信号供給スイッチング素子に相当するT2Aとが、ノードN1に対して2個並列に接続されて設けられている。   FIG. 4 is a circuit diagram of the nth basic circuit 113-n of the shift register circuit 112. The main difference from the basic circuit of the shift register circuit according to the prior art shown in FIG. 13 is that in the basic circuit according to the prior art, the low voltage application switching circuit 211 includes a transistor T6 corresponding to the low voltage application switching element SWA. In the basic circuit 113 according to the present embodiment, the low voltage application switching circuit 11, the transistor T6 corresponding to the first low voltage application switching element, and the second low voltage application switching are provided. Two transistors T6A corresponding to the elements are provided in parallel to the output terminal OUT. Similarly, in the basic circuit according to the related art, the switching signal supply switching circuit 213 includes one transistor T2 corresponding to the switching signal supply switching element SWB. The basic circuit 113 according to the present embodiment includes T2 corresponding to the first switching signal supply switching element and T2A corresponding to the second switching signal supply switching element are connected to the switching signal supply switching circuit 13 in parallel with respect to the node N1. Is provided.

また、本実施形態に係る基本回路113において、ノードN2は、制御スイッチング素子となるトランジスタTA1,TA2,TA3,TA4を介して、1対の交流電圧線VGL_AC1,VGL_AC1Bに接続されている。また、トランジスタT2,T2Aの入力側には、もう1対の交流電圧線VGL_AC2,VGL_AC2Bそれぞれに接続され、トランジスタT2,T2Aの出力側は、ともにノードN1と接続されている。同様に、トランジスタT6,T6Aの入力側には、この1対の交流電圧線VGL_AC2,VGL_AC2Bそれぞれに接続され、トランジスタT6,T6Aの出力側は、ともに出力端子OUTと接続されている。 In the basic circuit 113 according to this embodiment, the node N2 is connected to a pair of AC voltage lines V GL_AC1 and V GL_AC1B through transistors TA1, TA2, TA3, and TA4 that serve as control switching elements. The input sides of the transistors T2 and T2A are connected to another pair of AC voltage lines VGL_AC2 and VGL_AC2B, respectively, and the output sides of the transistors T2 and T2A are both connected to the node N1. Similarly, the input sides of the transistors T6 and T6A are connected to the pair of AC voltage lines VGL_AC2 and VGL_AC2B, respectively, and the output sides of the transistors T6 and T6A are both connected to the output terminal OUT.

トランジスタTA1,TA3のゲートは、1対の交流電圧線VGL_AC1,VGL_AC1Bそれぞれに接続されている。ノードN2は、制御スイッチング素子となるトランジスタTA1,TA3を介して、それぞれ、ノードN2A,N2Bと接続されている。 The gates of the transistors TA1 and TA3 are connected to a pair of AC voltage lines VGL_AC1 and VGL_AC1B, respectively. The node N2 is connected to nodes N2A and N2B via transistors TA1 and TA3 serving as control switching elements, respectively.

トランジスタTA4,TA2のゲートにも、同様に、1対の交流電圧線VGL_AC1,VGL_AC1Bそれぞれに接続されている。トランジスタTA2を介して、交流電圧線VGL_AC1とノードN2Aが、また、トランジスタTA4を介して、交流電圧線VGL_AC1BとノードN2Bが、それぞれ接続されている。 Similarly, the gates of the transistors TA4 and TA2 are connected to a pair of AC voltage lines VGL_AC1 and VGL_AC1B, respectively. Via the transistor TA2, AC voltage line V GL_AC1 and node N2A is, also, through the transistor TA4, the AC voltage line V GL_AC1B and node N2B, are connected.

トランジスタT2,T2Aのゲートには、それぞれ、ノードN2A,N2Bが、同様に、トランジスタT6,T6Aのゲートには、それぞれ、ノードN2A,N2Bが、接続されている。   Nodes N2A and N2B are connected to the gates of the transistors T2 and T2A, respectively. Similarly, nodes N2A and N2B are connected to the gates of the transistors T6 and T6A, respectively.

図5は、2対の交流電圧線の電圧の時間変化を、ある基本回路113−nのゲート信号Gの電圧の時間変化とともに、示した図である。横軸方向は時間を表し、縦軸方向には、2対の交流電圧線及びゲート信号それぞれのハイ電圧(H)とロー電圧(L)が表されている。 Figure 5 is a time variation of the voltage of the two pairs of AC voltage lines, together with the time variation of the voltage of the gate signal G n of a basic circuit 113-n, illustrates. The horizontal axis represents time, and the vertical voltage represents the high voltage (H) and low voltage (L) of the two pairs of AC voltage lines and gate signals.

図5に示す通り、1対の交流電圧線VGL_AC1,VGL_AC1Bは互いにほぼ逆位相となっており、また、もう1対の交流電圧線VGL_AC2,VGL_AC2Bも互いにほぼ逆位相となっている。さらに、交流電圧線VGL_AC1と交流電圧線VGL_AC2も互いにほぼ逆位相となっている。 As shown in FIG. 5, a pair of AC voltage line V GL_AC1, V GL_AC1B is almost opposite phase, also has a further pair of AC voltage line V GL_AC2, V GL_AC2B be substantially opposite phases . Further, AC voltage line V GL_AC2 the AC voltage line V GL_AC1 also has a substantially opposite phase.

すなわち、図5に示す通り、第1の期間Pにおいて、交流電圧線VGL_AC1,VGL_AC2Bはロー電圧となっており、交流電圧線VGL_AC1B,VGL_AC2はハイ電圧となっている。そして、第1の期間Pに続く第2の期間Pにおいて、交流電圧線VGL_AC1,VGL_AC2Bはハイ電圧となっており、交流電圧線VGL_AC1B,VGL_AC2はロー電圧となっている。そして、第1の期間Pと第2の期間Pが交互に繰り返される。 That is, as shown in FIG. 5, in the first period P 1, AC voltage line V GL_AC1, V GL_AC2B is at a low voltage, AC voltage line V GL_AC1B, V GL_AC2 has a high voltage. Then, in the second period P 2 following the first period P 1, AC voltage line V GL_AC1, V GL_AC2B is at a high voltage, AC voltage line V GL_AC1B, V GL_AC2 has a low voltage. The first period P 1 and the second period P 2 are alternately repeated.

図5に示す通り、フレーム期間Pは、ゲート信号Gがハイ電圧となる信号ハイ期間Pと、ゲート信号Gがロー電圧となる信号ロー期間Pとによって構成しており、フレーム期間Pを1周期としてくり返されている。それゆえ、信号ハイ期間Pが時間とともに周期的にくり返され、ゲート信号Gは周期的にハイ電圧となっている。 As shown in FIG. 5, a frame period P F is a signal HIGH period P H in which the gate signal G n becomes high voltage, a gate signal G n is constituted by a signal LOW period P L as a low voltage, frame It is repeated a period P F as one cycle. Therefore, the signal HIGH period P H is repeated periodically with time, the gate signal G n has a periodically high voltage.

図5において、第1の期間Pは、順に到来する2つの信号ハイ期間Pを含む期間であり、第1の期間Pに続く第2の期間Pも同じ数である2つの信号ハイ期間Pを含む期間である。第1の期間Pと第2の期間Pの長さは等しく、それぞれの長さは、フレーム期間Pの2倍の長さである。すなわち、これら2対の交流電圧線は、第1の期間Pと第2の期間Pを足した期間がフレーム期間Pの4倍の長さと等しく、それを1周期として、繰り返されている。また、第1の期間Pと第2の期間Pとのそれぞれの切り替えは、ゲート信号Gがロー電圧となっている信号ロー期間Pの期間中に行われている。 5, the first period P 1 is a period including two signal high period P H arriving sequentially, the second period P 2 following the first period P 1 is the same number of two signals it is a period that includes the high period P H. The first period P 1 and the length of the second period P 2 equal, each length is twice the length of the frame period P F. That is, these two pairs of AC voltage line is equal to four times the length of the first period P 1 and the second period P 2 to the period is a frame period P F plus, it as one cycle, repeated by Yes. Further, the first period P 1 and the respective switching the second period P 2, the gate signal G n is carried out during the signal LOW period P L that has a low voltage.

ここで、表示領域となる表示パネルの1画面(フレーム)を表示する期間であるフレーム期間Pにおいて、各基本回路113より、順に、それぞれの信号ハイ期間Pにハイ電圧を出力するゲート信号が出力される。さらに、すべての基本回路113よりゲート信号が出力された後に、次のフレーム期間Pが始まるまでに、帰線期間(ブランキング期間)が設けられる。すなわち、フレーム期間Pとは、信号ハイ期間Pにゲート信号線105の総数を乗じた期間に、帰線期間を足したものである。これら2対の交流電圧線は、シフトレジスタ回路112を構成する各基本回路113に接続されているので、すべての基本回路113において、ゲート信号がロー電圧となっている期間である帰線期間に、第1の期間Pと第2の期間Pの切り替えがなされるのが望ましい。 Here, in the frame period P F is a period for displaying one screen (frame) of the display panel as a display area, from the basic circuits 113, in turn, a gate signal to output a high voltage to each of the signal high period P H Is output. Furthermore, after the gate signals from all of the basic circuit 113 is output before the next frame period P F begins, flyback period (blanking period) is provided. That is, the frame period P F, the period multiplied by the total number of gate signal line 105 to the signal high period P H, is obtained by adding the blanking period. Since these two pairs of AC voltage lines are connected to each basic circuit 113 that constitutes the shift register circuit 112, in all the basic circuits 113, during the blanking period during which the gate signal is at a low voltage. , it is desirable first period P 1 and the second switching period P 2 is made.

さらに、図5に楕円(a)として示される第1の期間Pから第2の期間Pへの切り替えの際に、交流電圧線VGL_AC1,VGL_AC2Bはともにロー電圧からハイ電圧に、交流電圧線VGL_AC1B,VGL_AC2はともにハイ電圧からロー電圧に、変化しているが、この変化のタイミングには微小な遅延が存在している。図5に楕円(b)として示される第2の期間Pから第1の期間Pへの切り替えの際も同様である。これら微小な遅延についての詳細は、後に説明する。 Further, when the first period P 1, shown as an ellipse (a) in FIG. 5 of the switching of the second to the period P 2, the AC voltage line V GL_AC1, the V GL_AC2B both high voltage from a low voltage, AC voltage line V GL_AC1B, V GL_AC2 from both the high voltage to low voltage, but have changed, a small delay is present in the timing of this change. The same applies as when switching to 5 in an elliptical (b) a first period P 1 from the second period P 2, shown as. Details of these minute delays will be described later.

第2の期間Pにおいて、交流電圧線VGL_AC1はハイ電圧であり、交流電圧線VGL_AC1Bはロー電圧である。このとき、図4に示す通り、トランジスタTA1はオン状態であり、トランジスタTA2はオフ状態である。それゆえ、ノードN2Aは、トランジスタTA1によりノードN2と導通されており、また、トランジスタTA2により交流電圧線VGL_AC1とは遮断されている。また、ノードN2Bは、トランジスタTA3によりノードN2から遮断されており、また、トランジスタTA4により交流電圧線VGL_AC1のロー電圧がノードN2Bに印加される。同様に、第1の期間Pにおいて、ノードN2AはノードN2から遮断され、ロー電圧に維持され、ノードN2BはノードN2と導通している。 In the second period P 2, the AC voltage line V GL_AC1 is high voltage, the AC voltage line V GL_AC1B is low voltage. At this time, as shown in FIG. 4, the transistor TA1 is in an on state and the transistor TA2 is in an off state. Therefore, the node N2A is transistor TA1 are electrically connected to the node N2, the addition is interrupted and the AC voltage line V GL_AC1 by the transistor TA2. The node N2B is disconnected from the node N2 by the transistor TA3, also, the low voltage of the AC voltage line V GL_AC1 is applied to the node N2B by the transistor TA4. Similarly, in the first period P 1, the node N2A is disconnected from the node N2, is maintained at a low voltage, the node N2B is electrically connected to the node N2.

ここで、第2の期間Pにおけるn番目の基本回路113−nの駆動動作について説明する。前述の通り、トランジスタT2,T6のゲートには、ノードN2Aが、トランジスタT2A,T6Aのゲートには、ノードN2Bが接続されており、第2の期間Pには、ノードN2AはノードN2と導通し、ノードN2Bはロー電圧に維持されている。 Here it will be described n-th driving operation of the basic circuit 113-n in the second period P 2. As described above, the conduction to the gates of the transistors T2, T6 is a node N2A, transistors T2A, the gate of T6A the node has N2B is connected to the second period P 2, the node N2A and the node N2 However, the node N2B is maintained at a low voltage.

n番目の基本回路113―nには、ロー電圧印加スイッチング回路11が備えられている。ロー電圧印加スイッチング回路11に備えられ、第1のロー電圧印加スイッチング素子に相当するトランジスタT6の入力側には、交流電圧線VGL_AC2が接続されている。それゆえ、第2の期間Pにおいて、信号ロー期間に応じて、ノードN2,N2Aがハイ電圧となり、トランジスタT6がオンされ、交流電圧線VGL_AC2のロー電圧が、出力端子OUTより、ゲート信号Gとして出力される。信号ハイ期間に応じて、ノードN2,N2Aはロー電圧となり、トランジスタT6はオフされる。第2の期間Pにおいて、ノードN2Bはロー電圧に維持されるので、第2のロー電圧印加スイッチング素子に相当するトランジスタT6Aはオフ状態で維持される。 The n-th basic circuit 113-n includes a low voltage application switching circuit 11. An AC voltage line VGL_AC2 is connected to the input side of the transistor T6 provided in the low voltage application switching circuit 11 and corresponding to the first low voltage application switching element. Thus, in the second period P 2, in response to the signal LOW period, the node N2, N2A becomes high voltage, the transistor T6 is turned on, the low voltage of the AC voltage line V GL_AC2 is the output terminal OUT, and a gate signal Output as Gn . In response to the signal high period, the nodes N2 and N2A become low voltage, and the transistor T6 is turned off. In the second period P 2, the node N2B is maintained at a low voltage, the transistors T6A which corresponds to the second row voltage applying switching device is maintained in the OFF state.

また、n番目の基本回路113―nには、ハイ電圧印加スイッチング回路12が備えられており、ハイ電圧印加スイッチング回路12には、ハイ電圧印加スイッチング素子SWGに相当するトランジスタT5と、昇圧容量C1が、備えられている。   The n-th basic circuit 113-n includes a high voltage application switching circuit 12. The high voltage application switching circuit 12 includes a transistor T5 corresponding to the high voltage application switching element SWG and a boost capacitor C1. Is provided.

トランジスタT5の入力側には、入力端子IN1が接続されており、入力端子IN1に基本クロック信号Vが入力される。トランジスタT5のゲートには、ノードN1の電圧が印加される。ノードN1は、信号ハイ期間に応じて、ハイ電圧となり、この時、トランジスタT5のゲートには、ノードN1のハイ電圧が印加されるので、トランジスタT5はオンされ、基本クロック信号Vの信号が、出力端子OUTより、ゲート信号Gとして出力される。また、ノードN1は、信号ロー期間に応じて、ロー電圧となり、この時、トランジスタT5はオフされる。 The input side of the transistor T5 is connected to the input terminal IN1, the input terminal IN1 is the basic clock signal V n are input. The voltage of the node N1 is applied to the gate of the transistor T5. Node N1, in response to the signal HIGH period, becomes high voltage. At this time, the gate of the transistor T5, since the high voltage at the node N1 is applied, the transistor T5 is turned on, the signal of the basic clock signal V n The gate signal Gn is output from the output terminal OUT. Further, the node N1 becomes a low voltage according to the signal low period, and at this time, the transistor T5 is turned off.

ノードN1をロー電圧に制御する回路が、スイッチング信号供給スイッチング回路13である。スイッチング信号供給スイッチング回路13に備えられ、第1のスイッチング信号供給スイッチング素子に相当するトランジスタT2の入力側には、交流電圧線VGL_AC2が接続されている。第2の期間Pにおいて、トランジスタT6と同様に、信号ロー期間に応じて、ノードN2,N2Aがハイ電圧となり、トランジスタT2がオンされ、交流電圧線VGL_AC2のロー電圧が、ノードN1に印加され、トランジスタT5はオフされる。また、信号ハイ期間に応じて、ノードN2,N2Aはロー電圧となり、トランジスタT2はオフされる。第2の期間Pにおいて、ノードN2Bはロー電圧に維持され、第2のスイッチング信号供給スイッチング素子に相当するトランジスタT2Aは、オフ状態で維持される。 A circuit that controls the node N1 to a low voltage is a switching signal supply switching circuit 13. An AC voltage line VGL_AC2 is connected to the input side of the transistor T2 provided in the switching signal supply switching circuit 13 and corresponding to the first switching signal supply switching element. In the second period P 2, similarly to the transistor T6, in response to the signal LOW period, the node N2, N2A becomes high voltage, transistor T2 is turned on, the low voltage of the AC voltage line V GL_AC2 is applied to the node N1 The transistor T5 is turned off. Further, according to the signal high period, the nodes N2 and N2A become low voltage, and the transistor T2 is turned off. In the second period P 2, the node N2B is held low voltage, the transistor T2A corresponds to the second switching signal supply switching element is maintained in the OFF state.

このように、信号ハイ期間に応じて、ノードN1はハイ電圧に、ノードN2はロー電圧となり、信号ロー期間に応じて、ノードN1はロー電圧に、ノードN2はハイ電圧に維持される。図4に示す他のトランジスタや容量は、これらノードを制御するために備えられている。   As described above, the node N1 is set to the high voltage and the node N2 is set to the low voltage according to the signal high period, and the node N1 is maintained at the low voltage and the node N2 is maintained at the high voltage according to the signal low period. The other transistors and capacitors shown in FIG. 4 are provided to control these nodes.

図6は、n番目の基本回路113―nのノードN1,N2の電圧の時間的な変化を、入力信号である基本クロック信号Vと、近傍の基本回路のゲート信号とともに示したものである。以下、図6に示す各信号の電圧の時間変化とともに、n番目の基本回路113―nの駆動動作について説明する。 Figure 6 is one in which the temporal change of the voltage of the n-th basic circuit 113-n nodes N1, N2 of the basic clock signal V n which is the input signal, shown with the gate signal of the basic circuit in the vicinity . Hereinafter, the driving operation of the nth basic circuit 113-n will be described along with the time change of the voltage of each signal shown in FIG.

図4に示す通り、トランジスタT1のゲート及び入力側には、入力端子IN3が接続されており(ダイオード接続)、前段の基本回路113―(n−1)からのゲート信号Gn−1が入力端子IN3に入力される。図6に示す期間Paに、ゲート信号Gn−1がハイ電圧となるので、期間Paに、トランジスタT1はオンされ、ノードN1にハイ電圧が印加される。 As shown in FIG. 4, the input terminal IN3 is connected to the gate and the input side of the transistor T1 (diode connection), and the gate signal G n−1 from the basic circuit 113- (n−1) in the previous stage is input. Input to the terminal IN3. Since the gate signal G n−1 becomes a high voltage during the period Pa shown in FIG. 6, the transistor T1 is turned on during the period Pa, and a high voltage is applied to the node N1.

トランジスタT4のゲートには、ノードN1が接続され、期間PaにノードN1がハイ電圧となるので、トランジスタT4はオンされる。トランジスタT4の入力側には、ロー電圧線VGLが接続されているので、トランジスタT4がオンされると、ロー電圧線VGLのロー電圧がノードN2に印加される。 The node N1 is connected to the gate of the transistor T4. Since the node N1 becomes a high voltage during the period Pa, the transistor T4 is turned on. The input side of the transistor T4, since the low voltage line V GL is connected, the transistor T4 is turned on, the low voltage of the low voltage line V GL is applied to the node N2.

信号ハイ期間である期間Pbにおいて、ノードN1はハイ電圧に維持され、トランジスタT5はオンされた状態で維持される。期間Pbに、入力端子IN1に入力される基本クロック信号Vは、ハイ電圧となる。よって、期間Pbにおいて、基本クロック信号Vのハイ電圧が、トランジスタT5を介して、出力端子OUTより、ゲート信号Gとして出力される。 In the period Pb which is a signal high period, the node N1 is maintained at a high voltage, and the transistor T5 is maintained in an on state. The period Pb, the basic clock signal V n which is inputted to the input terminal IN1 is at the high voltage. Therefore, in the period Pb, the high voltage of the basic clock signal V n, via the transistor T5, the output terminal OUT, and is output as a gate signal G n.

ここで、実際には、トランジスタT1に、閾値電圧Vthが存在するために、期間Paにおいて、ノードN1の電圧は、前段の基本回路113―(n−1)からのゲート信号Gn−1のハイ電圧から、トランジスタT1の閾値電圧Vthを減じた電圧となってしまう。この電圧では、信号ハイ期間である期間Pbにおいて、トランジスタT5を十分にオンすることが出来ない場合もあり得るので、ハイ電圧印加スイッチング回路12には、昇圧容量C1がトランジスタT5と並列に接続されている。期間Pbになると、ゲート信号Gn−1がロー電圧に変化し、トランジスタT1がオフされるが、ノードN1はハイ電圧に維持され、トランジスタT5はオン状態を保つ。期間Pbには、出力端子OUTに、入力端子IN1に入力される基本クロック信号Vのハイ電圧が印加され、昇圧容量C1の容量カップリングにより、ノードN1は更に高電圧に昇圧される。これは、ブートストラップ電圧と呼ばれている。 Here, in reality, since the threshold voltage V th exists in the transistor T1, the voltage of the node N1 is set to the gate signal G n−1 from the previous basic circuit 113- (n−1) in the period Pa. Is a voltage obtained by subtracting the threshold voltage Vth of the transistor T1 from the high voltage. At this voltage, the transistor T5 may not be sufficiently turned on in the period Pb which is the signal high period. Therefore, the boost capacitor C1 is connected in parallel to the transistor T5 in the high voltage application switching circuit 12. ing. In the period Pb, the gate signal G n−1 changes to a low voltage and the transistor T1 is turned off, but the node N1 is maintained at a high voltage, and the transistor T5 is kept on. During the period Pb, the output terminal OUT, and the high voltage of the basic clock signal V n which is inputted to the input terminal IN1 is applied, due to capacitive coupling of the boosting capacitor C1, node N1 is further boosted to a high voltage. This is called the bootstrap voltage.

前述の通り、トランジスタT4のゲートにはノードN1が接続されているので、ノードN1がハイ電圧である期間、すなわち、期間Pa,Pb,Pcの間、トランジスタT4はオン状態に維持され、ロー電圧線VGLのロー電圧を出力し、ノードN2はロー電圧に維持される。 As described above, since the node N1 is connected to the gate of the transistor T4, the transistor T4 is maintained in the on state during the period when the node N1 is at the high voltage, that is, the periods Pa, Pb, and Pc. outputs the low voltage line V GL, the node N2 is maintained at the low voltage.

図4に示す通り、トランジスタT9の入力側には、ロー電圧線VGLが接続されており、トランジスタT9のゲートには入力端子IN4が接続されている。入力端子IN4に、次々段の基本回路113―(n+2)からのゲート信号Gn+2が入力される。 As shown in FIG. 4, a low voltage line VGL is connected to the input side of the transistor T9, and an input terminal IN4 is connected to the gate of the transistor T9. The gate signal G n + 2 from the next-stage basic circuit 113- (n + 2) is input to the input terminal IN4.

図6に示す通り、期間Pdに、ゲート信号Gn+2がハイ電圧となるので、期間Pdに、トランジスタT9はオンされ、ロー電圧線VGLのロー電圧がノードN1に印加される。これにより、トランジスタT5はオフされる。また、同時に、トランジスタT4もオフされる。 As shown in FIG. 6, since the gate signal G n + 2 becomes a high voltage during the period Pd, the transistor T9 is turned on during the period Pd, and the low voltage of the low voltage line V GL is applied to the node N1. Thereby, the transistor T5 is turned off. At the same time, the transistor T4 is also turned off.

図4に示す通り、ロー電圧線VGLとハイ電圧線VGHの間には、保持容量C3及びトランジスタT3が直列に接続されている。トランジスタT3の出力側と保持容量C3の正極は、ノードN2に接続されている。また、保持容量のC3の負極にはロー電圧線VGLが、トランジスタT3の入力側にはハイ電圧線VGHが、それぞれ接続されている。トランジスタT3のゲートには、入力端子IN2が接続され、入力端子IN2に基本クロック信号Vn+2が入力される。 As shown in FIG. 4, a storage capacitor C3 and a transistor T3 are connected in series between the low voltage line VGL and the high voltage line VGH . The output side of the transistor T3 and the positive electrode of the storage capacitor C3 are connected to the node N2. Moreover, the low voltage line V GL is connected to the negative electrode of the C3 of the holding capacity, on the input side of the transistor T3 is high voltage line V GH are respectively connected. The input terminal IN2 is connected to the gate of the transistor T3, and the basic clock signal Vn + 2 is input to the input terminal IN2.

期間Pdに、基本クロック信号Vn+2がハイ電圧となるので、期間Pdに、トランジスタT3はオンされ、ノードN2の電圧をハイ電圧に変化させる。同時に、保持容量C3がハイ電圧に充電される。 Since the basic clock signal V n + 2 becomes a high voltage during the period Pd, the transistor T3 is turned on during the period Pd, and the voltage at the node N2 is changed to a high voltage. At the same time, the storage capacitor C3 is charged to a high voltage.

その後、期間Peに、基本クロック信号Vn+2がロー電圧となり、トランジスタT3がオフされた後も、保持容量C3によりノードN2の電圧はハイ電圧で維持される。さらに、基本クロック信号Vn+2は周期的にハイ電圧となり、保持容量C3を周期的に充電し続けるので、ノードN2の電圧はハイ電圧に維持されることとなる。 After that, in the period Pe, the basic clock signal V n + 2 becomes a low voltage, and the voltage of the node N2 is maintained at a high voltage by the storage capacitor C3 even after the transistor T3 is turned off. Further, the basic clock signal V n + 2 periodically becomes a high voltage, and the storage capacitor C3 continues to be periodically charged, so that the voltage at the node N2 is maintained at a high voltage.

以上により、信号ハイ期間に応じて、期間Pa,Pb,Pcの期間においては、ノードN1はハイ電圧となり、ハイ電圧印加スイッチング素子であるトランジスタT5はオンされ、この期間、基本クロック信号Vの電圧が、出力端子OUTより、ゲート信号Gとして出力される。とくに、期間Pbにおいて、基本クロック信号Vはハイ電圧となるので、ゲート信号Gもこの期間、ハイ電圧になる。また、この期間において、ノードN2はロー電圧となり、第1のロー電圧印加スイッチング素子に相当するトランジスタT6、及び、第1のスイッチング信号供給スイッチング素子に相当するトランジスタT2は、オフされる。 As described above, according to the signal high period, in the periods Pa, Pb, and Pc, the node N1 becomes a high voltage, and the transistor T5 that is a high voltage application switching element is turned on. During this period, the basic clock signal V n The voltage is output from the output terminal OUT as the gate signal Gn . In particular, in the period Pb, since the basic clock signal V n to a high voltage, the gate signal G n In this period, high voltage. Further, during this period, the node N2 becomes a low voltage, and the transistor T6 corresponding to the first low voltage application switching element and the transistor T2 corresponding to the first switching signal supply switching element are turned off.

また、信号ロー期間に応じて、1フレーム期間のうち、期間Pa,Pb,Pc以外の期間においては、ノードN2がハイ電圧で維持され、トランジスタT2がオンされ、ノードN1はロー電圧で維持される。同じく、トランジスタT6がオンされ、交流電圧線VGL_AC1Bのロー電圧が、出力端子OUTより、ゲート信号Gとして出力される。 Further, according to the signal low period, in one frame period other than the periods Pa, Pb, and Pc, the node N2 is maintained at a high voltage, the transistor T2 is turned on, and the node N1 is maintained at a low voltage. The Similarly, the transistor T6 is turned on, and the low voltage of the AC voltage line VGL_AC1B is output as the gate signal Gn from the output terminal OUT.

以上、第2の期間Pにおけるn番目の基本回路113―nの駆動動作について、説明した。これに対して、第1の期間Pにおいては、前述の通り、ノードN2AはノードN2から遮断され、ロー電圧に維持され、ノードN2BはノードN2と導通している。トランジスタT2A,T6Aのゲートには、ノードN2Bが接続されており、第1の期間Pにおいて、トランジスタT2,T6はオフ状態に保たれ、トランジスタT2A,T6Aは、信号ロー期間に応じて、オンされ、それぞれ、ノードN1及び出力端子OUTに、交流電圧線VGL_AC2Bのロー電圧が印加される。 Although the n-th driving operation of the basic circuit 113-n in the second period P 2, have been described. In contrast, in the first period P 1, as described above, the node N2A is disconnected from the node N2, is maintained at a low voltage, the node N2B is electrically connected to the node N2. Transistors T2A, the gate of T6A, at node N2B is connected, the first period P 1, transistor T2, T6 is kept turned off, the transistors T2A, T6A, in response to the signal LOW period, on Then , the low voltage of the AC voltage line VGL_AC2B is applied to the node N1 and the output terminal OUT, respectively.

すなわち、信号ロー期間に応じて、第1のロー電圧印加スイッチング素子に相当するトランジスタT6の代わりに、第2のロー電圧印加スイッチング素子に相当するトランジスタT6Aが、第1のスイッチング信号供給スイッチング素子に相当するトランジスタT2の代わりに、第2のスイッチング信号供給スイッチング素子に相当するトランジスタT2Aが駆動される。しかしながら、これ以外の駆動動作は、上述する駆動動作と同様である。そして、第1の期間Pと第2の期間Pが繰り返され、それに応じて、駆動されるスイッチング素子が順次、切り替えられる。 That is, according to the signal low period, instead of the transistor T6 corresponding to the first low voltage application switching element, the transistor T6A corresponding to the second low voltage application switching element serves as the first switching signal supply switching element. Instead of the corresponding transistor T2, the transistor T2A corresponding to the second switching signal supply switching element is driven. However, other driving operations are the same as those described above. The first period P 1 and the second period P 2 is repeated, accordingly, the switching element to be driven is sequentially switched.

図7は、2対の交流電圧線の電圧の時間変化を示す図である。図5に示す2対の交流電圧線の電圧の時間変化のうち、図5に楕円で示す(a),(b)の近傍の期間について詳細を示したものである。ここで、(a)は、第1の期間Pから第2の期間Pへの切り替えのタイミングを、また、(b)は、第2の期間Pから第1の期間Pへの切り替えのタイミングを示している。図に矢印にて示される時刻を、それぞれ、t1,t2,t3,t4と定義する。 FIG. 7 is a diagram showing the time change of the voltages of the two pairs of AC voltage lines. FIG. 5 shows details of a time period in the vicinity of (a) and (b) indicated by ellipses in FIG. 5 among the time changes of the voltages of the two pairs of AC voltage lines shown in FIG. 5. Here, (a) represents the timing of switching from the first period P 1 to the second period P 2, also, (b) it is from the second period P 2 to the first period P 1 The timing of switching is shown. The times indicated by arrows in the figure are defined as t1, t2, t3, and t4, respectively.

まずは、(a)について、すなわち、第1の期間Pから第2の期間Pへの切り替えについて、説明する。 First, for (a), i.e., the switching from the first period P 1 to the second period P 2, it will be described.

前述の通り、第1の期間Pにおいて、交流電圧線VGL_AC1,VGL_AC2Bがロー電圧に、交流電圧線VGL_AC1B,VGL_AC2はハイ電圧となっている。前述の通り、第1の期間Pにおいては、ノードN2BがノードN2と導通し、ノードN2Aがロー電圧に維持されているので、第2のロー電圧印加スイッチング素子に相当するトランジスタT6A及び第2のスイッチング信号供給スイッチング素子に相当するトランジスタT2Aが駆動される。このとき、第1のロー電圧印加スイッチング素子に相当するトランジスタT6及び第1のスイッチング信号供給スイッチング素子に相当するトランジスタT2はオフ状態で維持される。 As described above, in the first period P 1, AC voltage line V GL_AC1, V GL_AC2B to low voltage, AC voltage line V GL_AC1B, V GL_AC2 has a high voltage. As described above, in the first period P 1, the node N2B is conductive with the node N2, the node N2A is maintained at the low voltage, the transistors T6A and second corresponding to the second low voltage application switching device The transistor T2A corresponding to the switching signal supply switching element is driven. At this time, the transistor T6 corresponding to the first low voltage application switching element and the transistor T2 corresponding to the first switching signal supply switching element are maintained in the OFF state.

まず、時刻t1に、交流電圧線VGL_AC2がハイ電圧からロー電圧に変化する。これにより、トランジスタT6,T2の入力側がロー電圧に変化する。そのタイミングに遅れて、時刻t2に、交流電圧線VGL_AC1がロー電圧からハイ電圧に変化する。これにより、トランジスタTA1がオンされ、ノードN2は、ノードN2Bに加えて、ノードN2Aとも導通する。また、交流電圧線VGL_AC1Bのハイ電圧によってオン状態となっているトランジスタTA2の入力側がハイ電圧に変化する。時刻t2以前には、ノードN2Aはロー電圧であり、ハイ電圧となっているノードN2が、トランジスタTA1がオンされることにより、単に、ノードN2Aと導通するだけならば、ノードN2の電圧が大きく低下してしまうところ、トランジスタTA2により、ノードN2Aがロー電圧からハイ電圧に変化するので、時刻t2において、ノードN2の電圧の低下は抑制されている。そして、ノードN2AがノードN2と導通したことにより、第1のロー電圧印加スイッチング素子に相当するトランジスタT6及び第1のスイッチング信号供給スイッチング素子に相当するトランジスタT2も駆動されることとなる。また、時刻t2に、トランジスタTA4もオンされる。 First, at time t1, the AC voltage line VGL_AC2 changes from a high voltage to a low voltage. As a result, the input sides of the transistors T6 and T2 change to a low voltage. The AC voltage line VGL_AC1 changes from the low voltage to the high voltage at time t2 after the timing. Thereby, the transistor TA1 is turned on, and the node N2 becomes conductive with the node N2A in addition to the node N2B. Further, the input side of the transistor TA2 that is turned on by the high voltage of the AC voltage line VGL_AC1B changes to the high voltage. Before the time t2, the node N2A is at a low voltage, and if the node N2 that is at a high voltage simply conducts with the node N2A by turning on the transistor TA1, the voltage at the node N2 increases. However, since the node TA2A changes from the low voltage to the high voltage by the transistor TA2, the voltage drop at the node N2 is suppressed at time t2. Since the node N2A is electrically connected to the node N2, the transistor T6 corresponding to the first low voltage application switching element and the transistor T2 corresponding to the first switching signal supply switching element are also driven. At time t2, the transistor TA4 is also turned on.

次に、時刻t3に、交流電圧線VGL_AC1Bがハイ電圧からロー電圧に変化する。これにより、トランジスタTA3がオフされ、ノードN2BがノードN2から遮断される。また、トランジスタTA2もオフされ、ノードN2Aが交流電圧線VGL_AC1から遮断される。さらに、時刻t2よりオン状態となっているトランジスタTA4の入力側がロー電圧に変化するので、ノードN2Bがハイ電圧からロー電圧に変化し、第2のロー電圧印加スイッチング素子に相当するトランジスタT6A及び第2のスイッチング信号供給スイッチング素子に相当するトランジスタT2Aがオフされる。その後、時刻t4に、交流電圧線VGL_AC2Bがロー電圧からハイ電圧に変化する。これにより、トランジスタT6A,T2Aの入力側がハイ電圧に変化する。 Next, at time t3, the AC voltage line VGL_AC1B changes from a high voltage to a low voltage. Thereby, the transistor TA3 is turned off, and the node N2B is disconnected from the node N2. The transistor TA2 is also turned off, and the node N2A is disconnected from the AC voltage line VGL_AC1 . Further, since the input side of the transistor TA4 that is turned on from time t2 changes to the low voltage, the node N2B changes from the high voltage to the low voltage, and the transistor T6A corresponding to the second low voltage application switching element and the second transistor T6A. The transistor T2A corresponding to the switching signal supply switching element 2 is turned off. Thereafter, at time t4, the AC voltage line VGL_AC2B changes from the low voltage to the high voltage. As a result, the input sides of the transistors T6A and T2A change to a high voltage.

よって、第2の期間Pにおいて、トランジスタT6,T2が駆動され、トランジスタT6A,T2Aがオフ状態に維持される。 Therefore, in the second period P 2, the transistors T6, T2 are driven, the transistors T6A, T2A are maintained in the OFF state.

以上、(a)について、すなわち、第1の期間Pから第2の期間Pへの切り替えについて、説明したが、(b)について、すなわち、第2の期間Pから第1の期間Pへの切り替えについても同様である。時刻t1にトランジスタT6A,T2Aの入力側がロー電圧に変化する。その後、時刻t2に、トランジスタTA3,TA2がオンされ、ノードN2Aは、ノードN2と導通し、ハイ電圧に変化することにより、トランジスタT6,T2が駆動される。次に、時刻t3に、トランジスタTA1,TA4がオフされ,ノードN2BがノードN2から遮断され、ロー電圧に変化することにより、トランジスタT6A,T2Aがオフされる。その後、時刻t4に、トランジスタT6,T2の入力側がハイ電圧に変化する。 Although the (a), i.e., the switching from the first period P 1 to the second period P 2, have been described, (b) for, i.e., the first period P from the second period P 2 The same applies to switching to 1 . At time t1, the input sides of the transistors T6A and T2A change to a low voltage. Thereafter, at time t2, the transistors TA3 and TA2 are turned on, and the node N2A is brought into conduction with the node N2 to change to a high voltage, thereby driving the transistors T6 and T2. Next, at time t3, the transistors TA1 and TA4 are turned off, the node N2B is disconnected from the node N2, and changed to a low voltage, whereby the transistors T6A and T2A are turned off. Thereafter, at time t4, the input sides of the transistors T6 and T2 change to a high voltage.

以上が、本発明の本実施形態に係るゲート線駆動回路及びそれを用いた表示装置の構成と駆動動作である。図13に示す従来技術にかかるシフトレジスタ回路においては、トランジスタT2,T6のゲートに、信号ロー期間に応じて、長時間、ハイ電圧が印加されていたところ、図4に示す本実施形態に係る基本回路113において、トランジスタのゲートにハイ電圧が印加される時間が、トランジスタT2,T6と、トランジスタT2A,T6Aに、それぞれ分担されている。これにより、スイッチング素子の劣化への時間を遅らせることができ、また、長寿命化を実現させることが出来ている。   The above is the configuration and driving operation of the gate line driving circuit and the display device using the same according to the embodiment of the present invention. In the shift register circuit according to the prior art shown in FIG. 13, a high voltage is applied to the gates of the transistors T2 and T6 for a long time in accordance with the signal low period. According to this embodiment shown in FIG. In the basic circuit 113, the time during which the high voltage is applied to the gate of the transistor is shared by the transistors T2 and T6 and the transistors T2A and T6A. As a result, the time required for deterioration of the switching element can be delayed, and a longer life can be realized.

また、トランジスタのゲートにハイ電圧が印加される時間が、トランジスタT2,T6と、トランジスタT2A,T6Aに、それぞれ分担され、それぞれのトランジスタは、オフ状態となる期間が存在している。トランジスタのゲートにハイ電圧が印加され、トランジスタがオン状態になっているときに生じたVthシフトが、そのトランジスタがオフ状態となっている期間に、緩和されている。それにより、スイッチング素子のVthシフトが抑制されている。 In addition, the time during which the high voltage is applied to the gate of the transistor is shared by the transistors T2 and T6 and the transistors T2A and T6A, and there is a period in which each transistor is in the off state. A Vth shift that occurs when a high voltage is applied to the gate of the transistor and the transistor is in an on state is mitigated during a period in which the transistor is in an off state. Thereby, the Vth shift of the switching element is suppressed.

特に、このトランジスタがTFTであり、さらに、TFTにおける半導体薄膜が非晶質シリコン(Amorphous Silicon:以下、a―Siと記す)で構成されている場合、本発明の効果はさらに高まる。a―SiのTFTに正バイアス電圧が長時間印加された場合に、Vthシフトが顕著に表れるからである。たとえば、後述する通り、素子温度を70℃の環境下で、a−SiのTFTに30Vの正バイアス電圧が3時間印加されることにより、Vthシフトが10V程度生じてしまう。 In particular, when the transistor is a TFT and the semiconductor thin film in the TFT is made of amorphous silicon (hereinafter referred to as a-Si), the effect of the present invention is further enhanced. This is because when a positive bias voltage is applied to the a-Si TFT for a long time, a Vth shift appears remarkably. For example, as will be described later, when a positive bias voltage of 30 V is applied to an a-Si TFT for 3 hours in an environment where the element temperature is 70 ° C., a Vth shift of about 10 V occurs.

さらに、トランジスタがオフ状態になっているときに、逆バイアス電圧が印加される場合に、本発明の効果は高まる。例えば、第1の期間Pにおいて、トランジスタT2,T6のゲートにはロー電圧が印加され、トランジスタT2,T6はオフ状態に保たれる。このとき、トランジスタT2,T6の入力側には、それぞれ、交流電圧線VGL_AC2のハイ電圧が印加される。すなわち、トランジスタT2,T6の入力側には、それぞれ、ゲートよりも高い電圧がかかっており、トランジスタT2,T6には、ともに逆バイアス電圧が印加されている。トランジスタに逆バイアス電圧が印加されると、Vthシフトが逆向きに進行するので、トランジスタがオフ状態になっているときに、逆バイアス電圧が印加されることにより、さらに、Vthシフトの抑制が大きく促進される。 Further, the effect of the present invention is enhanced when a reverse bias voltage is applied when the transistor is in an off state. For example, in the first period P 1, LOW voltage is applied to the gate of the transistor T2, T6, transistors T2, T6 is kept turned off. At this time, the high voltage of the AC voltage line VGL_AC2 is applied to the input sides of the transistors T2 and T6, respectively. That is, a voltage higher than that of the gate is applied to the input sides of the transistors T2 and T6, and a reverse bias voltage is applied to both the transistors T2 and T6. When a reverse bias voltage is applied to the transistor, the Vth shift proceeds in the reverse direction. Therefore, when the transistor is in the off state, the reverse bias voltage is applied to further suppress the Vth shift. Is greatly promoted.

従来技術に係るシフトレジスタ回路におけるトランジスタT2,T6のように、あるスイッチング素子に長時間ハイ電圧が印加される直流駆動(以下、DC駆動と記す)において生じるVthシフトが問題となっている。これに対して、本発明に係るシフトレジスタ回路においては、2個のスイッチング素子があり、一方のスイッチング素子が駆動され、他方のスイッチング素子がオフされる状態を交互に繰り返す交流駆動(以下、AC駆動と記す)により、従来技術において問題となっていたVthシフトが抑制されている。すなわち、DC駆動において生じていた問題を、AC駆動により抑制されており、AC駆動の中でも、出来る限り短期間ずつ、上記状態を交互に繰り返した方がよいと予想される。よって、前述の通り、帰線期間において交流電圧線がロー電圧からハイ電圧に(ハイ電圧からロー電圧)に変化する場合、1フレーム期間P毎に上記状態の切り替えをすると、Vthシフトが最も抑制されると予想される。 As in the transistors T2 and T6 in the shift register circuit according to the prior art, there is a problem of Vth shift that occurs in direct current drive (hereinafter referred to as DC drive) in which a high voltage is applied to a certain switching element for a long time. In contrast, in the shift register circuit according to the present invention, there are two switching elements, one switching element is driven, and the other switching element is alternately turned off (hereinafter referred to as AC driving). Vth shift, which is a problem in the prior art, is suppressed. That is, the problem that has occurred in the DC drive is suppressed by the AC drive, and it is expected that the above state should be alternately repeated as short as possible in the AC drive. Therefore, as described above, if the AC voltage line in the blanking period is changed (from high voltage low voltage) from low voltage to high voltage, when the switching of the state for each frame period P F, is V th shift Expected to be the most suppressed.

図8は、異なる電圧印加方式に対するVthシフトと時間経過の関係を表す図である。図の縦軸は、トランジスタT2,T6などにおけるVthシフトを表し、単位は最大シフト電圧に対するシフト電圧の比で表されている。図の横軸は、電圧印加時間を表している。4本の曲線は、DC駆動の場合と、異なる3つの周波数によるAC駆動の場合とを表している。 FIG. 8 is a diagram illustrating the relationship between Vth shift and time passage for different voltage application methods. The vertical axis in the figure represents the Vth shift in the transistors T2, T6, etc., and the unit is represented by the ratio of the shift voltage to the maximum shift voltage. The horizontal axis of the figure represents the voltage application time. The four curves represent the case of DC driving and the case of AC driving with three different frequencies.

図8に示す表示装置はすべて、画面(フレーム)表示周波数が60Hz、すなわち、フレーム期間Pが1/60秒となっている。AC駆動のうち、30Hzとは、AC駆動の周期が1/30秒、すなわち、フレーム期間Pの2倍を意味する。2個のスイッチング素子のうち、第1のスイッチング素子がオフされ、第2のスイッチング素子が駆動される第1の期間Pと、第1のスイッチング素子が駆動され、第2のスイッチング素子がオフされる第2の期間Pとの合計の期間を1周期としてAC駆動されるので、第1の期間P及び第2の期間Pはそれぞれ1フレーム期間Pとなっている。同様に、7.5Hzとは、AC駆動の周期が、フレーム期間Pの8倍であり、第1の期間P及び第2の期間Pはそれぞれ、フレーム期間Pの4倍である。また、1.9Hzとは、AC駆動の周期が、フレーム期間Pの32倍であり、第1の期間P及び第2の期間Pはそれぞれ、フレーム期間Pの16倍である。 All display device shown in FIG. 8, the screen (frame) display frequency is 60 Hz, i.e., the frame period P F becomes 1/60 seconds. Of AC drive, a 30 Hz, the period of the AC driving is 1/30 seconds, i.e., means two times the frame period P F. Of the two switching elements, the first switching element is turned off and the second switching element is driven, and the first period P 1 is driven, and the first switching element is driven and the second switching element is turned off. since the AC drive the total duration of the second period P 2 which is as one cycle, a first period P 1 and the second period P 2 is respectively a 1-frame period P F. Similarly, the 7.5 Hz, the period of the AC driving is a 8-fold frame period P F, the first period P 1 and the second period P 2, respectively, it is four times the frame period P F . Further, the 1.9 Hz, the period of the AC driving is a 32-fold frame period P F, the first period P 1 and the second period P 2, respectively, is 16 times the frame period P F.

図8が示す通り、DC駆動よりもAC駆動の方が、Vthシフトがより抑制されている。AC駆動においては、AC駆動周波数が小さくなればなるほど、すなわち、第1の期間P及び第2の期間Pそれぞれが長くなればなるほど、Vthシフトがより抑制されている。これは、DC駆動との比較から予想に反する結果となっている。 As shown in FIG. 8, the Vth shift is further suppressed in the AC drive than in the DC drive. In AC driving, the smaller the AC drive frequency, i.e., larger the first period P 1 and the second period P 2 long, respectively, V th shift is further suppressed. This is a result contrary to expectation from comparison with DC drive.

第1の期間P及び第2の期間Pそれぞれが、1フレーム期間Pである時よりも、1フレーム期間Pより長い期間とした時の方が、Vthシフトの効果は高まることとなる。第1の期間P及び第2の期間Pの切り替えは、フレーム期間Pのうち、シフトレジスタ回路のいずれの基本回路からもゲート信号が出力されない帰線期間に行われるのが望ましいので、この場合、第1の期間P及び第2の期間Pそれぞれは、フレーム期間Pの2以上の整数倍となる。 The first period P 1 and the second period P 2 each is, one frame period P F than when it is, who when one frame period P F longer periods, the effect of V th shift increases that It becomes. Switching of the first period P 1 and the second period P 2, of the frame period P F, since the performed blanking interval of the gate signal is not output from any of the basic circuit of a shift register circuit is desired, in this case, the first period P 1 and the second period P 2, respectively, the two or more integral multiple of a frame period P F.

図8に示す通り、第1の期間P及び第2の期間Pは1フレーム期間Pより長くすればするほど、Vthシフトがより抑制されている。第1の期間P及び第2の期間Pの上限は、DC駆動において、Vthシフトが閾値電圧Vthの臨界値を超える電圧印加時間となるので、この時間以下となるよう第1の期間P及び第2の期間Pを設定すると良い。 As shown in FIG. 8, the first period P 1 and the second period P 2 is more you longer than one frame period P F, V th shift is further suppressed. The upper limit of the first period P 1 and the second period P 2 is the voltage application time in which the V th shift exceeds the critical value of the threshold voltage V th in DC driving, so the first period is set to be equal to or less than this time. it may be set to a period P 1 and the second period P 2.

さらに、第1の期間P及び第2の期間Pの切り替えのタイミングで、交流電圧線の電圧が図7に示す変化をしていることにより、2個のトランジスタT6,T6Aにより、信号ロー期間に応じて、安定的に、出力端子OUTからゲート信号Gとしてロー電圧が出力される。同様に、2個のトランジスタT2,T2Aにより、安定的に、ノードN1にロー電圧が印加される。これにより、ゲート信号Gに生じるノイズが抑制される。 Furthermore, in the first period P 1 and the second switching timing period P 2, by the voltage of the AC voltage line is the change shown in FIG. 7, the two transistors T6, T6A, signal LOW A low voltage is stably output as the gate signal Gn from the output terminal OUT according to the period. Similarly, a low voltage is stably applied to the node N1 by the two transistors T2 and T2A. Thereby, noise generated in the gate signal Gn is suppressed.

例えば、図7に(a)として示す通り、第1の期間Pから第2の期間Pの切り替えのタイミングにおいて、時刻t1に交流電圧線VGL_AC2がハイ電圧からロー電圧に変化し、そのタイミングに遅れて、時刻t2に交流電圧線VGL_AC1がロー電圧からハイ電圧に変化している。これにより、第1のロー電圧印加スイッチング素子に相当するトランジスタT6及び第1のスイッチング信号供給スイッチング素子に相当するトランジスタT2の入力側が時刻t1にハイ電圧からロー電圧に変化したタイミングに遅れて、この2個のトランジスタT6,T2が、時刻t2にオンされるので、トランジスタT6,T2から、安定的に、ロー電圧が出力される。 For example, as shown as (a) in FIG. 7, at the timing of the first period P 1 second switching time period P 2, the AC voltage line V GL_AC2 changes from high voltage to low voltage at time t1, the The AC voltage line VGL_AC1 changes from the low voltage to the high voltage at time t2 after the timing. As a result, the input side of the transistor T6 corresponding to the first low voltage application switching element and the transistor T2 corresponding to the first switching signal supply switching element is delayed from the time when the high voltage changes to the low voltage at time t1, Since the two transistors T6 and T2 are turned on at time t2, a low voltage is stably output from the transistors T6 and T2.

実際には、ノードN2Aが安定的にハイ電圧になるまでには、時刻t2からしばらくの時間を要するし、また、2個のトランジスタT6,T2それぞれが有する閾値電圧Vthにより、安定的にロー電圧が出力されるまでには、さらにしばらくの時間を要する。しかし、この間も、第2のロー電圧印加スイッチング素子に相当するトランジスタT6A及び第2のスイッチング信号供給スイッチング素子に相当するトランジスタT2Aはともにオン状態に維持され、安定的に、ロー電圧が出力されているので、出力端子OUT及びノードN1それぞれに、安定的に、ロー電圧が印加されている。 Actually, it takes a while from the time t2 until the node N2A becomes a stable high voltage, and the threshold voltage Vth of each of the two transistors T6 and T2 stabilizes the low voltage stably. It takes a while for the voltage to be output. However, also during this period, the transistor T6A corresponding to the second low voltage application switching element and the transistor T2A corresponding to the second switching signal supply switching element are both kept on, and the low voltage is stably output. Therefore, the low voltage is stably applied to each of the output terminal OUT and the node N1.

その後、時刻t3に、交流電圧線VGL_AC1Bがハイ電圧からロー電圧に変化し、トランジスタT6A,T2Aはオフされる。すなわち、トランジスタT6,T2がオンされるタイミングに遅れて、トランジスタT6A,T2Aがオフされることにより、時刻t2と時刻t3の間の期間に、トランジスタT6,T2が十分にオンされている状態により近づけることが出来る。 Thereafter, at time t3, the AC voltage line V GL_AC1B changes from high voltage to low voltage, the transistors T6A, T2A are turned off. That is, since the transistors T6A and T2A are turned off behind the timing when the transistors T6 and T2 are turned on, the transistors T6 and T2 are sufficiently turned on during the period between the time t2 and the time t3. You can get closer.

時刻t3に、交流電圧線VGL_AC1Bがハイ電圧からロー電圧に変化し、トランジスタTA3がオフされることにより、ノードN2BはノードN2から遮断される。これとともに、トランジスタTA4により、ノードN2Bがロー電圧に変化する。ノードN2Bがロー電圧に変化することにより、2個のトランジスタT6A,T2Aはオフされる。実際には、ノードN2Bが安定的にロー電圧になるまでには、時刻t3からしばらくの時間を要するし、また、2個のトランジスタT6A,T2Aそれぞれが有する閾値電圧Vthにより、安定的にオフされるまでには、さらにしばらくの時間を要する。しかし、このとき、交流電圧線VGL_AC2Bはロー電圧で維持されているので、トランジスタT6A,T2Aが十分にオフされていない状態であっても、ロー電圧が出力される。 At time t3, the AC voltage line V GL_AC1B changes from high voltage to low voltage, the transistor TA3 is by being turned off, the node N2B is disconnected from the node N2. At the same time, the node N2B is changed to a low voltage by the transistor TA4. When the node N2B changes to the low voltage, the two transistors T6A and T2A are turned off. Actually, it takes a while from the time t3 until the node N2B becomes a stable low voltage, and the node N2B is stably turned off by the threshold voltage Vth of each of the two transistors T6A and T2A. It will take a while before it is done. However, since the AC voltage line VGL_AC2B is maintained at a low voltage at this time, the low voltage is output even when the transistors T6A and T2A are not sufficiently turned off.

その後、時刻t4に、交流電圧線VGL_AC2Bがロー電圧からハイ電圧に変化する。すなわち、トランジスタT6A,T2Aがオフされるタイミングに遅れて、トランジスタT6A,T2Aの入力側がハイ電圧に変化することにより、時刻t3と時刻t4の間の期間に、トランジスタT6A,T2Aが十分にオフされている状態により近づけることが出来る。そして、時刻t4以降、第2の期間Pに、オフ状態となったトランジスタT6A,T2Aの入力側に、ハイ電圧が印加される。これはすなわち、トランジスタT6A,T2Aに逆バイアス電圧を印加することとなるので、Vthシフトがより抑制される。 Thereafter, at time t4, the AC voltage line VGL_AC2B changes from the low voltage to the high voltage. That is, the transistors T6A and T2A are sufficiently turned off during the period between the time t3 and the time t4 by changing the input side of the transistors T6A and T2A to the high voltage after the timing when the transistors T6A and T2A are turned off. It can be closer to the state that is. Then, after time t4, the second period P 2, the transistors T6A turned off state, the input side of the T2A, high voltage is applied. That is, since a reverse bias voltage is applied to the transistors T6A and T2A, the Vth shift is further suppressed.

以上、図7に(a)として示されている、第1の期間Pから第2の期間Pの切り替えのタイミングにおける交流電圧線の変化について説明したが、図7に(b)として示されている、第2の期間Pから第1の期間Pの切り替えのタイミングにおける交流電圧線の変化も同様である。 Above, is shown in Figure 7 as (a), but from the first period P 1 has been described change in the AC voltage line at the second changeover timing period P 2, shown in Figure 7 as (b) is, the change of the AC voltage lines from the second period P 2 in the first switching timing period P 1 is the same.

図7に示すように、交流電圧線の電圧が時間変化することにより、第1の期間P及び第2の期間Pの切り替えのタイミングにおいて、ロー電圧印加スイッチング回路11から出力端子OUTに、より安定的にロー電圧が出力され、スイッチング信号供給スイッチング回路13からノードN1に、より安定的にロー電圧が印加される。 As shown in FIG. 7, by the voltage of the AC voltage line changes with time, in the first period P 1 and the second switching timing period P 2, the output terminal OUT from low voltage application switching circuit 11, The low voltage is output more stably, and the low voltage is more stably applied from the switching signal supply switching circuit 13 to the node N1.

信号ロー期間に応じて、ノードN1が十分にロー電圧に維持されないと、トランジスタT5が一部オンされることとなり、基本クロック信号Vの信号を、信号ロー期間に応じて、十分に遮断されずに、ゲート信号Gnにノイズとなって印加されてしまうところ、ノードN1が、信号ロー期間に応じて、安定的にロー電圧に維持されることにより、ゲート信号Gにおけるノイズが抑制される。また、出力端子OUTに、信号ロー期間に応じて、安定的にロー電圧が印加されないと、トランジスタT5を介して発生したノイズや、基本回路外部に発生しているノイズを、吸収することが出来ないところ、出力端子OUTに、信号ロー期間に応じて、安定的にロー電圧が印加されることにより、ゲート信号Gにおけるノイズがさらに抑制される。 In response to the signal LOW period, the node N1 is not maintained sufficiently low voltage, it is the transistor T5 is turned portion, the signal of the basic clock signal V n, in response to the signal low period is sufficiently block without, where would be applied as a noise to the gate signal Gn, the node N1, in response to the signal lOW period, by being stably maintained in a low voltage, noise in the gate signal G n is suppressed . If a low voltage is not stably applied to the output terminal OUT in accordance with the signal low period, noise generated through the transistor T5 and noise generated outside the basic circuit can be absorbed. However, the low voltage is stably applied to the output terminal OUT in accordance with the signal low period, so that the noise in the gate signal Gn is further suppressed.

[変形例1]
2対の交流電圧線は、図7に示す電圧の時間変化をするものの他、以下のように電圧が時間変化をするものであってもよい。図9は、本発明の本実施形態に係る2対の交流電圧線の電圧の時間変化の変形例1を示す図である。図に示す(a),(b)は、図7と同様である。
[Modification 1]
The two pairs of AC voltage lines may change the voltage over time as shown below in addition to the voltage change over time shown in FIG. FIG. 9 is a diagram showing a first modification of the time change of the voltages of the two pairs of AC voltage lines according to the present embodiment of the present invention. (A) and (b) shown in the figure are the same as those in FIG.

図9に(a)として示される2対の交流電圧線の電圧の時間変化は、図7に(a)として示される2対の交流電圧線の変化と比較して、交流電圧線VGL_AC1が変化する時刻t2と、交流電圧線VGL_AC1Bが変化する時刻t3が、同じタイミングとなっている点が異なっている。 Time variation of the voltage of the two pairs of AC voltage lines shown in FIG. 9 (a) as is compared to the change in the two pairs of AC voltage lines shown in FIG. 7 (a) as a, the AC voltage line V GL_AC1 The difference is that the time t2 when the change occurs and the time t3 when the AC voltage line VGL_AC1B changes have the same timing.

図7に(a)として示される2対の交流電圧線の電圧の時間変化と異なり、図9に(a)として示される2対の交流電圧線の電圧の時間変化においては、交流電圧線VGL_AC1がロー電圧からハイ電圧に、交流電圧線VGL_AC1Bがハイ電圧からロー電圧に、同時に変化している。これにより、トランジスタT6,T2がオンされるタイミングと、トランジスタT6A,T2Aがオフされるタイミングが同時となる。 Unlike the time change of the voltages of the two pairs of AC voltage lines shown as (a) in FIG. 7, the voltage change of the voltage of the two pairs of AC voltage lines shown as (a) in FIG. GL_AC1 is simultaneously changing from a low voltage to a high voltage, and the AC voltage line VGL_AC1B is simultaneously changing from a high voltage to a low voltage. Thereby, the timing at which the transistors T6 and T2 are turned on and the timing at which the transistors T6A and T2A are turned off are simultaneous.

この場合、実際には、このタイミングより後しばらくの間は、トランジスタT6,T2が徐々にオフ状態からオン状態に変化しつつ、トランジスタT6A,T2Aが徐々にオン状態からオフ状態に変化することとなる。しかし、交流電圧線VGL_AC2,VGL_AC2Bがともにロー電圧に維持されているので、これらのトランジスタの入力側はすべてロー電圧に維持されている。それゆえ、図7に示す2対の交流電圧線の電圧の時間変化と比較して、安定度は劣ってしまうものの、なお安定的に、ロー電圧印加スイッチング回路11から出力端子OUTに、スイッチング信号供給スイッチング回路13からノードN1に、なお安定的にロー電圧が印加される。図9に(b)として示される交流電圧線の電圧の時間変化についても同様である。 In this case, in fact, for a while after this timing, the transistors T6 and T2 gradually change from the off state to the on state, while the transistors T6A and T2A gradually change from the on state to the off state. Become. However, since AC voltage lines VGL_AC2 and VGL_AC2B are both maintained at a low voltage, the input sides of these transistors are all maintained at a low voltage. Therefore, although the stability is inferior to the time change of the voltage of the two pairs of AC voltage lines shown in FIG. 7, the switching signal from the low voltage application switching circuit 11 to the output terminal OUT is still stable. A low voltage is still stably applied from the supply switching circuit 13 to the node N1. The same applies to the time change of the voltage of the AC voltage line shown as (b) in FIG.

図9に示す1対の交流電圧線VGL_AC1,VGL_AC1Bは、完全に逆位相となっているため、図7に示す場合と比べて、回路設計が容易になるという利点を有している。 Since the pair of AC voltage lines V GL_AC1 and V GL_AC1B shown in FIG. 9 are completely in opposite phases, there is an advantage that the circuit design is easier than in the case shown in FIG.

[変形例2]
図10は、本発明の本実施形態に係る2対の交流電圧線の電圧の時間変化の変形例2を示す図である。図に示す(a),(b)は、図7及び図9と同様である。
[Modification 2]
FIG. 10 is a diagram showing a second modification of the time change of the voltages of the two pairs of AC voltage lines according to the present embodiment of the present invention. (A), (b) shown to the figure is the same as that of FIG.7 and FIG.9.

図10に(a)として示される2対の交流電圧線の電圧の時間変化は、図7に(a)として示される2対の交流電圧線の電圧の時間変化と比較して、交流電圧線VGL_AC2が変化する時刻t1と、交流電圧線VGL_AC1が変化する時刻t2と、交流電圧線VGL_AC1Bが変化する時刻t3とが、すべて同じタイミングになっている点が異なっている。 The time change of the voltages of the two pairs of AC voltage lines shown as (a) in FIG. 10 is compared with the time change of the voltages of the two pairs of AC voltage lines shown as (a) in FIG. a time t1 when V GL_AC2 changes, the AC voltage line V GL_AC1 the time t2 to change, and the time t3 when the AC voltage line V GL_AC1B is changed, the point that all have the same timing are different.

図9に(a)として示される2対の交流電圧線の電圧の時間変化と同様に、トランジスタT6,T2がオンされるタイミングと、トランジスタT6A,T2Aがオフされるタイミングが同時となる。さらに、図9に(a)として示される2対の交流電圧線の電圧の時間変化と異なり、時刻t1と時刻t2が重なっていることにより、トランジスタT6,T2がオンされるタイミングと同時に、トランジスタT6,T2の入力側がハイ電圧からロー電圧に変化している。   Similarly to the time change of the voltages of the two pairs of AC voltage lines shown as (a) in FIG. 9, the timing when the transistors T6 and T2 are turned on and the timing when the transistors T6A and T2A are turned off are the same. Further, unlike the time change of the voltages of the two pairs of AC voltage lines shown as (a) in FIG. 9, the time t1 and the time t2 are overlapped, so that the transistors T6 and T2 are turned on at the same time. The input side of T6 and T2 changes from a high voltage to a low voltage.

この場合、トランジスタT6,T2がオンされるタイミングにおいて、トランジスタT6,T2より、安定的にロー電圧が出力されるとは言えない。しかし、実際には、このタイミングより後しばらくの間に、トランジスタT6,T2が徐々にオフ状態からオン状態に変化することとなるので、このタイミングにおけるトランジスタT6,T2の入力側の電圧変化の影響をあまり受けない。   In this case, it cannot be said that the low voltage is stably output from the transistors T6 and T2 at the timing when the transistors T6 and T2 are turned on. However, in actuality, the transistors T6 and T2 gradually change from the off state to the on state for a while after this timing, and therefore the influence of the voltage change on the input side of the transistors T6 and T2 at this timing. Not much.

(a)として示される2対の交流電圧線の電圧の時間変化において、最も重要なことは、交流電圧線VGL_AC1Bがハイ電圧からロー電圧に変化するタイミングに遅れて、交流電圧線VGL_AC2Bがロー電圧からハイ電圧に変化していること、すなわち、時刻t3と時刻t4のとの間に有限の期間が存在していることにある。これにより、トランジスタT6A,T2Aが十分にオフされている状態により近づけた後に、トランジスタT6A,T2Aの入力側がロー電圧からハイ電圧に変化することにより、トランジスタT6A,T2Aがオフされたタイミングの後に、ノイズとなる電圧が出力されることが抑制される。 In the time variation of the voltage of the two pairs of AC voltage lines indicated as (a), most importantly, the AC voltage line V GL_AC1B is delayed the timing of changing from the high voltage to low voltage, the AC voltage line V GL_AC2B The change from a low voltage to a high voltage, that is, a finite period exists between time t3 and time t4. As a result, after the transistors T6A and T2A are brought closer to the state where the transistors T6A and T2A are sufficiently turned off, the input side of the transistors T6A and T2A changes from the low voltage to the high voltage, so that after the timing when the transistors T6A and T2A are turned off. The output of noise voltage is suppressed.

それゆえ、図7及び図9に示す2対の交流電圧線の電圧の時間変化と比較して、安定度はさらに劣ってしまうものの、なお安定的に、ロー電圧印加スイッチング回路11から出力端子OUTに、スイッチング信号供給スイッチング回路13からノードN1に、なお安定的にロー電圧が印加される。図10に(b)として示される交流電圧線の電圧の時間変化についても同様である。   Therefore, the stability is further inferior to the time change of the voltages of the two pairs of AC voltage lines shown in FIG. 7 and FIG. 9, but still stably from the low voltage application switching circuit 11 to the output terminal OUT. In addition, the low voltage is still stably applied from the switching signal supply switching circuit 13 to the node N1. The same applies to the time change of the voltage of the AC voltage line shown as (b) in FIG.

図10に示す1対の交流電圧線VGL_AC1,VGL_AC1Bにより、図9に示す1対の交流電圧線VGL_AC1,VGL_AC1Bと同様に、回路設計が容易になるという利点を有している上に、第1期間P及び第2の期間Pの切り替えを行うのが望ましい帰線期間の中で、時刻t3と時刻t4との間の期間を長く確保することが出来るという利点を有している。 The pair of AC voltage lines V GL_AC1 and V GL_AC1B shown in FIG. 10 has an advantage that the circuit design is facilitated similarly to the pair of AC voltage lines V GL_AC1 and V GL_AC1B shown in FIG. to, in the first period P 1 and the second desired blanking period to perform the switching of period P 2, has the advantage that the period can be a secure long between time t3 and time t4 ing.

以上、本発明の本実施形態に係るゲート信号線駆動回路及び表示装置について説明した。図4に示す基本回路113においては、ロー電圧印加スイッチング回路11及びスイッチング信号供給スイッチング回路13において、並列に接続されるトランジスタを、それぞれ2個のトランジスタとしている。これは、基本回路113において、ゲートにハイ電圧が長時間印加されているロー電圧印加スイッチング素子及びスイッチング信号供給スイッチング素子両方について、ハイ電圧が印加される時間をそれぞれ2個のトランジスタで分担している。基本回路113に備えられるトランジスタのうち、ゲートに長時間ハイ電圧が印加されるトランジスタすべてにおいて、Vthシフトの抑制などがされ、本発明の効果は高まっている。 The gate signal line driving circuit and the display device according to this embodiment of the present invention have been described above. In the basic circuit 113 shown in FIG. 4, the transistors connected in parallel in the low voltage application switching circuit 11 and the switching signal supply switching circuit 13 are each two transistors. This is because, in the basic circuit 113, for both the low voltage application switching element and the switching signal supply switching element in which the high voltage is applied to the gate for a long time, the time during which the high voltage is applied is shared by two transistors. Yes. Among the transistors provided in the basic circuit 113, the Vth shift is suppressed in all the transistors in which the high voltage is applied to the gate for a long time, and the effect of the present invention is enhanced.

しかしながら、ロー電圧印加スイッチング素子とスイッチング信号供給スイッチング素子のいずれかのみ、並列に接続された2個のトランジスタとしていてもよい。すなわち、図13に示す従来技術に係る基本回路において、ロー電圧印加スイッチング回路に備えられるトランジスタを、2個のトランジスタT6,T6Aとしても構わない。同様に、スイッチング信号供給スイッチング回路に備えられるトランジスタを、2個のトランジスタT2,T2Aとしても構わない。いずれの場合であっても、回路に2個並列に備えられたトランジスタそれぞれにおいて、Vthシフトの抑制などがされ、本発明の効果は得られている。 However, only one of the low voltage application switching element and the switching signal supply switching element may be two transistors connected in parallel. That is, in the basic circuit according to the prior art shown in FIG. 13, the transistors provided in the low voltage application switching circuit may be two transistors T6 and T6A. Similarly, the transistors provided in the switching signal supply switching circuit may be two transistors T2 and T2A. In any case, the Vth shift is suppressed in each of the two transistors provided in parallel in the circuit, and the effect of the present invention is obtained.

また、図4に示す本実施形態に係る基本回路113においては、ロー電圧印加スイッチング回路11及びスイッチング信号供給スイッチング回路13に設けられたトランジスタが駆動されずオフ状態で維持される間、当該トランジスタには、逆バイアス電圧が印加されている。このことにより、Vthシフトはさらに抑制されることになるが、必ずしも逆バイアス電圧は必要ではない。当該トランジスタの入力側がロー電圧線VGLに接続されている場合であっても、Vthシフトの抑制の効果は得られる。 Further, in the basic circuit 113 according to the present embodiment shown in FIG. 4, the transistors provided in the low voltage application switching circuit 11 and the switching signal supply switching circuit 13 are not driven and are maintained in the off state. A reverse bias voltage is applied. This further suppresses the Vth shift, but a reverse bias voltage is not necessarily required. Even when the input side of the transistor is connected to the low voltage line VGL , the effect of suppressing the Vth shift can be obtained.

さらに、図4に示す本実施形態に係る基本回路113においては、ロー電圧印加スイッチング回路11及びスイッチング信号供給スイッチング回路13それぞれに、2個のトランジスタが並列に備えられているが、2個に限定されることはない。3個、4個とさらに、増加させてもよい。その場合、それぞれのノードに対応して接続される3対、4対の交流電圧線とさらに、増加させることとなる。例えば、3個のトランジスタが設けられる場合、3個のトランジスタのうち、1個のトランジスタが駆動されて他の2個のトランジスタがオフされる場合や、2個のトランジスタが駆動されて他の1個のトランジスタがオフされる場合などが考えられる。しかし、いずれの場合においても、駆動されるスイッチング素子の切り替えの前後において、前の期間を第1の期間とし、後の期間を第2の期間とし、前に駆動されるスイッチング素子を第1のスイッチング素子と、後に駆動されるスイッチング素子を第2のスイッチング素子とすれば、本実施形態に係る場合と同様に、本発明は説明され、なおかつ、本発明の効果が得られている。   Further, in the basic circuit 113 according to the present embodiment shown in FIG. 4, each of the low voltage application switching circuit 11 and the switching signal supply switching circuit 13 includes two transistors in parallel, but the number is limited to two. It will never be done. The number may be further increased to three or four. In this case, the number of AC voltage lines connected to each node is increased by 3 and 4 pairs of AC voltage lines. For example, when three transistors are provided, one of the three transistors is driven and the other two transistors are turned off, or two transistors are driven and the other one is driven. A case where one transistor is turned off is considered. However, in any case, before and after switching of the switching element to be driven, the previous period is the first period, the subsequent period is the second period, and the previously driven switching element is the first period. If the switching element and the switching element to be driven later are the second switching element, the present invention is explained and the effects of the present invention are obtained as in the case of the present embodiment.

なお、本発明の実施形態に係るシフトレジスタ回路112は、図2に示す通り、表示領域の片側にすべての基本回路113が配置されているが、この場合に限られない。例えば、基本回路113が表示領域の左右両側に配置されていてもよい。例えば、ゲート信号線105が800本あるとすると、両側にそれぞれ400個ずつ基本回路113が配置され、例えば、右側の基本回路113は奇数番目の信号線に、左側の基本回路113は偶数番目の信号線に、それぞれゲート信号を供給するとしてもよい。   In the shift register circuit 112 according to the embodiment of the present invention, as shown in FIG. 2, all the basic circuits 113 are arranged on one side of the display area, but this is not a limitation. For example, the basic circuit 113 may be disposed on both the left and right sides of the display area. For example, if there are 800 gate signal lines 105, 400 basic circuits 113 are arranged on both sides, for example, the right basic circuit 113 is an odd-numbered signal line and the left basic circuit 113 is an even-numbered signal line. A gate signal may be supplied to each signal line.

また、上記では、図2に示す通り、IPS方式の液晶表示装置について説明しているが、本発明に係る表示装置は、VA(Vertically Aligned)方式やTN(Twisted Nematic)方式等、その他の駆動方式の液晶表示装置であってもよいし、有機EL表示装置など、他の表示装置であってもよい。図11は、VA方式及びTN方式の液晶表示装置に備えられるTFT基板102の等価回路の概念図である。VA方式及びTN方式の場合には、コモン電極111がTFT基板102と対向するフィルタ基板101に設けられている。   In the above description, as shown in FIG. 2, the IPS liquid crystal display device has been described. However, the display device according to the present invention has other driving methods such as a VA (Vertically Aligned) method and a TN (Twisted Nematic) method. It may be a liquid crystal display device of a type, or may be another display device such as an organic EL display device. FIG. 11 is a conceptual diagram of an equivalent circuit of the TFT substrate 102 provided in the VA mode and TN mode liquid crystal display devices. In the case of the VA method and the TN method, the common electrode 111 is provided on the filter substrate 101 facing the TFT substrate 102.

11 ロー電圧印加スイッチング回路、12 ハイ電圧印加スイッチング回路、13 スイッチング信号供給スイッチング回路、14 制御電圧出力回路、101 フィルタ基板、102 TFT基板、103 バックライト、104 ゲート信号線駆動回路、105 ゲート信号線、106 データ駆動回路、107 映像信号線、108 コモン信号線、109 TFT、110 画素電極、111 コモン電極、112 シフトレジスタ回路、113 基本回路、114 シフトレジスタ制御回路、115 制御信号、211 ロー電圧印加スイッチング回路、212 ハイ電圧印加スイッチング回路、213 スイッチング信号供給スイッチング回路、C1 昇圧容量、C3 保持容量、CLK 基本クロック信号、CLKS 補助信号、G,Gout ゲート信号、IN1,IN2,IN3,IN4 入力端子、N1,N2,N2A,N2B ノード、OUT 出力端子、SWA ロー電圧印加スイッチング素子、SWB スイッチング信号供給スイッチング素子、SWG ハイ電圧印加スイッチング素子、TA1,TA2,TA3,TA4,T1,T2,T2A,T5,T6,T6A,T7 トランジスタ、VGH ハイ電圧線、VGL ロー電圧線、VGL_AC1,VGL_AC1B,VGL_AC2,VGL_AC2B 交流電圧線、VST 補助信号、V,V,V,V,V 基本クロック信号。 11 low voltage application switching circuit, 12 high voltage application switching circuit, 13 switching signal supply switching circuit, 14 control voltage output circuit, 101 filter substrate, 102 TFT substrate, 103 backlight, 104 gate signal line drive circuit, 105 gate signal line , 106 Data drive circuit, 107 Video signal line, 108 Common signal line, 109 TFT, 110 Pixel electrode, 111 Common electrode, 112 Shift register circuit, 113 Basic circuit, 114 Shift register control circuit, 115 Control signal, 211 Low voltage application switching circuit, 212 a high voltage applying switching circuit, 213 a switching signal supply switching circuit, C1 boosting capacitor, C3 storage capacitor, CLK basic clock signal, CLKS auxiliary signal, G n, G out gate signal, N1, IN2, IN3, IN4 input terminal, N1, N2, N2A, N2B node, OUT output terminal, SWA low voltage application switching element, SWB switching signal supply switching element, SWG high voltage application switching element, TA1, TA2, TA3 TA4, T1, T2, T2A, T5, T6, T6A, T7 transistor, V GH high voltage line, V GL low voltage line, V GL_AC1, V GL_AC1B, V GL_AC2, V GL_AC2B AC voltage line, V ST auxiliary signal, V n, V 1, V 2, V 3, V 4 basic clock signal.

Claims (15)

  1. 周期的にくり返す信号ハイ期間にゲート信号線にハイ電圧を印加するとともに、前記信号ハイ期間以外の期間である信号ロー期間に前記ゲート信号線にロー電圧を印加する、ゲート信号線駆動回路において、
    前記信号ハイ期間に応じて、オン状態となって前記ゲート信号線にハイ電圧を印加するとともに、前記信号ロー期間に応じてオフ状態となるハイ電圧印加スイッチング素子と、
    前記ゲート信号線に対して互いに並列に接続されるとともに、それぞれオン状態において前記ゲート信号線にロー電圧を印加する少なくとも第1及び第2のロー電圧印加スイッチング素子と、
    を備え、
    順に到来する2以上の所定数の前記信号ハイ期間を含み前記信号ロー期間から始まる第1の期間において、前記第1のロー電圧印加スイッチング素子はオフ状態となり、前記第2のロー電圧印加スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となり、
    順に到来する前記所定数の前記信号ハイ期間を含み前記信号ロー期間から始まり前記第1の期間に続く第2の期間において、前記第2のロー電圧印加スイッチング素子はオフ状態となり、前記第1のロー電圧印加スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態とな
    前記第2の期間の始まりに応じて、前記第2のロー電圧印加スイッチング素子がオフされるタイミングに遅れて、前記第2のロー電圧印加スイッチング素子の入力側にハイ電圧が印加される、
    ことを特徴とするゲート信号線駆動回路。
    A gate signal line driving circuit that applies a high voltage to a gate signal line during a signal high period that repeats periodically, and applies a low voltage to the gate signal line during a signal low period that is a period other than the signal high period. ,
    A high voltage application switching element that is turned on according to the signal high period and applies a high voltage to the gate signal line, and is turned off according to the signal low period;
    At least first and second low voltage application switching elements that are connected in parallel to the gate signal line and apply a low voltage to the gate signal line in an on state, respectively.
    With
    In a first period including a predetermined number of the signal high periods of two or more that come in sequence and starting from the signal low period, the first low voltage application switching element is turned off, and the second low voltage application switching element Is turned on in response to the signal low period, turned off in response to the signal high period,
    In a second period including the predetermined number of the signal high periods that arrive in sequence and starting from the signal low period and continuing to the first period, the second low voltage application switching element is turned off, and the first lOW voltage applying switching device is turned on in response to the signal lOW period, Ri Do an oFF state in response to the signal hIGH period,
    A high voltage is applied to the input side of the second low voltage application switching element after the timing when the second low voltage application switching element is turned off in accordance with the start of the second period.
    A gate signal line driver circuit.
  2. 請求項に記載のゲート信号線駆動回路であって、
    前記第2の期間の始まりに応じて、前記第1のロー電圧印加スイッチング素子の入力側にロー電圧が印加されるタイミングに遅れて、前記第1のロー電圧印加スイッチング素子がオンされる、
    ことを特徴とするゲート信号線駆動回路。
    The gate signal line driving circuit according to claim 1 ,
    In response to the start of the second period, the first low voltage application switching element is turned on after the timing at which the low voltage is applied to the input side of the first low voltage application switching element.
    A gate signal line driver circuit.
  3. 請求項に記載のゲート信号線駆動回路であって、
    前記第2の期間の始まりに応じて、前記第1のロー電圧印加スイッチング素子がオンされるタイミングに遅れて、前記第2のロー電圧印加スイッチング素子がオフされる、
    ことを特徴とするゲート信号線駆動回路。
    The gate signal line driving circuit according to claim 2 ,
    In response to the start of the second period, the second low voltage application switching element is turned off behind the timing at which the first low voltage application switching element is turned on.
    A gate signal line driver circuit.
  4. 請求項1乃至請求項のいずれかに記載のゲート信号駆動回路であって、
    前記ハイ電圧印加スイッチング素子のスイッチに対して互いに並列に接続されるとともに、それぞれオン状態において前記ハイ電圧印加スイッチング素子のスイッチにロー電圧を印加する少なくとも第1及び第2のスイッチング信号供給スイッチング素子とを、
    さらに備え、
    前記第1の期間において、前記第1のスイッチング信号供給スイッチング素子はオフ状態となり、前記第2のスイッチング信号供給スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となり、
    前記第2の期間において、前記第2のスイッチング信号供給スイッチング素子はオフ状態となり、前記第1のスイッチング信号供給スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となる、
    ことを特徴とする、ゲート信号線駆動回路。
    A gate signal driving circuit according to any one of claims 1 to 3 ,
    At least first and second switching signal supply switching elements that are connected in parallel with each other to the switch of the high voltage application switching element and apply a low voltage to the switch of the high voltage application switching element in the ON state, respectively. The
    In addition,
    In the first period, the first switching signal supply switching element is turned off, the second switching signal supply switching element is turned on according to the signal low period, and according to the signal high period. Off
    In the second period, the second switching signal supply switching element is turned off, the first switching signal supply switching element is turned on according to the signal low period, and according to the signal high period. Turned off,
    A gate signal line driving circuit.
  5. 請求項に記載のゲート信号線駆動回路であって、
    前記第2の期間の始まりに応じて、前記第2のスイッチング信号供給スイッチング素子がオフされるタイミングに遅れて、前記第2のスイッチング信号供給スイッチング素子の入力側にハイ電圧が印加される、
    ことを特徴とするゲート信号線駆動回路。
    The gate signal line driving circuit according to claim 4 ,
    A high voltage is applied to the input side of the second switching signal supply switching element after the timing at which the second switching signal supply switching element is turned off in response to the start of the second period.
    A gate signal line driver circuit.
  6. 請求項に記載のゲート信号線駆動回路であって、
    前記第2の期間の始まりに応じて、前記第1のスイッチング信号供給スイッチング素子の入力側にロー電圧が印加されるタイミングに遅れて、前記第1のスイッチング信号供給スイッチング素子がオンされる、
    ことを特徴とするゲート信号線駆動回路。
    The gate signal line driving circuit according to claim 5 ,
    In response to the start of the second period, the first switching signal supply switching element is turned on behind the timing at which a low voltage is applied to the input side of the first switching signal supply switching element.
    A gate signal line driver circuit.
  7. 請求項に記載のゲート信号線駆動回路であって、
    前記第2の期間の始まりに応じて、前記第1のスイッチング信号供給スイッチング素子がオンされるタイミングに遅れて、前記第2のスイッチング信号供給スイッチング素子がオフされる、
    ことを特徴とするゲート信号線駆動回路。
    The gate signal line driving circuit according to claim 6 ,
    In response to the start of the second period, the second switching signal supply switching element is turned off after the timing at which the first switching signal supply switching element is turned on.
    A gate signal line driver circuit.
  8. 請求項1乃至請求項のいずれかに記載のゲート信号線駆動回路を備える表示装置。 Display device including a gate signal line driver circuit according to any one of claims 1 to 7.
  9. 表示パネルと、
    前記表示パネルに延伸するゲート信号線を介してゲート信号を供給するゲート信号線駆動回路とを備える表示装置において、
    前記ゲート信号線駆動回路は、
    前記表示パネルの1フレームを表示する期間であるフレーム期間毎にくり返し信号ハイ期間に前記ゲート信号線にハイ電圧を印加するとともに、前記信号ハイ期間以外の期間である信号ロー期間に前記ゲート信号線にロー電圧を印加し、
    前記信号ハイ期間に応じて、オン状態となって前記ゲート信号線にハイ電圧を印加するとともに、前記信号ロー期間に応じてオフ状態となるハイ電圧印加スイッチング素子と、
    前記ゲート信号線に対して互いに並列に接続されるとともに、それぞれオン状態において前記ゲート信号線にロー電圧を印加する少なくとも第1及び第2のロー電圧印加スイッチング素子と、
    を備え、
    前記フレーム期間の2以上の所定数倍の長さとなる第1の期間において、前記第1のロー電圧印加スイッチング素子はオフ状態となり、前記第2のロー電圧印加スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となり、
    前記第1の期間に続き前記フレーム期間の前記所定数倍の長さとなる第2の期間において、前記第2のロー電圧印加スイッチング素子はオフ状態となり、前記第1のロー電圧印加スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態とな
    前記第2の期間の始まりに応じて、前記第2のロー電圧印加スイッチング素子がオフされるタイミングに遅れて、前記第2のロー電圧印加スイッチング素子の入力側にハイ電圧が印加される、
    ことを特徴とする表示装置。
    A display panel;
    In a display device comprising a gate signal line driving circuit for supplying a gate signal via a gate signal line extending to the display panel,
    The gate signal line driving circuit includes:
    A high voltage is applied to the gate signal line in a repeated signal high period every frame period which is a period for displaying one frame of the display panel, and the gate signal line is applied in a signal low period which is a period other than the signal high period. Apply a low voltage to
    A high voltage application switching element that is turned on according to the signal high period and applies a high voltage to the gate signal line, and is turned off according to the signal low period;
    At least first and second low voltage application switching elements that are connected in parallel to the gate signal line and apply a low voltage to the gate signal line in an on state, respectively.
    With
    In a first period that is a predetermined number of times that is two or more times longer than the frame period, the first low voltage application switching element is turned off, and the second low voltage application switching element is in the signal low period. In accordance with the signal high period,
    In the second period that is the predetermined number of times longer than the frame period following the first period, the second low voltage application switching element is turned off, and the first low voltage application switching element is turned on in response to the signal lOW period, Ri Do an oFF state in response to the signal hIGH period,
    A high voltage is applied to the input side of the second low voltage application switching element after the timing when the second low voltage application switching element is turned off in accordance with the start of the second period.
    A display device characterized by that.
  10. 請求項に記載の表示装置であって、
    前記第2の期間の始まりに応じて、前記第1のロー電圧印加スイッチング素子の入力側にロー電圧が印加されるタイミングに遅れて、前記第1のロー電圧印加スイッチング素子がオンされる、
    ことを特徴とする表示装置。
    The display device according to claim 9 ,
    In response to the start of the second period, the first low voltage application switching element is turned on after the timing at which the low voltage is applied to the input side of the first low voltage application switching element.
    A display device characterized by that.
  11. 請求項10に記載の表示装置であって、
    前記第2の期間の始まりに応じて、前記第1のロー電圧印加スイッチング素子がオンされるタイミングに遅れて、前記第2のロー電圧印加スイッチング素子がオフされる、
    ことを特徴とする表示装置。
    The display device according to claim 10 ,
    In response to the start of the second period, the second low voltage application switching element is turned off behind the timing at which the first low voltage application switching element is turned on.
    A display device characterized by that.
  12. 請求項乃至請求項11のいずれかに記載の表示装置であって、
    前記ハイ電圧印加スイッチング素子のスイッチに対して互いに並列に接続されるとともに、それぞれオン状態において前記ハイ電圧印加スイッチング素子のスイッチにロー電圧を印加する少なくとも第1及び第2のスイッチング信号供給スイッチング素子とを、
    さらに備え、
    前記第1の期間において、前記第1のスイッチング信号供給スイッチング素子はオフ状態となり、前記第2のスイッチング信号供給スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となり、
    前記第2の期間において、前記第2のスイッチング信号供給スイッチング素子はオフ状態となり、前記第1のスイッチング信号供給スイッチング素子は、前記信号ロー期間に応じてオン状態となり、前記信号ハイ期間に応じてオフ状態となる、
    ことを特徴とする、表示装置。
    A display device according to any one of claims 9 to 11 ,
    At least first and second switching signal supply switching elements that are connected in parallel with each other to the switch of the high voltage application switching element and apply a low voltage to the switch of the high voltage application switching element in the ON state, respectively. The
    In addition,
    In the first period, the first switching signal supply switching element is turned off, the second switching signal supply switching element is turned on according to the signal low period, and according to the signal high period. Off,
    In the second period, the second switching signal supply switching element is turned off, the first switching signal supply switching element is turned on according to the signal low period, and according to the signal high period. Turned off,
    A display device characterized by that.
  13. 請求項12に記載の表示装置であって、
    前記第2の期間の始まりに応じて、前記第2のスイッチング信号供給スイッチング素子がオフされるタイミングに遅れて、前記第2のスイッチング信号供給スイッチング素子の入力側にハイ電圧が印加される、
    ことを特徴とする表示装置。
    A display device according to claim 12 ,
    A high voltage is applied to the input side of the second switching signal supply switching element after the timing at which the second switching signal supply switching element is turned off in response to the start of the second period.
    A display device characterized by that.
  14. 請求項13に記載の表示装置であって、
    前記第2の期間の始まりに応じて、前記第1のスイッチング信号供給スイッチング素子の入力側にロー電圧が印加されるタイミングに遅れて、前記第1のスイッチング信号供給スイッチング素子がオンされる、
    ことを特徴とする表示装置。
    The display device according to claim 13 ,
    In response to the start of the second period, the first switching signal supply switching element is turned on behind the timing at which a low voltage is applied to the input side of the first switching signal supply switching element.
    A display device characterized by that.
  15. 請求項14に記載の表示装置であって、
    前記第2の期間の始まりに応じて、前記第1のスイッチング信号供給スイッチング素子がオンされるタイミングに遅れて、前記第2のスイッチング信号供給スイッチング素子がオフされる、
    ことを特徴とする表示装置。
    The display device according to claim 14 ,
    In response to the start of the second period, the second switching signal supply switching element is turned off after the timing at which the first switching signal supply switching element is turned on.
    A display device characterized by that.
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