JP5737893B2 - 駆動回路及び画像表示装置 - Google Patents

Description

本発明は表示パネルの駆動回路及びそれを用いた画像表示装置に関する。

液晶表示装置のような画像表示装置は、各画素に対応した画素回路が二次元的に配列された表示パネルを備える。表示パネルは画素の各走査線に対応してゲート線を有する。ゲート線は表示領域の側部にてゲート線駆動回路に接続される。ゲート線駆動回路は、画素回路へのデータの書き込みを可能とする電圧を走査線ごとに順番に出力するシフトレジスタを備える。

ゲート線駆動回路等に用いられるシフトレジスタは、表示パネルの表示領域の側部に形成することができる。この場合、シフトレジスタは、画素回路と同一基板上に、アモルファスシリコン（ａ−Ｓｉ）を半導体層とする薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を用いて構成される。

シフトレジスタは、従属接続された複数段の単位レジスタ回路（単位駆動回路）からなり、基本的にその単位レジスタ回路列の一方端から他方端へ各段の単位レジスタ回路が順番に選択パルスを１回出力する動作を垂直走査等に連動して行う。すなわち、ゲート線駆動回路に備えられたシフトレジスタを構成する複数の基本レジスタ回路それぞれは、１フレーム期間のうち、対応する走査線の画素回路を制御する際にのみ選択パルスとして所定の正電位であるＨｉｇｈ（Ｈ）レベルを出力し、他の走査線に対応する大半の期間は所定の負電位であるＬｏｗ（Ｌ）レベルを出力する。

図６は従来技術に係る基本レジスタ回路の回路図である。回路を構成する各トランジスタはゲートにＨレベルを印加されるとオンし、Ｌレベルを印加されるとオフする。初期状態ではノードＮ１はＬレベル、ノードＮ２はＨレベルに設定される。第ｎ段である単位レジスタ回路の出力端子ＯＵＴとクロック信号線ＣＬＫ１との間には出力トランジスタＴ５が接続され、また端子ＯＵＴとＬレベルの電源ＶＧＬとの間にはトランジスタＴ６が接続される。

シフトレジスタを構成する単位レジスタ回路は順番に出力パルスを発生し、第ｎ段の単位レジスタ回路に前段の出力パルスＧ（ｎ−１）が入力されると、ノードＮ１（キャパシタＣ１の一方端）は電源ＶＧＨに接続され、その電位がＨレベルとなってＴ５がオンする。このＮ１がＨレベルの状態ではノードＮ２は電源ＶＧＬに接続され、その電位がＬレベルとなってトランジスタＴ６はオフする。この状態にある期間（出力動作期間）では、出力端子ＯＵＴの電位はクロック信号ＣＬＫ１に応じて決定される。すなわち、クロック信号ＣＬＫ１にＨレベルのパルスが出力されると、その間、Ｔ５のソース−ゲート間に接続されたキャパシタＣ１を介してＮ１の電位がさらに上昇して、出力端子ＯＵＴにＨレベルのパルスＧ（ｎ）が生じる。

第（ｎ＋１）段の単位レジスタ回路は、この第ｎ段の出力パルスＧ（ｎ）を入力されて、第ｎ段と同様に動作し、クロック信号ＣＬＫ２のパルスに同期して出力パルスＧ（ｎ＋１）を生じる。さらに第（ｎ＋２）段がクロック信号ＣＬＫ３のパルスに同期して出力パルスＧ（ｎ＋２）を発生する。

第ｎ段の単位レジスタ回路は第（ｎ＋２）段の出力パルスＧ（ｎ＋２）を入力されると、Ｎ１が電源ＶＧＬに接続されて再びＬレベルとなる。同時に、クロック信号ＣＬＫ３のパルスによってＮ２は電源ＶＧＨに接続されて再びＨレベルとなる。

このように出力動作期間以外の期間においては、Ｎ１はＬレベル、Ｎ２はＨレベルであり、Ｔ５がオフ状態、Ｔ６がオン状態となる。この状態では、出力端子ＯＵＴの電位は電源ＶＧＬが与えるＬレベルに設定される。

なお、出力動作期間以外でもＴ５のドレインにはクロック信号ＣＬＫのパルスが印加され、当該パルスはＴ５のゲート−ドレイン間容量を介してＮ１の電位を浮き上がらせる働きをする。Ｎ１と電源ＶＧＬとの間に接続されたトランジスタＴ２は、出力動作期間以外の期間においてゲート端子にＮ２のＨレベルを印加されてオン状態となり、上述のＮ１の電位の浮き上がりを防止する。

特開２００７−９５１９０号公報

シフトレジスタの動作期間のうち各段の単位レジスタ回路は自段に対応する走査線への選択パルスを生成するタイミング以外ではＬレベルを出力する。すなわち、１フレーム期間のうちのほとんどが出力動作期間以外の期間となり、トランジスタＴ６，Ｔ２は長時間にわたってオン状態に保たれる。その結果、トランジスタＴ６，Ｔ２のしきい値電圧Ｖｔｈは正方向にシフトし、Ｔ６が出力端子ＯＵＴをＬレベルに固定する能力、及びＴ２がノードＮ１をＬレベルに固定する能力は低下する。その結果、単位レジスタ回路の動作が不安定となり得るという問題があった。このＶｔｈシフトはａ−Ｓｉトランジスタにて顕著に起こり、ａ−ＳｉのＴＦＴを用いて駆動回路を構成する画像表示装置において特に問題となる。例えば、７０℃の環境下で、ａ−ＳｉのＴＦＴのゲート−ソース間に３０Ｖの正バイアス電圧を３時間程度印加した場合に、Ｖｔｈが１０Ｖ程度上昇することもある。ここで、Ｖｔｈが正方向にシフトした際と逆方向のバイアスをトランジスタに印加すれば、今度は負方向のシフトが起こり、それによりＶｔｈの復元を図ることができる。しかし、バイアス電圧を周期的に変化させるための回路は、変化させない回路と比較して、一般に消費電力が多くなる。これは、定性的には、例えば、バイアス電圧を変化させない回路では、電源はＬレベルの位置エネルギーを有した電荷を供給するだけでよいのに対し、バイアス電圧を変化させる回路では、電源はさらにＨレベルの位置エネルギーを与えた電荷も生成する必要が生じたり、またバイアスの向きの変化に応じて電荷の位置エネルギーをＬレベルとＨレベルとの相互間で変化させたりする分、エネルギーを余計に消費すると説明することができよう。

本発明は上記問題点を解決するためになされたものであり、Ｖｔｈシフトを抑制する一方で、そのための消費電力の増加を少なくできる駆動回路、及びそれを用いた画像表示装置を提供することを目的とする。

本発明に係る駆動回路は、複数の画素を有する表示パネルを駆動するものであって、前記画素を区分けした群毎に設けられ、互いに共通の制御期間内において当該画素群の駆動時には第１電位となり、非駆動時には第２電位となる駆動信号を出力する複数の単位駆動回路と、それぞれ前記第１電位と前記第２電位との中間電位である第３電位及び、前記第２電位を選択的に出力する第１乃至第ｎの電源回路（ｎは２以上の自然数である。）と、を有し、前記単位駆動回路は、前記画素群毎に前記制御期間内にて順次設定される出力動作期間内において前記第１電位を有する選択パルスを出力する選択パルス出力回路と、それぞれトランジスタからなり当該単位駆動回路の出力端子と前記第ｋの電源回路（ｋは１≦ｋ≦ｎなる整数である。）との間を断続する第ｋの出力端子スイッチを有し、前記第１乃至第ｎの出力端子スイッチは、前記出力動作期間以外の前記制御期間にて少なくとも１つがオン状態とされ、かつ交代してオフ状態とされ、前記第ｋの電源回路は、前記第ｋの出力端子スイッチのオン期間には前記第２電位を出力し、前記第ｋの出力端子スイッチのオフ期間の少なくとも一部では前記第３電位を出力する。

他の本発明に係る駆動回路においては、前記選択パルス出力回路が、ゲート端子に前記第１電位を印加されるとオンし、前記第２電位を印加されるとオフして、クロック信号線と前記出力端子との間を断続するトランジスタを含み、当該トランジスタを前記出力動作期間にてオンし、前記クロック信号線のクロックパルスに応じて前記選択パルスを出力し、前記単位駆動回路は、さらに、それぞれトランジスタからなり前記ゲート端子と前記第ｋの電源回路との間を断続する第ｋのゲート端子スイッチを有し、前記第ｋのゲート端子スイッチは、前記第ｋの出力端子スイッチに同期して動作する。

さらに他の本発明に係る駆動回路は、複数の画素を有する表示パネルを駆動する駆動回路であって、前記画素を区分けした群毎に設けられ、互いに共通の制御期間内において当該画素群の駆動時と非駆動時とで電位が切り替わる駆動信号を出力する複数の単位駆動回路と、それぞれ第１電位と第２電位との中間電位である第３電位及び、前記第２電位を選択的に出力する第１乃至第ｎの電源回路（ｎは２以上の自然数である。）と、を有し、前記単位駆動回路は、ゲート端子に前記第１電位を印加されるとオンし、前記第２電位を印加されるとオフして、クロック信号線と当該単位駆動回路の出力端子との間を断続するトランジスタを含み、当該トランジスタを、前記画素群毎に前記制御期間内にて順次設定される出力動作期間にてオンし、前記クロック信号線のクロックパルスに応じて前記駆動信号に選択パルスを出力する選択パルス出力回路と、それぞれトランジスタからなり前記ゲート端子と前記第ｋの電源回路（ｋは１≦ｋ≦ｎなる整数である。）との間を断続する第ｋのゲート端子スイッチと、を有し、前記第１乃至第ｎのゲート端子スイッチは、前記出力動作期間以外の前記制御期間にて少なくとも１つがオン状態とされ、かつ交代してオフ状態とされ、前記第ｋの電源回路は、前記第ｋのゲート端子スイッチのオン期間には前記第２電位を出力し、前記第ｋのゲート端子スイッチのオフ期間の少なくとも一部では前記第３電位を出力する。

上記本発明の好適な態様は、前記出力端子スイッチ又はゲート端子スイッチが、アモルファスシリコン薄膜トランジスタで構成される駆動回路である。

また上記本発明の好適な態様は、前記第３電位が当該駆動回路の接地電位である駆動回路である。

本発明に係る画像表示装置は、上記本発明に係る駆動回路と、当該駆動回路を用いて駆動される表示パネルと、を有するものである。

本発明によれば、出力動作期間以外の期間におけるトランジスタのＶｔｈシフトが比較的少ない消費電力で抑制される駆動回路及び画像表示装置が得られる。

本発明の実施形態に係る画像表示装置の構成を示す模式図である。 画像表示装置のゲート信号線の走査に用いるシフトレジスタの構成を示す模式図である。 シフトレジスタにて従属接続される単位レジスタ回路の概略の回路図である。 単位レジスタ回路の動作に係る主要な信号の波形を示すタイミング図である。 出力端子スイッチ及びゲート端子スイッチの動作に係るクロック信号及び交流電源の電圧の時間変化を示す図である。 従来技術に係る基本レジスタ回路の回路図である。

以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。

図１は、実施形態に係る画像表示装置１０の構成を示す模式図である。画像表示装置１０は例えば、液晶ディスプレイなどである。画像表示装置１０は、複数の画素回路１２、ゲート線駆動回路１４、データ線駆動回路１６及び制御回路１８を有する。

画素回路１２は、画素に対応して表示部にマトリクス状に配列される。

ゲート線駆動回路１４には複数のゲート信号線２０が接続される。各ゲート信号線２０には、水平方向（行方向）に並ぶ複数の画素回路１２が接続される。ゲート線駆動回路１４はゲート信号線２０に順番にゲート信号を出力し、当該ゲート信号線２０に接続される画素回路１２をデータ書き込み可能にする。

データ線駆動回路１６には複数のデータ線２２が接続される。各データ線２２には、垂直方向（列方向）に並ぶ複数の画素回路１２が接続される。データ線駆動回路１６は１走査線分の画像データをデータ線２２に出力する。各データ線２２に出力されたデータは、ゲート信号により書き込み可能とされている画素回路１２に書き込まれ、各画素回路１２は書き込まれたデータに応じて画素から出射される光量を制御する。

制御回路１８は、ゲート線駆動回路１４及びデータ線駆動回路１６の動作を制御する。

画像表示装置１０はゲート線駆動回路１４として表示部の左側部に配置されるゲート線駆動回路１４Ｌと、右側部に配置されるゲート線駆動回路１４Ｒとを備える。左右のゲート線駆動回路１４は同一の回路構成であり、制御回路１８の制御の下、互いに同期して同時に動作し、それぞれ各ゲート信号線２０にゲート信号を供給する。つまり、左右のゲート線駆動回路１４はゲート信号線２０の両側から同一の駆動信号を印加する。このように両側からパルスを印加することにより、ゲート信号線２０のＣＲによる駆動信号の波形の劣化の影響を少なくすることができる。ゲート線駆動回路１４は各ゲート信号線２０を１Ｈずれたタイミングで順次駆動する。

図２は、画像表示装置１０のゲート信号線２０の走査に用いるシフトレジスタ３０の構成を示す模式図である。シフトレジスタ３０は、シフトレジスタ部３２、クロック信号生成部３４及びトリガ信号生成部３６を含んで構成され、シフトレジスタ部３２はゲート線駆動回路１４に設けられ、クロック信号生成部３４及びトリガ信号生成部３６は例えば制御回路１８に設けられる。シフトレジスタ部３２は従属接続された複数段の単位レジスタ回路３８からなる。

シフトレジスタ部３２は４相のクロックで駆動する構成とし、クロック信号生成部３４は４相のクロック信号ＣＬＫ１〜ＣＬＫ４を生成する。各クロック信号には４Ｈ周期で１Ｈ幅のパルスが発生される。各段の単位レジスタ回路３８は複数相のクロック信号のうち当該段の出力パルスのタイミングを定める位相のクロック信号（出力制御クロック信号）を１つ対応付けられる。

クロック信号生成部３４はクロックパルスをＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４，ＣＬＫ１，・・・の順序で生成し、ゲート線駆動回路１４の先頭段（上側）から後尾段（下側）へ向けて当該順序で１段ずつ位相を変えたクロック信号を出力制御クロック信号として供給する。

トリガ信号生成部３６は、シフト動作（制御期間）の開始時にトリガ信号ＶＳＴを生成する。具体的には、信号ＶＳＴにＨレベルに立ち上がるパルスを出力する。

シフトレジスタ部３２は、既に述べたように複数の単位レジスタ回路３８を従属接続した構成を有し、単位レジスタ回路３８は先頭段から順番に出力端子からパルスを出力する。

シフトレジスタ部３２の総段数をＮで表す。複数段の単位レジスタ回路３８には、出力端子にゲート信号線２０を接続される主要段と、主要段からなる列の後尾に付加され、ゲート信号線２０を接続されないダミー段とが含まれる。総段数Ｎの値は、画像表示装置１０の走査線数、つまりゲート信号線２０の本数と、ダミー段の段数とに応じて定まる。本実施形態ではダミー段を２段設ける。第ｋ段の単位レジスタ回路３８の出力をＧｋ（ｋは１≦ｋ≦Ｎなる自然数である。）と表すと、ダミー段の出力であるＧ（Ｎ−１），ＧＮはゲート信号線２０へ出力されず、主要段である第λ段（λは１≦λ≦Ｎ−２なる自然数である。）の出力Ｇλがゲート信号線２０へ出力される。

図２には各単位レジスタ回路３８の各入出力端子の接続関係が示されている。なお、表記を簡素にするためにクロック信号について例えばＣＬＫ（ζ）といった記号を用いる。この表記において、４を超える数ζで相が表されるクロック信号ＣＬＫ（ζ）は、ζを４で除したときの剰余ξで表されるクロック信号ＣＬＫ（ξ）を意味するものとする。

図３は単位レジスタ回路３８の概略の回路図であり、第ｋ段の単位レジスタ回路３８を表している。

単位レジスタ回路３８は、ｎチャネルのトランジスタＴ１，Ｔ２Ａ，Ｔ２Ｂ，Ｔ３〜Ｔ５，Ｔ６Ａ，Ｔ６Ｂ，Ｔ７，Ｔ８，ＴＡＨ，ＴＢＨ，ＴＡＬ，ＴＢＬ及びキャパシタＣ１，Ｃ３を含んで構成される。これら各トランジスタはａ−ＳｉのＴＦＴである。また、これら各トランジスタはゲート端子にＨレベルを印加されるとオンし、Ｌレベルを印加されるとオフする。

第ｋ段の単位レジスタ回路３８は、自段のパルスＧｋを出力する出力端子ＯＵＴを有する。また、クロック信号を入力される端子としてＩＮ１，ＩＮ２を備え、出力動作期間の開始のトリガ信号の入力端子としてＩＮ３、終了のトリガ信号の入力端子としてＩＮ４を備える。入力端子ＩＮ１はクロック信号線ＣＬＫ（ｋ）に接続され、入力端子ＩＮ２はクロック信号線ＣＬＫ（ｋ＋２）に接続される。入力端子ＩＮ３は第（ｋ−１）段からパルスＧ（ｋ−１）を入力され、入力端子ＩＮ４は第（ｋ＋２）段からパルスＧ（ｋ＋２）を入力される。なお、第１段の入力端子ＩＮ３と、ダミー段（つまり第（Ｎ−１），Ｎ段）の入力端子ＩＮ４とはトリガ信号生成部３６からトリガ信号ＶＳＴを入力される。

各単位レジスタ回路３８は電源ＶＧＨから所定の正電圧であるＨレベルの電圧を供給され、電源ＶＧＬから所定の負電圧であるＬレベルの電圧を供給される。

さらに、各単位レジスタ回路３８はクロック信号線ＣＬＡ，ＣＬＢ、及び交流電源ＶＡ，ＶＢに接続される。クロック信号線ＣＬＡ，ＣＬＢはＨレベルとＬレベルとに周期的に切り替わるクロックを単位レジスタ回路３８に供給する。本実施形態ではクロック信号ＣＬＡ，ＣＬＢは逆相に設定される。交流電源ＶＡ，ＶＢはＨレベルとＬレベルとの中間電位と、Ｌレベルとを選択的に出力する。これら交流電源は本実施形態ではクロック信号ＣＬＡ，ＣＬＢに同期して出力電位を周期的に切り替え、具体的には交流電源ＶＡ，ＶＢはそれぞれクロック信号ＣＬＡ，ＣＬＢがＨレベルの期間、Ｌレベルを出力し、クロック信号ＣＬＡ，ＣＬＢがＬレベルの期間、中間電位を出力する。交流電源ＶＡ，ＶＢが出力する中間電位は本実施形態では、ゲート線駆動回路１４等の接地電位ＧＮＤに設定する。

トランジスタＴ５，Ｔ１，Ｔ８及びキャパシタＣ１は、出力端子ＯＵＴから駆動信号として選択パルスＧｋを出力する選択パルス出力回路４０を構成する。トランジスタＴ１は、トランジスタＴ５のゲート端子が接続されるノードＮ１と電源ＶＧＨとの間を断続するスイッチ素子として機能する。Ｔ１はゲート端子を入力端子ＩＮ３に接続され、入力端子ＩＮ３に第（ｋ−１）段の出力パルスＧ（ｋ−１）が入力されるとノードＮ１をＨレベルに設定する。

トランジスタＴ８はノードＮ１と電源ＶＧＬとの間を断続するスイッチ素子として機能する。Ｔ８はゲートを入力端子ＩＮ４に接続され、入力端子ＩＮ４に第（ｋ＋２）段の出力パルスＧ（ｋ＋２）が入力されるとノードＮ１をＬレベルに設定する。

トランジスタＴ５のドレインは入力端子ＩＮ１であり、ソースは出力端子ＯＵＴに接続される。Ｔ５のゲートとソースとの間にはキャパシタＣ１が接続される。トランジスタＴ５はノードＮ１がＨレベルとなる期間（出力動作期間）にてオンし、この期間内にクロック信号線ＣＬＫ（ｋ）に出力されるクロックパルスを入力端子ＩＮ１から取り込み、出力端子ＯＵＴにパルスＧｋを出力する。

トランジスタＴ３は、ノードＮ２と電源ＶＧＨとの間を断続するスイッチ素子として機能する。Ｔ３はゲート端子を入力端子ＩＮ２に接続され、入力端子ＩＮ２にクロック信号線ＣＬＫ（ｋ＋２）のパルスが入力されるとオンしてノードＮ２にＨレベルを印加する。ノードＮ２と電源ＶＧＬとの間にはキャパシタＣ３が接続される。Ｃ３はＴ３がオフした後もノードＮ２の電位をＨレベルに維持することができる。

トランジスタＴ４，Ｔ７はノードＮ２と電源ＶＧＬとの間を断続するスイッチ素子として機能する。Ｔ７はゲートを入力端子ＩＮ３に接続される。入力端子ＩＮ３にパルスＧ（ｋ−１）が入力されると、上述のようにＴ１がノードＮ１をＨレベルに設定する一方で、Ｔ７がノードＮ２をＬレベルに設定する。Ｔ４はゲートをノードＮ１に接続され、ノードＮ１がＨレベルの間、ノードＮ２をＬレベルに維持する。なお、Ｔ３がノードＮ２をＬレベルからＨレベルに切り替える際には、同時にＴ８がノードＮ１をＨレベルからＬレベルに切り替えるのでＴ４はオフする。このように、ノードＮ１，Ｎ２は互いに逆の電位レベルとなる。すなわち、ノードＮ１がＨレベルのとき（出力動作期間）、ノードＮ２はＬレベルであり、ノードＮ１がＬレベルのとき（出力動作期間以外の期間）、ノードＮ２はＨレベルである。

出力端子ＯＵＴには上述のＴ５の他にトランジスタＴ６Ａ，Ｔ６Ｂが接続される。Ｔ６Ａ，Ｔ６Ｂはそれぞれ、出力端子ＯＵＴと交流電源ＶＡ，ＶＢとの間を断続する出力端子スイッチである。Ｔ６Ａ，Ｔ６Ｂはそれぞれドレインを出力端子ＯＵＴに接続され、ソースを交流電源ＶＡ，ＶＢに接続される。Ｔ６Ａ，Ｔ６Ｂはそれぞれゲートに接続されるノードＮ２Ａ，Ｎ２Ｂの電位に応じてオン／オフを制御される。

ノードＮ２Ａ，Ｎ２Ｂは、それぞれトランジスタＴＡＨ，ＴＢＨを介してノードＮ２に接続される。トランジスタＴＡＨ，ＴＢＨはそれぞれのゲートを、クロック信号線ＣＬＡ，ＣＬＢに接続され、それらのクロック信号に応じて周期的にオン／オフを切り替えられる。Ｎ２の電位がＨレベルの状態、つまり出力動作期間以外の期間では、ＴＡＨがオンするとノードＮ２ＡがＨレベルにセットされ、ＴＢＨがオンするとノードＮ２ＢがＨレベルにセットされる。

一方、トランジスタＴＡＬ，ＴＢＬはそれぞれノードＮ２Ａ，Ｎ２ＢをＬレベルにリセットするためのスイッチ素子である。本実施形態では、トランジスタＴＡＬはノードＮ２Ａとクロック信号線ＣＬＡとの間に接続され、クロック信号線ＣＬＢからゲートに印加されるクロックに応じてオン／オフを切り替えられる。トランジスタＴＢＬはノードＮ２Ｂとクロック信号線ＣＬＢとの間に接続され、クロック信号線ＣＬＡからゲートに印加されるクロックに応じてオン／オフを切り替えられる。

ノードＮ１と電源との間には上述のＴ８に加え、トランジスタＴ２Ａ，Ｔ２Ｂが接続される。Ｔ２Ａ，Ｔ２Ｂはそれぞれ、Ｔ５のゲート端子と交流電源ＶＡ，ＶＢとの間を断続するゲート端子スイッチであり、それぞれドレインをノードＮ１に接続され、ソースを交流電源ＶＡ，ＶＢに接続される。Ｔ２Ａ，Ｔ２ＢはＴ６Ａ，Ｔ６Ｂと同様、それぞれゲートに接続されるノードＮ２Ａ，Ｎ２Ｂの電位に応じてオン／オフを制御される。

次にシフトレジスタ３０の動作について説明する。シフトレジスタの駆動は１フレームの画像信号の先頭にて、トリガ信号生成部３６がトリガ信号ＶＳＴのパルスを生成し、第１段の入力端子ＩＮ３に入力することにより開始される。なお、ダミー段は入力端子ＩＮ４にパルスＧ（ｋ＋２）を供給されないので、前フレームのシフト動作が終了した際、ノードＮ１がＨレベルに設定されたままになっている。そこで、各フレームのシフト動作の開始時にＶＳＴのパルスをダミー段の入力端子ＩＮ４に印加して、ノードＮ１をＬレベルにリセットする。

図４は、第ｋ段の単位レジスタ回路３８の出力動作期間を含む期間での主要な信号の波形を示すタイミング図である。

クロック信号生成部３４は上述した順番に１Ｈ幅のパルスを生成する。すなわち、クロック信号ＣＬＫ（ｊ）（ｊは１≦ｊ≦４なる自然数）のパルス立ち上がりから１Ｈ遅れてクロック信号ＣＬＫ（ｊ＋１）のパルスを立ち上げ、また、クロック信号ＣＬＫ４のパルス立ち上がりから１Ｈ遅れてクロック信号ＣＬＫ１のパルスを立ち上げる。

第ｋ段の動作の前には第（ｋ−１）段が動作して、パルスＧ（ｋ−１）を出力する。このパルスＧ（ｋ−１）が第ｋ段の入力端子ＩＮ３に入力端子ＩＮ３に入力されると（時刻ｔ１）、ノードＮ１がＨレベルに応じた電位、具体的にはＨレベルからＴ１のしきい値電圧を減じた電位にセットされてＴ５がオンし、またキャパシタＣ１の端子間電圧が当該電位にセットされる（出力動作期間の開始）。このとき、Ｔ４がオンしてノードＮ２をＬレベルに設定する。また、このときＴ７もオンすることにより、Ｔ４だけの場合より速やかにノードＮ２がＬレベルに設定される。当該ノードＮ２の電位はキャパシタＣ３に保持される。なお、ノードＮ２がＬレベルであることにより、ＴＡＨ，ＴＢＨがオンしてもＴ２Ａ，Ｔ２Ｂ及びＴ６Ａ，Ｔ６Ｂはオフ状態である。

第（ｋ−１）段の出力パルスＧ（ｋ−１）はクロック信号ＣＬＫ（ｋ−１）のパルス（図４ではクロック信号ＣＬＫ（ｋ＋３）のパルス）に同期して発生するので、時刻ｔ１から１Ｈ経った時刻ｔ２では第ｋ段へクロック信号ＣＬＫ（ｋ）のパルスが入力される。クロック信号ＣＬＫ（ｋ）のパルスは、Ｔ５のソース電位を上昇させる。すると、ブートストラップ効果によりＮ１の電位がさらに上昇し、クロック信号ＣＬＫ（ｋ）のパルスは電位低下することなくパルスＧｋとして端子ＯＵＴから出力される。このパルスＧｋは第（ｋ＋１）段の入力端子ＩＮ３に入力され、当該段のＮ１をＨレベルにセットする。

時刻ｔ３にてクロック信号ＣＬＫ（ｋ）のパルスが立ち下がると、パルスＧｋも立ち下がる。一方、ノードＮ１の電位はＨレベルに維持される。

時刻ｔ４では、第（ｋ＋１）段がクロック信号ＣＬＫ（ｋ＋１）のパルスに同期してパルスＧ（ｋ＋１）を出力する。このように、各段は先行する段のパルス出力から１Ｈ遅れて当該段のパルスを出力する。第（ｋ＋１）段のパルス出力を受けた第（ｋ＋２）段は、時刻ｔ３から１Ｈ経った時刻ｔ４にてパルスＧ（ｋ＋２）を出力する。

時刻ｔ４にて第ｋ段は入力端子ＩＮ４にパルスＧ（ｋ＋２）を入力されると、Ｔ８がオンしてノードＮ１をＬレベルにリセットする。それと同時にクロック信号ＣＬＫ（ｋ＋２）によりＴ３もオンしてノードＮ２をＨレベルに引き上げる（出力動作期間の終了）。

なお、Ｔ３はクロック信号ＣＬＫ（ｋ＋２）により時刻ｔ４以外のタイミングでも周期的にオンし、ノードＮ１がＨレベルにセットされる出力動作期間を除き、ノードＮ２をＨレベルに良好に維持する。また、出力動作期間以外の期間では、Ｔ２Ａ，Ｔ２ＢがノードＮ１をＬレベルに良好に維持する。この出力動作期間以外の期間ではＴ５がオフ状態に維持され、当該期間の出力端子ＯＵＴの電位はＴ６Ａ，Ｔ６Ｂによって設定される。

図５は、クロック信号ＣＬＡ，ＣＫＢ及び、交流電源ＶＡ，ＶＢの電圧の時間変化を示す図である。横軸は時間を表し、縦軸は電圧を表す。既に述べたように、クロック信号ＣＬＡ，ＣＫＢはＨレベルとＬレベルとを互いに逆相で周期的に切り替えて出力する。また、交流電源ＶＡ，ＶＢはそれぞれクロック信号ＣＬＡ，ＣＬＢがＨレベルの期間、Ｌレベルを出力し、クロック信号ＣＬＡ，ＣＬＢがＬレベルの期間、中間電位として用いる接地電位ＧＮＤを出力する。

クロック信号ＣＬＡがＨレベル、ＣＬＢがＬレベルの期間は、ＴＡＨ及びＴＢＬがオン状態となり、一方、ＴＡＬ及びＴＢＨがオフ状態となる。出力動作期間以外の期間では、ノードＮ２がＨレベルであるので、オン状態のＴＡＨを介してノードＮ２ＡがＨレベルに設定されＴ２Ａ，Ｔ６Ａがオンする。オンしたＴ２Ａ，Ｔ６ＡはＬレベルを出力している交流電源ＶＡをそれぞれノードＮ１、出力端子ＯＵＴに接続する。一方、ノードＮ２ＢはＴＢＬを介しクロック信号ＣＬＢに接続され、当該クロック信号に出力されているＬレベルに設定される。その結果、Ｔ２Ｂ，Ｔ６Ｂはオフ状態とされる。この状態にて、Ｔ２Ｂ，Ｔ６Ｂのソースは交流電源ＶＢからＧＮＤを印加され、それらのゲート−ソース間はオン状態とは逆向きのバイアス電圧を印加される。

クロック信号ＣＬＡがＬレベル、ＣＬＢがＨレベルの期間は、Ｔ２ＡとＴ２Ｂの状態、及びＴ６ＡとＴ６Ｂの状態が上述したクロック信号ＣＬＡがＨレベル、ＣＬＢがＬレベルの期間とは入れ替わる。つまり、出力動作期間以外の期間にてＴＢＨ及びＴＡＬがオン状態、ＴＢＬ及びＴＡＨがオフ状態となると、ＴＢＨを介してノードＮ２ＢがＨレベルに設定されるので、Ｔ２Ｂ，Ｔ６Ｂがオンして、Ｌレベルを出力している交流電源ＶＢをそれぞれノードＮ１、出力端子ＯＵＴに接続する。また、ノードＮ２ＡはＴＡＬを介し、クロック信号ＣＬＡに出力されているＬレベルに設定されるので、Ｔ２Ａ，Ｔ６Ａはオフ状態とされる。この状態ではＴ２Ａ，Ｔ６Ａが交流電源ＶＡからＧＮＤを印加され、それらのゲート−ソース間はオン状態とは逆向きのバイアス電圧を印加される。

このように出力動作期間以外の期間では、出力端子スイッチであるＴ６Ａ，Ｔ６Ｂのいずれかが常に出力端子ＯＵＴにＬレベルを印加し、またゲート端子スイッチであるＴ２Ａ，Ｔ２Ｂのいずれかが常にノードＮ１にＬレベルを印加する。

一方、Ｔ６Ａ及びＴ６Ｂは交代してオンされ、またＴ２Ａ及びＴ２Ｂは交代してオンされるので、それら各トランジスタがオン状態となる期間が短くなり、Ｖｔｈシフトを軽減することができる。

さらに、各トランジスタはオフ状態となる期間にて逆バイアス電圧を印加されることにより、Ｖｔｈシフトが逆向きに進行する。すなわち、当該トランジスタのオン状態でのＶｔｈシフトで上昇したしきい値電圧をオフ状態にて低下させ、その復元を図ることができる。

ここで、Ｔ６Ａ，Ｔ６Ｂ及びＴ２Ａ，Ｔ２Ｂのオフ状態にて交流電源からソースに供給する中間電位は、シフトしたＶｔｈを回復させる効果に加えて、消費電力を考慮して定めることができる。Ｖｔｈ回復の速度は逆バイアス電圧が大きいほど速くなり得るが、Ｖｔｈのシフト量や回復時間となるトランジスタのオフ期間の長さとの兼ね合いで、必要な回復速度は定まり、その観点から回復期間にソースに供給する交流電源の電位は、Ｈレベルである必要はなく、Ｈレベルより低い中間電位で足り得る。一方、消費電力の低減を図るには、一つには交流電源の振幅を小さくすることが有効であり、この観点からは中間電位は低く設定して、Ｌレベルとの電位差を小さくする方がよい。もう一つには、中間電位を生成する際のエネルギー変換効率という観点がある。駆動回路の共通電源として用意されるＨレベル、Ｌレベル及びＧＮＤから中間電位を新たに生成する際には、その生成を行う電源回路では入力電力の１００％が中間電位に変換されることは現実にはなく、当該回路でエネルギーが消費され、一般には入力電力の一部が熱に変換されてしまう。この観点からは、接地電位ＧＮＤは、ＨレベルとＬレベルとの中間電位であって、電位変換をすることなく元より存在するので好適である。

なお、Ｔ６Ａ，Ｔ６Ｂ及びＴ２Ａ，Ｔ２Ｂのオフ状態にてソースに印加する電位が高くなるほど、当該トランジスタのリーク電流が生じ易くなる。リーク電流が大きくなると、出力端子ＯＵＴやノードＮ１をＬレベルに維持するために設ける当該トランジスタの目的にそぐわない結果となり、また無駄に電力が消費されることにもなる。この観点からもＴ６Ａ，Ｔ６Ｂ及びＴ２Ａ，Ｔ２Ｂのオフ状態にソースに印加する電位はＨレベルより低い中間電位に設定することが好ましい。

さて、既に説明したように図５に示すクロック信号ＣＬＡ，ＣＫＢ又は交流電源ＶＡ，ＶＢの出力電圧が切り替わる際に、Ｔ６Ａ，Ｔ６Ｂ及びＴ２Ａ，Ｔ２Ｂのオン／オフ状態が切り替わる。この切り替わりは、フレーム期間のうちシフトレジスタ３０が駆動信号を出力しない帰線期間に行われることが望ましい。それゆえ、クロック信号ＣＬＡ，ＣＫＢ又は交流電源ＶＡ，ＶＢが１つの電位を連続させる期間は、フレーム期間の整数倍であることが望ましい。

本実施形態では、出力端子ＯＵＴに出力端子スイッチとして並列に２つのトランジスタＴ６Ａ，Ｔ６Ｂを設けたが、出力端子スイッチはもっと多くてもよい。例えば、ｍ個の出力端子スイッチを設け、シフトレジスタの動作期間における出力動作期間以外の期間にて少なくとも１つがオン状態とされ、かつ交代してオフ状態とされるように制御すると共に、出力端子スイッチそれぞれに対応したｍ個の交流電源を設け、対応する出力端子スイッチのオフ期間の少なくとも一部では中間電位を供給し、それ以外の期間には出力端子ＯＵＴから出力させるＬレベルを出力する構成とすることもできる。

同様に、ノードＮ１に並列に接続するゲート端子スイッチも２個より多くすることができる。すなわち、例えば、ｍ個のゲート端子スイッチを設け、出力動作期間以外の期間にて少なくとも１つがオン状態とされ、かつ交代してオフ状態とされるように制御すると共に、ゲート端子スイッチそれぞれに対応したｍ個の交流電源を設け、対応するゲート端子スイッチのオフ期間の少なくとも一部では中間電位を供給し、それ以外の期間にはノードＮ１に設定するＬレベルを出力する構成とすることができる。

このように出力端子スイッチやゲート端子スイッチの数を増やせば、その分、それら各スイッチのオフ期間を長くすることが可能であり、Ｖｔｈシフトの回復速度が小さい中間電位であっても、十分な回復効果を達成可能となる。そして、回復速度の面での要求が緩和される分、消費電力がより好適に低減されるように中間電位を設定することが可能となる。

上記実施形態では、トランジスタはａ−Ｓｉトランジスタとしたが、Ｖｔｈシフトの問題が生じるトランジスタを用いた画像表示装置の駆動回路には、上述の実施形態で示される本願発明を適用し同様の効果を得ることが可能であり、例えば、ポリシリコンで半導体層が形成されるＴＦＴを用いた駆動回路に適用することもできる。

上記実施形態では、単位レジスタ回路は１行の画素に選択パルスを供給するが、例えば、複数行の画素や、表示領域をマトリクス状に分割した画素ブロックを順次、シフトレジスタで選択する駆動方式があれば、本願発明は当該シフトレジスタに適用することもできる。

１０ 画像表示装置、１２ 画素回路、１４，１４Ｌ，１４Ｒ ゲート線駆動回路、１６ データ線駆動回路、１８ 制御回路、２０ ゲート信号線、２２ データ線、３０ シフトレジスタ、３２ シフトレジスタ部、３４ クロック信号生成部、３６ トリガ信号生成部、３８ 単位レジスタ回路、４０ 選択パルス出力回路。

Claims (8)

1. 複数の画素を有する表示パネルを駆動する駆動回路であって、
   前記画素を区分けした群毎に設けられ、互いに共通の制御期間内において当該画素群の駆動時には第１電位となり、非駆動時には第２電位となる駆動信号を出力する複数の単位駆動回路と、
   それぞれ前記第１電位と前記第２電位との中間電位である第３電位及び、前記第２電位を選択的に出力する第１乃至第ｎの電源回路（ｎは２以上の自然数である。）と、
   を有し、
   前記単位駆動回路は、
   前記画素群毎に前記制御期間内にて順次設定される出力動作期間内において前記第１電位を有する選択パルスを出力する選択パルス出力回路と、
   それぞれトランジスタからなるスイッチであって当該スイッチの一方端子に接続された当該単位駆動回路の出力端子と当該スイッチの他方端子に接続された前記第ｋの電源回路（ｋは１≦ｋ≦ｎなる整数である。）との間を断続する第ｋの出力端子スイッチを有し、
   前記第１乃至第ｎの出力端子スイッチは、前記出力動作期間以外の前記制御期間にて少なくとも１つがオン状態とされ、かつ交代してオフ状態とされ、
   前記第ｋの電源回路は、前記第ｋの出力端子スイッチのオン期間には前記第２電位を前記第ｋの出力端子スイッチの前記他方端子に入力し、前記第ｋの出力端子スイッチのオフ期間の少なくとも一部では前記第３電位を前記第ｋの出力端子スイッチの前記他方端子に入力すること、
   を特徴とする駆動回路。
2. 請求項１に記載の駆動回路において、
   前記選択パルス出力回路は、ゲート端子に前記第１電位を印加されるとオンし、前記第２電位を印加されるとオフして、クロック信号線と前記出力端子との間を断続するトランジスタを含み、当該トランジスタを前記出力動作期間にてオンし、前記クロック信号線のクロックパルスに応じて前記選択パルスを出力し、
   前記単位駆動回路は、さらに、それぞれトランジスタからなり前記ゲート端子と前記第ｋの電源回路との間を断続する第ｋのゲート端子スイッチを有し、
   前記第ｋのゲート端子スイッチは、前記第ｋの出力端子スイッチに同期して動作すること、
   を特徴とする駆動回路。
3. 請求項１に記載の駆動回路において、
   前記出力端子スイッチは、アモルファスシリコン薄膜トランジスタで構成されること、を特徴とする駆動回路。
4. 請求項２に記載の駆動回路において、
   前記ゲート端子スイッチは、アモルファスシリコン薄膜トランジスタで構成されること、を特徴とする駆動回路。
5. 複数の画素を有する表示パネルを駆動する駆動回路であって、
   前記画素を区分けした群毎に設けられ、互いに共通の制御期間内において当該画素群の駆動時と非駆動時とで電位が切り替わる駆動信号を出力する複数の単位駆動回路と、
   それぞれ第１電位と第２電位との中間電位である第３電位及び、前記第２電位を選択的に出力する第１乃至第ｎの電源回路（ｎは２以上の自然数である。）と、
   を有し、
   前記単位駆動回路は、
   ゲート端子に前記第１電位を印加されるとオンし、前記第２電位を印加されるとオフして、クロック信号線と当該単位駆動回路の出力端子との間を断続するトランジスタを含み、当該トランジスタを、前記画素群毎に前記制御期間内にて順次設定される出力動作期間にてオンし、前記クロック信号線のクロックパルスに応じて前記駆動信号に選択パルスを出力する選択パルス出力回路と、
   それぞれトランジスタからなるスイッチであって当該スイッチの一方端子に接続された前記ゲート端子と当該スイッチの他方端子に接続された前記第ｋの電源回路（ｋは１≦ｋ≦ｎなる整数である。）との間を断続する第ｋのゲート端子スイッチと、
   を有し、
   前記第１乃至第ｎのゲート端子スイッチは、前記出力動作期間以外の前記制御期間にて少なくとも１つがオン状態とされ、かつ交代してオフ状態とされ、
   前記第ｋの電源回路は、前記第ｋのゲート端子スイッチのオン期間には前記第２電位を前記第ｋのゲート端子スイッチの前記他方端子へ入力し、前記第ｋのゲート端子スイッチのオフ期間の少なくとも一部では前記第３電位を前記第ｋのゲート端子スイッチの前記他方端子へ入力すること、
   を特徴とする駆動回路。
6. 請求項５に記載の駆動回路において、
   前記ゲート端子スイッチは、アモルファスシリコン薄膜トランジスタで構成されること、を特徴とする駆動回路。
7. 請求項１から請求項６のいずれか１つに記載の駆動回路において、
   前記第３電位は、当該駆動回路の接地電位であること、を特徴とする駆動回路。
8. 請求項１から請求項６のいずれか１つに記載の駆動回路と、
   当該駆動回路を用いて駆動される表示パネルと、
   を有する画像表示装置。

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