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Description

本開示は、電流発光素子を用いたアクティブマトリクス型の画像表示装置に関する。
近年、有機エレクトロルミネッセンス（Ｏｒｇａｎｉｃ Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ。以下、ＥＬまたはＯＬＥＤと呼ぶことがある。）素子などを有する画素回路を行列状に配置した表示パネル、およびそれを用いた画像表示装置が商品化されている。ＥＬ素子は、アノード電極およびカソード電極間に形成された発光層に電流を流すことにより発光する。
画素回路のそれぞれには複数のトランジスタが形成されている。また、表示パネルには、画素回路のそれぞれのトランジスタを制御するための複数種類のゲート信号線が形成されている。これらのゲート信号線には負荷容量の大きいものや比較的負荷容量の小さいものがある。また、それぞれのゲート信号線に印加する制御信号に要求されるスルーレートも異なる。例えば、映像信号電圧を画素回路に供給するゲート信号線は高速のスルーレートが要求されるが、ＥＬ素子に流す電流を制御するゲート信号線は比較的遅いスルーレートでも十分である。
負荷容量の大きなゲート信号線を高速のスルーレートで駆動する方法として、例えば特許文献１には、１本のゲート信号線を中央付近で分割して２本のゲート信号線とし、それぞれのゲート信号線をそれぞれの駆動回路で駆動する画像表示装置が開示されている。また、特許文献２には、１本のゲート信号線を分割することなしにゲート信号線の両端から同一の駆動波形を印加する、いわゆる両側駆動を行う画像表示装置が開示されている。
特開２００６−１５４８２２号公報 特開２０１２−０６８５９２号公報
前述したように表示パネルには、画素回路に含まれるトランジスタのそれぞれに対してゲート信号線が形成されており、１画素回路あたりに含まれるトランジスタの数が増えるとゲート信号線の種類も増加する。また、１種類あたりのゲート信号線の数は垂直方向の画素回路の数に等しく、たとえばＸＧＡ仕様の表示パネルであれば７６８本、ＳＸＧＡ仕様の表示パネルであれば１０２４本である。したがって、例えば、４種類のゲート信号線が形成されたＳＸＧＡ仕様の表示パネルであれば、ゲート信号線の総数は、１０２４×４＝４０９６本である。
画像表示装置には、これら多数のゲート信号線を駆動するためのゲート信号線駆動回路（ゲートドライバ回路）が設けられている。ゲートドライバ回路は、ゲートドライバ集積回路として集積化され、表示パネルから引き出されたゲート信号線の端子の付近に実装されている。
しかしながら、両側駆動を行うゲート信号線と両側駆動を行わない（片側駆動を行う）ゲート信号線とが混在する場合には、一般に、表示パネルの一方から引き出されたゲート信号線の端子の数およびその配列と、他方から引き出されたゲート信号線の端子の数およびその配列とは異なる。
加えて、画像表示装置の仕様等が異なると、画素数が異なり１画素回路あたりに含まれるトランジスタの数も異なるので、駆動すべきゲート信号線の数も異なる。また、両側駆動すべきゲート信号線の数も異なる。表示パネルから引き出されたゲート信号線の端子の数および配列に応じて、さらには画像表示装置の仕様等に応じて専用のゲートドライバ集積回路を作成すると、多大な費用が発生し、また、多大な時間が必要になるといった課題があった。
本開示はこれらの課題に鑑みなされたものであり、ゲート信号線の端子の数および配列にかかわらず、また、画像表示装置の仕様等にかかわらず使用できる汎用性の高いゲートドライバ集積回路（ＩＣ）を用いた画像表示装置および画像表示装置の駆動方法を提供することを目的とする。
本開示の一態様に係る画像表示装置は、画素回路を行列状に複数配置した表示パネルと、表示パネルを駆動する駆動回路とを備えた画像表示装置であって、マトリックス状に配置された画素回路を有する表示画面と、表示画面を駆動するゲートドライバ回路とを備えたものである。表示画面の左辺および右辺には、ゲートドライバ回路１４、１５が配置されているものである。
画素回路には、複数のゲート信号線が配置され、そのうち１本以上のゲート信号線が、左右に配置されたゲートドライバ回路１４および１５で駆動され、他の１本のゲート信号線が、左右に配置されたゲートドライバ回路１４、１５のいずれかにより駆動される。
表示画面には、発光素子を有する画素がマトリックス状に配置され、Ｌ（Ｌは２以上の整数）画素行の有効画素行を有する。なお、有効画素行とは、画像表示に寄与する画素行である。画素行ごとに配置された、Ｎ（Ｎは２以上の整数）本のゲート信号線と、画素列ごとに配置されたソース信号線と、第１のゲートドライバ回路と、第２のゲートドライバ回路と、ソース信号線に映像信号を出力するソースドライバ回路とを具備する。
第１のゲートドライバ回路および第２のゲートドライバ回路は、それぞれＮ個のシフトレジスタ回路を有し、画素行ごとに配置された、Ｎ本のゲート信号線のうち、ａ（ａは１以上、（Ｎ−１）以下の整数）本のゲート信号線は、一端を前記第１のゲートドライバ回路と接続され、他端を前記第２のゲートドライバ回路に接続されている。また、第１のゲートドライバ回路の１番目からＮ番目の前記シフトレジスタ回路のＭ１（Ｍ１は１以上、Ｌ以下の整数）段目は、Ｍ１画素行目の１番目からＮ番目のゲート信号線と電気的に接続されている。
第２のゲートドライバ回路のａ＋１番目からＮ番目のシフトレジスタ回路のＭ２（Ｍ２は１以上、Ｌ×ａ／Ｎ以下の整数）段目は、Ｍ２画素行目以外の１番目からａ番目のいずれかのゲート信号線と電気的に接続されている。
また、他の開示例では、ゲートドライバ回路１５は、表示画面の有効な画素回路行の数（Ｌ行）と、同じ数の段数を有する第１のシフトレジスタ部を備え、第１のシフトレジスタ部で作成した第１の制御信号を画素回路行の一方から第１のゲート信号線のそれぞれに供給する第１のゲートドライバ部を有する。
ゲートドライバ回路１４は、表示画面の有効な画素回路行の数の少なくともＬ／Ｎ（Ｎは２以上の整数）個の段数を有する第２のシフトレジスタ部をＮ個備え、第２のシフトレジスタ部のそれぞれで作成した第１の制御信号を画素回路行の他方から、第１のゲート信号線のそれぞれに供給する第２のゲートドライバ部を有することを特徴とする。
この構成により、ゲート信号線の端子の数および配列にかかわらず、また画像表示装置の仕様等にかかわらず使用できる汎用性の高いゲートドライバ集積回路を用いた画像表示装置を提供することができる。
また、画像表示装置は、独立したクロック入力端子とイネーブル入力端子とデータ入力端子とを有し、かつ、表示パネルに含まれる画素回路行の数の半分以下の長さのシフトレジスタ部を複数集積したゲートドライバ集積回路を複数用いて、第１のゲートドライバ回路と第２のゲートドライバ回路とを構成することが望ましい。
本画像表示装置によれば、ゲート信号線の端子の数および配列にかかわらず、また、画像表示装置の仕様等にかかわらず使用できる汎用性の高いゲートドライバ集積回路を用いた画像表示装置を提供することができる。
図１は、実施の形態１にかかる画像表示装置の構成を示す模式図である。 図２は、実施の形態１にかかる画素回路の回路図である。 図３は、実施の形態１にかかる画像表示装置の構成を示す模式図である。 図４は、実施の形態１にかかる画像表示装置の画素回路の回路図である。 図５は、実施の形態１にかかる画素回路の書込期間にかかる動作を説明するための図である。 図６は、実施の形態１にかかる画素回路の表示期間にかかる動作を説明するための図である。 図７は、実施の形態１にかかる動作を示すタイミングチャートである。 図８は、実施の形態１にかかる映像信号電圧、書込制御信号、表示制御信号のタイミングチャートである。 図９は、実施の形態１にかかるゲートドライバ集積回路の回路図である。 図１０は、実施の形態１にかかる第１のゲートドライバ回路および第２のゲートドライバ回路の構成図である。 図１１は、実施の形態１にかかる画像表示装置の構成図である。 図１２は、実施の形態１にかかる第１のゲートドライバ回路の動作を示すタイミングチャートである。 図１３は、実施の形態１にかかる第２のゲートドライバ回路の動作を示すタイミングチャートである。 図１４は、実施の形態１にかかる第２のゲートドライバ回路の動作の他の一例を示すタイミングチャートである。 図１５は、実施の形態１にかかる第１のゲートドライバ回路および第２のゲートドライバ回路の構成図である。 図１６は、実施の形態１にかかる他のゲートドライバ集積回路の回路図である。 図１７は、実施の形態１にかかるゲートドライバ集積回路の出力波形図である。 図１８は、実施の形態１にかかる他のゲートドライバ集積回路の回路図である。 図１９は、実施の形態１にかかるゲードドライバ回路の説明図である。 図２０は、実施の形態１にかかるゲードドライバ回路の説明図である。 図２１は、実施の形態１にかかる画像表示装置の構成図である。 図２２は、実施の形態１にかかるゲートドライバ集積回路の出力波形図である。 図２３は、実施の形態１にかかるゲートドライバ回路の動作を示すタイミングチャートである。 図２４は、実施の形態１にかかるゲートドライバ回路の動作を示すタイミングチャートである。 図２５は、実施の形態１にかかるゲートドライバ回路の動作を示すタイミングチャートである。 図２６は、実施の形態１にかかるゲートドライバ回路の動作を示すタイミングチャートである。 図２７は、実施の形態１にかかるゲートドライバ回路の動作を示すタイミングチャートである。 図２８は、実施の形態１にかかるゲートドライバ回路の動作を示すタイミングチャートである。 図２９は、実施の形態１にかかるゲートドライバ回路の動作を示すタイミングチャートである。 図３０は、実施の形態１にかかるゲートドライバ回路の動作を示すタイミングチャートである。 図３１は、実施の形態１にかかるゲートドライバ回路の動作を示すタイミングチャートである。 図３２は、実施の形態１にかかるゲートドライバ回路の動作を示すタイミングチャートである。 図３３は、実施の形態１にかかる画像表示装置の構成図である。 図３４は、実施の形態１にかかる画像表示装置の構成図である。 図３５は、実施の形態１にかかる画像表示装置の構成図である。 図３６は、実施の形態１にかかる画像表示装置の構成図である。 図３７は、実施の形態１にかかる画像表示装置の構成図である。 図３８は、実施の形態１にかかるゲートドライバ回路の動作を示すタイミングチャートである。 図３９は、実施の形態１にかかるゲートドライバ回路の動作を示すタイミングチャートである。 図４０は、実施の形態２にかかる画像表示装置の画素回路の回路図である。 図４１は、実施の形態２にかかる画素回路の動作を説明するためのタイミングチャートである。 図４２は、実施の形態２にかかるゲートドライバ集積回路の回路図である。 図４３は、実施の形態２にかかる第１のゲートドライバ回路および第２のゲートドライバ回路の構成図である。 図４４は、実施の形態２にかかる画像表示装置の構成図である。 図４５は、実施の形態２にかかる第２のゲートドライバ回路の動作を示すタイミングチャートである。 図４６は、実施の形態２にかかる画像表示装置の画素回路の回路図である。 図４７は、実施の形態３にかかる画素回路の回路図である。 図４８は、実施の形態３にかかる画像表示装置の構成図である。 図４９は、実施の形態３にかかるゲートドライバ回路の動作を示すタイミングチャートである。 図５０は、実施の形態３にかかるゲートドライバ回路の動作を示すタイミングチャートである。 図５１は、実施の形態３にかかるゲートドライバ回路の動作を示すタイミングチャートである。 図５２は、実施の形態３にかかるゲートドライバ回路の動作を示すタイミングチャートである。 図５３は、実施の形態３にかかるゲートドライバ回路の動作を示すタイミングチャートである。 図５４は、画像表示装置の説明図である。 図５５は、画像表示装置の説明図である。 図５６は、画像表示装置の説明図である。
（本開示の基礎となった知見）
以下、本開示を説明する前に、本開示の基礎となった知見について説明する。
前述したように、表示パネルには、画素回路に含まれるトランジスタのそれぞれに対してゲート信号線が形成されており、１画素回路あたりに含まれるトランジスタの数が増えるとゲート信号線の種類も増加する。また、１種類あたりのゲート信号線の数は垂直方向の画素回路の数に等しく、たとえばＸＧＡ仕様の表示パネルであれば７６８本、ＳＸＧＡ仕様の表示パネルであれば１０２４本である。したがって、例えば、４種類のゲート信号線が形成されたＳＸＧＡ仕様の表示パネルであれば、ゲート信号線の総数は、１０２４×４＝４０９６本である。
画像表示装置には、これら多数のゲート信号線を駆動するためのゲートドライバ回路が設けられている。ゲートドライバ回路は、ゲートドライバ集積回路として集積化され、表示パネルから引き出されたゲート信号線の端子の付近に実装されている。
しかしながら、両側駆動を行うゲート信号線と両側駆動を行わない（片側駆動を行う）ゲート信号線とが混在する場合には、一般に、表示パネルの一方から引き出されたゲート信号線の端子の数およびその配列と、他方から引き出されたゲート信号線の端子の数およびその配列とは異なる。
加えて、画像表示装置の仕様等が異なると、画素数が異なり１画素回路あたりに含まれるトランジスタの数も異なるので、駆動すべきゲート信号線の数も異なる。また、両側駆動すべきゲート信号線の数も異なる。表示パネルから引き出されたゲート信号線の端子の数および配列に応じて、さらには画像表示装置の仕様等に応じて専用のゲートドライバ集積回路を作成すると、多大な費用が発生し、また、多大な時間が必要になるといった課題があった。
そこで、本発明者らは、高速で駆動すべきゲート信号線および両側駆動すべきゲート信号線の数にかかわらず、また、ゲート信号線の配列にかかわらず使用できる汎用性の高いゲートドライバ集積回路を有する画像表示装置を創作するに至った。
以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
なお、発明者らは、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
以下、実施の形態にかかる画像表示装置について、図面を用いて説明する。画像表示装置は、画素回路を行列状に複数配置した表示パネルと、表示パネルを駆動する駆動回路とを備える。ここでは、表示パネルとして、駆動用トランジスタを用いてＥＬ素子を発光させるアクティブマトリクス型の画素回路を複数配置した表示パネル（ＥＬ表示パネル）と、その表示パネルを駆動する駆動回路とを備えた画像表示装置について説明する。
以下に説明する画像表示装置によれば、ゲート信号線の端子の数および配列にかかわらず、また、画像表示装置の仕様等にかかわらず使用できる汎用性の高いゲートドライバ集積回路を用いた画像表示装置を提供することが可能となる。また、高いスルーレートが必要なゲート信号線は、両側駆動を容易に実現でき、高速に駆動することができる。また、高いスルーレートが必要でないゲート信号線は、片側駆動を容易に実現でき、ゲートドライバ回路の使用個数を削減できるため、パネルモジュールの低コスト化を実現できる。
（実施の形態１）
本開示の一態様に係る画像表示装置は、画素回路を行列状に複数配置した表示パネルと、表示パネルを駆動する駆動回路とを備えた画像表示装置であって、マトリックス状に配置された画素回路を有する表示画面と、表示画面を駆動するゲートドライバ回路とを備えたものである。表示画面の左辺および右辺には、ゲートドライバ回路が配置されているものである。
画素回路には、複数のゲート信号線が配置され、そのうち１本以上のゲート信号線が、左右に配置されたゲートドライバ回路で駆動され、他の１本のゲート信号線が、左右に配置されたゲートドライバ回路のいずれかにより駆動される。
左右に配置されたゲートドライバ回路のうちの一のゲートドライバ回路は、表示画面の有効な画素回路行の数（Ｌ行）と、同じ段数を有する第１のシフトレジスタ部を備え、第１のシフトレジスタ部で作成した第１の制御信号を画素回路行の一方から第１のゲート信号線のそれぞれに供給する第１のゲートドライバ部を有する。
左右に配置されたゲートドライバ回路のうちの他のゲートドライバ回路は、表示画面の有効な画素回路行の数の少なくともＬ／Ｎ（Ｎは２以上の整数）の長さを有する第２のシフトレジスタ部をＮ個備え、第２のシフトレジスタ部のそれぞれで作成した第１の制御信号を画素回路行の他方から、第１のゲート信号線のそれぞれに供給する第２のゲートドライバ部を有することを特徴とする。
また、本開示の一態様に係る画像表示装置は、画素行ごとに配置された、Ｎ（Ｎは２以上の整数）本のゲート信号線と、画素の列ごとに配置されたソース信号線と、第１のゲートドライバ回路と、第２のゲートドライバ回路と、ソース信号線に映像信号を出力するソースドライバ回路とを具備し、第１のゲートドライバ回路および第２のゲートドライバ回路は、それぞれ、Ｎ個のシフトレジスタ回路を有し、第１のゲートドライバ回路の１番目からＮ番目のシフトレジスタ回路は、Ｍ１（Ｍ１は１以上、Ｌ以下の整数）画素行目の１番目からＮ番目のゲート信号線と電気的に接続され、第２のゲートドライバ回路のａ＋１番目からＮ番目のシフトレジスタ回路のＭ２（Ｍ２は１以上、Ｌ×ａ／Ｎ以下の整数）段目は、Ｍ２画素行目以外の画素行の１番目からａ番目のゲート信号線と電気的に接続されているものである。
なお、第２のゲートドライバ回路の１番目からａ番目のシフトレジスタ回路の１段目は、１画素行目の１番目からａ番目のゲート信号線と接続されており、少なくともこの部分においては、シフトレジスタ段数と画素行数とが一致する接続関係となるが、シフトレジスタの段数と画素行数とが一致しない接続関係であってもよい。また、本明細書においては、「シフトレジスタの段数」のことを「シフトレジスタの長さ」と表記することもある。
これらのいずれかの構成により、ゲート信号線の端子の数および配列にかかわらず、また画像表示装置の仕様等にかかわらず使用できる汎用性の高いゲートドライバ集積回路を用いた画像表示装置を提供することができる。
また、画像表示装置は、独立したクロック入力端子とイネーブル入力端子とデータ入力端子とを有し、かつ、表示パネルに含まれる画素回路行の数の半分以下の長さのシフトレジスタ部を複数集積したゲートドライバ集積回路を複数用いて、第１のゲートドライバ回路と第２のゲートドライバ回路とを構成することが望ましい。
図１は、実施の形態１にかかる画像表示装置１０の構成を示す模式図である。本実施の形態にかかる画像表示装置１０は、表示パネル（ＥＬ表示パネル）１１と、それを駆動する駆動回路とを備えている。駆動回路は、ソースドライバ回路（ソースドライバＩＣ）１６と、第１のゲートドライバ回路（第１のゲートドライバＩＣ）１４と、第２のゲートドライバ回路（第２のゲートドライバＩＣ）１５と、電源回路（図示せず）とを備えている。
図２は、本開示の画像表示装置１０の画素構成の説明図である。駆動用トランジスタおよびスイッチ用トランジスタを含むトランジスタＱは、薄膜トランジスタ（ＴＦＴ）として説明している。トランジスタＱは、例えば、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を採用している。
また、トランジスタＱは、例えば、高温ポリシリコン（ＨＴＰＳ：Ｈｉｇｈ−ｔｅｍｐｅｒａｔｕｒｅ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ）、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅ ｐｏｌｙ ｓｉｌｉｃｏｎ）、連続粒界シリコン（ＣＧＳ：Ｃｏｎｔｉｎｕｏｕｓ ｇｒａｉｎ ｓｉｌｉｃｏｎ）、透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ、ＩＺＯ)、アモルファスシリコン（ＡＳ：ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ）、赤外線ＲＴＡ（ＲＴＡ：ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）で形成される。また、第１のゲートドライバ回路１４、第２のゲートドライバ１５およびソースドライバ回路１６は、例えば半導体チップで形成されている。
図２では、画素を構成するすべてのトランジスタＱは、一例としてｐ型で構成されている。
トランジスタＱは、例えば、トップゲート構造を有している。トップゲート構造にすることにより寄生容量が低減し、トップゲートのゲート電極パターンが、遮光層となり、発光素子１５から出射された光を遮光層で遮断し、トランジスタの誤動作、オフリーク電流を低減できるからである。
ゲート信号線２２（ｉ）またはソース信号線２１（ｉ）、もしくはゲート信号線２２（ｉ）とソース信号線２１（ｉ）の両方の配線材料として、例えば、銅配線または銅合金配線を採用できるプロセスを実施する。信号線の配線抵抗を低減でき、より大型の表示パネルを実現できるからである。
第１のゲートドライバ回路１４が駆動（制御）するゲート信号線２２（ｉ）は、低インピーダンス化すること好ましい。したがって、前記ゲート信号線２２（ｉ）の構成あるいは構造に配線材料として、例えば、銅配線または銅合金配線を採用できるプロセスを実施する。
特に、画素回路１２を形成する技術としては、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅ ｐｏｌｙ ｓｉｌｉｃｏｎ）を採用する。低温ポリシリコン技術で形成したトランジスタは、トップゲート構造に形成することが容易である。トップゲート構造は、寄生容量が小さく、ｎ型およびｐ型のトランジスタを作製でき、また、プロセスに銅配線または銅合金配線プロセスを用いることができるため、本開示の画像表示装置に使用することが好ましい。なお、銅配線は、例えばＴｉ−Ｃｕ−Ｔｉの３層構造を採用する。
ゲート信号線２２（ｉ）またはソース信号線２１（ｉ）などの配線は、例えばトランジスタＱが透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ)の場合には、モリブデンＭｏ−Ｃｕ−Ｍｏの３層構造を採用する。
図３は、図１をより具体的な構成を図示した模式図である。画素回路１２（ｉ、ｊ）が表示画面１９２にマトリックス状に配置されている。各画素回路１２（ｉ、ｊ）には、ゲート信号線２２（ｉ）、２３（ｉ）が形成されている。なお、ｉ及びｊは１以上の自然数である。
ゲート信号線２２（ｉ）は、その両側にゲートドライバ集積回路（ＩＣ）３０が接続されている。ゲート信号線２３（ｉ）は、その片方にゲートドライバ集積回路３０が接続されている。したがって、ゲート信号線２２（ｉ）は両側駆動、ゲート信号線２３（ｉ）は片側駆動が実施される。
なお、ゲート信号線駆動部、ゲートドライバ集積回路（ＩＣ）は、半導体チップで構成されていることが例示される。また、これに限定するものではなく、たとえば、低温ポリシリコン、高温ポリシリコン、ＴＡＯＳ技術を用いて、画素回路１２が形成あるいは構成された基板に、直接に、前記ドライバ回路などを形成してもよいことは言うまでのない。
また、ソースドライバ回路１６も半導体チップで構成されていることが例示される。また、これに限定するものではなく、たとえば、低温ポリシリコン、高温ポリシリコン、ＴＡＯＳ技術を用いて、画素回路が形成あるいは構成された基板に、直接にドライバ回路などを形成してもよいことは言うまでのない。
なお、説明を容易にするため、ゲートドライバ集積回路３０、ソースドライバ回路１６は、半導体チップで構成され、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）（図示せず）に実装されているとして説明をする。
ＣＯＦ１９１の表面に光吸収塗料、材料を塗布あるいは形成し、また、シートを貼り付けて、光を吸収するように構成することができる。また、ＣＯＦ１９１に実装されたドライバ回路の表面に放熱板を配置または形成し、ドライバ回路（３０、１６）からの放熱を行うこともできる。また、ＣＯＦ１９１の裏面に放熱シート、放熱板を配置または形成し、ドライバ回路が発生する熱を放熱することもできる。
ゲートドライバ集積回路３０およびソースドライバ回路１６は、ＣＯＦ１９１に実装されている。前記ゲートドライバ集積回路３０は、ゲート信号線２２（ｉ）、２３（ｉ）に画素回路１２のスイッチ用トランジスタＱをオン又はオフする制御信号を印加する。ソースドライバ回路１６は、ソース信号線２１（ｉ）に映像信号電圧を印加する。
ゲートドライバ集積回路３０を実装したＣＯＦ１９１は、表示パネル（画像表示パネル）１１とゲートプリント基板１９４とを電気的に接続している。ソースドライバ回路１６を実装したＣＯＦ１９１は、表示パネル１１およびソースプリント基板１９３と電気的に接続されている。
図２に示した画素回路において、コンデンサ２０は、第１電極が駆動用トランジスタＱ２０のゲート端子に電気的に接続され、第２電極が駆動用トランジスタＱ２０のソース端子に電気的に接続されたコンデンサである。
なお、以下の説明において、各素子の端子は、便宜上「〜端子」として表現するが、端子は「電極」としてもよい。たとえば、トランジスタＱのゲート端子は、ゲート電極としてもよい。また、単にゲートと記載する場合がある。「〜端子」とは「接続部」、「結線部」、電圧または信号を印加する部分である。
コンデンサ２０は、まず、定常状態において駆動用トランジスタＱ２０のゲート−ソース電極間電位（ソース信号線２１（ｉ）の電位）を、スイッチ用トランジスタＱ２２が導通している状態で記憶する。その後、スイッチ用トランジスタＱ２２がオフ状態となっても、コンデンサ２０の電位が確定されるので駆動用トランジスタＱ２０のゲート電圧が確定される。
なお、コンデンサ２０は、ソース信号線２１（ｉ）、ゲート信号線２２（ｉ）にオーバーラップするように（重なるように）形成または配置する。この場合、レイアウトの自由度が向上し、素子間のスペースをより広く確保することが可能になり、歩留まりが向上する。
図２に示した画素回路にかかる発光素子１５については、ソース信号線２１（ｉ）、ゲート信号線２２（ｉ）上に、発光素子のアノード電極あるいはカソード電極を配置または形成することにより、ソース信号線２１（ｉ）、ゲート信号線２２（ｉ）からの電界が、アノード電極あるいはカソード電極で遮蔽される。遮蔽により画像表示へのノイズを低減させることができる。
ソース信号線２１（ｉ）、ゲート信号線２２（ｉ）に絶縁膜あるいはアクリル材料からなる絶縁膜（平坦化膜）を形成して絶縁し、絶縁膜上に画素電極を形成する。
このようにゲート信号線２２（ｉ）等上の少なくとも１部に画素電極を重ねる構成をハイアパーチャ（ＨＡ）構造と呼ぶ。不要な干渉光などが低減し、良好な発光状態を実現できる。
なお、図２は、画素回路１２を構成するトランジスタがｐチャンネルの場合の実施の形態である。画素回路１２を構成するトランジスタがｎチャンネルの場合は、図４のように構成される。なお、画素回路を構成するトランジスタの極性がｎチャンネルの場合は、以下に説明する図７、図８の信号波形は極性反転させればよいので、トランジスタがｎチャンネルの場合のタイミングチャートなどは、説明を省略する。
画素回路１２（ｉ、ｊ）の画素電極は、ＩＴＯ、ＩＧＺＯ（インジウム（Ｉｎｄｉｕｍ）、ガリウム（Ｇａｌｌｉｕｍ）、亜鉛（Ｚｉｎｃ）、酸素（Ｏｘｙｇｅｎ））、ＩＺＯ、透明アモルファス酸化物半導体（ＴＡＯＳ）などからなる透明電極を用いることができる。
本実施の形態に係る表示装置では、画素回路１２（ｉ、ｊ）位置に対応して、赤（Ｒ）、緑（Ｇ）、青（Ｂ）からなるカラーフィルターを形成することができる。なお、カラーフィルターは、ＲＧＢに限定されものではない、シアン（Ｃ）、マゼンダ（Ｍ）、イエロー（Ｙ）色の画素を形成してもよい。また、白（Ｗ）の画素を形成してもよい。つまり、表示パネル１１にＲ、Ｇ、Ｂ、Ｗ画素回路をマトリックス状に配置する。
画素はＲＧＢの３画素回路、またはＲＧＢＷの４画素回路で正方形の形状となるように作製する。したがって、Ｒ、Ｇ、Ｂの各画素は縦長の画素形状となる。
Ｒ、Ｇ、Ｂの画素開口率は、異ならせてもよい。開口率を異ならせることにより、各ＲＧＢの発光素子１５に流れる電流密度を異ならせることができる。電流密度を異ならせることにより、ＲＧＢの発光素子１５の劣化速度を同一にすることができる。劣化速度を同一にすれば、表示装置のホワイトバランスずれが発生しない。
表示装置のカラー化は、マスク蒸着により行うが、本実施の形態はこれに限定するものではない。たとえば、青色発光のＥＬ層を形成し、発光する青色光を、Ｒ、Ｇ、Ｂの色変換層（ＣＣＭ：カラーチェンジミディアムズ）でＲ、Ｇ、Ｂ光に変換してもよい。
なお、表示装置の光出射面には、円偏光板（円偏光フィルム）（図示せず）を配置することができる。偏光板と位相フィルムを一体したものは円偏光板（円偏光フィルム）と呼ばれる。
図２の画素回路１２（ｉ、ｊ）においては、図１に図示するように、ゲート信号線２２（ｉ）が、第１のゲートドライバ回路１４および第２のゲートドライバ回路１５に接続されている。詳細には、第２のスイッチ用トランジスタＱ２２のゲート端子が接続されたゲート信号線２２（ｉ）の一端に第１のゲートドライバ回路１４が接続され、ゲート信号線２２（ｉ）の他端に第２のゲートドライバ回路１５が接続されている。これは、以下の理由による。
ゲート信号線２２（ｉ）は、第２のスイッチ用トランジスタＱ２２に接続されている。第２のスイッチ用トランジスタＱ２２は、映像信号Ｖｓｇ（ｊ）を画素回路１２（ｉ、ｊ）に書き込むトランジスタであり、トランジスタＱ２２を高速にオンオフ（高スルーレート動作）させる必要があるからである。ゲート信号線２２（ｉ）は、第１のゲートドライバ回路１４および第２のゲートドライバ回路１５で駆動する（両側駆動する）ことにより、高スルーレート動作を実現できる。
なお、一例として、第１のゲートドライバ回路１４は、表示画面１１の左側に配置され、第２のゲートドライバ回路１５は、表示画面１１の右側に配置される。
ゲート信号線２３（ｉ）は、第１のスイッチ用トランジスタＱ２３に接続されている。第１のスイッチ用トランジスタＱ２３は、駆動用トランジスタＱ２０のオフセットキャンセル動作を実施するトランジスタであり、スイッチ用トランジスタＱ２３をオン又はオフさせる。
スイッチ用トランジスタＱ２２は、ゲート信号線２２（ｉ）に接続されている。ゲート信号線２２（ｉ）は両側駆動が実施される。したがって、スイッチ用トランジスタＱ２２は、高速でオン又はオフ動作させることができる。つまり、スイッチ用トランジスタＱ２２は高スルーレート動作を実現できる。
ゲート信号線２２（ｉ）を第１のゲートドライバ回路１４および第２のゲートドライバ回路１５で駆動することにより、表示画面１１の左右、中央での輝度傾斜などがなくなり、良好な画像表示を実現できる。また、ゲート信号線２２（ｉ）の負荷容量が大きくても、良好にドライブすることができる。
ゲート信号線２３（ｉ）には、第１のゲートドライバ回路１４が接続されている。第２のスイッチ用トランジスタＱ２３は、駆動用トランジスタＱ２０とＥＬ素子Ｄ２０間に配置されている。第２のスイッチ用トランジスタＱ２３は、ＥＬ素子Ｄ２０に供給する電流をオン又はオフ（供給又は遮断）する機能を有する。ＥＬ素子Ｄ２０に供給する電流のオン又はオフは、高スルーレートを必要としない。低スルーレートで十分である。したがって、ゲート信号線２３（ｉ）は、第１のゲートドライバ回路１４で駆動（片側駆動）しても、実用上、十分な性能を得ることができる。
表示パネル（ＥＬ表示パネル）１１は、画素回路１２（ｉ、ｊ）がｎ行ｍ列の行列状に複数配置されている（１≦ｉ≦ｎ、１≦ｊ≦ｍ）。図１において列方向に配置された画素回路１２（１、ｊ）〜１２（ｎ、ｊ）で構成される画素回路列のそれぞれに独立にソース信号線２１（ｊ）が接続されている。また、行方向に配置された画素回路１２（ｉ、１）〜１２（ｉ、ｍ）で構成される画素回路行のそれぞれに独立に第１のゲート信号線２２（ｉ）と第２のゲート信号線２３（ｉ）とが接続されている。以下、第１のゲート信号線２２（ｉ）を単にゲート信号線２２（ｉ）、第２のゲート信号線２３（ｉ）を単にゲート信号線２３（ｉ）と呼称する。なお、ｎ、ｍは１以上の自然数である。
ソース信号線２１（ｊ）のそれぞれは、図１において表示パネル１１の上辺または下辺、もしくは上辺と可変の両方から引き出されて、ソースドライバ回路１６に接続されている。
ゲート信号線２２（ｉ）のそれぞれは、図１において表示パネル１１の左辺から引き出されて第１のゲートドライバ回路１４に接続されるとともに、表示パネル１１の右辺からも引き出されて第２のゲートドライバ回路１５に接続されている。したがって、ゲート信号線２２（ｉ）は両側駆動される。
ゲート信号線２３（ｉ）のそれぞれは、図１において表示パネル１１の左辺から引き出されて第１のゲートドライバ回路１４に接続されている。
以上のように本実施の形態にかかる表示パネル１１は、行方向に配置された画素回路１２（ｉ、１）〜１２（ｉ、ｍ）に共通にゲート信号線２２（ｉ）とゲート信号線２３（ｉ）とが接続されている。
ゲート信号線２２（ｉ）は表示パネル１１の両側から引き出されて、一方は第１のゲートドライバ回路１４に接続され、他方は第２のゲートドライバ回路１５に接続されている。ゲート信号線２３（ｉ）は表示パネル１１の一方からのみ引き出されて第１のゲートドライバ回路１４に接続されている。
ソースドライバ回路１６は、ソース信号線２１（ｊ）のそれぞれに、独立に映像信号電圧Ｖｓｇ（ｊ）を供給する。なお、映像信号電圧Ｖｓｇ（ｊ）としたが、電圧に限定するものではない。たとえば、映像信号電流であってもよい。また、映像に限定されるものではなく、画素回路１２に印加する信号であればいずれの信号等であってもよい。
第１のゲートドライバ回路１４は、ゲート信号線２２（ｉ）のそれぞれに第１の制御信号である書込制御信号ＣＮＴ２２（ｉ）を供給し、ゲート信号線２３（ｉ）のそれぞれに第２の制御信号である表示制御信号ＣＮＴ２３（ｉ）を供給する。
第２のゲートドライバ回路１５は、ゲート信号線２２（ｉ）のそれぞれに第１の制御信号である書込制御信号ＣＮＴ２２（ｉ）を供給する。第２のゲートドライバ回路１５が供給する書込制御信号ＣＮＴ２２（ｉ）は、第１のゲートドライバ回路１４が供給する書込制御信号ＣＮＴ２２（ｉ）と同一の電圧波形を有する信号である。
以上のように、本実施の形態においては、ゲート信号線２２（ｉ）は両側駆動をおこなう第１のゲート信号線であり、ゲート信号線２３（ｉ）は片側駆動を行う第２のゲート信号線である。
なお、以下では、第１の制御信号である書込制御信号ＣＮＴ２２（ｉ）を単に書込制御信号ＣＮＴ２２（ｉ）、第２の制御信号である表示制御信号ＣＮＴ２３（ｉ）を単に表示制御信号ＣＮＴ２３（ｉ）と呼称する。
電源回路は、全ての画素回路１２（１、１）〜１２（ｎ、ｍ）に共通に接続された高圧側の電源線にアノード電圧Ｖｄｄを供給し、低圧側のカソード電源線に電圧Ｖｓｓを供給する。これら電圧Ｖｄｄおよび電圧Ｖｓｓの電源は、後述するＥＬ素子を発光させるための電源である。本実施の形態においては、高圧側の電圧（アノード電圧）Ｖｄｄ＝１０（Ｖ）、低圧側の電圧（カソード電圧）Ｖｓｓ＝０（Ｖ）である。これらの数値は画素回路の仕様や各素子の特性に応じて最適に設定することが望ましい。
次に、画素回路１２（ｉ、ｊ）について説明する。
図２は、本実施の形態にかかる画像表示装置１０の画素回路１２（ｉ、ｊ）の回路図である。本実施の形態にかかる画素回路１２（ｉ、ｊ）は、電流発光素子であるＥＬ素子Ｄ２０と、駆動用トランジスタＱ２０と、コンデンサＣ２０と、スイッチとして動作するトランジスタＱ２２およびトランジスタＱ２３とを備えている。
駆動用トランジスタＱ２０は、映像信号電圧Ｖｓｇ（ｊ）に応じた電流をＥＬ素子Ｄ２０に流す。コンデンサＣ２０は、映像信号電圧Ｖｓｇ（ｊ）を保持する。トランジスタＱ２２は映像信号電圧Ｖｓｇ（ｊ）をコンデンサＣ２０に書込むためのスイッチである。トランジスタＱ２３は、ＥＬ素子Ｄ２０に電流を供給して発光させるためのスイッチである。
画素回路１２（ｉ、ｊ）の高圧側の電源線２８には電源回路から電圧Ｖｄｄが供給され、低圧側の電源線２９には電源回路から電圧Ｖｓｓが供給される。そして、駆動用トランジスタＱ２０のソースは電源線２８に接続され、駆動用トランジスタＱ２０のドレインはトランジスタＱ２３のソースに接続され、トランジスタＱ２３のドレインはＥＬ素子Ｄ２０のアノードの電源線２８に接続され、ＥＬ素子Ｄ２０のカソードは電源線２９に接続されている。
トランジスタＱ２２は、ソース信号線２１（ｉ）に印加された映像信号を、画素回路１２（ｉ、ｊ）に印加する機能を有する。駆動用トランジスタＱ２０のゲート端子とソース端子との間には、コンデンサＣ２０が接続されている。トランジスタＱ２２のドレイン端子（または、ソース端子）は、駆動用トランジスタＱ２０のゲートに接続され、トランジスタＱ２２のソース端子（または、ドレイン端子）は映像信号電圧Ｖｓｇ（ｊ）を伝達するソース信号線２１（ｊ）に接続され、トランジスタＱ２２のゲート端子はゲート信号線２２（ｉ）に接続されている。上記構成により、トランジスタＱ２２が導通することにより、駆動用トランジスタＱ２０のゲート端子には、映像信号電圧Ｖｓｇ（ｊ）が供給される。
トランジスタＱ２３は、前述したように駆動用トランジスタＱ２０のドレインとＥＬ素子Ｄ２０のアノード端子との間に接続された第２のスイッチ用トランジスタである。トランジスタＱ２３が導通することにより、駆動用トランジスタＱ２０で制御される電流がＥＬ素子Ｄ２０に供給される。
以上のように、本実施の形態にかかる表示パネル１１は、列方向に配置された画素回路１２（１、ｊ）〜１２（ｎ、ｊ）で構成される画素回路列のそれぞれに独立に映像信号電圧Ｖｓｇ（ｊ）を供給するソース信号線２１（ｊ）を有するとともに、行方向に配置された画素回路１２（ｉ、１）〜１２（ｉ、ｍ）で構成される画素回路行のそれぞれに独立に、かつ、画素回路行の両側から第１の制御信号（書込制御信号ＣＮＴ２２（ｉ））を供給する第１のゲート信号線（ゲート信号線２２（ｉ））と、画素回路行のそれぞれに独立に、かつ、画素回路行の片側から第２の制御信号（表示制御信号ＣＮＴ２３（ｉ））を供給する第２のゲート信号線（ゲート信号線２３（ｉ））とを有する。
なお、本実施の形態においては、駆動用トランジスタＱ２０、および、トランジスタＱ２２およびＱ２３は、全てＰチャンネル薄膜トランジスタであるとして説明したが、本開示はこれに限定されるものではない。たとえば、Ｎチャンネルの薄膜トランジスタであってもよい。また、ＰチャンネルとＮチャンネルの薄膜トランジスタの両方を用いて画素回路１２を構成してもよい。
次に、画素回路１２（ｉ、ｊ）の動作について説明する。画素回路１２（ｉ、ｊ）のそれぞれは、１フィールド期間を、書込期間Ｔｗと表示期間Ｔｄと含む複数の期間に分割し、書込期間Ｔｗでは画素回路１２（ｉ、ｊ）で表示すべき映像信号電圧Ｖｓｇ（ｊ）の書込み動作を行い、表示期間Ｔｄでは書込んだ映像信号電圧Ｖｓｇ（ｊ）に基づきＥＬ素子Ｄ２０を発光させる。
（書込期間Ｔｗ）
図５は、本実施の形態にかかる画像表示装置１０の画素回路１２（ｉ、ｊ）の書込期間Ｔｗにおける動作を説明するための図である。なお、図５には、図１のトランジスタＱ２２およびＱ２３をそれぞれスイッチの記号で示している。また、電流の流れない経路については点線で示している。
書込み動作を行うには、書込制御信号ＣＮＴ２２（ｉ）をオン電圧レベル（Ｖ２２ｏｎ）にしてトランジスタＱ２２をオン状態とする。すると、駆動用トランジスタＱ２０のゲート端子に映像信号電圧Ｖｓｇ（ｊ）が印加され、コンデンサＣ２０の端子間は電圧（Ｖｄｄ−Ｖｓｇ（ｊ））に充電される。書込み動作の終了後、書込制御信号ＣＮＴ２２（ｉ）をオフ電圧レベル（Ｖ２２ｏｆｆ）にしてトランジスタＱ２２をオフ状態とする。
この間、表示制御信号ＣＮＴ２３（ｉ）をオフ電圧レベル（Ｖ２３ｏｆｆ）にしてトランジスタＱ２３をオフ状態とする。これにより、ＥＬ素子Ｄ２０に電流が流れないのでＥＬ素子Ｄ２０は発光しない。
なお、詳細は後述するが、ソース信号線２１（ｊ）を用いて、列方向に配置されたｎ個の画素回路１２（１、ｊ）〜１２（ｎ、ｊ）で１フィールド期間内に書込み動作を順次行わなければならない。そのため、１つの画素回路１２（ｉ、ｊ）に割り当てられる書込期間Ｔｗの時間はわずかであり、本実施の形態においては、１μｓである。
（表示期間Ｔｄ）
図６は、本実施の形態にかかる画像表示装置１０の画素回路１２（ｉ、ｊ）の表示期間Ｔｄにおける動作を説明するための図である。
書込制御信号ＣＮＴ２２（ｉ）を電圧Ｖ２２ｏｆｆにしてトランジスタＱ２２をオフ状態としたまま、表示制御信号ＣＮＴ２３（ｉ）をオン電圧レベル（Ｖ２３ｏｎ）にしてトランジスタＱ２３をオン状態とする。すると、駆動用トランジスタＱ２０のドレイン電圧が上昇して、ゲート−ソース間の電圧（Ｖｄｄ−Ｖｓｇ（ｊ））に応じた電流がＥＬ素子Ｄ２０に流れる。
以上のようにして、表示期間Ｔｄでは、書込期間Ｔｗで書込んだ映像信号電圧Ｖｓｇ（ｊ）に応じた輝度でＥＬ素子Ｄ２０が発光する。
なお、表示期間Ｔｄを長く設定することによりＥＬ素子Ｄ２０の発光期間が長くなるので、画像表示装置１０の輝度を向上させることができる。本実施の形態においては、書込期間Ｔｗを除く１フィールド期間のほとんどの期間を表示期間Ｔｄとしている。
次に、本実施の形態にかかる画像表示装置１０の動作について説明する。
図７は、本実施の形態にかかる画像表示装置１０の動作を示すタイミングチャートである。なお以下では、行方向に配置されたｉ行目の画素回路１２（ｉ、１）〜１２（ｉ、ｍ）の構成する画素行を、ラインｉと略記する。
本開示の実施の形態においては、ライン１の画素回路１２（１、１）〜１２（１、ｍ）の書込期間Ｔｗ１を１フィールド期間（あるいは、１フレーム期間）の最初に設定し、書込期間Ｔｗ１終了後次の書込期間Ｔｗ１までの所定の期間をライン１の画素回路１２（１、１）〜１２（１、ｍ）の表示期間Ｔｄ１に設定している。
また、ライン２の画素回路１２（２、１）〜１２（２、ｍ）の書込期間Ｔｗ２を書込期間Ｔｗ１の終了直後に設定し、書込期間Ｔｗ２終了後次の書込期間Ｔｗ２までの所定の期間をライン２の画素回路１２（２、１）〜１２（２、ｍ）の表示期間Ｔｄ２に設定している。
以下、同様に、ラインｉの画素回路１２（ｉ、１）〜１２（ｉ、ｍ）の書込期間Ｔｗｉを書込期間Ｔｗ（ｉ−１）の終了直後に設定し、書込期間Ｔｗｉ終了後、次の書込期間Ｔｗｉまでの所定の期間をラインｉの画素回路１２（ｉ、１）〜１２（ｉ、ｍ）の表示期間Ｔｄｉに設定している。
以上のように、書込期間Ｔｗ１〜Ｔｗｎを設定することにより、ライン１の画素回路１２（１、１）〜１２（１、ｍ）からラインｎの画素回路１２（ｎ、１）〜１２（ｎ、ｍ）に至るまで書込み動作を順次行う。また、以上のように表示期間Ｔｄ１〜Ｔｄｎを設定することにより、画素回路のそれぞれにおいて、書込期間Ｔｗを除くほとんどの時間で表示動作を行う。
図８は、本実施の形態にかかる画像表示装置１０の、映像信号電圧Ｖｓｇ（１）〜Ｖｓｇ（ｍ）、書込制御信号ＣＮＴ２２（１）〜ＣＮＴ２２（ｎ）、表示制御信号ＣＮＴ２３（１）〜ＣＮＴ２３（ｎ）のタイミングチャートである。なお、図８には、映像信号電圧Ｖｓｇ（ｊ）のみを示している。
ライン１の書込期間Ｔｗ１では、ソースドライバ回路１６は、ソース信号線２１（１）〜２１（ｍ）に１ライン目の画素回路１２（１、１）〜１２（１、ｍ）で表示すべき映像信号電圧Ｖｓｇ（１）〜Ｖｓｇ（ｍ）をそれぞれ供給する。そして、ゲート駆動回路は、ライン１の書込制御信号ＣＮＴ２２（１）をオン電圧レベル（Ｖ２２ｏｎ）にしてライン１の画素回路１２（１、１）〜１２（１、ｍ）で書込み動作を行う。その後、ゲート駆動回路は、ライン１の書込制御信号ＣＮＴ２２（１）をオフ電圧レベル（Ｖ２２ｏｆｆ）に戻す。
ライン２の書込期間Ｔｗ２では、ソースドライバ回路１６は、ソース信号線２１（１）〜２１（ｍ）に２ライン目の画素回路１２（２、１）〜１２（２、ｍ）で表示すべき映像信号電圧Ｖｓｇ（１）〜Ｖｓｇ（ｍ）をそれぞれ供給する。そして、ゲート駆動回路は、ライン２の書込制御信号ＣＮＴ２２（２）をオン電圧レベル（Ｖ２２ｏｎ）にしてライン２の画素回路１２（２、１）〜１２（２、ｍ）で書込み動作を行う。その後、ゲート駆動回路は、書込制御信号ＣＮＴ２２（２）をオフ電圧レベル（Ｖ２２ｏｆｆ）に戻す。
以下、同様に、ラインｉの書込期間Ｔｗｉでは、ソースドライバ回路１６は、ソース信号線２１（１）〜２１（ｍ）にｉライン目の画素回路１２（ｉ、１）〜１２（ｉ、ｍ）で表示すべき映像信号電圧Ｖｓｇ（１）〜Ｖｓｇ（ｍ）をそれぞれ供給する。次に、ゲート駆動回路は、ラインｉの書込制御信号ＣＮＴ２２（ｉ）を電圧Ｖ２２ｏｎにしてラインｉの画素回路１２（ｉ、１）〜１２（ｉ、ｍ）で書込み動作を行う。その後、ゲート駆動回路は、書込制御信号ＣＮＴ２２（ｉ）を電圧Ｖ２２ｏｆｆに戻す。
上記タイミングにより、ゲート駆動回路は、書込制御信号ＣＮＴ２２（１）〜ＣＮＴ２２（ｎ）のそれぞれにパルス状の電圧Ｖ２２ｏｎを互いに重ならないように、順次、印加して、ライン１〜ｎの画素回路で書込み動作を順次行う。
ライン１の表示期間Ｔｄ１では、ライン１の表示制御信号ＣＮＴ２３（１）を電圧Ｖ２３ｏｎにしてライン１の画素回路１２（１、１）〜１２（１、ｍ）で表示動作を行う。そして、ゲート駆動回路は、表示期間Ｔｄ１の最後に表示制御信号ＣＮＴ２３（１）を電圧Ｖ２３ｏｆｆにして表示動作を終了する。
ライン２の表示期間Ｔｄ２では、ゲート駆動回路は、ライン２の表示制御信号ＣＮＴ２３（２）を電圧Ｖ２３ｏｎにしてライン２の画素回路１２（２、１）〜１２（２、ｍ）で表示動作を行う。そして、ゲート駆動回路は、表示期間Ｔｄ２の最後に表示制御信号ＣＮＴ２３（２）を電圧Ｖ２３ｏｆｆにして表示動作を終了する。
同様に、ラインｉの表示期間Ｔｄｉでは、ゲート駆動回路は、ラインｉの表示制御信号ＣＮＴ２３（ｉ）を電圧Ｖ２３ｏｎにしてラインｉの画素回路１２（ｉ、１）〜１２（ｉ、ｍ）で表示動作を行う。そして、表示期間Ｔｄｉの最後に表示制御信号ＣＮＴ２３（ｉ）を電圧Ｖ２３ｏｆｆにして表示動作を終了する。
上記タイミングにより、ゲート駆動回路は、表示制御信号ＣＮＴ２３（１）〜ＣＮＴ２３（ｎ）のそれぞれに、書込期間Ｔｗを除く１フィールド期間のほとんどの時間で電圧Ｖ２２ｏｎを印加して、ライン１〜ｎの画素回路で表示動作を順次行う。
なお、書込期間Ｔｗについては、前述したように、１ラインあたりに割り当てられる書込期間Ｔｗの時間はわずかであり、本実施の形態においては１μｓに設定されている。この短い書込期間Ｔｗ内に書込み動作を行うためには、それぞれの画素回路１２（ｉ、ｊ）のトランジスタＱ２２を高速でオン又はオフさせる必要がある。しかしながら、表示パネル１１の表示画面が大きくなると、ゲート信号線２２（ｉ）それぞれのインピーダンスが大きくなり、また付随する付加容量も大きくなる。
そのため、例えば、表示パネル１１の左側に配置された第１のゲートドライバ回路１４のみからゲート信号線２２（ｉ）に書込制御信号ＣＮＴ２２（ｉ）を供給したと仮定すると、供給側すなわち左側に配置された画素回路のトランジスタＱ２２のゲート端子には第１のゲートドライバ回路１４の出力波形にほぼ等しい電圧波形が印加される。したがって、トランジスタＱ２２を高速でオン又はオフさせることができる。
しかし、ゲート信号線２２（ｉ）において、供給側から離れるにつれて電圧波形は鈍る。したがって、右側に配置された画素回路のトランジスタＱ２２を高速でオン又はオフさせることができなくなる。このため、表示画面の右側に行くほど、クロストークや輝度の傾斜、表示むら等が発生し画像表示品質を低下させることになる。
しかしながら、本実施の形態においては、書込制御信号ＣＮＴ２２（ｉ）を供給するゲート信号線２２（ｉ）に対して、両側駆動を行っている。すなわち、表示パネル１１の左側に配置された第１のゲートドライバ回路１４および右側に配置された第２のゲートドライバ回路１５の両側から、ゲート信号線２２（ｉ）に書込制御信号ＣＮＴ２２（ｉ）を供給している。そのため、電圧波形の鈍りを大幅に抑えることができる。また、表示画面全体の画素回路１２（ｉ、ｊ）のトランジスタＱ２２を高速でオン又はオフさせることができるので、品質の高い画像を表示することができる。
一方、表示期間Ｔｄについては、表示制御信号ＣＮＴ２３（ｉ）を供給するゲート信号線２３（ｉ）に対しては片側駆動を行っている。すなわち、表示パネル１１の左側に配置された第１のゲートドライバ回路１４のみから、ゲート信号線２３（ｉ）に表示制御信号ＣＮＴ２３（ｉ）が供給される。そのため、ゲート信号線２３（ｉ）において、供給側から離れるにつれて電圧波形が鈍る。ゲート信号線２３（ｉ）には、スイッチ用トランジスタＱ２３が接続されている。しかしながら、表示制御信号ＣＮＴ２３（ｉ）の電圧波形の鈍りは、画素回路の表示動作の開始および終了をわずかに遅らせるだけであるので、画像表示品質が低下することはない。
次に、第１のゲートドライバ回路１４および第２のゲートドライバ回路１５の詳細について説明する。図８に示したように、書込制御信号ＣＮＴ２２（１）〜ＣＮＴ２２（ｎ）は電圧Ｖ２２ｏｎ、または、電圧Ｖ２２ｏｆｆを有する電圧波形であって、書込制御信号ＣＮＴ２２（１）を順次シフトすることにより書込制御信号ＣＮＴ２２（２）〜ＣＮＴ２２（ｎ）を生成することができる。
また、表示制御信号ＣＮＴ２３（１）〜ＣＮＴ２３（ｎ）についても、電圧Ｖ２３ｏｎまたは電圧Ｖ２３ｏｆｆを有する電圧波形であって、表示制御信号ＣＮＴ２３（１）を順次シフトすることにより表示制御信号ＣＮＴ２３（２）〜ＣＮＴ２３（ｎ）を生成することができる。
そのため、第１のゲートドライバ回路１４および第２のゲートドライバ回路１５は、デジタル信号をクロック入力毎にシフトして出力するシフトレジスタ部と、複数の電圧から１つを選択して出力する電圧出力部とを用いて構成することができる。
本実施の形態においては、シフトレジスタ部と電圧出力部とを組み合わせた回路を複数の出力毎にまとめ、１つのモノシリックＩＣとして集積している。以下、このＩＣをゲートドライバ集積回路と呼称する。また、シフトレジスタ部と電圧出力部とを組み合わせた回路をゲート信号線駆動部と呼称する。
以下、説明のために、表示パネル１１の行方向の画素数をｎ＝１２８と仮定する。また、１つのゲートドライバ集積回路は６４画素分の出力を有するゲート信号線駆動部が２回路分集積されていると仮定する。しかし、本開示は、表示パネル１１の行方向の画素数、およびゲートドライバ回路のゲート信号線駆動部の数とその出力数を上記に限定するものではない。
図９は、本実施の形態にかかる画像表示装置１０のゲートドライバ集積回路３０の回路図である。ゲートドライバ集積回路３０は、２つのゲート信号線駆動部３２Ａおよび３２Ｂを有する。ゲート信号線駆動部３２Ａは、シフトレジスタ部３６Ａと電圧出力部３８Ａとを有する。
シフトレジスタ部３６Ａは、６４個のＤフリップフロップ４２と、Ｄフリップフロップ４２の出力のそれぞれに設けられた６４個のアンド（ＡＮＤ）ゲート４４とを有する。
Ｄフリップフロップ４２のクロック端子のそれぞれはゲートドライバ集積回路３０のクロック入力端子ＣｋＡに接続されている。６４個のＤフリップフロップ４２はカスケード接続され、先頭のＤフリップフロップ４２のデータ端子はゲートドライバ集積回路３０のデータ入力端子ＤｉｎＡに接続され、最後尾のＤフリップフロップ４２の出力端子はゲートドライバ集積回路３０のデータ出力端子ＤｏｕｔＡに接続されている。アンドゲート４４それぞれの入力端子の一方は、対応するＤフリップフロップ４２の出力端子に接続され、他方は、ゲートドライバ集積回路３０のイネーブル入力端子ＥｎｅＡに接続されている。
シフトレジスタ部３６Ａは、データ入力端子ＤｉｎＡに入力されたデジタル信号をクロック毎に順次シフトして、それぞれのＤフリップフロップ４２の出力端子から出力する。このときイネーブル入力端子ＥｎｅＡがハイレベルであれば、Ｄフリップフロップ４２の出力を、対応するアンドゲート４４のそれぞれから出力する。また、イネーブル入力端子ＥｎｅＡがローレベルであれば、Ｄフリップフロップ４２の出力にかかわらず、すべてのアンドゲート４４からローレベルを出力する。
電圧出力部３８Ａは、６４個のレベルシフト部４６と、６４個のトランジスタ４７と、６４個のトランジスタ４８とを有する。レベルシフト部４６は、トランジスタ４７およびトランジスタ４８をオン又はオフ制御できる電圧に、対応するアンドゲート４４の出力をレベルシフトする。
トランジスタ４７はスイッチとして動作するトランジスタであり、一方の端子はゲートドライバ集積回路３０の電源端子ＶｏｎＡに接続され、他方の端子はゲートドライバ集積回路３０の出力端子ＯｕｔＡｉ（１≦ｉ≦６４）に接続されている。また、トランジスタ４８もスイッチとして動作するトランジスタであり、一方の端子はゲートドライバ集積回路３０の電源端子ＶｏｆｆＡに接続され、他方の端子はゲートドライバ集積回路３０の出力端子ＯｕｔＡｉに接続されている。
トランジスタ４７をオン状態にし、トランジスタ４８をオフ状態にすることで、電源端子ＶｏｎＡの電圧を選択して出力する。また、トランジスタ４７をオフ状態にし、トランジスタ４８をオン状態にすることで、電源端子ＶｏｆｆＡの電圧を選択して出力する。
ゲート信号線駆動部３２Ｂは、ゲート信号線駆動部３２Ａと同じ構成であるので、詳細な説明は省略する。ただしゲート信号線駆動部３２Ｂはクロック入力端子ＣｋＢとデータ入力端子ＤｉｎＢとデータ出力端子ＤｏｕｔＢとイネーブル入力端子ＥｎｅＢと電源端子ＶｏｎＢと電源端子ＶｏｆｆＢと出力端子ＯｕｔＢ１〜ＯｕｔＢ６４とを有し、それぞれゲート信号線駆動部３２Ａのクロック入力端子ＣｋＡとデータ入力端子ＤｉｎＡとデータ出力端子ＤｏｕｔＡとイネーブル入力端子ＥｎｅＡと電源端子ＶｏｎＡと電源端子ＶｏｆｆＡと出力端子ＯｕｔＡ１〜ＯｕｔＡ６４とに対応する。
以上のように、本実施の形態にかかるゲートドライバ集積回路３０は、独立したクロック入力端子ＣｋＡおよびＣｋＢと、イネーブル入力端子ＥｎｅＡおよびＥｎｅＢと、データ入力端子ＤｉｎＡおよびＤｉｎＢとを有し、かつ、表示パネルに含まれる画素回路行の数の半分以下の長さのシフトレジスタ部を複数（３６Ａ、３６Ｂ）集積している。
一例として、本開示のゲートドライバ集積回路３０あるいはゲートドライバ回路１４、１５に形成するシフトレジスタ部３６、あるいはゲートドライバ回路１４、１５の個数は、画素回路１２のゲート信号線数が、ｍ本とした時、ｍ個以上とする。以上の事項は、他の実施の形態にも適用されることは言うまでもない。
図１０は、本実施の形態にかかる画像表示装置１０の第１のゲートドライバ回路１４および第２のゲートドライバ回路１５の構成図である。
第１のゲートドライバ回路１４は２つのゲートドライバ集積回路３０（１）および３０（２）で構成され、第２のゲートドライバ回路１５は１つのゲートドライバ集積回路３０（３）で構成されている。ここでゲートドライバ集積回路３０（１）〜３０（３）のそれぞれは、図９に示したゲートドライバ集積回路３０と同一の回路構成である。
表示パネル１１の左側に引き出されたゲート信号線２２（１）〜２２（１２８）およびゲート信号線２３（１）〜２３（１２８）には、第１のゲートドライバ回路１４に搭載されたゲートドライバ集積回路３０（１）およびゲートドライバ集積回路３０（２）の出力端子が接続されている。
本実施の形態においては、ゲート信号線２２（１）には、ゲートドライバ集積回路３０（１）の出力端子ＯｕｔＡ１が接続され、ゲート信号線２２（２）にはゲートドライバ集積回路３０（１）の出力端子ＯｕｔＡ２が接続され、ゲート信号線２２（３）にはゲートドライバ集積回路３０（１）の出力端子ＯｕｔＡ３が接続され、・・・、ゲート信号線２２（６４）にはゲートドライバ集積回路３０（１）の出力端子ＯｕｔＡ６４が接続されている。
また、ゲート信号線２３（１）にはゲートドライバ集積回路３０（１）の出力端子ＯｕｔＢ１が接続され、ゲート信号線２３（２）にはゲートドライバ集積回路３０（１）の出力端子ＯｕｔＢ２が接続され、・・・、ゲート信号線２３（６４）にはゲートドライバ集積回路３０（１）の出力端子ＯｕｔＢ６４が接続されている。
また、ゲート信号線２２（６５）にはゲートドライバ集積回路３０（２）の出力端子ＯｕｔＡ１が接続され、ゲート信号線２２（６６）にはゲートドライバ集積回路３０（２）の出力端子ＯｕｔＡ２が接続され、ゲート信号線２２（６７）にはゲートドライバ集積回路３０（２）の出力端子ＯｕｔＡ３が接続され、・・・、ゲート信号線２２（１２８）にはゲートドライバ集積回路３０（２）の出力端子ＯｕｔＡ６４が接続されている。
また、ゲート信号線２３（６５）にはゲートドライバ集積回路３０（２）の出力端子ＯｕｔＢ１が接続され、ゲート信号線２３（６６）にはゲートドライバ集積回路３０（２）の出力端子ＯｕｔＢ２が接続され、・・・、ゲート信号線２３（１２８）にはゲートドライバ集積回路３０（２）の出力端子ＯｕｔＢ６４が接続されている。
ゲートドライバ集積回路３０（１）のクロック入力端子ＣｋＡとクロック入力端子ＣｋＢとゲートドライバ集積回路３０（２）のクロック入力端子ＣｋＡとクロック入力端子ＣｋＢとは互いに接続されて、第１のクロックＣＫ１が入力される。
また、ゲートドライバ集積回路３０（１）のイネーブル入力端子ＥｎｅＡとイネーブル入力端子ＥｎｅＢとゲートドライバ集積回路３０（２）のイネーブル入力端子ＥｎｅＡとイネーブル入力端子ＥｎｅＢとは互いに接続されて、イネーブル信号ＥＮ１が入力される。
ゲートドライバ集積回路３０（１）のデータ出力端子ＤｏｕｔＡとゲートドライバ集積回路３０（２）のデータ入力端子ＤｉｎＡとが接続され、ゲートドライバ集積回路３０（１）のデータ出力端子ＤｏｕｔＢとゲートドライバ集積回路３０（２）のデータ入力端子ＤｉｎＢとが接続されている。
ゲートドライバ集積回路３０（１）とゲートドライバ集積回路３０（２）とがカスケード接続されている。そしてゲートドライバ集積回路３０（１）のデータ入力端子ＤｉｎＡには、書込制御信号２２（１）〜２２（１２８）を発生させるための信号ＤＩ１が入力され、ゲートドライバ集積回路３０（１）のデータ入力端子ＤｉｎＢには、表示制御信号２３（１）〜２３（１２８）を発生させるための信号ＤＩ２が入力される。
さらに、ゲートドライバ集積回路３０（１）の電源端子ＶｏｎＡとゲートドライバ集積回路３０（２）の電源端子ＶｏｎＡとが接続されて電圧Ｖ２２ｏｎが印加され、ゲートドライバ集積回路３０（１）の電源端子ＶｏｆｆＡとゲートドライバ集積回路３０（２）の電源端子ＶｏｆｆＡとが接続されて電圧Ｖ２２ｏｆｆが印加される。
また、ゲートドライバ集積回路３０（１）の電源端子ＶｏｎＢとゲートドライバ集積回路３０（２）の電源端子ＶｏｎＢとは接続されて電圧Ｖ２３ｏｎが印加され、ゲートドライバ集積回路３０（１）の電源端子ＶｏｆｆＢとゲートドライバ集積回路３０（２）の電源端子ＶｏｆｆＢとは接続されて電圧Ｖ２３ｏｆｆが印加される。
一方、表示パネル１１の右側に引き出されたゲート信号線２２（１）〜２２（１２８）には第２のゲートドライバ回路１５に搭載されているゲートドライバ集積回路３０（３）の出力端子が接続されている。
本実施の形態においては、ゲート信号線２２（１）〜２２（１２８）のうち、奇数番目のゲート信号線２２（１）にはゲートドライバ集積回路３０（３）の出力端子ＯｕｔＡ１が接続され、ゲート信号線２２（３）にはゲートドライバ集積回路３０（３）の出力端子ＯｕｔＡ２が接続され、ゲート信号線２２（５）にはゲートドライバ集積回路３０（３）の出力端子ＯｕｔＡ３が接続され、・・・、ゲート信号線２２（１２７）にはゲートドライバ集積回路３０（３）の出力端子ＯｕｔＡ６４が接続されている。
また、偶数番目のゲート信号線２２（２）にはゲートドライバ集積回路３０（３）の出力端子ＯｕｔＢ１が接続され、ゲート信号線２２（４）にはゲートドライバ集積回路３０（３）の出力端子ＯｕｔＢ２が接続され、ゲート信号線２２（６）にはゲートドライバ集積回路３０（３）の出力端子ＯｕｔＢ３が接続され、・・・、ゲート信号線２２（１２８）にはゲートドライバ集積回路３０（３）の出力端子ＯｕｔＢ６４が接続されている。
ゲートドライバ集積回路３０（３）のクロック入力端子ＣｋＡとクロック入力端子ＣｋＢとは接続されて第２のクロックＣＫ２が入力される。また、ゲートドライバ集積回路３０（３）のイネーブル入力端子ＥｎｅＡにイネーブル信号ＥＮ２が入力され、イネーブル入力端子ＥｎｅＢにイネーブル信号ＥＮ３が入力される。そして、ゲートドライバ集積回路３０（３）のデータ入力端子ＤｉｎＡとデータ入力端子ＤｉｎＢとが接続され、書込制御信号２２（１）〜２２（１２８）を発生させるための信号ＤＩ２が入力される。
さらに、ゲートドライバ集積回路３０（３）の電源端子ＶｏｎＡと電源端子ＶｏｎＢとは接続されて電圧Ｖ２２ｏｎが印加され、電源端子ＶｏｆｆＡと電源端子ＶｏｆｆＢとは接続されて電圧Ｖ２２ｏｆｆが印加される。
ゲートドライバ回路は、オン電圧と第１のオフ電圧とからなる走査信号を、ゲート信号線に印加する第１の動作モードと、オン電圧と第１のオフ電圧と第２のオフ電圧とからなる走査信号を、ゲート信号線に印加する第２の動作モードとを有し、ゲートドライバ回路の制御端子に印加したロジック信号により、第１の動作モードまたは第２の動作モードを選択する。
図１１は、第１のゲートドライバ回路１４および第２のゲートドライバ回路１５と、画素回路１２との接続状態を示した説明図である。ゲート駆動回路は、２つのゲート信号線駆動部を有する。第１のゲートドライバ回路１４および第２のゲートドライバ回路１５は、ゲート信号線２２を駆動し、第１のゲートドライバ回路１４は、さらに、ゲート信号線２３も駆動する。
第１のゲートドライバ回路１４のゲート信号線駆動部３２Ａと、第２のゲートドライバ回路１５のゲート信号線駆動部３２Ａとは、ゲート信号線２３（ｉ）を駆動する。第１のゲートドライバ回路１４のゲート信号線駆動部３２Ｂは、ゲート信号線２２（ｉ）を駆動する。
ゲート信号線２３（ｉ）は、スイッチ用トランジスタＱ２３をオン又はオフ制御する信号を印加する信号線である。したがって、スイッチ用トランジスタＱ２３は、高スルーレート動作の必要がない。したがって、ゲート信号線２３（ｉ）は、片側駆動でもよい。
左側に配置された第１のゲートドライバ回路１４は、表示パネル１１に形成されたすべてのゲート信号線を駆動するのに対して、右側に配置された第２のゲートドライバ回路１５は、表示パネル１１に配置されたゲート信号線の半分を駆動する。したがって、右側に配置された第２のゲートドライバ回路１５は、左側に配置された第１のゲートドライバ回路１４の個数に比較して、１／２個で良い。以上のことから、低コスト化を実現できる。
図１２は、本実施の形態にかかる画像表示装置１０の第１のゲートドライバ回路１４の動作を示すタイミングチャートである。
ゲートドライバ集積回路３０（１）およびゲートドライバ集積回路３０（２）のゲート信号線駆動部３２Ａのクロック入力端子ＣｋＡには周期が１μｓの第１のクロックＣＫ１を入力し、イネーブル入力端子ＥｎｅＡはハイレベルに固定する。ゲートドライバ集積回路３０（１）のデータ入力端子ＤｉｎＡには、パルス幅がほぼ１μｓの信号ＤＩ１を入力する。
シフトレジスタ部３６Ａは、クロックＣＫ１が入力する毎に信号ＤＩ１をシフトして出力する。電圧出力部３８Ａは、シフトレジスタ部３６Ａの出力がローレベルであれば電圧Ｖ２２ｏｆｆを出力し、シフトレジスタ部３６Ａの出力がハイレベルであれば電圧Ｖ２２ｏｎを出力する。
以上のようにして、ゲートドライバ集積回路３０（１）の出力端子ＯｕｔＡ１からは書込制御信号ＣＮＴ２２（１）が出力され、出力端子ＯｕｔＡ２からは書込制御信号ＣＮＴ２２（２）が出力され、・・・、出力端子ＯｕｔＡ６４からは書込制御信号ＣＮＴ２２（６４）が出力される。また、ゲートドライバ集積回路３０（１）とゲートドライバ集積回路３０（２）とはカスケード接続されているので、ゲートドライバ集積回路３０（２）の出力端子ＯｕｔＡ１からは書込制御信号ＣＮＴ２２（６５）が出力され、出力端子ＯｕｔＡ２からは書込制御信号ＣＮＴ２２（６６）が出力され、・・・、出力端子ＯｕｔＡ６４からは書込制御信号ＣＮＴ２２（１２８）が出力される。
ゲートドライバ集積回路３０（１）、およびゲートドライバ集積回路３０（２）のゲート信号線駆動部３２Ｂのクロック入力端子ＣｋＢにも、周期が１μｓの第１のクロックＣＫ１を入力し、イネーブル入力端子ＥｎｅＢをハイレベルに固定する。ゲートドライバ集積回路３０（１）のデータ入力端子ＤｉｎＢには、信号ＤＩ１のハイレベル期間を除く１フィールド期間のほとんどの期間でハイレベルとなる信号ＤＩ２を入力する。
シフトレジスタ部３６Ｂは、クロックＣＫ１が入力する毎に信号ＤＩ２をシフトして出力する。そして、電圧出力部３８Ｂは、シフトレジスタ部３６Ｂの出力がローレベルであれば電圧Ｖ２３ｏｆｆを出力し、シフトレジスタ部３６Ｂの出力がハイレベルであれば電圧Ｖ２３ｏｎを出力する。
以上のようにして、ゲートドライバ集積回路３０（１）の出力端子ＯｕｔＢ１からは表示制御信号ＣＮＴ２３（１）が出力され、出力端子ＯｕｔＢ２からは表示制御信号ＣＮＴ２３（２）が出力され、・・・、出力端子ＯｕｔＢ６４からは表示制御信号ＣＮＴ２３（６４）が出力される。
また、ゲートドライバ集積回路３０（２）の出力端子ＯｕｔＢ１からは表示制御信号ＣＮＴ２３（６５）が出力され、出力端子ＯｕｔＢ２からは表示制御信号ＣＮＴ２３（６６）が出力され、・・・、出力端子ＯｕｔＢ６４からは表示制御信号ＣＮＴ２３（１２８）が出力される。
図１３は、本実施の形態にかかる画像表示装置１０の第２のゲートドライバ回路１５の動作を示すタイミングチャートである。
ゲートドライバ集積回路３０（３）のゲート信号線駆動部３２Ａのクロック入力端子ＣｋＡには、周期が第１のクロックＣＫ１の２倍である２μｓの第２のクロックＣＫ２を入力し、イネーブル入力端子ＥｎｅＡにも第２のクロックＣＫ２と同じ形状のイネーブル信号ＥＮ２を入力する。データ入力端子ＤｉｎＡには、パルス幅がほぼ２μｓの信号ＤＩ２を入力する。このように、第１のゲートドライバ回路１４のシフトレジスタの動作クロックである第１のクロックと、第２のゲートドライバ回路１５のシフトレジスタの動作クロックである第２のクロックとは、異なるクロックである。
シフトレジスタ部３６Ａは、クロックＣＫ２が入力する毎に信号ＤＩ２をシフトし、イネーブル信号ＥＮ２との論理積を出力する。そして、電圧出力部３８Ａは、シフトレジスタ部３６Ａの出力がローレベルであれば電圧Ｖ２２ｏｆｆを出力し、シフトレジスタ部３６Ａの出力がハイレベルであれば電圧Ｖ２２ｏｎを出力する。
以上のようにして、ゲート信号線駆動部３２Ａからは奇数ラインの書込制御信号が出力される。すなわち、出力端子ＯｕｔＡ１からは書込制御信号ＣＮＴ２２（１）が出力され、出力端子ＯｕｔＡ２からは書込制御信号ＣＮＴ２２（３）が出力され、・・・、出力端子ＯｕｔＡ６４からは書込制御信号ＣＮＴ２２（１２７）が出力される。
一方、ゲートドライバ集積回路３０（３）のゲート信号線駆動部３２Ｂのクロック入力端子ＣｋＢには第２のクロックＣＫ２を入力するが、イネーブル入力端子ＥｎｅＢには周期は第２のクロックＣＫ２と同じであり、位相が１８０°異なる形状のイネーブル信号ＥＮ３を入力する。データ入力端子ＤｉｎＢには、信号ＤＩ２を入力する。
シフトレジスタ部３６Ｂは、クロックＣＫ２が入力する毎に信号ＤＩ２をシフトし、イネーブル信号ＥＮ３との論理積を出力する。そして、電圧出力部３８Ｂは、シフトレジスタ部３６Ｂの出力がローレベルであれば電圧Ｖ２２ｏｆｆを出力し、シフトレジスタ部３６Ｂの出力がハイレベルであれば電圧Ｖ２２ｏｎを出力する。
以上のようにして、ゲート信号線駆動部３２Ｂからは、偶数ラインの書込制御信号が出力される。すなわち、出力端子ＯｕｔＢ１からは書込制御信号ＣＮＴ２２（２）が出力され、出力端子ＯｕｔＢからは書込制御信号ＣＮＴ２２（４）が出力され、・・・、出力端子ＯｕｔＢ６４からは書込制御信号ＣＮＴ２２（１２８）が出力される。
以上のように、本実施の形態においては、シフトレジスタ部３６Ａおよび３６Ｂと電圧出力部３８Ａおよび３８Ｂとを組み合わせた回路を複数の出力毎にまとめ、１つのモノシリックＩＣとして集積したゲートドライバ集積回路３０を用いて、第１のゲートドライバ回路１４と第２のゲートドライバ回路１５とを構成している。
以上のように、本実施の形態に係る画像表示装置１０では、ゲートドライバ回路１４をＩＣ化することによりゲートドライバ回路１４をコンパクトにまとめることができる。したがって、実装面積も小さくなり、コストも下げることができる。
第１のゲートドライバ回路１４は、ゲートドライバ集積回路３０（１）とゲートドライバ集積回路３０（２）とをカスケード接続することにより、表示パネル１１に含まれる画素回路行の数と少なくとも同じ段数を有する第１のシフトレジスタ部（すなわち、カスケード接続されたゲートドライバ集積回路３０（１）のシフトレジスタ部３６Ａとゲートドライバ集積回路３０（２）のシフトレジスタ部３６Ａ）を備え、かつ、第１のクロックＣＫ１を用いて前記第１のシフトレジスタ部で作成した第１の制御信号（書込制御信号ＣＮＴ２２（ｉ））を画素回路行の一方から第１のゲート信号線（ゲート信号線２２（ｉ））のそれぞれに供給する。
また、第２のゲートドライバ回路１５は、表示パネル１１に含まれる画素回路行の数の少なくとも１／Ｎ（本実施の形態においては、Ｎ＝２）の長さを有する第２のシフトレジスタ部をＮ個（すなわち、ゲートドライバ集積回路３０（３）のシフトレジスタ部３６Ａとシフトレジスタ部３６Ｂ）備え、かつ、第１のクロックＣＫ１のＮ倍の周期を持つ第２のクロックＣＫ２を用いて、第２のシフトレジスタ部のそれぞれで作成した第１の制御信号（書込制御信号ＣＮＴ２２（ｉ））を、画素回路行の他方から第１のゲート信号線（ゲート信号線２２（ｉ））のそれぞれに供給する。
なお、表示画面の有効画素行をＬ画素行とすると、第１のゲートドライバ回路１４は、Ｌ個の段数を有する第１のシフトレジスタ部を備え、第２のゲートドライバ回路１５は、Ｌ／Ｎ個の段数を有する第２のシフトレジスタ部をＮ個備えてもよい。
なお、ゲートドライバ集積回路３０に入力する各種信号は、上記に限定されるものではない。図１４は、本実施の形態にかかる画像表示装置１０の第２のゲートドライバ回路１５の動作の他の一例を示すタイミングチャートである。
ゲートドライバ集積回路３０（３）のゲート信号線駆動部３２Ａのクロック入力端子ＣｋＡには第２のクロックＣＫ２を入力し、イネーブル入力端子ＥｎｅＡにもクロックＣＫ２と同じ形状のイネーブル信号ＥＮ２を入力し、データ入力端子ＤｉｎＡには信号ＤＩ２を入力する。
ゲートドライバ集積回路３０（３）のゲート信号線駆動部３２Ｂのクロック入力端子ＣｋＢには、周期は第２のクロックＣＫ２と等しく位相の１８０°異なるクロックＣＫ３を入力する。イネーブル入力端子ＥｎｅＢにもクロックＣＫ３と同じ形状のイネーブル信号ＥＮ３を入力する。データ入力端子ＤｉｎＢには信号ＤＩ２を入力する。
以上のようにしても、ゲート信号線駆動部３２Ａから奇数ラインの書込制御信号を出力し、ゲート信号線駆動部３２Ｂから偶数ラインの書込制御信号を出力させることができる。
なお、ゲートドライバ集積回路３０（３）と、ゲートドライバ集積回路３０（１）およびゲートドライバ集積回路３０（２）とは、同じ仕様の集積回路であるので、集積回路のパッケージおよび入出力端子の配置も同じである。そのため、第１のゲートドライバ回路１４のゲートドライバ集積回路３０と、第２のゲートドライバ回路１５のゲートドライバ集積回路３０とは、画像表示面に対して互いに反対側に実装しなければならない。
たとえば、ゲートドライバ集積回路３０（１）およびゲートドライバ集積回路３０（２）を図１０に示した第１のゲートドライバ回路１４および第２のゲートドライバ回路１５の表面側に実装したとすると、ゲートドライバ集積回路３０（３）は図１０に示した第１のゲートドライバ回路１４および第２のゲートドライバ回路１５の裏面側に実装しなければならない。
しかし、ゲートドライバ集積回路３０の出力端子ＯｕｔＡ１〜ＯｕｔＡ６４および出力端子ＯｕｔＢ１〜ＯｕｔＢ６４に出力する信号を反転させる機能を追加しておけば、第１のゲートドライバ回路１４のゲートドライバ集積回路３０（１）およびゲートドライバ集積回路３０（２）と、第２のゲートドライバ回路１５のゲートドライバ集積回路３０（３）とを同一面側に実装することができる。
図１５は、本実施の形態にかかる画像表示装置１０の第１のゲートドライバ回路１４および第２のゲートドライバ回路１５の構成図である。第１のゲートドライバ回路１４および第２のゲートドライバ回路１５は、出力端子ＯｕｔＡ１〜ＯｕｔＡ６４および出力端子ＯｕｔＢ１〜ＯｕｔＢ６４に出力する信号の順序をそれぞれ反転させる機能を追加したゲートドライバ集積回路５０を用いている。
第２のゲートドライバ回路１５に配置されたゲートドライバ集積回路５０（３）から出力される信号の順序を反転させることにより、第２のゲートドライバ回路１５のゲートドライバ集積回路５０（３）を、第１のゲートドライバ回路１４に配置されたゲートドライバ集積回路５０（１）およびゲートドライバ集積回路５０（２）と同一面側に実装することができる。
図１６は、本実施の形態にかかる画像表示装置１０の他のゲートドライバ集積回路５０の回路図である。具体的には、出力端子に出力する信号の順序を反転させる機能を追加したゲートドライバ集積回路５０の回路図である。
ゲートドライバ集積回路５０は２つのゲート信号線駆動部５２Ａおよび５２Ｂを有する。ゲート信号線駆動部５２Ａは、シフトレジスタ部５６Ａと電圧出力部５８Ａとを有する。ゲート信号線駆動部５２Ｂはゲート信号線駆動部５２Ａと同一の回路構成である。ゲート信号線駆動部５２Ｂは、シフトレジスタ部５６Ｂと電圧出力部５８Ｂとを有する。また、電圧出力部５８Ａはゲートドライバ集積回路３０の電圧出力部３８Ａと同一の回路構成である。そのため、以下では、シフトレジスタ部５６Ａについて詳細に説明する。
シフトレジスタ部５６Ａは、６４個のＤフリップフロップ７２と、Ｄフリップフロップ７２の入力のそれぞれに設けられたセレクタ７３と、Ｄフリップフロップ７２の出力のそれぞれに設けられた６４個のアンドゲート７４とを有する。
Ｄフリップフロップ７２のクロック端子のそれぞれはゲートドライバ集積回路５０のクロック入力端子ＣｋＡに接続されている。６４個のＤフリップフロップ（ＤＦＦ）７２は、セレクタ７３の選択によりシフトレジスタのシフト方向が反転するように、セレクタ７３を介してカスケード接続されている。シフトレジスタ部５６Ａのデータ入出力端子Ｄｉｎ／ｏｕｔＡおよびＤｏｕｔ／ｉｎＡは、それぞれ、対応するセレクタ７０、７１により入出力が切り替えられる。
アンドゲート（ＡＮＤ Ｇａｔｅ）７４それぞれの入力端子の一方は、対応するＤフリップフロップ７２の出力端子に接続され、他方は、ゲートドライバ集積回路５０のイネーブル入力端子ＥｎｅＡに接続されている。
シフトレジスタ部５６Ａは、セレクタ７０、７１および７３の制御端子ｕ／ｄＡがハイレベルであれば、データ入出力端子Ｄｉｎ／ｏｕｔＡに入力されたデジタル信号をクロック毎に順方向に順次シフトして、それぞれのＤフリップフロップ４２の出力端子から出力する。また、制御端子ｕ／ｄＡがローレベルであれば、データ入出力端子Ｄｏｕｔ／ｉｎＡに入力されたデジタル信号をクロック毎に逆方向に順次シフトして、それぞれのＤフリップフロップ４２の出力端子から出力する。
このとき、イネーブル入力端子ＥｎｅＡがハイレベルであれば、Ｄフリップフロップ７２の出力をアンドゲート７４のそれぞれから出力する。イネーブル入力端子ＥｎｅＡがローレベルであれば、Ｄフリップフロップ７２の出力にかかわらず、すべてのアンドゲート７４からローレベルを出力する。
以上のように構成することにより、ゲート信号線駆動部５２Ａの出力端子ＯｕｔＡ１〜ＯｕｔＡ６４に出力する信号の順序を反転させる機能を追加することができる。
なお、本実施の形態においては、説明を簡素化するために、両側駆動を行うゲート信号線２２（ｊ）と片側駆動を行うゲート信号線２３（ｊ）とをそれぞれ１本ずつ有する画素回路１２（ｉ、ｊ）を行列状に複数配置した表示パネル１１を例に説明した。しかしながら、一般に画素回路のゲート信号線の数は上記に限定されるものではなく、画素回路１２（ｉ、ｊ）の構成に応じて、両側駆動を行うゲート信号線、および片側駆動を行うゲート信号線の数が最適に設定される。
たとえば、画素回路１２（ｉ、ｊ）に３本のゲート信号線が形成され、そのうち、２本のゲート信号線には両側駆動を実施し、残りの１本を片側駆動する実施の形態が例示される。以上の事項は本開示の他の実施の形態にも適用できることは言うまでもない。
なお、図１２などのタイミングチャートで動作する画像表示装置１０では、ＯｕｔＡおよびＯｕｔＢの出力電圧は、電圧Ｖｏｎおよび電圧Ｖｏｆｆの２種類の電圧である。しかし、本開示はこれに限定するものではない。たとえば、図１７（ｂ）に図示するように、３つの電圧をゲート信号線に印加するようにゲートドライバ回路などを構成してもよい。
図１７において、図１７（ａ）は、図１２などと同様に、電圧Ｖｏｎと電圧Ｖｏｆｆの２つの電圧をゲート信号線に印加する駆動方式である。この２つの電圧を印加する駆動方式を、ゲート電圧２値駆動と呼ぶ。ゲート電圧２値駆動による動作は、本実施の形態における第１の動作モードに相当する。
図１７（ｂ）は、電圧Ｖｏｎ、電圧Ｖｏｆｆと電圧Ｖｏｖｄの３つの電圧をゲート信号線に印加する駆動方式である。この２つの電圧を印加する駆動方式をゲート電圧３値駆動と呼ぶ。ゲート電圧３値駆動による動作は、本実施の形態における第２の動作モードに相当する。
ゲート電圧３値駆動は、映像信号電圧を印加するトランジスタＱ２２のゲート端子が接続されたゲート信号線２２（ｉ）に印加する。つまり、両側駆動が必要なゲート信号線に実施する。ゲート電圧２値駆動は、トランジスタＱ２３のゲート端子が接続されたゲート信号線２３（ｉ）に印加する。つまり、高スルーレートが必要でなく、片側駆動を行うゲート信号線に実施する。
図１８は、ゲート電圧２値駆動とゲート電圧３値駆動の両方を実施できるドライバゲート信号線駆動部の説明図である。図１８に示すゲートドライバ回路の構成と図９および図１６に示すゲートドライバ回路の構成との差異は、図１８におけるシフトレジスタ部２３６Ａおよび２３６ＢにＳｅｌ端子（ＳｅｌＡおよびＳｅｌＢ）、Ｃｔ端子（ＣｔＡおよびＣｔＢ）が配置されている点である。なお、説明に不要な箇所、事項は省略している。この構成によれば、電圧出力部２３８Ａおよび２３８Ｂに電圧Ｖｏｎ、Ｖｏｆｆ電圧、電圧Ｖｏｖｄが印加され、この３つの電圧から選択されてゲート電圧３値駆動が実現できる。
図１９は、ゲートドライバ集積回路３０を、ＣＯＦ１９１に実装した状態を模式的に図示した説明図である。
ゲート信号線出力回路（ゲート信号線駆動部）３２ａには、シフトレジスタ（図示せず）にデータを入力するデータ入力端子（ＤｉｎＡ）、シフトレジスタ（図示せず）の出力をイネーブル（ゲート信号線にオン電圧を出力する）、あるいはディセーブル（ゲート信号線にオフ電圧を出力する）にするイネーブル入力端子（ＥｎｅＡ）、シフトレジスタ（図示せず）内のデータをシフトするクロックを入力するクロック入力端子（ＣｌｋＡ）が接続または配置されている。
ゲート信号線駆動部３２Ｂには、シフトレジスタ（図示せず）にデータを入力するデータ入力端子（ＤｉｎＢ）、シフトレジスタ（図示せず）の出力をイネーブル（ゲート信号線にオン電圧を出力する）、あるいはディセーブル（ゲート信号線にオフ電圧を出力する）にするイネーブル入力端子（ＥｎｅＢ）、シフトレジスタ（図示せず）内のデータをシフトするクロックを入力するクロック入力端子（ＣｌｋＢ）が接続または配置されている。
フレキシブル基板（ＣＯＦ）１９１には、ＣＯＦ配線４５１が形成され、各端子は、ＣＯＦ配線４５１を介して、ドライバ入力端子４５３からゲートドライバ集積回路３０に信号あるいは電圧が印加される。
ゲートドライバ集積回路３０からの出力は、ドライバ出力端子４５６、ＣＯＦ配線４５１ｅを介して接続端子４５５と接続されている。接続端子４５５には、ゲート信号線２２が接続される。
図１９に図示するように、ドライバ集積回路のチップの長辺側の左右に各１か所以上のドライバ入力端子４５３を設ける。このように構成することにより、電圧の電位降下の影響を受けにくくなり、また、１つのドライバ入力端子（４５３ａ、４５３ｂ）が接続不良となっても、ドライバ集積回路の動作に影響を与えない。
図１９に図示するように、ＳＥＬ端子、Ｖｏｆｆ端子は、Ｖｏｎ入力端子（ＶｏｎＡ、ＶｏｎＢ）と、ゲート出力端子４５６間に配置されている。ＤｉｎＡ、ＥｎｅＡ、ＣｌｋＡ、ＤｉｎＢ、ＥｎｅＢ、ＣｌｋＢなどの制御信号は、ゲートドライバ集積回路３０の２カ所以上に形成または配置されている。好ましくは、前記２カ所は、ゲートドライバ集積回路の短辺の中央線に対して、線対称になる位置に配置することが好ましい。
ＤｉｎＡ、ＥｎｅＡ、ＣｌｋＡ、ＤｉｎＢ、ＥｎｅＢ、ＣｌｋＢなどの制御信号の入力段には、シュミット回路あるいはヒステリシス回路などの入力段回路を形成している。また、ゲート信号線駆動部３２で、入力信号がラッチされるように構成されている。
たとえば、ＣｌｋＢにおいて、接続端子４５４ａに入力されたクロックは、ＣＯＦ配線４５１ａを介して、ドライバ入力端子４５３ａに印加される。ドライバ入力端子４５３ａに印加されたクロック信号は、ゲート信号線駆動部３２Ｂのシュミット回路でノイズ成分を除去され、ラッチ回路（図示せず）でラッチされる。ラッチされたクロックデータは、ゲート信号線駆動部３２Ａの内部に形成された配線（図示せず）を介して、ドライバ入力端子４５３ｂに出力される。ドライバ入力端子４５３ｂから出力されたクロックデータＣｌｋＢは、ＣＯＦ配線４５１ｃを介して接続端子４５４ｂから出力される。
なお、ドライバ入力端子４５３ａとドライバ入力端子４５３ｂ間にＣＯＦ配線（図示せず）を形成してもよい。ＣＯＦ配線により、安定して制御データを伝送することができる。
オン電圧Ｖｏｎ（ＶｏｎＡ、ＶｏｎＢ）の入力端子も複数端子が配置または形成されている。
図１９の実施の形態では、ゲートドライバ集積回路３０には、ゲート信号線駆動部３２Ａ、ゲート信号線駆動部３２Ｂが形成または配置されている。ゲート信号線駆動部３２には、選択端子（ＳＥＬＡ、ＳＥＬＢ）が接続され、２つのオフ電圧入力端子（Ｖｏｆｆ、Ｖｏｖｄ）、１つのオン電圧入力端子（ゲート信号線駆動部３２ＡはＶｏｎＡ、ゲート信号線駆動部３２ＢはＶｏｎＢ）が接続されている。
ＳＥＬ端子（ＳＥＬＡ、ＳＥＬＢ）は、プルダウンされている。ＳＥＬ端子は、ゲート電圧３値駆動とゲート電圧２値駆動を切り替えるロジック端子である。
ゲートドライバ集積回路３０のドライバ出力端子４５６からゲート信号線２２に印加するオン電圧およびオフ電圧が出力される。ドライバ出力端子４５６と接続端子４５５間は、ＣＯＦ１９１に形成されたＣＯＦ配線４５１ｅで電気的に接続されている。
ドライバ入力端子４５３ａと接続端子４５４ａとは、ＣＯＦ１９１上に形成されたＣＯＦ配線４５１ａで電気的に接続されている。また、ドライバ入力端子４５３ｂと接続端子４５４ｂとは、ＣＯＦ１９１上に形成されたＣＯＦ配線４５１ｃで電気的に接続されている。
ＳＥＬなどのロジック端子は、パネルから接続端子４５４ｃからロジック電圧などの所定電圧が印加される。前記電圧は、ＣＯＦ１９１に形成された、ＣＯＦ内部の一点と接続端子とを接続する配線４５１ｄを介して、ゲートドライバ集積回路３０の操作端子４５７に印加される。
ゲートドライバ集積回路３０の操作端子４５７は、ドライバ出力端子４５６とドライバ入力端子４５３ａ間もしくはドライバ出力端子４５６とドライバ入力端子４５３ｂ間、または、その両方間である、ドライバ出力端子４５６とドライバ入力端子４５３ａ間およびドライバ出力端子４５６とドライバ入力端子４５３ｂ間に配置または形成されている。
なお、ロジック信号の「ハイ」は”Ｈ”、「ロー」は”Ｌ”と表現あるいは図示する場合がある。
図１９に図示するように、Ｓｅｌ端子は、ＣＯＦ１９１あるいは、ゲートドライバ集積回路３０内で、抵抗Ｒあるいはトランジスタなどにより、プルダウン設定にされている。つまり、Ｓｅｌ端子は、デフォルトで「ロー」設定、つまり、ゲート電圧２値駆動に設定されている。
また、電圧Ｖｏｆｆは、ゲート信号線駆動部３２Ａ、３２Ｂで共通の電圧を印加できるように構成されている。また、電圧Ｖｏｆｆは、ＣＯＦ１９１あるいはゲートドライバ集積回路３０の外部電源により設定できるように、構成されている。
また、電圧Ｖｏｖｄは、ゲート信号線駆動部３２Ａ、３２Ｂで共通の電圧を印加できるように構成されている。また、電圧Ｖｏｖｄは、ＣＯＦ１９１あるいはゲートドライバ集積回路３０の外部電源により設定できるように、構成されている。
電圧Ｖｏｎは、ゲート信号線駆動部３２Ａおよび３２Ｂで、独立の電圧を印加できるように構成されている（ＶｏｎＡ端子およびＶｏｎＢ端子）。また、電圧Ｖｏｎは、ＣＯＦ１９１あるいはゲートドライバ集積回路３０の外部電源により設定できるように、構成されている。たとえば、図４０のスイッチ用トランジスタＱ１２３の電圧Ｖｏｎは、他のトランジスタの電圧Ｖｏｎよりも高くする（トランジスタがｎチャンネルの場合）。トランジスタＱ１２３のオン電圧を高くすることにより、トランジスタＱ１２３のオン抵抗を低減でき、Ｖｄｄ電圧を低下することができ、パネル電力を減少することができるからである。
なお、図１９の構成では、ゲート信号線駆動部３２は、ゲート信号線駆動部３２Ａおよび３２Ｂの２系統であるが、本開示は、これに限定するものではない。画素回路１２のゲート信号線が２本（たとえば、図２）の場合は、ゲート信号線駆動部３２は、２系統のゲートドライバ集積回路３０を採用する。画素回路１２のゲート信号線が４本（図示せず）の場合は、ゲート信号線駆動部３２は、４系統のゲートドライバ集積回路３０を採用する。つまり、画素回路１２のゲート信号線数がｍ（ｍは１以上の整数）の場合は、ゲート信号線駆動部３２は、ｍ系統のゲートドライバ集積回路あるいはゲートドライバ集積回路３０を採用する。
図２０は、Ｓｅｌ端子は、ゲートドライバ集積回路３０内で、抵抗Ｒなどにより、プルダウン設定にした実施の形態である。
なお、図２０に示した画像表示装置は、図１９に示した画像表示装置のＥｎｅ端子をＣｔ端子としたものである。また、図２１に示した画像表示装置は、図１５に示した画像表示装置のＥｎｅ端子をＣｔ端子としたものである。なお、Ｃｔ端子については、図１８、図２１などで説明をしている。
また、図９、図１０、図１５、図１６、図４２、図４３、図１９などに示した画像表示装置の実施の形態では、Ｅｎｅ端子を用いてゲート信号線駆動部３２を制御する方式であるため、ゲートドライバ回路１４のクロックＣｋと、ゲートドライバ回路１５のクロックＣｋとを異ならせる必要があった。しかし、図１８、図２０、図３２〜図３９、図２１に示した画像表示装置は、Ｃｔ端子を用いて、ゲート信号線駆動部３２を制御する方式であるため、ゲートドライバ回路１４のクロックＣｋとゲートドライバ回路１５のクロックＣｋとは同一とすることができる。また、図１８、図２０、図２１に示した画像表示装置は、Ｃｔ端子およびＳｅｌ端子を制御あるいは設定することにより、図２３〜図３９の駆動方式を容易に設定あるいは可変することができる。
ゲート電圧２値駆動とゲート電圧３値駆動とは、図１８の選択信号線（ＳｅｌＡ端子、ＳｅｌＢ端子）に印加するロジック電圧で決定する。
図１７の（ａ）に図示するように、ゲート電圧２値駆動では、電圧Ｖｏｎから、電圧Ｖｏｆｆに変化する期間がｔ１と長時間を必要とする。ｔ１が長いと、この期間に画素に書き込んだ映像信号がリークし、また、上下に隣接した画素間でクロストークなどが発生する。
図１７の（ｂ）に示すゲート電圧３値駆動を実施すると、図示するように、電圧Ｖｏｎから、電圧Ｖｏｆｆに変化する期間がｔ２と非常に短時間となる。したがって、画素に書き込んだ映像信号がリークし、また、上下に隣接した画素間でクロストークなどが発生することがない。
ゲート電圧３値駆動では、電圧Ｖｏｎの印加期間後、１Ｈ期間の間あるいは１Ｈより短い期間の間、電圧Ｖｏｖｄが印加される。なお、１Ｈ期間とは、１水平走査期間あるいは１画素行の選択期間である。
電圧Ｖｏｖｄの印加期間後、前記選択した画素行に対応するゲート信号線２２（ｉ）に電圧Ｖｏｆｆが印加され、前記ゲート信号線２２（ｉ）は、次のフレーム期間に電圧Ｖｏｎが印加されるまで期間、電圧Ｖｏｆｆに保持される。
なお、ゲート電圧２値駆動とゲート電圧３値駆動は、Ｓｅｌ（Ｓｅｌ１、Ｓｅｌ２）端子に印加するロジック信号により設定される。Ｓｅｌ端子に印加されるロジック電圧が”Ｌ”の場合は、ゲート電圧２値駆動モードに設定される。Ｓｅｌ端子に印加されるロジック電圧が”Ｈ”の場合は、ゲート電圧３値駆動モードに設定される。
なお、電圧Ｖｏｖｄを印加する期間は、１Ｈ期間あるいは１Ｈ期間より短い期間に設定することが好ましい。電圧Ｖｏｎを印加する期間は、少なくとも１Ｈ期間とし、１Ｈ期間のｎ倍（ｎは１以上の整数）とし、ｎの値は可変できるように構成する。
図１７は、トランジスタＱがｐチャンネル（ｐ極性）の場合である。図２２は、トランジスタＱが、ｎチャンネル（ｎ極性）の場合のゲート電圧２値駆動（図２２の（ａ））、ゲート電圧３値駆動（図２２の（ｂ））の波形図である。図２２に図示するように、トランジスタＱがｎチャンネルの場合と、図１７に図示するように、トランジスタＱがｐチャンネルの場合とでは、電圧波形の極性が反転する。
なお、本開示のゲート駆動回路（ゲートドライバ回路）は、画素回路を構成するスイッチ用トランジスタの極性に適応させて、図１７の駆動方式、図２２の駆動方式の両方に対応できるように構成している。図１７と図２２の切り替えは、ゲートドライバ回路１４の電圧出力部３８が選択する電圧ロジックを変更することにより対応できる。
本開示の画素回路を構成するトランジスタＱは、ｐチャンネルとｎチャンネルのいずれでもよい。ゲート電圧２値駆動と、ゲート電圧３値駆動は、トランジスタＱの極性に適応させてゲート信号線に印加する。Ｓｅｌ端子を「ハイ」にすることにより、ゲート電圧３値駆動が選択され、Ｓｅｌ端子を「ロー」あるいは、「開放（オープン）」にすることにより、ゲート電圧２値駆動が選択される。
図２３は、ゲート電圧３値駆動の実施の形態である。一例として、ＯｕｔＡ端子の出力波形である。ＳｅｌＡ端子は、Ｈレベルである。したがって、ゲート電圧３値駆動が実施される。ＤｉｎＡデータの入力を、ＣｋＡでラッチすることにより、ＯｕｔＡ１端子に電圧Ｖ２２ｏｎが出力される。ＯｕｔＡ１端子には、１Ｈの期間（１画素行の選択期間）、電圧Ｖ２２ｏｎが出力され、次の１Ｈ期間に電圧Ｖ２２ｏｖｄが出力される。次の１Ｈ期間後からは、電圧Ｖ２２ｏｆｆが出力され、１フレームまたは１フィールド後の次の選択期間まで、電圧Ｖ２２ｏｆｆが該当ゲート信号線に保持される。
ＣｔＡ端子（図１８、図２０、図５６を参照のこと）は、「ロー」に設定されている。Ｃｔ端子の「ロー」設定は、図１のゲートドライバ回路１４の動作であり、ゲートドライバ回路１４のシフトレジスタ部３６Ａは、１画素行ずつ、順次選択するようにデータ位置（選択位置）がシフトされる。
ＯｕｔＡ２端子には、ＯｕｔＡ１端子に対して、１Ｈ期間（１画素行選択期間）遅れて、電圧Ｖ２２ｏｎが出力される。次の１Ｈ期間に電圧Ｖ２２ｏｖｄが出力される。次の１Ｈ期間後からは、電圧Ｖ２２ｏｆｆが出力され、次の選択期間まで、電圧Ｖ２２ｏｆｆが該当ゲート信号線に保持される。
同様に、ＯｕｔＡ３端子には、ＯｕｔＡ２端子に対して、１Ｈ期間（１画素行選択期間）遅れて、電圧Ｖ２２ｏｎが出力される。次の１Ｈ期間に電圧Ｖ２２ｏｖｄが出力される。次の１Ｈ期間後からは、電圧Ｖ２２ｏｆｆが出力され、次の画素行選択期間まで、電圧Ｖ２２ｏｆｆが該当ゲート信号線に保持される。以上の動作が、各ＯｕｔＡ端子に実施される。
電圧Ｖｏｖｄは、電圧Ｖｏｎの印加期間に依存せず、１Ｈ期間としている。このように、トランジスタＱをオン状態からオフ状態に切換える際に、トランジスタＱのゲート電極にオーバードライブ電圧Ｖｏｖｄを印加することで、ゲート−ソース間容量あるいはゲート−ドレイン間容量の電荷を短時間で放電することができ、トランジスタＱを速やかにオフ状態に設定することができる。これにより、画像信号電圧の変動や画素回路間のクロストークを抑制でき、輝度の傾斜や表示むら等をさらに抑えることができる。
ゲート電圧３値駆動で、オーバードライブ電圧Ｖｏｖｄを１Ｈ期間、印加した後に、電圧Ｖｏｆｆに戻す理由は、トランジスタＱのゲート電極に過大なオーバードライブ電圧Ｖｏｖｄを長時間印加し続けることによるトランジスタＱの特性の変化を防止するためである。
また、ゲート信号線２２（ｉ）は、両側駆動が実施され、スイッチ用トランジスタＱ２２は、高速なスルーレートでオフ制御される。
図２４は、ゲート電圧２値駆動の実施の形態である。ＳｅｌＡ端子は、Ｌレベルとする。ＤｉｎＡデータの入力を、ＣｋＡでラッチすることにより、ＯｕｔＡ１端子に電圧Ｖ２２ｏｎが出力される。ＯｕｔＡ１端子には、１Ｈの期間、電圧Ｖ２２ｏｎが出力され、次の１Ｈ期間に電圧Ｖ２２ｏｆｆが出力され、次の選択期間まで、電圧Ｖ２２ｏｆｆが該当ゲート信号線に保持される。
ＯｕｔＡ２端子には、ＯｕｔＡ１端子に対して１Ｈ期間（１画素行選択期間）遅れて、電圧Ｖ２２ｏｎが出力される。次の１Ｈ期間後からは、電圧Ｖ２２ｏｆｆが出力され、次の選択期間まで、電圧Ｖ２２ｏｆｆが該当ゲート信号線に保持される。
同様に、ＯｕｔＡ３端子には、ＯｕｔＡ２端子に対して１Ｈ期間（１画素行選択期間）遅れて、電圧Ｖ２２ｏｎが出力される。次の１Ｈ期間後からは、電圧Ｖ２２ｏｆｆが出力され、次の選択期間まで、電圧Ｖ２２ｏｆｆが該当ゲート信号線に保持される。以上の動作が、各ＯｕｔＡ端子に実施される。
ゲート電圧３値駆動は、高スルーレート駆動が必要な、または、両側駆動を実施するゲート信号線に実施される。たとえば、図２のゲート信号線２２（ｉ）、図４０のゲート信号線１２２（ｉ）、１２３（ｉ）、図４７のゲート信号線１２２（ｉ）に実施される。ゲート電圧２値駆動は、比較的高スルーレート駆動が不要な、または、片側駆動を実施するゲート信号線に実施される。
図２５は、電圧Ｖｏｎを印加する期間を２Ｈ（２画素行選択期間）とした駆動方法の実施の形態である。図２３に比較して、ＤｉｎＡ期間を２Ｈ期間とし、ＤｉｎＡ期間が”ハイ（Ｈ）”の期間に、２回のＣｋＡが入力されるようにする。
ＳｅｌＡ端子は、Ｈレベルとする。ＤｉｎＡデータの入力を、ＣｋＡでラッチすることにより、ＯｕｔＡ１端子に２Ｈの期間、電圧Ｖ２２ｏｎが出力される。次の１Ｈ期間に電圧Ｖ２２ｏｖｄが出力される。
ゲート電圧３値駆動では、電圧Ｖｏｎを出力される期間は、ｎＨ（ｎは１以上の整数）に設定することができる。ｎが２以上の場合でも、電圧Ｖｏｖｄがゲート信号線に印加される期間は１Ｈ期間に設定される。電圧Ｖｏｎから電圧Ｖｏｖｄを印加するのは、電圧Ｖｏｎから電圧Ｖｏｖｄに変化させることにより、トランジスタＱがオフする期間を短縮するためだからである（図１７、図２２）。電圧Ｖｏｖｄを２Ｈ以上の期間、印加してもよいが、電圧Ｖｏｖｄの印加状態を長期的に継続すると、トランジスタＱのオフリークなどが発生する場合がある。電圧Ｖｏｖｄの印加後、次の選択期間まで、電圧Ｖ２２ｏｆｆが該当ゲート信号線に印加され、その状態が保持される。
図２５において、ＯｕｔＡ１端子には、２Ｈの期間、電圧Ｖ２２ｏｎが出力される。電圧Ｖ２２ｏｎの印加期間後、１Ｈの期間、電圧Ｖ２２ｏｆｆが出力される。電圧Ｖ２２ｏｖｄの期間後、次の選択期間まで、電圧Ｖ２２ｏｆｆが該当ゲート信号線に印加されてその状態が保持される。
ＯｕｔＡ２端子には、ＯｕｔＡ１端子に対して、１Ｈ期間（１画素行選択期間）遅れて、２Ｈの期間、電圧Ｖ２２ｏｎが出力される。電圧Ｖ２２ｏｎの印加期間後、１Ｈの期間、電圧Ｖ２２ｏｆｆが出力される。電圧Ｖ２２ｏｖｄの期間後、次の選択期間まで、電圧Ｖ２２ｏｆｆが該当ゲート信号線に印加されてその状態が保持される。
ＯｕｔＡ３端子には、ＯｕｔＡ２端子に対して、１Ｈ期間（１画素行選択期間）遅れて、２Ｈの期間、電圧Ｖ２２ｏｎが出力される。電圧Ｖ２２ｏｎの印加期間後、１Ｈの期間、電圧Ｖ２２ｏｆｆが出力される。電圧Ｖ２２ｏｖｄの期間後、次の選択期間まで、電圧Ｖ２２ｏｆｆが該当ゲート信号線に印加されてその状態が保持される。
以下、ＯｕｔＡ４端子においても、同様に、電圧Ｖｏｎ、電圧Ｖｏｖｄ、電圧Ｖｏｆｆが順次、印加される。
以上のように、本開示は、Ｓｅｌ端子に印加するロジック信号により、ゲート電圧３値駆動とゲート電圧２値駆動とを選択あるいは設定できる。なお、実施の形態では、ＳｅｌＡ端子を例示して説明したが、これに限定するものではなく、ＳｅｌＢ端子においても同様である。ゲートドライバ回路内の形成されたゲートドライバ回路には、それぞれのゲートドライバ回路にＳｅｌ端子が配置され、Ｓｅｌ端子に印加するロジック信号（ロジックレベル）により、ゲート電圧３値駆動とゲート電圧２値駆動とを、個別に設定できる。
なお、本実施の形態では、Ｓｅｌ端子がＨレベル（ハイ）で、ゲート電圧３値駆動とし、Ｓｅｌ端子がＬレベル（ロー）で、ゲート電圧２値駆動としたが、これに限定するものではない。たとえば、Ｓｅｌ端子がＬレベル（ロー）で、ゲート電圧３値駆動とし、Ｓｅｌ端子がＨレベル（ハイ）で、ゲート電圧２値駆動としてもよい。また、Ｓｅｌ端子は、オープンコレクタ仕様としてもよい。なお、Ｓｅｌ端子は、ドライバ内部（半導体ＩＣ）で、プルダウンとし、デフォルトでゲート電圧２値駆動となるように構成することが好ましい。
本開示は、電圧Ｖｏｎ、電圧Ｖｏｆｆ、電圧Ｖｏｖｄは、ゲート信号線駆動部ごとに独立して設定できるように構成している。たとえば、電圧出力部２３８Ａと電圧出力部２３８Ｂとの電圧Ｖｏｎとは、異なる電圧に設定できるように構成している。同様に、電圧出力部２３８Ａと電圧出力部２３８Ｂとの電圧Ｖｏｆｆとは、異なる電圧に設定できるように構成している。
また、電圧出力部２３８Ａと電圧出力部２３８Ｂとの電圧Ｖｏｖｄとは、異なる電圧に設定できるように構成している。ただし、電圧Ｖｏｖｄは、複数の電圧出力部で共通に設定することが好ましい。電圧Ｖｏｖｄは、トランジスタＱを高速にオフするための電圧であり、電圧Ｖｏｖｄを各電圧出力部で、独立に設定する効果が小さいからである。電圧Ｖｏｖｄを電圧出力部で共通にすることにより、設定接続配線数を削減できる。
以上の事項は、本開示の他の実施の形態に適用できることは言うまでもない。
図２６は、オン電圧Ｖｏｎを印加する期間が３Ｈ（ｎＨが３の場合）の実施の形態であるＳｅｌＡ端子はＨレベルである。ＯｕｔＡ１端子には、３Ｈの期間（３画素行の選択期間）、電圧Ｖ２２ｏｎが出力される。電圧Ｖ２２ｏｎの印加期間後、１Ｈの期間、電圧Ｖ２２ｏｆｆが出力される。電圧Ｖ２２ｏｖｄの印加期間後、次の選択期間まで、電圧Ｖ２２ｏｆｆが該当ゲート信号線に印加されてその状態が保持される。
ＯｕｔＡ２端子には、ＯｕｔＡ１端子に対して、１Ｈ期間（１画素行選択期間）遅れて、３Ｈの期間、電圧Ｖ２２ｏｎが出力される。電圧Ｖ２２ｏｎの印加期間後、１Ｈの期間、電圧Ｖ２２ｏｆｆが出力される。電圧Ｖ２２ｏｖｄの期間後、次の選択期間まで、電圧Ｖ２２ｏｆｆが該当ゲート信号線に印加されてその状態が保持される。
ＯｕｔＡ３端子には、ＯｕｔＡ２端子に対して、１Ｈ期間（１画素行選択期間）遅れて、３Ｈの期間、電圧Ｖ２２ｏｎが出力される。電圧Ｖ２２ｏｎの印加期間後、１Ｈの期間、電圧Ｖ２２ｏｆｆが出力される。電圧Ｖ２２ｏｖｄの期間後、次の選択期間まで、電圧Ｖ２２ｏｆｆが該当ゲート信号線に印加されてその状態が保持される。
以下、ＯｕｔＡ４端子においても、同様に、電圧Ｖｏｎ、電圧Ｖｏｖｄ、電圧Ｖｏｆｆが順次、印加される。
図２７は、Ｓｅｌ端子がＬレベル（ローレベル）で、ｎ＝２の場合の実施の形態である。つまり、ゲート電圧２値駆動で、電圧Ｖｏｎの印加期間が、２Ｈ（２画素行選択期間）の場合の実施の形態である。
図２７において、ＯｕｔＡ１端子には、２Ｈの期間、電圧Ｖ２２ｏｎが出力される。電圧Ｖ２２ｏｎの印加期間後、次の選択期間まで、電圧Ｖ２２ｏｆｆが該当ゲート信号線に印加されてその状態が保持される。
ＯｕｔＡ２端子には、ＯｕｔＡ１端子に対して、１Ｈ期間（１画素行選択期間）遅れて、２Ｈの期間、電圧Ｖ２２ｏｎが出力される。電圧Ｖ２２ｏｎの印加期間後、次の選択期間まで、電圧Ｖ２２ｏｆｆが該当ゲート信号線に印加されてその状態が保持される。
ＯｕｔＡ３端子には、ＯｕｔＡ２端子に対して、１Ｈ期間（１画素行選択期間）遅れて、２Ｈの期間、電圧Ｖ２２ｏｎが出力される。電圧Ｖ２２ｏｎの印加期間後、次の選択期間まで、電圧Ｖ２２ｏｆｆが該当ゲート信号線に印加されてその状態が保持される。
以下、ＯｕｔＡ４端子においても、同様に、電圧Ｖｏｎ、電圧Ｖｏｆｆが順次、印加される。
図２３、図２４、図２５、図２７、図２６は、トランジスタＱが、ｐチャンネル（ｐ極性）の場合の実施の形態である。図２８、図２９、図３０、図３１は、トランジスタＱがｎチャンネル（ｎ極性）の場合の実施の形態である。
図２３は、トランジスタＱがｐチャンネルであり、Ｓｅｌ端子がＨレベル（ゲート電圧３値駆動）のタイミングチャートである。図２８は、トランジスタＱがｎチャンネルであり、Ｓｅｌ端子がＨレベル（ゲート電圧３値駆動）のタイミングチャートである。動作は、電圧Ｖｏｎ、電圧Ｖｏｆｆ、電圧Ｖｏｖｄの電位レベルが異なるだけであるので説明を省略する。
図２４は、トランジスタＱがｐチャンネルであり、Ｓｅｌ端子がＬレベル（ゲート電圧２値駆動）、ｎ＝１の場合のタイミングチャートである。図２９は、トランジスタＱがｎチャンネルであり、Ｓｅｌ端子がＬレベル（ゲート電圧２値駆動）のタイミングチャートである。動作は、図２４に比較して、電圧Ｖｏｎ、電圧Ｖｏｆｆ、電圧Ｖｏｖｄの電位レベルが異なるだけであるので説明を省略する。
図２５は、トランジスタＱがｐチャンネルであり、Ｓｅｌ端子がＨレベル（ゲート電圧３値駆動）、ｎ＝２の場合のタイミングチャートである。図３０は、トランジスタＱがｎチャンネルであり、Ｓｅｌ端子がＨレベル（ゲート電圧３値駆動）、ｎ＝２の場合のタイミングチャートである。動作は、図２５に比較して、電圧Ｖｏｎ、電圧Ｖｏｆｆ、電圧Ｖｏｖｄの電位レベルが異なるだけであるので説明を省略する。
図２６は、トランジスタＱがｐチャンネルであり、Ｓｅｌ端子がＨレベル（ゲート電圧３値駆動）、ｎ＝３の場合のタイミングチャートである。図３１は、トランジスタＱがｎチャンネルであり、Ｓｅｌ端子がＨレベル（ゲート電圧３値駆動）、ｎ＝３の場合のタイミングチャートである。動作は、図２６に比較して、電圧Ｖｏｎ、電圧Ｖｏｆｆ、電圧Ｖｏｖｄの電位レベルが異なるだけであるので説明を省略する。
以上の事項は、本開示の他の実施の形態にも適用できることは言うまでもない。
図１８は、図９および図１６に示す構成の一部を変更した本開示のゲードドライバ回路の実施の形態である。ただし、説明に不要な箇所、事項は省略している。
図９、図１０、図１５および図１６の動作タイミングチャートの一例である図１３および図１４では、ＯｕｔＡ端子とＯｕｔＢ端子とは、１Ｈ期間ずれて、ゲート信号線出力されている。したがって、ＯｕｔＡ端子が奇数画素行のゲート信号線２２を選択するとすれば、ＯｕｔＢ端子が偶数画素行のゲート信号線２２を選択する。
たとえば、図１０において、ゲートドライバ回路１５のゲート信号線駆動部３２Ａは奇数画素行目のゲート信号線２２（ｉ）を順次選択し、ゲートドライバ回路１５のゲート信号線駆動部３２Ｂは、偶数画素行目のゲート信号線２２（ｉ）を順次選択する。つまり、ゲートドライバ回路１５のゲート信号線駆動部３２Ａの出力であるＯｕｔＡ端子は、奇数画素行に接続され、奇数画素行のトランジスタを選択してオン又はオフ制御する。ゲートドライバ回路１５のゲート信号線駆動部３２Ｂの出力であるＯｕｔＢ端子は、偶数画素行に接続され、偶数画素行のトランジスタを選択してオン又はオフ制御する。
図１３、図１４の実施の形態では、Ｅｎｅ端子（ＥｎｅＡ端子、ＥｎｅＢ端子）などの制御により、ＯｕｔＡとＯｕｔＢの選択を実現している。
図１８の本開示のゲート駆動回路では、Ｅｎｅ端子などの制御の代りに、Ｃｔ端子（ＣｔＡ端子、ＣｔＢ端子）を形成または配置した実施の形態である。Ｃｔ端子へのロジック信号により、図１３、図１４のタイミングチャートで示すように、ゲート信号線駆動部が選択するＯｕｔ端子（ＯｕｔＡ、ＯｕｔＢ）制御の変更を実現する。
Ｃｔ端子（ＣｔＡ、ＣｔＢ）で、図１３、図１４で図示した、１画素行を飛ばして、画素行を選択するロジック回路は、容易に構成できるため、本明細書では、構成については省略する。
図３２は、図１８のゲート信号線駆動部において、ＣｔＡ端子をＨレベル（ハイレベル）した時のタイミングチャートである。ＳｅｌＡ端子は、Ｈレベルとし、ゲート電圧３値駆動としている。また、ＣｔＡ端子をＨレベルとしている。また、ｎ＝１とし、トランジスタＱはｐチャンネルとしている。
ＣｔＡ端子を「ハイ」（Ｈレベル）とすることにより、図１３、図１４に示した上段のタイミングチャートを実現できる。また、ＣｔＡ端子を「ロー」（Ｌレベル）とすることにより、図１３、図１２の上段のタイミングチャートを実現できる。ＣｔＢ端子を「ハイ」（Ｈレベル）とすることにより、図１３、図１４の下段のタイミングチャートを実現できる。以上のように、Ｃｔ端子の制御により、図１３、図１４のタイミングチャートを実現する。
Ｃｔ端子の「ハイ」設定は、図１のゲートドライバ回路１５の動作であり、ゲートドライバ回路１５のシフトレジスタ回路は、１画素行とばし（たとえば、シフトレジスタ回路３６Ａは、奇数画素行を選択し、シフトレジスタ部３６Ｂは偶数画素行を選択する）するようにデータ位置（選択位置）がシフトされる。
なお、図２１において、ゲートドライバ集積回路３０（１）のゲート信号線駆動部３２Ａと３２ＢのＣｔ端子（ＣｔＡ、ＣｔＢ）は、共通に接続されている。ゲートドライバ集積回路３０（３）のゲート信号線駆動部３２Ａと３２ＢのＣｔ端子（ＣｔＡ、ＣｔＢ）は、共通に接続されている。表示パネル１１１の左辺に配置されたゲートドライバ回路１４のゲート信号線駆動部３２Ａと３２Ｂの動作は、同一の信号（ＵＤ１、ＣＴ１、ＣＫ１）で動作する。なお、データ入力ＤＩ１、ＤＩ２は、ゲート信号線の選択位置に対応させて制御される。同様に、表示パネル１１１の右辺に配置されたゲートドライバ回路１５のゲート信号線駆動部３２Ａと３２Ｂの動作は、同一の信号（ＵＤ２、ＣＴ２、ＣＫ２）で動作する。なお、データ入力ＤＩ３、ＤＩ３は、ゲート信号線の選択位置に対応させて制御される。
図２１において、本開示では、ゲートドライバ集積回路３０（１）のゲート信号線駆動部３２Ａと３２Ｂのシフトレジスタの走査方向と、ゲートドライバ集積回路３０（３）のゲート信号線駆動部３２Ａと３２Ｂのシフトレジスタの走査方向は、逆方向であるので、ＵＤ１とＵＤ２端子は、逆のロジック信号が印加される。また、クロックＣＫ１とＣＫ２は、同一のクロックが印加される。また、ＣＴ１は、「ロー」設定であり、ＣＴ２は、「ハイ」設定とされる。
なお、以上の事項は、ＣｔＢ端子（図１８、図２０、図５６を参照のこと）についても同様である。以上の実施の形態は、ゲートドライバ集積回路３０に、２個のゲート信号線駆動部３２（３２Ａ、３２Ｂ）が形成された実施の形態である。
ゲートドライバ集積回路３０にｍ個のゲート信号線駆動部３２が形成される場合は、それぞれのゲート信号線駆動部３２にＣｔ端子が配置される。
各ゲート信号線駆動部３２（３２Ａ、３２Ｂ）に対応して、２つのＳｅｌ端子（ＳｅｌＡ、ＳｅｌＢ）が配置されている。
ゲートドライバ集積回路３０に、ｍ個のゲート信号線駆動部３２（３２Ａ、３２Ｂ、・・・・３２ｍ）が形成された場合は、各ゲート信号線駆動部３２（３２Ａ、３２Ｂ、・・・・３２ｍ）に対応して、Ｓｅｌ端子（ＳｅｌＡ、ＳｅｌＢ、・・・・・・Ｓｅｌｍ）を配置することが好ましい。各各ゲート信号線駆動部３２に配置された、Ｓｅｌ端子へのロジック信号を印加することにより、ゲート電圧２値駆動とゲート電圧３値駆動を設定できる。
なお、図２３、図２４、図２５、図２６、図２７、図２８、図２９、図３０、図３１についても、ＣｔＡ端子は、「ロー」に設定されている。ＣｔＡ端子の「ロー」設定は、図１の第１のゲートドライバ回路１４の動作であり、第１のゲートドライバ回路１４のシフトレジスタ回路３６Ａは、１画素行ずつ、順次選択するようにデータ位置（選択位置）がシフトされる。ＣｔＢ端子についても、同様である。Ｃｔ端子（ＣｔＡ、ＣｔＢ）の「ハイ」設定は、図１に示した第２のゲートドライバ回路１５の動作であり、第１のゲートドライバ回路１４のシフトレジスタ回路３６は、１画素行ずつ、あるいは複数画素行ずつ、順次選択するようにデータ位置（選択位置）がシフトされる。
Ｃｔ端子の「ハイ」設定に関する事項あるいは実施の形態は、たとえば、図１に示した第２のゲートドライバ回路１５、図１０に示した第２のゲートドライバ回路１５、図１５に示した第２のゲートドライバ回路１５、図４３に示した第２のゲートドライバ回路１５、図３に示したゲートドライバ集積回路３０、図４４に示した第２のゲートドライバ回路１５、図４８に示した第２のゲートドライバ回路１５、図１１に示した第２のゲートドライバ回路１５、図３３に示した第２のゲートドライバ回路１５、図３４に示した第２のゲートドライバ回路１５、図３５に示した第２のゲートドライバ回路１５、図３６に示した第２のゲートドライバ回路１５、図３７に示した第２のゲートドライバ回路１５の動作、駆動方式、構成が対応する。
図３２において、ＯｕｔＡ１端子には、１Ｈの期間（１画素行の選択期間）、電圧Ｖ２２ｏｎが出力される。電圧Ｖ２２ｏｎの印加期間後、１Ｈの期間、電圧Ｖ２２ｏｆｆが出力される。電圧Ｖ２２ｏｖｄの期間後、次の選択期間まで、電圧Ｖ２２ｏｆｆが該当ゲート信号線に印加されてその状態が保持される。
ＯｕｔＡ２端子には、ＯｕｔＡ１端子に対して、２Ｈ期間（２画素行選択期間）遅れて、１Ｈの期間、電圧Ｖ２２ｏｎが出力される。電圧Ｖ２２ｏｎの印加期間後、１Ｈの期間、電圧Ｖ２２ｏｆｆが出力される。電圧Ｖ２２ｏｖｄの印加期間後、次の選択期間まで、電圧Ｖ２２ｏｆｆが該当ゲート信号線に印加されてその状態が保持される。
ＯｕｔＡ３端子には、ＯｕｔＡ２端子に対して、２Ｈ期間（１画素行選択期間）遅れて、１Ｈの期間、電圧Ｖ２２ｏｎが出力される。電圧Ｖ２２ｏｎの印加期間後、１Ｈの期間、電圧Ｖ２２ｏｆｆが出力される。電圧Ｖ２２ｏｖｄの期間後、次の選択期間まで、電圧Ｖ２２ｏｆｆが該当ゲート信号線に印加されてその状態が保持される。
以下、ＯｕｔＡ４端子においても、同様に、電圧Ｖｏｎ、電圧Ｖｏｖｄ、電圧Ｖｏｆｆが順次、印加される。
一方、ＯｕｔＢ１端子には、ＯｕｔＡ１端子より１Ｈの期間遅れて、１Ｈの期間（１画素行の選択期間）、電圧Ｖ２２ｏｎが出力される。
第２のゲートドライバ回路１５のＯｕｔＡ端子と、ＯｕｔＢ端子への出力は、たとえば、図２１のＤＩ１、ＤＩ２端子に印加するデータによりタイミング制御を行う。第２のゲートドライバ回路１５のＯｕｔＡ端子と、ＯｕｔＢ端子への出力は、ＤＩ３、ＤＩ４端子に印加するデータによりタイミング制御を行う。
電圧Ｖ２２ｏｎの印加期間後、１Ｈの期間、電圧Ｖ２２ｏｆｆが出力される。電圧Ｖ２２ｏｖｄの印加期間後、次の選択期間まで、電圧Ｖ２２ｏｆｆが該当ゲート信号線に印加されてその状態が保持される。
ＯｕｔＢ２端子には、ＯｕｔＢ１端子に対して、２Ｈ期間（２画素行選択期間）遅れて、１Ｈの期間、電圧Ｖ２２ｏｎが出力される。電圧Ｖ２２ｏｎの印加期間後、１Ｈの期間、電圧Ｖ２２ｏｆｆが出力される。電圧Ｖ２２ｏｖｄの印加期間後、次の選択期間まで、電圧Ｖ２２ｏｆｆが該当ゲート信号線に印加されてその状態が保持される。
ＯｕｔＢ３端子には、ＯｕｔＢ２端子に対して、２Ｈ期間（１画素行選択期間）遅れて、１Ｈの期間、電圧Ｖ２２ｏｎが出力される。電圧Ｖ２２ｏｎの印加期間後、１Ｈの期間、電圧Ｖ２２ｏｆｆが出力される。電圧Ｖ２２ｏｖｄの印加期間後、次の選択期間まで、電圧Ｖ２２ｏｆｆが該当ゲート信号線に印加されてその状態が保持される。
以下、ＯｕｔＢ４端子においても、同様に、電圧Ｖｏｎ、電圧Ｖｏｖｄ、電圧Ｖｏｆｆが順次、印加される。
以上より、ＯｕｔＡとＯｕｔＢは、１Ｈの時間差でゲート信号線２２（ｉ）に印加する電圧が変化する。電圧Ｖｏｎに着目すれば、電圧Ｖｏｎが印加されるタイミングは、ＯｕｔＡ１、ＯｕｔＢ１、ＯｕｔＡ２、ＯｕｔＢ２、ＯｕｔＡ３、ＯｕｔＢ３、ＯｕｔＡ４、ＯｕｔＢ４、・・・・・となる。
ＯｕｔＢ端子の出力は、ＯｕｔＡ端子の出力に対して１Ｈ期間遅れた出力となる。したがって、図１０において、ゲート信号線駆動部３２ＡのＯｕｔＡ端子の選択タイミングと、ゲート信号線駆動部３２ＢのＯｕｔＢ端子の選択タイミングとを、ＣｔＡおよびＣｔＢ端子の制御により実現できる。図１５の場合も、図１０と同様にあるいは類似して、図１３、図１４の駆動方式を実現できる。したがって、Ｃｔ端子の制御により、図１３、図１４のＯｕｔＡおよびＯｕｔＢの出力タイミングを実現できる。
以上の駆動方法において、たとえば、図２１の本開示の画像表示装置において、ゲート信号線２２（１）に、第１のゲートドライバ回路１４のゲート信号線駆動部３２Ａおよび第２のゲートドライバ回路１５のゲート信号線駆動部３２Ｂにより、ゲート電圧３値駆動が実施される。
ゲート信号線２２（２）に、第１のゲートドライバ回路１４のゲート信号線駆動部３２Ａおよび第２のゲートドライバ回路１５のゲート信号線駆動部３２Ａにより、ゲート電圧３値駆動が実施される。
ゲート信号線２３（１）に、第１のゲートドライバ回路１４のゲート信号線駆動部３２Ｂにより、ゲート電圧２値駆動が実施される。
したがって、ゲート信号線２２（１）は、第１のゲートドライバ回路１４のゲート信号線駆動部３２Ａおよび第２のゲートドライバ回路１５のゲート信号線駆動部３２Ｂにより、両側駆動される。ゲート信号線２３（１）は、第１のゲートドライバ回路１４のゲート信号線駆動部３２Ｂにより、片側駆動される。
以上の事項は、第１のゲートドライバ回路１４および第２のゲートドライバ回路１５のゲート信号線駆動部３２Ａおよび第２のゲートドライバ回路１５のシフトレジスタのデータ位置により、順次、ゲート信号線２２（ｉ）、２３（ｉ）が選択され、駆動方式が実施される。
同様に、図３８は、図２５の設定（ＳｅｌＡ＝Ｈ、ＳｅｌＢ＝Ｈ、ｎ＝２）において、ＣｔＡ＝Ｈ、Ｃｔ＝Ｂに設定した実施の形態である。動作あるいは制御方式は、図２５、図３２と同様あるいは類似であるので説明を省略する。
図４９は、図２６の設定（ＳｅｌＡ＝Ｈ、ＳｅｌＢ＝Ｈ、ｎ＝２）において、ＣｔＡ＝Ｈ、Ｃｔ＝Ｂに設定した実施の形態である。動作あるいは制御方式は、図２６、図３２と同様あるいは類似であるので説明を省略する。
図５０は、図２３の設定（ＳｅｌＡ＝Ｈ、ＳｅｌＢ＝Ｈ、ｎ＝２）において、ＣｔＡ＝Ｈ、Ｃｔ＝Ｂに設定した実施の形態である。動作あるいは制御方式は、図２３、図３２と同様あるいは類似であるので説明を省略する。
図５１は、図２５の設定（ＳｅｌＡ＝Ｈ、ＳｅｌＢ＝Ｈ、ｎ＝２）において、ＣｔＡ＝Ｈ、Ｃｔ＝Ｂに設定した実施の形態である。動作あるいは制御方式は、図２５、図３２と同様あるいは類似であるので説明を省略する。
図５２は、図３１の設定（ＳｅｌＡ＝Ｈ、ＳｅｌＢ＝Ｈ、ｎ＝２）において、ＣｔＡ＝Ｈ、Ｃｔ＝Ｂに設定した実施の形態である。動作あるいは制御方式は、図３１、図３２と同様あるいは類似であるので説明を省略する。
図５３は、図２７の設定（ＳｅｌＡ＝Ｈ、ＳｅｌＢ＝Ｈ、ｎ＝２）において、ＣｔＡ＝Ｈ、Ｃｔ＝Ｂに設定した実施の形態である。動作あるいは制御方式は、図２７、図３２と同様あるいは類似であるので説明を省略する。
また、図３９は、ＳｅｌＡ＝Ｌ、ＳｅｌＢ＝Ｌ、ｎ＝３、ＣｔＡ＝Ｈ、Ｃｔ＝Ｂに設定した実施の形態である。
以上のように、本開示のゲートドライバ回路、ゲートドライバ集積回路（ＩＣ）のＣｔ端子、Ｓｅｌ端子のロジック設定により、図１０、図１５、図４３、図４４、図４８、図１１、図３３、図３４、図３５、図３６、図３７等の本開示の駆動方式、画像表示装置を実現できる。
図１０では、第１のゲートドライバ回路１４および第２のゲートドライバ回路１５のクロック異ならせて本開示の画像表示装置を実現した。Ｃｔ端子により、ＣＫ端子に入力するクロックを分周してシフトレジスタに印加されるデータあるいは制御信号を制御する。Ｃｔ端子をロジック制御することにより、第１のゲートドライバ回路１４および第２のゲートドライバ回路１５、または、第１のゲートドライバ回路１１４および第２のゲートドライバ回路１１５のクロックを異ならせる必要はない。
なお、図１８では、ＤｉｎＡ端子およびＤｉｎＢ端子を設けているが、共通としてもよい。また、ＣｋＡ端子およびＣｋＢ端子を設けているが、共通にしてもよい。
図２１は、本開示の画像表示装置に、図１８および図２０などのゲートドライバ集積回路、または、ゲートドライバ回路を適用した実施の形態である。出力端子ＯｕｔＡ１〜ＯｕｔＡ６４および出力端子ＯｕｔＢ１〜ＯｕｔＢ６４に出力する信号の順序をそれぞれ反転させる機能（ＵＤ１、ＵＤ２）を追加したゲートドライバ集積回路３０を用いた構成図である。
第２のゲートドライバ回路１５のゲートドライバ集積回路５０（３）の出力する信号の順序を反転させることにより、第２のゲートドライバ回路１５のゲートドライバ集積回路３０（３）を第１のゲートドライバ回路１４のゲートドライバ集積回路３０（１）およびゲートドライバ集積回路３０（２）と同一面側に実装することができる。
第１のゲートドライバ回路１４は２つのゲートドライバ集積回路３０（１）および３０（２）で構成され、第２のゲートドライバ回路１５は１つのゲートドライバ集積回路３０（３）で構成されている。
表示パネル１１の左側に引き出されたゲート信号線２２（１）〜２２（１２８）およびゲート信号線２３（１）〜２３（１２８）には、第１のゲートドライバ回路１４に搭載されているゲートドライバ集積回路３０（１）およびゲートドライバ集積回路３０（２）の出力端子が接続されている。
本実施の形態においては、ゲート信号線２２（１）にはゲートドライバ集積回路３０（１）の出力端子ＯｕｔＡ１が接続され、ゲート信号線２２（２）にはゲートドライバ集積回路３０（１）の出力端子ＯｕｔＡ２が接続され、ゲート信号線２２（３）にはゲートドライバ集積回路３０（１）の出力端子ＯｕｔＡ３が接続され、・・・、ゲート信号線２２（６４）にはゲートドライバ集積回路３０（１）の出力端子ＯｕｔＡ６４が接続されている。
また、ゲート信号線２３（１）にはゲートドライバ集積回路３０（１）の出力端子ＯｕｔＢ１が接続され、ゲート信号線２３（２）にはゲートドライバ集積回路３０（１）の出力端子ＯｕｔＢ２が接続され、・・・、ゲート信号線２３（６４）にはゲートドライバ集積回路３０（１）の出力端子ＯｕｔＢ６４が接続されている。
また、ゲート信号線２２（６５）にはゲートドライバ集積回路３０（２）の出力端子ＯｕｔＡ１が接続され、ゲート信号線２２（６６）にはゲートドライバ集積回路３０（２）の出力端子ＯｕｔＡ２が接続され、ゲート信号線２２（６７）にはゲートドライバ集積回路３０（２）の出力端子ＯｕｔＡ３が接続され、・・・、ゲート信号線２２（１２８）にはゲートドライバ集積回路３０（２）の出力端子ＯｕｔＡ６４が接続されている。
また、ゲート信号線２３（６５）にはゲートドライバ集積回路３０（２）の出力端子ＯｕｔＢ１が接続され、ゲート信号線２３（６６）にはゲートドライバ集積回路３０（２）の出力端子ＯｕｔＢ２が接続され、・・・、ゲート信号線２３（１２８）にはゲートドライバ集積回路３０（２）の出力端子ＯｕｔＢ６４が接続されている。
ゲートドライバ集積回路３０（１）のクロック入力端子ＣｋＡとクロック入力端子ＣｋＢとゲートドライバ集積回路３０（２）のクロック入力端子ＣｋＡとクロック入力端子ＣｋＢとは互いに接続されて、第１のクロックＣＫ１が入力される。
また、ゲートドライバ集積回路３０（１）のコントロール入力端子ＣｔＡとコントロール入力端子ＣｔＢとゲートドライバ集積回路３０（２）のコントロール入力端子ＣｔＡとコントロール入力端子ＣｔＢとは互いに接続されて、コントロール信号ＤＴ１が入力される。コントロール信号ＤＴ１は、「ロー」設定である。
ゲートドライバ集積回路３０（１）のデータ出力端子ＤｏｕｔＡとゲートドライバ集積回路３０（２）のデータ入力端子ＤｉｎＡとが接続され、ゲートドライバ集積回路３０（１）のデータ出力端子ＤｏｕｔＢとゲートドライバ集積回路３０（２）のデータ入力端子ＤｉｎＢとが接続されている。
以上のようにして、ゲートドライバ集積回路３０（１）とゲートドライバ集積回路３０（２）とがカスケード接続されている。そしてゲートドライバ集積回路３０（１）のデータ入力端子ＤｉｎＡには、書込制御信号２２（１）〜２２（１２８）を発生させるための信号ＤＩ１が入力され、ゲートドライバ集積回路３０（１）のデータ入力端子ＤｉｎＢには、表示制御信号２３（１）〜２３（１２８）を発生させるための信号ＤＩ２が入力される。
また、図示していないが、ゲートドライバ集積回路３０（１）の電源端子ＶｏｎＡとゲートドライバ集積回路３０（２）の電源端子ＶｏｎＡとは接続されて電圧Ｖ２２ｏｎが印加され、ゲートドライバ集積回路３０（１）の電源端子ＶｏｆｆＡとゲートドライバ集積回路３０（２）の電源端子ＶｏｆｆＡとは接続されて電圧Ｖ２２ｏｆｆが印加される。また、ゲートドライバ集積回路３０（１）の電源端子ＶｏｖｄＡとゲートドライバ集積回路３０（２）の電源端子ＶｏｖｄＡとは接続されて電圧Ｖ２２ｏｖｄが印加される。
また、ゲートドライバ集積回路３０（１）の電源端子ＶｏｎＢとゲートドライバ集積回路３０（２）の電源端子ＶｏｎＢとは接続されて電圧Ｖ２３ｏｎが印加され、ゲートドライバ集積回路３０（１）の電源端子ＶｏｆｆＢとゲートドライバ集積回路３０（２）の電源端子ＶｏｆｆＢとは接続されて電圧Ｖ２３ｏｆｆが印加される。また、ゲートドライバ集積回路３０（１）の電源端子ＶｏｖｄＢとゲートドライバ集積回路３０（２）の電源端子ＶｏｖｄＢとは接続されて電圧Ｖ２２ｏｖｄが印加される。
一方、表示パネル１１の右側に引き出されたゲート信号線２２（１）〜２２（１２８）には第２のゲートドライバ回路１５に搭載されているゲートドライバ集積回路３０（３）の出力端子が接続されている。
本実施の形態においては、ゲート信号線２２（１）〜２２（１２８）のうち、奇数番目のゲート信号線２２（１）にはゲートドライバ集積回路３０（３）の出力端子ＯｕｔＡ１が接続され、ゲート信号線２２（３）にはゲートドライバ集積回路３０（３）の出力端子ＯｕｔＡ２が接続され、ゲート信号線２２（５）にはゲートドライバ集積回路３０（３）の出力端子ＯｕｔＡ３が接続され、・・・、ゲート信号線２２（１２７）にはゲートドライバ集積回路３０（３）の出力端子ＯｕｔＡ６４が接続されている。
また、偶数番目のゲート信号線２２（２）にはゲートドライバ集積回路３０（３）の出力端子ＯｕｔＢ１が接続され、ゲート信号線２２（４）にはゲートドライバ集積回路３０（３）の出力端子ＯｕｔＢ２が接続され、ゲート信号線２２（６）にはゲートドライバ集積回路３０（３）の出力端子ＯｕｔＢ３が接続され、・・・、ゲート信号線２２（１２８）にはゲートドライバ集積回路３０（３）の出力端子ＯｕｔＢ６４が接続されている。
ゲートドライバ集積回路３０（３）のクロック入力端子ＣｋＡとクロック入力端子ＣｋＢとは接続されて第２のクロックＣＫ２が入力される。また、ゲートドライバ集積回路３０（３）のコントロール端子ＣｔＡとＣｔＢにコントロール信号ＣＴ２が入力される。コントロール信号ＣＴ２は、「ハイ」設定である。
ゲートドライバ集積回路３０（３）のデータ入力端子ＤｉｎＡにＤＩ３信号が印加され、データ入力端子ＤｉｎＢにＤＩ４信号が印加される。データ入力ＤＩ１、ＤＩ２、ＤＩ３、ＤＩ４は、ゲート信号線の選択位置に対応させて制御される。
図２１において、本開示では、ゲートドライバ集積回路３０（１）のゲート信号線駆動部３２Ａと３２Ｂのシフトレジスタの走査方向と、ゲートドライバ集積回路３０（３）のゲート信号線駆動部３２Ａと３２Ｂのシフトレジスタの走査方向は、逆方向であるので、ＵＤ１とＵＤ２端子は、逆のロジック信号が印加される。また、クロックＣＫ１とＣＫ２は、同一のクロックが印加される。
図９、図１６、図１８などの実施の形態は、２つのゲート信号線駆動部の実施の形態である。図９、図１６、図１８などの実施の形態、技術的思想は、図４２のように、ゲート信号線駆動部が３以上の構成（たとえば、図４２、図４３など）においての適用できることは言うまでもない。
なお、本開示では、ゲート信号線を駆動する回路（ゲートドライバ回路、ゲートドライバ集積回路）を、ゲートドライバ回路として説明するが、本開示はこれに限定されるものではない。たとえば、ゲートドライバ回路は、ＴＡＯＳ、低温ポリシリコン、高温ポリシリコン技術で、画素回路などを形成するプロセスと同時に表示パネル基板に直接形成されてもよい。
また、ソースドライバ回路は、半導体チップに限定されるものではなく、ソースドライバ回路を意味する。ソースドライバ回路を、ＴＡＯＳ、低温ポリシリコン、高温ポリシリコン技術で、画素回路などを形成するプロセスと同時に、表示パネル基板に直接、形成する場合は、ＣＯＦも不要となることは言うまでもない。
また、駆動用トランジスタおよびスイッチ用トランジスタを含むトランジスタＱは、薄膜トランジスタ（ＴＦＴ）として説明しているが、これに限定するものではない。薄膜ダイオード（ＴＦＤ）、リングダイオードなどでも構成することができる。
トランジスタＱは、もちろん、ＦＥＴ、ＭＯＳ−ＦＥＴ、ＭＯＳトランジスタ、バイポーラトランジスタでもよい。これらも基本的に薄膜トランジスタである。その他、バリスタ、サイリスタ、リングダイオード、ホトダオード、ホトトランジスタ、ＰＬＺＴ素子などでもよいことは言うまでもない。
また、薄膜素子に限定するものではなく、シリコンウエハに形成したトランジスタでもよい。たとえば、シリコンウエハでトランジスタを構成し、剥がしてガラス基板に転写したものが例示される。また、シリコンウエハでトランジスタチップを形成し、ガラス基板のボンディング実装した表示パネルが例示される。
なお、トランジスタＱは、ｎ型、ｐ型のトランジスタのどちらでも画素回路を構成できる。トランジスタＱは、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を採用することが好ましい。
また、トランジスタＱは、高温ポリシリコン（ＨＴＰＳ：Ｈｉｇｈ−ｔｅｍｐｅｒａｔｕｒｅ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ）、低温ポリシリコン(ＬＴＰＳ：Ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅ ｐｏｌｙ ｓｉｌｉｃｏｎ)、連続粒界シリコン（ＣＧＳ：Ｃｏｎｔｉｎｕｏｕｓ ｇｒａｉｎ ｓｉｌｉｃｏｎ）、透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ、ＩＺＯ)、アモルファスシリコン（ＡＳ：ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ）、赤外線ＲＴＡ（ＲＴＡ：ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）で形成したもののうち、いずれでもよい。また、第１のゲートドライバ回路１４、第２のゲートドライバ回路１５、ソースドライバ回路１６は、たん導体チップで形成したものに限定されず、先に記載したポリシリコン技術などを用いて、画素回路が形成された基板に直接、形成してもよい。
図２では、画素を構成するすべてのトランジスタＱはｐ型で構成している。しかし、本開示は、画素のトランジスタＱをｐ型で構成することのみに限定するものではない。ｎ型のみで構成してもよいし、ｐ型のみで構成してもよい。また、ｎ型とｐ型の両方を用いて画素回路１２を構成してもよい。
スイッチ用トランジスタＱ（たとえば、Ｑ２２、Ｑ２０）は、トランジスタに限定するものではなく、たとえば、ｐ型のトランジスタとｎ型のトランジスタの両方を用いて構成したアナログスイッチでスイッチ用トランジスタＱを構成してもよい。
トランジスタＱはトップゲート構造にすることが好ましい。トップゲート構造にすることにより寄生容量が低減し、トップゲートのゲート電極パターンが、遮光層となり、発光素子１５から出射された光を遮光層で遮断し、トランジスタの誤動作、オフリーク電流を低減できるからである。
ゲート信号線２２（ｉ）またはソース信号線２１（ｉ）、もしくはゲート信号線２２（ｉ）とソース信号線２１（ｉ）の両方の配線材料として、銅配線または銅合金配線を採用できるプロセスを実施することが好ましい。信号線の配線抵抗を低減でき、より大型の表示パネルを実現できるからである。
ゲートドライバ回路１４が駆動（制御）するゲート信号線２２（ｉ）は、低インピーダンス化すること好ましい。したがって、ゲート信号線２２（ｉ）の構成あるいは構造に配線材料として、銅配線または銅合金配線を採用できるプロセスを実施することが好ましい。
特に、画素回路１２を形成する技術としては、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅ ｐｏｌｙ ｓｉｌｉｃｏｎ）を採用することが好ましい。低温ポリシリコン技術で形成したトランジスタは、トップゲート構造に形成することが容易である。トップゲート構造は、寄生容量が小さく、ｎ型およびｐ型のトランジスタを作製でき、また、プロセスに銅配線または銅合金配線プロセスを用いることができるため、本開示の画像表示装置に使用することが好ましい。なお、銅配線は、Ｔｉ−Ｃｕ−Ｔｉの３層構造を採用することが好ましい。
ゲート信号線２２（ｉ）またはソース信号線２１（ｉ）などの配線は、トランジスタＱが透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ)の場合には、Ｍｏ（モリブデン）−Ｃｕ−Ｍｏの３層構造を採用することが好ましい。
なお、以上の事項あるいは内容は、本開示の他の実施の形態に適用できることは言うまでもない。
（実施の形態２）
次に、両側駆動を行うゲート信号線を１本、片側駆動を行うゲート信号線を３本備えた画素回路を複数配置した表示パネル１１１を用いた画像表示装置の例について説明する。
なお、以下では説明のために、表示パネル１１１の行方向の画素数をｎ＝２５６と仮定する。また、１つのゲートドライバ集積回路は６４画素分の出力を有するゲート信号線駆動部が４回路分集積されていると仮定する。しかし本開示は、表示パネル１１１の行方向の画素数、およびゲートドライバ回路のゲート信号線駆動部の数とその出力数を上記に限定するものではない。
図４０は、本実施の形態にかかる画像表示装置１１０の画素回路１１２（ｉ、ｊ）の回路図である。本実施の形態にかかる画素回路１１２（ｉ、ｊ）は、ＥＬ素子Ｄ１２０と、駆動用トランジスタＱ１２０と、コンデンサＣ１２０と、スイッチとして動作するトランジスタＱ１２２、Ｑ１２３、Ｑ１２４およびＱ１２５とを備えている。
駆動用トランジスタＱ１２０は、映像信号電圧Ｖｓｇ（ｊ）に応じた電流をＥＬ素子Ｄ１２０に流す。コンデンサＣ１２０は映像信号電圧Ｖｓｇ（ｊ）を保持する。トランジスタＱ１２２は映像信号電圧Ｖｓｇ（ｊ）をコンデンサＣ１２０に書込むためのスイッチである。トランジスタＱ１２３は、ＥＬ素子Ｄ１２０に電流を供給して発光させるスイッチである。トランジスタＱ１２４は、駆動用トランジスタＱ１２０のソースに電圧Ｖｉｎｉを印加するスイッチであり、トランジスタＱ１２５は、駆動用トランジスタＱ１２０のゲート端子に電圧Ｖｒｅｆを印加するスイッチである。
画素回路１１２（ｉ、ｊ）の高圧側の電源線１２８には電源回路からアノード電圧Ｖｄｄが供給され、低圧側の電源線１２９には電源回路からカソード電圧Ｖｓｓが供給される。そして、トランジスタＱ１２３のドレインは高圧側の電源線１２８に接続され、トランジスタＱ１２３のソース端子は駆動用トランジスタＱ１２０のドレイン端子に接続されている。駆動用トランジスタＱ１２０のソースはＥＬ素子Ｄ１２０のアノードに接続され、ＥＬ素子Ｄ１２０のカソードは低圧側の電源線１２９に接続されている。
図４０に示す画素回路１２（ｉ、ｊ）は、アノード電圧Ｖｄｄ、カソード電圧Ｖｓｓ、参照電圧Ｖｒｅｆ及び初期電圧Ｖｉｎｉが印加され、それぞれの電圧は全画素回路１２（ｉ、ｊ）に共通に印加されている。また、駆動用トランジスタＱ２０の閾値電圧に発光素子１５の発光開始電圧を加えた電圧が０Ｖよりも大きい場合は、Ｖｉｎｉはカソード電圧Ｖｓｓと略同一電圧としてもよい。
図４０に示す画素回路１２（ｉ、ｊ）では、アノード電圧Ｖｄｄ＞参照電圧Ｖｒｅｆ＞カソード電圧Ｖｓｓ＞初期電圧Ｖｉｎｉ、なる関係にすることが好ましい。具体的には、一例として、アノード電圧Ｖｄｄ＝１０〜１８（Ｖ）、参照電圧Ｖｒｅｆ＝１．５〜３（Ｖ）、カソード電圧Ｖｓｓ＝０．５〜２．５（Ｖ）、初期電圧Ｖｉｎｉ＝０〜−３（Ｖ）である。
駆動用トランジスタＱ１２０のゲート端子とソースとの間には、コンデンサＣ１２０が接続されている。トランジスタＱ１２４のドレイン端子（または、ソース端子）は駆動用トランジスタＱ１２０のソース端子に接続され、トランジスタＱ１２４のソース端子（または、ドレイン端子）は電圧Ｖｉｎｉの電源線に接続されている。トランジスタＱ１２５のドレイン端子（または、ソース端子）は駆動用トランジスタＱ１２０のゲート端子に接続され、トランジスタＱ１２５のソース端子（または、ドレイン端子）は電圧Ｖｒｅｆの電源線に接続されている。
トランジスタＱ１２２のソース端子（または、ドレイン端子）は映像信号電圧Ｖｓｇ（ｊ）を供給するソース信号線１２１（ｊ）に接続され、トランジスタＱ１２２のドレイン端子（または、ソース端子）は駆動用トランジスタＱ１２０のゲート端子と接続されている。
また、トランジスタＱ１２２のゲート端子はゲート信号線１２２（ｉ）に接続され、トランジスタＱ１２３のゲート端子はゲート信号線１２３（ｉ）に接続され、トランジスタＱ１２４のゲート端子はゲート信号線１２４（ｉ）に接続され、トランジスタＱ１２５のゲート端子はゲート信号線１２５（ｉ）に接続されている。
ゲート信号線１２２（ｉ）は、表示パネル１１１の左辺から引き出されて第１のゲートドライバ回路１１４に接続されるとともに表示パネル１１１の右辺からも引き出されて第２のゲートドライバ回路１１５に接続されている。また、ゲート信号線１２３（ｉ）、１２４（ｉ）および１２５（ｉ）は、表示パネル１１１の左辺から引き出されて第１のゲートドライバ回路１１４に接続されている。
以上のように、本実施の形態において、ゲート信号線１２２（ｉ）は両側駆動する第１のゲート信号線であり、ゲート信号線１２３（ｉ）、１２４（ｉ）および１２５（ｉ）はそれぞれ片側駆動する第２のゲート信号線である。
なお、本実施の形態においては、駆動用トランジスタＱ１２０、トランジスタＱ１２２、Ｑ１２３、Ｑ１２４およびＱ１２５は、全てＮチャンネル薄膜トランジスタであるとして説明したが、本開示はこれに限定されるものではない。
次に、画素回路１１２（ｉ、ｊ）の動作について説明する。
図４１は、本実施の形態にかかる画像表示装置１１０の画素回路１１２（ｉ、ｊ）の動作を説明するためのタイミングチャートである。具体的には、ラインｉの画素回路１１２（ｉ、１）〜１１２（ｉ、ｍ）に対するタイミングチャートである。
画素回路１１２（ｉ、ｊ）のそれぞれは、１フィールド期間を、初期化期間Ｔｉと検出期間Ｔｏと書込期間Ｔｗと表示期間Ｔｄとを含む複数の期間に分割する。そして、初期化期間ＴｉではコンデンサＣ１２０の端子間電圧を初期化し、検出期間Ｔｏでは駆動用トランジスタＱ１２０のオフセット電圧Ｖｏｓを検出し、書込期間Ｔｗでは画素回路１１２（ｉ、ｊ）で表示すべき映像信号電圧Ｖｓｇ（ｊ）の書込み動作を行い、表示期間Ｔｄでは書込んだ映像信号電圧Ｖｓｇ（ｊ）に基づきＥＬ素子Ｄ１２０を発光させる。
（初期化期間Ｔｉ）
初期化を行うには、制御信号ＣＮＴ１２４（ｉ）を電圧Ｖ１２４ｏｎとしてトランジスタＱ１２４をオン状態とし、制御信号ＣＮＴ１２５を電圧Ｖ１２５ｏｎとして、トランジスタＱ１２５をオン状態とする。また、書込制御信号ＣＮＴ１２２（ｉ）を電圧Ｖ１２２ｏｆｆとしてトランジスタＱ１２２をオフ状態とし、表示制御信号ＣＮＴ１２３を電圧Ｖ１２３ｏｆｆとしてトランジスタＱ１２３をオフ状態とする。
すると、駆動用トランジスタＱ１２０のソースに電圧Ｖｉｎｉが印加され、駆動用トランジスタＱ１２０のゲートに電圧Ｖｒｅｆが印加される。以上のようにして、コンデンサＣ１２０の端子間電圧が電圧（Ｖｒｅｆ−Ｖｉｎｉ）に設定される。電圧Ｖｉｎｉは電圧Ｖｓｓ以下の電圧に設定されているので、ＥＬ素子Ｄ１２０が発光することはない。
その後、制御信号ＣＮＴ１２４を電圧Ｖ１２４ｏｆｆとしてトランジスタＱ１２４をオフ状態とする。
（検出期間Ｔｏ）
表示制御信号ＣＮＴ１２３（ｉ）を電圧Ｖ１２３ｏｎとして、トランジスタＱ１２３をオン状態とする。すると、駆動用トランジスタＱ１２０のゲート−ソース間にはコンデンサＣ１２０の電圧（Ｖｒｅｆ−Ｖｉｎｉ）が印加されているので、高圧側の電源線１２８から、トランジスタＱ１２３および駆動用トランジスタＱ１２０を介して電流が流れ始め、コンデンサＣ１２０の電荷が放電し始める。
そして、コンデンサＣ１２０の端子間電圧が駆動用トランジスタＱ１２０のオフセット電圧Ｖｏｓになり、電流が停止する。このとき、ＥＬ素子Ｄ１２０のアノードは電圧（Ｖｒｅｆ−Ｖｏｓ）まで上昇する。
しかし、この電圧（Ｖｒｅｆ−Ｖｏｓ）は、ＥＬ素子Ｄ１２０に電流が流れ始めるときのアノード−カソード間電圧よりも低いので、ＥＬ素子Ｄ１２０が発光することはない。
なお、ＥＬ素子Ｄ１２０に電流が流れないときは、ＥＬ素子Ｄ１２０はアノード−カソード間に大きな容量をもつコンデンサとして動作する。
その後、制御信号ＣＮＴ１２５を電圧Ｖ１２５ｏｆｆとしてトランジスタＱ１２５をオフ状態とし、表示制御信号ＣＮＴ１２３を電圧Ｖ１２３ｏｆｆとしてトランジスタＱ１２３をオフ状態とする。
（書込期間Ｔｗ）
書込み動作を行うには、トランジスタＱ１２３、トランジスタＱ１２４およびトランジスタＱ１２５をオフ状態としたまま、書込制御信号ＣＮＴ１２２（ｉ）を電圧Ｖ１２２ｏｎにして、トランジスタＱ１２２をオン状態とする。すると、駆動用トランジスタＱ１２０のゲートが映像信号電圧Ｖｓｇ（ｊ）となる。
このとき、ＥＬ素子Ｄ１２０がコンデンサＣ１２０に比較して十分大きな容量を持つコンデンサとして動作するので、ＥＬ素子Ｄ１２０のアノードは電圧（Ｖｒｅｆ−Ｖｏｓ）に保たれる。そのためコンデンサＣ１２０の端子間は、電圧（Ｖｓｇ（ｊ）−（Ｖｒｅｆ−Ｖｏｓ））、すなわち電圧（（Ｖｓｇ（ｊ）＋Ｖｏｓ）−（Ｖｒｅｆ）に充電される。
書込み動作の終了後、書込制御信号ＣＮＴ１２２（ｉ）を電圧Ｖ１２２ｏｆｆにしてトランジスタＱ１２２をオフ状態とする。
（表示期間Ｔｄ）
トランジスタＱ１２２、Ｑ１２４およびＱ１２５をそれぞれオフ状態としたまま、表示制御信号ＣＮＴ１２３（ｉ）を電圧Ｖ１２３ｏｎにして、トランジスタＱ１２３をオン状態とする。すると、ゲート−ソース間の電圧（Ｖｓｇ（ｊ）＋Ｖｏｓ）に応じた電流がＥＬ素子Ｄ１２０に流れる。
ここで、電圧Ｖｏｓは駆動用トランジスタＱ１２０のオフセット電圧Ｖｏｓである。したがって、ＥＬ素子Ｄ１２０に流れる電流は駆動用トランジスタＱ１２０のゲート−ソース端子間の電圧（Ｖｓｇ（ｊ）＋Ｖｏｓ）からオフセット電圧Ｖｏｓを差し引いた電圧Ｖｓｇ（ｊ）に依存する。
以上のようにして、表示期間Ｔｄでは、書込期間Ｔｗで書込んだ映像信号電圧Ｖｓｇ（ｊ）に依存した輝度でＥＬ素子Ｄ１２０を発光させる。一般に、駆動用トランジスタＱ１２０のオフセット電圧Ｖｏｓは大きなばらつきを有するが、本実施の形態にかかる画像表示装置１１０は、オフセット電圧Ｖｏｓのばらつきの影響を抑えつつ画像を表示することができる。
なお、本実施の形態においては、初期化期間Ｔｉおよび検出期間Ｔｏをそれぞれ１水平帰線期間に設定し、さらに動作を安定させるために、初期化期間Ｔｉと検出期間Ｔｏとの間も１水平帰線期間に設定している。
また、画像表示装置１１０の輝度を向上させるために、本実施の形態においては、初期化期間Ｔｉと検出期間Ｔｏと書込期間Ｔｗとを除く１フィールド期間のほとんどの期間を表示期間Ｔｄとしている。また、書込期間Ｔｗの時間は、実施の形態１と同様に、１μｓである。
次に、本実施の形態にかかる画像表示装置１１０の動作について説明する。
図４２は、本実施の形態における画像表示装置１１０のゲートドライバ集積回路１３０の回路図である。本実施の形態に係るゲートドライバ集積回路１３０は、４つのゲート信号線駆動部１３２Ａ、１３２Ｂ、１３２Ｃおよび１３２Ｄを有する。ゲート信号線駆動部１３２Ａ、１３２Ｂ、１３２Ｃおよび１３２Ｄのそれぞれは、実施の形態１にかかるゲートドライバ集積回路３０のゲート信号線駆動部３２Ａと同じ構成である。
ゲート信号線駆動部１３２Ａは、ゲートドライバ集積回路１３０のクロック入力端子ＣｋＡとデータ入力端子ＤｉｎＡとイネーブル入力端子ＥｎｅＡとデータ出力端子ＤｏｕｔＡと電源端子ＶｏｎＡと電源端子ＶｏｆｆＡと出力端子ＯｕｔＡｉ（１≦ｉ≦６４）とに接続されている。
同様に、ゲート信号線駆動部１３２Ｂは、ゲートドライバ集積回路１３０のクロック入力端子ＣｋＢとデータ入力端子ＤｉｎＢとイネーブル入力端子ＥｎｅＢとデータ出力端子ＤｏｕｔＢと電源端子ＶｏｎＢと電源端子ＶｏｆｆＢと出力端子ＯｕｔＢｉとに接続され、ゲート信号線駆動部１３２Ｃは、ゲートドライバ集積回路１３０のクロック入力端子ＣｋＣとデータ入力端子ＤｉｎＣとイネーブル入力端子ＥｎｅＣとデータ出力端子ＤｏｕｔＣと電源端子ＶｏｎＣと電源端子ＶｏｆｆＣと出力端子ＯｕｔＣｉとに接続され、ゲート信号線駆動部１３２Ｄは、ゲートドライバ集積回路１３０のクロック入力端子ＣｋＤとデータ入力端子ＤｉｎＤとイネーブル入力端子ＥｎｅＤとデータ出力端子ＤｏｕｔＤと電源端子ＶｏｎＤと電源端子ＶｏｆｆＤと出力端子ＯｕｔＤｉとに接続されている。
ゲートドライバ集積回路１３０のデータ出力端子は、ＯｕｔＡ１、ＯｕｔＢ１、ＯｕｔＣ１、ＯｕｔＤ１、ＯｕｔＡ２、ＯｕｔＢ２、ＯｕｔＣ２、ＯｕｔＤ２、・・・・・・・・・・、ＯｕｔＡ６４、ＯｕｔＢ６４、ＯｕｔＣ６４、ＯｕｔＤ６４の順に配列されている。
図４３は、本実施の形態における画像表示装置１１０の第１のゲートドライバ回路１１４および第２のゲートドライバ回路１１５の構成図である。また、図４４は、本実施の形態における画像表示装置１１０の構成を示す模式図である。
本実施の形態にかかる画像表示装置１１０は、表示パネルとしての表示パネル１１１と、それを駆動する駆動回路とを備えている。駆動回路は、ソースドライバ回路１６と、第１のゲートドライバ回路１１４と、第２のゲートドライバ回路１１５と、電源回路（図示せず）とを備えている。
なお、図４３では、電源端子ＶｏｎＡ、電源端子ＶｏｆｆＡ、電源端子ＶｏｎＢ、電源端子ＶｏｆｆＢ、電源端子ＶｏｎＣ、電源端子ＶｏｆｆＣ、電源端子ＶｏｎＤ、電源端子ＶｏｆｆＤを省略している。
第１のゲートドライバ回路１１４は４つのゲートドライバ集積回路１３０（１）〜３０（４）で構成され、第２のゲートドライバ回路１１５は１つのゲートドライバ集積回路１３０（５）で構成されている。ここで、ゲートドライバ集積回路１３０（１）〜３０（５）のそれぞれは、図４２に示したゲートドライバ集積回路１３０と同一の回路構成である。
表示パネル１１１の左側に引き出されたゲート信号線には第１のゲートドライバ回路１１４に搭載されているゲートドライバ集積回路１３０（１）〜１３０（４）の出力端子が接続されている。
本実施の形態においては、ゲート信号線１２２（１）〜１２２（６４）のそれぞれにはゲートドライバ集積回路１３０（１）の出力端子ＯｕｔＡ１〜ＯｕｔＡ６４の対応する出力端子が接続され、ゲート信号線１２３（１）〜１２３（６４）のそれぞれにはゲートドライバ集積回路１３０（１）の出力端子ＯｕｔＢ１〜ＯｕｔＢ６４の対応する出力端子が接続され、ゲート信号線１２４（１）〜１２４（６４）のそれぞれにはゲートドライバ集積回路１３０（１）の出力端子ＯｕｔＣ１〜ＯｕｔＣ６４の対応する出力端子が接続され、ゲート信号線１２５（１）〜１２５（６４）のそれぞれにはゲートドライバ集積回路１３０（１）の出力端子ＯｕｔＤ１〜ＯｕｔＤ６４の対応する出力端子が接続されている。
ゲート信号線１２２（６５）〜１２２（１２８）のそれぞれにはゲートドライバ集積回路１３０（２）の出力端子ＯｕｔＡ１〜ＯｕｔＡ６４の対応する出力端子が接続され、ゲート信号線１２３（６５）〜１２３（１２８）のそれぞれにはゲートドライバ集積回路１３０（２）の出力端子ＯｕｔＢ１〜ＯｕｔＢ６４の対応する出力端子が接続され、ゲート信号線１２４（６５）〜１２４（１２８）のそれぞれにはゲートドライバ集積回路１３０（２）の出力端子ＯｕｔＣ１〜ＯｕｔＣ６４の対応する出力端子が接続され、ゲート信号線１２５（６５）〜１２５（１２８）のそれぞれにはゲートドライバ集積回路１３０（２）の出力端子ＯｕｔＤ１〜ＯｕｔＤ６４の対応する出力端子が接続されている。
ゲート信号線１２２（１２９）〜１２２（１９２）のそれぞれにはゲートドライバ集積回路１３０（３）の出力端子ＯｕｔＡ１〜ＯｕｔＡ６４の対応する出力端子が接続され、ゲート信号線１２３（１２９）〜１２３（１９２）のそれぞれにはゲートドライバ集積回路１３０（３）の出力端子ＯｕｔＢ１〜ＯｕｔＢ６４の対応する出力端子が接続され、ゲート信号線１２４（１２９）〜１２４（１９２）のそれぞれにはゲートドライバ集積回路１３０（３）の出力端子ＯｕｔＣ１〜ＯｕｔＣ６４の対応する出力端子が接続され、ゲート信号線１２５（１２９）〜１２５（１９２）のそれぞれにはゲートドライバ集積回路１３０（３）の出力端子ＯｕｔＤ１〜ＯｕｔＤ６４の対応する出力端子が接続されている。
ゲート信号線１２２（１９３）〜１２２（２５６）のそれぞれにはゲートドライバ集積回路１３０（４）の出力端子ＯｕｔＡ１〜ＯｕｔＡ６４の対応する出力端子が接続され、ゲート信号線１２３（１９３）〜１２３（２５６）のそれぞれにはゲートドライバ集積回路１３０（４）の出力端子ＯｕｔＢ１〜ＯｕｔＢ６４の対応する出力端子が接続され、ゲート信号線１２４（１９３）〜１２４（２５６）のそれぞれにはゲートドライバ集積回路１３０（４）の出力端子ＯｕｔＣ１〜ＯｕｔＣ６４の対応する出力端子が接続され、ゲート信号線１２５（１９３）〜１２５（２５６）のそれぞれにはゲートドライバ集積回路１３０（４）の出力端子ＯｕｔＤ１〜ＯｕｔＤ６４の対応する出力端子が接続されている。
ゲートドライバ集積回路１３０（１）のクロック入力端子ＣｋＡ、ＣｋＢ、ＣｋＣおよびＣｋＤと、ゲートドライバ集積回路１３０（２）のクロック入力端子ＣｋＡ、ＣｋＢ、ＣｋＣおよびＣｋＤと、ゲートドライバ集積回路１３０（３）のクロック入力端子ＣｋＡ、ＣｋＢ、ＣｋＣおよびＣｋＤと、ゲートドライバ集積回路１３０（４）のクロック入力端子ＣｋＡ、ＣｋＢ、ＣｋＣおよびＣｋＤとは互いに接続されて、第１のクロックＣＫ１が入力される。
ゲートドライバ集積回路１３０（１）のイネーブル入力端子ＥｎｅＡ、ＥｎｅＢ、ＥｎｅＣおよびＥｎｅＤと、ゲートドライバ集積回路１３０（２）のイネーブル入力端子ＥｎｅＡ、ＥｎｅＢ、ＥｎｅＣおよびＥｎｅＤと、ゲートドライバ集積回路１３０（３）のイネーブル入力端子ＥｎｅＡ、ＥｎｅＢ、ＥｎｅＣおよびＥｎｅＤと、ゲートドライバ集積回路１３０（４）のイネーブル入力端子ＥｎｅＡ、ＥｎｅＢ、ＥｎｅＣおよびＥｎｅＤとは互いに接続されて、イネーブル信号ＥＮ１が入力される。
ゲートドライバ集積回路１３０（１）のデータ出力端子ＤｏｕｔＡ、ＤｏｕｔＢ、ＤｏｕｔＣおよびＤｏｕｔＤのそれぞれにはゲートドライバ集積回路１３０（２）のデータ入力端子ＤｉｎＡ、ＤｉｎＢ、ＤｉｎＣおよびＤｉｎＤの対応する端子が接続され、ゲートドライバ集積回路１３０（２）のデータ出力端子ＤｏｕｔＡ、ＤｏｕｔＢ、ＤｏｕｔＣおよびＤｏｕｔＤのそれぞれにはゲートドライバ集積回路１３０（３）のデータ入力端子ＤｉｎＡ、ＤｉｎＢ、ＤｉｎＣおよびＤｉｎＤの対応する端子が接続され、ゲートドライバ集積回路１３０（３）のデータ出力端子ＤｏｕｔＡ、ＤｏｕｔＢ、ＤｏｕｔＣおよびＤｏｕｔＤのそれぞれにはゲートドライバ集積回路１３０（４）のデータ入力端子ＤｉｎＡ、ＤｉｎＢ、ＤｉｎＣおよびＤｉｎＤの対応する端子が接続されている。
以上のようにして、ゲートドライバ集積回路１３０（１）〜１３０（４）が、カスケード接続されている。
ゲートドライバ集積回路１３０（１）のデータ入力端子ＤｉｎＡには信号ＤＩ１が入力され、ゲートドライバ集積回路１３０（１）のデータ入力端子ＤｉｎＢには信号ＤＩ２が入力され、ゲートドライバ集積回路３０（１）のデータ入力端子ＤｉｎＣには信号ＤＩ３が入力され、ゲートドライバ集積回路３０（１）のデータ入力端子ＤｉｎＤには信号ＤＩ４が入力される。
さらに、図４３では省略したが、ゲートドライバ集積回路３０（１）〜３０（４）の電源端子ＶｏｎＡは互いに接続されて電圧Ｖ１２２ｏｎが印加され、同電源端子ＶｏｆｆＡは互いに接続されて電圧Ｖ１２２ｏｆｆが印加される。同電源端子ＶｏｎＢは互いに接続されて電圧Ｖ１２３ｏｎが印加され、同電源端子ＶｏｆｆＢは互いに接続されて電圧Ｖ１２３ｏｆｆが印加される。同電源端子ＶｏｎＣは互いに接続されて電圧Ｖ１２４ｏｎが印加され、同電源端子ＶｏｆｆＣは互いに接続されて電圧Ｖ１２４ｏｆｆが印加される。同電源端子ＶｏｎＤは互いに接続されて電圧Ｖ１２５ｏｎが印加され、同電源端子ＶｏｆｆＤは互いに接続されて電圧Ｖ１２５ｏｆｆが印加される。
一方、表示パネル１１１の右側に引き出されたゲート信号線１２２（１）〜１２２（２５６）は、第２のゲートドライバ回路１１５に搭載されているゲートドライバ集積回路１３０（５）に接続されている。
本実施の形態においては、ゲート信号線１２２（１）〜１２２（２５６）のうち、（４の倍数＋１）番目のゲート信号線１２２（１）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＡ１が接続され、ゲート信号線１２２（５）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＡ２が接続され、ゲート信号線１２２（９）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＡ３が接続され、・・・、ゲート信号線１２２（２５３）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＡ６４が接続されている。
（４の倍数＋２）番目のゲート信号線１２２（２）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＢ１が接続され、ゲート信号線１２２（６）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＢ２が接続され、ゲート信号線２２（１０）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＢ３が接続され、・・・、ゲート信号線１２２（２５４）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＢ６４が接続されている。
（４の倍数＋３）番目のゲート信号線１２２（３）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＣ１が接続され、ゲート信号線１２２（７）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＣ２が接続され、ゲート信号線２２（１１）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＣ３が接続され、・・・、ゲート信号線１２２（２５５）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＣ６４が接続されている。
（４の倍数）番目のゲート信号線１２２（４）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＤ１が接続され、ゲート信号線１２２（８）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＤ２が接続され、ゲート信号線２２（１２）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＤ３が接続され、・・・、ゲート信号線１２２（２５６）にはゲートドライバ集積回路１３０（５）の出力端子ＯｕｔＤ６４が接続されている。
ゲートドライバ集積回路１３０（５）のクロック入力端子ＣｋＡ、ＣｋＢ、ＣｋＣおよびＣｋＤは、互いに接続されて第２のクロックＣＫ２が入力される。またゲートドライバ集積回路１３０（５）のイネーブル入力端子ＥｎｅＡにイネーブル信号ＥＮ２が入力され、イネーブル入力端子ＥｎｅＢにイネーブル信号ＥＮ３が入力され、イネーブル入力端子ＥｎｅＣにイネーブル信号ＥＮ４が入力され、イネーブル入力端子ＥｎｅＤにイネーブル信号ＥＮ５が入力される。そしてゲートドライバ集積回路１３０（５）のデータ入力端子ＤｉｎＡ、ＤｉｎＢ、ＤｉｎＣおよびＤｉｎＤは互いに接続されて、書込制御信号１２２（１）〜１２２（２５６）を発生させるための信号ＤＩ５が入力される。
図４３では省略したが、ゲートドライバ集積回路１３０（５）の電源端子ＶｏｎＡ、ＶｏｎＢ、ＶｏｎＣおよびＶｏｎＤは互いに接続されて電圧Ｖ１２２ｏｎが印加され、電源端子ＶｏｆｆＡ、ＶｏｆｆＢ、ＶｏｆｆＣおよびＶｏｆｆＤは互いに接続されて電圧Ｖ１２２ｏｆｆが印加される。
次に、第１のゲートドライバ回路１１４および第２のゲートドライバ回路１１５の動作について説明する。
第１のゲートドライバ回路１１４のゲートドライバ集積回路１３０（１）〜１３０（４）のクロック入力端子ＣｋＡ、ＣｋＢ、ＣｋＣおよびＣｋＤには周期が１μｓの第１のクロックＣＫ１が入力され、イネーブル入力端子ＥｎｅＡはハイレベルに固定される。
ゲートドライバ集積回路１３０（１）のデータ入力端子ＤｉｎＡには書込制御信号ＣＮＴ１２２（１）〜ＣＮＴ１２２（２５６）を発生させるための信号ＤＩ１が入力され、ゲートドライバ集積回路１３０（１）のデータ入力端子ＤｉｎＢには表示制御信号ＣＮＴ１２３（１）〜ＣＮＴ１２３（２５６）を発生させるための信号ＤＩ２が入力され、ゲートドライバ集積回路３０（１）のデータ入力端子ＤｉｎＣには制御信号ＣＮＴ１２４（１）〜ＣＮＴ１２４（２５６）を発生させるための信号ＤＩ３が入力され、ゲートドライバ集積回路３０（１）のデータ入力端子ＤｉｎＤには、制御信号ＣＮＴ１２５（１）〜ＣＮＴ１２５（２５６）を発生させるための信号ＤＩ４が入力される。
そして、ゲートドライバ集積回路１３０（１）〜１３０（４）のクロック端子にクロックＣＫ１が入力する毎に信号ＤＩ１、ＤＩ２、ＤＩ３、ＤＩ４をそれぞれシフトして、対応する制御信号を出力する。以上のようにしてゲートドライバ集積回路３０（１））〜１３０（４）の出力端子ＯｕｔＡ１〜ＯｕｔＡ６４からは第１の制御信号である書込制御信号ＣＮＴ２２（１）〜ＣＮＴ１２２（２５６）が出力され、出力端子ＯｕｔＢ１〜ＯｕｔＢ６４からは表示制御信号ＣＮＴ２３（１）〜ＣＮＴ１２３（２５６）が出力され、出力端子ＯｕｔＣ１〜ＯｕｔＣ６４からは制御信号ＣＮＴ１２４（１）〜ＣＮＴ１２４（２５６）が出力され、出力端子ＯｕｔＤ１〜ＯｕｔＤ６４からは制御信号ＣＮＴ１２５（１）〜ＣＮＴ１２５（２５６）が出力される。
図４５は、本実施の形態における画像表示装置１１０の第２のゲートドライバ回路１５の動作を示すタイミングチャートである。
ゲートドライバ集積回路１３０（５）のクロック入力端子ＣｋＡ、ＣｋＢ、ＣｋＣおよびＣｋＤには、周期がクロックＣＫ１の４倍である４μｓの第２のクロックＣＫ２を入力する。ゲートドライバ集積回路１３０（５）のデータ入力端子ＤｉｎＡ、ＤｉｎＢ、ＤｉｎＣおよびＤｉｎＤには、書込制御信号ＣＮＴ１２２（１）〜ＣＮＴ１２２（２５６）を発生させるための信号ＤＩ５が入力される。
イネーブル入力端子ＥｎｅＡには、周期がクロックＣＫ２と等しくデューティーが１／４であり立ち上がりのタイミングがクロックＣＫ２と等しいイネーブル信号ＥＮ２が入力される。イネーブル入力端子ＥｎｅＢにはイネーブル信号ＥＮ２を９０°遅延した形状のイネーブル信号ＥＮ３が入力され、イネーブル入力端子ＥｎｅＣにはイネーブル信号ＥＮ３をさらに９０°遅延した形状のイネーブル信号ＥＮ４が入力され、イネーブル入力端子ＥｎｅＤにはイネーブル信号ＥＮ４をさらに９０°遅延した形状のイネーブル信号ＥＮ４が入力される。
ゲートドライバ集積回路１３０（５）は、クロックＣＫ２が入力する毎に信号ＤＩ５をシフトする。そして、イネーブル信号ＥＮ２との論理積をとって、第２の書込制御信号ＣＮＴ２２（１）、ＣＮＴ２２（５）、・・・、ＣＮＴ２２（２５３）が出力される。またイネーブル信号ＥＮ３との論理積をとって第２の書込制御信号ＣＮＴ２２（２）、ＣＮＴ２２（６）、・・・、ＣＮＴ２２（２５４）が出力され、イネーブル信号ＥＮ４との論理積をとって第２の書込制御信号ＣＮＴ２２（３）、ＣＮＴ２２（７）、・・・、ＣＮＴ２２（２５５）を出力し、イネーブル信号ＥＮ５との論理積をとって第２の書込制御信号ＣＮＴ２２（４）、ＣＮＴ２２（８）、・・・、ＣＮＴ２２（２５６）が出力される。
以上のように、実施の形態２においても、第１のゲートドライバ回路１１４は、ゲートドライバ集積回路１３０（１）〜１３０（４）をカスケード接続することにより、表示パネルに含まれる画素回路行の数と少なくとも同じ段数を有する第１のシフトレジスタ部（すなわち、カスケード接続されたゲートドライバ集積回路３０（１）〜１３０（４）のシフトレジスタ部１３６Ａ）を備え、かつ、第１のクロックＣＫ１を用いて前記第１のシフトレジスタ部で作成された第１の制御信号（書込制御信号ＣＮＴ１２２（ｉ））を画素回路行の一方から第１のゲート信号線（ゲート信号線１２２（ｉ））のそれぞれに供給する。
また、第２のゲートドライバ回路１１５は、表示パネルに含まれる画素回路行の数の少なくとも１／Ｎ（本実施の形態においては、Ｎ＝４）の長さを有する第２のシフトレジスタ部をＮ個（すなわち、ゲートドライバ集積回路１３０（５）のシフトレジスタ部１３６Ａ、１３６Ｂ、１３６Ｃ、１３６Ｄ）備え、かつ、第１のクロックＣＫ１のＮ倍の周期を持つ第２のクロックＣＫ２を用いて前記第２のシフトレジスタ部のそれぞれで作成した第１の制御信号（書込制御信号ＣＮＴ１２２（ｉ））を画素回路行の他方から第１のゲート信号線（ゲート信号線１２２（ｉ））のそれぞれに供給する。
以上のように、１つの画素回路についてＭ種類のゲート信号線が形成されており、そのうち、Ｓ種類のゲート信号線で両側駆動を行い、（Ｍ−Ｓ）種類のゲート信号線で片側駆動を行う場合、（第１のゲートドライバ回路で用いるゲートドライバ集積回路の個数）：（第１のゲートドライバ回路で用いるゲートドライバ集積回路の個数）＝Ｍ：Ｓを満足させるように設計することができる。
なお、実施の形態において、ゲート信号線１２４（ｉ）は、両側駆動を実施し、他のゲート信号線１２３（ｉ）、１２４（ｉ）、１２５（ｉ）は、片側駆動を実施するとしたが、本開示はこれに、限定するものではない。
たとえば、図４６に示すように、画素回路１１２（ｉ、ｊ）において、ゲート信号線１２５（ｉ）ではゲートドライバ回路１４により片側駆動を実施し、他のゲート信号線１２３（ｉ）、１２２（ｉ）および１２４（ｉ）では第１のゲートドライバ回路１４および第２のゲートドライバ回路１５による両側駆動を実施してもよい。なお、ゲート信号線１２２（ｉ）は、ゲート電圧３値駆動を実施することが好ましい。
図４６に示した画素構成の場合は、表示画面の左辺に配置する第１のゲートドライバ回路１４（ゲートドライバ集積回路３０）の個数と、表示画面の右辺に配置する第２のゲートドライバ回路１５（ゲートドライバ集積回路３０）の個数は、４：３の比率となる。
なお、図４０および図４３の実施の形態においても、図１９および図２１の本開示のゲートドライバ回路あるいはゲートドライバ集積回路を採用することにより、あるいは、図２１の構成を適用することにより、図４５などで説明した駆動方式を実現できることは言うまでもない。また、Ｓｅｌ端子、Ｃｔ端子などに関する事項についても適用できることは言うまでもない。
（実施の形態３）
次に、両側駆動を行うゲート信号線を２本、片側駆動を行うゲート信号線を２本備えた画素回路を複数配置した表示パネル１１１を用いた画像表示装置の例について説明する。図４７は、本実施の形態にかかる画像表示装置１０の画素の構成を示す模式図である。である。図４８は、本実施の形態における画像表示装置１０の構成を示す模式図である。
本実施の形態にかかる画像表示装置１０は、図４８に示すように、表示パネル１１と、それを駆動する駆動回路とを備えている。駆動回路は、ソースドライバ回路１６と、第１のゲートドライバ回路１４と、第２のゲートドライバ回路１５と、電源回路（図示せず）とを備えている。
また、図４７に示すように、画素回路１１２（ｉ、ｊ）には、４本のゲート信号線（１２２（ｉ）、１２３（ｉ）、１２４（ｉ）および１２５（ｉ））が形成されている。ゲート信号線１２２（ｉ）、１２３（ｉ）、１２４（ｉ）および１２５（ｉ）に対し、第１のゲートドライバ回路１４が配置され、ゲート信号線１２２（ｉ）および１２５（ｉ）に対し、第１のゲートドライバ回路１４および第２のゲートドライバ回路１５が配置されている。
したがって、ゲート信号線１２５（ｉ）および１２２（ｉ）は、第１のゲートドライバ回路１４および第２のゲートドライバ回路１５により、両側駆動が実施される。また、ゲート信号線１２２（ｉ）は、ゲート電圧３値駆動が実施される。なお、他のゲート信号線１２５（ｉ）、１２４（ｉ）および１２３（ｉ）は、ゲート電圧２値駆動が実施される。ゲート信号線１２４（ｉ）および１２３（ｉ）は、第１のゲートドライバ回路１４により、片側駆動が実施される。
図４７の画素回路１１２（ｉ、ｊ）において、Ｐチャンネルの駆動用トランジスタＱ１２０の第１の端子は、アノード電圧Ｖｄｄの電極または配線と接続され、第２の端子はスイッチ用トランジスタＱ１２３の第１の端子と接続されている。また、スイッチ用トランジスタＱ１２３のゲート端子は、ゲート信号線１２３（ｉ）と接続されている。スイッチ用トランジスタＱ１２３の第２の端子は、ＥＬ素子Ｄ１２０の第１の端子と接続されている。また、ＥＬ素子Ｄ１２０の第２の端子は、カソード電圧Ｖｓｓが印加された電極または配線と接続されている。
なお、図４７において、トランジスタはｐチャンネルトランジスタとしたが、これに限定するものではなく、ｎチャンネルトランジスタであってもよい。また、ｐチャンネルとｎチャンネルトランジスタを混在させて画素回路１１２（ｉ、ｊ）を構成してもよい。
スイッチ用トランジスタＱ１２５の第１の端子はリセット電圧Ｖｒｅｆが印加された電極または配線と接続され、スイッチ用トランジスタＱ１２５の第２の端子は、駆動用トランジスタＱ１２０のゲート端子と接続されている。また、スイッチ用トランジスタＱ１２５のゲート端子はゲート信号線１２５（ｉ）と接続されている。
映像信号を画素に印加するスイッチ用トランジスタＱ１２２の第１の端子はソース信号線１２１（ｊ）と接続され、スイッチ用トランジスタＱ１２２の第２の端子は、第２のコンデンサＣ１２０の第１の端子と接続されている。また、第２のコンデンサＣ１２０の第２の端子は駆動用トランジスタＱ１２０のゲート端子と接続されている。また、スイッチ用トランジスタＱ１２２のゲート端子はゲート信号線１２２（ｉ）と接続されている。
第１のコンデンサＣ１２１の第１の端子は、アノード電圧Ｖｄｄと接続され、第１のコンデンサＣ１２１の第２の端子は、第２のコンデンサの第１の端子または、駆動用トランジスタＱ１２０のゲート端子と接続される。
スイッチ用トランジスタＱ１２４の第１の端子は駆動用トランジスタＱ１２０のゲート端子と接続され、スイッチ用トランジスタＱ１２４の第２の端子は、駆動用トランジスタＱ１２０の第２の端子と接続されている。また、スイッチ用トランジスタＱ１２４のゲート端子はゲート信号線１２３（ｉ）と接続されている。
トランジスタＱ１２５およびＱ１２４の少なくとも一方は、マルチゲート（ディアルゲート以上）構造を用い、さらに、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造と組み合わせる。これにより、オフリークを抑制でき、良好なコントラスト、オフセットキャンセル動作を実現できる。また、良好な高輝度表示、画像表示を実現できる。
ゲート信号線１２５（ｉ）およびゲート信号線１２２（ｉ）は、第１のゲートドライバ回路１４および第２のゲートドライバ回路１５により両側駆動されている。また、ゲート信号線１２４（ｉ）およびゲート信号線１２３（ｉ）は、ゲートドライバ回路１４により片側駆動されている。
図４７では、画素回路１１２（ｉ、ｊ）に映像信号を印加するスイッチ用トランジスタＱ１２２が接続されたゲート信号線１２２（ｉ）に対して両側駆動を行う。また、駆動用トランジスタＱ１２０のオフセットキャンセル時に動作あるいは制御を行うスイッチ用トランジスタＱ１２５が接続されたゲート信号線１２３（ｉ）に対して両側駆動を行う。
なお、図４７などの画素回路構成に、本開示の駆動方式を適用できることは言うまでもない。また、他の実施の形態と組み合わせることができることは言うまでもない。
たとえば、図４８の第１のゲートドライバ回路１４および第２のゲートドライバ回路１５に、図９、図１６、図１８、図１９、図２０および図４２で説明した実施の形態を適用することができる。また、図３、図１０、図１１、図１５、図２０、図２１、図３３、図３４、図３５、図３６、図３７、図４３、図４４および図４８のパネル構成を適用することができる。また、図１７および図２２で説明した駆動方法を適用することができる。また、図５、図８、図１２、図１３、図１４、図２３、図２４、図２５、図２６、図２７、図２８、図２９、図３０、図３１、図３２、図３８、図３９、図４５、図４９、図５０、図５１、図５２および図５３の駆動方式を適用することができる。
（その他）
以上の事項は、前述した画素回路だけでなく、他の画素回路の構成に適用できることは言うまでもない。また、本開示に記載する他の駆動方式および画像表示装置に適応できることは言うまでもない。また、図５４、図５５および図５６に示す電子機器に本開示の画像表示に適用すること、あるいは、これらを組み合わせることができることも言うまでもない。
一例として、本開示にかかる画像表示装置は、第１のゲートドライバ回路と、第２のゲートドライバ回路と、ソース信号線に映像信号を出力するソースドライバ回路を具備し、第１のゲート信号線の一端に第１のゲートドライバ回路が接続され、また、ゲート信号線の他端に前記第２のゲートドライバ回路が接続し、ゲート信号線を両側駆動するものである。また、特に高速スルーレートが必要でないゲート信号線には、一端に１つのゲートドライバ回路を接続して片側駆動を実施するものである。
また、一例として、本開示にかかる画像表示装置は、画素にｎ本のゲート信号線を有する画素回路に対して、第１のゲートドライバ回路は、各画素のｎ本のゲート信号線と接続され、第２のゲートドライバ回路は、前記ｎ本のゲート信号線のうち、ｍ（ｍは１以上、ｎより小さい整数）本のゲート信号線と接続したものである。
また、一例として、本開示にかかる画像表示装置は、第１のゲートドライバ回路および第２のゲートドライバ回路は、ｎ個のシフトレジスタ回路を有し、第１のゲートドライバ回路の１からｎ番目のシフトレジスタ回路は、それぞれ１画素行の１からｎ番目のゲート信号線に電気的に接続され、第２のゲートドライバ回路の１からｎ番目のシフトレジスタ回路は、少なくとも複数の画素行のゲート信号線と電気的に接続したものである。
また、一例として、本開示にかかるゲート信号線駆動部は、画素回路行の数と少なくとも同じ段数を有する第１のシフトレジスタ部を備え、かつ、第１のクロックＣＫ１を用いて第１のシフトレジスタ部で作成した第１の制御信号を画素回路行の一方から第１のゲート信号線２２（ｉ）のそれぞれに供給する第１のゲートドライバ回路１４と、画素回路行の数の少なくとも１／Ｎ（Ｎは２以上の整数）の長さを有する第２のシフトレジスタ部をＮ個備え、かつ、第１のクロックのＮ倍の周期を持つ第２のクロックＣＫ２を用いて第２のシフトレジスタ部のそれぞれで作成した第１の制御信号を画素回路行の他方から第１のゲート信号線２２（ｉ）のそれぞれに供給する第２のゲートドライバ回路１５を含むものである。
本開示の技術的思想による画像表示装置および画像表示装置の駆動方式は、多種多様に応用できる。たとえば、図３３に示した表示パネルは、画素回路１１２（ｉ）に４本のゲート信号線が形成（配置）された画像表示パネルである。４本のゲート信号線のうち、１本のゲート信号線には、第１のゲートドライバ回路１４および第２のゲートドライバ回路１５による両側駆動が実施され、他の３本のゲート信号線には、第１のゲートドライバ回路１４による片側駆動が実施される。
図３４は、図３３の説明図である。図３４において、第１のゲートドライバ回路１４のゲートドライバ集積回路１３０（１）、１３０（２）、１３０（３）および１３０（４）と、ゲートドライバ回路１５のゲートドライバ集積回路１３０（５）が１つの区切りとなって、配置される。
第１のゲートドライバ回路１４を構成するゲートドライバ集積回路１３０の個数をａ個とし、第２のゲートドライバ回路１５を構成するゲートドライバ集積回路１３０の個数をｂ個としたとき、ａ：ｂ＝４：１となる。また、画素回路のゲート信号線の本数を、ｃ本とした時、ゲートドライバ集積回路１３０が有するシフトレジスタあるいはゲート信号線駆動部の数は、ｃ＝４個で構成される。
以上のように、本開示の画像表示装置は、マトリックス状に配置された画素回路を有する表示画面と、表示画面を駆動するゲートドライバ回路とを備えたものである。表示画面の左辺および右辺には、第１のゲートドライバ回路１４および第２のゲートドライバ回路１５が配置されている。また、画素回路には、複数のゲート信号線が配置され、そのうち１本以上のゲート信号線が、左右に配置された第１のゲートドライバ回路１４および第２のゲートドライバ回路１５で駆動され、他の１本のゲート信号線が、左右に配置されたゲートドライバ回路１４および第２のゲートドライバ回路１５のいずれかにより駆動される。
ここで、左辺に配置されるゲートドライバ回路を第１のゲートドライバ回路１４とし、右辺に配置されるゲートドライバ回路を第２のゲートドライバ回路１５としたとき、本開示の画像表示装置は、以下の構成を有するものである。
第２のゲートドライバ回路１５は、表示画面の有効な画素回路行の数と、同じ段数を有する第１のシフトレジスタ部を備え、第１のシフトレジスタ部で作成した第１の制御信号を画素回路行の一方から第１のゲート信号線のそれぞれに供給する第１のゲート信号線駆動部を有するものである。なお、表示画面の有効な画素回路行数とは、画像表示を行う画素回路数もしくは、ゲートドライバ回路で駆動が必要な画素回路行数である。
第１のゲートドライバ回路１４は、表示画面の有効な画素回路行の数の少なくとも１／Ｎ（Ｎは２以上の整数）の長さを有する第２のシフトレジスタ部をＮ個備え、第２のシフトレジスタ部のそれぞれで作成した第１の制御信号を画素回路行の他方から、第１のゲート信号線のそれぞれに供給する第２のゲート信号線駆動部を有するものである。
なお、ゲートドライバ回路が、複数のゲートドライバ回路で構成される場合は、シフトレジスタの長さは、ゲートドライバ回路に内蔵するシフトレジスタの長さで分割される。
有効画素（行）とは、画像表示に寄与する画素行である。たとえば、画像表示に寄与しないダミー画素（行）は含まない。だだし、ダミー画素（行）であっても、ドライバＩＣが駆動する必要があるものは、含む。
表示画面の有効画素回路の行数が、ゲートドライバ回路の出力端子数の倍数でない場合は、必要なゲートドライバ回路の数が増加することは言うまでもない。
この構成により、ゲート信号線の端子の数および配列にかかわらず、また画像表示装置の仕様等にかかわらず使用できる汎用性の高いゲートドライバ集積回路を用いた画像表示装置を提供することができる。また、画素回路構成に最適な駆動方式を実施でき、良好な画像表示を実現できる。
なお、図３３、図３４の本開示の画像表示装置は、本開示の明細書で説明した事項が適用できることは言うまでもない。たとえば、Ｓｅｌ端子、Ｃｔ端子に関する事項を適用することが例示される。以上の事項は本開示の他の実施の形態においても同様である。
図３５は、画素回路１１２（ｉ）に４本のゲート信号線が形成（配置）された画像表示パネルである。４本のゲート信号線のうち、３本のゲート信号線が、第１のゲートドライバ回路１４および第２のゲートドライバ回路１５による両側駆動が実施され、他の１本のゲート信号線が、第１のゲートドライバ回路１４による片側駆動が実施される。たとえば、画素回路としては、図４６が例示される。
第１のゲートドライバ回路１４を構成するゲートドライバ集積回路１３０の個数をａ個とし、第２のゲートドライバ回路１５を構成するゲートドライバ集積回路１３０の個数をｂ個としたとき、ａ：ｂ＝４：３となる。また、画素回路のゲート信号線の本数を、ｃ本とした時、ゲートドライバ集積回路１３０が有するシフトレジスタあるいはゲート信号線駆動部の数は、ｃ＝４個で構成される。
以上の実施の形態は、画素回路における、ゲート信号線数が偶数であったが、本開示はこれに限定されない。
図３６は、画素回路１１２（ｉ）に３本のゲート信号線が形成（配置）された画像表示パネルである。３本のゲート信号線のうち、１本のゲート信号線が、第１のゲートドライバ回路１４および第２のゲートドライバ回路１５による両側駆動が実施され、他の２本のゲート信号線が、第１のゲートドライバ回路１４による片側駆動が実施される。
第１のゲートドライバ回路１４を構成するゲートドライバ集積回路１３０の個数をａ個とし、第２のゲートドライバ回路１５を構成するゲートドライバ集積回路１３０の個数をｂ個としたとき、ａ：ｂ＝３：１となる。また、画素回路のゲート信号線の本数を、ｃ本とした時、ゲートドライバ集積回路１３０が有するシフトレジスタあるいはゲート信号線駆動部の数は、ｃ＝３個で構成される。
同様に、図３７は、画素回路１１２（ｉ）に３本のゲート信号線が形成（配置）された画像表示パネルである。３本のゲート信号線のうち、２本のゲート信号線が、第１のゲートドライバ回路１４および第２のゲートドライバ回路１５による両側駆動が実施され、他の１本のゲート信号線が、第１のゲートドライバ回路１４による片側駆動が実施される。
第１のゲートドライバ回路１４を構成するゲートドライバ集積回路１３０の個数をａ個とし、第２のゲートドライバ回路１５を構成するゲートドライバ集積回路１３０の個数をｂ個としたとき、ａ：ｂ＝３：２となる。また、画素回路のゲート信号線の本数を、ｃ本とした時、ゲートドライバ集積回路１３０が有するシフトレジスタあるいはゲート信号線駆動部の数は、ｃ＝３個で構成される。
以上の実施の形態は、本開示の他の実施の形態にも適用できることは言うまでもない。また、他の実施の形態と組み合わせることができることも言うまでもない。
また、実施の形態１、２、３において示した画素回路の構成、電圧および時間等の各数値は一例を示したものであり、画素回路の構成や各数値はＥＬ素子の特性や画像表示装置の仕様等により適宜最適に設定することが望ましい。
なお、表示装置の光出射面には、円偏光板（円偏光フィルム）（図示せず）を配置することができる。偏光板と位相フィルムを一体したものは円偏光板（円偏光フィルム）と呼ばれる。
なお、本開示では、発光素子をＥＬ素子としたがこれに限定するものではない。また、本開示の技術的思想は、たとえば、表面伝導型電子放出素子ディスプレイ（ＳＥＤ：ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ ｄｉｓｐｌａｙ）、 電界放出ディスプレイ（ＦＥＤ）に適用できることは言うまでもない。
また、本開示は、ＥＬ表示パネルなど自己発光型の表示ディスプレイに限定するものではない。本開示の技術的思想は、画素回路に複数のゲート信号線が配置され、前記複数のゲート信号線のうち、少なくとも１本のゲート信号線に両側駆動が実施され、他のゲート信号線のうち、少なくとも１本のゲート信号線に片側駆動が実施されている画像表示装置に適用できることは言うまでもない。
また、本開示の技術的思想は、画素回路に複数のゲート信号線が配置され、前記複数のゲート信号線に対応する複数のシフトレジスタ回路を有するゲートドライバ回路(回路)に適用できることは言うまでもない。
また、本開示の技術的思想は、画素回路に複数のゲート信号線が配置され、表示画面の一辺に第１のゲートドライバ回路１４が配置され、他辺に第２のゲートドライバ回路１５が配置された画像表示装置が該当することは言うまでもない。
また、駆動用トランジスタおよびスイッチ用トランジスタを含むトランジスタＱは、前述した図２では薄膜トランジスタ（ＴＦＴ）として説明しているが、これに限定するものではない。薄膜ダイオード（ＴＦＤ）、リングダイオードなどでも構成することができる。
トランジスタＱは、もちろん、ＦＥＴ、ＭＯＳ−ＦＥＴ、ＭＯＳトランジスタ、バイポーラトランジスタでもよい。これらも基本的に薄膜トランジスタである。その他、バリスタ、サイリスタ、リングダイオード、ホトダオード、ホトトランジスタ、ＰＬＺＴ素子などでもよいことは言うまでもない。
また、薄膜素子に限定するものではなく、シリコンウエハに形成したトランジスタでもよい。たとえば、シリコンウエハでトランジスタを構成し、剥がしてガラス基板に転写したものが例示される。また、シリコンウエハでトランジスタチップを形成し、ガラス基板のボンディング実装した表示パネルが例示される。
なお、トランジスタＱは、ｎ型、ｐ型のトランジスタのどちらでも画素回路を構成できる。トランジスタＱは、ＬＤＤ構造を採用することが好ましい。
また、トランジスタＱは、高温ポリシリコン（ＨＴＰＳ）、低温ポリシリコン（ＬＴＰＳ）、連続粒界シリコン（ＣＧＳ）、透明アモルファス酸化物半導体（ＴＡＯＳ、ＩＺＯ)、アモルファスシリコン（ＡＳ：ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ）、赤外線ＲＴＡ（ＲＴＡ）で形成したもののうち、いずれでもよい。また、第のゲートドライバ回路１４、第２のゲートドライバ回路１５およびソースドライバ回路１６は、半導体チップで形成したものに限定されず、先に記載したポリシリコン技術などを用いて、画素回路が形成された基板に直接、形成してもよい。
図２では、画素を構成するすべてのトランジスタＱはｐ型で構成している。しかし、本開示は、画素のトランジスタＱをｐ型で構成することのみに限定するものではない。ｎ型のみで構成してもよいし、ｐ型のみで構成してもよい。また、ｎ型とｐ型の両方を用いて画素回路１２を構成してもよい。
スイッチ用トランジスタＱ（たとえば、Ｑ２２、Ｑ２０）は、トランジスタに限定するものではなく、たとえば、ｐ型のトランジスタとｎ型のトランジスタの両方を用いて構成したアナログスイッチでスイッチ用トランジスタＱを構成してもよい。
トランジスタＱは、トップゲート構造にすることが好ましい。トップゲート構造にすることにより寄生容量が低減し、トップゲートのゲート電極パターンが、遮光層となり、発光素子１５から出射された光を遮光層で遮断し、トランジスタの誤動作、オフリーク電流を低減できるからである。
ゲート信号線２２（ｉ）またはソース信号線２１（ｉ）、もしくはゲート信号線２２（ｉ）とソース信号線２１（ｉ）の両方の配線材料として、銅配線または銅合金配線を採用できるプロセスを実施することが好ましい。信号線の配線抵抗を低減でき、より大型の表示パネルを実現できるからである。
第１のゲートドライバ回路１４が駆動（制御）するゲート信号線２２（ｉ）は、低インピーダンス化すること好ましい。したがって、ゲート信号線２２（ｉ）の構成あるいは構造に配線材料として、銅配線または銅合金配線を採用できるプロセスを実施することが好ましい。
特に、画素回路１２を形成する技術としては、低温ポリシリコンを採用することが好ましい。低温ポリシリコン技術で形成したトランジスタはトップゲート構造に形成することが容易である。トップゲート構造は、寄生容量が小さく、ｎ型およびｐ型のトランジスタを作製でき、また、プロセスに銅配線または銅合金配線プロセスを用いることができるため、本開示の画像表示装置に使用することが好ましい。なお、銅配線は、Ｔｉ−Ｃｕ−Ｔｉの３層構造を採用することが好ましい。
ゲート信号線２２（ｉ）またはソース信号線２１（ｉ）などの配線は、トランジスタＱが透明アモルファス酸化物半導体の場合には、Ｍｏ−Ｃｕ−Ｍｏの３層構造を採用することが好ましい。
また、上記実施の形態の各々の図で述べた内容（一部でもよい）を様々な電子機器に適用することができる。具体的には、電子機器の表示部に適用することができる。
そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的には、Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。
図５４はディスプレイであり、支柱５４２、保持台５４３、本願発明のＥＬ表示装置（ＥＬ表示パネル）５４１を含む。図５４に示すディスプレイは、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能を有する。なお、図５４に示すディスプレイが有する機能はこれに限定されず、様々な機能を有することができる。
図５５はカメラであり、シャッター５５１、ビューファインダ５５２、カーソル５５３を含む。図５５に示すカメラは、静止画を撮影する機能を有する。動画を撮影する機能を有する。なお、図５５示すカメラが有する機能はこれに限定されず、様々な機能を有することができる。
図５６はコンピュータであり、キーボード５６１、タッチパッド５６２を含む。図５６に示すコンピュータは、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能を有する。なお、図５６に示すコンピュータが有する機能はこれに限定されず、様々な機能を有することができる。
かかる電子機器の表示部に上記実施の形態で説明した表示装置（表示パネル）もしくは駆動方式を用いて構成とすることで、前述の図５４、図５５および図５６の情報機器などを高画質化することができ、また、低コスト化を実現できる。また、検査、調整を容易に実施することができる。
上記実施の形態は他の実施の形態と適宜組み合わせて実施することが可能である。
たとえば、図５６のノート型パーソナルコンピュータの表示装置として、前述した実施の形態で図示した、あるいは説明した表示装置（表示パネル）を採用し、また、情報機器を構成することができることは言うまでもない。
また、各図面等で説明した内容は特に断りがなくとも、他の実施の形態と組み合わせることができる。たとえば、図３、図１０、図１５および図４３などの前述した実施の形態に係る表示装置にタッチパネルなどを付加し、図５４、図５５、図５６に図示する情報表示装置などを構成することができる。
前述した実施の形態に係る表示装置とは、情報機器などのシステム機器を含む概念である。表示パネルの概念は、広義には情報機器などのシステム機器を含む。
なお、上記実施の形態において、画像表示装置として説明をした。しかし、本明細書に記載した技術的思想は、画像表示装置だけでなく、他の表示装置にも適用できることは言うまでもない。
本実施の形態に係る画像表示装置とは、情報機器などのシステム機器を含む概念である。表示パネルの概念は、広義には情報機器などのシステム機器を含む。
以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面及び詳細な説明を提供した。
したがって、添付図面及び詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
また、上述の実施の形態は、本開示における技術を例示するためのものであるから、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
本開示は、ゲート信号線の端子の数および配列にかかわらず、また画像表示装置の仕様等にかかわらず使用できる汎用性の高いゲートドライバ集積回路を用いた画像表示装置を提供することができ、電流発光素子を用いたアクティブマトリクス型の画像表示装置等の画像表示装置として有用である。
１０ 画像表示装置
１１ 表示パネル
１２、１１２ 画素回路
１４ 第１のゲートドライバ回路
１５ 第２のゲートドライバ回路
１６ ソースドライバ回路
２１ ソース信号線
２２ 第１のゲート信号線
２３ 第２のゲート信号線
２８ アノード電源線
２９ カソード電源線
３０ ゲートドライバ集積回路（ゲートドライバ回路）
３２ ゲート信号線駆動部（ゲート信号線出力回路）
３６ シフトレジスタ部
３８ 電圧出力部
４２ Ｄフリップフロップ
４４ アンドゲート
４６ レベルシフト部
４７ トランジスタ
４８ トランジスタ
５０ ゲートドライバ集積回路（ゲートドライバ回路）
５２ ゲート信号線駆動部
５６ シフトレジスタ部
５８ 電圧出力部
７０ セレクタ
７２ Ｄフリップフロップ
７４ アンドゲート
７６ レベルシフト部
７７ トランジスタ
７８ トランジスタ
１１４ ゲートドライバ回路
１１５ ゲートドライバ回路
１２１ ソース信号線
１２２ ゲート信号線
１２３ ゲート信号線
１２４ ゲート信号線
１２５ ゲート信号線
１２８ アノード電源線
１２９ カソード電源線
１３０ ゲートドライバ集積回路（ゲートドライバ回路）
１３２ ゲート信号線駆動部
１３６ シフトレジスタ部
１３８ 電圧出力部
１４２ Ｄフリップフロップ
１４４ アンドゲート
１４６ レベルシフト部
１４７ トランジスタ
１４８ トランジスタ
１９１ ＣＯＦ
１９２ 表示画面
１９３ ソースプリント基板
１９４ ゲートプリント基板
２３４ ゲート信号線駆動部
２３６ シフトレジスタ部
２３８ 電圧出力部
４５１ ＣＯＦ配線
４５３ ドライバ入力端子
４５４ 接続端子
４５５ 出力端子
４５６ ドライバ出力端子
４５７ 操作端子
５４１ ＥＬ表示装置
５４２ 支柱
５４３ 保持台
５５１ シャッターボタン
５５２ ビューファインダ
５５３ カーソル
５６１ キーボード
５６２ タッチパッド
Ｃ２０、Ｃ１２０ コンデンサ
Ｄ２０、Ｄ１２０ ＥＬ素子
Ｑ２０、Ｑ１２０ 駆動用トランジスタ
Ｑ２２、Ｑ２３、Ｑ１２２、Ｑ１２３、Ｑ１２４、Ｑ１２５ スイッチ用トランジスタ
ＣｋＡ、ＣｋＢ、 ＣｋＣ、ＣｋＤ クロック入力端子
ＤｉｎＡ、 ＤｉｎＢ、ＤｉｎＣ、ＤｉｎＤ データ入力端子
ＥｎｅＡ、ＥｎｅＢ、ＥｎｅＣ、ＥｎｅＤ イネーブル入力端子
Ｄｉｎ／ｏｕｔ、Ｄｏｕｔ／ｉｎ データ入出力端子
ＤｏｕｔＡ、ＤｏｕｔＢ、ＤｏｕｔＣ、ＤｏｕｔＤ データ出力端子
ＯｕｔＡ１、ＯｕｔＢｉ、ＯｕｔＣｉ、ＯｕｔＤｉ 出力端子
ＶｏｎＡ、ＶｏｎＢ、ＶｏｎＣ、ＶｏｎＤ、ＶｏｆｆＡ、ＶｏｆｆＢ、ＶｏｆｆＣ、ＶｏｆｆＤ 電源端子
ｕ／ｄＡ、ｕ／ｄＢ 制御端子
Ｔｉ 初期化期間
Ｔｏ 検出期間
Ｔｗ、Ｔｗ１、Ｔｗ２、Ｔｗｉ 書込期間
Ｔｄ、Ｔｄ１、Ｔｄ２、Ｔｄｉ 表示期間
ＣＫ１、ＣＫ２、ＣＫ３ クロック
ＤＩ１、ＤＩ２、ＤＩ３、ＤＩ４、ＤＩ５ 信号
ＥＮ１、ＥＮ２、ＥＮ３、ＥＮ４、ＥＮ５ イネーブル信号
ＣＮＴ２２、ＣＮＴ１２２ 第１の制御信号（書込制御信号）
ＣＮＴ２３、ＣＮＴ１２３ 第２の制御信号（表示制御信号）
ＣＮＴ１２４、ＣＮＴ１２５ 制御信号
Ｖｓｇ 映像信号電圧
Ｖｏｓ オフセット電圧
Ｖ２２ｏｆｆ、Ｖ２２ｏｎ、Ｖ２３ｏｆｆ、Ｖ２３ｏｎ、Ｖ１２２ｏｆｆ、Ｖ１２２ｏｎ、Ｖ１２３ｏｆｆ、Ｖ１２３ｏｎ、Ｖ１２４ｏｆｆ、Ｖ１２４ｏｎ、Ｖ１２５ｏｆｆ、Ｖ１２５ｏｎ、Ｖｉｎｉ、Ｖｒｅｆ、Ｖｄｄ、Ｖｓｓ 電圧

Claims (12)

  1. 発光素子を有する画素がマトリックス状に配置された表示画面と、
    前記画素行ごとに配置された、第１のゲート信号線および第２のゲート信号線と、
    前記画素列ごとに配置されたソース信号線と、
    第１のゲートドライバ回路と、
    第２のゲートドライバ回路と、
    前記ソース信号線に映像信号を出力するソースドライバ回路とを具備し、
    前記第１のゲート信号線および前記第２のゲート信号線の一端に、前記第１のゲートドライバ回路が接続され、
    前記第１のゲート信号線の他端に前記第２のゲートドライバ回路が接続され、
    前記第１のゲートドライバ回路と前記第２のゲートドライバ回路とは、前記第１のゲート信号線に第１の走査信号を印加し、
    前記第１のゲートドライバ回路は、前記第２のゲート信号線に第２の走査信号を印加し、
    前記第１のゲートドライバ回路は、制御端子を具備し、
    前記第１のゲートドライバ回路は、
    オン電圧と第１のオフ電圧とからなる走査信号を、前記第２のゲート信号線に印加する第１の動作モードと、
    オン電圧と第１のオフ電圧と第２のオフ電圧とからなる走査信号を、前記第１のゲート信号線に印加する第２の動作モードとを有し、
    前記第１のゲートドライバ回路の前記制御端子に印加したロジック信号により、前記第１の動作モードまたは前記第２の動作モードを選択する、
    画像表示装置。
  2. 前記第１のゲートドライバ回路のシフトレジスタの動作クロックと、
    前記第２のゲートドライバ回路のシフトレジスタの動作クロックとは、異なるクロックである、
    請求項１記載の画像表示装置。
  3. 前記画素に、前記ソースドライバ回路からの映像信号を印加するスイッチ用トランジスタを備え、
    前記スイッチ用トランジスタのゲート端子が接続されたゲート信号線に、オン電圧と、第１のオフ電圧と、第２のオフ電圧とからなる走査信号を印加する、
    請求項１記載の画像表示装置。
  4. 前記画素に、前記ソースドライバ回路からの映像信号を印加するスイッチ用トランジスタを備え、
    前記スイッチ用トランジスタのゲート端子が接続されたゲート信号線の一端に前記第１のゲートドライバ回路が接続され、前記ゲート信号線の他端に前記第２のゲートドライバ回路が接続されている、
    請求項１記載の画像表示装置。
  5. 前記ゲートドライバ回路は、走査方向を反転する機能を有している、
    請求項１記載の画像表示装置。
  6. 前記発光素子は、ＥＬ表示素子である、
    請求項１記載の画像表示装置。
  7. 発光素子を有する画素がマトリックス状に配置され、Ｌ（Ｌは２以上の整数）画素行の有効画素行を有する表示画面と、
    前記画素行ごとに配置された、Ｎ（Ｎは２以上の整数）本のゲート信号線と、
    前記画素列ごとに配置されたソース信号線と、
    第１のゲートドライバ回路と、
    第２のゲートドライバ回路と、
    前記ソース信号線に映像信号を出力するソースドライバ回路とを具備し、
    前記第１のゲートドライバ回路は、Ｌ個の段数を有する第１のシフトレジスタ部を備え、
    前記第２のゲートドライバ回路は、Ｌ／Ｎ個の段数を有する第２のシフトレジスタ部をＮ個備え、
    前記第１のゲートドライバ回路は、制御端子を具備し、
    前記第１のゲートドライバ回路は、
    オン電圧と第１のオフ電圧とからなる走査信号を、前記第２のゲート信号線に印加する第１の動作モードと、
    オン電圧と第１のオフ電圧と第２のオフ電圧とからなる走査信号を、前記第１のゲート信号線に印加する第２の動作モードとを有し、
    前記第１のゲートドライバ回路の前記制御端子に印加したロジック信号により、前記第１の動作モードまたは前記第２の動作モードを選択する、
    画像表示装置。
  8. 前記第１のゲートドライバ回路のシフトレジスタの動作クロックと、
    前記第２のゲートドライバ回路のシフトレジスタの動作クロックとは、異なるクロックである、
    請求項７記載の画像表示装置。
  9. 前記画素に、前記ソースドライバ回路からの映像信号を印加するスイッチ用トランジスタを備え、
    前記スイッチ用トランジスタのゲート端子が接続されたゲート信号線に、オン電圧と、第１のオフ電圧と、第２のオフ電圧とからなる走査信号を印加する、
    請求項７記載の画像表示装置。
  10. 前記画素に、前記ソースドライバ回路からの映像信号を印加するスイッチ用トランジスタを備え、
    前記スイッチ用トランジスタのゲート端子が接続されたゲート信号線の一端に前記第１のゲートドライバ回路が接続され、前記ゲート信号線の他端に前記第２のゲートドライバ回路が接続されている、
    請求項７記載の画像表示装置。
  11. 前記ゲートドライバ回路は、走査方向を反転する機能を有している、
    請求項７記載の画像表示装置。
  12. 前記発光素子は、ＥＬ表示素子である、
    請求項７記載の画像表示装置。
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