JP6281141B2 - ゲートドライバ回路およびそれを用いた画像表示装置 - Google Patents

Description

本開示は、画素がマトリックス状に配置された表示画面を有するアクティブマトリクス型の画像表示装置、および、それに用いるゲートドライバ回路に関するものである。

ＥＬ表示装置は、画素構成が多様で、１画素のゲート信号線数が異なる。そのため、画素構成に適合させて個別ゲートドライバＩＣ（回路）を開発する必要があった。

各画素には複数のトランジスタが形成されている。また、各画素には、画素回路のそれぞれのトランジスタを制御するための複数種類のゲート信号線が形成されている。これらのゲート信号線には負荷容量の大きいものや比較的負荷容量の小さいものがある。

また、それぞれのゲート信号線に印加する制御信号に要求されるスルーレートも異なる。たとえば、映像信号電圧を画素に供給するゲート信号線は高速のスルーレートが要求されるが、ＥＬ素子に流す電流を制御するゲート信号線は比較的遅いスルーレートでも十分である。

負荷容量の大きなゲート信号線を高速のスルーレートで駆動する方法として、たとえば特許文献１には、１本のゲート信号線を中央付近で分割して２本のゲート信号線とし、それぞれのゲート信号線をそれぞれの駆動回路で駆動する画像表示装置が開示されている。また特許文献２には、ゲートドライバ回路が、各ゲート信号線を分担して駆動する画像表示装置が開示されている。

特開２００６−１５４８２２号公報 特開２００６−０１１０９５号公報

本開示は、ゲート信号線の数および配列にかかわらず、また画像表示装置の仕様等にかかわらず使用できる汎用性の高いゲートドライバＩＣ（回路）、および、それを用いた画像表示装置を提供する。

本開示の一態様に係るゲートドライバ回路は、画素がマトリックス状に配置された表示画面を有する画像表示装置に用いるゲートドライバ回路であって、ゲートドライバ回路は、クロック入力端子と、データ入力端子と、画像表示装置のゲート信号線と接続される複数の出力端子と、第１のモードまたは第２のモードを設定する設定回路とを具備し、ゲート信号線には、出力端子から出力される、選択電圧または非選択電圧が印加され、データ入力端子に設定されたデータを、クロック入力端子に入力されたクロックにより、ゲートドライバ回路に取り込み、データはクロック入力端子に入力されたクロックに同期して、ゲートドライバ回路内をシフトし、ゲートドライバ回路内のデータ位置に対応して、出力端子から選択電圧または非選択電圧が出力され、設定回路が第１のモードに設定されている時は、データは、クロック入力端子に入力されたクロックの１クロック周期に同期して、ゲートドライバ回路内をシフトし、ゲートドライバ回路内のデータ位置に対応して、選択電圧または非選択電圧が出力され、設定回路が第２のモードに設定されている時は、データは、クロック入力端子に入力されたクロックのｎ（ｎは２以上の整数）クロック周期に同期して、ゲートドライバ回路内をシフトし、ゲートドライバ回路内のデータ位置に対応して、選択電圧または非選択電圧が出力されることを特徴とする。

本開示によれば、ゲート信号線の数および配列にかかわらず、また、画像表示装置の仕様等にかかわらず使用できる汎用性の高いゲートドライバＩＣ（回路）、および、それを用いた画像表示装置を提供することが可能となる。

図１は、実施の形態１にかかる画像表示装置の構成を示す模式図である。 図２は、画像表示装置の画素回路の回路図である。 図３は、ゲートドライバＩＣの構成を示すブロック図である。 図４は、ゲートドライバＩＣを実装した実施の形態１にかかる画像表示装置の構成図である。 図５は、Ｐチャンネルトランジスタの場合におけるゲート電圧２値／３値駆動のそれぞれについて説明するための図である。 図６は、ゲート電圧２値駆動とゲート電圧３値駆動とをゲート信号線に印加するための説明図である。 図７は、ゲートドライバＩＣの走査・出力バッファ回路の動作を示すタイミングチャートである。 図８は、ゲートドライバＩＣの走査・出力バッファ回路の動作を示すタイミングチャートである。 図９は、走査・出力バッファ回路の構成図である。 図１０は、実施の形態１の変形例におけるゲートドライバＩＣの構成を示すブロック図である。 図１１は、実施の形態１の変形例におけるゲートドライバＩＣを実装した本開示の画像表示装置の構成図である。 図１２は、図１１のゲートドライバＩＣの走査・出力バッファ回路の動作を示すタイミングチャートである。 図１３は、図１１のゲートドライバＩＣの他の走査・出力バッファ回路の動作を示すタイミングチャートである。 図１４は、Ｖｏｎの印加期間を２Ｈとした場合における、ゲートドライバＩＣの走査・出力バッファ回路の動作を示すタイミングチャートである。 図１５は、図１１のゲートドライバＩＣの走査・出力バッファ回路の動作の一例を示すタイミングチャートである。 図１６は、図１１のゲートドライバＩＣの走査・出力バッファ回路の動作の他の一例を示すタイミングチャートである。 図１７は、Ｖｏｎの印加期間を２Ｈとした場合における、ゲートドライバＩＣの走査・出力バッファ回路の動作を示すタイミングチャートである。 図１８は、実施の形態２にかかる画像表示装置の画素回路の回路図である。 図１９は、ゲートドライバＩＣの構成を示すブロック図である。 図２０は、ゲートドライバＩＣを実装した実施の形態２にかかる画像表示装置の構成図である。 図２１は、実施の形態２の変形例における画素回路の回路図である。 図２２は、実施の形態２の変形例にかかる画像表示装置の構成を示す模式図である。 図２３は、Ｎチャンネルトランジスタの場合におけるゲート電圧２値／３値駆動のそれぞれについて説明するための図である。 図２４は、Ｎチャンネルトランジスタに関するタイミングチャートである。 図２５は、Ｎチャンネルトランジスタに関するタイミングチャートである。 図２６は、Ｎチャンネルトランジスタに関するタイミングチャートである。 図２７は、Ｎチャンネルトランジスタに関するタイミングチャートである。 図２８は、Ｎチャンネルトランジスタに関するタイミングチャートである。 図２９は、Ｎチャンネルトランジスタに関するタイミングチャートである。 図３０は、Ｎチャンネルトランジスタに関するタイミングチャートである。 図３１は、Ｎチャンネルトランジスタに関するタイミングチャートである。 図３２は、本開示の画像表示装置を採用したディスプレイの外観図である。 図３３は、本開示の画像表示装置を採用したカメラの外観図である。 図３４は、本開示の画像表示装置を採用したコンピュータの外観図である。 図３５は、実施の形態１の変形例におけるゲートドライバＩＣの構成を示すブロック図である。

（本開示の基礎となった知見）
以下、本開示を説明する前に、本開示の基礎となった知見について説明する。

上述したように、画素には、画素回路に含まれるトランジスタのそれぞれに対してゲート信号線が形成されており、１画素回路あたりに含まれるトランジスタの数が増えるとゲート信号線の種類も増加する。なお、ゲート信号線の種類が異なるとは、異なるパルス（オン電圧またはオフ電圧を印加する電圧値、時間、周期など）が印加されるゲート信号線の意味である。

また、１種類あたりのゲート信号線の数は垂直方向の画素回路の数に等しく、たとえばＸＧＡ仕様の画像表示素子であれば７６８本、ＳＸＧＡ仕様の画像表示素子であれば１０２４本である。したがって、たとえば４種類のゲート信号線が形成されたＳＸＧＡ仕様の画像表示素子であれば、ゲート信号線の総数は、１０２４×４＝４０９６本である。

画像表示装置には、これら多数のゲート信号線を駆動するためのゲート信号線駆動回路が設けられている。そしてゲート信号線駆動回路は、ゲートドライバＩＣ（回路）として集積化され、画像表示素子から引き出されたゲート信号線の端子の付近に実装されている。

しかしながら、両側駆動を行うゲート信号線と両側駆動を行わない（片側駆動を行う）ゲート信号線とが混在する場合には、一般に、画像表示素子の一方から引き出されたゲート信号線の端子の数およびその配列と、他方から引き出されたゲート信号線の端子の数およびその配列とは異なる。

ＥＬ素子を有する画像表示装置は、画素構成が多様で、１画素のゲート信号線数が異なる。そのため、画素構成に適合させて個別ゲートドライバＩＣ（回路）を開発する必要がある。

また、画像表示装置の仕様等が異なると、画素数が異なり１画素回路あたりに含まれるトランジスタの数も異なるので、駆動すべきゲート信号線の数も異なる。加えて、両側駆動すべきゲート信号線の数も異なる。

画像表示素子から引き出されたゲート信号線の端子の数および配列に応じて、さらには画像表示装置の仕様等に応じて専用のゲートドライバＩＣ（回路）を作成すると、多大な費用が発生し、また多大な時間が必要になるといった課題がある。

そこで、本発明者らは、ゲート信号線の端子の数および配列にかかわらず、また画像表示装置の仕様等にかかわらず使用できる汎用性の高いゲートドライバＩＣ（回路）を用いた画像表示装置を創作するに至った。

以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。

なお、発明者らは、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。

（実施の形態１）
以下、図面を参照しながら、実施の形態１を説明する。

［１−１．構成］
［１−１−１．全体構成］
図１は、実施の形態１にかかる画像表示装置の構成を示す模式図である。

同図に示す画像表示装置は、表示画面２０を有する表示パネル２１と、プリント基板２３ａ〜２３ｃと、表示パネル２１とプリント基板２３ａ〜２３ｃとを接続するＣＯＦ２２とを備える。表示画面２０には、ＥＬ素子を有する画素１６がマトリックス状に配置されている。各画素１６は、ゲート信号線１７ａ、ゲート信号線１７ｂが接続されている。ゲート信号線１７ａは、ＣＯＦ２２に実装されたゲートドライバＩＣ１２ａおよびゲートドライバＩＣ１２ｂの接続端子３５と接続されている。ゲート信号線１７ｂは、ＣＯＦ２２に実装されたゲートドライバＩＣ１２ａの接続端子３５と接続されている。

なお、ソースドライバＩＣ（回路）１４は、発熱が大きいため、ＣＯＦの裏面に放熱板あるいは放熱シートあるいは放熱膜が形成または配置される。また、ソースドライバＩＣ（回路）１４に放熱板あるいは放熱シートあるいは放熱膜が、直接的にあるいは間接的に接続される。

図１において、ソースドライバＩＣ（回路）１４もＣＯＦ２２に実装されている。ソースドライバＩＣ（回路）１４の出力端子は、ソース信号線１８に接続されている。ソースドライバＩＣ（回路）１４は、ソース信号線１８に映像信号あるいは映像信号電圧を印加する。

なお、図１において、プリント基板２３ｃは映像信号系の回路が形成あるいは実装されたプリント基板である。また、プリント基板２３、２３ｂは走査系の回路が形成あるいは実装されたプリント基板である。

以下、画像表示装置の主な構成要素について詳細に説明する。

［１−１−２．画素］
図２は、画像表示装置の画素構成の回路図である。

本開示では、駆動用トランジスタおよびスイッチ用トランジスタ１１は、薄膜トランジスタとして説明するが、これに限定するものではない。薄膜ダイオード（ＴＦＤ）、リングダイオードなどでも構成することができる。なお、駆動用トランジスタ１１ａ及びスイッチ用トランジスタ１１ｂ、１１ｄを、それぞれトランジスタ１１ａ、１１ｂ、１１ｄと記載する場合がある。または、これら特に区別せずトランジスタ１１と記載する場合がある。

また、薄膜素子に限定するものではなく、シリコンウエハに形成したトランジスタでもよい。たとえば、シリコンウエハでトランジスタを構成し、剥がしてガラス基板に転写したものが例示される。また、シリコンウエハでトランジスタチップを形成し、ガラス基板のボンディング実装した表示パネルが例示される。

トランジスタ１１は、もちろん、ＦＥＴ、ＭＯＳ−ＦＥＴ、ＭＯＳトランジスタ、バイポーラトランジスタでもよい。これらも基本的に薄膜トランジスタである。その他、バリスタ、サイリスタ、リングダイオード、ホトダオード、ホトトランジスタ、ＰＬＺＴ素子などでもよいことは言うまでもない。

なお、本開示のトランジスタ１１は、Ｎチャンネル、Ｐチャンネルのトランジスタとも、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を採用することが好ましい。

また、トランジスタ１１は、高温ポリシリコン（ＨＴＰＳ：Ｈｉｇｈ−Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）、連続粒界シリコン（ＣＧＳ：Ｃｏｎｔｉｎｕｏｕｓ Ｇｒａｉｎ Ｓｉｌｉｃｏｎ）、透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ、ＩＺＯ）、アモルファスシリコン（ＡＳ：Ａｍｏｒｐｈｏｕｓ Ｓｉｌｉｃｏｎ）、赤外線ＲＴＡ（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）で形成したもののうち、いずれでもよい。

図２では、画素を構成するすべてのトランジスタ１１はＰチャンネルで構成している。しかし、本開示は、画素のトランジスタ１１をＰチャンネルで構成することのみに限定するものではない。Ｎチャンネルのみで構成してもよい。また、ＮチャンネルとＰチャンネルの両方を用いて構成してもよい。

トランジスタ１１はトップゲート構造にすることが好ましい。トップゲート構造にすることにより寄生容量が低減し、トップゲートのゲート電極パターンが、遮光層となり、ＥＬ素子１５から出射された光を遮光層で遮断し、トランジスタの誤動作、オフリーク電流を低減できるからである。

ゲート信号線１７またはソース信号線１８、もしくはゲート信号線１７とソース信号線１８の両方の配線材料として、銅配線または銅合金配線を採用できるプロセスを実施することが好ましい。信号線の配線抵抗を低減でき、より大型のＥＬ表示パネルを実現できるからである。

ゲートドライバＩＣ（回路）１２が駆動（制御）するゲート信号線１７は、低インピーダンス化すること好ましい。したがって、ゲート信号線１７の構成あるいは構造に関しても同様である。

特に、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）を採用することが好ましい。低温ポリシリコンは、トランジスタはトップゲート構造であり寄生容量が小さく、ＮチャンネルおよびＰチャンネルトランジスタを作製でき、また、プロセスに銅配線または銅合金配線プロセスを用いることができる。なお、銅配線は、Ｔｉ−Ｃｕ−Ｔｉの３層構造を採用することが好ましい。

配線は、透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）の場合には、モリブデン（Ｍｏ）−Ｃｕ−Ｍｏの３層構造を採用することが好ましい。

本開示の画像表示装置では、画素１６位置に対応して、赤（Ｒ）、緑（Ｇ）、青（Ｂ）からなるカラーフィルター（Ｒ、Ｇ、Ｂ）が形成されている。なお、カラーフィルターは、ＲＧＢに限定されものではない、シアン（Ｃ）、マゼンダ（Ｍ）、イエロー（Ｙ）色の画素を形成してもよい。また、白（Ｗ）の画素を形成してもよい。つまり、表示画面２０にＲ、Ｇ、Ｂ、Ｗ画素をマトリックス状に配置する。

画素はＲＧＢの３画素で正方形の形状となるように作製されている。したがって、Ｒ、Ｇ、Ｂの各画素は縦長の画素形状となる。したがって、レーザー照射スポットを縦長にしてアニールすることにより、１画素内ではトランジスタ１１の特性バラツキが発生しないようにすることができる。

なお、Ｒ、Ｇ、Ｂの画素開口率は、異ならせてもよい。開口率を異ならせることにより、各ＲＧＢのＥＬ素子１５に流れる電流密度を異ならせることができる。電流密度を異ならせることにより、ＲＧＢのＥＬ素子１５の劣化速度を同一にすることができる。劣化速度を同一にすれば、画像表示装置のホワイトバランスずれが発生しない。

また、必要に応じて、白（Ｗ）の画素を形成する。つまり、画素は、Ｒ、Ｇ、Ｂ、Ｗから構成される。Ｒ、Ｇ、Ｂ、Ｗに構成することにより、高輝度化が可能となる。また、Ｒ、Ｇ、Ｂ、Ｇとする構成も例示される。

本開示は、ＲＧＢの３原色に加えて、Ｗ（白）の画素を有している。画素１６を形成または配置することにより、色ピーク輝度を良好に実現できる。また、高輝度表示を実現できる。

画像表示装置のカラー化は、マスク蒸着により行うが、本開示はこれに限定するものではない。たとえば、青色発光のＥＬ層を形成し、発光する青色光を、Ｒ、Ｇ、Ｂの色変換層（ＣＣＭ：カラーチェンジミディアムズ）でＲ、Ｇ、Ｂ光に変換してもよい。

ソース信号線１８、ゲート信号線１７上にアノード電極４０あるいはカソード電極を配置または形成することにより、ソース信号線１８、ゲート信号線１７からの電界が、アノード電極４０あるいはカソード電極で遮蔽される。遮蔽により画像表示へのノイズを低減させることができる。

ソース信号線１８、ゲート信号線１７に絶縁膜あるいはアクリル材料からなる絶縁膜（平坦化膜）を形成して絶縁し、絶縁膜上に画素電極４０を形成する。

このようにゲート信号線１７等上の少なくとも１部に画素電極４０を重ねる構成をハイアパーチャ（ＨＡ）構造と呼ぶ。不要な干渉光などが低減し、良好な発光状態を実現できる。

画素１６の画素電極は、ＩＴＯ、ＩＧＺＯ（インジウム（Ｉｎｄｉｕｍ）、ガリウム（Ｇａｌｌｉｕｍ）、亜鉛（Ｚｉｎｃ）、酸素（Ｏｘｙｇｅｎ））、ＩＺＯ、透明アモルファス酸化物半導体（ＴＡＯＳ）などからなる透明電極を用いることができる。

なお、画像表示装置の光出射面には、円偏光板（円偏光フィルム）（図示せず）を配置している。偏光板と位相フィルムを一体したものは円偏光板（円偏光フィルム）と呼ばれる。

本開示の一態様に係る表示装置は、マトリックス状にＥＬ素子を有する表示画面２０と、表示画面の画素行ごとに配置されたゲート信号線１７（ゲート信号線１７）と、表示画面の画素列ごとに配置されたソース信号線１８と、ゲート信号線１７を駆動するゲートドライバ回路（ゲートドライバＩＣ）１２と、ソース信号線１８を駆動するソースドライバＩＣ（ソースドライバ回路）１４とを具備する。

なお、本開示において、ソースドライバＩＣ（回路）１４は、各端子あるいはブロックごとに映像信号の出力タイミングを設定できるマルチディレイ機能を有する。

図２の画素構成では、駆動用トランジスタ１１ａが発生する電流経路に、スイッチ用トランジスタ１１ｄが配置されている。駆動用トランジスタ１１ａによって発生された電流は、ＥＬ素子１５に供給され、ＥＬ素子１５は供給される電流に比例した輝度で発光する。

スイッチ用トランジスタ１１ｂは、ソースドライバＩＣ（回路）１４が発生し、ソース信号線１８に印加した映像信号電圧を画素１６の駆動用トランジスタに印加する機能を有する。コンデンサ１９は、印加された映像信号を１フレーム期間保持する機能を有する。

図２に図示するように、ゲート信号線１７ａの両端には、ゲートドライバＩＣ１２ａとゲートドライバＩＣ１２ｂが接続されている。ゲート信号線１７ｂには、ゲートドライバＩＣ１２ａのみが接続されている。

映像信号電圧（映像信号）を画素１６に印加するトランジスタ１１ｂを駆動するゲート信号線１７ａは、ゲートドライバＩＣ１２ａとゲートドライバＩＣ１２ｂとが接続されている。一例として、ゲートドライバＩＣ１２ａは、表示画面２０の左側に配置され、ゲートドライバＩＣ１２ｂは、表示画面２０の右側に配置される。

ゲート信号線１７ａに、２つのゲートドライバＩＣ１２（１２ａ、１２ｂ）が配置されているのは、以下の理由による。なお、各ゲートドライバＩＣ１２ａ、１２ｂを特に区別せず、ゲートドライバＩＣ１２と記載する場合がある。

ゲート信号線１７ａは、トランジスタ１１ｂに接続されている。トランジスタ１１ｂは、映像信号を画素１６に書き込むトランジスタであり、トランジスタ１１ｂを高速のオンオフ（高スルーレート動作）をさせる必要があるからである。ゲート信号線１７ａは、２つのゲートドライバＩＣ１２（１２ａ、１２ｂ）で駆動することにより、高スルーレート動作を実現できる。

ゲート信号線１７ａを２つのゲートドライバＩＣ１２で駆動することにより、表示画面２０の左右、中央での輝度傾斜などがなくなり、良好な画像表示を実現できる。また、ゲート信号線１７の負荷容量が大きくても、良好にドライブすることができる。

以上のように、ゲート信号線１７ａには、映像信号を画素１６に印加するスイッチ用トランジスタ１１ｂが接続されている。したがって、ゲート信号線１７ａは、２つのゲートドライバＩＣ１２により両側駆動が実施される。

一方、スイッチ用トランジスタ１１ｄは、ＥＬ素子１５に流れる電流を遮断する機能を有するが、電流の遮断は高速に動作させる必要がない。したがって、高速のスルーレートは不要であるため、ゲートドライバＩＣ１２ａのみの片側駆動で駆動している。

本実施の形態に係る画像表示装置は、複数のＥＬ素子１５を有する表示画面２０を備えている。また、画像表示装置は、表示画面２０の周辺回路として、ゲート信号線１７を駆動するゲートドライバＩＣ（回路）１２と、映像信号を発生し、出力するソースドライバＩＣ（回路）１４と、ドライバＩＣ（回路）などを制御する制御回路（図示せず）とを備えている。

表示画面２０には、マトリックス状に配置されたＥＬ素子１５を備えている。表示画面２０は、外部から画像表示装置へ入力された映像信号に基づいて画像を表示する。

［１−１−３．ゲートドライバＩＣ］
［１−１−３−１．詳細構成］
上述したように、ゲートドライバＩＣ１２ａ及び１２ｂは、ゲート信号線１７ａを両側駆動し、ゲート信号線１７ｂを片側駆動する。図３は、ゲートドライバＩＣ１２の構成を示すブロック図である。

図３に図示するように、ゲートドライバＩＣ（回路）１２は、複数の走査・出力バッファ回路３１を備えている。ゲートドライバＩＣ（回路）１２は、ゲート信号線１７に接続されており、ゲート信号線１７に選択信号を出力することにより、ＥＬ素子１５の有するスイッチ用トランジスタ１１（１１ｂ、１１ｄ）の導通（オン、選択）・非導通（オフ、非選択）を制御する機能を有する駆動回路である。なお、走査・出力バッファ回路３１ａ、３１ｂを特に区別せず、単に走査・出力バッファ回路３１と記載する場合がある。

ゲートドライバＩＣ１２は、表示画面２０の左右に配置されており（ゲートドライバＩＣ１２ａ、１２ｂ）、少なくとも各画素１６のゲート信号線１７は、ゲートドライバＩＣ１２ａまたはゲートドライバＩＣ１２ｂと接続されている。

特に、ゲート信号線１７ａ（ゲート信号線ＧＳ）は、両方のゲートドライバＩＣ１２に接続されている。

ゲートドライバＩＣ１２は、出力端子３４から３値の電圧（Ｖｏｎ、Ｖｏｆｆ１、Ｖｏｆｆ２）を出力できる。また、２値電圧（Ｖｏｎ、Ｖｏｆｆ１）の出力モード（ゲート電圧２値駆動）と３値電圧（Ｖｏｎ、Ｖｏｆｆ１、Ｖｏｆｆ２）の出力モード（ゲート電圧３値駆動）とを、選択信号線（ＳＥＬ端子）で設定することができる。

ＳＥＬ端子での設定は、ゲートドライバＩＣ１２内に形成または配置された各走査・出力バッファ回路３１ごとに設定ができるように構成している。

ゲートドライバＩＣ１２には、２つの走査・出力バッファ回路３１を具備している。走査・出力バッファ回路３１は、主として、シフトレジスタ回路と出力バッファ回路とから構成される（図９を参照）。なお、走査・出力バッファ回路３１は、シフトレジスタ回路と出力バッファ回路から構成されるとしたが、シフトレジスタ回路と出力バッファ回路とは分離して配置あるいは形成してもよく、また、複数のシフトレジスタ回路を形成し、複数のシフトレジスタ回路の出力を、アンプあるいはバッファする１つの出力バッファ回路を形成あるいは配置してもよい。また、シフトレジスタ回路が各ゲート信号線１７を十分に駆動できる場合は、出力バッファ回路を省略してもよいことは言うまでもない。

なお、本開示の形態における実施例では、走査・出力バッファ回路３１として説明するがこれに限定するものではない。シフトレジスタ回路と、出力バッファ回路とは一体とするものに限定されるものではなく、シフトレジスタ回路と、出力バッファ回路とが分離配置されたものであってもよい。本開示の形態では、シフトレジスタ回路に限定するものではなく、１つのゲート信号線に選択電圧または非選択電圧を印加できるゲートドライバ回路等が接続され、任意のゲート信号線を選択できる機能を有する回路であればいずれでもよい。また、シフトレジスタ回路は、シフトレジスタ機能を有するものに限定するものではなく、たとえば、ｋビットのデータから、１のゲート信号線を選択するデコーダ回路であってもよい。また、本開示の形態におけるゲートドライバ回路は、複数のシフトレジスタ回路等を有し、複数のシフトレジスタ回路等のうち、１つのシフトレジスタ回路等と、他のシフトレジスタ回路等とは、異なる画素行のゲート信号線１７を選択できるように構成されたものである。

走査・出力バッファ回路３１ａは、ゲート信号線１７ａ（ゲート信号線ＧＳ）に選択電圧（オン電圧）または非選択電圧（オフ電圧）を印加する。

走査・出力バッファ回路３１ｂは、ゲート信号線１７ｂ（ゲート信号線ＧＥ）に選択電圧（オン電圧）または非選択電圧（オフ電圧）を印加する。

走査・出力バッファ回路３１には、クロック信号を入力する端子（ＣＬＫ２Ａ、ＣＬＫ２Ｂ）、データ信号（スタートパルス）を入力する端子（ＳＴＶ２Ａ、ＳＴＶ２Ｂ）、２値電圧駆動と３値電圧駆動を選択するロジック信号を入力する端子（ＳＥＬ２Ａ、ＳＥＬ２Ｂ）、制御信号を入力する端子（ＣＴＬ２Ａ、ＣＴＬ２Ｂ）を有する。ＣＴＬ２Ａ、ＣＴＬ２Ｂ端子は、走査・出力バッファ回路３１の出力状態を制御する機能を有する。

なお、端子の数値は、２Ａ、２Ｂと、説明を容易にするため便宜的に記述している。数値は、図４などに示すように、端子名が明示できればよいものである。

ＳＴＶ＊＊端子（ＳＴＶ２Ａ、ＳＴＶ２Ｂ）は、データの入力端子であり、端子に入力したデータをＣＬＫ＊＊端子（ＣＬＫ２Ａ、ＣＬＫ２Ｂ）に入力されたクロックの立ち上がりでシフトレジスタ内に入力される。

ＣＬＫ＊＊端子（ＣＬＫ２Ａ、ＣＬＫ２Ｂ）は、クロックの入力端子であり、端子に入力したクロックに同期して、シフトレジスタ回路内のデータをシフトさせる。

［１−１−３−２．２値駆動／３値駆動］
ＳＥＬ＊＊端子（ＳＥＬ２Ａ、ＳＥＬ２Ｂ）は、図５に図示するゲート電圧２値駆動と、ゲート電圧３値駆動とを切り替える端子である。ＳＥＬ＊＊端子（ＳＥＬ２Ａ、ＳＥＬ２Ｂ）に入力されるロジックデータが、“Ｈ”で、ゲート電圧３値駆動が選択される。ＳＥＬ＊＊端子（ＳＥＬ２Ａ、ＳＥＬ２Ｂ）に入力されるロジックデータが、“Ｌ”で、ゲート電圧２値駆動が選択される。高スルーレートが要求されるゲート信号線１７は３値駆動を実施し、高スルーレートが要求されないゲート信号線１７は２値駆動を実施する。高スルーレートが要求されるゲート信号線１７ａは３値駆動、高スルーレートが要求されないゲート信号線１７ｂは２値駆動とする。

例えば、ゲート電圧３値駆動とゲート電圧２値駆動とは、ゲートドライバ回路１２に配置または形成された入力端子へのロジック電圧によりハード的に選択する。もしくは、ゲートドライバ回路１２に入力するコマンドによりソフト的に選択する。たとえば、図３５に図示するように、外部からコマンドとしてのＤＡＴＡをゲートドライバＩＣ１２に入力し、コマンドデコーダ回路３５１ａ〜３５１ｄで、入力ＤＡＴＡを設定コマンドに変換し、動作あるいは機能を設定する構成が例示される。なお、各コマンドデコーダ回路３５１ａ〜３５１ｄを特に区別せず、コマンドデコーダ回路３５１と記載する場合がある。

なお、ゲート電圧２値駆動とは、選択電圧（Ｖｏｎ電圧、オン電圧）と、第１の非選択電圧（Ｖｏｆｆ１電圧、オフ電圧１）がゲート信号線１７に印加される方式である。

ゲート電圧３値駆動とは、選択電圧（Ｖｏｎ電圧、オン電圧）と、第１の非選択電圧（Ｖｏｆｆ１電圧、オフ電圧１）と、第２の非選択電圧（Ｖｏｆｆ２電圧、オフ電圧２）とがゲート信号線１７に印加される方式である。第２の非選択電圧（Ｖｏｆｆ２電圧）がゲート信号線に印加される期間は１水平走査期間（１Ｈ期間）または、１画素行が選択されている期間あるいは、それ以下の期間である。オン電圧を印加する期間は、ＳＴＶ＊＊端子（ＳＴＶ２Ａ、ＳＴＶ２Ｂ）に印加するデータにより、１Ｈ期間以上の任意の期間が設定される。

なお、図５は、図２のようにスイッチ用トランジスタ１１ｂがｐｃｈトランジスタの場合の電圧２値駆動および電圧３値駆動について示すタイミングチャート図である。これに対して、図２１のようにスイッチ用トランジスタ１１ｂがｎｃｈトランジスタの場合は、図２３に図示するように、電圧極性が反転する。

同様に、図７、図８、図１２、図１３、図１４、図１５、図１６、図１７は、ｐチャンネルトランジスタに関するタイミングチャート図である。図２４、図２５、図２６、図２７、図２８、図２９、図３０、図３１は、ｎチャンネルトランジスタに関するタイミングチャート図である。

なお、図７はスイッチ用トランジスタがＰチャンネルの場合であり、図２４はスイッチ用トランジスタがＮチャンネルの場合である。したがって、図７は図２４が対応する。同様に図８は、図２５が対応する。以下、図１２は、図２６が対応し、図１３は、図２７が対応する。図１４は、図２８が対応し、図１５は、図２９が対応する。図１６は、図３０が対応し、図１７は、図３１が対応する。

図６は、ゲート電圧２値駆動と、ゲート電圧３値駆動とをゲート信号線１７に印加するための説明図である。図６の切り替え回路６１はアナログスイッチにより構成される。オフ電圧１（Ｖｏｆｆ１）は、切り替え回路６１のｂ端子に印加される。オフ電圧２（Ｖｏｆｆ２）は、切り替え回路６１のａ端子に印加される。オン電圧（Ｖｏｎ）は、切り替え回路６１のｃ端子に印加される。

切り替え回路６１のｄ端子は、２ｂｉｔのロジック信号であり、ｄ端子に印加されたロジック信号により、ａ、ｂ、ｃ端子のいずれかが選択され、選択された電圧（Ｖｏｎ、Ｖｏｆｆ１、Ｖｏｆｆ２）が、ゲート信号線１７に印加される。

図３に図示するように、本開示のゲートドライバＩＣ１２は、各画素の２種類のゲート信号線１７に対応できるように、２つの走査・出力バッファ回路を有している。走査・出力バッファ回路とは、各々がシフトレジスタを有する２つの走査・出力バッファ回路である。

なお、図３において、接続端子３５はゲートドライバＩＣの接続端子、出力端子３４はゲート信号線１７とドライバＩＣの配線を接続する出力端子である。また、ゲートドライバＩＣは、チップオンフレキ（ＣＯＦ）仕様となっている（フレキシブル基板にドライバＩＣが実装されている）。

走査・出力バッファ回路３１ａは、ゲート信号線１７ａ（ＧＳ）を駆動する。走査・出力バッファ回路３１ａは、ＳＥＬ２Ａ端子を“Ｈ”として、ゲート電圧３値駆動が選択される。スイッチ用トランジスタ１１ｂは、映像信号電圧を画素１６に印加するトランジスタであり、高速スルーレートを必要とし、オンからオフまでを高速に動作させる必要があるからである。高速スルーレートを実現するため、ゲート信号線１７ａは、ゲートドライバＩＣ１２ａとゲートドライバＩＣ１２ｂによる両側駆動を実施している。

走査・出力バッファ回路３１ｂは、ＳＥＬ２Ｂ端子を“Ｌ”として、ゲート電圧２値駆動が選択される。スイッチ用トランジスタ１１ｄの機能は、ＥＬ素子に流す電流を遮断あるいは供給する機能である。ＥＬ素子に流す電流を遮断あるいは供給は、高速動作を必要としない。そのため、ゲート信号線１７ｂには、ゲート電圧２値駆動とし、オン電圧とオフ電圧１が印加される。また、ゲート信号線１７ｂは、ゲートドライバＩＣ１２ａのみによる片側駆動で駆動される。

図９は、ゲート電圧３値駆動を実現する本開示のゲートドライバＩＣ１２の説明図である。図９に図示するように、走査・出力バッファ回路３１のシフトレジスタ回路は、２つのシフトレジスタ回路で構成されている（シフトレジスタ回路９１ａ、９１ｂ）。

図３は、２つの走査・出力バッファ回路を有しているゲートドライバＩＣ（回路）１２である。図９は、ゲートドライバＩＣ（回路）１２の１つの走査・出力バッファ回路３１の説明図である。

ＳＴＶ２Ａ信号から、ＳＴＶＡ信号、ＳＴＶＢ信号（ストローブ（データ）信号）が作成される。また、ＣＴＬ２Ａ信号から、ＦＮＣ信号が作成される。ＣＬＫ２Ａ信号は、ＣＬＫ信号として入力される。

シフトレジスタ回路９１ａには、ストローブ（データ）信号がＳＴＶＡ端子に入力され、シフトレジスタ回路９１ｂには、ストローブ（データ）信号がＳＴＶＢ端子に入力される。シフトレジスタ回路９１は、同一のクロック（ＣＬＫ）が印加され、シフトレジスタ回路９１内のデータがシフトされる。

シフトレジスタ回路９１ａの出力ａと、シフトレジスタ回路９１ｂの出力ｂとは選択回路９２に印加され、選択回路９２はロジック処理およびタイミング処理を行い、出力バッファ回路９４の該当トランジスタ９３をオンさせる。トランジスタ９３ａ、９３ｂ、９３ｃは、同一時間において、１つのトランジスタのみがオンするように制御される。選択回路９２は、ＳＥＬ１信号のロジックにより制御される。

出力バッファ回路９４のトランジスタ９３ａをオンさせることにより、Ｖｏｎ電圧がゲート信号線１７に印加される。出力バッファ回路９４のトランジスタ９３ｂをオンさせることにより、Ｖおｆｆ１電圧がゲート信号線１７に印加される。同様に、出力バッファ回路９４のトランジスタ９３ｃをオンさせることにより、Ｖｏｆｆ２電圧がゲート信号線１７に印加される。

［１−１−３−３．表示画面との接続関係］
以上のように、本開示の画像表示装置において、ゲート信号線１７ａは両側駆動であり、ゲート信号線１７ｂは片側駆動で構成されている。

図４は、ゲートドライバＩＣ１２を実装した本開示の画像表示装置の構成図である。なお、表示画面２０において画素１６は、１画素列しか図示していないが、表示画面２０内にマトリックス状に画素１６が配置されている。また、ゲートドライバＩＣ１２ａとゲートドライバＩＣ１２ｂとは同一仕様のドライバＩＣである。つまり、表示画面２０の左右辺に配置あるいは実装したゲートドライバＩＣ１２は、同一仕様の半導体チップである。

なお、本明細書では、ゲートドライバＩＣ１２は、半導体チップとして説明するが、これに限定するものではない。たとえば、低温ポリシリコン技術で、ガラス基板に直接、ゲートドライバ回路を形成したものであってもよい。

ゲート信号線１７ａは両側駆動であり、ゲート信号線１７ｂは片側駆動である。ゲートドライバＩＣ１２ａの走査・出力バッファ回路３１ａは、ゲート信号線１７ａを駆動し、ゲートドライバＩＣ１２ａの走査・出力バッファ回路３１ｂは、ゲート信号線１７ｂを駆動する。

ゲートドライバＩＣ１２ｂの走査・出力バッファ回路３１ａは、奇数番目の画素行のゲート信号線１７ａを駆動する。図４では、奇数番目の画素行目として画素１６ａ、１６ｃが該当する。ゲートドライバＩＣ１２ｂの走査・出力バッファ回路３１ｂは、偶数番目の画素行のゲート信号線１７ａを駆動する。図４では、偶数番目の画素行目として画素１６ｂが該当する。

ゲート信号線１７ｂは、ゲートドライバＩＣ１２ａの走査・出力バッファ回路３１ｂにより、片側駆動が実施される。したがって、走査・出力バッファ回路３１ｂのＳＴＶ１Ｂ端子にデータを入力し、ＣＬＫ１Ｂ端子のクロック信号に同期して、シフトレジスタ回路のデータの位置を順次、シフトさせていけば、ゲート信号線１７ｂにオン電圧を印加する位置を移動できる。ＳＥＬ１Ｂ端子は、“Ｌ”ロジック設定され、ゲート電圧２値駆動が実施される。ＣＴＬ１Ｂ端子は、“Ｌ”レベルに設定される。

なお、本明細書では、シフトレジスタ回路のデータがある位置にオン電圧が出力され、データがない位置にオフ電圧が出力されるとしている。

ゲート信号線１７ａは、ゲートドライバＩＣ１２ａの走査・出力バッファ回路３１ａと、ゲートドライバＩＣ１２ｂの走査・出力バッファ回路３１ａまたは走査・出力バッファ回路３１ｂとにより、両側駆動が実施される。

ゲートドライバＩＣ１２ｂの走査・出力バッファ回路３１ａは、奇数画素行を駆動し、走査・出力バッファ回路３１ｂは偶数画素行を駆動する。したがって、ゲートドライバＩＣ１２ｂは、ゲートドライバＩＣ１２ａの１／２の周波数のクロックで動作する。１画素行ずつ選択する場合を想定すると、ゲートドライバＩＣ１２ｂの走査・出力バッファ回路３１ａが選択する奇数画素行のゲート信号線１７ａと、ゲートドライバＩＣ１２ｂの走査・出力バッファ回路３１ｂが選択する偶数画素行のゲート信号線１７ａとは、時間的に交互にオン電圧が印加される。ゲートドライバＩＣ１２ｂの動作速度は、ゲートドライバＩＣ１２ｂの動作速度の１／２である。または、ゲートドライバＩＣ１２ａの動作クロック周波数は、ゲートドライバＩＣ１２ｂの動作クロック周波数の整数倍である。このように、ゲートドライバＩＣ１２ｂの走査・出力バッファ回路３１ａは奇数画素行のゲート信号線１７ａの駆動を担当し、ゲートドライバＩＣ１２ｂの走査・出力バッファ回路３１ｂは偶数画素行のゲート信号線１７ａの駆動を担当する。したがって、ゲートドライバＩＣ１２ｂの必要個数は、ゲートドライバＩＣ１２ａの必要個数の１／２でよい。

例えば、図１、図４等に示すように、本開示の形態における実施例は、画素に複数のゲート信号線１７が形成または配置され、複数のゲート信号線のうち、少なくとも１本のゲート信号線の両端にゲートドライバ回路１２ａ、１２ｂが接続されたものであり、複数のゲート信号線のうち、少なくとも１本のゲート信号線の一方のみにゲートドライバ回路１２ａが接続されたものである。また、表示画面２０の左右に配置されたゲートドライバＩＣ１２ａ、１２ｂは略同一仕様であり、表示画面２０の左辺に配置されたゲートドライバＩＣ１２ａと、表示画面２０の右辺に配置されたゲートドライバＩＣ１２ｂの個数が異なる画像表示装置である。また、ゲートドライバＩＣ１２ａとゲートドライバＩＣ１２ｂに入力されるクロック周波数がｎ倍（ｎは２以上の整数）異なるか、もしくは、ゲートドライバＩＣ１２ａとゲートドライバＩＣ１２ｂに入力されるクロック周波数が略同一の場合、ゲートドライバＩＣ１２ａに対して、ゲートドライバＩＣ１２ｂがｎ倍（ｎは２以上の整数）の動作でゲートドライバＩＣ１２ａの１動作（たとえば、シフトレジスタの１シフト動作）を実現するものである。

［１−２．駆動方法］
次に、以上のように構成された画像表示装置の駆動方法について説明する。

まず、ゲート電圧２値駆動の場合、及び、ゲート電圧３値駆動の場合のそれぞれの走査・出力バッファ回路３１の動作について、この走査・出力バッファ回路３１に接続された複数のゲート信号線１７のうち一のゲート信号線１７に注目して説明する。

ゲートドライバＩＣ１２ａの走査・出力バッファ回路３１ｂのＳＴＶ１Ｂ端子にデータを入力し、ＣＬＫ１Ｂ端子のクロック信号に同期して、シフトレジスタ回路のデータの位置を順次、シフトさせていけば、ゲート信号線１７ｂにオン電圧を印加する位置を移動できる。ＳＥＬ１Ｂ端子は、“Ｌ”ロジック設定され、ゲート電圧２値駆動が実施される。ＣＴＬ１Ｂ端子は、“Ｌ”レベルに設定される。

図５は、ＣＴＬ＊＊端子（ＣＴＬ２Ａ、ＣＴＬ２Ｂ）に印加される信号と、ゲート信号線１７ａ、１７ｂに出力されるゲート電圧とを示すタイミングチャートであり、具体的には、ゲート電圧２値／３値駆動のそれぞれについて説明している。なお、図５はスイッチ用トランジスタ１１がＰチャンネルトランジスタの場合の実施例である。スイッチ用トランジスタ１１がＮチャンネルトランジスタの場合は、図２３となる。つまり、ゲート信号線１７に印加する電圧波形は、ゲート信号線１７に接続されたスイッチ用トランジスタの極性で反対極性の電圧となる。

ＣＴＬ＊＊端子（ＣＴＬ２Ａ、ＣＴＬ２Ｂ）に印加する信号は、ＣＬＫ＊＊端子（ＣＬＫ２Ａ、ＣＬＫ２Ｂ）のクロックと同期がとれた信号である。ＳＴＶ２Ａ（ＳＴＶ２Ｂ）端子に入力されたデータは、ＣＬＫ２Ａ（ＣＬＫ２Ｂ）端子に入力されるクロックにより走査・出力バッファ回路３１（３１ａ、３１ｂ）内をシフトされる。

なお、ゲートドライバＩＣ１２ａの走査・出力バッファ回路３１ａとゲートドライバＩＣ１２ｂの走査・出力バッファ回路３１ａとがゲート信号線１７ａに電圧を印加するタイミング、電圧の種類は同一になるように制御される。また、ゲートドライバＩＣ１２ａの走査・出力バッファ回路３１ａとゲートドライバＩＣ１２ｂの走査・出力バッファ回路３１ｂとがゲート信号線１７ａに電圧を印加するタイミング、電圧の種類は同一になるように制御される。

ＳＥＬ＊＊端子（ＳＥＬ１Ａ、ＳＥＬ１Ｂ，ＳＥＬ２Ａ、ＳＥＬ２Ｂ）に印加するロジック信号により、ゲート電圧２値駆動とゲート電圧３値駆動が設定される。図４では、ＳＥＬ１Ａ、ＳＥＬ２Ａ、ＳＥＬ２Ｂ＝“Ｈ”とし、ゲートドライバＩＣ１２ａの走査・出力バッファ回路３１ａ、ゲートドライバＩＣ１２ｂの走査・出力バッファ回路３１ａ、３１ｂをゲート電圧３値駆動している。また、ゲートドライバＩＣ１２ａの走査・出力バッファ回路３１ｂのＳＥＬ１Ｂ＝“Ｌ”とし、ゲート電圧２値駆動に設定している。

ゲート電圧２値駆動の場合は、ＣＴＬ＊＊端子（ＣＴＬ１Ａ、ＣＴＬ１Ｂ、ＣＴＬ２Ａ、ＣＴＬ２Ｂ）に印加する信号の立ち上がりに同期して、ゲート信号線１７に印加される電圧は、ＶｏｎからＶｏｆｆ１に変化する。印加する電圧の変更は、図６、図９の回路構成を用いる。

ゲート電圧３値駆動の場合は、ＣＴＬ＊＊端子（ＣＴＬ１Ａ、ＣＴＬ１Ｂ、ＣＴＬ２Ａ、ＣＴＬ２Ｂ）に印加する信号の立ち上がりに同期して、ゲート信号線１７に印加される電圧は、ＶｏｎからＶｏｆｆ２に変化する。次に、ＣＬＫ＊＊端子（ＣＬＫ１Ａ、ＣＬＫ１Ｂ、ＣＬＫ２Ａ、ＣＬＫ２Ｂ）に印加される電圧の立ち上がりで、Ｖｏｆｆ２電圧からＶｏｆｆ１電圧に変化し、以降は、ゲート信号線１７に印加される電圧は、Ｖｏｆｆ１に保持される。ここで、Ｖｏｆｆ２を印加する期間は、１Ｈ期間（１水平走査期間、１画素行選択期間）以下となるようにする。ＣＴＬ＊＊端子（ＣＴＬ１Ａ、ＣＴＬ１Ｂ、ＣＴＬ２Ａ、ＣＴＬ２Ｂ）に印加するパルスのＨレベルの期間は、ＣＬＫ＊＊端子（ＣＬＫ１Ａ、ＣＬＫ１Ｂ、ＣＬＫ２Ａ、ＣＬＫ２Ｂ）に印加されるパルスのＨレベルの期間以下とする。ＣＴＬ＊＊端子（ＣＴＬ１Ａ、ＣＴＬ１Ｂ、ＣＴＬ２Ａ、ＣＴＬ２Ｂ）に印加する信号は、ＣＬＫ＊＊端子（ＣＬＫ１Ａ、ＣＬＫ１Ｂ、ＣＬＫ２Ａ、ＣＬＫ２Ｂ）に印加する信号の反転信号でもよい。

ＣＬＫ＊＊端子（ＣＬＫ１Ａ、ＣＬＫ１Ｂ、ＣＬＫ２Ａ、ＣＬＫ２Ｂ）に印加する信号、ＣＴＬ＊＊端子（ＣＴＬ１Ａ、ＣＴＬ１Ｂ、ＣＴＬ２Ａ、ＣＴＬ２Ｂ）に印加する信号は、図７に図示するように、ＭＣＬＫ信号（クロック）に同期して、また、ＭＣＬＫ信号を分周して発生させる。

次に、上述のようなタイミングでゲート電圧２値駆動／３値駆動する走査・出力バッファ回路３１の動作について、この走査・出力バッファ回路３１に接続された複数のゲート信号線１７に注目して説明する。

まず、ゲートドライバＩＣ１２ｂの走査・出力バッファ回路３１ａの動作について説明する。

図７は、ゲートドライバＩＣ１２ｂの走査・出力バッファ回路３１ａの動作のタイミングチャート図である。ＳＥＬ２Ａ端子は、“Ｈ”とし、ゲート電圧３値駆動に設定されている。なお、走査・出力バッファ回路３１のＳＥＬ２Ｂ端子は、“Ｌ”とし、ゲート電圧２値駆動に設定されている。

ＳＴＶ２Ａ信号は、データ信号（ストローブ信号）である。ＳＴＶ２Ａ信号は、ＣＬＫ２Ａ信号の立ち上がりに同期して、走査・出力バッファ回路３１ａに入力される。Ｇｂ１は、ゲート信号線Ｇｂ１の出力波形であり、Ｇｂ３は、ゲート信号線Ｇｂ３の出力波形であり、Ｇｂ５は、ゲート信号線Ｇｂ５の出力波形である。以下、同様に、Ｇｂ７１７は、ゲート信号線Ｇｂ７１７の出力波形であり、Ｇｂ７１９は、ゲート信号線Ｇｂ７１９の出力波形である。

本開示において、１つのゲートドライバＩＣ１２は、７２０チャンネルの出力端子を有していると想定している。また、本開示は、表示画面２０の画素行数に適合させて、必要なゲートドライバＩＣ１２を実装あるいは接続する。

ゲート信号線Ｇ１は、ＣＬＫ２Ａ信号の立ち上がりに同期してＶｏｎ電圧が印加され、ＣＴＬ２Ａ信号の立ち上がりに同期してＶｏｆｆ２電圧が印加される。その後、ＣＬＫ２Ａ信号の立ち上がり信号に同期してＶｏｆｆ１電圧が印加され、次にゲート信号線Ｇｂ１が選択されるまで保持される。

同様に、ゲート信号線Ｇｂ３は、ＣＬＫ２Ａ信号の立ち上がりに同期してＶｏｎ電圧が印加され、ＣＴＬ２Ａ信号の立ち上がりに同期してＶｏｆｆ２電圧が印加される。その後、ＣＬＫ２Ａ信号の立ち上がりに同期してＶｏｆｆ１電圧が印加され、次にゲート信号線Ｇｂ３が選択されるまで保持される。

また、ゲート信号線Ｇｂ５は、ＣＬＫ２Ａ信号の立ち上がりに同期してＶｏｎ電圧が印加され、ＣＴＬ２Ａ信号の立ち上がりに同期してＶｏｆｆ２電圧が印加される。その後、ＣＬＫ２Ａ信号の立ち上がりに同期してＶｏｆｆ１電圧が印加され、次にゲート信号線Ｇｂ５が選択されるまで保持される。

以下、同様に、ゲートドライバＩＣ１２ｂの走査・出力バッファ回路３１ａが担当する奇数番目のゲート信号線１７に対して順次、ゲート電圧３値駆動が実施される。なお、ＳＥＬ２Ａ端子が、“Ｌ”の場合は、ゲート電圧２値駆動が実施され、奇数番目の各ゲート信号線には、Ｖｏｆｆ２電圧は印加されず、Ｖｏｎ電圧とＶｏｆｆ１電圧との印加となる。

次に、ゲートドライバＩＣ１２ｂの走査・出力バッファ回路３１ａ及び走査・出力バッファ回路３１ｂの動作について説明する。

図８は、ゲートドライバＩＣ１２ｂの走査・出力バッファ回路３１ａおよび３１ｂのタイミングチャート図である。走査・出力バッファ回路３１ａは、奇数行目の画素のゲート信号線１７ａを担当し、走査・出力バッファ回路３１ｂは、偶数行目の画素のゲート信号線１７ａを担当する。つまり、走査・出力バッファ回路３１ａは、ゲート信号線Ｇｂ１、Ｇｂ３、Ｇｂ５、Ｇｂ７、・・・・・・・・Ｇｂ７１５、Ｇｂ７１７、Ｇｂ７１９と順次、オン電圧を印加する。走査・出力バッファ回路３１ｂは、偶数行目の画素のゲート信号線１７ａを担当する。つまり、走査・出力バッファ回路３１ｂは、ゲート信号線Ｇｂ２、Ｇｂ４、Ｇｂ６、Ｇｂ８、・・・・・・・・Ｇｂ７１６、Ｇｂ７１８、Ｇｂ７２０と順次、オン電圧を印加する。

なお、以上の実施の形態において、ゲート信号線１７にオン電圧（Ｖｏｎ）を印加する期間は、１Ｈ期間として説明しているが、本願発明はこれに限定するものではない。オン電圧を印加する期間は、２Ｈ以上連続してもよい。また、表示画面２０において、オン電圧を印加している箇所が、複数存在してもよい。

以上の事項は、Ｖｏｆｆ２電圧に関しても同様である。また、オン電圧を１種類としたが、これに限定するものではない。たとえば、Ｖｏｎ１、Ｖｏｎ２などのように、複数種類のオン電圧をゲート信号線１７に印加してもよい。

図８のタイミングチャートの上段部（ＣＬＫ２Ａ、ＳＴＶ２Ａ、ＣＴＬ２Ａ、Ｇｂ１、Ｇｂ３、Ｇｂ５、・・・・・・・）は、図７で説明しているので説明を省略する。

図８のタイミングチャートの下段部（ＣＬＫ２Ｂ、ＳＴＶ２Ｂ、ＣＴＬ２Ｂ、Ｇｂ２、Ｇｂ４、Ｇｂ６、・・・・・・・）はゲートドライバＩＣ１２ｂの走査・出力バッファ回路３１ｂの動作を示している。

ゲート信号線Ｇｂ２は、ＣＬＫ２Ｂ信号の立ち上がりに同期してＶｏｎ電圧が印加され、ＣＴＬ２Ｂ信号の立ち上がりに同期してＶｏｆｆ２電圧が印加される。その後、ＣＬＫ２Ｂ信号の立ち上がり信号に同期してＶｏｆｆ１電圧が印加され、次にゲート信号線Ｇ２が選択されるまで保持される。

同様に、ゲート信号線Ｇｂ４は、ＣＬＫ２Ｂ信号の立ち上がりに同期してＶｏｎ電圧が印加され、ＣＴＬ２Ｂ信号の立ち上がりに同期してＶｏｆｆ２電圧が印加される。その後、ＣＬＫ２Ｂ信号の立ち上がり信号に同期してＶｏｆｆ１電圧が印加され、次にゲート信号線Ｇ４が選択されるまで保持される。

また、ゲート信号線Ｇｂ６は、ＣＬＫ２Ｂ信号の立ち上がりに同期してＶｏｎ電圧が印加され、ＣＴＬ２Ｂ信号の立ち上がりに同期してＶｏｆｆ２電圧が印加される。その後、ＣＬＫ２Ｂ信号の立ち上がり信号に同期してＶｏｆｆ１電圧が印加され、次にゲート信号線Ｇ６が選択されるまで保持される。

以下、同様に、ゲートドライバＩＣ１２ｂの走査・出力バッファ回路３１ｂが担当する偶数番目のゲート信号線１７が順次、ゲート電圧３値駆動が実施される。

図８のタイミングチャートから、Ｇｂ１にオン電圧が印加される期間は、ＭＣＬＫの１周期であり、１水平走査期間となっている。Ｇｂ２にオン電圧が印加される期間は、ＭＣＬＫの１周期であり、１水平走査期間となっている。また、Ｇｂ１とＧｂ２とは、１Ｈ期間で、オン電圧位置が変化している。以下、Ｇｂ２、Ｇｂ３、・・・・・・においても同様である。

ゲートドライバＩＣ１２ａの走査・出力バッファ回路３１ａも、また、Ｇａ１とＧａ２とは、１Ｈ期間で、オン電圧位置が変化している。以下、Ｇａ３、Ｇａ４、・・・・・・においても同様である。

以上のことから、各画素行のゲート信号線１７ａは、ゲートドライバＩＣ１２ａ、１２ｂと同期をとって、オン電圧、オフ電圧の印加するタイミングが制御される。

なお、オン電圧（Ｖｏｎ）を印加する期間は、２Ｈ以上であってもよいことは言うまでもない。ゲートドライバＩＣ１２ａの走査・出力バッファ回路３１ａと、ゲートドライバＩＣ１２ｂの走査・出力バッファ回路３１ａ、３１ｂが同期をとり、両走査・出力バッファ回路３１が選択したゲート信号線１７に同一の電圧が、ずれなく印加できるように制御する。

［１−３．効果等］
以上のように、本開示の画像表示装置は、ＥＬ素子を有する画素をマトリックス状に配置した表示画面と、ゲートドライバＩＣなどの順次駆動回路とを含むことを特徴とする。

本開示は、第１のゲートドライバＩＣと、第２のゲートドライバＩＣとを具備する。ゲートドライバＩＣは、少なくとも、第１および第２のシフトレジスタ回路を有する。表示画面にマトリックス状に配置された画素には、第１のゲート信号線および第２のゲート信号線が形成されている。第１のゲート信号線の一端は、第１のゲートドライバＩＣの出力端子に接続され、第１のゲート信号線の他端は、第２のゲートドライバＩＣの出力端子に接続され、第２のゲート信号線の一端は、第１のゲートドライバＩＣの出力端子に接続され、第２のゲート信号線の他端は、開放されている。第１のゲートドライバＩＣ内に形成された第１のシフトレジスタ回路は、第１のゲート信号線を制御し、第１のゲートドライバＩＣ内に形成された第２のシフトレジスタ回路は、第２のゲート信号線を制御する。第２のゲートドライバＩＣ内に形成された第１のシフトレジスタ回路は、第１の画素行に位置する第１のゲート信号線を制御し、第２のゲートドライバＩＣ内に形成された第２のシフトレジスタ回路は、第２の画素行に位置する第２のゲート信号線を制御する。

本開示は、画素に印加する映像信号を出力するソースドライバ回路と、ソースドライバ回路が出力する映像信号を伝達するソース信号線と、第１のゲートドライバ回路と、第２のゲートドライバ回路と、画素を選択する選択電圧、または画素を非選択にする第１の非選択電圧、または画素を非選択にする第２の非選択電圧を伝達する第１のゲート信号線および第２のゲート信号線を具備する。

第１のゲートドライバ回路および第２のゲートドライバ回路は、第１の非選択電圧と第２の非選択電圧と選択電圧から電圧を選択して第１のゲート信号線および第２のゲート信号線に出力し、画素は、駆動用トランジスタと、第１のスイッチ用トランジスタと、第２のスイッチ用トランジスタを有し、第１および第２のゲートドライバ回路は、第１の走査回路と、第２の走査回路とを有し、第２のゲードドライバ回路は、第１の走査回路を制御する第１の制御端子と、第２の走査回路を制御する第２の制御端子とを有する。

第１のゲートドライバ回路の動作クロック周波数は、第２のゲートドライバ回路のクロック周波数の整数倍の周波数であり、走査回路は、クロック周波数に同期して動作する。

表示画面には、第１の画素行と第２の画素行を有し、第１の画素行の第１のゲート信号線は、第１のゲートドライバ回路の第１の走査回路と、第２のゲートドライバ回路の第１の走査回路に接続され、第１の画素行の第２のゲート信号線は、第１のゲートドライバ回路の第２の走査回路に接続され、第２の画素行の第１のゲート信号線は、第１のゲートドライバ回路の第１の走査回路と、第２のゲートドライバ回路の第２の走査回路に接続され、ゲートドライバ回路の走査回路は、選択電圧を出力時に制御端子の制御により第２の非選択電圧を出力し、制御端子の制御後、クロック周波数に同期して第１の非選択電圧を出力することを特徴とする。

この構成により、ゲート信号線の端子の数および配列にかかわらず、また画像表示装置の仕様等にかかわらず使用できる汎用性の高いゲートドライバＩＣ（回路）を用いた画像表示装置を提供することができる。また、各ゲート信号線で必要とするスルーレートに対応させてゲートドライバ回路（ＩＣ）を配置あるいはパネルモジュールを構成することができる。

なお、ゲートドライバＩＣ（回路）１２ａ及び１２ｂはこの順に、第１のゲートドライバ回路及び第２のゲートドライバ回路に相当する。また、走査・出力バッファ回路３１ａ及び３１ｂはこの順に、第１の走査回路及び第２の走査回路に相当する。また、スイッチ用トランジスタ１１ｂ及び１１ｄはこの順に、第１のスイッチ用トランジスタ及び第２のスイッチ用トランジスタに相当する。また、ゲート信号線１７ａ及び１７ｂはこの順に、第１のゲート信号線及び第２のゲート信号線に相当する。また、走査・出力バッファ回路３１ａのＣＴＬ＊＊端子（ＣＴＬ１Ａ、ＣＴＬ２Ａ）は第１の制御端子に相当し、走査・出力バッファ回路３１ｂのＣＴＬ＊＊端子（ＣＴＬ１Ｂ、ＣＴＬ２Ｂ）は第２の制御端子に相当する。

（実施の形態１の変形例）
次に、実施の形態１の変形例について説明する。

図１０は、本開示の実施の形態１の変形例におけるゲートドライバＩＣ１２の構成を示すブロック図である。図３の実施の形態１との差異は、ゲートドライバＩＣ１２の入力端子のうちＣＴＬ＊＊端子（ＣＴＬ２Ａ、ＣＴＬ２Ｂ）がＦＮＣ＊＊端子（ＦＮＣ２Ａ、ＦＮＣ２Ｂ）となっている点である。図４と図１１においても同様である。なお、図１１は、実施の形態１の変形例におけるゲートドライバＩＣ１２を実装した本開示の画像表示装置の構成図である。

なお、クロックＣＬＫ＊＊の１クロック周期とは、任意のＣＬＫ＊＊の立ち上りエッジから次のクロックの立ち上りエッジとして例示しているが、これに限定されない。たとえば、任意のＣＬＫ＊＊の立下りエッジから次のクロックの立下がりエッジを１クロック周期としてもよい。また、ＣＬＫ＊＊が立ち上がりと立下りの両方でシフト動作あるいは変化等を行う構成の場合は、ＣＬＫ＊＊が立ち上がりと立下りで２クロック周期であり、ＣＬＫ＊＊の立ち上がりまたはクロックの立下りが１クロック周期に対応する。また、ＣＬＫ＊＊の立下りエッジまたは、クロックの立下がりでなく、クロックの電圧レベルで動作あるいは変化等する場合は、所定のレベルを判定基準として、クロック周期を決定する。

また、本開示の形態におけるゲートドライバ回路は、ゲートドライバ回路１２ａ、１２ｂが同一仕様で、かつ入力されるクロック信号が同一周波数の場合、ゲートドライバ回路１２ａが、１クロック周期（１動作）でシフトレジスタ等が１シフト動作するのに対し、ゲートドライバ回路１２ｂが、ｎ（ｎは２以上の整数）クロック周期（ｎ動作）でシフトレジスタ等が１シフトするように構成あるいは設定できることを特徴とする。以上の事項は、本発明の開示例に適時適用される。たとえば、図４、図５、図７、図８などの開示例に対しても適用できる。また、図１０、図１１、図１２〜図１７などの開示例に対しても適用できることは言うまでもない。

ＦＮＣ＊＊端子（ＦＮＣ２Ａ、ＦＮＣ２Ｂ）は、ロジック端子であり、図９のシフトレジスタ回路９１へのデータ入力（ＳＴＶＡ、ＳＴＶＢ）およびクロック制御（ＣＬＫ）と、選択回路９２の制御を切り替える端子である。図７のように、ＣＬＫ２Ａの立ち上がりとＣＴＬ２Ａの立ち上がりの制御をシフトレジスタの制御で実施する。

なお、本開示の形態において、ＣＬＫ＊＊の立ち上がりで「１動作」するとして説明するが、これに限定するものではなく、ＣＬＫ＊＊の立下りで、「１動作」するとしてもよい。また、ＣＬＫ＊＊の立ち上がりと、立下りの、それぞれで「１動作」するとしてもよい。ＣＬＫ＊＊の電位レベルで「動作」するとしてもよい。なお、以上の事項は、ＣＬＫ＊＊に限定されるものではなく、他の制御信号に関しても、適時、適用できることは言うまでもない。

なお、図９のシフトレジスタ回路では図示していないが、クロックＣＬＫの分周回路、シフトレジスタ回路９１のデータ位置のシフト位置の制御回路などが形成されている。つまり、ＦＮＣ端子に印加するロジック信号により、図１２のシフト状態と図１５のシフト状態とを切り替える。

図１２の走査・出力バッファ回路３１３１（あるいはゲートドライバ回路１２）のシフト状態を第２のモードと呼び、図１５の走査・出力バッファ回路３１３１（あるいはゲートドライバ回路１２）のシフト状態を第１のモードと呼ぶ。図１５では、１クロック周期に同期して、走査・出力バッファ回路３１３１内のデータ位置がシフトされる。図１２では、図１５に比較してｎクロック周期（開示例では２クロック周期）に同期して、走査・出力バッファ回路３１３１内のデータ位置がシフトされる。ゲートドライバ回路１２ａとゲートドライバ回路１２ｂのクロック端子（ＣＬＫ＊＊）には、同一クロックが入力される。図１１の本開示の形態における画像表示装置では、ゲートドライバ回路１２ａは、ＦＮＣ１Ａ端子＝“Ｌ“にされ、第１のモードとして動作する。したがって、ゲートドライバ回路１２ａは、１クロック周期で、シフトレジスタ３１内のデータ位置がシフトされる。ゲートドライバ回路１２ｂは、ＦＮＣ１Ａ端子＝“Ｈ“にされ、第２のモードとして動作する。したがって、ゲートドライバ回路１２ａは、２クロック周期で、シフトレジスタ３１内のデータ位置がシフトされる。

ＦＮＣ端子へのロジックがＨの場合は、図１２のように、各ゲート信号線にオン電圧（Ｖｏｎ）を印加する位置は、２クロックでシフトされる（２クロック周期でシフトされる）。つまり、ゲートドライバ回路１２ａのシフト動作は、ゲートドライバ回路１２ｂのシフト動作に比較して２倍となる。もしくは、ゲートドライバ回路１２ｂのシフト動作に必要なクロック入力数は、ゲートドライバ回路１２ａのシフト動作に必要なクロック入力数に比較して２倍となる。したがって、オン電圧が印加されるゲート信号線は、２クロックごとに、ゲート信号線Ｇｂ１、Ｇｂ３、Ｇｂ５、・・・・・とオン電圧が印加される。一方、ＦＮＣ端子へのロジックがＬの場合は、図１５のように、各ゲート信号線にオン電圧（Ｖｏｎ）を印加する位置は、１クロックでシフトされる。したがって、オン電圧が印加されるゲート信号線は、ゲート信号線Ｇｂ１、Ｇｂ３、Ｇｂ５、・・・・・となる。また、走査・出力バッファ回路３１ａのＦＮＣ＊＊端子（ＦＮＣ１Ａ、ＦＮＣ２Ａ）は第１の制御端子に相当し、走査・出力バッファ回路３１ｂのＦＮＣ＊＊端子（ＦＮＣ１Ｂ、ＦＮＣ２Ｂ）は第２の制御端子に相当する。

以上のように、ＦＮＣ端子へのロジックがＬの場合は、通常のように、１クロック（周期）で各画素行が順次、選択される。ＦＮＣ端子へのロジックがＨの場合は、２クロック（周期）で各画素行が選択される。

なお、図１１の実施例では、ゲートドライバ回路１２ｂのシフトレジスタ３１ａが奇数番目の画素行を担当し、ゲートドライバ回路１２ｂのシフトレジスタ３１ｂが偶数番目の画素行を担当する開示例である。図１１の実施例では、図１に図示するように、表示画面２０の右辺に配置したゲートドライバＩＣ１２ｂは、表示画面２０の左辺に配置したゲートドライバ回路１２ａの１／２個の個数で、画像表示装置を構成できる。ゲートドライバ回路１２ｂのシフトレジスタ３１の１シフト動作に必要とするクロック数（クロック周期）は、ゲートドライバ回路１２ａのシフトレジスタ３１の２倍である。

また、ゲートドライバ回路１２ｂが３つのシフトレジスタ３１（３１ａ、３１ｂ、３１ｃ）を内蔵し、走査・出力バッファ回路３１３１ａが、３ｍ−２（ｍは、１以上の整数）画素行を担当し、走査・出力バッファ回路３１３１ｂが、３ｍ−１（ｍは、１以上の整数）画素行を担当し、走査・出力バッファ回路３１３１ｃが、３ｍ（ｍは、１以上の整数）画素行を担当する場合、ゲートドライバ回路１２ｂのシフトレジスタ３１の１シフト動作に必要とするクロック数（クロック周期）は、ゲートドライバ回路１２ａのシフトレジスタ３１の３倍である開示例が例示される。この場合は、表示画面２０の右辺に配置したゲートドライバＩＣ１２ｂは、表示画面２０の左辺に配置したゲートドライバ回路１２ａの１／３個の個数で、画像表示装置を構成できる。以上の事項は、たとえば、図２、図４、図２０、図２２などの他の本発明の開示例にも適用できることは言うまでもない。

ＦＮＣ端子に印加ロジックのＨとＬとは逆であってもよいことは言うまでもない。また、ＦＮＣ端子がＨの場合に、２クロック（周期）で各画素行が選択されるとしたが、これに限定するものではなく、たとえば、３クロック（周期）、４クロック（周期）ごとに各画素行が選択されるように構成してもよい。

クロック（ＣＬＫ＊＊）端子に入力されるクロックにより、ゲートドライバ回路１２の走査・出力バッファ回路３１３１内のデータがシフト動作する。走査・出力バッファ回路３１３１のシフト動作を実施するクロック入力数は、ゲートドライバ回路１２ｂは、ゲートドライバ回路１２ａにｎ倍（３は、２以上の整数）のクロック入力数となる。なお、以上の事項は、本発明の開示例に適時適用される。たとえば、図４、図５、図７、図８などの開示例に対しても適用できる。また、図１０、図１１、図１２〜図１７などの開示例に対しても適用できることは言うまでもない。

ＦＮＣのロジック信号は、ＦＮＣ＝“Ｈ”で図１２のシフト動作（第２のモード）を実施する。図４のゲートドライバＩＣ１２ｂの動作である。ＦＮＣ＝“Ｌ”で、図１５のシフト動作（第１のモード）を実施する。図４のゲートドライバＩＣ１２ａの動作である。ＦＮＣ＊＊端子は、動作モード（第１のモード、第２のモード）を設定する設定回路に接続されている端子である。ＦＮＣ＊＊端子へのロジック設定により、設定回路は、第１のモードまたは第２のモードを選択し、走査・出力バッファ回路３１３１の動作を設定する。

なお、ＦＮＣ＊＊端子へのロジック設定により、第１のモードと第２のモードを設定するとしたが、これに限定するものではない。たとえば、コマンド伝送配線を介して、設定回路にコマンド設定を行い、第１のモードと第２のモードを設定できるように構成してもよい。たとえば、図３５に図示するように、外部からコマンドとしてのＤＡＴＡが、コマンド伝送線を介してゲートドライバＩＣ１２に入力され、コマンドデコーダ回路３５１で、入力ＤＡＴＡを設定コマンドに変換する、動作あるいは機能を設定する構成が例示される。コマンドデコーダ回路３５１が第１のモードと第２のモードを設定する設定回路として機能する。

図１２は、図１１のゲートドライバＩＣ１２ｂの走査・出力バッファ回路３１ａのタイミングチャート図である。ＦＮＣ２Ａ端子には、ロジック“Ｈ”とされる。また、Ｖｏｎ電圧を印加する時間は、１Ｈ（１画素行選択期間）である。また、ＳＥＬ２Ａ端子は、“Ｈ”とし、ゲート電圧３値駆動が実施されている。なお、ゲート電圧２値駆動とゲート電圧３値駆動の切り替えあるいは設定も、ＦＮＣ＊＊端子と同様に、ハード端子で設定してもよいし、図３５に図示するように、コマンド伝送信号ＤＡＴＡを介して、設定できるように構成してもよい。他の端子（ＳＴＶ＊＊、ＣＬＫ＊＊、ＳＥＬ＊＊など）、あるいは設定に置いても同様である。

ＣＬＫ２Ａ端子へのクロック入力と、ＳＴＶ２Ａのデータ（ストローブ）信号により、走査・出力バッファ回路３１ａが制御される。ゲート信号線Ｇｂ１、Ｇｂ３、・・・・・・Ｇｂ７１７、Ｇｂ７１９に印加される電圧（Ｖｏｎ、Ｖｏｆｆ１、Ｖｏｆｆ２）およびタイミングは、図７と同様になる。

図１３は、図１１のゲートドライバＩＣ１２ｂの走査・出力バッファ回路３１ｂのタイミングチャート図である。ＦＮＣ２Ｂ端子には、ロジック“Ｈ”とされる。また、Ｖｏｎ電圧を印加する時間は、１Ｈ（１画素行選択期間）である。また、ＳＥＬ２Ｂ端子は、“Ｈ”とし、ゲート電圧３値駆動が実施されている。

ＣＬＫ２Ｂ端子へのクロック入力と、ＳＴＶ２Ｂのデータ（ストローブ）信号により、走査・出力バッファ回路３１ｂが制御される。ゲート信号線Ｇｂ２、Ｇｂ４、・・・・・・Ｇｂ７１８、Ｇｂ７２０に印加される電圧（Ｖｏｎ、Ｖｏｆｆ１、Ｖｏｆｆ２）およびタイミングは、図８の下段と同様になる。

図１４は、図１２において、Ｖｏｎの印加期間を２Ｈとした実施の形態である。他の構成、動作などは図１２と同様であるので説明を省略する。Ｖｏｎの印加期間を２Ｈとすることにより、ゲート信号線１７には、２Ｈの期間（２画素行選択時間）の間、連続してオン電圧が印加される。したがって、選択されたゲート信号線には、十分なオン電圧を印加することができ、各ゲート信号線に接続されたトランジスタ１１を十分にオンさせることができる。たとえば、図１１のスイッチ用トランジスタ１１ｂに２Ｈ期間の間、オン電圧を印加することにより、ソースドライバＩＣ（回路）１４からの映像信号を良好に各画素１６に印加することができる。上記の実施の形態は、Ｖｏｎ期間を２Ｈとした実施の形態であるが本発明はこれに限定するものではなく、３Ｈ以上の複数Ｈ期間としてもよいことは言うまでもない。

なお、Ｖｏｎ期間を複数Ｈ期間とした場合でも、Ｖｏｆｆ２電圧を印加する期間は、１Ｈ期間とする（ＳＥＬ端子がＨの場合）。

図１５は、図１１のゲートドライバＩＣ１２ａの走査・出力バッファ回路３１ａのタイミングチャート図である。ＦＮＣ１Ａ端子には、ロジック“Ｌ”とされる。つまり、Ｇａ１、Ｇａ３、Ｇａ５と１画素行ずつ選択位置がシフトされる。また、Ｖｏｎ電圧を印加する時間は、１Ｈ（１画素行選択期間）である。また、ＳＥＬ１Ａ端子は、“Ｈ”とし、ゲート電圧３値駆動が実施されている。ＣＬＫ１Ａ端子へのクロック入力と、ＳＴＶ１Ａのデータ（ストローブ）信号により、走査・出力バッファ回路３１ａが制御される。ゲート信号線Ｇａ１、Ｇａ３、・・・・・・Ｇａ７１７、Ｇａ７１９には、順次Ｖｏｎ、Ｖｏｆｆ１、Ｖｏｆｆ２が印加される。

図１５のタイミングチャートをゲートドライバＩＣ１２ａの走査・出力バッファ回路３１ａに実施し、図１２のタイミングチャートをゲートドライバＩＣ１２ｂの走査・出力バッファ回路３１ａに実施し、図１３のタイミングチャートをゲートドライバＩＣ１２ｂの走査・出力バッファ回路３１ｂに実施することにより、各画素のゲート信号線１７ａは、両側駆動が実現される。

また、ゲートドライバＩＣ１２ａの走査・出力バッファ回路３１ｂは、ＳＥＬ１Ｂ端子を“Ｌ”とし、ゲート電圧２値駆動として、図１５のタイミングチャートを実施する（図１５のＶｏｆｆ２期間をＶｏｆｆ１期間とする。ＳＴＶ１ＡはＳＴＶ１Ｂ、Ｇａ１はＧａ２、Ｇａ３はＧａ４、Ｇａ５はＧａ６、・・・・・・Ｇａ７１７はＧａ７１８、Ｇａ７１９はＧａ７２０と置き換える）。

ゲートドライバＩＣ１２ａの走査・出力バッファ回路３１ａにおいても、ＦＮＣ１Ａ＝“Ｈ”とし、ＳＥＬ１Ａ＝“Ｌ”とすれば、図１６の駆動方式を実現できる。また、ゲートドライバＩＣ１２ａの走査・出力バッファ回路３１ａにおいても、ＳＴＶ１Ａ端子に入力するデータを２Ｈ幅とし、ＦＮＣ１Ａ＝“Ｈ”とし、ＳＥＬ１Ａ＝“Ｌ”とすれば、図１７の駆動方式を実現できる。

（実施の形態２）
以上の実施の形態１及びその変形例は、各画素のゲート信号線１７が２本（２種類）の場合であった。これに対し、本実施の形態に係る画像表示装置は、実施の形態１及びその変形例と比較して、各画素のゲート信号線が４本（４種類）である点が異なる。図２の画素回路では、ソース信号線１８からの映像信号は、スイッチ用トランジスタ１１ｂをオンさせ、駆動用トランジスタ１１ａのゲート端子に、直流的に印加される。図１８の画素回路では、ソース信号線１８からの映像信号は、スイッチ用トランジスタ１１ｂをオンさせ、駆動用トランジスタ１１ａのゲート端子に、コンデンサ１９ｂを介して交流的に印加される。

また、図１８の画素回路では、スイッチ用トランジスタ１１ｃ、１１ｅ、１１ｄを動作させることにより、駆動用トランジスタ１１ａの特性バラツキをキャンセルするオフセットキャンセル駆動を実施し、表示ムラのない良好な表示品位を実現する。以下、図面を参照しながら、実施の形態２を説明する。

［２−１．構成］
［２−１−１．画素］
図１８は、本実施の形態に係る画像表示装置の画素構成の説明図であり、各画素のゲート信号線１７が４本（４種類）の場合である。なお、各ゲート信号線１７ａ、１７ｂ、１７ｃ、１７ｄを特に区別せず、上記のようにゲート信号線１７と記載する場合がある。

ゲート信号線１７ａ（Ｇａ）は、スイッチ用トランジスタ１１ｅのゲート端子に接続され、スイッチ用トランジスタ１１ｅをオンオフ制御する。ゲート信号線１７ｂ（Ｇｂ）は、スイッチ用トランジスタ１１ｂのゲート端子に接続され、スイッチ用トランジスタ１１ｂをオンオフ制御する。ゲート信号線１７ｃ（Ｇｃ）は、スイッチ用トランジスタ１１ｃのゲート端子に接続され、スイッチ用トランジスタ１１ｃをオンオフ制御する。ゲート信号線１７ａ（Ｇｄ）は、スイッチ用トランジスタ１１ｄのゲート端子に接続され、スイッチ用トランジスタ１１ｄをオンオフ制御する。各トランジスタ１１、コンデンサ１９の結線状態は、図１８の等価回路図に示しているので説明を省略する。

図１８の画素構成では、ゲート信号線１７ａ、１７ｂにゲートドライバＩＣ１２ａ、１２ｂが接続され、両側駆動が実施される。ゲート信号線１７ｃ、１７ｄには、ゲートドライバＩＣ１２ａのみが接続され、片側駆動が実施される。

図１８において、Ｐチャンネルの駆動用トランジスタ１１ａのドレイン端子に、スイッチ用トランジスタ１１ｄのソース端子が接続され、スイッチ用トランジスタ１１ｄのドレイン端子にＥＬ素子１５のアノード端子が接続されている。また、ＥＬ素子１５のカソード端子には、カソード電圧Ｖｓｓが印加されている。駆動用トランジスタ１１ａのソース端子には、アノード電圧Ｖｄｄが印加されている。

ゲート信号線１７ｄにオン電圧が印加されると、スイッチ用トランジスタ１１ｄがオンし、駆動用トランジスタ１１ａからの発光電流がＥＬ素子１５に供給される。ＥＬ素子１５は、発光電流の大きさに基づき発光する。

駆動用トランジスタ１１ａのゲート端子とドレイン端子間には、スイッチ用トランジスタ１１ｃのソース端子とドレイン端子が接続され、ゲート信号線１７ｃにオン電圧が印加されることにより、駆動用トランジスタ１１ａのゲート端子とドレイン端子間を短絡（接続）する。

駆動用トランジスタ１１ａのゲート端子には、コンデンサ１９ｂの１端子が接続され、コンデンサ１９ｂの他の端子は、スイッチ用トランジスタ１１ｂのドレイン端子と接続されている。スイッチ用トランジスタ１１ｂのソース端子は、ソース信号線１８と接続されている。ゲート信号線１７ｂのオン電圧が印加されると、スイッチ用トランジスタ１１ｂがオンして、ソース信号線１８に印加された映像信号（電圧、電流）Ｖｓが、画素１６に印加される。なお、本開示において映像信号は、映像信号電圧としているが、映像信号電流であってもよい。

コンデンサ１９ａの一端子は、トランジスタ１１ｂのドレイン端子と接続され、他方の端子は、アノード電極と接続され、アノード電圧Ｖｄｄが印加される。

なお、コンデンサ１９ａの他方の端子は、アノード電極と接続され、アノード電圧Ｖｄｄが印加されているとしたが、これに限定するものではない。たとえば、他の任意の直流電圧と接続してもよい。

トランジスタ１１ｄのソース端子は、アノード電極と接続され、アノード電圧Ｖｄｄが印加されているとしたが、これに限定するものではない。たとえば、他の任意の直流電圧と接続してもよい。つまり、コンデンサ１９ａの他の端子と、トランジスタ１１ａのソース端子は、異なる電位の端子と接続してもよい。

一例として、トランジスタ１１ａのソース端子は、アノード電圧Ｖｄｄが印加された電極または配線と接続し、コンデンサ１９ａの一方の端子を、直流電圧Ｖｂ＝５（Ｖ）の電圧が印加された電極または配線と接続する構成が例示される。

トランジスタ１１ｅのドレイン端子は、トランジスタ１１ｂのドレイン端子と接続され、トランジスタ１１ｅのソース端子は、リセット電圧Ｖａが印加された電極あるいは信号線と接続されている。ゲート信号線１７ａにオン電圧が印加されることにより、トランジスタ１１ｅがオンし、リセット電圧Ｖａがコンデンサ１９ａに印加される。

トランジスタ１１ｃ、トランジスタ１１ｅはＰチャンネルにし、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を採用する。また、このトランジスタ１１ｃ、１１ｅは、少なくともダブルゲート（ディアルゲート）以上にする。このましくは、トリプルゲート以上にする。つまり、複数のトランジスタのゲートが直列に接続した構造を採用する。ＬＤＤ構造、マルチゲート（ディアルゲート、トリプルゲート、あるいはそれ以上のゲート数）を採用することにより、トランジスタ１１ｃ、１１ｅのオフ特性を良好にできる。トランジスタ１１ｃ、トランジスタ１１ｅのオフ特性を良好にしないと、コンデンサ１９の電荷の良好な保持ができなくなる。

なお、トランジスタ１１ｃ、１１ｅ以外のトランジスタもＰチャンネルを採用し、ＬＤＤ構造を採用することが好ましい。また、必要に応じて、トランジスタはマルチゲート構造とする。

トランジスタのマルチゲート（ディアルゲート以上）を用いることにより、また、ＬＤＤ構造と組み合わせることにより、オフリークを抑制でき、良好なコントラスト、オフセットキャンセル動作を実現できる。また、良好な高輝度表示、画像表示を実現できる。

［２−１−２．ゲートドライバＩＣ］
図１９は、図１８のような、画素のゲート信号線１７の種類（独立に制御すべきゲート信号線１７の数）が４の場合に対応する本開示のゲートドライバＩＣ１２のブロック図である。

ゲートドライバＩＣ１２には、４つの走査・出力バッファ回路３１（３１ａ、３１ｂ、３１ｃ、３１ｄ）が形成または配置されている。走査・出力バッファ回路３１ａはゲート信号線１７ａを駆動し、走査・出力バッファ回路３１ｂはゲート信号線１７ｂを駆動する。走査・出力バッファ回路３１ｃはゲート信号線１７ｃを駆動し、走査・出力バッファ回路３１ｄはゲート信号線１７ｄを駆動する。他の構成は、他の実施の形態と同様であるので説明を省略する。

次に、このように構成されたゲートドライバＩＣ１２と表示画面２０との接続関係について説明する。

図２０は、本開示の画像表示装置の模式図であり、すなわち、ゲートドライバＩＣ１２を実装した実施の形態２にかかる画像表示装置の構成図である。ゲートドライバＩＣ１２ａの走査・出力バッファ回路３１（３１ａ、３１ｂ、３１ｃ、３１ｄ）は、それぞれ異なるゲート信号線１７（１７ａ、１７ｂ、１７ｃ、１７ｄ）を制御し、オン電圧、オフ電圧をゲート信号線１７に印加する。ゲートドライバＩＣ１２ｂの走査・出力バッファ回路３１ａ、３１ｂは、奇数番目の画素行のゲート信号線１７（１７ａ、１７ｂ）を制御し、オン電圧、オフ電圧をゲート信号線に印加する。ゲートドライバＩＣ１２ｂの走査・出力バッファ回路３１ｃ、３１ｄは、偶数番目の画素行のゲート信号線１７（１７ｃ、１７ｄ）を制御し、オン電圧、オフ電圧をゲート信号線に印加する。

ゲート信号線１７ａ、ゲート信号線１７ｂは、ゲートドライバＩＣ１２ａおよび１２ｂにより駆動される。つまり、ゲート信号線１７ａ、１７ｂは両側駆動が実施される。スイッチ用トランジスタ１１ｅは、Ｖａ電圧を駆動用トランジスタ１１ａのゲート端子に印加する機能を実施し、スイッチ用トランジスタ１１ｂは、映像信号電圧を駆動用トランジスタ１１ａに供給するに機能を実施するため、高速なオンオフ動作が必要である。ゲート信号線１７ａ、１７ｂに、両側駆動を実施することにより、スイッチ用トランジスタ１１ｂ、１１ｅを良好なスルーレートで動作させることができる。一方、スイッチ用トランジスタ１１ｃ、１１ｄは、高速動作を必要としない。したがって、ゲートドライバＩＣ１２ａのみによる片側駆動で十分な機能を実現できる。

図２０の実施例において、ゲートドライバＩＣ１２ａは、すべての画素行のゲート信号線１７（１７ａ、１７ｂ、１７ｃ、１７ｄ）を担当する。ゲートドライバＩＣ１２ｂのシフトレジスタ・出力回路３１ａ、３１ｂは、奇数画素行のゲート信号線１７ａ、１７ｂを担当し、ゲートドライバＩＣ１２ｂのシフトレジスタ・出力回路３１ｃ、３１ｄは、偶数画素行のゲート信号線１７ａ、１７ｂを担当する。図２０の構成においても、図１、図１１と同様に、ゲートドライバＩＣ１２ｂの使用個数は、ゲートドライバＩＣ１２ａの使用個数の１／２個でよい。したがって、ゲートドライバＩＣ１２の使用数量を削減でき、低コストの画像表示装置を提供できる。

ＦＮＣ端子、ＣＬＫ端子、ＳＥＬ端子、ＳＴＶ端子の制御、機能などは、他の実施の形態で説明しているので説明を省略する。また、タイミングチャートに関しても、他の実施の形態で説明しているので説明を省略する。

［２−２．効果等］
以上のように、本実施の形態に係る画像表示装置は、実施の形態１及びその変形例と比較して、各画素１６のゲート信号線１７が４本（４種類）である点が異なる。具体的には、これら４本のゲート信号線１７ａ、１７ｂ、１７ｃ、１７ｄのうち、２本のゲート信号線１７ａ、１７ｂが両側駆動され、２本のゲート信号線１７ａ、１７ｂが片側駆動される。このような画像表示装置においても、実施の形態１及びその変形例と同様の効果を奏する。つまり、ゲート信号線１７の数および配列にかかわらず、また画像表示装置の仕様等にかかわらず使用できる汎用性の高いゲートドライバＩＣ１２ａ、１２ｂを用いることができる。また、ゲートドライバＩＣ１２ｂの使用個数をゲートドライバＩＣ１２ａの使用個数の半分に削減することができ、低コスト化できる。

なお、上記説明では、ゲート信号線１７ａ、１７ｂが両側駆動され、ゲート信号線１７ｃ、１７ｄが片側駆動されるとしたが、両側駆動されるゲート信号線の本数、及び、片側駆動されるゲート信号線の本数はこれに限らない。

図１８の４ゲート信号線／画素の構成で、たとえば、ゲート信号線１７ａが両側駆動で、他のゲート信号線１７（１７ｂ、１７ｃ、１７ｄ）の片側駆動を実施する場合も考えられる。この場合は、ゲートドライバＩＣ１２ｂの使用個数は、ゲートドライバＩＣ１２ａの使用個数の１／４個でよい。したがって、ゲートドライバＩＣ１２の使用数量を削減でき、低コストの画像表示装置を提供できる。

（実施の形態２の変形例）
［３−１．構成］
［３−１−１．画素］
画素構成としては、図２１の構成も例示される。図２１は、実施の形態２の変形例における画素回路の回路図である。図２１においても、ゲート信号線１７ａ、１７ｂはゲートドライバＩＣ１２ａ、１２ｂによる両側駆動が実施される。ゲート信号線１７ｃ、１７ｄはゲートドライバＩＣ１２ａによる片側駆動が実施される。

ソースドライバＩＣ（回路）１４は、ソース信号線１８に接続されており、表示画像に対応した映像信号電圧をＥＬ素子１５へ出力する機能を有する駆動回路である。

なお、図示を省略した制御回路は、ゲートドライバＩＣ（回路）１２、ソースドライバＩＣ（回路）１４制御を行う機能を有する制御回路である。制御回路は、各ＥＬ素子１５の補正データなどが記憶されたメモリ（図示せず）を備え、メモリに書き込まれた補正データ等を読み出し、外部から入力された映像信号を、その補正データに基づいて補正して、ソースドライバＩＣ（回路）１４へと出力する。

また、図２１には記載されていないが、アノード電圧Ｖｄｄ、カソード電圧Ｖｓｓ及び参照電圧（Ｖｒｅｆ、Ｖｉｎｉ）は、それぞれ、全画素１６に共通接続されており、電圧発生回路（図示せず）に接続されている。また、駆動用トランジスタ１１ａの閾値電圧にＥＬ素子１５の発光開始電圧を加えた電圧が０Ｖよりも大きい場合は、Ｖｉｎｉはカソード電圧Ｖｓｓと略同一電圧としてもよい。これにより電圧発生回路（図示せず）の出力電圧の種類が減り、回路がより簡易になる。

スイッチ用トランジスタ１１ｅは、ゲート端子がゲート信号線１７ｃに接続され、ソースまたはドレインの一方がＶｒｅｆに接続されている。スイッチ用トランジスタ１１ｃは、Ｖｉｎｉをコンデンサ１９ａの電極に印加するタイミングを決定する機能を有する。スイッチ用トランジスタ１１ｅ及びスイッチ用トランジスタ１１ｃは、たとえば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。

コンデンサ１９ａは、第１電極が駆動用トランジスタ１１ａのゲート端子に接続され、第２電極が駆動用トランジスタ１１ａのソース端子に接続されたコンデンサである。

コンデンサ１９ａは、ソース信号線１８から供給された信号電圧に対応した電圧を保持し、たとえば、スイッチ用トランジスタ１１ｂがオフ状態となった後に、駆動用トランジスタ１１ａのゲート・ソース電極間電位を安定的に保持し、駆動用トランジスタ１１ａからＥＬ素子１５へ供給する電流を安定化する機能を有する。

駆動用トランジスタ１１ａは、ドレインがスイッチ用トランジスタ１１ｄを介して第１電源線であるアノード電圧Ｖｄｄに接続され、ソースがＥＬ素子１５のアノードに接続された駆動素子である。駆動用トランジスタ１１ａは、ゲート−ソース間に印加された信号電圧に対応した電圧を、当該信号電圧に対応したドレイン電流に変換する。そして、このドレイン電流を信号電流としてＥＬ素子１５に供給する。駆動用トランジスタ１１ａは、たとえば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。

ＥＬ素子１５は、カソードが第２電源線であるカソード電圧Ｖｓｓに接続された発光素子であり、駆動用トランジスタ１１ａにより上記信号電流が流れることにより発光する。

スイッチ用トランジスタ１１ｄは、ゲートがゲート信号線１７ｂに接続され、ソースまたはドレイン端子の一方が駆動用トランジスタ１１ａのドレイン端子に接続されたスイッチ用トランジスタである。スイッチ用トランジスタ１１ｄは、たとえば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。

コンデンサ１９ａは、コンデンサ１９ａは、まず、定常状態において駆動用トランジスタ１１ａのソース電位（ソース信号線１８の電位）を、スイッチ用トランジスタ１１ｂが導通している状態で記憶する。その後、スイッチ用トランジスタ１１ｂがオフ状態となっても、コンデンサ１９ａの電位が確定されるので駆動用トランジスタ１１ａのゲート電圧が確定される。

なお、コンデンサ１９ａは、ソース信号線１８、ゲート信号線１７にオーバーラップするように（重なるように）形成または配置する。この場合、レイアウトの自由度が向上し、素子間のスペースをより広く確保することが可能になり、歩留まりが向上する。

また、画像表示装置は、画素列数分のソース信号線１８を備えている。ゲート信号線１７は、ゲートドライバＩＣ（回路）１２に接続され、ＥＬ素子１５を含む画素行に属する各ＥＬ素子１５に接続されている。これにより、ゲート信号線１７は、画素１６を含む画素行に属する各ＥＬ素子１５に上記信号電圧を書き込むタイミングを供給する機能、及び当該ＥＬ素子１５の有する駆動用トランジスタ１１ａのゲートに参照電圧を印加するタイミングを供給する機能を有する。

画像表示装置（ＥＬ表示パネル）は、オン電圧（Ｖｏｎ）が複数種類必要となる場合があり、オフ電圧（Ｖｏｆｆ）も複数電圧が必要となる場合がある。その他、イニシャル電圧（Ｖｉｎｉ）、リファレンス電圧（Ｖｒｅｆ）などが必要である。

画像表示装置をこのような構成とすることにより、画像表示装置は表示画面２０に映像の書き込みと消去を同時に行うことができる。したがって、従来のように書き込みが終了するのを待ってから映像を一括表示しなくてもよく、書き込みが終了する前に表示画面２０に行毎に映像を表示することができる。

図２１の画素１６において、Ｎチャンネルの駆動用トランジスタ１１ａのドレイン端子に、スイッチ用トランジスタ１１ｄのソース端子が接続され、スイッチ用トランジスタ１１ｄのドレイン端子にＥＬ素子１５のアノード端子が接続されている。アノード端子には、アノード電圧Ｖｄｄが印加あるいは供給されている。

なお、トランジスタ１１のチャンネル間は双方向であるため、ソース端子とドレイン端子の名称は、説明を容易にするためであり、ソース端子とドレイン端子は入れ替えてもよい。また、ソース端子とドレイン端子の名称は、便宜上あるいは説明を容易にするためであり、たとえば、駆動用トランジスタ１１ａ以外のソース端子とドレイン端子は第１の端子、第２の端子などとしてもよい。また、トランジスタ１１は、Ｎチャンネルトランジスタとして説明するが、Ｐチャンネルトランジスタに置き換えることも可能である。

ＥＬ素子１５のカソード端子には、カソード電圧Ｖｓｓが印加されている。駆動用トランジスタ１１ａのソース端子とＥＬ素子のアノード電圧端子とが電気的に接続されている。スイッチ用トランジスタ１１ｃのソース端子は、駆動用トランジスタ１１ａのソース端子と電気的に接続されている。また、スイッチ用トランジスタ１１ｃのドレイン端子には、イニシャル電圧Ｖｉｎｉが印加あるいは供給されている。

なお、電気的に接続とは、電圧の経路、電流の経路が形成されている状態あるいは形成されうる状態である。たとえば、第１のトランジスタと第２のトランジスタ間に、第３のトランジスタが配置されていても、第１のトランジスタと第２のトランジスタは電気的に接続されている。また、本明細書において、接続を電気的に接続の意味として使用する場合がある。

スイッチ用トランジスタ１１ｂのソース端子は駆動用トランジスタ１１ａのゲート端子と接続されており、スイッチ用トランジスタ１１ｂのドレイン端子は、ソース信号線１８と接続されている。スイッチ用トランジスタ１１ｅのソース端子は駆動用トランジスタ１１ａのゲート端子と接続されており、スイッチ用トランジスタ１１ｅのドレイン端子には、リファレンス電圧Ｖｒｅｆが印加あるいは供給されている。

コンデンサ１９は、駆動用トランジスタ１１ａのゲート端子と駆動用トランジスタ１１ａのソース端子との間に接続されている。

なお、図２１などの実施の形態において、アノード電圧Ｖｄｄ＞リファレンス電圧Ｖｒｅｆ＞カソード電圧Ｖｓｓ＞イニシャル電圧Ｖｉｎｉ、なる関係にすることが好ましい。具体的には、一例として、アノード電圧Ｖｄｄ＝１０〜１８（Ｖ）、リファレンス電圧Ｖｒｅｆ＝１．５〜３（Ｖ）、カソード電圧Ｖｓｓ＝０．５〜２．５（Ｖ）、イニシャル電圧Ｖｉｎｉ＝０〜−３（Ｖ）である。

なお、スイッチ用トランジスタ１１ｄは、駆動用トランジスタ１１ａのソース端子とＥＬ素子１５のアノード端子との間に配置または形成してもよい。

スイッチ用トランジスタ１１ｄのゲート端子は、ゲート信号線１７ｂに接続されている。スイッチ用トランジスタ１１ｅのゲート端子は、ゲート信号線１７ｃに接続されている。スイッチ用トランジスタ１１ｂのゲート端子は、ゲート信号線１７ａに接続されている。スイッチ用トランジスタ１１ｃのゲート端子は、ゲート信号線１７ｄに接続されている。

ゲート信号線１７ｂ（ＧＥ）にオン電圧が印加されると、スイッチ用トランジスタ１１ｄがオンし、駆動用トランジスタ１１ａからの発光電流がＥＬ素子１５に供給される。ＥＬ素子１５は、発光電流の大きさに基づき、発光する。発光電流の大きさは、ソース信号線１８に印加された映像信号を、スイッチ用トランジスタ１１ｂで画素１６に印加することにより決定する。

駆動用トランジスタ１１ａのゲート端子には、コンデンサ１９の１端子が接続され、コンデンサ１９の他の端子は、駆動用トランジスタ１１ａのソース端子と接続されている。スイッチ用トランジスタ１１ｂのドレイン端子は、ソース信号線１８と接続されている。ソースドライバＩＣ１４は、ソース信号線１８に映像信号を印加する。

ゲート信号線１７ａ、１７ｂは、表示画面２０の左右に配置されたゲートドライバＩＣ（１２ａ、１２ｂ）に接続されている。また、ゲート信号線１７ｃ、１７ｄは、表示画面２０の左に配置されたゲートドライバＩＣ１２ａに接続されている。

ゲートドライバＩＣ１２は、画素の選択電圧（オン電圧Ｖｏｎ）をゲート信号線１７に印加する。ゲート信号線１７ｂのオン電圧が印加されると、スイッチ用トランジスタ１１ｂがオンして、ソース信号線１８に印加された映像信号が、画素１６に印加される。

ＥＬ表示パネルには、ＥＬ素子１５を有する画素１６がマトリックス状に形成された表示画面２０が形成されている。

ゲート信号線１７ａ、１７ｂの両端には、ゲートドライバＩＣ１２（１２ａ、１２ｂ）が接続されている。ゲート信号線１７ｃ、１７ｄの片側には、ゲートドライバＩＣ１２ａが接続されている。ゲートドライバＩＣ１２は、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）（図示せず）に実装されている。

同様に、各画素１６には、ソース信号線１８が接続されている。ソース信号線１８の一端には、ソースドライバＩＣ（ソースドライバ回路）１４が接続されている。ソースドライバＩＣ１４は、ＣＯＦ２２（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）（図示せず）に実装されている。

ソースドライバＩＣ（回路）１４は、映像信号を出力し、映像信号は、ソース信号線１８に供給あるいは印加される。

［３−１−２．全体構成］
図２２は、図２１の画素構成の場合の本開示の画像表示装置の説明図である。ゲート信号線１７ａ、１７ｂはゲートドライバＩＣ１２ａ、１２ｂによる両側駆動が実施される。ゲート信号線１７ｃ、１７ｄはゲートドライバＩＣ１２ａによる片側駆動が実施される。ソースドライバＩＣ（回路）１４は、映像信号電圧を発生し、ソース信号線１８に印加する。スイッチ用トランジスタ１１ｂは、ソース信号線１８に印加された映像信号電圧を、画素１６の駆動用トランジスタ１１ａに印加する。

［３−２．効果等］
以上のように、図２１の画素構成を有する本変形例に係る画像表示装置は、実施の形態２と同様の効果を奏する。すなわち、ゲート信号線１７の数および配列にかかわらず、また画像表示装置の仕様等にかかわらず使用できる汎用性の高いゲートドライバＩＣ１２ａ、１２ｂを用いることができる。また、ゲートドライバＩＣ１２ｂの使用個数をゲートドライバＩＣ１２ａの使用個数の半分に削減することができ、低コスト化できる。

（他の実施の形態）
なお、本開示の実施の形態において、両側駆動とは、表示画面２０の左右に配置された２つのゲートドライバＩＣ１２で駆動するとしたが、これに限定するものではない。両側駆動とは、１つのゲートドライバＩＣ１２で駆動するものであれば該当する。たとえば、ゲート信号線１７の片側に２つのゲートドライバＩＣ１２を接続または配置し、駆動する方式も該当する。

つまり、両側駆動とは、１つのゲート信号線１７を複数のゲートドライバＩＣ１２で駆動する方式である。また、ゲート信号線１７は、ゲートドライバＩＣ１２で駆動するとして説明をするが、これに限定するものではない。たとえば、ポリシリコン技術でアレイ基板に直接にゲートドライバ回路（図示せず）を形成または配置し、このゲートドライバ回路でゲート信号線１７を駆動する構成も該当する。

したがって、１つのゲート信号線１７の両側にゲートドライバ回路を接続する構成も本開示の範疇である。また、１つのゲート信号線１７の片側にゲートドライバＩＣ１２を接続し、他の端にゲートドライバ回路を接続した構成も本開示の範疇である。また、１つのゲート信号線１７の片側に、２つのゲートドライバ回路を接続した構成も本開示の範疇である。

また、本開示は、上述した画像表示装置に限らず、このような画素１６がマトリックス状に配置された表示画面２０を有する画像表示装置に用いるゲートドライバ回路として実現されてもよい。

すなわち、本開示の一態様に係るゲートドライバＩＣ１２（ゲートドライバ回路）は、ＣＬＫ＊＊端子（クロック入力端子）と、ＳＴＶ＊＊端子（データ入力端子）と、画像表示装置のゲート信号線１７と接続される複数の出力端子３４と、１クロック入力によりシフトレジスタ回路等が１シフト動作する第１のモード、または、ｎ（ｎは２以上の整数）クロック入力によりシフトレジスタ回路等が１シフト動作する第２のモードを設定する設定手段（設定端子（ＦＮＣ＊＊）、設定回路３５１）とを具備する。ここで、ゲート信号線１７には、出力端子３４から出力される、選択電圧（オン電圧）または非選択電圧（オフ電圧）が印加される。本開示の一態様に係るゲートドライバＩＣ１２（ゲートドライバ回路）は、ＳＴＶ＊＊端子（データ入力端子）に設定されたデータを、ＣＬＫ＊＊端子（クロック入力端子）に入力されたクロックにより、ＳＴＶ＊＊端子（データ入力端子）に取り込み、データはＣＬＫ＊＊端子（クロック入力端子）に入力されたクロックに同期して、ゲートドライバＩＣ１２（ゲートドライバ回路）内をシフトし、ゲートドライバＩＣ１２（ゲートドライバ回路）内のデータ位置に対応して、出力端子から選択電圧または非選択電圧が出力される。また、ＦＮＣ＊＊端子または設定回路３５１が、第１のモードに設定されている時は、データは、ＣＬＫ＊＊端子（クロック入力端子）に入力されたクロックに同期して、ゲートドライバＩＣ１２（ゲートドライバ回路）内をシフトし、ゲートドライバＩＣ１２（ゲートドライバ回路）内のデータ位置に対応して、選択電圧または非選択電圧が出力される。一方、ＦＮＣ＊＊端子または設定回路３５１が、第２のモードに設定されている時は、データは、ＣＬＫ＊＊端子（クロック入力端子）に入力されたクロックのｎ（ｎは２以上の整数）クロック周期に同期して、ゲートドライバＩＣ１２（ゲートドライバ回路）内をシフトし、ゲートドライバＩＣ１２（ゲートドライバ回路）内のデータ位置に対応して、選択電圧または非選択電圧が出力される。

また、非選択電圧には、第１の非選択電圧（Ｖｏｆｆ１電圧、オフ電圧１）と第２の非選択電圧（Ｖｏｆｆ２電圧、オフ電圧２）とがあり、任意の出力端子３４では、選択電圧が出力された後の１クロック周期の期間において、第２の非選択電圧（Ｖｏｆｆ２電圧、オフ電圧２）が出力され、第２の非選択電圧（Ｖｏｆｆ２電圧、オフ電圧２）が出力された後、第１の非選択電圧（Ｖｏｆｆ１電圧、オフ電圧１）が出力されてもよい。

また、ゲートドライバＩＣ１２（ゲートドライバ回路）は、複数の走査・出力バッファ回路３１ａ及び３１ｂ（走査回路）を有してもよく、当該走査・出力バッファ回路３１ａ及び３１ｂ（走査回路）は、それぞれ、ＣＬＫ＊＊端子（クロック入力部）と、ＳＴＶ＊＊端子（データ入力部）とを有してもよい。

また、本開示は、このようなゲートドライバＩＣ１２（ゲートドライバ回路）を用いた画像表示装置として実現されてもよい。つまり、本開示の他の一態様に係る画像表示装置は、画素１６がマトリックス状に配置された表示画面２０と、表示画面２０の第１の辺に配置された上述のゲートドライバＩＣ１２（ゲートドライバ回路）であるゲートドライバＩＣ１２ａ（第１のゲートドライバ回路）と、表示画面２０の第２の辺に配置された上述のゲートドライバＩＣ１２（ゲートドライバ回路）であるゲートドライバＩＣ１２ｂ（第２のゲートドライバ回路）とを具備する。また、ゲートドライバＩＣ１２（ゲートドライバ回路）は、走査・出力バッファ回路３１ａ（第１の走査回路）と、走査・出力バッファ回路３１ｂ（第２の走査回路）とを有し、走査・出力バッファ回路３１ａ（第１の走査回路）は、ＧＥ＊端子（第１の出力端子）と電気的に接続され、走査・出力バッファ回路３１ｂ（第２の走査回路）は、ＧＳ＊端子（第２の出力端子）と電気的に接続されている。また、画素１６のそれぞれには、ゲート信号線１７ａ（第１のゲート信号線）と、ゲート信号線１７ｂ（第２のゲート信号線）とを有し、画素１６には、第１の画素と第２の画素があり、ゲートドライバＩＣ１２ａ（第１のゲートドライバ回路）のＧＥ*端子（第１の出力端子）は、第１の画素のゲート信号線１７ａ（第１のゲート信号線）と電気的に接続され、ゲートドライバＩＣ１２ａ（第１のゲートドライバ回路）のＧＥ*端子（第１の出力端子）は、第２の画素のゲート信号線１７ａ（第１のゲート信号線）と電気的に接続され、ゲートドライバＩＣ１２ａ（第１のゲートドライバ回路）のＧＳ＊端子（第２の出力端子）は、第１の画素のゲート信号線１７ｂ（第２のゲート信号線）と電気的に接続され、ゲートドライバＩＣ１２ａ（第１のゲートドライバ回路）のＧＳ＊端子（第２の出力端子）は、第２の画素のゲート信号線１７ｂ（第２のゲート信号線）と電気的に接続され、ゲートドライバＩＣ１２ｂ（第２のゲートドライバ回路）のＧＥ*端子（第１の出力端子）は、第１の画素のゲート信号線１７ａ（第１のゲート信号線）と電気的に接続され、ゲートドライバＩＣ１２ｂ（第２のゲートドライバ回路）のＧＳ＊端子（第２の出力端子）は、第２の画素のゲート信号線１７ａ（第１のゲート信号線）と電気的に接続されている。

また、本開示は、次のような画像表示装置として実現されてもよい。つまり、本開示のさらに他の一態様に係る画像表示装置は、画素１６がマトリックス状に配置された表示画面２０を有するアクティブマトリックス型の画像表示装置であって、ゲートドライバＩＣ１２ａ（第１のゲートドライバ回路）と、ゲートドライバＩＣ１２ｂ（第２のゲートドライバ回路）とを具備する。また、画素１６には、ゲート信号線１７ａ（第１のゲート信号線）およびゲート信号線１７ｂ（第２のゲート信号線）が形成され、ゲート信号線１７ａ（第１のゲート信号線）の一端は、ゲートドライバＩＣ１２ａ（第１のゲートドライバ回路）の出力端子に接続され、ゲート信号線１７ａ（第１のゲート信号線）の他端は、ゲートドライバＩＣ１２ｂ（第２のゲートドライバ回路）の出力端子に接続され、ゲート信号線１７ｂ（第２のゲート信号線）の一端は、ゲートドライバＩＣ１２ａ（第１のゲートドライバ回路）の出力端子に接続され、ゲート信号線１７ｂ（第２のゲート信号線）の他端は、開放されている。

また、本開示は、次のような画像表示装置として実現されてもよい。つまり、本開示のさらに他の一態様に係る画像表示装置は、画素１６がマトリックス状に配置された表示画面２０と、画素１６に印加する映像信号を出力するソースドライバＩＣ１４（ソースドライバ回路）と、ソースドライバＩＣ１４（ソースドライバ回路）が出力する映像信号を伝達するソース信号線１８と、ゲートドライバＩＣ１２ａ（第１のゲートドライバ回路）と、ゲートドライバＩＣ１２ｂ（第２のゲートドライバ回路）と、画素１６を選択する選択電圧、または画素１６を非選択にする非選択電圧を伝達するゲート信号線１７ａ（第１のゲート信号線）およびゲート信号線１７ｂ（第２のゲート信号線）を具備する。また、ゲートドライバＩＣ１２ａ（第１のゲートドライバ回路）およびゲートドライバＩＣ１２ｂ（第２のゲートドライバ回路）は、非選択電圧または選択電圧を選択して、ゲート信号線１７ａ（第１のゲート信号線）およびゲート信号線１７ｂ（第２のゲート信号線）に出力し、ゲートドライバＩＣ１２ａ（第１のゲートドライバ回路）の走査・出力バッファ回路３１ａ及び３１ｂ（走査回路）は、入力されたクロックの１クロック周期に同期して動作し、ゲートドライバＩＣ１２ｂ（第２のゲートドライバ回路）の走査・出力バッファ回路３１ａ及び３１ｂ（走査回路）は、入力されたクロックのｎ（ｎは２以上の整数）クロック周期に同期して動作する。

例えば、ゲートドライバＩＣ１２ａ（第１のゲートドライバ回路）は、表示画面２０の第１の辺に配置され、ゲートドライバＩＣ１２ｂ（第２のゲートドライバ回路）は、表示画面２０の第１の辺と異なる第２の辺に配置されていてもよい。

また、例えば、非選択電圧には、第１の非選択電圧（Ｖｏｆｆ１電圧、オフ電圧１）と第２の非選択電圧（Ｖｏｆｆ２電圧、オフ電圧２）とがあり、任意の出力端子３４に、選択電圧が出力された後の１クロック周期の期間において、任意の出力端子３４に、第２の非選択電圧（Ｖｏｆｆ２電圧、オフ電圧２）が出力され、第２の非選択電圧（Ｖｏｆｆ２電圧、オフ電圧２）が出力された後、任意の出力端子３４に、第１の非選択電圧（Ｖｏｆｆ１電圧、オフ電圧１）が出力されてもよい。

また、例えば、画素１６には、それぞれ、ＥＬ素子１５と、ＥＬ素子１５に電流を供給する駆動用トランジスタ１１ａが形成されていてもよい。

また、例えば、ゲートドライバＩＣ１２ａ（第１のゲートドライバ回路）は、表示画面２０の第１の辺に配置され、ゲートドライバＩＣ１２ｂ（第２のゲートドライバ回路）は、表示画面２０の第１の辺と異なる第２の辺に配置され、ゲートドライバＩＣ１２（ゲートドライバ回路）は、ドライバＩＣであり、ゲートドライバＩＣ１２ａ（第１のゲートドライバ回路）の個数は、ゲートドライバＩＣ１２ｂ（第２のゲートドライバ回路）の個数よりも多くてもよい。

本開示は、主として、画素１６に映像信号電圧を印加する方式（プログラム電圧方式）を例示して説明した。しかし、本開示は、これに限定するものではない。画素１６に映像信号電流を印加する方式（プログラム電流方式）であってもよい。また、ＰＷＭ駆動のように、画素１６を点滅あるいはデジタル的に点灯させて表示するデジタル駆動方式であってもよい。また、他の駆動方式であってもよい。発光面積で発光強度を表現する発光面積可変駆動であってもよい。

一例として、ＰＷＭ駆動とは、所定の電圧値をトランジスタ１１ｂで画素１６に印加し、階調に対応するビット数を、トランジスタ１１ｄをオンオフさせて、階調表示する方式が例示される。

また、トランジスタ１１ｄをオンオフ制御し、表示画面２０に帯状の黒表示（非表示）を発生させ、表示画面２０に流れる電流量を制御する。

また、表示画面２０に流れる電流の大きさに基づいて、アノード電圧Ｖｄｄを可変できるように構成することが好ましい。表示画面２０に流れる電流が所定値よりも大きい場合は、アノード電圧Ｖｄｄを低下させてパネルの消費電力を抑制する。表示画面２０に流れる電流が所定値よりも小さい場合は、アノード電圧Ｖｄｄを高くあるいは、所定の電圧を保持させて各画素１６のＥＬ素子１５に規定の電流を流れるように制御する。

上記実施の形態の各々の図で述べた内容（一部でもよい）を様々な電子機器に適用することができる。具体的には、電子機器の表示部に適用することができる。

そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。

図３２はディスプレイ（画像表示装置）であり、支柱２３２、保持台２３３、本願開示の画像表示装置（ＥＬ表示パネル）２３１を含む。図３２に示すディスプレイは、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能を有する。なお、図３２に示すディスプレイが有する機能はこれに限定されず、様々な機能を有することができる。

図３３はカメラであり、シャッター２４１、ビューファインダ２４２、カーソル２４３を含む。図３３に示すカメラは、静止画を撮影する機能を有する。動画を撮影する機能を有する。なお、図３３に示すカメラが有する機能はこれに限定されず、様々な機能を有することができる。

図３４はコンピュータであり、キーボード２５１、タッチパッド２５２を含む。図３４に示すコンピュータは、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能を有する。なお、図３４に示すコンピュータが有する機能はこれに限定されず、様々な機能を有することができる。

以上の実施の形態は、本開示の他の実施の形態にも適用できることは言うまでもない。また、他の実施の形態と組み合わせることができることも言うまでもない。

本実施形態の表示部に上記実施の形態で説明した画像表示装置（ＥＬ表示パネル）もしくは駆動方式を用いて構成とすることで、上述の図３２〜図３４の情報機器などを高画質化することができ、また、低コスト化を実現できる。また、検査、調整を容易に実施することができる。

本実施の形態は他の実施の形態と適宜組み合わせて実施することが可能である。

また、本開示において、各図面は理解を容易するために、また、作図を容易にするために、省略、拡大あるいは縮小した箇所がある。

本開示の実施の形態に図示あるいは明細書で説明した事項あるいは内容は、他の実施の形態においても適用される。また、本開示の実施の形態で説明あるいは図示したＥＬ表示パネルは、本開示の画像表示装置に採用できる。

たとえば、図３４のノート型パーソナルコンピュータの画像表示装置２３１として、本開示の実施の形態で図示した、あるいは説明した画像表示装置（ＥＬ表示パネル）を採用し、また、情報機器を構成することができることは言うまでもない。

また、同一番号または、記号等を付した箇所は、同一もしくは類似の形態もしくは材料あるいは機能もしくは動作、あるいは関連する事項、作用などを有する。

各図面等で説明した内容は特に断りがなくとも、他の実施の形態等と組み合わせることができる。たとえば、図１の本開示のＥＬ表示パネルにタッチパネルなどを付加し、図３２、図３３、図３４に図示する情報表示装置などを構成することができる。

本開示の画像表示装置とは、情報機器などのシステム機器を含む概念である。ＥＬ表示パネルの概念は、広義には情報機器などのシステム機器を含む。

また、以上の実施の形態及びその変形例において、ゲートドライバＩＣ１２ｂの必要個数は、ゲートドライバＩＣ１２ａの必要個数の１／２でよいと記載したが本開示はこれに限定するものではない。

たとえば、各画素に４種類のゲート信号線１７（１７ａ、１７ｂ、１７ｃ、１７ｄ）が配置または形成され、ゲートドライバＩＣ１２に４つの走査・出力バッファ回路３１（３１ａ、３１ｂ、３１ｃ、３１ｄ）が形成され、ゲート信号線１７ａが両側駆動で、他のゲート信号線１７（１７ｂ、１７ｃ、１７ｄ）が片側駆動の場合、図１の構成では、ゲートドライバＩＣ１２ｂの個数は、ゲートドライバＩＣ１２ａの１／４の個数となる。

以上のように、本開示は、各画素のゲート信号線１７の種類（本数）、ゲート信号線１７の両側駆動と片側駆動の種別、ゲートドライバＩＣ１２内の走査・出力バッファ回路３１の回路数により、ゲートドライバＩＣ１２の個数が決定される。

ゲートドライバＩＣ１２ｂの走査・出力バッファ回路３１ａは、４ｎ−３（ｎは、１以上の整数）番目の画素行のゲート信号線１７ａを駆動し、走査・出力バッファ回路３１ｂは、４ｎ−２（ｎは、１以上の整数）番目の画素行のゲート信号線１７ａを駆動し、走査・出力バッファ回路３１ｃは、４ｎ−１（ｎは、１以上の整数）番目の画素行のゲート信号線１７ａを駆動し、走査・出力バッファ回路３１ｄは、４ｎ（ｎは、１以上の整数）番目の画素行のゲート信号線１７ａを駆動する。

以上のように、一方のゲートドライバＩＣ１２ａの使用数量を、他方のゲートドライバＩＣ１２ｂの数量の整数倍をするものである。

また、各画素のゲート信号線１７の種類をｍとし、ｍのうち両側駆動を行うゲート信号線１７をｎ（ｎ＜ｍ）とした時、一方のゲートドライバＩＣ１２ａの使用数量を、他方のゲートドライバＩＣ１２ｂの数量のｍ／ｎ倍をするものである。

以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面および詳細な説明を提供した。

したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。

また、上述の実施の形態は、本開示における技術を例示するためのものであるから、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。

本開示は、画像表示装置（ＥＬ表示パネル）およびその駆動方法に利用でき、具体的には、テレビ、カメラ、及び、コンピュータ等のディスプレイなどに利用することができる。

１１、１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、９３、９３ａ、９３ｂ、９３ｃ トランジスタ（ＴＦＴ）
１２、１２ａ、１２ｂ ゲートドライバＩＣ（回路）
１４ ソースドライバＩＣ（回路）
１５ ＥＬ素子
１６、１６ａ、１６ｂ、１６ｃ 画素
１７、１７ａ、１７ｂ、１７ｃ、１７ｄ ゲート信号線
１８ ソース信号線
１９、１９ａ、１９ｂ コンデンサ
２０ 表示画面
２１ 表示パネル
２２ ＣＯＦ
２３、２３ａ〜２３ｃ プリント基板
３１、３１ａ、３１ｂ、３１ｃ、３１ｄ 走査・出力バッファ回路
３４ 出力端子
３５ 接続端子
６１ 切り替え回路
９１、９１ａ、９１ｂ シフトレジスタ回路
９２ 選択回路
９４ 出力バッファ回路
２３１ ＥＬ表示パネル（画像表示装置）
２３２ 支柱
２３３ 保持台
２４１ シャッター
２４２ ビューファインダ
２４３ カーソル
２５１ キーボード
２５２ タッチパッド

Claims (5)

1. 画素がマトリックス状に配置された表示画面を有する画像表示装置に用いるゲートドライバ回路であって、
   前記ゲートドライバ回路は、クロック入力端子と、データ入力端子と、前記画像表示装置の複数の第１のゲート信号線と接続される複数の第１の出力端子と、前記画像表示装置の複数の第２のゲート信号線と接続される複数の第２の出力端子と、第１のモードまたは第２のモードを設定する設定回路と、前記複数の第１の出力端子と電気的に接続された第１の走査回路と、前記複数の第２の出力端子と電気的に接続された第２の走査回路とを具備し、
   前記第１のゲート信号線には、前記第１の出力端子から出力される、選択電圧または非選択電圧が印加され、
   前記第２のゲート信号線には、前記第２の出力端子から出力される、選択電圧または非選択電圧が印加され、
   前記データ入力端子に設定されたデータを、前記クロック入力端子に入力されたクロックにより、前記ゲートドライバ回路に取り込み、
   前記データはクロック入力端子に入力されたクロックに同期して前記第１の走査回路及び前記第２の走査回路が当該データをシフトすることにより、前記ゲートドライバ回路内をシフトし、
   前記ゲートドライバ回路内のデータ位置に対応して、前記第１の出力端子及び前記第２の出力端子から選択電圧または非選択電圧が出力され、
   前記設定回路が第１のモードに設定されている時は、
   前記データは、前記クロック入力端子に入力されたクロックの１クロック周期に同期して、前記ゲートドライバ回路内をシフトし、前記ゲートドライバ回路内のデータ位置に対応して、選択電圧または非選択電圧が出力され、
   前記設定回路が第２のモードに設定されている時は、
   前記データは、前記クロック入力端子に入力されたクロックのｎ（ｎは２以上の整数）クロック周期に同期して、前記ゲートドライバ回路内をシフトし、前記ゲートドライバ回路内のデータ位置に対応して、選択電圧または非選択電圧が出力され、
   前記第１の走査回路及び前記第２の走査回路は、
   前記設定回路が前記第１のモードに設定されている時、互いに同期して前記データをシフトし、
   前記設定回路が前記第２のモードに設定されている時、前記クロック入力端子に入力されたクロックのｍ（ｎは１以上ｎ未満の整数）クロック周期だけ互いにずれたタイミングで前記データをシフトすることを特徴とするゲートドライバ回路。
2. 前記非選択電圧には、第１の非選択電圧と第２の非選択電圧とがあり、
   前記複数の第１の出力端子及び前記複数の第２の出力端子のうち任意の出力端子では、
   前記選択電圧が出力された後の前記１クロック周期の期間において、前記第２の非選択電圧が出力され、
   前記第２の非選択電圧が出力された後、前記第１の非選択電圧が出力されることを特徴とする請求項１記載のゲートドライバ回路。
3. 画素がマトリックス状に配置された表示画面と、
   前記表示画面の第１の辺に配置された請求項１記載の前記ゲートドライバ回路である第１のゲートドライバ回路と、
   前記表示画面の前記第１の辺と異なる第２の辺に配置された請求項１記載の前記ゲートドライバ回路である第２のゲートドライバ回路とを具備し、
   前記画素には、第１の画素と第２の画素があり、
   前記第１のゲートドライバ回路の第１の出力端子は、前記第１の画素の第１のゲート信号線と電気的に接続され、
   前記第１のゲートドライバ回路の第１の出力端子は、前記第２の画素の第１のゲート信号線と電気的に接続され、
   前記第１のゲートドライバ回路の第２の出力端子は、前記第１の画素の第２のゲート信号線と電気的に接続され、
   前記第１のゲートドライバ回路の第２の出力端子は、前記第２の画素の第２のゲート信号線と電気的に接続され、
   前記第２のゲートドライバ回路の第１の出力端子は、前記第１の画素の第１のゲート信号線と電気的に接続され、
   前記第２のゲートドライバ回路の第２の出力端子は、前記第２の画素の第１のゲート信号線と電気的に接続されていることを特徴とする画像表示装置。
4. 前記非選択電圧には、第１の非選択電圧と第２の非選択電圧とがあり、
   前記第１のゲートドライバ回路の前記第１の出力端子、前記第１のゲートドライバ回路の前記第２の出力端子、前記第２のゲートドライバ回路の前記第１の出力端子、及び、前記第２のゲートドライバ回路の前記第２の出力端子のうち任意の出力端子に、選択電圧が出力された後の１クロック周期の期間において、前記任意の出力端子に、前記第２の非選択電圧が出力され、
   前記第２の非選択電圧が出力された後、前記任意の出力端子に、前記第１の非選択電圧が出力されることを特徴とする請求項３に記載の画像表示装置。
5. 前記画素には、それぞれ、ＥＬ素子と、前記ＥＬ素子に電流を供給する駆動用トランジスタが形成されていることを特徴とする請求項３に記載の画像表示装置。

Images