JP6155453B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に関し、特に、有機エレクトロルミネッセンス（Organic Electro-Luminescence。以下、ＥＬ、またはＯＬＥＤと呼ぶことがある。）素子などを有し、立体映像の表示に適する表示装置に関するものである。

有機ＥＬ素子をマトリックス状に備えたアクティブマトリックス（Active-Matrix、以下、ＡＭと略する場合がある）型有機ＥＬ表示装置がスマートフォンなどの表示パネルに採用され、商品化されている。ＥＬ素子は、アノード電極およびカソード電極間にＥＬ層が形成されている。ＥＬ素子は、アノード、カソード電極（端子）に供給された電流あるいは電圧により発光する。

従来、立体映像を表示させるために各種の方式が検討されている。その一例として、立体映像を視認するための視差に対応した一方の眼用の画像情報及び他方の眼用の画像情報を表示装置に交互に表示し、電子シャッター付メガネのシャッターを切替えることにより立体映像を生成する方式がある（例えば、特許文献１を参照）。

この方式では、立体映像の一画面の映像信号は、一方の眼用の画像情報が設定された第１フレームと他方の眼用の画像情報が設定された第２フレームとに分離される。そして、表示部に次の書き換え信号が入力されるまで前の画像の輝度が保持されるホールド型の表示方法により、第１フレームの画像情報と第２フレームの画像情報が交互に表示部に表示される。視聴者は、第１フレーム及び第２フレームに同期して左右のシャッターの開閉を行う電子シャッター付メガネを介して一画面分の立体映像を認識できる。

また、第１フレームの映像信号の表示期間と第２フレームの映像信号の表示期間との間に黒表示期間を設けることで、視聴者が第１フレームの映像と第２フレームの映像を混同して認識しないように構成されている。

国際公開第２０１０／０８２４７９号

しかしながら、特許文献１に記載された従来の画像表示装置では、全面同時発光、同時消光することにより、一般的なゲートドライバにより、表示される画像を最大限明るくするための駆動を行っていため、電源回路への負荷が大きくなるという問題が生じていた。

また、全ラインの書き込みが完了するまで発光できないので、比較的に暗い表示になるという問題があった。

本発明は上述の問題に鑑みてなされたものであり、明るく高画質な映像表示、とりわけ明るく高画質な３Ｄ映像表示を実現できる表示装置を提供することを目的とする。

上記目的を達成するため、本発明の一態様に係る表示装置は、マトリックス状に配置された複数の画素と、前記複数の画素の行ごとに配置された、第１のゲート信号線及び第２のゲート信号線と、前記複数の画素の列ごとに配置されたソース信号線と、前記第１のゲート信号線及び前記第２のゲート信号線に走査信号を出力するゲートドライバ回路と、前記ソース信号線に映像信号を出力するソースドライバ回路とを具備し、前記複数の画素の各々は、発光素子と、前記発光素子に駆動電流を供給するための駆動用トランジスタと、前記第１のゲート信号線から供給される走査信号に基づいて導通及び非導通が切り換えられ、前記駆動電流の経路上に配置された第１のスイッチ用トランジスタと、前記第２のゲート信号線から供給される走査信号に基づいて導通及び非導通が切り換えられ、前記ソース信号線から供給される前記映像信号を前記駆動用トランジスタのゲート端子に印加するための第２のスイッチ用トランジスタと、前記駆動用トランジスタの前記ゲート端子とソース端子との間に接続されたコンデンサとを備え、前記ゲートドライバ回路は、第１の周期を有するクロック信号に基づいて、第１の信号を出力する第１の走査回路と、前記第１の周期とは異なる第２の周期を有するクロック信号に基づいて、第２の信号を出力する第２の走査回路と、入力された前記第１の信号及び前記第２の信号の論理和または論理積を求め、前記第１の信号に基づく第１のパルス及び前記第２の信号に基づく第２のパルスを含む走査信号として、前記第１のゲート信号線に出力する論理回路と、前記第２の周期と略同一の第３の周期を有するクロック信号に基づいて、第３の信号を前記第２のゲート信号線に出力する第３の走査回路とを備え、前記第１の走査回路が前記複数の画素の行を走査する期間は、前記第２の走査回路または前記第３の走査回路が前記複数の画素の行を走査する期間よりも短いことを特徴とするものである。

本発明によれば、明るく高画質な映像表示、とりわけ明るく高画質な３Ｄ映像表示を実現できる表示装置を提供することができる。

本発明の実施の形態に係る表示装置の電気的な構成を示したブロック図である。 本発明の実施の形態に係る表示装置における画素回路の例を示した図である。 図２の画素回路の導通状態を示した図である。 図２の画素回路の導通状態を示した図である。 図２の画素回路の導通状態を示した図である。 図２の画素回路の導通状態を示した図である。 図２の画素回路の導通状態を示した図である。 本発明の実施の形態に係る表示装置に用いるゲートドライバ回路の例を示した図である。 本発明の実施の形態に係る表示装置の駆動方法の説明図である。 本発明の実施の形態に係る表示装置の駆動方法の説明図である。 本発明の実施の形態に係る表示装置の駆動方法の説明図である。 本発明の実施の形態に係る表示装置における走査信号のタイミングを示した図である。 本発明の実施の形態に係る表示装置における走査信号のタイミングを示した図である。 本発明の実施の形態に係る表示装置における走査信号のタイミングを示した図である。 本発明の実施の形態に係る表示装置における走査信号のタイミングを示した図である。 本発明の実施の形態に係る表示装置の説明図である。 本発明の実施の形態に係る表示装置の駆動方法の説明図である。 本発明の実施の形態に係る表示装置に用いるゲートドライバ回路の別の例を示した図である。 本発明の実施の形態に係る表示装置の駆動方法の説明図である。 本発明の実施の形態に係る表示装置における走査信号のタイミングを示した図である。 本発明の実施の形態に係る表示装置における走査信号のタイミングを示した図である。 本発明の実施の形態に係る表示装置における走査信号のタイミングを示した図である。 本発明の実施の形態に係る表示装置における走査信号のタイミングを示した図である。 本発明の実施の形態に係る表示装置における信号線の配置を説明した図である。 本発明の実施の形態に係る表示装置におけるゲート電圧を説明した図である。 本発明の実施の形態に係る表示装置に用いるゲートドライバ回路のさらに別の例を示した図である。 本発明の実施の形態に係る表示装置における切り替え回路を説明した図である。 本発明の実施の形態に係る表示装置における画素回路の別の例を示した図である。 図２８の画素回路の導通状態を示した図である。 図２８の画素回路の導通状態を示した図である。 図２８の画素回路の導通状態を示した図である。 図２８の画素回路の導通状態を示した図である。 図２８の画素回路の導通状態を示した図である。 本発明の実施の形態に係る表示装置におけるゲートドライバ回路の配置を示した図である。 本発明の実施の形態に係る表示装置の具体例を示した図である。 本発明の実施の形態に係る表示装置の具体例を示した図である。 本発明の実施の形態に係る表示装置の具体例を示した図である。 従来の表示装置の駆動方法を示した図である。

（本発明の基礎となった知見）
本発明者は、「背景技術」の欄において記載した表示装置に関し、以下の問題が生じることを見出した。

図３８は、特許文献１に記載の表示装置における画像表示の走査タイミングの一例を示す図であり、（ａ）は走査タイミングを示す図、（ｂ）はシャッター付き眼鏡の右眼用シャッターのタイミングを示す図、（ｃ）はシャッター付き眼鏡の左眼用シャッターのタイミングを示す図である。

なお、図３８（ａ）において、第１ラインを表示画面上とし、第１０８０ライン（フルハイビジョンを想定し、表示パネルの画素行数を１０８０画素行としている）を画面下とする。１２１０は、表示パネル（図示せず）に映像信号を書き込んでいる画素行位置（書き込み走査位置）を示している。１２２０は、表示画面の点灯（発光）、非点灯（発光停止）を切り替える時刻（タイミング）を示している。

特許文献１に記載されている画像表示装置では、図３８（ｂ）、（ｃ）に示すように、第１の時刻ｔ１にシャッター付き眼鏡のシャッター切り替えが開始され、図３８（ａ）に示すように、第１の時刻ｔ１から第３の時刻ｔ３にかけて全表示ラインに対する表示データの書き込み走査が行われる。また、第３の時刻ｔ３に、全表示ラインが同時に発光を開始する。また、第４の時刻ｔ４に、全表示ラインの発光が停止し、シャッター切り替えと表示データの書き込み走査が開始される。

このような信号制御により、特許文献１に記載されている画像表示装置は、最後に書き込み走査が完了する表示ライン（第１０８０ライン：画面下）の書き込み走査完了のタイミング（例えば、第３の時刻ｔ３及び第６の時刻ｔ６）に、全ての表示ラインで同時に発光を開始することができる。

しかし、図３８に示す画像表示装置では、全面同時発光、同時消光することにより、一般的なゲートドライバにより、表示される画像を最大限明るくするための駆動を行っていた。そのため、全画面同時に発光する図３８に示す表示方法では、電源回路への負荷が大きくなるという問題が生じていた。

また、全ラインの書き込みが完了するまで発光できないので、比較的に暗い表示になるという問題があった。

（本発明の実施の形態）
このような問題を解決するために、本発明の実施の形態に係る表示装置は、マトリックス状に配置された複数の画素と、前記複数の画素の行ごとに配置された、第１のゲート信号線及び第２のゲート信号線と、前記複数の画素の列ごとに配置されたソース信号線と、前記第１のゲート信号線及び前記第２のゲート信号線に走査信号を出力するゲートドライバ回路と、前記ソース信号線に映像信号を出力するソースドライバ回路とを具備し、前記複数の画素の各々は、発光素子と、前記発光素子に駆動電流を供給するための駆動用トランジスタと、前記第１のゲート信号線から供給される走査信号に基づいて導通及び非導通が切り換えられ、前記駆動電流の経路上に配置された第１のスイッチ用トランジスタと、前記第２のゲート信号線から供給される走査信号に基づいて導通及び非導通が切り換えられ、前記ソース信号線から供給される前記映像信号を前記駆動用トランジスタのゲート端子に印加するための第２のスイッチ用トランジスタと、前記駆動用トランジスタの前記ゲート端子とソース端子との間に接続されたコンデンサとを備え、前記ゲートドライバ回路は、第１の周期を有するクロック信号に基づいて、第１の信号を出力する第１の走査回路と、前記第１の周期とは異なる第２の周期を有するクロック信号に基づいて、第２の信号を出力する第２の走査回路と、入力された前記第１の信号及び前記第２の信号の論理和または論理積を求め、前記第１の信号に基づく第１のパルス及び前記第２の信号に基づく第２のパルスを含む走査信号として、前記第１のゲート信号線に出力する論理回路と、前記第２の周期と略同一の第３の周期を有するクロック信号に基づいて、第３の信号を前記第２のゲート信号線に出力する第３の走査回路とを備え、前記第１の走査回路が前記複数の画素の行を走査する期間は、前記第２の走査回路または前記第３の走査回路が前記複数の画素の行を走査する期間よりも短いことを特徴とする。

また、右眼用の画像及び左眼用の画像を交互に表示し、前記右眼用の画像及び前記左眼用の画像を順次目視可能とする眼鏡を介して立体映像として視認させるようにしてもよい。

また、さらに、前記複数の画素の行ごとに配置された第３のゲート信号線と、前記第３のゲート信号線から供給される走査信号に基づいて導通及び非導通が切り換えられ、初期化電圧を前記駆動用トランジスタのソース端子に印加するための第３のスイッチ用トランジスタとを備えてもよい。

また、さらに、前記複数の画素の行ごとに配置された第４のゲート信号線と、前記第４のゲート信号線から供給される走査信号に基づいて導通及び非導通が切り換えられ、参照電圧を前記駆動用トランジスタの前記ゲート端子に印加するための第４のスイッチ用トランジスタとを備えてもよい。

また、前記発光素子は、有機ＥＬ素子であってもよい。

また、前記駆動用トランジスタは、ｎ型のトランジスタであってもよい。

また、前記走査信号のうちの前記第２のパルスに基づいて前記第１のスイッチ用トランジスタを導通させて、前記駆動トランジスタのオフセットキャンセルを行い、前記走査信号のうちの前記第１のパルスに基づいて前記第１のスイッチ用トランジスタを導通または非導通として、前記発光素子の発光及び非発光を制御してもよい。

また、前記ゲートドライバ回路は、前記走査信号を２値駆動モード及び３値駆動モードから選択可能に構成されていてもよい。

また、前記ゲートドライバ回路は、前記画素の行の両端に配置されており、前記画素の行の一端において、前記画素側から、第１の走査回路、第２の走査回路、第３の走査回路の順に配置されており、前記画素の行の他端において、前記画素側から、第３の走査回路、第２の走査回路、第１の走査回路の順に配置されていてもよい。

以下、本発明の実施の形態について、図面を参照しながら説明する。なお、各図面は理解を容易するために、また、作図を容易にするために、省略、拡大あるいは縮小した箇所がある。また、同一番号または、記号等を付した箇所は、同一もしくは類似の形態もしくは材料あるいは機能もしくは動作、あるいは関連する事項、作用などを有している。

図１は、本発明の実施の一形態に係る表示装置１の電気的な構成を示したブロック図である。

図１に示したように、本発明の実施の一形態に係る表示装置１は、画素１６がマトリックス状に配置されて構成された表示画面２０と、表示画面２０の画素行ごとに配置されたゲート信号線１７（ゲート信号線１７ａ、ゲート信号線１７ｂ、ゲート信号線１７ｃ、ゲート信号線１７ｄ）と、表示画面２０の画素列ごとに配置されたソース信号線１８と、表示画面２０の周辺回路として、ゲート信号線１７を駆動するゲートドライバ回路（ゲートドライバＩＣ）１２（１２ａ、１２ｂ）と、映像信号をソース信号線１８に出力するソースドライバ回路(ソースドライバＩＣ)１４と、ゲートドライバ回路及びソースドライバ回路などを制御する制御回路（図示せず）とを具備する。表示画面２０は、外部から表示装置１へ入力された映像信号に基づいて画像を表示する。

ゲート信号線１７は、ゲートドライバ回路１２に接続され、各画素行に属する画素１６に接続されている。ゲート信号線１７は、各画素行に属する画素１６に信号電圧を書き込むタイミングを制御する機能や、画素１６に初期化電圧や参照電圧などの各種電圧を印加するタイミングを制御する機能などを有する。

ゲートドライバ回路１２は、ゲート信号線１７に接続されており、ゲート信号線１７に選択信号を出力することにより、画素１６の有するスイッチ用トランジスタ１１の導通（オン）・非導通（オフ）を制御する機能を有する駆動回路である。例えば、後述する図２の画素回路において、ゲート信号線１７ａにオン電圧が印加されると、第２のスイッチ用トランジスタ１１ｂがオンして、ソース信号線１８に印加された映像信号が、画素１６に印加される。また、ゲートドライバ回路１２は、複数の走査・出力バッファ回路を備えている。

ゲートドライバ回路１２は、表示画面２０の左右に配置されており（ゲートドライバ回路１２ａ、１２ｂ）、各ゲート信号線１７は、ゲートドライバ回路１２ａまたはゲートドライバ回路１２ｂの少なくとも一方と接続されている。

図１に示した実施の態様では、ゲート信号線１７ａ及びゲート信号線１７ｂの両端には、表示画面２０の左右に配置されたゲートドライバ回路１２ａ、１２ｂが接続されている。ゲート信号線１７ｃ、１７ｄの片側には、表示画面２０の左側に配置されたゲートドライバ回路１２ａが接続されている。ゲートドライバ回路１２は、ＣＯＦ（Chip On Film）（図示せず）に実装されている。特に、ゲート信号線１７ａ（ゲート信号線ＧＳ）は、両方のゲートドライバ回路１２に接続されているのがよい。

ソース信号線１８は、表示画面２０の画素列ごと、すなわち画素列数分が設けられており、ソースドライバ回路１４に接続され、各画素列に属する画素１６に接続されている。

ソースドライバ回路１４は、ソース信号線１８の一端に接続されており、映像信号を出力して、ソース信号線１８を介して画素１６へ映像信号を供給あるいは印加する機能を有する駆動回路である。ソースドライバ回路１４は、ＣＯＦ（Chip On Film）（図示せず）に実装されている。なお、ソースドライバ回路１４は、各端子あるいはブロックごとに映像信号の出力タイミングを設定できるマルチディレイ機能を有していてもよい。

なお、ＣＯＦにおいては、ＣＯＦの表面に光吸収塗料、材料を塗布あるいは形成し、また、シートを貼り付けて、光を吸収するように構成することができる。また、ＣＯＦに実装されたドライバＩＣの表面に放熱板を配置または形成し、ドライバ回路（１２、１４）からの放熱を行うこともできる。また、ＣＯＦの裏面に放熱シート、放熱板を配置または形成し、ドライバ回路が発生する熱を放熱することもできる。

図示を省略した制御回路は、ゲートドライバ回路１２、ソースドライバ回路１４の制御を行う機能を有する制御回路である。制御回路は、各発光素子１５の補正データなどが記憶されたメモリ（図示せず）を備え、メモリに書き込まれた補正データ等を読み出し、外部から入力された映像信号を、その補正データに基づいて補正して、ソースドライバ回路１４へと出力するように構成することもできる。

図１に示した表示装置１では、オン電圧（Ｖｏｎ）が複数種類必要となる場合があり、オフ電圧（Ｖｏｆｆ）も複数電圧が必要となる場合がある。その他、画素回路の構成に応じて、イニシャル電圧（Ｖｉｎｉ）、リファレンス電圧（Ｖｒｅｆ）などが必要である。

図２は本発明の実施の一形態に係る表示装置における画素回路の例を示した図である。

図２に示した画素回路は、発光素子１５と、発光素子１５に駆動電流を供給するための駆動用トランジスタ１１ａと、第１のスイッチ用トランジスタ１１ｄと、第２のスイッチ用トランジスタ１１ｂと、第３のスイッチ用トランジスタ１１ｃと、第４のスイッチ用トランジスタ１１ｅと、コンデンサ１９とを備える。

駆動用トランジスタ１１ａは、ドレイン端子が第１のスイッチ用トランジスタ１１ｄを介して第１電源線であるアノード電圧Ｖｄｄに電気的に接続され、ソース端子が発光素子１５のアノード端子に電気的に接続された駆動素子である。駆動用トランジスタ１１ａは、ゲート端子−ソース端子間に印加された信号電圧に対応した電圧を、当該信号電圧に対応したドレイン電流に変換する。そして、このドレイン電流を信号電流として発光素子１５に供給する。駆動用トランジスタ１１ａは、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。

発光素子１５は、アノード端子が駆動用トランジスタ１１ａのソース端子に電気的に接続され、カソード端子が第２電源線であるカソード電圧Ｖｓｓに電気的に接続された発光素子であり、駆動用トランジスタ１１ａにより信号電流が流れることにより、信号電流の大きさに基づいて発光する。信号電流の大きさは、ソース信号線１８に印加された映像信号を、スイッチ用トランジスタ１１ｂで画素１６に印加することにより決定する。発光素子としては、例えば、有機ＥＬ素子が用いられる。

第１のスイッチ用トランジスタ１１ｄは、ゲート端子がゲート信号線１７ｂ（ゲート信号線ＧＥ）に電気的に接続され、ソース端子が駆動用トランジスタ１１ａのドレイン端子に電気的に接続され、ドレイン端子が第１電源線であるアノード電圧Ｖｄｄに電気的に接続されたスイッチ用トランジスタである。ゲート信号線１１ｂ（ゲート信号線ＧＥ）にオン電圧が印加されると、第１のスイッチ用トランジスタ１１ｄがオンし、駆動用トランジスタ１１ａからの発光電流が発光素子１５に供給される。なお、第１のスイッチ用トランジスタ１１ｄは、駆動用トランジスタ１１ａのソース端子と発光素子１５のアノード端子間に配置または形成してもよい。

第２のスイッチ用トランジスタ１１ｂは、ゲート端子がゲート信号線１７ａ（ゲート信号線ＧＳ）に電気的に接続され、ソース端子が駆動用トランジスタ１１ａのゲート端子と電気的に接続され、ドレイン端子がソース信号線１８と電気的に接続されたスイッチ用トランジスタである。

第３のスイッチ用トランジスタ１１ｃは、ゲート端子がゲート信号線１７ｄ（ゲート信号線ＧＩ）に電気的に接続され、ソース端子が駆動用トランジスタ１１ａのソース端子と電気的に接続され、ドレイン端子にはイニシャル電圧（初期化電圧、Ｖｉｎｉ）が印加あるいは供給されるスイッチ用トランジスタである。第３のスイッチ用トランジスタ１１ｃは、イニシャル電圧（Ｖｉｎｉ）を駆動用トランジスタ１１ａのソース端子及びコンデンサ１９の一方電極に印加するタイミングを決定する機能を有する。

第４のスイッチ用トランジスタ１１ｅは、ゲート端子がゲート信号線１７ｃ（ゲート信号線ＧＲ）に電気的に接続され、ソース端子が駆動用トランジスタ１１ａのゲート端子と電気的に接続され、ドレイン端子にはリファレンス電圧（参照電圧、Ｖｒｅｆ）が印加あるいは供給されるスイッチ用トランジスタである。第４のスイッチ用トランジスタ１１ｅは、リファレンス電圧（Ｖｒｅｆ）を駆動用トランジスタ１１ａのゲート端子に印加するタイミングを決定する機能を有する。

ここで、電気的に接続とは、電圧の経路、電流の経路が形成されている状態あるいは形成されうる状態である。たとえば、駆動用トランジスタと第１のトランジスタ間に、第５のトランジスタが配置されていても、駆動用トランジスタと第１のトランジスタとは電気的に接続されている。なお、本明細書においては、接続を電気的に接続の意味として使用する場合がある。

トランジスタ１１のチャンネル間は双方向であるため、ソース端子とドレイン端子の名称は、説明を容易にするためであり、ソース端子とドレイン端子は入れ替えてもよい。また、ソース端子、ドレイン端子を、第１の端子、第２の端子などとしてもよい。

また、駆動用トランジスタおよびスイッチ用トランジスタを含むトランジスタ１１は、薄膜トランジスタ（ＴＦＴ）として説明しているが、これに限定するものではない。薄膜ダイオード（ＴＦＤ）、リングダイオードなどでも構成することができる。

トランジスタ１１は、もちろん、ＦＥＴ、ＭＯＳ−ＦＥＴ、ＭＯＳトランジスタ、バイポーラトランジスタでもよい。これらも基本的に薄膜トランジスタである。その他、バリスタ、サイリスタ、リングダイオード、ホトダオード、ホトトランジスタ、ＰＬＺＴ素子などでもよいことは言うまでもない。

また、薄膜素子に限定するものではなく、シリコンウエハに形成したトランジスタでもよい。たとえば、シリコンウエハでトランジスタを構成し、剥がしてガラス基板に転写したものが例示される。また、シリコンウエハでトランジスタチップを形成し、ガラス基板のボンディング実装した表示パネルが例示される。

なお、トランジスタ１１は、ｎ型、ｐ型のトランジスタとも、ＬＤＤ（Lightly Doped Drain)構造を採用することが好ましい。

また、トランジスタ１１は、高温ポリシリコン(HTPS : High-temperature polycrystalline silicon)、低温ポリシリコン(LTPS : Low-temperature poly silicon)、連続粒界シリコン(CGS : Continuous grain silicon)、透明アモルファス酸化物半導体(TAOS : Transparent Amorphous Oxide Semiconductors、IZO)、アモルファスシリコン（AS : amorphous silicon）、赤外線RTA（RTA : rapid thermal annealing）で形成したもののうち、いずれでもよい。

図２では、画素を構成するすべてのトランジスタ１１はｎ型で構成している。しかし、本発明は、画素のトランジスタ１１をｎ型で構成することのみに限定するものではない。ｎ型のみで構成してもよいし、ｐ型のみで構成してもよい。また、ｎ型とｐ型の両方を用いて構成してもよい。また、駆動用トランジスタ１１ａをｐ型のトランジスタとｎ型のトランジスタの両方を用いて構成してもよい。

スイッチ用トランジスタ１１は、トランジスタに限定するものではなく、たとえば、ｐ型のトランジスタとｎ型のトランジスタの両方を用いて構成したアナログスイッチであってもよい。

トランジスタ１１はトップゲート構造にすることが好ましい。トップゲート構造にすることにより寄生容量が低減し、トップゲートのゲート電極パターンが、遮光層となり、発光素子１５から出射された光を遮光層で遮断し、トランジスタの誤動作、オフリーク電流を低減できるからである。

ゲート信号線１７またはソース信号線１８、もしくはゲート信号線１７とソース信号線１８の両方の配線材料として、銅配線または銅合金配線を採用できるプロセスを実施することが好ましい。信号線の配線抵抗を低減でき、より大型のＥＬ表示パネルを実現できるからである。

ゲートドライバ回路１２が駆動（制御）するゲート信号線１７は、低インピーダンス化すること好ましい。したがって、前記ゲート信号線１７の構成あるいは構造に関しても同様である。

特に、低温ポリシリコン(LTPS : Low-temperature poly silicon)を採用することが好ましい。低温ポリシリコンは、トランジスタはトップゲート構造であり寄生容量が小さく、ｎ型およびｐ型のトランジスタを作製でき、また、プロセスに銅配線または銅合金配線プロセスを用いることができる。なお、銅配線は、Ti-Cu-Tiの３層構造を採用することが好ましい。

ゲート信号線１７またはソース信号線１８などの配線は、トランジスタ１１が透明アモルファス酸化物半導体(TAOS : Transparent Amorphous Oxide Semiconductors)の場合には、モリブデン（Mo）-Cu-Moの３層構造を採用することが好ましい。

図２に示した画素回路において、コンデンサ１９は、第１電極が駆動用トランジスタ１１ａのゲート端子に電気的に接続され、第２電極が駆動用トランジスタ１１ａのソース端子に電気的に接続されたコンデンサである。

コンデンサ１９は、まず、定常状態において駆動用トランジスタ１１ａのゲート・ソース電極間電位（ソース信号線１８の電位）を、スイッチ用トランジスタ１１ｂが導通している状態で記憶する。その後、スイッチ用トランジスタ１１ｂがオフ状態となっても、コンデンサ１９の電位が確定されるので駆動用トランジスタ１１ａのゲート電圧が確定される。

なお、コンデンサ１９は、ソース信号線１８、ゲート信号線１７にオーバーラップするように（重なるように）形成または配置する。この場合、レイアウトの自由度が向上し、素子間のスペースをより広く確保することが可能になり、歩留まりが向上する。

図２に示した画素回路における発光素子１５については、ソース信号線１８、ゲート信号線１７上に、発光素子のアノード電極あるいはカソード電極を配置または形成することにより、ソース信号線１８、ゲート信号線１７からの電界が、アノード電極あるいはカソード電極で遮蔽される。遮蔽により画像表示へのノイズを低減させることができる。

ソース信号線１８、ゲート信号線１７に絶縁膜あるいはアクリル材料からなる絶縁膜（平坦化膜）を形成して絶縁し、絶縁膜上に画素電極を形成する。

このようにゲート信号線１７等上の少なくとも１部に画素電極を重ねる構成をハイアパーチャ（ＨＡ）構造と呼ぶ。不要な干渉光などが低減し、良好な発光状態を実現できる。

画素１６の画素電極は、ＩＴＯ、ＩＧＺＯ（インジウム（Indium）、ガリウム（Gallium）、亜鉛（Zinc）、酸素（Oxygen））、ＩＺＯ、透明アモルファス酸化物半導体（ＴＡＯＳ）などからなる透明電極を用いることができる。

図１の表示装置において、図２の画素回路を採用した場合には、アノード電圧Ｖｄｄ、カソード電圧Ｖｓｓ、参照電圧（Ｖｒｅｆ）及び初期化電圧（Ｖｉｎｉ）は、それぞれ、全画素１６に共通接続されており、電圧発生回路（図示せず）に接続されている。また、駆動用トランジスタ１１ａの閾値電圧に発光素子１５の発光開始電圧を加えた電圧が０Ｖよりも大きい場合は、Ｖｉｎｉはカソード電圧Ｖｓｓと略同一電圧としてもよい。これにより電圧発生回路（図示せず）の出力電圧の種類が減り、回路がより簡易になる。

図２の画素回路では、アノード電圧Ｖｄｄ ＞ リファレンス電圧Ｖｒｅｆ ＞ カソード電圧Ｖｓｓ ＞ イニシャル電圧Ｖｉｎｉ、なる関係にすることが好ましい。具体的には、一例として、アノード電圧Ｖｄｄ＝１０〜１８（Ｖ）、リファレンス電圧Ｖｒｅｆ＝１．５〜３（Ｖ）、カソード電圧Ｖｓｓ＝０．５〜２．５（Ｖ）、イニシャル電圧Ｖｉｎｉ＝０〜−３（Ｖ）である。なお、後述する図２８の画素回路についても同様である。

図２の画素回路においては、図１に示したように、ゲート信号線１７ａ及びゲート信号線１７ｂが、２つのゲートドライバ回路１２ａ、１２ｂに接続されているのがよい。これは、以下の理由による。

ゲート信号線１７ａは、第２のスイッチ用トランジスタ１１ｂに接続されている。第２のスイッチ用トランジスタ１１ｂは、映像信号を画素１６に書き込むトランジスタであり、トランジスタ１１ｂを高速のオンオフ（高スルーレート動作）をさせる必要があるからである。ゲート信号線１７ａは、２つのゲートドライバ回路１２ａ、１２ｂで駆動することにより、高スルーレート動作を実現できる。なお、一例として、ゲートドライバ回路１２ａは、表示画面２０の左側に配置され、ゲートドライバ回路１２ｂは、表示画面２０の右側に配置される。

ゲート信号線１７ｂは、第１のスイッチ用トランジスタ１１ｄに接続されている。第１のスイッチ用トランジスタ１１ｄは、駆動用トランジスタ１１ａのオフセットキャンセル動作を実施するトランジスタであり、第１のスイッチ用トランジスタ１１ｄを高速のオンオフ（高スルーレート動作）をさせる必要があるからである。ゲート信号線１７ａ、１７ｂは、２つのゲートドライバ回路１２ａ、１２ｂで駆動することにより、高スルーレート動作を実現できる。

ゲート信号線１７を２つのゲートドライバ回路１２ａ、１２ｂで駆動することにより、表示画面２０の左右、中央での輝度傾斜などがなくなり、良好な画像表示を実現できる。また、ゲート信号線１７の負荷容量が大きくても、良好にドライブすることができる。

ゲート信号線１７ｃ、１７ｄは、１つのゲートドライバ回路１２ａが接続されている。ゲート信号線１７ｃには、第４のスイッチ用トランジスタ１１ｅが接続されている。第４のスイッチ用トランジスタ１１ｅは、リファレンス電圧Ｖｒｅｆを駆動用トランジスタ１１ａに印加する機能を有する。リファレンス電圧Ｖｒｅｆを印加するためのトランジスタをオンオフする動作は、低スルーレートで十分である。ゲート信号線１７ｄには、第３のスイッチ用トランジスタ１１ｃが接続されている。トランジスタ１１ｃは、イニシャル電圧Ｖｉｎｉを駆動用トランジスタ１１ａのソース端子に印加する機能を有する。イニシャル電圧Ｖｉｎｉを印加するためのトランジスタをオンオフする動作は、低スルーレートで十分である。

したがって、ゲート信号線１７ｃ、１７ｄは、１つのゲートドライバ回路１２ａで駆動しても、実用上、十分な性能を得ることができる。

次に、図３〜図７などを用いて、図２の画素回路の動作を説明する。

（非発光期間）
図２の画素回路において、第１のスイッチ用トランジスタ１１ｄがオン状態のとき、発光素子１５にアノード電圧Ｖｄｄから電流が供給され、発光素子１５が発光状態にある（発光期間）。アノード電圧Ｖｄｄから駆動トランジスタ１１ａを通して発光素子１５に駆動電流（ドレイン・ソース間電流）Ｉｄが供給されるため、発光素子１５が駆動電流Ｉｄに応じた輝度で発光する。

一方、図３に図示するように、第１のスイッチ用トランジスタ１１ｄをオフ状態にすることにより、発光素子１５に流れる電流が遮断され、発光素子１５の発光が停止する（非発光）。なお、画素動作のタイミングチャートを図１２に示す。なお、図１２において、第２のスイッチ用トランジスタ１１ｂが接続されたゲート信号線１７ａをＧＳと記載し、第１のスイッチ用トランジスタ１１ｄが接続されたゲート信号線１７ｂをＧＥと記載し、第４のスイッチ用トランジスタ１１ｅが接続されたゲート信号線１７ｃをＧＲと記載し、第３のスイッチ用トランジスタ１１ｃが接続されたゲート信号線１７ｄをＧＩと記載している。

（オフセットキャンセル補正準備期間）
図４は、オフセットキャンセル補正の準備期間の画素動作状態を示す。オフセットキャンセル補正の準備期間では、第４のスイッチ用トランジスタ１１ｅがオンし、リファレンス電圧Ｖｒｅｆが駆動用トランジスタ１１ａのゲート端子に印加され、第３のスイッチ用トランジスタ１１ｃがオンし、イニシャル電圧Ｖｉｎｉが発光素子１５のアノード端子に印加される（図１２における時刻ｔ３）。駆動用トランジスタ１１ａのゲート電位Ｖｇがリファレンス電圧Ｖｒｅｆになる。また、駆動用トランジスタ１１ａのソース電位Ｖｓは、リファレンス電圧Ｖｒｅｆよりも十分に低いイニシャル電圧Ｖｉｎｉにある。

ここで、イニシャル電圧Ｖｉｎｉについては、駆動用トランジスタ１１ａのゲート−ソース間電圧Ｖｇｓが、当該駆動用トランジスタ１１ａのオフセットキャンセル電圧Ｖｔｈよりも大きくなるように設定しておくこととする。このように、駆動用トランジスタ１１ａのゲート電位Ｖｇをリファレンス電圧Ｖｒｅｆ、ソース電位Ｖｓを低電位Ｖｉｎｉにそれぞれ初期化することで、オフセットキャンセル補正動作の準備が完了する。

（オフセットキャンセル補正期間）
次に、図５に示すように、図１２における時刻ｔ５で、ゲート信号線１７ｂ（ＧＥ）に選択電圧（オン電圧）が印加され、第１のスイッチ用トランジスタ１１ｄがオンすると、駆動用トランジスタ１１ａのドレイン端子にアノード電圧Ｖｄｄが印加される。また、第３のスイッチ用トランジスタ１１ｃをオフ状態にする。すると、駆動用トランジスタ１１ａのソース電位Ｖｓが上昇を開始する。やがて、駆動用トランジスタ１１ａのゲート−ソース間電圧Ｖｇｓが当該駆動用トランジスタ１１ａのオフセットキャンセル電圧Ｖｔｈになり、当該オフセットキャンセル電圧Ｖｔｈに相当する電圧がコンデンサ１９に書き込まれる。

ここでは、便宜上、オフセットキャンセル電圧Ｖｔｈに相当する電圧をコンデンサ１９に書き込む期間をオフセットキャンセル補正期間と呼んでいる。

なお、このオフセットキャンセル補正期間において、電流が専らコンデンサ１９側に流れ、発光素子１５側には流れないようにするために、発光素子１５がカットオフ状態となるようにカソード電極のカソード電圧Ｖｓｓを設定しておく。したがって、Ｖｓｓ ＞ Ｖｉｎｉとしておく。たとえば、Ｖｓｓ＝＋２（Ｖ）であれば、Ｖｉｎｉ＝−２（Ｖ）が例示される。

次に、図６に図示するように、図１２における時刻ｔ７で、第１のスイッチ用トランジスタ１１ｄ、第４のスイッチ用トランジスタ１１ｅをオフ状態にする。このとき、駆動用トランジスタ１１ａのゲートがフローティング状態になるが、ゲート−ソース間電圧Ｖｇｓが駆動用トランジスタ１１ａのオフセットキャンセル電圧Ｖｔｈに等しいために、当該駆動用トランジスタ１１ａはカットオフ状態にある。したがって、ドレイン−ソース間電流Ｉｄは流れない。

（書き込み期間）
次に、図６に示すように、図１２における時刻ｔ８で、ソース信号線１８にソースドライバ回路１４から映像信号電圧Ｖｓｉｇが印加される。ゲート信号線１７ａに選択電圧が印加されることにより、第２のスイッチ用トランジスタ１１ｂが導通状態になって映像信号電圧Ｖｓｉｇが、画素１６の駆動用トランジスタ１１ａのゲート端子に印加される。本実施の形態において、発光素子１５はＥＬ素子であり、また、このとき、発光素子１５はカットオフ状態（ハイインピーダンス状態）にあるために、コンデンサ（Ｃｅｌと呼ぶ）とみなすことができる。したがって、駆動用トランジスタ１１ａのゲート端子に印加された映像信号電圧Ｖｓｉｇは、コンデンサ１９の容量Ｃｓと発光素子の容量Ｃｅｌで分圧されて、駆動用トランジスタ１１ａのゲート−ソース端子間に印加される。コンデンサ１９の容量Ｃｓに比較して発光素子の容量Ｃｅｌは、小さいため、映像信号電圧Ｖｓｉｇの多くが、駆動用トランジスタ１１ａのゲート−ソース端子間に印加される。

なお、本実施の形態において、発光素子１５を容量Ｃｅｌとして利用するとしたが、これに限定するものではない。発光素子１５に並列に、別途コンデンサを形成してもよいことは言うまでもない。

（発光期間）
次に、図７に示すように、図１２における時刻ｔｉで、第１のスイッチ用トランジスタ１１ｄがオンすることにより、駆動用トランジスタ１１ａのドレイン端子にアノード電圧Ｖｄｄが印加される。アノード電圧Ｖｄｄの印加により、電流Ｉｄが流れ始める。電流Ｉｄに比例して、発光素子１５が発光する。

以上のようにして、各画素１６における駆動用トランジスタ１１ａに対してオフセットキャンセル補正が実施され、各画素が点灯、非点灯制御される。

図８は、本発明の実施の形態に係る表示装置におけるゲートドライバ回路の構成の例を示した図である。図８において、８１は、走査・出力バッファ回路であり、８２はゲートドライバ回路１２の出力端子である。８３はゲートドライバ回路１２の入力端子、８４はゲートドライバ回路１２の接続端子である。接続端子８４に、各ゲート信号線１７がＡＣＦ樹脂で接続される。

走査・出力バッファ回路８１は、選択するゲート信号線位置（画素行位置）を特定するシフトレジスタと、ゲート信号線１７を駆動する出力バッファ回路とからなる。

ゲート信号線位置（画素行位置）を特定するとは、ゲート信号線１７にオン電圧（選択電圧）とオフ電圧（非選択電圧）を印加する位置を特定あるいは決定すること、あるいは状態である。

ゲートドライバ回路１２は、ＣＯＦ８６に実装されている。ゲートドライバ回路１２は、４つの走査・出力バッファ回路８１（８１ａ、８１ｂ、８１ｃ、８１ｄ）を有している。４つの走査・出力バッファ回路８１は、それぞれ対応する４つのゲート信号線１７を駆動する。走査・出力バッファ回路８１ａは、ゲート信号線ＧＲを駆動し、走査・出力バッファ回路８１ｂは、ゲート信号線ＧＩを駆動する。走査・出力バッファ回路８１ｃは、ゲート信号線ＧＥを駆動し、走査・出力バッファ回路８１ｄは、ゲート信号線ＧＳを駆動する。

走査・出力バッファ回路８１ｄは、クロック入力端子ＣＬＫ２に接続されており、また、データ入力を行うデータ入力端子ＤＧＳに接続されている。なお、走査・出力バッファ回路８１の出力をアクティブ、非アクティブに切り替えるイネーブル端子など説明に不要な事項は省略している。

走査・出力バッファ回路８１ａ、８１ｂ、８１ｃは、クロック入力端子ＣＬＫ１に接続されている。走査・出力バッファ回路８１ａは、データ入力を行うデータ入力端子ＤＧＲに接続されている。走査・出力バッファ回路８１ｂは、データ入力を行うデータ入力端子ＤＧＩに接続されている。走査・出力バッファ回路８１ｃは、データ入力を行うデータ入力端子ＤＧＥに接続されている。

以上の事項から、走査・出力バッファ回路８１ａ、８１ｂ、８１ｃは同一のクロックで、動作する。また、走査・出力バッファ回路８１ａ、８１ｂ、８１ｃ、８１ｄは、それぞれ異なる入力データを入力することができる。

なお、ゲートドライバ回路１２内の４つの走査・出力バッファ回路８１は、入力端子８３に、それぞれ独立である。したがって、各走査・出力バッファ回路８１は、それぞれ異なるクロックで動作させることもできるし、共通のデータを入力することもできる。

図９は、本発明の第１の実施の形態における駆動方法の説明図である。また、図１２〜図１５は、本発明の実施の形態における駆動方法のタイミングチャートである。

図１２に図示するように、時刻ｔ３のタイミングで、ゲート信号線１７ｄ（ＧＩ）、ゲート信号線１７ｃ（ＧＲ）にオン電圧が印加される。したがって、ゲート信号線１７ｃに接続されている第４のスイッチ用トランジスタ１１ｅがオンし、Ｖｒｅｆ電圧が駆動用トランジスタ１１ａのゲート端子に印加される。また、ゲート信号線１７ｄに接続されている第３のスイッチ用トランジスタ１１ｃがオンし、Ｖｉｎｉ電圧が駆動用トランジスタ１１ａのソース端子（コンデンサ１９の一端子）に印加される。この時、ゲート信号線１７ｂにはオフ電圧が印加されているため、第１のスイッチ用トランジスタ１１ｄは、オフ状態（非動作状態）であり、ゲート信号線１７ａ（ＧＳ）にもオフ電圧が印加されているため、第２のスイッチ用トランジスタ１１ｂもオフ状態である（図４）。

図１２の時刻ｔ５のタイミングで、ゲート信号線１７ｄ（ＧＩ）にオフ電圧が印加される。したがって、ゲート信号線１７ｄに接続されている第３のスイッチ用トランジスタ１１ｃがオフし、Ｖｉｎｉ電圧が駆動用トランジスタ１１ａのソース端子に印加することが停止される。また、ゲート信号線１７ｂ（ＧＥ）に接続されている第１のスイッチ用トランジスタ１１ｄがオンする。以上の状態でオフセットキャンセル動作が実施される（図５）。

なお、図１２の時刻ｔ３、時刻ｔ５のタイミングにそれぞれ対応する図４、図５の状態は、発光素子１５には電流が供給されない。したがって、発光素子１５は非点灯状態（非表示状態）である。なお、図４と図５の状態は、連続して実施する必要はなく、所定の時間間隔を保持して実施してもよい。また、時刻ｔ３でゲート信号線ＧＩとＧＲにオン電圧を印加し、時刻ｔ５でゲート信号線ＧＩにオフ電圧を印加し、ゲート信号線ＧＥにオン電圧を印加するとしたが、ゲート信号線１７ｂ（ＧＥ）は、時刻ｔ６でオン電圧を印加してよい。

上記動作を図９に図示するように、画面上から画面下に順次実施し、オフセットキャンセル動作を行う。

図１０に示したように、図４、図５の動作は、２画素行ずつ実施することもできる。図１０（ａ）では、画素行１０１の１、２番目にオフセットキャンセルが実施され、ＣＬＫ１端子に入力されたクロックにより、２画素行分オフセットキャンセの実施位置がシフトされる（図１０（ｂ））。つまり、画素行１０１の３、４番目にオフセットキャンセルが実施される。図１０（ｃ）は、画面下の最終画素行（ｎ−１、ｎ）にオフセットキャンセルが実施された状態を示す。以上の動作を表示画面２０の画面上から画面下に順次行い、表示画面２０の画素行１０１にオフセットキャンセルが実施される。

オフセットキャンセル動作後、図１２の時刻ｔ７においてゲート信号線１７ｂ（ＧＥ）に再びオフ電圧を印加し、第１のスイッチ用トランジスタ１１ｄをオフ状態にして、各画素行１０１を非表示状態にする。

映像信号は、図１２の時刻ｔ８で、ゲート信号線１７ａ（ＧＳ）にオン電圧を印加し、第２のスイッチ用トランジスタ１１ｂをオンさせて、ソース信号線１８に印加されている映像信号を画素１６の駆動用トランジスタ１１ａのゲート端子に印加する。映像信号の印加は、図１１に図示するように、１画素行ずつ実施する。ゲート信号線１７ａへの選択位置の制御は、走査・出力バッファ回路８１ｄで実施する。選択位置のシフトは、ＣＬＫ２端子に印加するクロックで制御する。図１１（ａ）では、画素行１０１の１番目の画素行に映像信号の書き込みが実施され、ＣＬＫ２端子に入力されたクロックにより、１画素行分映像信号の書き込み実施位置がシフトされる（図１１（ｂ））。つまり、画素行１０１の２番目に映像信号の書き込みが実施される。図１１（ｃ）は、画面下の最終画素行ｎに映像信号の書き込みが実施された状態を示す。以上の動作を表示画面２０の画面上から画面下に順次行い、表示画面２０の画素行１０１に映像信号書込みが実施される。

映像信号の書込み後、映像表示を行う際には、図１２の時刻ｔｉで、ゲート信号線１７ｂ（ＧＥ）に表示画面２０の画面上からオン電圧を印加し、第１のスイッチ用トランジスタ１１ｄをオンさせて、発光素子１５に駆動用トランジスタ１１ａから電流を供給し、画素１６に書き込まれた映像信号に基づき発光素子１５を発光させる。

図１３は、図１２の次の状態を図示している。オフセットキャンセル動作を行うゲート信号線１７ｄ（ＧＩ）、１７ｃ（ＧＲ）、１７ｂ（ＧＥ）のオンまたはオフ電圧を印加する位置は、２画素行シフトされ、図１２の時刻ｔ３から図１３では時刻ｔ５となっている。映像信号を印加する位置するゲート信号線１７ａ（ＧＳ）のオンまたはオフ電圧を印加する位置は、１画素行シフトされ、図１２の時刻ｔ８から図１３では時刻ｔ９となっている。

図１４は、図１３の次の状態を図示している。図１４は、オフセットキャンセル動作を行うゲート信号線１７ｄ（ＧＩ）、１７ｃ（ＧＲ）、１７ｂ（ＧＥ）のオンまたはオフ電圧を印加する位置は、２画素行シフトされ、図１３の時刻ｔ５から図１４では時刻ｔ７となっている。映像信号を印加する位置するゲート信号線１７ａ（ＧＳ）のオンまたはオフ電圧を印加する位置は、１画素行シフトされ、図１３の時刻ｔ９から図１４ではｔ１０となっている。

以上の動作では、オフセットキャンセル動作を行うためのクロック端子ＣＬＫ１のクロック周波数と、映像信号を表示画面２０に書き込む動作を行うクロック端子ＣＬＫ２のクロック動作周波数は、同一の周波数である。つまり、図８に示したゲートドライバ回路における走査・出力バッファ回路８１ａ〜８１ｃと、走査・出力バッファ回路８１ｄの動作周波数とは同一である。したがって、ＣＬＫ１端子とＣＬＫ２端子とは共通に接続してもよい。

なお、以上の実施の形態では、オフセットキャンセル動作は、２画素行ずつ選択してオフセットキャンセルを実施するとしたが、これに限定するものではなく、３画素行あるいはそれ以上の画素行１０１を、同時にオフセットキャンセル動作を実施してもよい。また、１、２画素行をオフセットキャンセル動作し、次のクロックで、２、３画素行にオフセットキャンセル動作を実施するなど、オフセットキャンセルを実施する画素行１０１をオーバーラップさせてもよい。

また、オフセットキャンセル動作は、２画素行ずつ選択してオフセットキャンセルを実施するとしたが、オフセットキャンセル動作を、２倍速で行ってもよい。つまり、映像信号書込み動作の速度の２倍速で走査・出力バッファ回路８１を動作させる。画素行１０１の選択は図１１のように、１画素行ずつ選択し、オフセットキャンセル動作を実施する。図１１に図示するように、１画素行ずつ画素行１０１を選択してオフセットキャンセル動作を実施してもよい。この場合は、図８に示したゲートドライバ回路における走査・出力バッファ回路８１ａ〜８１ｃのＣＬＫ１端子へのクロック周波数を、走査・出力バッファ回路８１ｄのＣＬＫ２端子へのクロック周波数の２倍とすればよい。

なお、以上の説明は、オフセットキャンセル動作について説明したが、発光制御動作に関しても同様である。

以上の実施の形態では、映像信号の書き込み動作は、１画素行ずつ選択して映像信号書込みを実施するとしたが、これに限定するものではなく、２画素行あるいはそれ以上の画素行１０１を、同時に選択して映像信号書込み動作を実施してもよい。また、１、２画素行に映像信号を書込、次のクロックで、２、３画素行に映像信号の書き込み動作を実施するなど、映像信号書込みを実施する画素行１０１をオーバーラップさせてもよい。

また、図１５に図示するように、Ｖｉｎｉ電圧を印加する期間を１Ｈ期間（１画素行の選択期間）としてもよい（ゲート信号線ＧＩ：時刻ｔ３〜ｔ４）。また、オフセットキャンセル動作を行う期間を１Ｈ期間としてもよい（ゲート信号線ＧＥ：時刻ｔ５〜ｔ６）。Ｖｉｎｉ電圧を印加する期間とオフセットキャンセル動作を行う期間を１Ｈ期間以上の期間離してもよい（時刻ｔ４〜ｔ５）。

図９において、一点鎖線で示すオフセットキャンセル動作に伴い、表示画面２０は非表示となる。オフセットキャンセル動作は、ゲート信号線ＧＥ、ＧＩ、ＧＲで実施する。しかし、表示画面２０を非表示状態とする場合には、少なくともゲート信号線１７ｂ（ＧＥ）にオフ電圧を印加し、第１のスイッチ用トランジスタ１１ｄをオフ状態とすればよい。また、ゲート信号線ＧＲ、ＧＩにより、Ｖｒｅｆ、Ｖｉｎｉ電圧の印加によっても、表示画面２０の各画素行１０１は、非表示となる。したがって、一点鎖線のオフセットキャンセル動作は、ゲート信号線ＧＩまたはＧＲのうち少なくも一方の動作（オン電圧などの印加）と、ゲート信号線ＧＥの動作（オン電圧などの印加）とを分離して、記述あるいは説明することができることは言うまでもない。つまり、ゲート信号線ＧＩとＧＲを操作することにより非表示とし、その後にゲート信号線ＧＥを操作してもよい。また、ゲート信号線ＧＥを操作することにより非表示としてもよい。

２倍速（２画素行ずつオフセットキャンセル動作させる、または、映像信号の書き込み速度に対して２倍の速度で１画素行ずつオフセットキャンセル動作させる）でオフセットキャンセルすることにより、非表示状態とし、非表示状態で、ゲート信号線ＧＳを順次走査して映像信号を表示画面２０に書き込む（図９の実線の映像信号書込み動作）。

発光制御は、図９の点線で示すように、ゲート信号線１７ｂ（ＧＥ）に表示画面２０の画面上からオン電圧を印加し、第１のスイッチ用トランジスタ１１ｄをオンさせて、発光素子１５に駆動用トランジスタ１１ａから電流を供給し、画素１６に書き込まれた映像信号に基づき発光素子１５を発光させる。ゲート信号線１７ｂ（ＧＥ）にオン電圧を印加し、第１のスイッチ用トランジスタ１１ｄがオンすることにより、映像が表示画面２０に表示される。

本実施の形態において立体（３Ｄ）映像の表示を行う場合には、図９におけるａ期間が、左右のメガネのシャッターを切り替えるタイミングあるいは期間である。ｂ期間が、左目に対応するメガネのシャッターを開く（透過状態とする）期間である（右目に対応するメガネのシャッターを閉じる（非透過状態とする）期間である）。ｃ期間が、右目に対応するメガネのシャッターを開く（透過状態とする）期間である（左目に対応するメガネのシャッターを閉じる（非透過状態とする）期間である）。

図９に示す本実施の形態に係る表示装置による映像表示の場合には、表示画面全体についての書き込みの終了を待つことなく、順次発光を開始することができるので、１フレームの４０％以上の期間で発光素子１５の発光が可能である。また、この場合、右眼用の画像と左眼用の画像が表示される間の黒表示（非表示）期間に、メガネ切り替え期間（ａ期間）として、１〜３ｍｓを設けることができるので、３Ｄ映像表示を行うことができる。

図９に示した駆動方法では、図８に示したゲートドライバ回路におけるＣＬＫ２の周期をＣＬＫ１の周期よりも長くすることにより、映像信号の書き込みの速度は、発光または非表示の速度よりも遅くなる。このため、従来の駆動方法における映像の書き込みの速度と同じ速度であるにもかかわらず、発光時間を多くとることができる。

図９に図示するように、一例として２倍速オフセットキャンセル動作を行い（一点鎖線）、１倍速で映像信号書込み動作（実線）を行い、また、２倍速で発光制御動作（点線）を行うことができる。映像信号書込みは、右映像と左映像を交互に行う、シャッターメガネ（図示せず）の右目と左目のシャッターの切り替えは、非表示および右映像、左映像の表示に同期させて実施する。右目と左目のシャッターの切り替えタイミングは、非表示および右映像、左映像の表示のタイミングに合わせて、移動（調整）できるように構成する。また、ａ期間、ｂ期間、ｃ期間における、メガネのシャッターを開く（あるいは閉じる）期間の長さを調整あるいは設定できるように構成する。

このように本発明の実施の一形態においては、全ての発光素子１５の消光が完了する前から消光した画素１６への書き込みを開始すると共に、全ての画素１６への書き込みが完了する前から書き込んだ画素における発光素子１５の発光を開始することができる。これにより、駆動周期を上げることなく、発光期間を長く確保することができ、高い表示輝度を確保することができる。

本発明の実施の一形態においては、表示画面２０に映像の書き込みと消去を同時に行うことができる。したがって、従来のように書き込みが終了するのを待ってから映像を一括表示しなくてもよく、書き込みが終了する前に表示画面２０に行毎に映像を表示することができる。

また、本発明の実施の一形態においては、オフセットキャンセル補正の走査を、映像信号書込みの走査よりも高速に行い、発光制御の走査を、映像信号書込みの走査よりも高速に行う。これにより、発光期間を長く確保することができ、駆動周期を上げることなく、均一で、良好な画像表示を実現できる。オフセットキャンセル動作（補正）を実施することにより、各画素は非表示（黒表示）となる。

また、本発明の実施の一形態においては、オフセットキャンセル動作、発光制御動作の走査を、映像信号書込み動作の走査よりも高速に行う。オフセットキャンセル動作により、画素は非表示（黒表示）となり、発光制御動作により画素は表示（画像表示）状態になる。オフセットキャンセル動作が全画面に完了する前に、映像信号書込み動作を開始する。映像信号書込みは、左映像と右映像を交互に表示画面に書き込む。

図１７は、図９の一部を抜き出し、本発明の実施の形態に係る駆動方法を説明するための説明図である。図１７において、画面上方向に位置する画素行ａでは、オフセットキャンセル動作を実施してから映像書込み動作を実施するまでの時間はＡ期間である。画面下方向に位置する画素行ｂでは、オフセットキャンセル動作を実施してから映像書込み動作を実施するまでの時間はＢ期間である。つまり、表示画面２０の上の画素行（映像書き換えフレームの最初）では、オフセットキャンセル動作を実施してから映像書込み動作を実施するまでの時間が短いのに対して、表示画面２０の下の画素行（映像書き換えフレームの最後）では、オフセットキャンセル動作を実施してから映像書込み動作を実施するまでの時間が長い。

図１６は、本発明の実施の形態に係る画素構成の説明図である。発光素子１５は、カットオフ状態の時には、コンデンサ１９ｂ（Ｃｅｌ）とみなせる。一方、アノード配線あるいは電極には抵抗Ｒｄがあり、カソード配線あるいは電極には抵抗Ｒｓがある。アノード電流Ｉｄが流れると抵抗Ｒｄにより、画素１６のアノード端子に印加される電圧が変動する。カソード電流Ｉｓが流れると抵抗Ｒｓにより、画素１６のカソード端子に印加される電圧が変動する。

発光素子１５がカットオフ状態の時には、コンデンサ１９ｂ（Ｃｅｌ）とみなせるため、コンデンサ１９（Ｃｓ）とコンデンサ１９ｂ（Ｃｅｌ）とは直列に接続された状態になる。したがって、カソード電極と駆動用トランジスタ１１ａのゲート端子とは、２つのコンデンサＣｓとＣｅｌで電気的に接続された状態とみなせる。そのため、カソード電流Ｉｓが流れ、カソード電極の電位が電圧波形１６１ａのように変動すると、駆動用トランジスタ１１ａのゲート端子電位も電圧波形１６１ｂのように変動する。駆動用トランジスタ１１ａのゲート端子の変動は、画素に書き込んだあるいは書き込む映像信号の変動とみなせる。本発明の実施の形態に係る画素構成では、カソード電圧の変動により、駆動用トランジスタ１１ａのゲート端子が変動し、画素に書き込んだあるいは書き込む映像信号の変動が発生する可能性がある。

したがって、図１７に示すように、図９の駆動方法では、表示画面２０の上の画素行（映像書き換えフレームの最初）では、オフセットキャンセル動作を実施してから映像書込み動作を実施するまでの時間が短いため、カソード電極の電位変動の影響を受けにくい。しかし、表示画面２０の下の画素行（映像書き換えフレームの最後）では、オフセットキャンセル動作を実施してから映像書込み動作を実施するまでの時間が長いため、カソード電極の電位変動の影響を受けやすいという問題がある。

図１９は、図１７で説明した問題を解決する本発明の第２の実施の形態における駆動方法の説明図である。また、図１８は図１９の本発明の第２の実施の形態を実現するためのゲートドライバ回路１２の構成図である。

図１８において、８１は、走査・出力バッファ回路であり、８２はゲートドライバ回路１２の出力端子である。８３はゲートドライバ回路１２の入力端子、８４はゲートドライバ回路１２の接続端子である。図８に示したゲートドライバ回路１２との主な差異は、走査・出力バッファ回路８１ｄに２つのシフトレジスタ回路１８１（１８１ａ、１８１ｂ）を有している点である。シフトレジスタ１８１ａは、クロック端子ＣＬＫ１と接続されており、クロック端子ＣＬＫ１は、走査・出力バッファ回路８１ａ〜８１ｃにも接続されている。つまり、走査・出力バッファ回路８１ａ〜８１ｃと、走査・出力バッファ回路８１ｄのシフトレジスタ１８１ａとは同一のクロック周波数で動作する。また、シフトレジスタ１８１ａにはデータ端子ＤＥａが接続されている。

一方、走査・出力バッファ回路８１ｄのシフトレジスタ１８１ｂは、クロック端子ＣＬＫ２が接続され、データ端子ＤＥｂが接続されている。したがって、走査・出力バッファ回路８１ｄのシフトレジスタ１８１ａとシフトレジスタ１８１ｂとは独立したクロック周波数で動作する。

シフトレジスタ１８１ａの出力ａと、シフトレジスタ１８１ｂの出力ｂとは、ＯＲ回路１８２で論理ＯＲがとられる。したがって、シフトレジスタ１８１ａと１８１ｂに選択されているデータの双方がゲート信号線ＧＥの選択電圧（オン電圧）の出力となる。かかる構成により、シフトレジスタ１８１ａの出力ａに基づく第１のパルスと、シフトレジスタ１８１ｂの出力ｂに基づく第２のパルスとを含む走査信号として、ゲート信号線ＧＥに出力することが可能となる。他の点は、図８などで説明した実施例と同等あるいは類似であるので説明を省略する。

このように、本発明の実施の形態におけるゲートドライバ回路１２は、第１の信号を第１の周期を有するクロック信号に基づいて出力する第１のシフトレジスタと、第２の信号を第１の周期とは異なる第２の周期を有するクロック信号に基づいて出力する第２のシフトレジスタと、入力された第１の信号及び第２の信号の論理和または論理積を求め、第１の信号に基づく第１のパルス及び第２の信号に基づく第２のパルスを含む選択信号として出力する論理回路とを備える。

これにより、異なる周期のパルス信号を選択信号としてゲート信号線１７に出力することができるので、全ての画素行における発光素子１５のオフセットキャンセル動作が完了する前から発光素子１５の発光を開始することができる。これにより、発光期間を長く確保することができ、立体表示（３Ｄ表示）において駆動周期を上げることなく高い表示輝度を確保することができる。

図１９は、本発明の実施の形態に係る駆動方式の説明図である。また、図２０〜図２３は、本発明の実施の形態に係る駆動方法のタイミングチャートである。

図１９の駆動方法において、図９と同様に、図１８のゲートドライバ回路におけるＣＬＫ１端子に入力するクロック周波数は、ＣＬＫ２端子のクロック周波数の２倍の動作周波数に設定するか、または、ＣＬＫ１端子とＣＬＫ２端子に入力する周波数を同一とし、図１０に図示するように、複数画素行を同時に選択するように制御する。

なお、ＧＥａとは、シフトレジスタ１８１ａの出力であり、ＧＥｂとは、シフトレジスタ１８１ｂの出力である。ＧＥａとＧＥｂの出力がＯＲ回路で論理ＯＲされて、ゲート信号線ＧＥの出力となる。シフトレジスタ１８１ａには、入力データ端子ＤＥａのデータにより選択位置が制御される。シフトレジスタ１８１ｂには、入力データ端子ＤＥｂのデータにより選択位置が制御される。

入力データを２データ連続とすることにより、図１０に図示するように２画素行に連続して選択電圧（オン電圧）が印加される。また、単独の選択電圧（オン電圧）が入力されることにより、図１１に図示するように１画素行に選択電圧（オン電圧）が印加される。以上の事項は、他の実施の形態でも同様である。

図１９において、２点鎖線で示す消灯（非表示）制御動作では、シフトレジスタ１８１ｂの出力をゲート信号線ＧＥに出力し、第１のスイッチ用トランジスタ１１ｄをオフさせる。点線で示す点灯（表示）制御動作では、シフトレジスタ１８１ｂの出力をゲート信号線ＧＥに出力し、第１のスイッチ用トランジスタ１１ｄをオンさせて、発光素子１５に電流を供給する。

オフセットキャンセル動作は、１倍速で実施する。シフトレジスタ回路１８１ａの出力（走査・出力バッファ回路８１ｄの出力）でゲート信号線ＧＥにオン電圧を印加し、走査・出力バッファ回路８１ａの出力で、ゲート信号線ＧＲにオン電圧を印加させて対応する画素行にＶｒｅｆ電圧を印加する。また、走査・出力バッファ回路８１ｂの出力で、ゲート信号線ＧＩにオン電圧を印加させて対応する画素行にＶｉｎｉ電圧を印加する。ゲート信号線ＧＥ、ＧＲ、ＧＩの制御でオフセットキャンセル動作（一点鎖線）を行った後、走査・出力バッファ回路８１ｃによりゲート信号線ＧＳにオン電圧を印加し、第２のスイッチ用トランジスタ１１ｂをオンさせて映像信号を画素行に書き込む（図１９の実線で示す映像信号書込み動作）。以上の駆動における画素回路の動作は、図４〜図６などを用いて説明しているので説明を省略する。

図１７の実施の形態では、画面の上と画面の下では、オフセットキャンセル動作から映像信号の書き込み期間が異なり、図１６で説明したように画素に保持される映像信号が変動するという問題があった。図１９の本発明の実施の形態に係る駆動方式では、オフセットキャンセル動作後、すぐにあるいは、所定の一定期間後に、映像信号を画素に書き込む。したがって、画素に保持される映像信号の変動がなく、良好な画像表示を実現できる。

図１９に示した実施の形態においては、複数の発光素子１５の最後の行の消灯状態の開始より前に、複数の発光素子１５の最初の行への映像信号の書き込みを開始し、複数の発光素子１５の最初の行の発光状態の開始より後に、複数の発光素子１５の最後の行への映像信号の書き込みを終了するように制御される。

本発明の実施の形態においては、消灯制御動作と発光（点灯）制御動作は、映像信号書込みの走査よりも高速に行う。オフセットキャンセル補正の走査を、映像信号書込みの走査と同速度で行い、点灯制御の走査を、映像信号書込みの走査よりも高速に行う。すなわち、複数の画素の行について、オフセットキャンセル補正の走査をする期間は、映像信号書込みの走査をする期間とほぼ同一であり、点灯制御の走査をする期間は、映像信号書込みの走査をする期間よりも短い。これにより、発光期間を長く確保することができ、駆動周期を上げることなく、均一で、良好な画像表示を実現できる。

このように本発明の実施の形態においては、全ての発光素子１５の消光が完了する前から消光した画素１６への書き込みを開始すると共に、全ての画素１６への書き込みが完了する前から書き込んだ画素における発光素子１５の発光を開始することができる。これにより、駆動周期を上げることなく、発光期間を長く確保することができ、高い表示輝度を確保することができる。

図２０に図示するように、時刻ｔ３のタイミングで、ゲート信号線１７ｄ（ＧＩ）、ゲート信号線１７ｃ（ＧＲ）にオン電圧が印加される。したがって、ゲート信号線１７ｃに接続されている第４のスイッチ用トランジスタ１１ｅがオンし、Ｖｒｅｆ電圧が駆動用トランジスタ１１ａのゲート端子に印加される。また、ゲート信号線１７ｄに接続されている第３のスイッチ用トランジスタ１１ｃがオンし、Ｖｉｎｉ電圧が駆動用トランジスタ１１ａのソース端子（コンデンサ１９の一端子）に印加される。この時、ゲート信号線１７ｂ（ＧＥ）にはオフ電圧が印加されているため、第１のスイッチ用トランジスタ１１ｄは、オフ状態（非動作状態）であり、ゲート信号線１７ａ（ＧＳ）にもオフ電圧印加されているため、第２のスイッチ用トランジスタ１１ｂもオフ状態である（図４）。

時刻ｔ４のタイミングで、ゲート信号線１７ｄ（ＧＩ）にオフ電圧が印加される。したがって、ゲート信号線１７ｄに接続されているスイッチ用トランジスタ１１ｃがオフし、Ｖｉｎｉ電圧が駆動用トランジスタ１１ａのソース端子に印加することが停止される。

時刻ｔ５のタイミングで、シフトレジスタ１８１ａの出力ＧＥａがゲート信号線１７ｂ（ＧＥ）の出力となる。これにより、ゲート信号線１７ｂ（ＧＥ）に接続されている第１のスイッチ用トランジスタ１１ｄがオンする（図５）。以上の状態でオフセットキャンセル動作が実施される（図５）。

図２０の時刻ｔ３、時刻ｔ５のタイミングにそれぞれ対応する図４、図５の状態は、発光素子１５には電流が供給されない。したがって、発光素子１５は非点灯状態（非表示状態）である。なお、図４と図５の状態は、連続して実施する必要はなく、所定の時間間隔を保持して実施してもよい。図２０では、ゲート信号線１７ｄ（ＧＩ）にオフ電圧を印加してから、スイッチ用トランジスタ１１ｄをオンするまでの期間に１Ｈの期間をあけているが、これに限定されるものではない。

また、時刻ｔ７で、ゲート信号線１７ａ（ＧＳ）にオン電圧を印加し、第２のスイッチ用トランジスタ１１ｂをオンさせて映像信号を該当画素行に書き込む。

図２０では、時刻ｔ３でゲート信号線ＧＩとＧＲにオン電圧を印加し、時刻ｔ４でゲート信号線ＧＩにオフ電圧を印加し、時刻ｔ５でゲート信号線ＧＥにオン電圧を印加するとしたが、ゲート信号線１７ｂ（ＧＥ）には、時刻ｔ４でオン電圧を印加してよい。また、時刻ｔ７でゲート信号線ＧＳにオン電圧を印加するとしたが、ゲート信号線ＧＳは、時刻ｔ６でオン電圧を印加してよい。また、時刻ｔ８でオン電圧を印加してもよい。

上記動作を図１９に図示するように、画面上から画面下に順次実施し、オフセットキャンセル動作と、映像信号の書き込み動作を実施する。

図１９の駆動において、図４、図５の動作は、図１１に図示するように、１画素行ずつ実施する。図１１（ａ）では、画素行１０１の１番目にオフセットキャンセルが実施され、また、映像信号が画素行に書き込まれる。ＣＬＫ１端子に入力されたクロックにより、１画素行分オフセットキャンセの実施位置がシフトされる（図１１（ｂ））。つまり、画素行１０１の２番目にオフセットキャンセルが実施される。図１１（ｃ）は、画面下の最終画素行１、ｎにオフセットキャンセルが実施された状態を示す。以上の動作を表示画面２０の画面上から画面下に順次行い、表示画面２０の画素行１０１にオフセットキャンセルと映像信号書込みが実施される。

発光制御動作は、シフトレジスタ１８１ｂにより制御する。シフトレジスタ１８１ｂは、ゲート信号線１７ｂ（ＧＥ）にオン電圧を出力し、第１のスイッチ用トランジスタ１１ｄをオンさせる。

図１９の本発明の実施の形態に係る駆動方式では、オフセットキャンセル動作後、すぐにあるいは、所定の一定期間後に、映像信号を画素に書き込む。したがって、画素に保持される映像信号が変動なく、良好な画像表示を実現できる。なお、一定期間とは、１フレーム期間以内の期間である。

図２１は、図２０の次の状態を図示している。オフセットキャンセル動作を行うゲート信号線１７ｄ（ＧＩ）、１７ｃ（ＧＲ）、１７ｂ（ＧＥ）のオンまたはオフ電圧を印加する位置は、１画素行シフトされ、図２０の時刻ｔ３ないしｔ６から図２１では時刻ｔ４ないしｔ７となっている。映像信号を印加するタイミングを制御するゲート信号線１７ａ（ＧＳ）にオンまたはオフ電圧を印加する位置は、１画素行シフトされ、図２０の時刻７ないし時刻ｔ８から図２１では時刻ｔ８ないし時刻ｔ９となっている。なお、ゲート信号線ＧＥには、時刻ｔ７でオフ電圧が印加される。

図２２は、図２１の次の状態を図示している。図２２は、オフセットキャンセル動作を行うゲート信号線１７ｄ（ＧＩ）、１７ｃ（ＧＲ）、１７ｂ（ＧＥ）のオンまたはオフ電圧を印加する位置は、１画素行シフトされ、図２１の時刻ｔ４ないし時刻ｔ７から図２２では時刻ｔ５ないし時刻ｔ８となっている。映像信号を印加するタイミングを制御するゲート信号線１７ａ（ＧＳ）にオンまたはオフ電圧を印加する位置は、１画素行シフトされ、図２２では時刻ｔ９ないし時刻ｔ１０となっている。なお、ゲート信号線ＧＥには、時刻ｔ８でオフ電圧が印加される。

図２３は、図２２の次の状態を図示している。図２３は、オフセットキャンセル動作を行うゲート信号線１７ｄ（ＧＩ）、１７ｃ（ＧＲ）、１７ｂ（ＧＥ）のオンまたはオフ電圧を印加する位置は、１画素行シフトされ、図２２の時刻ｔ５ないし時刻ｔ８から図２３では時刻ｔ６ないし時刻ｔ９となっている。映像信号を印加するタイミングを制御するゲート信号線１７ａ（ＧＳ）にオンまたはオフ電圧を印加する位置は、１画素行シフトされ、図２３では時刻ｔ１０ないし時刻ｔ１１となっている。なお、ゲート信号線ＧＥは、時刻ｔ９でオフ電圧が印加される。

本発明の実施の形態では、図２４（ａ）に示したように、画素行１０１ａには、ＧＥ、ＧＩ、ＧＳ、ＧＲの順に配置することもできるし、図２４（ｂ）に示したように、画素行１０１ａには、ＧＩ、ＧＥ、ＧＳ、ＧＲの順に配置することもできる。図２４（ａ）と図２４（ｂ）は、ゲートドライバＩＣ１２の各出力端子８４が画素のレイアウト（各ゲート信号線の引き出し位置、配置）により、出力端子の機能を変更する必要があることを意味する。たとえば、１番目の端子は、ゲート信号線ＧＥして動作することもあれば、ＧＲ、ＧＩ、ＧＳとして動作することもある。本発明の実施の形態におけるゲートドライバ回路１２は、どのゲート信号線としても機能するように構成されている。たとえば、各ゲート信号線のオン電圧は、それぞれあるいは４つの走査・出力バッファ回路８１のうち、少なくとも２つの走査・出力バッファ回路８１には独立に設定できるように構成されている。オフ電圧についても同様である。

なお、図４の画素構成では、ゲート信号線１７ｂ（ＧＥ）が紙面の上方で、ゲート信号線１７ｄ（ＧＩ）が紙面の下方に位置している。しかし、各ゲート信号線（ＧＥ、ＧＲ、ＧＩ、ＧＳ）の位置は、ガラス基板に画素のトランジスタ、コンデンサのレイアウト設計を行わないと決定しないものであり、図４に示された配置に限定されるものではない。

ゲートドライバ回路１２は、出力端子８２から、図２５（ｂ）の出力波形を出力することもできる。出力電圧は、オフ電圧（Ｖｏｆｆ１、Ｖｏｆｆ２）、オン電圧（Ｖｏｎ）の３つの電圧である。３つの電圧を出力するので、ゲート電圧３値駆動と呼ぶ。または、ゲートオーバードライブ駆動と呼ぶ。

また、オフ電圧（Ｖｏｆｆ１）、オン電圧（Ｖｏｎ）の２つの電圧で駆動する駆動方法を、ゲート電圧通常駆動あるいは、ゲート電圧２値駆動（図２５（ａ））と呼ぶ。

ゲート電圧２値駆動とゲート電圧３値駆動とは、図２６の選択信号線（ＳＥＬ端子）に印加するロジック電圧で決定する。ＳＥＬ端子での設定は、ゲートドライバ回路１２内に形成または配置された各走査・出力バッファ回路８１ごとに設定ができるように構成している。

Ｖｏｎ電圧は、画素１６のトランジスタ１１をオンさせる電圧である。Ｖｏｆｆ１、Ｖｏｆｆ２電圧は画素１６のトランジスタ１１とオフさせる電圧である。具体的には、Ｖｏｎ電圧は、１５（Ｖ）以上３０（Ｖ）以下である。Ｖｏｆｆ２電圧は、−１５（Ｖ）以上−８（Ｖ）以下である。Ｖｏｆｆ１電圧は、−８（Ｖ）以上−３（Ｖ）以下である。

オン電圧（Ｖｏｎ）を出力するａ期間は、ｎＨ期間（ｎは１以上の整数、Ｈは水平走査期間または１画素行の選択期間）である。Ｖｏｆｆ２電圧を印加するｂ期間は、１Ｈ期間である。

図２５はゲート電圧３値駆動の説明図である。走査・出力バッファ回路８１が選択した画素行にＶｏｎ電圧が１水平走査（１Ｈ）期間（ａ期間：画素行選択期間）あるいはそれ以上の期間、印加される。Ｖｏｆｆ２電圧の印加期間ｂは、１Ｈ期間である。ｃ期間はＶｏｆｆ１電圧が印加され、ａ期間、ｂ期間以外の期間は、Ｖｏｆｆ１電圧が印加され保持される。

Ｖｏｎ電圧の印加期間ａは、ｎＨ期間（ｎは１以上の整数）であり、Ｃｌｋ信号に同期する。図２５（ｂ）のゲート電圧３値駆動は、ゲート信号線ＧＳに対して実施される。つまり、映像信号を画素１６に書き込む第２のスイッチ用トランジスタ１１ｂが接続されたゲート信号線１７ａに対してゲート電圧３値駆動が実施される。

Ｖｏｆｆ２電圧が１Ｈ期間（ｂ期間）印加されるのは、映像信号を印加するために選択された画素に対して、映像信号を書込み後、高速に非選択（オフ）にするためである。また、Ｖｏｆｆ１電圧で保持する（Ｃ期間）のは、トランジスタ１１のゲート端子に深い電圧（Ｖｏｆｆ２）が印加され、Ｖｔシフトなどトランジスタ特性が変化することを抑制するためである。

図２５（ａ）に図示するように、ゲート電圧２値駆動では、Ｖｏｎ電圧から、Ｖｏｆｆ１電圧に変化する期間がｔ１と長時間を必要とする。ｔ１が長いと、この期間に画素に書き込んだ映像信号がリークし、また、上下に隣接した画素間でクロストークなどが発生する。

図２５（ｂ）に示すゲート電圧３値駆動を実施すると、図示するように、Ｖｏｎ電圧から、Ｖｏｆｆ１電圧に変化する期間がｔ２と非常に短時間となる。したがって、画素に書き込んだ映像信号がリークし、また、上下に隣接した画素間でクロストークなどが発生することがない。

Ｖｏｎ電圧の印加期間後、１Ｈ期間の間あるいは１Ｈより短い期間の間（ｂ期間）、Ｖｏｆｆ２電圧が印加される。Ｖｏｆｆ２電圧の印加期間後、前記選択した画素行に対応するゲート信号線１７にＶｏｆｆ１電圧が印加され、前記ゲート信号線は、次のフレーム期間にＶｏｎ電圧が印加されるまで期間（ｃ期間）、Ｖｏｆｆ１電圧に保持される。

Ｖｏｎ電圧の印加期間後、１Ｈ期間の間あるいは１Ｈより短い期間の間、Ｖｏｆｆ２電圧が印加される。Ｖｏｆｆ２電圧の印加期間後、前記選択した画素行に対応するゲート信号線１７にＶｏｆｆ１電圧が印加され、前記ゲート信号線は、次のフレーム期間にＶｏｎ電圧が印加されるまで、Ｖｏｆｆ１電圧に保持される。

なお、ゲート電圧２値駆動とゲート電圧３値駆動は、ＳＥＬ（ＳＥＬ１、ＳＥＬ２）端子に印加するロジック信号により、設定される。図２６に示すＳＥＬ（ＳＥＬ１〜ＳＥＬ４）端子に印加されるロジック電圧が”Ｌ”の場合は、ゲート電圧２値駆動モードに設定される。ＳＥＬ（ＳＥＬ１〜ＳＥＬ４）端子に印加されるロジック電圧が”Ｈ”の場合は、ゲート電圧３値駆動モードに設定される。

各ＳＥＬ（ＳＥＬ１〜ＳＥＬ４）端子は、走査・出力バッファ回路８１ａ〜８１ｄに接続されており、ＳＥＬ端子のロジックにより、走査・出力バッファ回路８１の出力がゲート電圧２値駆動またはゲート電圧３値駆動に設定される。

また、図２６の各走査・出力バッファ回路８１は、走査・出力バッファ回路８１ｄのように、ＡＮＤ回路２６１が形成または配置されている。ＳＥＬ端子がＨロジックの時、対応する走査・出力バッファ回路８１のシフトレジスタ１８１ｂの出力が有効となり、ゲート電圧３値駆動に設定される。ＳＥＬ端子がＬロジックの時、対応する走査・出力バッファ回路８１のシフトレジスタ１８１ｂの出力が無効となり、ゲート電圧２値駆動に設定される。

なお、図２６の実施例では、各走査・出力バッファ回路８１のデータ入力端子（Ｄ１、Ｄ２、Ｄ３、Ｄ４、ＤＥｂ）、クロック入力端子（Ｃｌｋ１ａ、Ｃｌｋ１ｂ、Ｃｌｋ１ｃ、Ｃｌｋ１ｄ、Ｃｌｋ２）は、独立に設定できるように構成されている。

Ｖｏｎ電圧、Ｖｏｆｆ１電圧、Ｖｏｆｆ２電圧の切り替えは、図２７に図示するように、切り替え回路２７１で行う。切り替え回路のｄ端子入力信号（２ｂｉｔ）により、ａ端子（Ｖｏｆｆ２電圧）、ｂ端子（Ｖｏｆｆ１電圧）、ｃ端子（Ｖｏｎ電圧）のいずれかが選択され、ゲート信号線１７に印加される。

図２８は、本発明の実施の形態に係る画素回路の構成図である。図２との差異は、第４のスイッチ用トランジスタ１１ｅがない点である。他の構成などは、図２と同様である。

以下、図２９〜図３３を用いて、図２８の画素構成の動作を説明する。

（非発光期間）
図２８の画素回路において、第１のスイッチ用トランジスタ１１ｄがオン状態のとき、発光素子１５にアノード電圧Ｖｄｄから電流が供給され、発光素子１５が発光状態にある（発光期間）。アノード電圧Ｖｄｄから駆動トランジスタ１１ａを通して発光素子１５に駆動電流（ドレイン・ソース間電流）Ｉｄが供給されるため、発光素子１５が駆動電流Ｉｄに応じた輝度で発光する。

一方、図２９に図示するように、第１のスイッチ用トランジスタ１１ｄをオフ状態にすることにより、発光素子１５に流れる電流が遮断され、発光素子１５の発光が停止する（非発光）。

（オフセットキャンセル補正準備期間）
図３０は、オフセットキャンセル補正の準備期間の画素動作状態を示す。オフセットキャンセル補正の準備期間では、第２のスイッチ用トランジスタ１１ｂがオンし、ソース信号線に印加されたリファレンス電圧Ｖｒｅｆが駆動用トランジスタ１１ａのゲート端子に印加される。リファレンス電圧Ｖｒｅｆはソースドライバ回路１４が出力する。

また、第３のスイッチ用トランジスタ１１ｃがオンし、イニシャル電圧Ｖｉｎｉが発光素子１５のアノード端子に印加される。駆動用トランジスタ１１ａのゲート電位Ｖｇがリファレンス電圧Ｖｒｅｆになる。また、駆動用トランジスタ１１ａのソース電位Ｖｓは、リファレンス電圧Ｖｒｅｆよりも十分に低いイニシャル電圧Ｖｉｎｉに設定される。このように、駆動用トランジスタ１１ａのゲート電位Ｖｇをリファレンス電圧Ｖｒｅｆ、ソース電位Ｖｓを低電位Ｖｉｎｉにそれぞれ初期化することで、オフセットキャンセル補正動作の準備が完了する。

（オフセットキャンセル補正期間）
図３１に示すように、ゲート信号線１７ｂ（ＧＥ）に選択電圧（オン電圧）が印加され、第１のスイッチ用トランジスタ１１ｄがオンすると、駆動用トランジスタ１１ａのドレイン端子にアノード電圧Ｖｄｄが印加される。すると、駆動用トランジスタ１１ａのソース電位Ｖｓが上昇を開始する。やがて、駆動用トランジスタ１１ａのゲート−ソース間電圧Ｖｇｓが当該駆動用トランジスタ１１ａのオフセットキャンセル電圧Ｖｔｈになり、当該オフセットキャンセル電圧Ｖｔｈに相当する電圧がコンデンサ１９に書き込まれる。

なお、オフセットキャンセル補正期間において、電流が専らコンデンサ１９側に流れ、発光素子１５側には流れないようにするために、発光素子１５がカットオフ状態となるようにカソード電極のカソード電圧Ｖｓｓを設定しておく。

（書き込み期間）
次に、図３２に示すように、ソース信号線１８にソースドライバ回路１４から映像信号電圧Ｖｓｉｇが印加される。ゲート信号線１７ａに選択電圧が印加されることにより、第２のスイッチ用トランジスタ１１ｂが導通状態になって映像信号電圧Ｖｓｉｇが、画素１６の駆動用トランジスタ１１ａのゲート端子に印加される。このとき、発光素子１５はカットオフ状態（ハイインピーダンス状態）にあるために、コンデンサ（Ｃｅｌと呼ぶ）とみなすことができる。したがって、駆動用トランジスタ１１ａのゲート端子に印加された映像信号電圧Ｖｓｉｇは、コンデンサ１９（Ｃｓ）とＥＬ容量（Ｃｅｌ）で分圧されて、駆動用トランジスタ１１ａのゲート−ソース端子間に印加される。コンデンサ１９（Ｃｓ）に比較してＥＬ容量（Ｃｅｌ）は、小さいため、映像信号電圧Ｖｓｉｇの多くが、駆動用トランジスタ１１ａのゲート−ソース端子間に印加される。

なお、本発明の実施の形態において、発光素子１５を容量Ｃｅｌとして利用するとしたが、これに限定するものではない。発光素子１５に並列に、別途コンデンサを形成してもよいことは言うまでもない。

（発光期間）
図３３に示すように、第１のスイッチ用トランジスタ１１ｄがオンすることにより、駆動用トランジスタ１１ａのドレイン端子にアノード電圧Ｖｄｄが印加される。アノード電圧Ｖｄｄの印加により、電流Ｉｄが流れ始める。電流Ｉｄの大きさに比例して、発光素子１５が発光する。

図２８の画素構成は、本発明の他の実施の形態にも適用できることは言うまでもない。また、他の実施の形態と組み合わせることができることも言うまでもない。

本発明の実施の形態に係る表示装置では、映像信号を書き込むトランジスタ１１ｂに接続されたゲート信号線１７ａ（ＧＳ）を両側駆動（表示画面２０の左右に配置された２つのゲートドライバ回路１２で駆動する）を行うことができる。他の高速スルーレートが必要でないゲート信号線は、片側駆動（表示画面２０の左右のいずれかのゲートドライバ回路１２で駆動する）を行う。

図３４は、両側駆動を実施した場合の本発明の実施の形態に係る表示装置の構成図である。表示画面２０の左側にゲートドライバ回路１２ａが配置され、右側にゲートドライバ回路１２ｂが配置された状態を示している。ゲートドライバ回路１２内には、４つの走査・出力バッファ回路８１（８１ａ、８１ｂ、８１ｃ、８１ｄ）が形成されている。ゲートドライバ回路１２ａとゲートドライバ回路１２ｂとは、表示画面に対して点対称の位置に配置される。したがって、ゲートドライバ回路１２ａの走査・出力バッファ回路８１ａ〜８１ｄの配置と、ゲートドライバ回路１２ｂの走査・出力バッファ回路８１ａ〜８１ｄの配置順番は逆順となる（ゲートドライバ回路１２ａの走査・出力バッファ回路８１は左から８１ａ、８１ｂ、８１ｃ、８１ｄ。ゲートドライバ回路１２ｂの走査・出力バッファ回路８１は左から８１ｄ、８１ｃ、８１ｂ、８１aの順番）。

ゲートドライバ回路１２ａの走査・出力バッファ回路８１ｃはゲート信号線ＧＳと接続されている。ゲートドライバ回路１２ｂの走査・出力バッファ回路８１ｂはゲート信号線ＧＳと接続されている。つまり、ゲート信号線ＧＳには、異なる番号の走査・出力バッファ回路８１が接続されていることになる。ゲート信号線ＧＳはゲート電圧３値駆動を実施する。そのため、本発明のゲートドライバ回路１２の走査・出力バッファ回路８１は、いずれかもが、ゲート電圧２値駆動とゲート電圧３値駆動を選択することができるように構成している。ゲート電圧２値駆動とゲート電圧３値駆動の選択は、図２６に図示するようにＳＥＬ端子に印加するロジック電圧（ロジック信号）で選択する。

以上の実施の形態は、本発明の他の実施の形態にも適用できることは言うまでもない。また、実施の形態どうしを適宜組み合わせることができることも言うまでもない。たとえば、図３４、図２６、図１８などで説明した事項は相互に組み合わせることができる。また、以上のゲートドライバ回路１２は、図２、２８の画素構成、図９、図１９の駆動方式と適宜組み合わせることができる。

なお、本発明の実施の形態において、両側駆動とは、表示画面２０の左右に配置された２つのゲートドライバＩＣ１２で駆動するとしたが、これに限定するものではない。両側駆動とは、２つのゲートドライバ回路１２で駆動するものであれば該当する。たとえば、ゲート信号線１７の片側に２つのゲートドライバ回路１２を接続または配置し、駆動する方式も該当する。

つまり、両側駆動とは、１つのゲート信号線１７を複数のゲートドライバ回路１２で駆動する方式である。また、ゲート信号線１７は、ゲートドライバ回路１２で駆動するとして説明をするが、これに限定するものではない。たとえば、ポリシリコン技術でアレイ基板に直接にゲートドライバ回路を形成または配置し、このゲートドライバ回路でゲート信号線１７を駆動する構成も該当する。

本発明の実施の形態は、主として、画素１６に映像信号電圧を印加する方式（プログラム電圧方式）を例示して説明した。しかし、本発明の実施の形態は、これに限定するものではない。画素１６に映像信号電流を印加する方式（プログラム電流方式）であってもよい。また、ＰＷＭ駆動のように、画素１６を点滅あるいはデジタル的に点灯させて表示するデジタル駆動方式であってもよい。また、他の駆動方式であってもよい。発光面積で発光強度を表現する発光面積可変駆動であってもよい。

一例として、ＰＷＭ駆動とは、所定の電圧値をトランジスタ１１ｂで画素１６に印加し、階調に対応するビット数を、トランジスタ１１ｄをオンオフさせて、階調表示する方式が例示される。

また、トランジスタ１１ｄをオンオフ制御し、表示画面２０に帯状の黒表示（非表示）を発生させ、表示画面２０に流れる電流量を制御する。

また、表示画面２０に流れる電流の大きさに基づいて、アノード電圧Ｖｄｄを可変できるように構成することもできる。表示画面２０に流れる電流が所定値よりも大きい場合は、アノード電圧Ｖｄｄを低下させてパネルの消費電力を抑制する。表示画面２０に流れる電流が所定値よりも小さい場合は、アノード電圧Ｖｄｄを高くあるいは、所定の電圧を保持させて各画素１６の発光素子１５に規定の電流を流れるように制御する。

本発明の実施の形態に係る表示装置では、画素１６位置に対応して、赤（Ｒ）、緑（Ｇ）、青（Ｂ）からなるカラーフィルターを形成することができる。なお、カラーフィルターは、ＲＧＢに限定されものではない、シアン（Ｃ）、マゼンダ（Ｍ）、イエロー（Ｙ）色の画素を形成してもよい。また、白（Ｗ）の画素を形成してもよい。つまり、表示画面２０にＲ、Ｇ、Ｂ、Ｗ画素をマトリックス状に配置する。

画素はＲＧＢの３画素で正方形の形状となるように作製することができる。したがって、Ｒ、Ｇ、Ｂの各画素は縦長の画素形状となる。したがって、レーザー照射スポットを縦長にしてアニールすることにより、１画素内ではトランジスタ１１の特性バラツキが発生しないようにすることができる。

なお、Ｒ、Ｇ、Ｂの画素開口率は、異ならせてもよい。開口率を異ならせることにより、各ＲＧＢの発光素子１５に流れる電流密度を異ならせることができる。電流密度を異ならせることにより、ＲＧＢの発光素子１５の劣化速度を同一にすることができる。劣化速度を同一にすれば、表示装置のホワイトバランスずれが発生しない。

また、必要に応じて、白（Ｗ）の画素を形成する。つまり、画素は、Ｒ、Ｇ、Ｂ、Ｗから構成される。Ｒ、Ｇ、Ｂ、Ｗに構成することにより、高輝度化が可能となる。また、Ｒ、Ｇ、Ｂ、Ｇとする構成も例示される。

本発明の実施の形態では、ＲＧＢの３原色に加えて、Ｗ（白）の画素１６Ｗを有することもできる。画素１６Ｗを形成または配置することにより、色ピーク輝度を良好に実現できる。また、高輝度表示を実現できる。

表示装置のカラー化は、マスク蒸着により行うが、本発明の実施の態様はこれに限定するものではない。たとえば、青色発光のＥＬ層を形成し、発光する青色光を、Ｒ、Ｇ、Ｂの色変換層（ＣＣＭ：カラーチェンジミディアムズ）でＲ、Ｇ、Ｂ光に変換してもよい。

なお、表示装置の光出射面には、円偏光板（円偏光フィルム）（図示せず）を配置することができる。偏光板と位相フィルムを一体したものは円偏光板（円偏光フィルム）と呼ばれる。

上記実施の形態の各々の図で述べた内容（一部でもよい）を様々な電子機器に適用することができる。具体的には、電子機器の表示部に適用することができる。

そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。

図３５はディスプレイであり、筐体３５２、保持台３５３、本願発明のＥＬ表示装置（ＥＬ表示パネル）３５１を含む。図３５に示すディスプレイは、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能を有する。なお、図３５に示すディスプレイが有する機能はこれに限定されず、様々な機能を有することができる。

図３６はカメラであり、シャッター３６１、ビューファインダ３６２、カーソル３６３を含む。図３６に示すカメラは、静止画を撮影する機能を有する。動画を撮影する機能を有する。なお、図３６示すカメラが有する機能はこれに限定されず、様々な機能を有することができる。

図３７はコンピュータであり、キーボード３７１、タッチパッド３７２を含む。図３７に示すコンピュータは、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能を有する。なお、図３７に示すコンピュータが有する機能はこれに限定されず、様々な機能を有することができる。

かかる電子機器の表示部に上記実施の形態で説明した表示装置（表示パネル）もしくは駆動方式を用いて構成とすることで、上述の図３５〜図３７の情報機器などを高画質化することができ、また、低コスト化を実現できる。また、検査、調整を容易に実施することができる。

本実施の形態は他の実施の形態と適宜組み合わせて実施することが可能である。

たとえば、図３７のノート型パーソナルコンピュータの表示装置３５１として、本発明の実施の形態で図示した、あるいは説明した表示装置（表示パネル）を採用し、また、情報機器を構成することができることは言うまでもない。

また、各図面等で説明した内容は特に断りがなくとも、他の実施の形態と組み合わせることができる。たとえば、図２の本発明の実施の形態に係る表示装置にタッチパネルなどを付加し、図３５、図３６、図３７に図示する情報表示装置などを構成することができる。

本発明の実施の形態に係る表示装置とは、情報機器などのシステム機器を含む概念である。表示パネルの概念は、広義には情報機器などのシステム機器を含む。

本発明は、特に、アクティブ型の有機ＥＬフラットパネルディスプレイに有用である。

１ 表示装置
１１ トランジスタ（ＴＦＴ）
１２ ゲートドライバ回路（ＩＣ）
１４ ソースドライバ回路（ＩＣ）
１５ 発光素子
１６ 画素
１７ ゲート信号線
１８ ソース信号線
１９ コンデンサ
２０ 表示画面
８１ 走査・出力バッファ回路
８２ 出力端子
８３ 入力端子
８４ 接続端子
８５ 配線
８６ ＣＯＦ
１６１ 電圧波形
１８１ シフトレジスタ回路
１８２ ＯＲ回路
１８３ 出力バッファ回路
２６１ ＡＮＤ回路
２７１ 切り替え回路
３５１ 表示パネル（表示装置）
３５２ 筐体
３５３ 保持台
３６１ シャッター
３６２ ビューファインダ
３６３ カーソル
３７１ キーボード
３７２ タッチパッド

Claims (8)

1. マトリックス状に配置された複数の画素と、
   前記複数の画素の行ごとに配置された、第１のゲート信号線及び第２のゲート信号線と、
   前記複数の画素の列ごとに配置されたソース信号線と、
   前記第１のゲート信号線及び前記第２のゲート信号線に走査信号を出力するゲートドライバ回路と、
   前記ソース信号線に映像信号を出力するソースドライバ回路とを具備し、
   前記複数の画素の各々は、
   発光素子と、
   前記発光素子に駆動電流を供給するための駆動用トランジスタと、
   前記第１のゲート信号線から供給される走査信号に基づいて導通及び非導通が切り換えられ、前記駆動電流の経路上に配置された第１のスイッチ用トランジスタと、
   前記第２のゲート信号線から供給される走査信号に基づいて導通及び非導通が切り換えられ、前記ソース信号線から供給される前記映像信号を前記駆動用トランジスタのゲート端子に印加するための第２のスイッチ用トランジスタと、
   前記駆動用トランジスタの前記ゲート端子とソース端子との間に接続されたコンデンサとを備え、
   前記ゲートドライバ回路は、
   第１の周期を有するクロック信号に基づいて、第１の信号を出力する第１の走査回路と、
   前記第１の周期とは異なる第２の周期を有するクロック信号に基づいて、第２の信号を出力する第２の走査回路と、
   入力された前記第１の信号及び前記第２の信号の論理和または論理積を求め、前記第１の信号に基づく第１のパルス及び前記第２の信号に基づく第２のパルスを含む走査信号として、前記第１のゲート信号線に出力する論理回路と、
   前記第２の周期と略同一の第３の周期を有するクロック信号に基づいて、第３の信号を前記第２のゲート信号線に出力する第３の走査回路とを備え、
   前記第１の走査回路が前記複数の画素の行を走査する期間は、前記第２の走査回路または前記第３の走査回路が前記複数の画素の行を走査する期間よりも短く、
   前記ゲートドライバ回路は、前記走査信号を２値駆動モード及び３値駆動モードから選択可能に構成されており、
   前記３値駆動モードにおいて、前記走査信号は、前記第１のスイッチ用トランジスタ及び前記第２のスイッチ用トランジスタの少なくとも一方を非導通とする相異なる二つのオフ電圧と、前記第１のスイッチ用トランジスタ及び前記第２のスイッチ用トランジスタの少なくとも一方を導通させるオン電圧とを含む
   表示装置。
2. 右眼用の画像及び左眼用の画像を交互に表示し、前記右眼用の画像及び前記左眼用の画像を順次目視可能とする眼鏡を介して立体映像として視認させる、
   請求項１に記載の表示装置。
3. さらに、前記複数の画素の行ごとに配置された第３のゲート信号線と、
   前記第３のゲート信号線から供給される走査信号に基づいて導通及び非導通が切り換えられ、初期化電圧を前記駆動用トランジスタのソース端子に印加するための第３のスイッチ用トランジスタとを備えた、
   請求項１に記載の表示装置。
4. さらに、前記複数の画素の行ごとに配置された第４のゲート信号線と、
   前記第４のゲート信号線から供給される走査信号に基づいて導通及び非導通が切り換えられ、参照電圧を前記駆動用トランジスタの前記ゲート端子に印加するための第４のスイッチ用トランジスタとを備えた、
   請求項３に記載の表示装置。
5. 前記発光素子は、有機ＥＬ素子である、
   請求項１に記載の表示装置。
6. 前記駆動用トランジスタは、ｎ型のトランジスタである、
   請求項１に記載の表示装置。
7. 前記走査信号のうちの前記第２のパルスに基づいて前記第１のスイッチ用トランジスタを導通させて、前記駆動トランジスタのオフセットキャンセルを行い、
   前記走査信号のうちの前記第１のパルスに基づいて前記第１のスイッチ用トランジスタを導通または非導通として、前記発光素子の発光及び非発光を制御する、
   請求項１に記載の表示装置。
8. 前記ゲートドライバ回路は、前記画素の行の両端に配置されており、
   前記画素の行の一端において、前記画素側から、第１の走査回路、第２の走査回路、第３の走査回路の順に配置されており、
   前記画素の行の他端において、前記画素側から、第１の走査回路、第２の走査回路、第３の走査回路の順に配置されている、
   請求項１に記載の表示装置。

Images