KR102281222B1 - 하이브리드 픽셀 내 및 외부 보상을 갖는 전자 디스플레이 - Google Patents

하이브리드 픽셀 내 및 외부 보상을 갖는 전자 디스플레이 Download PDF

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Abstract

픽셀 내 임계 전압 상쇄 및 외부 임계 전압 보상 둘 모두를 갖는 하이브리드 보상 방식을 지원하도록 동작가능한 디스플레이 픽셀이 제공된다. 디스플레이는 적어도 하나의 n-형 반도체성-산화물 트랜지스터 및 하나의 저장 커패시터를 갖는 다수의 p-형 실리콘 트랜지스터들을 포함할 수 있다. 온-바이어스 스트레스 페이즈는 히스테리시스를 완화시키고 제1 프레임 응답을 개선하기 위해 임계 전압 샘플링 및 데이터 프로그래밍 페이즈 이전에 수행될 수 있다. 낮은 리프레시 레이트 디스플레이들에서, 제1 추가적인 온-바이어스 스트레스 동작은 리프레시 프레임 동안 임계 전압 샘플링 및 데이터 프로그래밍 페이즈와 별개로 수행될 수 있고, 제2 추가적인 온-바이어스 스트레스 동작은 수직 블랭킹 프레임 동안 수행될 수 있다. 디스플레이 픽셀은 초기화 전압 및 애노드 리셋 전압을 수신하도록 구성될 수 있으며, 이들 중 어느 하나는 플리커를 최소화하기 위해 제1 및 제2 추가적인 온-바이어스 스트레스 동작들의 스트레스에 매칭되도록 동적으로 튜닝될 수 있다.

Description

하이브리드 픽셀 내 및 외부 보상을 갖는 전자 디스플레이{ELECTRONIC DISPLAY WITH HYBRID IN-PIXEL AND EXTERNAL COMPENSATION}
본 출원은, 2019년 12월 17일자로 출원된 미국 특허 출원 제16/716,911호, 및 2019년 1월 11일자로 출원된 미국 가특허 출원 제62/791,522호에 대한 우선권을 주장하며, 이들은 그 전체가 본 명세서에 참조로서 포함되어 있다.
본 출원은 일반적으로 디스플레이를 구비한 전자 디바이스들에 관한 것으로, 더 구체적으로는, 유기-발광 다이오드 디스플레이와 같은 디스플레이를 위한 디스플레이 드라이버 회로부에 관한 것이다.
전자 디바이스들은 종종 디스플레이들을 포함한다. 예를 들어, 셀룰러 전화기 및 휴대용 컴퓨터는 사용자에게 정보를 제시하기 위한 디스플레이들을 포함한다.
유기발광 다이오드 디스플레이와 같은 디스플레이는 발광 다이오드에 기초한 디스플레이 픽셀들의 어레이를 가진다. 이러한 유형의 디스플레이에서, 각각의 디스플레이 픽셀은 발광 다이오드, 및 광을 생성하기 위한 발광 다이오드에 대한 신호의 인가를 제어하기 위한 박막 트랜지스터들을 포함한다.
유기 발광 다이오드 디스플레이 픽셀은 액세스 박막 트랜지스터를 통해 데이터 라인에 연결된 드라이브 박막 트랜지스터를 포함한다. 액세스 트랜지스터는 대응하는 스캔 라인을 통해 스캔 신호를 수신하는 게이트 단자를 가질 수 있다. 스캔 신호를 어써트(assert)하여 액세스 트랜지스터를 턴온함으로써 데이터 라인 상의 이미지 데이터가 디스플레이 픽셀 내에 로딩될 수 있다. 디스플레이 픽셀은 광을 만들기 위하여 유기 발광 다이오드에 전류를 제공하는 전류원 트랜지스터를 추가로 포함한다.
유기 발광 다이오드 디스플레이 픽셀 내의 트랜지스터들은 공정, 전압, 및 온도(PVT) 편차들에 따라 달라질 수 있다. 이러한 편차들로 인해, 상이한 디스플레이 픽셀들 사이에서 트랜지스터 임계 전압이 달라질 수 있다. 트랜지스터 임계 전압의 편차는 디스플레이 픽셀들로 하여금 바람직한 이미지와 매칭되지 않는 광량을 만들게 할 수 있다. 이러한 상황 내에서 본 명세서의 실시예들이 존재한다.
전자 디바이스는 디스플레이 픽셀들의 어레이를 갖는 디스플레이를 포함할 수 있다. 디스플레이 픽셀들은 유기발광 다이오드 디스플레이 픽셀들일 수 있다. 각각의 디스플레이 픽셀은 광을 방출하는 유기 발광 다이오드(OLED), OLED와 직렬로 결합된 구동 트랜지스터, 구동 트랜지스터 및 OLED와 직렬로 결합된 제1 및 제2 방출 트랜지스터들, 구동 트랜지스터의 게이트 및 드레인 단자들 사이에 결합된 반도체성-산화물 트랜지스터, 구동 트랜지스터의 게이트 단자에 결합된 단일 저장 커패시터, 구동 트랜지스터의 소스 단자와 데이터 라인 사이에 결합된 데이터 로딩 트랜지스터, 구동 트랜지스터의 드레인 단자에 결합된 초기화 트랜지스터, 및 OLED의 애노드 단자에 결합된 애노드 리셋 트랜지스터를 포함할 수 있다. 반도체성-산화물 트랜지스터는 n-형 트랜지스터일 수 있는 반면, 픽셀 내의 모든 나머지 트랜지스터들은 p-형 실리콘 트랜지스터들(예컨대, PMOS LTPS 박막 트랜지스터들)일 수 있다.
정상 동작 동안, 디스플레이 픽셀은 초기화 트랜지스터 및/또는 애노드 리셋 트랜지스터가 턴온되어 디스플레이 픽셀을 리셋하는 초기화 페이즈를 겪을 수 있다. 초기화 페이즈에는, 데이터 로딩 트랜지스터가 활성화되어 적어도 부분적으로 구동 트랜지스터 상에 데이터 전압을 로딩하는 하나 이상의 온-바이어스 스트레스 페이즈(on-bias stress phase)들이 후속될 수 있다. 온-바이어스 스트레스 페이즈에는, 임계 전압 샘플링 및 데이터 로딩 페이즈가 자동으로 후속될 수 있고, 이어서 방출 페이즈가 후속된다. 방출 페이즈 동안, OLED를 통해 흐르는 전류는 픽셀 내 임계 전압 상쇄로 인한 구동 트랜지스터 임계 전압과는 독립적일 것이다.
임계 전압 샘플링 이전에 온-바이어스 스트레스 페이즈를 수행하는 것은 임의의 원하지 않는 히스테리시스 효과들을 완화시키고 제1 프레임 응답을 개선하는 것을 도울 수 있다. 원하는 경우, 방출 페이즈는 선택적으로, 반도체성-산화물 트랜지스터와 연관된 네거티브 바이어스 온도 스트레스(NBTS)와 포지티브 바이어스 온도 스트레스(PBTS) 사이의 잠재적인 미스매치를 감소시키는 것을 돕도록 선택적으로 단축될 수 있다. 원하는 경우, 반도체성-산화물 트랜지스터는 또한, 온-바이어스 스트레스 페이즈를 연장시키기 위해 데이터 로딩 트랜지스터가 턴온될 때 턴온될 수 있다. 디스플레이 픽셀은 또한 디스플레이가 오프 또는 유휴 상태에 있는 동안 (예를 들어, 데이터 로딩 트랜지스터 및 초기화 트랜지스터를 턴온시킴으로써) 외부 전류 감지를 지원하도록 동작가능하다.
디스플레이 픽셀은 또한 낮은 리프레시 레이트 동작(예컨대, 1 ㎐, 2 ㎐, 30 ㎐ 미만, 60 ㎐ 미만 등)을 지원하도록 구성될 수 있다. 낮은 리프레시 레이트 동작의 경우, 짧은 리프레시 기간에는 훨씬 더 긴 수직 블랭킹 기간이 후속된다. 리프레시 기간 동안, 제1 온-바이어스 스트레스 페이즈가 수행될 수 있고, 이어서 제1 임계 전압 샘플링 및 데이터 프로그래밍 페이즈가 즉시 후속될 수 있고; 제1 임계 전압 샘플링 및 데이터 프로그래밍 페이즈 후에 제2 온-바이어스 스트레스 페이즈가 수행될 수 있고; 이어서 제2 온-바이어스 스트레스 페이즈 후에 제3 온-바이어스 스트레스 페이즈가 수행될 수 있으며, 이어서 제2 임계 전압 샘플링 및 데이터 프로그래밍 페이즈가 즉시 후속된다. 이어서, 방출 페이즈가 제2 임계 전압 샘플링 및 데이터 프로그래밍 페이즈에 후속될 수 있다.
수직 블랭킹 기간 동안, 플리커(flicker)를 감소시키기 위해 제2 온-바이어스 스트레스 페이즈와 매칭되는 적어도 제4 온-바이어스 스트레스 페이즈가 수행될 수 있다. 초기화 전압은 임의의 잠재적인 미스매치를 최소화하기 위해 제2 및 제4 온-바이어스 스트레스 페이즈들 동안 동적으로 조정될 수 있다. 애노드 리셋 전압은 또한 낮은 리프레시 레이트 성능을 개선하는 것을 돕기 위해 리프레시 기간으로부터 수직 블랭킹 기간으로 스위칭할 때 동적으로 조정될 수 있다.
도 1은 일 실시예에 따른, 디스플레이를 갖는 예시적인 전자 디바이스의 도면이다.
도 2는 일 실시예에 따른, 보상 회로부에 결합된 유기 발광 다이오드 디스플레이 픽셀들의 어레이를 갖는 예시적인 디스플레이의 도면이다.
도 3은 일 실시예에 따른, 픽셀 내 임계 전압 보상 및 외부 임계 전압 보상을 지원하도록 구성된 예시적인 디스플레이 픽셀의 회로도이다.
도 4는 일 실시예에 따른, 히스테리시스 영향을 감소시키는 것을 돕기 위해 임계 전압 샘플링 동작들에 의해 다수의 온-바이어스 스트레스 동작들이 어떻게 수행될 수 있는지를 예시하는 타이밍도이다.
도 5는 일 실시예에 따른, 적어도 일부 행 제어 라인들이 어떻게 인접한 행들의 픽셀들 사이에서 공유될 수 있는지 도시하는 도면이다.
도 6은 일 실시예에 따른, 네거티브 바이어스 온도 스트레스(NBTS)와 포지티브 바이어스 온도 스트레스(PBTS)를 밸런싱하는 것을 돕기 위해 적어도 일부의 행 제어 신호들에 대한 온-기간이 어떻게 확장될 수 있는지를 도시하는 도면이다.
도 7은 일 실시예에 따른, 제1 프레임 디밍(dimming)을 완화시키도록 최적화된 온-바이어스 스트레스 동작을 예시하는 타이밍도이다.
도 8a는 일 실시예에 따른, 도 3에 도시된 유형의 디스플레이 픽셀이 외부 전류 감지 동작들을 지원하도록 어떻게 구성될 수 있는지를 도시하는 도면이다.
도 8b는 일 실시예에 따른, 외부 전류 감지 동작을 수행하는 관련 행 제어 신호들의 거동을 도시하는 타이밍도이다.
도 9는 일 실시예에 따른 낮은 리프레시 레이트 디스플레이 구동 방식의 도면이다.
도 10은 일 실시예에 따른, 낮은 리프레시 레이트들에서 플리커를 감소시키도록 구성된 예시적인 디스플레이 픽셀의 회로도이다.
도 11은 일 실시예에 따른, 리프레시 페이즈 동안의 우세한 온-바이어스 스트레스 및 수직 블랭킹 페이즈 동안의 온-바이어스 스트레스가 잘 매칭되도록 초기화 전압이 어떻게 동적으로 조정될 수 있는지를 예시하는 타이밍도이다.
도 12는 일 실시예에 따른, 제1 프레임 응답을 개선하기 위해 우세한 온-바이어스 스트레스 후에 전압 샘플링 및 데이터 프로그래밍 동작이 어떻게 삽입될 수 있는지를 예시하는 타이밍도이다.
도 13은 일 실시예에 따른, 리프레시 페이즈 및 수직 블랭킹 페이즈 동안 온-바이어스 스트레스와 매칭하도록 초기화 전압 및/또는 애노드 리셋 전압이 어떻게 동적으로 조정될 수 있는지를 예시하는 타이밍도이다.
도 14a는 일 실시예에 따른, 도 10에 도시된 유형의 디스플레이 픽셀이 외부 전류 감지 동작들을 지원하도록 어떻게 구성될 수 있는지를 도시하는 도면이다.
도 14b는 일 실시예에 따른, 외부 전류 감지 동작을 수행하는 관련 행 제어 신호들의 거동을 도시하는 타이밍도이다.
도 15 및 도 16은 소정 실시예들에 따른, 초기화 및/또는 애노드 리셋 전압을 동적으로 조정하면서 리프레시 및 수직 블랭킹 페이즈들 동안 온-바이어스 스트레스를 수행하는 다른 방식들을 예시하는 타이밍도들이다.
도 17a는 일 실시예에 따른 예시적인 디스플레이 픽셀 회로의 다른 적합한 구현의 회로도이다.
도 17b는 일 실시예에 따른, 도 17a에 도시된 픽셀 회로를 동작시키기 위한 관련 파형들을 예시하는 타이밍도이다.
도 18a는 일 실시예에 따른 예시적인 디스플레이 픽셀 회로의 또 다른 적합한 구현의 회로도이다.
도 18b는 일 실시예에 따른, 도 18a에 도시된 픽셀 회로를 동작시키기 위한 관련 파형들을 예시하는 타이밍도이다.
도 19a는 일 실시예에 따른 예시적인 디스플레이 픽셀 회로의 또 다른 적합한 구현의 회로도이다.
도 19b는 일 실시예에 따른, 도 19a에 도시된 픽셀 회로를 동작시키기 위한 관련 파형들을 예시하는 타이밍도이다.
도 20a는 일 실시예에 따른 예시적인 디스플레이 픽셀 회로의 또 다른 적합한 구현의 회로도이다.
도 20b는 일 실시예에 따른, 도 20a에 도시된 픽셀 회로를 동작시키기 위한 관련 파형들을 예시하는 타이밍도이다.
도 21a는 일 실시예에 따른 예시적인 디스플레이 픽셀 회로의 또 다른 적합한 구현의 회로도이다.
도 21b는 일 실시예에 따른, 도 21a에 도시된 픽셀 회로를 동작시키기 위한 관련 파형들을 예시하는 타이밍도이다.
유기 발광 다이오드(OLED) 디스플레이가 구비될 수 있는 유형의 예시적인 전자 디바이스가 도 1에 도시되어 있다. 도 1에 도시된 바와 같이, 전자 디바이스(10)는 제어 회로부(16)를 가질 수 있다. 제어 회로부(16)는 디바이스(10)의 동작을 지원하기 위한 저장 및 프로세싱 회로부를 포함할 수 있다. 저장 및 프로세싱 회로부는 하드 디스크 드라이브 저장소, 비휘발성 메모리(예를 들어, 플래시 메모리, 또는 솔리드 스테이트 드라이브(solid state drive)를 형성하도록 구성된 다른 전기적 프로그래밍가능 판독 전용 메모리), 휘발성 메모리(예를 들어, 정적 또는 동적 랜덤 액세스 메모리) 등과 같은 저장소를 포함할 수 있다. 제어 회로부(16) 내의 프로세싱 회로부는 디바이스(10)의 동작을 제어하는 데 사용될 수 있다. 프로세싱 회로부는 하나 이상의 마이크로프로세서, 마이크로제어기, 디지털 신호 프로세서, 기저대역 프로세서, 전력 관리 유닛, 음성 코덱 칩, 주문형 집적 회로, 프로그램가능 집적 회로 등에 기초할 수 있다.
입출력 디바이스들(12)과 같은, 디바이스(10) 내의 입출력 회로부는, 데이터가 디바이스(10)로 공급될 수 있게 하고 데이터가 디바이스(10)로부터 외부 디바이스들로 제공될 수 있게 하기 위해 사용될 수 있다. 입출력 디바이스들(12)은 버튼, 조이스틱, 클릭 휠, 스크롤링 휠, 터치패드, 키패드, 키보드, 마이크로폰, 스피커, 톤 생성기, 진동기, 카메라, 센서, 발광 다이오드 및 기타 상태 표시기, 데이터 포트 등을 포함할 수 있다. 사용자는 입출력 디바이스들(12)을 통해 커맨드들을 공급함으로써 디바이스(10)의 동작을 제어할 수 있고, 입출력 디바이스들(12)의 출력 리소스들을 사용하여 디바이스(10)로부터 상태 정보 및 기타 출력을 수신할 수 있다.
입출력 디바이스들(12)은 디스플레이(14)와 같은 하나 이상의 디스플레이를 포함할 수 있다. 디스플레이(14)는 사용자로부터의 터치 입력을 수집하기 위한 터치 센서를 포함하는 터치스크린 디스플레이일 수 있거나, 또는 디스플레이(14)는 터치에 불감응형일 수 있다. 디스플레이(14)를 위한 터치 센서는 용량성 터치 센서 전극들의 어레이, 음향 터치 센서 구조물, 저항성 터치 컴포넌트, 힘-기반 터치 센서 구조물, 광-기반 터치 센서, 또는 다른 적합한 터치 센서 배열물에 기초할 수 있다.
제어 회로부(16)는 운영 체제 코드 및 애플리케이션들과 같은 디바이스(10) 상의 소프트웨어를 실행하는 데 사용될 수 있다. 디바이스(10)의 동작 동안, 제어 회로부(16) 상에서 실행되는 소프트웨어는 입력-출력 디바이스들에서 디스플레이(14) 상에 이미지들을 디스플레이할 수 있다.
도 2는 디스플레이(14) 및 연관된 디스플레이 드라이버 회로부(15)를 도시한다. 디스플레이(14)는 기판(24)과 같은 하나 이상의 층들 상에 형성된 구조물들을 포함한다. 기판(24)과 같은 층들은 평면 글래스 층과 같은 재료의 평면 직사각형 층들로 형성될 수 있다. 디스플레이(14)는 사용자에게 이미지들을 디스플레이하기 위한 디스플레이 픽셀들(22)의 어레이를 가질 수 있다. 디스플레이 픽셀들(22)의 어레이는 기판(24) 상에 디스플레이 픽셀 구조체들의 행과 열로 형성될 수 있다. 이들 구조들은 폴리실리콘 박막 트랜지스터들, 반도체성 산화물 박막 트랜지스터들 등과 같은 박막 트랜지스터들을 포함할 수 있다. 디스플레이 픽셀들(22)의 어레이 내에 임의의 적합한 수의 행들 및 열들이 있을 수 있다(예컨대, 10 개 이상, 100 개 이상, 또는 천 개 이상).
디스플레이 드라이버 집적 회로(15)와 같은 디스플레이 드라이버 회로부는 솔더 또는 전도성 접착제를 이용하여 기판(24) 상에 금속 트레이스와 같은 전도성 경로들에 결합될 수 있다. 원하는 경우, 디스플레이 드라이버 집적 회로(15)는 가요성 인쇄 회로 또는 기타 케이블과 같은 경로를 통해 기판(24)에 결합될 수 있다. 디스플레이 드라이버 집적 회로(15)(종종 타이밍 제어기 칩으로 지칭됨)는 경로(125)를 통해 시스템 제어 회로부(16)와 통신하기 위한 통신 회로부를 포함할 수 있다. 경로(125)는 가요성 인쇄 회로 상의 트레이스들 또는 기타 케이블로부터 형성될 수 있다. 제어 회로부(16)(도 1 참조)는 셀룰러 전화기, 컴퓨터, 텔레비전, 셋톱 박스, 미디어 플레이어, 휴대용 전자 디바이스, 또는 디스플레이(14)가 사용되고 있는 기타 전자 장비와 같은 전자 디바이스 내의 메인 로직 보드 상에 위치할 수 있다.
동작 동안, 제어 회로부는 디스플레이 드라이버 집적 회로(15)에 디스플레이(14) 상에서 디스플레이될 이미지들에 관한 정보를 공급할 수 있다. 디스플레이 픽셀들(22)상에 이미지들을 디스플레이하기 위해, 디스플레이 드라이버 집적 회로(15)는 행 드라이버 회로부(18) 및 열 드라이버 회로부(20)와 같은 디스플레이 드라이버 회로부에 클록 신호들 및 기타 제어 신호들을 공급할 수 있다. 예를 들어, 데이터 회로부(13)는 이미지 데이터를 수신하고, 이미지 데이터를 프로세싱하여 픽셀 데이터 신호들을 디스플레이(14)에 제공할 수 있다. 픽셀 데이터 신호들은 열 드라이버 회로부(20)에 의해 역다중화될 수 있고, 픽셀 데이터 신호들(D)은 데이터 라인들(26)을 통해 각각의 픽셀(22)(예컨대, 각각의 적색, 녹색, 또는 청색 픽셀)에 라우팅될 수 있다. 행 드라이버 회로부(18) 및/또는 열 드라이버 회로부(20)는 하나 이상의 집적 회로들 및/또는 하나 이상의 박막 트랜지스터 회로들로 형성될 수 있다.
디스플레이 드라이버 집적 회로(15)는 임계 전압 편차와 같은 디스플레이 픽셀들(22) 간의 편차들을 보상하는 것을 돕는 보상 회로부(17)를 포함할 수 있다. 보상 회로부(17)는, 원하는 경우, 또한 트랜지스터 에이징을 보상하는 것을 도울 수 있다. 보상 회로부(17)는 경로(19), 스위칭 회로부(21), 및 경로들(23)을 통해 픽셀들(22)에 결합될 수 있다. 보상 회로부(17)는 감지 회로부(25) 및 바이어스 회로부(27)를 포함할 수 있다. 감지 회로부(25)는 픽셀들(22)로부터의 전압을 감지(예컨대, 샘플링)하는 데 사용될 수 있다. 감지 동작 동안, 스위칭 회로부(21)는 감지 회로부(25)를 하나 이상의 선택된 픽셀들(22)에 전기적으로 결합하도록 구성될 수 있다. 예를 들어, 보상 회로부(17)는 제어 신호(CTL)를 생성하여 스위칭 회로부(21)를 구성할 수 있다. 감지 회로부(25)는 픽셀들로부터 경로(19), 스위칭 회로부(21), 및 경로들(23)을 통해 전류들, 전압들 또는 다른 바람직한 신호들을 샘플링할 수 있다. 바이어스 회로부(27)는 픽셀들(22)의 노드 상에 기준 또는 바이어스 전압을 구동하기 위한 하나 이상의 드라이버 회로들을 포함할 수 있다. 예를 들어, 스위칭 회로부(21)는 경로(19)를 하나 이상의 선택된 픽셀들(22)에 전기적으로 결합하도록 구성될 수 있다. 이러한 시나리오에서, 바이어스 회로부(27)는 기준 신호들을 선택된 픽셀들에 제공할 수 있다. 기준 신호들은 선택된 픽셀들의 노드들을 감지 회로부(25)에 의해 수행되는 감지 동작들에 바람직한 전압으로 바이어스할 수 있다.
보상 회로부(17)는 저장소(29)에 저장되는 보상 데이터를 생성하기 위하여 바이어스 회로부(27) 및 감지 회로부(25)를 이용하여 픽셀들(22) 상에 보상 동작들을 수행할 수 있다. 저장소(29)는, 예를 들어, 정적 랜덤 액세스 메모리(SRAM)일 수 있다. 도 2의 예에서, 저장소(29)는 온-칩 저장소이다. 원하는 경우, 저장소(29)는 비-휘발성 저장소(예컨대, 디스플레이 전원이 꺼졌을 때에도 저장된 정보를 유지하는 비-휘발성 메모리)와 같은 오프-칩 저장소일 수 있다. 저장소(29)에 저장된 보상 데이터는 디스플레이 동작 동안 데이터 회로부(13)에 의해 검색될 수 있다. 데이터 회로부(13)는 보상 데이터를 입수되는 디지털 이미지 데이터와 함께 프로세싱하여 픽셀들(22)에 대한 보상된 데이터 신호들을 생성할 수 있다.
데이터 회로부(13)는 픽셀들(22)을 구동하기 위한 적절한 전압 레벨들에서 디지털 이미지 데이터를 아날로그 데이터 신호들로의 맵핑을 제공하는 감마 회로부(44)를 포함할 수 있다. 다중화기(46)는 감마 회로부(44)로부터 가능성있는 아날로그 데이터 신호들의 세트를 수신하고, 디지털 이미지 데이터에 대한 적절한 아날로그 데이터 신호를 선택하기 위하여 디지털 이미지 데이터에 의해 제어된다. 저장소(29)로부터 검색된 보상 데이터는 가산기 회로(48)에 의해 디지털 이미지 데이터에 가산(또는 감산)되어 상이한 디스플레이 픽셀들(22) 간의 트랜지스터 편차들(예컨대, 임계 전압 편차, 트랜지스터 에이징 편차들, 또는 다른 유형들의 편차들)을 보상하는 것을 도울 수 있다. 보상 데이터가 오프셋으로서 디지털 입력 이미지 데이터에 가산되는 이 예는 단지 예시일 뿐이다. 일반적으로, 데이터 회로부(13)는 보상 데이터를 이미지 데이터와 함께 프로세싱하여 픽셀들(22)을 구동하기 위한 보상된 아날로그 데이터 신호들을 생성할 수 있다.
인-픽셀 임계치 상쇄를 수행하는 것에 집중하는 기술들에 대조적으로(예컨대, 초기화 페이즈, 이어서 임계 샘플링 페이즈를 수행함), 각각의 픽셀(22) 외부의 보상 회로부(17)를 이용하여 이 방법으로 감지 및 보상을 수행하는 것은 더 높은 리프레시 레이트(예컨대, 60 ㎐ 초과 리프레시 레이트, 적어도 120 ㎐ 리프레시 레이트 등)를 허용하고, 때때로 "외부" 보상으로 지칭된다. 외부 편차 보상은 공장에서, 실시간으로(예컨대, 연속적인 이미지 프레임들 사이의 블랭킹 구간 동안), 또는 (예를 들어) 디스플레이가 유휴 상태일 때 수행될 수 있다. 적어도 일부 실시예들에 따르면, 디스플레이(14)는 정상 디스플레이 동작 동안 픽셀 내 임계치 상쇄가 구현되고 디스플레이(14)가 턴오프되는 동안 외부 임계치 보상이 구현되는 하이브리드 보상 방식을 사용하여 동작될 수 있다. 이러한 방식으로 구성되면, 픽셀 내 보상은 임계 전압 히스테리시스를 완화시키는 것(이는 제1 프레임 응답을 개선함)을 도울 수 있는 반면, 외부 보상은 에이징 및 다른 트랜지스터 신뢰성 문제들을 완화시키는 것을 도울 수 있다.
행 드라이버 회로부(18)는 디스플레이(14)의 좌측 에지 및 우측 에지 상에, 디스플레이(14)의 한쪽 에지 상에만, 또는 디스플레이(14) 내의 어느 곳이든 위치할 수 있다. 동작 동안, 행 드라이버 회로부(18)는 수평 라인들(28)(때때로 행 라인들, "스캔" 라인들, 및/또는 "방출" 라인들로 지칭됨) 상의 행 제어 신호들을 제공할 수 있다. 행 드라이버 회로부(18)는 스캔 라인들을 구동하기 위한 스캔 라인 드라이버 회로부 및 방출 라인들을 구동하기 위한 방출 라인 드라이버 회로부를 포함할 수 있다. 스캔 라인 및 방출 라인 드라이버 회로는 때때로 게이트 드라이버 회로로 지칭될 수 있다.
역다중화 회로부(20)는 디스플레이 드라이버 집적 회로(DIC)(15)로부터의 데이터 신호들(D)을 복수의 대응하는 수직 라인들(26) 상에 제공하는 데 사용될 수 있다. 역다중화 회로부(20)는 때때로 열 드라이버 회로부, 데이터 라인 드라이버 회로부, 또는 소스 드라이버 회로부로 지칭될 수 있다. 수직 라인들(26)은 때때로 데이터 라인으로 지칭된다. 디스플레이 동작 동안, 디스플레이 데이터는 라인들(26)을 이용하여 디스플레이 픽셀들(22) 내에 로딩될 수 있다.
각각의 데이터 라인(26)은 디스플레이 픽셀들(22)의 각각의 열과 연관된다. 수평 신호 라인들(28)의 세트들은 디스플레이(14)에 걸쳐 수평으로 이어진다. 수평 신호 라인들(28)의 각각의 세트는 디스플레이 픽셀들(22)의 각각의 행과 연관된다. 각각의 행 내의 수평 신호 라인들의 수는 수평 신호 라인들에 의해 독립적으로 제어되고 있는 디스플레이 픽셀들(22) 내의 트랜지스터들의 수에 의해 결정된다. 상이한 구성들의 디스플레이 픽셀들은 상이한 수의 스캔 라인들에 의해 동작될 수 있다.
행 드라이버 회로부(18)는 디스플레이(14) 내의 행 라인들(28) 상의 스캔 및 방출 신호들과 같은 제어 신호들을 어써트할 수 있다. 예를 들어, 드라이버 회로부(18)는 클록 신호들 및 기타 제어 신호들을 디스플레이 드라이버 집적 회로(15)로부터 수신할 수 있고, 수신된 신호들에 응답하여, 디스플레이 픽셀들(22)의 각 행에서 스캔 제어 신호들 및 방출 제어 신호를 어써트할 수 있다. 디스플레이 픽셀들(22)의 행들은, (예를 들어) 디스플레이 픽셀들의 어레이의 상부에서 시작하여 어레이의 저부에서 종료되는 이미지 데이터의 각각의 프레임에 대하여 프로세싱함으로써, 순차적으로 프로세싱될 수 있다. 소정 행의 스캔 라인들이 어써트되어 있는 동안, DIC(15)에 의해 열 드라이버 회로부(20)에 제공되는 제어 신호들 및 데이터 신호들은 열 드라이버 회로부(20)로 하여금 연관된 데이터 신호들(D)(예컨대, 데이터 회로부(13)에 의해 제공된 보상된 데이터 신호들)을 역다중화하고 데이터 라인들(26) 상에 구동하게 하여, 그 행의 디스플레이 픽셀들이 데이터 라인들(D) 상에 나타나는 디스플레이 데이터로 프로그래밍되도록 할 것이다. 이어서, 디스플레이 픽셀들은 로딩된 디스플레이 데이터를 디스플레이할 수 있다.
전술된 외부 픽셀 보상 방식은 감지 회로부(25)를 사용하여 선택된 디스플레이 픽셀들 상에서 전류 감지를 수행하는 것을 수반할 수 있다. 일반적으로, 각각의 디스플레이 픽셀을 통해 흐르는 방출 전류의 양은 그 디스플레이 픽셀 내의 "구동" 박막 트랜지스터(TFT)의 임계 전압에 의존한다. 구동 트랜지스터의 임계 전압은 또한 구동 트랜지스터의 게이트-소스 전압 Vgs의 전류 값에 따라 변할 수 있다. 예를 들어, 구동 트랜지스터 임계 전압은 Vgs가 로우(low)로부터 하이(high)로 상승되고 있을 때 제1 평균 레벨을 나타낼 수 있지만, Vgs가 하이로부터 로우로 낮춰질 때 제1 평균 레벨과는 상이한 제2 평균 레벨을 나타낼 수 있어서, 상이한 전류-전압(I-V) 특성 곡선들을 도출할 수 있다. 실제 Vgs 값에 대한 임계 전압의 이러한 의존성은 때때로 트랜지스터 "히스테리시스" 로 지칭되고, 주의를 기울이지 않으면, 이러한 히스테리시스는 회로부(25)에 의해 수행되는 전류 감지 동작들의 정확도에 부정적인 영향을 미칠 수 있다.
도 3은 픽셀 내 임계 전압 보상 및 외부 임계 전압 보상 둘 모두를 지원하도록 동작가능한 디스플레이(14) 내의 예시적인 유기 발광 다이오드 디스플레이 픽셀(22)의 회로도이다. 도 3에 도시된 바와 같이, 디스플레이 픽셀(22)은 저장 커패시터 Cst, 반도체성-산화물 트랜지스터 Toxide와 같은 n-형(즉, n-채널) 트랜지스터, 및 구동 트랜지스터 Tdrive와 같은 p-형(즉, p-채널) 트랜지스터들, 데이터 로딩 트랜지스터 Tdata, 제1 방출 트랜지스터 Tem1, 제2 방출 트랜지스터 Tem2, 제1 초기화 트랜지스터 Tini1, 및 제2 초기화 트랜지스터 Tini2를 포함할 수 있다. 트랜지스터 Toxide가 반도체성 산화물을 사용하여 형성되지만(예를 들어, 인듐 갈륨 아연 산화물 또는 IGZO와 같은 반도체성 산화물로부터 형성된 채널을 갖는 트랜지스터), 다른 p-채널 트랜지스터들은 실리콘(예컨대, 때때로 LTPS 또는 저온 폴리실리콘으로 지칭되는 저온 프로세스를 사용하여 침착된 폴리실리콘 채널)과 같은 반도체로부터 형성된 박막 트랜지스터일 수 있다. 반도체성-산화물 트랜지스터들은 실리콘 트랜지스터들보다 상대적으로 더 낮은 누설을 나타내므로, 반도체성-산화물 트랜지스터로서 트랜지스터 Toxide를 구현하는 것은 (예컨대, 구동 트랜지스터 Tdrive의 게이트 단자로부터 전류가 누설되는 것을 방지함으로써) 플리커를 감소시키는 것을 도울 것이다.
다른 적합한 배열에서, 트랜지스터들 Toxide 및 Tdrive는 반도체성-산화물 트랜지스터들로서 구현될 수 있는 반면, 나머지 트랜지스터들 Tdata, Tem1, Tem2, Tini1 및 Tini2는 LTPS 트랜지스터들이다. 트랜지스터 Tdrive는 구동 트랜지스터의 역할을 하고 픽셀(22)의 방출 전류에 중요한 임계 전압을 갖는다. 트랜지스터 Tdrive의 임계 전압이 히스테리시스를 경험할 수 있기 때문에, 구동 트랜지스터를 탑게이트 반도체성-산화물 트랜지스터로서 형성하는 것은 히스테리시스를 감소시키는 것을 도울 수 있다(예컨대, 탑게이트 IGZO 트랜지스터는 실리콘 트랜지스터보다 더 적은 Vth 히스테리시스를 경험한다). 원하는 경우, 나머지 트랜지스터들 Tdata, Tem1, Tem2, Tini1 및 Tini2 중 임의의 것이 반도체성-산화물 트랜지스터들로서 구현될 수 있다. 또한, p-채널 트랜지스터들 중 임의의 하나 이상은 n-형(즉, n-채널) 박막 트랜지스터들일 수 있다.
디스플레이 픽셀(22)은 유기 발광 다이오드(OLED)(304)를 포함할 수 있다. 포지티브 전원 전압 VDDEL이 포지티브 전원 단자(300)에 공급될 수 있고 접지 전원 전압 VSSEL이 접지 전원 단자(302)에 공급될 수 있다. 포지티브 전원 전압 VDDEL은 3 V, 4 V, 5 V, 6 V, 7 V, 2 내지 8 V, 또는 임의의 적합한 포지티브 전원 전압 레벨일 수 있다. 접지 전원 전압 VSSEL은 0 V, -1 V, -2 V, -3 V, -4 V, -5 V, -6 V, -7 V, 또는 임의의 적합한 접지 또는 네거티브 전원 전압 레벨일 수 있다. 구동 트랜지스터 Tdrive의 상태는 단자(300)에서 단자(302)로 다이오드(304)를 통해 흐르는 전류량, 및 그에 따른 디스플레이 픽셀(22)로부터의 발광(306)의 양을 제어한다. 유기 발광 다이오드(304)는 연관된 기생 커패시턴스(COLED)(도시되지 않음)를 가질 수 있다.
단자(308)는 다이오드(304)가 사용되지 않을 때 다이오드(304)를 턴오프시키는 것을 돕기 위해 초기화 전압 Vini(예컨대, -1 V, -2 V, -3 V, -4 V, -5 V, -6 V, 또는 다른 적합한 전압과 같은 네거티브 전압)를 공급하는 데 사용될 수 있다. 따라서, 단자(308)는 때때로 초기화 라인으로 지칭된다. 도 2의 행 드라이버 회로부(18)와 같은 디스플레이 드라이버 회로부로부터의 제어 신호들은 행 제어 단자들(312, 314-1, 314-2, 및 314-2')과 같은 제어 단자들에 공급된다. 행 제어 단자(312)는 방출 제어 단자(때때로 방출 라인 또는 방출 제어 라인으로 지칭됨)로서의 역할을 할 수 있는 반면, 행 제어 단자들(314-1, 314-2)은 제1 및 제2 스캔 제어 단자들(때때로 스캔 라인들 또는 스캔 제어 라인들로 지칭됨)로서의 역할을 할 수 있다. 방출 제어 신호 EM은 단자(312)에 공급될 수 있다. 스캔 제어 신호들 Scan1 및 Scan2는 스캔 단자들(314-1, 314-2)에 각각 인가될 수 있다. 디스플레이 픽셀들의 어레이 내의 선행 행으로부터의 스캔 제어 신호 Scan2가 스캔 단자(314-2')에 인가될 수 있다. 데이터 신호 단자(310)와 같은 데이터 입력 단자는 디스플레이 픽셀(22)에 대한 이미지 데이터를 수신하기 위해 도 1의 각각의 데이터 라인(26)에 결합된다. 데이터 단자(310)는 또한 데이터 라인으로 지칭될 수 있다.
p-형 실리콘 트랜지스터들을 변조하기 위한 제어 신호들 EM(n), Scan2(n), 및 Scan2(n-1)은 로우로 구동되어 그 트랜지스터들을 턴온시킬 수 있고(p-형 트랜지스터들이 "능동-로우" 디바이스들이기 때문임) 하이로 구동되어 그 트랜지스터들을 턴온시킬 수 있다. 어써트될 때, 제어 신호들 EM(n), Scan2(n), 및 Scan2(n-1)은 일반적으로 VSSEL보다 낮은 전압 레벨로 구동될 수 있다(예를 들어, 대응하는 트랜지스터들을 오버드라이브하기 위해). 일례로서, VSSEL이 -3.5 V 인 경우, 신호들 EM(n), Scan2(n), 및 Scan2(n-1)은 어써트될 때 -9 V로 구동될 수 있다. 디어써트될 때, 제어 신호들 EM(n), Scan2(n), 및 Scan2(n-1)은 일반적으로 VDDEL보다 높은 전압 레벨로 구동될 수 있다(예를 들어, 누설을 최소화하는 것을 돕기 위해 대응하는 트랜지스터들을 추가로 비활성화하기 위해). 일례로서, VDDEL이 4.5 V 인 경우, 신호들 EM(n), Scan2(n), 및 Scan2(n-1)은 디어써트될 때 7 V로 구동될 수 있다.
n-형 반도체성-산화물 트랜지스터 Toxide를 변조하기 위한 제어 신호 Scan1(n)은 하이로 구동되어 트랜지스터 Toxide를 턴온시키고 로우로 구동되어 트랜지스터 Toxide를 턴오프시킬 수 있다(n-형 트랜지스터들이 "능동-하이" 디바이스들이기 때문임). Scan1은 독립적으로 트랜지스터 Toxide를 제어하므로, Scan1의 하이 레벨 및 로우 레벨들은 산화물 TFT 구동 능력을 향상시키도록 조정될 수 있다. 어써트될 때, 제어 신호 Scan1(n)은 일반적으로 VDDEL보다 높은 전압 레벨로 구동되어 트랜지스터 Toxide를 오버드라이브할 수 있다. 일례로서, VDDEL이 5 V와 같은 경우, 신호 Scan1(n)은 어써트될 때 12 V로 구동될 수 있다. 디어써트될 때, 제어 신호 Scan1(n)은 일반적으로 트랜지스터 Toxide를 통한 누설을 최소화하기 위해 VSSEL보다 낮은 전압 레벨로 구동될 수 있다. 일례로서, VSSEL이 -2 V와 같은 경우, 신호 Scan1(n)은 디어써트될 때 -6 V로 구동될 수 있다. 이들 행 제어 신호들 각각에 대한 개시된 고전압 및 저전압 레벨들은 단지 예시적인 것이며, 원하는 동작 모드를 지원하기 위해 다른 적합한 전압 레벨들로 조정될 수 있다.
도 3의 예에서, 트랜지스터들 Tem1, Tdrive, Tem2 및 OLED(304)는 전력 공급 단자들(300, 302) 사이에 직렬로 결합될 수 있다. 특히, 제1 방출 제어 트랜지스터 Tem1은 포지티브 전원 단자(300)에 커플링되는 소스 단자, 방출 라인(312)을 통해 방출 제어 신호 EM(n)을 수신하는 게이트 단자, 및 드레인 단자(Node1로 라벨링됨)를 가질 수 있다. 표기 "(n)"은 대응하는 신호가 디스플레이 픽셀들의 그 행과 연관된 게이트 드라이버를 사용하여 생성됨을 나타낸다. 트랜지스터의 "소스" 및 "드레인" 단자들 용어들은 때때로 상호교환가능하게 사용될 수 있고, 따라서 때때로 "소스-드레인" 단자들로 지칭될 수 있다.
구동 트랜지스터 Tdrive는 Node1에 결합된 소스 단자, 게이트 단자(Node2로 라벨링됨), 및 드레인 단자(Node3으로 라벨링됨)를 가질 수 있다. 제2 방출 제어 트랜지스터 Tem2는 Node3에 결합된 소스 단자, 방출 라인(312)을 통해 방출 제어 신호 EM(n)을 또한 수신하는 게이트 단자, 및 발광 다이오드(304)를 통해 접지 전원 단자(302)에 결합된 드레인 단자(Node4로 라벨링됨)를 가질 수 있다. 이러한 방식으로 구성되면, 방출 제어 신호 EM(n)은 전류가 발광 다이오드(304)를 통해 흐르도록 허용하기 위해 방출 페이즈 동안 트랜지스터들 Tem1 및 Tem2를 턴온시키도록 어써트(예를 들어, 로우로 구동되거나 일시적으로 로우로 펄싱됨)될 수 있다.
저장 커패시터 Cst는 포지티브 전원 라인(300)에 결합된 제1 단자 및 Node2에 결합된 제2 단자를 가질 수 있다. 픽셀(22) 내에 로딩되는 이미지 데이터는 방출 페이즈 전체에 걸쳐 전하를 유지하기 위해 커패시터 Cst를 사용함으로써 픽셀(22) 상에 적어도 부분적으로 저장될 수 있다. 트랜지스터 Toxide는 Node2에 결합된 소스 단자, 스캔 라인(314-2)을 통해 스캔 제어 신호 Scan1(n)을 수신하도록 구성된 게이트 단자, 및 Node3에 결합된 드레인 단자를 가질 수 있다. 신호 Scan1(n)은 트랜지스터 Tdrive의 드레인 및 게이트 단자들을 단락시키도록 n-형 트랜지스터 Toxide를 턴온시키기 위해 어써트될 수 있다(예를 들어, 하이로 구동되거나 일시적으로 하이로 펄싱됨). 게이트 및 드레인 단자들이 단락되는 트랜지스터 구성은 때때로 "다이오드-연결형(diode-connected)"으로 지칭된다.
데이터 로딩 트랜지스터 Tdata는 데이터 라인(310)에 결합된 소스 단자, 스캔 라인(314-2)을 통해 스캔 제어 신호 Scan2(n)을 수신하도록 구성된 게이트 단자, 및 Node1에 결합된 드레인 단자를 가질 수 있다. 이러한 방식으로 구성되면, 신호 Scan2(n)은 트랜지스터 Tdata를 턴온시키기 위해 어써트될 수 있고(예를 들어, 로우로 구동되거나 일시적으로 로우로 펄싱됨), 이는 데이터 라인(310)으로부터의 데이터 전압이 Node1 상에 로딩되게 할 것이다.
트랜지스터 Tini1은 Node3에 결합된 소스 단자, 스캔 라인(314-2')을 통해 스캔 제어 신호 Scan2(n-1)을 수신하도록 구성된 게이트 단자, 및 초기화 라인(308)에 결합된 드레인 단자를 가질 수 있다. 표기 "(n-1)"은 대응하는 신호가 디스플레이 픽셀들의 선행 행과 연관된 게이트 드라이버를 사용하여 생성됨을 나타낸다(예를 들어, Scan2(n-1)은 바로 앞의 행 내의 트랜지스터들 Tdata를 제어하는 Scan2 신호를 표현한다). 트랜지스터 Tini2는 Node4에 결합된 소스 단자, 스캔 라인(314-2')을 통해 스캔 제어 신호 Scan2(n-1)을 수신하도록 구성된 게이트 단자, 및 초기화 라인(308)에 결합된 드레인 단자를 가질 수 있다. 이러한 방식으로 구성되면, 스캔 제어 신호 Scan2(n-1)은 트랜지스터 Tini1 및 Tini2를 턴온시키기 위해 어써트될 수 있고(예를 들어, 로우로 구동되거나 일시적으로 로우로 펄싱됨), 이는 Node3 및 Node4 둘 모두를 초기화 전압 Vini까지 낮게 구동시킨다.
정상 데이터 리프레시 기간 동안, 디스플레이 픽셀(22)은 적어도 4개의 상이한 유형들의 페이즈들, 즉, (1) 초기화/리셋 페이즈, (2) 온-바이어스 스트레스 페이즈, (3) 임계 전압 샘플링 및 데이터 기록 페이즈, 및 (4) 방출 페이즈로 동작될 수 있지만, 반드시 이러한 순서는 아니다. 도 4는 정상 동작 동안 디스플레이 픽셀(22)에 인가될 수 있는 관련 신호 파형들을 도시하는 타이밍도이다.
시간 t1 이전에, 픽셀(22)이 방출 페이즈에 있도록 신호 EM(n)만이 어써트된다. 시간 t1에서, 신호 EM(n)은 디어써트되거나 로우로 구동되며, 이는 방출 페이즈의 종료를 표시한다. 시간 t2에서(초기화 페이즈의 시작 시에서), 제어 신호들 Scan1(n) 및 Scan2(n-1)이 어써트된다. 신호 Scan2(n-1)을 어써트하는 것은 병렬인 트랜지스터들 Tini1 및 Tini2를 턴온시킬 것이며, 이는 Node3 및 Node4를 Vini로 구동시킬 것이다. Node3은 트랜지스터 Tdrive의 드레인 단자에 있으므로, Node3에서의 대응하는 전압 Vd는 이 시간 동안 Vini로 초기화될 것이다(즉, Vd = Vini). Node4가 발광 다이오드(304)의 애노드 단자에 있기 때문에, Node4를 Vini로 설정하는 것은 때때로 "애노드 리셋"을 수행하는 것으로 지칭된다. 신호 Scan1(n)을 어써트하는 것은 트랜지스터 Toxide를 턴온시킬 것이고, 이는 트랜지스터 Tdrive의 게이트 및 드레인 단자들을 단락시키고 따라서 구동 트랜지스터 Vg의 게이트 단자에서의 전압을 또한 Vini로 끌어 내릴 것이다. 따라서, 초기화 페이즈 동안, 커패시터 Cst에 걸친 전압은 미리 결정된 전압차(VDDEL-Vini)로 리셋된다.
신호 Scan2(n-1)은 시간 t3에서 디어써트되어 트랜지스터들 Tini1 및 Tini2를 턴오프시키고, 이는 초기화 및 애노드 리셋 페이즈의 종료를 표시한다. 신호 Scan1(n)은 후속 방출 페이즈까지 어써트 상태로 유지될 수 있다(예컨대, 트랜지스터 Toxide가 초기화 페이즈 및 임계 전압 샘플링 및 데이터 기록 페이즈들 전체 동안 온 상태로 유지될 것이다).
시간 t4에서, 신호 Scan2(n)은 데이터 로딩 트랜지스터 Tdata를 일시적으로 활성화시키기 위해 로우로 펄싱된다. 트랜지스터 Tdata를 턴온시키는 것은 구동 트랜지스터의 소스 단자 상에 데이터 전압 Vdata를 로딩하여, Node1에서의 전압 Vs는 Vdata로 설정될 것이다(즉, Vs = Vdata). 구동 트랜지스터가 현재 다이오드-연결형 구성에 있기 때문에(Toxide가 턴온되기 때문에), 구동 트랜지스터는 게이트 전압 Vg를 (Vdata-Vth)까지 끌어 올릴 것이며, 여기서 Vth는 구동 트랜지스터의 임계 전압을 표현한다. 따라서, 커패시터 Cst에 걸친 전압은 이제 (VDDEL-Vdata+ Vth)로 설정된다. 이와 같이, 구동 트랜지스터 임계 전압 Vth는 성공적으로 샘플링되었고, Vdata는 저장 커패시터 Cst 상에 성공적으로 프로그래밍/기록되었다.
시간 t4에서 신호 Scan2(n)의 어써트는 Vs를 Vdata로 설정하고, 이는 이어서 그 게이트 전압 Vg를 Vini로부터 (Vdata-Vth)를 향해 끌어 올리도록 구동 트랜지스터를 촉구할 것이다. Vg가 (Vdata-Vth)까지 충전되는 동안 이러한 짧은 기간(도 4의 음영 부분 참조)은 온-바이어스 스트레스 페이즈를 표현한다. 온-바이어스 스트레스 페이즈의 시작에서(즉, 시간 t4에서), 구동 트랜지스터 Vsg의 소스-게이트 전압은 (Vdata-Vini)와 동일할 수 있어서, Vdata는 임의의 임계 전압 샘플링 이전에 구동 트랜지스터에 적어도 부분적으로 인가된다. 임의의 임계 전압 샘플링 전에 픽셀(22)에 Vdata를 인가하는 것은 하기의 이유로 기술적으로 유리할 수 있다.
소정 상황들에서, 임계 전압 Vth는, 예컨대 디스플레이(14)가 흑색 이미지로부터 백색 이미지로 전환되거나 또는 하나의 회색 레벨로부터 다른 회색 레벨로 전환할 때, 시프트할 수 있다. Vth에서의 이러한 시프팅(때때로 본 명세서에서 박막 트랜지스터 "히스테리시스"로 지칭됨)은 휘도의 감소를 야기할 수 있으며, 이는 달리 "제1 프레임 디밍"으로 알려져 있다. 예를 들어, 흑색 프레임에 대한 구동 트랜지스터의 Vgs의 함수로서 포화 전류 Ids 파형은 백색 프레임에 대한 구동 트랜지스터의 Vgs의 함수로서 타겟 Ids 파형으로부터 약간 오프셋될 수 있다. 온-바이어스 스트레스를 수행함이 없이, 샘플링된 Vth는 흑색 프레임에 대응할 것이고, 따라서 매우 큰 마진에 의해 타겟 Ids 파형으로부터 벗어날 것이다. 온-바이어스 스트레스를 수행함으로써, 샘플링된 Vth는 Vdata에 대응할 것이고, 따라서 타겟 Ids 곡선에 훨씬 더 가까울 것이다. 따라서, Vth를 샘플링하기 전에 구동 트랜지스터의 Vsg를 Vdata로 바이어스하기 위해 온-바이어스 스트레스 페이즈를 수행하는 것은 히스테리시스를 완화시키고 제1 프레임 응답을 개선시키는 것을 도울 수 있다. 따라서, 온-바이어스 스트레스 페이즈는 비방출 페이즈들 동안 (예컨대, 데이터 로딩 트랜지스터 또는 초기화 트랜지스터를 턴온시킴으로써) 적합한 바이어스 전압을 직접 구동 트랜지스터에 인가하는 동작으로서 정의될 수 있다. 따라서, 도 4가 Vth 샘플링 및 데이터 기입 페이즈를 시간 t4에서 시작하는 것으로 도시하지만, 시간 t4에서 OBS 페이즈만이 시작되고, Vth 샘플링 및 데이터 프로그래밍은 OBS 페이즈 직후에 발생한다(예컨대, OBS는 픽셀(22) 내의 임의의 다른 트랜지스터들을 턴온시키지 않고서 Vth 샘플링 및 데이터 기록 동작에 의해 자동으로 후속될 것이다).
시간 t5에서, 신호 Scan2(n)이 디어써트되며, 이는 Vth 샘플링 데이터 프로그래밍 페이즈의 종료를 표시한다. 도 4에 도시된 바와 같이, 온-바이어스 스트레스 페이즈는 Vth 샘플링 및 데이터 프로그래밍 페이즈의 나머지에 비해 상대적으로 짧은 지속기간을 갖는다. 온-바이어스 스트레스의 효능을 보장하기 위해, 신호 Scan2(n)은 추가적인 온-바이어스 스트레스 동작들을 수행하기 위해 다수회 펄싱될 수 있다. 도 4의 예에서, 신호 Scan2(n)은 시간 t6부터 t7까지 로우로 펄싱되어 제2 온-바이어스 스트레스 페이즈 및 제2 Vth 샘플링 및 데이터 프로그래밍 페이즈를 트리거하고, 다시 시간 t8부터 t9까지 로우로 펄싱되어 제3 온-바이어스 스트레스 페이즈 및 제3 Vth 샘플링 및 데이터 프로그래밍 페이즈를 트리거한다. 최종 데이터 프로그래밍 페이즈 동안 로딩된 데이터(예를 들어, 데이터 신호 D(n) 참조)는 이러한 디스플레이 픽셀에 의해 디스플레이될 실제 데이터 값을 표현한다. 3개의 별개의 온-바이어스 스트레스 페이즈들이 수행되는 도 4의 예는 단지 예시적인 것이다. 원하는 경우, Vth 히스테리시스의 영향을 감소시키는 것을 돕기 위해 3개 미만 또는 3개 초과의 온-바이어스 스트레스 페이즈들이 제공될 수 있다.
시간 t10에서, 방출 제어 신호 EM(n)은 방출 페이즈의 시작을 나타내기 위해 다시 어써트될 수 있다. 신호 EM(n)을 어써트하는 것은 트랜지스터들 Tem1 및 Tem2를 턴온시킬 것이며, 이는 Vs를 VDDEL까지 끌어 올릴 것이다. 트랜지스터 Tdrive의 생성된 소스-게이트 전압 Vsg는 VDDEL-(Vdata-Vth)와 동일할 것이다. 최종 방출 전류는 Vsg 마이너스 Vth에 비례하기 때문에, 방출 전류는 Vth와는 독립적일 것인데, 그 이유는 (Vsg-Vth)가 (VDDEL-Vdata+Vth-Vth)와 동일할 것이고 여기서 Vth가 상쇄되기 때문이다. 구동 트랜지스터 임계 전압이 내부적으로 샘플링되고 이러한 방식으로 상쇄되는 이러한 유형의 동작 방식은 때때로 픽셀 내 임계 전압 보상으로 지칭된다.
일반적으로, 행 제어 신호들 각각은 디스플레이 픽셀들의 어레이 내의 행들 중 단지 하나와 연관된다. 소정 실시예들에서, 행 제어 라인들 중 일부는 인접한 행들 내의 디스플레이 픽셀들 사이에서 공유될 수 있다(예를 들어, 도 5 참조). 도 5에 도시된 바와 같이, 게이트 드라이버 스테이지(500)와 같은 게이트 드라이버 회로부는 2개의 이웃하는 행들 내의 픽셀들 사이에서 공유되는 행 제어 신호들 EM 및 Scan1을 구동할 수 있고, 또한 픽셀들(22)의 제1(홀수) 행에만 피드되는 신호 Scan2(2n-1) 및 픽셀들(22)의 제2(짝수) 행에만 피드되는 신호 Scan2(2n)을 구동할 수 있다. 게이트 드라이버 스테이지(500)는 행 드라이버 회로부(18) 내의 연결된 스테이지들 중 하나의 스테이지를 나타낼 수 있다(도 2 참조). 신호들 Scan1, 및 EM은 다수의 인접한 행들 간에 공유될 수 있고, 신호 Scan2는 공유될 수 없는데, 그 이유는 그것이 데이터 로딩을 제어하기 때문이다(예컨대, 완전한 디스플레이 해상도를 유지하기 위하여 상이한 픽셀들은 상이한 데이터 신호들로 로딩될 필요가 있음).
도 4의 예시적인 동작에서, 신호 Scan1이 하이인 지속기간은 신호 Scan1이 로우인 지속기간보다 훨씬 더 짧을 수 있다(즉, 방출 페이즈는 비-방출 페이즈보다 훨씬 더 길다). 신호 Scan1은 픽셀(22) 내의 트랜지스터 Toxide를 직접 제어한다. 신호 Scan1이 로우일 때, 트랜지스터 Toxide는 턴오프되고 네거티브 바이어스 온도 스트레스(NBTS)를 겪는다. 신호 Scan1이 하이일 때, 트랜지스터 Toxide는 턴온되고 포지티브 바이어스 온도 스트레스(PBTS)를 겪는다. NBTS는 산화물 트랜지스터 임계 전압 Vth가 시간 경과에 따라 네거티브 방향으로 시프트하게 할 수 있는 반면, PBTS는 Vth가 시간 경과에 따라 포지티브 방향으로 시프트하게 할 수 있다. 방출 페이즈들이 비방출 페이즈들보다 훨씬 더 긴 경우, NBTS가 우세할 것이고, 트랜지스터 Toxide의 수명에 걸쳐 Vth에서 네거티브 드리프트를 야기할 수 있으며, 이는 또한 그 트랜지스터의 신뢰성을 저하시킨다.
산화물 트랜지스터의 신뢰성을 개선하는 것을 돕기 위해, 신호 Scan1이 하이인 지속기간은 NBTS와 PBTS를 밸런싱하는 것을 돕기 위해 조정되거나, 길어지거나, 최적화될 수 있다(예컨대, 도 6 참조). 도 6의 타이밍도에서, 신호 Scan1이 어써트되는 기간은 점선 부분(600)에 의해 도시된 바와 같이 확장될 수 있다. 신호 Scan1(n)이 어써트될 때, 신호들 Scan2(n-1) 및 Scan2(n)은 (도 6에 도시된 바와 같이) 적어도 2 배, 2 배 초과, 3 배 이상, 4 배 내지 10 배, 10 배 이상, 100 배 이상, 또는 임의의 적합한 배수로 펄싱되어, 온-바이어스 스트레스 및 Vth 샘플링 및 데이터 프로그래밍 동작들을 수행할 수 있다. 산화물 트랜지스터의 온-기간을 그의 오프-기간에 대해 튜닝함으로써, Vth 시프트의 위험이 최소화될 수 있고 산화물 TFT 수명이 개선될 수 있다.
도 7은 다른 적합한 배열에 따라 제1 프레임 디밍을 완화시키기 위해 온-바이어스 스트레스 페이즈가 어떻게 추가로 최적화될 수 있는지를 예시하는 타이밍도이다. 신호 Scan1이 비방출 기간 동안 지속적으로 어써트되는 도 4의 예와는 대조적으로, 도 7은 향상된 온-바이어스 스트레스 효과를 제공하기 위해 신호 Scan1이 비방출 기간 동안 어떻게 로우로 펄싱될 수 있는지를 예시한다.
시간 t1 이전에, 픽셀(22)이 방출 페이즈에 있도록 신호 EM(n)만이 어써트된다. 시간 t1에서, 신호 EM(n)은 디어써트되거나 로우로 구동되며, 이는 방출 페이즈의 종료를 표시한다. 신호 Scan1(n)은 t1 이후의 일부 시간에 어써트되고, 이는 트랜지스터 Toxide를 턴온시킨다. 시간 t2에서(초기화 페이즈의 시작에서), 제어 신호 Scan2(n-1)이 어써트되거나 로우로 펄싱된다. 신호 Scan2(n-1)을 어써트하는 것은 병렬인 트랜지스터들 Tini1 및 Tini2를 턴온시킬 것이며, 이는 Node3 및 Node4를 Vini로 구동시킬 것이다. Node3은 트랜지스터 Tdrive의 드레인 단자에 있으므로, Node3에서의 대응하는 전압 Vd는 이 시간 동안 Vini로 초기화될 것이다(즉, Vd = Vini). OLED 애노드 단자 Node4는 또한 Vini로 리셋될 것이다. 신호 Scan1(n)이 어써트되기 때문에, 트랜지스터 Toxide는 온 상태일 것이고, 이는 트랜지스터 Tdrive의 게이트 및 드레인 단자들을 단락시키고 따라서 구동 트랜지스터 Vg의 게이트 단자에서의 전압을 또한 Vini로 끌어 내릴 것이다. 따라서, 초기화 및 애노드 리셋 페이즈 동안, 커패시터 Cst에 걸친 전압은 미리 결정된 전압차(VDDEL-Vini)로 리셋된다.
신호 Scan2(n-1)은 시간 t3에서 디어써트되어 트랜지스터들 Tini1 및 Tini2를 턴오프시키고, 이는 초기화 및 애노드 리셋 페이즈의 종료를 표시한다. 신호 Scan1(n)은 후속 방출 페이즈까지 어써트 상태로 유지될 수 있다(예컨대, 트랜지스터 Toxide가 초기화 페이즈 및 임계 전압 샘플링 및 데이터 기록 페이즈들 전체 동안 온 상태로 유지될 것이다).
시간 t4에서, 신호 Scan1(n)은 디어써트되거나 로우로 펄싱된다. 신호 Scan1(n)을 로우로 구동시키는 것은 트랜지스터 Toxide를 턴오프시켜서, 구동 트랜지스터 Tdrive의 게이트 및 드레인 단자들은 더 이상 단락되지 않을 것이다(즉, 구동 트랜지스터가 더 이상 다이오드-연결형이 아닐 것이다). 시간 t4에서, 제어 신호 Scan2(n)이 또한 로우로 펄싱되고, 이는 데이터 로딩 트랜지스터 Tdata를 턴온시키고 소스 단자 전압 Vs를 Vdata로 설정한다. 산화물 트랜지스터가 턴오프되기 때문에, 게이트 단자 전압 Vg는 초기화 전압 Vini에 머무르며, 이는 드레인 단자 전압 Vd가 Vdata로 끌어 올려질 것이다. 트랜지스터 Toxide가 턴오프되는 동안, 어떠한 픽셀 내 Vth 샘플링도 발생할 수 없어서, 시간 t4부터 t5까지의 전체 지속기간은 온-바이어스 스트레스 페이즈로서의 역할을 할 것임에 유의한다. Scan1(n)이 시간 t4부터 t5까지 로우로 펄싱되는 이러한 기간은 디스플레이의 제1 프레임 응답을 개선하도록 조정되거나 최적화될 수 있다. 이러한 방식으로 온-바이어스 스트레스 페이즈를 확장시키는 것은 또한, 도 4의 예에 도시된 바와 같이, 다수의 더 작은 온-바이어스 스트레스 동작들을 수행할 필요성을 배제하는 것을 도울 수 있고, 이는 동적 전력 소비를 감소시킬 수 있다. 시간 t5에서, 스캔 신호 Scan1(n)이 리어써트되고, 이는 트랜지스터 Toxide를 턴온시킨다.
시간 t6에서, 제어 신호 Scan2(n)은 어써트되거나 로우로 펄싱되고, 이는 Vs를 Vdata로 설정한다. 구동 트랜지스터가 현재 다이오드-연결형 구성에 있기 때문에(Toxide가 인에이블되기 때문에), 구동 트랜지스터는 게이트 전압 Vg를 (Vdata-Vth)까지 끌어 올릴 것이다. 따라서, 커패시터 Cst에 걸친 전압은 이제 (VDDEL-Vdata+ Vth)로 설정된다. 이와 같이, 구동 트랜지스터 임계 전압 Vth는 성공적으로 샘플링되었고, Vdata는 저장 커패시터 Cst 상에 성공적으로 프로그래밍/기록되었다. 시간 t7에서, 신호 Scan2(n)이 디어써트되며, 이는 Vth 샘플링 및 데이터 프로그래밍 페이즈의 종료를 표시한다.
시간 t8에서, 방출 제어 신호 EM(n)은 방출 페이즈의 시작을 나타내기 위해 다시 어써트될 수 있다. 신호 EM(n)을 어써트하는 것은 트랜지스터들 Tem1 및 Tem2를 턴온시킬 것이며, 이는 Vs를 VDDEL까지 끌어 올릴 것이다. 트랜지스터 Tdrive의 생성된 소스-게이트 전압 Vsg는 VDDEL-(Vdata-Vth)와 동일할 것이다. 최종 방출 전류는 Vsg 마이너스 Vth에 비례하기 때문에, 방출 전류는 Vth와는 독립적일 것인데, 그 이유는 (Vsg-Vth)가 (VDDEL-Vdata+Vth-Vth)와 동일할 것이고 여기서 픽셀 내 임계 전압 보상을 달성하기 위해 Vth가 상쇄되기 때문이다.
도 4 또는 도 7과 관련하여 전술된 "픽셀 내" 임계치 상쇄를 수행하는 것에 더하여, "외부" 임계 전압 보상이 또한 각각의 픽셀(22) 외부의 보상 회로부(17)를 사용하여 수행될 수 있다. 외부 변형 보상은, 예를 들어, 공장에서, 디스플레이가 유휴 상태 또는 턴오프될 때, 또는 실시간으로(예컨대, 연속적인 이미지 프레임들 사이의 블랭킹 구간들 동안) 수행될 수 있다. 픽셀 내 임계 전압 보상이 히스테리시스를 감소시키는 것을 돕지만, 외부 임계 전압 보상은 트랜지스터 에이징, 디스플레이 픽셀의 수명에 걸친 구동 트랜지스터 Vth 시프트, 및 다른 TFT 신뢰성 문제들을 완화시키는 것을 도울 수 있다. 픽셀 내 및 외부 Vth 보상 둘 모두가 달성되는 동작 방식은 때때로 "하이브리드" 임계 전압 보상 구동 방식으로 지칭된다.
도 8a는 도 3에 도시된 유형의 디스플레이 픽셀이 외부 전류 감지 동작들을 지원하도록 어떻게 구성될 수 있는지를 도시하는 도면이다. 도 8b는 이러한 외부 전류 감지 동작들을 수행하는 관련 행 제어 신호들의 거동을 도시하는 타이밍도이다. 도 8b에 도시된 바와 같이, 홀수 행 스캔 제어 신호 Scan2_ odd(n)은 초기화 및 애노드 리셋 페이즈를 수행하기 위해 로우로 펄싱될 수 있고, 이어서 짝수 행 스캔 제어 신호 Scan2_ even(n)은 Vth 샘플링 및 데이터 프로그래밍 페이즈를 수행하기 위해 로우로 펄싱될 수 있다. 일부 추후의 시간에(예컨대, 디스플레이가 턴오프/유휴 상태일 때 또는 사용자가 디스플레이를 보고 있지 않은 일부 다른 시간 동안), 짝수 및 홀수 Scan2 제어 신호들 둘 모두는 동시에 어써트되는 반면, Scan1은 현재 감지 동작들을 수행하기 위해 디어써트된다.
도 8a를 다시 참조하면, 로우 Scan1(n)은 트랜지스터 Toxide를 턴오프시키는 반면, 로우 Scan2_even(n) 및 로우 Scan2_odd(n)은 트랜지스터 Tdata 및 Tini1을 턴온시킬 것이다. 방출 제어 신호 EM(n)은 이러한 시간 동안 디어써트되어야 하며, 이는 트랜지스터들 Tem1 및 Tem2를 비활성화시킨다. 이러한 방식으로 구성되면, 감지 전류는, 감지 전류 경로(800)에 의해 나타낸 바와 같이, 데이터 라인(310)으로부터 트랜지스터들 Tdata, Tdrive, 및 Tini1을 통해 초기화 라인(308) 상으로 흐를 수 있다. 전류(800)는 저장 회로부(29)에 저장되는 보상 데이터를 생성하기 위해 감지 회로부(25)(도 2 참조)를 사용하여 측정될 수 있다. 전술된 바와 같이, 픽셀 내 Vth 상쇄와 조합된 전류 감지를 통한 외부 Vth 보상은 구동 트랜지스터의 임계 전압과 연관된 임의의 원하지 않는 TFT 효과들을 최소화하는 것을 도울 수 있으며, 이는 디스플레이의 수명에 걸쳐 일관된 휘도 레벨을 유지하는 것을 돕는다.
디스플레이(14)는 선택적으로 낮은 리프레시 레이트 동작을 지원하도록 구성될 수 있다. 상대적으로 낮은 리프레시 레이트(예컨대, 1 ㎐, 2 ㎐, 1 내지 10 ㎐, 30 ㎐ 미만, 60 ㎐ 미만, 또는 다른 낮은 레이트)를 이용하여 디스플레이(14)를 동작시키는 것은 정적인 또는 거의 정적인 콘텐츠를 출력하는 애플리케이션들 및/또는 최소 전력 소모를 요구하는 애플리케이션들에 적합할 수 있다. 도 9는 일 실시예에 따른 낮은 리프레시 레이트 디스플레이 구동 방식의 도면이다. 도 9에 도시된 바와 같이, 디스플레이(14)는 짧은 데이터 리프레시 기간(기간 T_리프레시에 의해 표시됨)과 확장된 수직 블랭킹 기간(기간 T_블랭크에 의해 표시됨) 사이에서 교번할 수 있다. 예를 들어, 각각의 데이터 리프레시 기간 T_리프레시는 60 ㎐ 데이터 리프레시 동작에 따라 대략 16.67 밀리초(ms)일 수 있는 반면, 각각의 수직 블랭킹 기간 T_블랭크는, 디스플레이(14)의 전체 리프레시 레이트가 1 ㎐보다 낮도록, 대략 1 초일 수 있다. 이와 같이 구성되면, T_블랭크의 리프레시 지속기간을 조정하여 디스플레이(14)의 전체 리프레시 레이트를 튜닝할 수 있다. 예를 들어, T_블랭크의 지속기간이 0.5초로 튜닝된 경우, 전체 리프레시 레이트는 대략 2 ㎐로 증가될 것이다. 본 명세서에 기술된 실시예들에서, T_블랭크는 (예로서) T_리프레시보다 지속기간에서 적어도 2 배, 적어도 10 배, 적어도 30 배, 또는 적어도 60 배 더 길 수 있다.
낮은 리프레시 레이트 동작을 지원하는 데 사용될 수 있는 디스플레이(14) 내의 예시적인 유기 발광 다이오드 디스플레이 픽셀(22)의 개략도가 도 10에 도시된다. 도 10의 픽셀(22)은 도 3에 도시된 픽셀(22)과 유사한 구조를 가질 수 있다(즉, 도 10의 픽셀(22)은 도 3의 픽셀(22)과 동일한 수의 트랜지스터들 및 커패시터를 갖는다). 방출 트랜지스터들 Tem1 및 Tem2는 방출 라인(312)을 통해 방출 제어 신호 EM(n)을 수신하도록 구성된 게이트들을 갖는다. 반도체성-산화물 트랜지스터 Toxide는 제1 스캔 라인(314-1)을 통해 제1 스캔 제어 신호 SC1(n)을 수신하도록 구성된 게이트 단자를 갖는다. 데이터 로딩 트랜지스터 Tdata는 제2 스캔 라인(314-2)을 통해 제2 스캔 제어 신호 SC2(n)을 수신하도록 구성된 게이트 단자를 갖는다.
도 3의 픽셀 구성과 대조적으로, 도 10의 디스플레이 픽셀(22) 내의 초기화 라인은 단지 픽셀(22) 내의 하나의 트랜지스터에 연결된다. 도 10에 도시된 바와 같이, 초기화 트랜지스터 Tini는 Node3에 결합된 소스 단자(즉, 구동 트랜지스터의 드레인 단자), 제3 스캔 라인(314-3)을 통해 제3 스캔 제어 신호 SC3(n)을 수신하도록 구성된 게이트 단자, 및 동적 초기화 라인(308')에 결합된 드레인 단자를 갖는다. 디스플레이 픽셀(22)은 Node4에 결합된 소스 단자(즉, OLED(304)의 애노드 단자), 어레이 내의 후속 행으로부터 생성된 스캔 제어 신호 SC3(n+1)을 수신하도록 구성된 게이트 단자, 및 애노드 리셋 라인(309)에 결합된 드레인 단자를 갖는 애노드 리셋 트랜지스터 Tar을 추가로 포함할 수 있다. 동적 초기화 라인(308') 및 애노드 리셋 라인(309)은, 라인(308') 상의 초기화 전압 Vdini(n) 및 라인(309) 상의 애노드 리셋 전압 Var이 픽셀(22)의 동작 동안 상이한 레벨들로 바이어스될 수 있도록 별개의 제어 라인들일 수 있다.
도 11은 리프레시 기간(때때로 "리프레시 프레임"으로 지칭됨) 및 수직 블랭킹 기간(때때로 "수직 블랭킹 프레임"으로 지칭됨) 둘 모두 동안 도 10의 디스플레이 픽셀(22)에 인가될 수 있는 관련 신호 파형들을 도시하는 타이밍도이다. 시간 t1부터 t2까지, 스캔 제어 신호들 SC1(n) 및 SC3(n)이 어써트되어 초기화 페이즈를 수행한다. 초기화 페이즈 동안, 초기화 라인(308')은 저전압 VL에서 바이어스되고, 이는 Node3에서의 드레인 전압 Vd가 전압 VL로 끌어 내려질 것이다. 트랜지스터 Toxide가 또한 이러한 시간 동안 온 상태이기 때문에, Node2에서의 게이트 전압 Vg가 또한 VL로 끌어 내려질 것이다. 결과적으로, 커패시터 Cst에 걸친 전압은 미리 결정된 전압차(VDDEL-VL)로 설정될 것이다.
시간 t3에서, 스캔 제어 신호 SC2(n)은 Vth 샘플링 및 데이터 기록 페이즈를 수행하도록 로우로 펄싱될 것이다. 도 3과 관련하여 전술된 바와 같이, 구동 트랜지스터가 게이트 전압 Vg를 (Vdata-Vth)까지 충전하기 위해 일시적으로 활성화되는 신호 SC2(n)의 어써트에 후속하는 짧은 기간은 제1 온-바이어스 스트레스 페이즈 OBS1을 표현한다. 시간 t4의 종료까지, Node1에서의 소스 전압 Vs는 Vdata로 설정될 것이지만, Vg 및 Vd 둘 모두는 구동 트랜지스터의 다이오드 연결로 인해 (Vdata-Vth)로 설정될 것이다. 따라서, 저장 커패시터 Cst에 걸친 전압은 (VDDEL-Vdata+Vth)로 설정될 것이다.
낮은 리프레시 레이트 동작에서, 수직 블랭킹 프레임은 리프레시 프레임보다 훨씬 더 길 수 있다. 수직 블랭킹 프레임 동안 Vth 드리프트를 방지하기 위해, 수직 블랭킹 프레임 동안 하나 이상의 온-바이어스 스트레스 페이즈들을 또한 구현하는 것이 바람직할 것이다. 그러나, 수직 블랭킹 프레임 동안, 신호들 SC1(n) 및 SC2(n)은 Vdata의 함수로서 Vs 및 Vd를 충전하기 위해 턴온시키도록 어써트될 수 없다. 따라서, 다른 메커니즘이 도입되어 Vs 및 Vd를 충전해야 한다. 일 실시예에 따르면, 초기화 전압 Vdini(n)은, 수직 블랭킹 프레임 동안 의사 온-바이어스 스트레스 페이즈 OBS2'를 수행하기 위해 신호 SC3(n)을 어써트하면서 저전압 VL로부터 고전압 VH로 동적으로 상승될 수 있다. 전압 VH는 적어도 Vdata 이상일 수 있고, 이는 구동 트랜지스터(커패시터 Cst에 의해 (Vdata-Vth)에서 유지되는 게이트를 가짐)를 턴온시킬 것이고, Node1에서의 전압 Vs가 또한 VH로 충전되는 것을 보장할 것이다.
초기화 전압 Vdini는 행 단위로 동적으로 조정될 수 있어서, 신호 Vdini(n)은 행-기반 신호이다(예컨대, 신호 Vdini는 상이한 행들에 대해 상이한 시간들에 어써트될 수 있다). 대조적으로, 애노드 리셋 전압 Var은 고정된 직류(DC) 글로벌 전압 신호일 수 있다. 수직 블랭킹 프레임 동안 하나의 온-바이어스 스트레스 동작 OBS2'가 수행되는 도 11의 예는 단지 예시적인 것이다. 일반적으로, 2개 이상의 온-바이어스 스트레스 동작들 OBS2'는 수직 블랭킹 프레임 동안 수행될 수 있다. 예를 들어, 온-바이어스 스트레스 동작들 OBS2'는 30 ㎐, 60 ㎐, 120 ㎐, 240 ㎐, 10 내지 240 ㎐, 또는 다른 적합한 주파수의 비교적 높은 주파수에서 수행될 수 있다.
검사에 의해, 시간 t7부터 시간 t8까지의 온-바이어스 스트레스 페이즈 OBS2'는 시간 t3부터 t4까지의 온-바이어스 스트레스 페이즈 OSB1과는 정성적으로 상이하다(즉, 온-바이어스 스트레스의 지속기간은 상이할 것이고, 구동 트랜지스터의 소스-드레인 단자들에 인가되는 실제 전압이 또한 상이할 것이다). OBS1 대 OBS2'에서의 이러한 미스매치는 현저한 플리커를 생성할 수 있다.
플리커를 감소시키는 것을 돕기 위해, 추가적인 온-바이어스 스트레스 페이즈 OBS2가 Vth 샘플링 및 데이터 프로그래밍 페이즈와 방출 페이즈 사이에 삽입될 수 있다(예컨대, 시간 t5부터 t6까지 삽입된 OBS2 참조). 도 11에 도시된 바와 같이, 리프레시 프레임 내의 추가적인 온-바이어스 스트레스 페이즈 OBS2는 수직 블랭킹 프레임 내의 OBS2'의 것과 정성적으로 동일할 수 있다. 예를 들어, 신호 SC3(n)은 동일한 지속시간 동안 로우로 펄싱될 수 있고, 신호 Vdini(n)은 동일한 VH 레벨로 동적으로 바이어스될 수 있고, 지속기간 t5 내지 t6은 지속기간 t7 내지 t8과 동일할 수 있다. 더 긴 온-바이어스 스트레스 페이즈 OBS2는 이전의/더 짧은 온-바이어스 스트레스 페이즈 OBS1을 지배할 것이고, 리프레시와 수직 블랭킹 기간들 사이의 온-바이어스 스트레스 미스매치를 감소시키는 것은 개선된 디스플레이 플리커 성능을 제공할 것이다.
도 11의 예에서, 온-바이어스 스트레스 페이즈 OBS2가 방출 페이즈 직전에 삽입된다. 소정 시나리오들에서, 구동 트랜지스터 임계치 Vth가 삽입된 페이즈 OBS2 동안 시프트하는 것이 가능하다. 예를 들어, 히스테리시스 및 온도 변동은 Vth가 OBS2 동안 시프트하게 할 수 있으며, 이는 바람직하지 않은 무라(Mura) 효과들 및 열화된 제1 프레임 응답을 초래할 수 있다.
제1 프레임 응답 열화를 방지하기 위해, Vth 샘플링은 OBS2 후에 그리고 방출 페이즈 이전에 수행되어야 한다. 도 12는 다른 실시예에 따른, 제1 프레임 응답을 개선하기 위해 우세한 온-바이어스 스트레스 페이즈 OSB2 후에 전압 샘플링 및 데이터 프로그래밍 동작이 어떻게 삽입될 수 있는지를 예시하는 타이밍도이다. 도 12에 도시된 바와 같이, 제1 Vth 샘플링 및 데이터 프로그래밍 페이즈는 시간 t3부터 t4까지 수행될 수 있고, 우세한 온-바이어스 스트레스 페이즈 OBS2는 시간 t5부터 t6까지 수행될 수 있고, 제2 Vth 샘플링 및 데이터 프로그래밍 페이즈는 OBS2 이후 그리고 방출 페이즈 전에 시간 t7부터 t8까지 수행될 수 있다. 도 3 및 도 11과 관련하여 전술된 바와 같이, 구동 트랜지스터가 게이트 전압 Vg를 (Vdata-Vth)까지 충전하기 위해 일시적으로 활성화되는 시간 t7에서의 신호 SC2(n)의 어써트에 후속하는 짧은 기간은 순간적 온-바이어스 스트레스 페이즈 OBS3을 표현한다. 시간 t8의 종료까지, Node1에서의 소스 전압 Vs는 Vdata로 설정될 것이지만, Vg 및 Vd 둘 모두는 구동 트랜지스터의 다이오드 연결로 인해 (Vdata-Vth)로 설정될 것이다.
OBS2 이후에 다른 Vth 샘플링 및 데이터 프로그래밍 동작을 수행하는 것은 OBS2 동안 임의의 잠재적인 Vth 드리프트를 수용하는 것을 도울 수 있어서, 제1 프레임 응답을 개선할 수 있다. OBS1 및 OBS3과 같은 짧은 온-바이어스 스트레스 페이즈들이 리프레시 프레임 동안 발생하지만, 더 긴 온-바이어스 스트레스 페이즈 OBS2는 여전히 우세하고, 수직 블랭킹 프레임의 OBS2'와 매칭되면 플리커가 최소화될 수 있다. OBS2와 OBS2' 사이의 미스매치를 야기하도록 발생할 수 있는 다른 잠재적인 문제는 상이한 기간들 동안 픽셀(22)에 인가되는 데이터 신호가 상이할 수 있다는 것이다. 도 12의 예에 도시된 바와 같이, OBS2 동안 구동 트랜지스터에 걸친 Vsg는 (VH-(Vdata1-Vth))일 수 있는 반면, OBS2 동안 구동 트랜지스터에 걸친 Vsg는 (VH-(Vdata2-Vth))일 수 있으며, 여기서 Vdata1은 Vdata2와 동일하지 않다. Vdata1 ≠ Vdata2인 경우, 리프레시 프레임과 수직 블랭킹 프레임 사이의 온-바이어스 스트레스 전압은 상이할 것이고, 이는 여전히 현저한 플리커 및/또는 낮은 회색 광학 응답을 초래할 수 있다.
OBS2와 OBS2' 사이의 데이터 신호들에서의 임의의 잠재적인 미스매치를 보상하기 위해, 행-기반 초기화 전압 Vdini(n)은 약간 상이한 전압 레벨들로 동적으로 조정될 수 있고/있거나, 애노드 리셋 전압 Var은 리프레시 프레임과 수직 블랭킹 프레임 사이의 전환 시에 약간 상이한 전압 레벨들로 동적으로 튜닝될 수 있다. 도 13은 전압들 Vdini(n) 및/또는 Var이 리프레시 및 수직 블랭킹 기간들 동안 온-바이어스 스트레스와 매칭되도록 어떻게 동적으로 조정될 수 있는지를 예시하는 타이밍도이다. 도 13에 도시된 바와 같이, 초기화 전압 Vdini(n)은 리프레시 프레임의 OBS2 동안 VL로부터 VH로 상승될 수 있지만, 수직 블랭킹 프레임의 OBS2' 동안 VL로부터 VH'로 상승될 수 있다. VH에서의 차이(즉, VH'-VH)는 (Vdata2-Vdata1)과 동일하여, 데이터 신호들에서의 임의의 미스매치를 보상하는 것을 도움으로써 리프레시와 수직 블랭킹 프레임들 사이를 토글링할 때 임의의 잔류 플리커를 제거하고, 임의의 원하지 않는 휘도 갭들을 폐쇄할 수 있다.
원하는 경우, 애노드 리셋 전압 Var은 또한 리프레시와 수직 블랭킹 기간들 사이의 임의의 미스매치를 감소시키는 것을 돕도록 튜닝될 수 있다. 도 13에 도시된 바와 같이, 애노드 리셋 전압 Var은 리프레시 프레임 동안의 공칭 전압 레벨 Var_nom으로부터 수직 블랭킹 프레임 동안의 조정된 전압 레벨 Var_adj로 튜닝될 수 있다. Var에서의 차이(즉, Var_adj - Var_nom)는 픽셀(22) 내의 임의의 동작 미스매치를 보상하는 것을 돕도록 임의의 적합한 전압 델타일 수 있어서, 리프레시와 수직 블랭킹 프레임들 사이를 토글링할 때 임의의 잔류 플리커를 제거하고, 임의의 원하지 않는 휘도 갭들을 폐쇄할 수 있다. 행-기반 신호인 초기화 전압 Vdini(n)과는 대조적으로, 애노드 리셋 전압 Var은 서브프레임 기반 신호일 수 있다(예를 들어, Var은 로우 기반으로 조정될 필요가 없지만, 리프레시 프레임으로부터 수직 블랭킹 프레임으로 스위칭할 때 조정될 수 있다). 애노드 리셋 전압 Var의 서브프레임 기반 튜닝은 (초기화 전압을 VH'로 상승시키지 않고) 스스로 또는 초기화 전압을 VH'로 상승시키는 것과 함께 수행되어, 원하지 않는 디스플레이 아티팩트들을 최소화하고 디스플레이 성능을 최적화할 수 있다.
도 14a는 도 10에 도시된 유형의 디스플레이 픽셀이 외부 전류 감지 동작들을 지원하도록 어떻게 구성될 수 있는지를 도시하는 도면이다. 도 14b는 이러한 외부 전류 감지 동작들을 수행하는 관련 행 제어 신호들의 거동을 도시하는 타이밍도이다. 도 14b에 도시된 바와 같이, 스캔 제어 SC3(n)은 초기화 페이즈를 수행하기 위해 로우로 펄싱될 수 있고, 이어서 스캔 제어 신호 SC2(n)은 Vth 샘플링 및 데이터 프로그래밍 페이즈를 수행하기 위해 로우로 펄싱될 수 있다. 일부 추후의 시간에(예컨대, 디스플레이가 턴오프/유휴 상태일 때 또는 사용자가 디스플레이를 보고 있지 않은 일부 다른 시간 동안), 제어 신호들 SC3(n) 및 SC2(n) 둘 모두는 동시에 어써트되는 반면, SC1(n)은 현재 감지 동작들을 수행하기 위해 디어써트된다.
도 14a를 다시 참조하면, 전류 감지 단계 동안의 로우 SC1(n)은 트랜지스터 Toxide를 턴오프시키는 반면, 로우 SC3(n) 및 로우 SC2(n)은 트랜지스터들 Tdata 및 Tini를 각각 턴온시킬 것이다. 방출 제어 신호 EM(n)은 이러한 시간 동안 디어써트되어야 하며, 이는 트랜지스터들 Tem1 및 Tem2를 비활성화시킨다. 이러한 방식으로 구성되면, 감지 전류는, 감지 전류 경로(1400)에 의해 나타낸 바와 같이, 데이터 라인(310)으로부터 트랜지스터들 Tdata, Tdrive, 및 Tini를 통해 초기화 라인(308') 상으로 흐를 수 있다. 초기화 전압 Vdini(n)은 전류 감지 동작들 동안 저전압 VL로 설정되어야 한다. 전류(1400)는 저장 회로부(29)에 저장되는 보상 데이터를 생성하기 위해 감지 회로부(25)(도 2 참조)를 사용하여 측정될 수 있다. 전술된 바와 같이, 픽셀 내 Vth 상쇄와 조합된 전류 감지를 통한 외부 Vth 보상은 구동 트랜지스터의 임계 전압과 연관된 임의의 원하지 않는 TFT 효과들을 최소화하는 것을 도울 수 있으며, 이는 디스플레이의 수명에 걸쳐 일관된 휘도 레벨을 유지하는 것을 돕는다.
3개의 별개의 온-바이어스 스트레스 페이즈들(예컨대, OBS1, OBS2, 및 OBS3)이 방출 페이즈 이전에 수행되는 도 13의 예는 단지 예시적인 것이다. 도 15는 OBS1이 제거되는 다른 적합한 동작 방법을 예시한다. 도 15에 도시된 바와 같이, 방출 페이즈 전에 단지 2개의 별개의 온-바이어스 스트레스 페이즈들(예컨대, OBS2 및 OBS3)만이 수행된다. 따라서, 스캔 제어 신호 SC2(n)은 각각의 리프레시 프레임 동안(즉, OBS3 동안) 한 번만 펄싱될 필요가 있다. OBS1을 제거함으로써, SC3(n)에서의 선단 펄스가 또한 제거될 수 있고(도 13과 도 15를 비교함), 이는 OBS2가 방출 페이즈 직후에 수행되도록 허용하는 것에 유의한다. 이러한 방식으로 디스플레이를 동작시키는 것은 OBS2를 수행할 필요성을 없애며, 이는 전력을 절감하고 성능을 개선하는 것을 도울 수 있다. 디스플레이 동작의 나머지는 도 13의 것과 유사하고, 다시 상세히 설명될 필요는 없다. 원하는 경우, 전압들 Vdini(n) 및 Var은 데이터 신호들에서의 임의의 미스매치를 보상하는 것을 돕도록 동적으로 조정됨으로써, 리프레시와 수직 블랭킹 프레임들 사이를 토글링할 때 임의의 잔류 플리커를 제거하고, 임의의 원하지 않는 휘도 갭들을 폐쇄할 수 있다.
도 16은 도 10에 도시된 유형의 디스플레이 픽셀 회로(22)를 동작시키기 위한 다른 적합한 방법을 도시하는 타이밍도이다. 도 16에 도시된 바와 같이, 시간 t6 이전의 동작들은 활성/리프레시 기간 동안 수행되는 반면, 시간 t6 후의 동작들은 블랭킹 기간 동안 수행된다. 시간 t1에서, 방출 신호 EM은 활성 데이터 리프레시 기간을 시작하기 위해 디어써트될 수 있다(예컨대, 하이로 구동될 수 있다). 기간 Δt2 동안, 신호들 SC3(n) 및 SC3(n+1)을 선택적으로 펄싱하고 저전압 레벨 VINI_L로부터 고전압 레벨 VINI_H로 Vdini(n)을 동적으로 조정함으로써 사전 온-바이어스 스트레스 페이즈 (pre-OBS)가 수행될 수 있다. 신호 SC3(n)을 어써트하는 것은 트랜지스터 Tini를 턴온시켜서 구동 트랜지스터의 드레인 단자에 VINI_H를 인가할 것인 반면, 신호 SC3(n+3)을 어써트하는 것은 트랜지스터 Tar을 턴온시켜서 OLED에 대한 애노드 리셋을 수행할 것이다.
기간 Δt3 동안, 신호들 SC3(n) 및 SC3(n+1)을 로우로 펄싱하면서 신호 SC1을 하이로 펄싱함으로써 초기화 페이즈가 수행될 수 있다. 전압 Vdini는 다시 VINI_L 레벨에 있다. 신호 SC1을 하이로 구동하는 것은 n-채널 반도체성-산화물 트랜지스터 Toxide를 턴온시킬 것이다. 신호 SC3(n)을 로우로 구동하는 것은 트랜지스터 Tini를 턴온시켜서 구동 트랜지스터의 드레인 단자에 VINI_L를 인가할 것인 반면, 신호 SC3(n+3)을 하이로 구동하는 것은 트랜지스터 Tar을 턴온시켜서 OLED에 대한 애노드 리셋을 다시 수행할 것이다.
기간 Δt4 동안, 신호 SC1이 여전히 하이이고 신호들 SC3(n) 및 SC3(n+1)이 디어써트된 채로 유지되는 동안 신호 SC2를 로우로 펄싱함으로써 데이터 프로그래밍/샘플링 페이즈가 수행될 수 있다. 신호 SC2를 로우로 구동하는 것은 트랜지스터 Tdata를 턴온시켜서 구동 트랜지스터의 소스 단자 상에 원하는 데이터 신호를 로딩할 것인 반면, 트랜지스터 Toxide는 구동 트랜지스터의 임계 전압 Vth의 샘플링을 허용하도록 온 상태로 유지된다.
기간 Δt5 동안, Vdini(n)이 VINI_H로 조정되는 동안 신호들 SC3(n) 및 SC3(n+1)을 선택적으로 펄싱함으로써 사후 온-바이어스 스트레스 페이즈(post-OBS)가 수행될 수 있다. 신호 SC3(n)을 어써트하는 것은 트랜지스터 Tini를 턴온시켜서 구동 트랜지스터의 드레인 단자에 VINI_H를 다시 인가할 것인 반면, 신호 SC3(n+3)을 어써트하는 것은 트랜지스터 Tar을 턴온시켜서 OLED에서 애노드 리셋을 다시 수행할 것이다.
원하는 경우, 활성 기간과 블랭킹 기간 사이의 임의의 미스매치를 감소시키는 것을 돕기 위해 애노드 리셋 전압 Var은 시간 t6에서 조정될 수 있다. 시간 t6에서 Var에서의 전압 변화는 픽셀(22) 내의 임의의 동작 미스매치를 보상하는 것을 돕도록 임의의 적합한 전압 델타일 수 있어서, 리프레시와 수직 블랭킹 프레임들 사이를 토글링할 때 임의의 잔류 플리커를 제거하고, 임의의 원하지 않는 휘도 갭들을 폐쇄할 수 있다. 시간 t7에서, 방출 신호 EM은 블랭킹 기간을 시작하기 위해 디어써트될 수 있다(예컨대, 하이로 구동될 수 있다). 블랭킹 기간 동안, 데이터 라인 상의 데이터 신호들은 동적 전력 소비를 감소시키는 것을 돕기 위해 일부 미리 결정된 전압 레벨 Vpark에서 파킹될 수 있다. 원하는 경우, VINI_H 및 Var은 활성 기간과 블랭킹 기간 사이에서 상이할 수 있다. 원하는 경우, VINI_H, Var, 및 Vpark는 또한 상이한 블랭킹 기간들 사이에서 상이할 수 있다.
활성 프레임 내의 Δt2 동안의 pre-OBS 페이즈 및 Δt5 동안의 post-OBS 페이즈는 블랭킹 프레임 내의 Δt8 동안의 제1 추가적인 post-OBS 페이즈 및 Δt9 동안의 제2 추가적인 post-OBS 페이즈를 추가할 것임에 유의한다. 블랭킹 기간 동안, 신호 SC3(n+1)의 펄싱은 또한 조정된 Var 전압을 사용하여 적어도 3개의 대응하는 애노드 리셋들을 수행하는 역할을 할 것이다. 도 16과 관련하여 예시된 구동 방식은 (예로서) 픽셀 어레이의 각각의 측면 상에 4개의 게이트 드라이버를 사용하여 구현될 수 있으며, 여기서 SC2, EM, Vdini, 및 SC3(n+1) 신호 드라이버들은 어레이의 제1 측면 상에 형성되고, SC1, SC2, SC3, Vdini 신호 드라이버들은 어레이의 제2 측면 상에 형성되고, 이는 5개의 전체 게이트 드라이버들과 동등하다.
도 17a는 디스플레이 픽셀(22)의 다른 적합한 구현을 예시한다. 도 17a의 픽셀 구조는, 이제 초기화 트랜지스터 Tini가 구동 트랜지스터의 게이트에 결합되고 추가적인 전용 온-바이어스 스트레스 트랜지스터 Tobs가 구동 트랜지스터의 소스 단자에 연결되는 것을 제외하고는, 도 10의 픽셀 구조와 유사하다. 특히, 트랜지스터 Tini는 구동 트랜지스터의 게이트 단자에 연결된 제1 소스-드레인 단자, 제4 스캔 제어 신호 SC4를 수신하도록 구성된 게이트 단자, 및 초기화 전압 Vini가 제공되는 초기화 라인에 연결된 제2 소스-드레인 단자를 갖는 n-채널 반도체성-산화물 트랜지스터로서 구현될 수 있다. 트랜지스터 Tobs는 구동 트랜지스터의 소스 단자에 연결된 제1 소스-드레인 단자, 제3 스캔 제어 신호 SC3(트랜지스터 Tar과 공유됨)을 수신하도록 구성된 게이트 단자, 및 온-바이어스 스트레스 전압 Vobs가 제공되는 온-바이어스 스트레스 라인에 연결된 제2 소스-드레인 단자를 갖는 p-채널 실리콘 트랜지스터로서 구현될 수 있다. 온-바이어스 스트레스 전압 Vobs는 구동 트랜지스터에 인가될 수 있는 일부 미리 결정된 또는 적합한 전압 레벨로 설정될 수 있어서, 샘플링된 Vth는 원하는 Vdata에 가능한 한 근접하게 대응할 것이다.
트랜지스터들 Toxide 및 Tini가 n-형 반도체성-산화물 트랜지스터들을 사용하여 구현되는 반면 나머지 트랜지스터들은 p-형 실리콘 트랜지스터들을 사용하여 구현되는 도 17a의 예는 단지 예시적인 것이다. 원하는 경우, 트랜지스터들 Toxide 및 Tini는 대안적으로 p-형 반도체성-산화물 트랜지스터들로서 구현될 수 있고; 다른 트랜지스터들 Tem1, Tem2, Tdrive, Tdata, Tar, 및/또는 Tobs 중 임의의 하나 이상은 n-형 또는 p-형 반도체성-산화물 트랜지스터들 또는 n-형 실리콘 트랜지스터들로서 구현될 수 있고; 픽셀(22)은 8개 초과 또는 8개 미만의 트랜지스터들을 포함할 수 있고; 픽셀(22)은 하나 초과의 커패시터 등을 포함할 수 있다.
도 17b는 도 17a에 도시된 픽셀(22)의 동작을 예시하는 타이밍도이다. 도 17a에 도시된 바와 같이, 시간 t6 이전의 동작들은 활성/리프레시 기간 동안 수행되는 반면, 시간 t6 후의 동작들은 블랭킹 기간 동안 수행된다. 시간 t1에서, 방출 신호 EM은 활성 데이터 리프레시 기간을 시작하기 위해 디어써트될 수 있다(예컨대, 하이로 구동될 수 있다). 기간 Δt2 동안, 신호 SC3(n)을 선택적으로 펄싱함으로써 사전 온-바이어스 스트레스 페이즈(pre-OBS)가 수행될 수 있다. 신호 SC3(n)을 어써트하는 것은 트랜지스터 Tobs를 턴온시켜서 구동 트랜지스터의 소스 단자에 Vobs를 인가할 것이고, 또한 트랜지스터 Tar을 턴온시켜서 OLED에 대한 애노드 리셋을 수행할 것이다.
기간 Δt3 동안, 다른 신호들이 디어써트되는 동안 신호 SC4를 하이로 펄싱함으로써 초기화 페이즈가 수행될 수 있다. 신호 SC4를 하이로 구동하는 것은 n-채널 반도체성-산화물 트랜지스터 Tini를 턴온시켜서 구동 트랜지스터의 게이트 단자에 초기화 전압 Vini를 적용할 것이다. 이 때 신호 SC3은 하이이고, 따라서 Δt3 동안 애노드 리셋이 수행되지 않을 것이다.
기간 Δt4 동안, 신호 SC1이 여전히 하이이고 신호들 SC3(n) 및 SC4가 디어써트되는 동안 신호 SC2를 로우로 펄싱함으로써 데이터 프로그래밍/샘플링 페이즈가 수행될 수 있다. 신호 SC2를 로우로 구동하는 것은 트랜지스터 Tdata를 턴온시켜서 구동 트랜지스터의 소스 단자 상에 원하는 데이터 신호를 로딩할 것인 반면, 트랜지스터 Toxide는 구동 트랜지스터의 임계 전압 Vth의 샘플링을 허용하도록 온 상태로 유지된다.
기간 Δt5 동안, 신호 SC3(n)을 선택적으로 펄싱함으로써 사후 온-바이어스 스트레스 페이즈(post-OBS)가 수행될 수 있다. 신호 SC3(n)을 어써트하는 것은 트랜지스터 Tobs를 다시 턴온시켜서 구동 트랜지스터의 소스 단자에 Vobs를 인가할 것이고, 또한 트랜지스터 Tar을 턴온시켜서 OLED에서 애노드 리셋을 수행할 것이다.
원하는 경우, 활성 기간과 블랭킹 기간 사이의 임의의 미스매치를 감소시키는 것을 돕기 위해 애노드 리셋 전압 Var 및 온-바이어스 스트레스 전압 Vobs는 시간 t6에서 조정될 수 있다. 시간 t6에서 Var 및 Vobs에서의 전압 변화는 픽셀(22) 내의 임의의 동작 미스매치를 보상하는 것을 돕도록 임의의 적합한 전압 델타일 수 있어서, 리프레시와 수직 블랭킹 프레임들 사이를 토글링할 때 임의의 잔류 플리커를 제거하고, 임의의 원하지 않는 휘도 갭들을 폐쇄할 수 있다. 시간 t7에서, 방출 신호 EM은 블랭킹 기간을 시작하기 위해 디어써트될 수 있다(예컨대, 하이로 구동될 수 있다). 블랭킹 기간 동안, 데이터 라인 상의 데이터 신호들은 동적 전력 소비를 감소시키는 것을 돕기 위해 일부 미리 결정된 전압 레벨 Vpark에서 파킹될 수 있다. 원하는 경우, Vobs 및 Var은 활성 기간과 블랭킹 기간 사이에서 상이할 수 있다. 원하는 경우, Vobs, Var, 및 Vpark는 또한 상이한 블랭킹 기간들 사이에서 상이할 수 있다.
활성 프레임 내의 Δt2 동안의 pre-OBS/애노드 리셋(AR) 페이즈 및 Δt5 동안의 post-OBS/애노드 리셋 페이즈는 블랭킹 프레임 내의 Δt8 동안의 제1 추가적인 post-OBS/AR 페이즈 및 Δt9 동안의 제2 추가적인 post-OBS/AR 페이즈를 추가할 것임에 유의한다. 블랭킹 기간 동안, 신호 SC3의 펄싱은 조정된 Var 전압을 사용하여 적어도 2개의 대응하는 애노드 리셋들을 수행하는 역할을 할 것이다. 도 17a/b와 관련하여 예시된 구동 방식은 (예로서) 픽셀 어레이의 각각의 측면 상에 3개의 게이트 드라이버를 사용하여 구현될 수 있으며, 여기서 SC1, SC2 및 EM 신호 드라이버들은 어레이의 제1 측면 상에 형성되고, SC2, SC3, SC4 신호 드라이버들은 어레이의 제2 측면 상에 형성되고, 이는 5개의 전체 게이트 드라이버들과 동등하다.
도 18a는 디스플레이 픽셀(22)의 다른 적합한 구현을 예시한다. 도 18a의 픽셀 구조는, 이제 초기화 트랜지스터 Tini가 위의 2개의 행들로부터의 SC1 신호인 SC1(n-2)에 의해 제어된다는 것을 제외하고는, 도 17a의 픽셀 구조와 유사하다. 도 17a의 예와 유사하게, 도 18a의 트랜지스터 Tini는 n-채널 반도체성-산화물 트랜지스터로서 구현될 수 있다. 트랜지스터들 Toxide 및 Tini가 n-형 반도체성-산화물 트랜지스터들을 사용하여 구현되는 반면 나머지 트랜지스터들은 p-형 실리콘 트랜지스터들을 사용하여 구현되는 도 18a의 예는 단지 예시적인 것이다. 원하는 경우, 트랜지스터들 Toxide 및 Tini는 대안적으로 p-형 반도체성-산화물 트랜지스터들로서 구현될 수 있고; 다른 트랜지스터들 Tem1, Tem2, Tdrive, Tdata, Tar, 및/또는 Tobs 중 임의의 하나 이상은 n-형 또는 p-형 반도체성-산화물 트랜지스터들 또는 n-형 실리콘 트랜지스터들로서 구현될 수 있고; 픽셀(22)은 8개 초과 또는 8개 미만의 트랜지스터들을 포함할 수 있고; 픽셀(22)은 하나 초과의 커패시터 등을 포함할 수 있다.
도 18b는 도 18a에 도시된 픽셀(22)의 동작을 예시하는 타이밍도이다. 도 18a에 도시된 바와 같이, 시간 t6 이전의 동작들은 활성/리프레시 기간 동안 수행되는 반면, 시간 t6 후의 동작들은 블랭킹 기간 동안 수행된다. 시간 t1에서, 방출 신호 EM은 활성 기간을 시작하기 위해 디어써트될 수 있다(예컨대, 하이로 구동될 수 있다). 기간 Δt2 동안, 신호 SC3(n)을 선택적으로 펄싱함으로써 pre-OBS/AR 페이즈가 수행될 수 있다. 신호 SC3(n)을 어써트하는 것은 트랜지스터 Tobs를 턴온시켜서 구동 트랜지스터의 소스 단자에 Vobs를 인가할 것이고, 또한 트랜지스터 Tar을 턴온시켜서 OLED에 대한 애노드 리셋을 수행할 것이다.
기간 Δt3 동안, 다른 신호들이 디어써트되는 동안 신호 SC1(n-2)를 하이로 펄싱함으로써 초기화 페이즈가 수행될 수 있다. 신호 SC1(n-2)를 하이로 구동하는 것은 n-채널 반도체성-산화물 트랜지스터 Tini를 턴온시켜서 구동 트랜지스터의 게이트 단자에 초기화 전압 Vini를 적용할 것이다. 이 때 신호 SC3은 하이이고, 따라서 Δt3 동안 애노드 리셋이 수행되지 않을 것이다.
기간 Δt4 동안, 신호 SC1(n)이 여전히 하이이고 신호들 SC3 및 SC1(n-2)가 디어써트되는 동안 신호 SC2를 로우로 펄싱함으로써 데이터 프로그래밍/샘플링 페이즈가 수행될 수 있다. 신호 SC2를 로우로 구동하는 것은 트랜지스터 Tdata를 턴온시켜서 구동 트랜지스터의 소스 단자 상에 원하는 데이터 신호를 로딩할 것인 반면, 트랜지스터 Toxide는 구동 트랜지스터의 임계 전압 Vth의 샘플링을 허용하도록 온 상태로 유지된다.
기간 Δt5 동안, 신호 SC3(n)을 선택적으로 펄싱함으로써 post-OBS/AR 페이즈가 수행될 수 있다. 신호 SC3(n)을 어써트하는 것은 트랜지스터 Tobs를 다시 턴온시켜서 구동 트랜지스터의 소스 단자에 Vobs를 인가할 것이고, 또한 트랜지스터 Tar을 턴온시켜서 OLED에서 애노드 리셋을 수행할 것이다.
원하는 경우, 활성 기간과 블랭킹 기간 사이의 임의의 미스매치를 감소시키는 것을 돕기 위해 애노드 리셋 전압 Var 및 온-바이어스 스트레스 전압 Vobs는 시간 t6에서 조정될 수 있다. 시간 t6에서 Var 및 Vobs에서의 전압 변화는 픽셀(22) 내의 임의의 동작 미스매치를 보상하는 것을 돕도록 임의의 적합한 전압 델타일 수 있어서, 리프레시와 수직 블랭킹 프레임들 사이를 토글링할 때 임의의 잔류 플리커를 제거하고, 임의의 원하지 않는 휘도 갭들을 폐쇄할 수 있다. 시간 t7에서, 방출 신호 EM은 블랭킹 기간을 시작하기 위해 디어써트될 수 있다(예컨대, 하이로 구동될 수 있다). 블랭킹 기간 동안, 데이터 라인 상의 데이터 신호들은 동적 전력 소비를 감소시키는 것을 돕기 위해 일부 미리 결정된 전압 레벨 Vpark에서 파킹될 수 있다. 원하는 경우, Vobs 및 Var은 활성 기간과 블랭킹 기간 사이에서 상이할 수 있다. 원하는 경우, Vobs, Var, 및 Vpark는 또한 상이한 블랭킹 기간들 사이에서 상이할 수 있다.
활성 프레임 내의 Δt2 동안의 pre-OBS/AR 페이즈 및 Δt5 동안의 post-OBS/AR 페이즈는 블랭킹 프레임 내의 Δt8 동안의 제1 추가적인 post-OBS/AR 페이즈 및 Δt9 동안의 제2 추가적인 post-OBS/AR 페이즈를 추가할 것임에 유의한다. 블랭킹 기간 동안, 신호 SC3의 펄싱은 조정된 Var 전압을 사용하여 적어도 2개의 대응하는 애노드 리셋들을 수행하는 역할을 할 것이다. 도 18a/b와 관련하여 예시된 구동 방식은 (예로서) 픽셀 어레이의 각각의 측면 상에 3개의 게이트 드라이버를 사용하여 구현될 수 있으며, 여기서 SC1, SC2 및 SC3 신호 드라이버들은 어레이의 제1 측면 상에 형성되고, SC1, SC2, 및 EM 신호 드라이버들은 어레이의 제2 측면 상에 형성되고, 이는 오직 4개의 전체 게이트 드라이버들과 동등하다.
도 19a는 디스플레이 픽셀(22)의 또 다른 적합한 구현을 예시한다. 도 19a의 픽셀 구조는, 이제 초기화 트랜지스터 Tini가 구동 트랜지스터의 드레인 단자에 결합되는 것을 제외하고는, 도 18a의 픽셀 구조와 유사하다. 특히, 트랜지스터 Tini는 구동 트랜지스터의 드레인 단자에 연결된 제1 소스-드레인 단자, 제4 스캔 제어 신호 SC4를 수신하도록 구성된 게이트 단자, 및 초기화 전압 Vini가 제공되는 초기화 라인에 연결된 제2 소스-드레인 단자를 가질 수 있다. 도 18a의 예와는 달리, 도 19a의 트랜지스터 Tini는 p-채널 실리콘 트랜지스터로서 구현될 수 있다. 트랜지스터들 Toxide만이 n-형 반도체성-산화물 트랜지스터를 사용하여 구현되는 반면 나머지 트랜지스터들은 p-형 실리콘 트랜지스터들을 사용하여 구현되는 도 19a의 예는 단지 예시적인 것이다. 원하는 경우, 트랜지스터 Toxide는 대안적으로 p-형 반도체성-산화물 트랜지스터로서 구현될 수 있고; 트랜지스터 Tini는 n-형 또는 p-형 반도체성-산화물 트랜지스터로서 구현될 수 있고; 다른 트랜지스터들 Tem1, Tem2, Tdrive, Tdata, Tar, 및/또는 Tobs 중 임의의 하나 이상은 n-형 또는 p-형 반도체성-산화물 트랜지스터들 또는 n-형 실리콘 트랜지스터들로서 구현될 수 있고; 픽셀(22)은 8개 초과 또는 8개 미만의 트랜지스터들을 포함할 수 있고; 픽셀(22)은 하나 초과의 커패시터 등을 포함할 수 있다.
도 19b는 도 19a에 도시된 픽셀(22)의 동작을 예시하는 타이밍도이다. 도 19a에 도시된 바와 같이, 시간 t6 이전의 동작들은 활성/리프레시 기간 동안 수행되는 반면, 시간 t6 후의 동작들은 블랭킹 기간 동안 수행된다. 시간 t1에서, 방출 신호 EM은 활성 기간을 시작하기 위해 디어써트될 수 있다(예컨대, 하이로 구동될 수 있다). 기간 Δt2 동안, 신호 SC3(n)을 선택적으로 펄싱함으로써 pre-OBS/AR 페이즈가 수행될 수 있다. 신호 SC3(n)을 어써트하는 것은 트랜지스터 Tobs를 턴온시켜서 구동 트랜지스터의 소스 단자에 Vobs를 인가할 것이고, 또한 트랜지스터 Tar을 턴온시켜서 OLED에 대한 애노드 리셋을 수행할 것이다.
기간 Δt3 동안, 신호 SC1이 하이인 동안 신호 SC4를 로우로 펄싱함으로써 초기화 페이즈가 수행될 수 있다. 신호 SC4를 로우로 구동하는 것은 p-채널 실리콘 트랜지스터 Tini를 턴온시켜서 구동 트랜지스터의 드레인 단자에 초기화 전압 Vini를 적용할 것이다. 이 때 신호 SC3은 하이이고, 따라서 Δt3 동안 애노드 리셋이 수행되지 않을 것이다.
기간 Δt4 동안, 신호 SC1이 여전히 하이이고 신호들 SC3 및 SC4가 디어써트되는 동안 신호 SC2를 로우로 펄싱함으로써 데이터 프로그래밍/샘플링 페이즈가 수행될 수 있다. 신호 SC2를 로우로 구동하는 것은 트랜지스터 Tdata를 턴온시켜서 구동 트랜지스터의 소스 단자 상에 원하는 데이터 신호를 로딩할 것인 반면, 트랜지스터 Toxide는 구동 트랜지스터의 임계 전압 Vth의 샘플링을 허용하도록 (SC1이 하이이기 때문에) 온 상태로 유지된다.
기간 Δt5 동안, 신호 SC3(n)을 선택적으로 펄싱함으로써 post-OBS/AR 페이즈가 수행될 수 있다. 신호 SC3(n)을 어써트하는 것은 트랜지스터 Tobs를 다시 턴온시켜서 구동 트랜지스터의 소스 단자에 Vobs를 인가할 것이고, 또한 트랜지스터 Tar을 턴온시켜서 OLED에서 애노드 리셋을 수행할 것이다.
원하는 경우, 활성 기간과 블랭킹 기간 사이의 임의의 미스매치를 감소시키는 것을 돕기 위해 애노드 리셋 전압 Var 및 온-바이어스 스트레스 전압 Vobs는 시간 t6에서 조정될 수 있다. 시간 t6에서 Var 및 Vobs에서의 전압 변화는 픽셀(22) 내의 임의의 동작 미스매치를 보상하는 것을 돕도록 임의의 적합한 전압 델타일 수 있어서, 리프레시와 수직 블랭킹 프레임들 사이를 토글링할 때 임의의 잔류 플리커를 제거하고, 임의의 원하지 않는 휘도 갭들을 폐쇄할 수 있다. 시간 t7에서, 방출 신호 EM은 블랭킹 기간을 시작하기 위해 디어써트될 수 있다(예컨대, 하이로 구동될 수 있다). 블랭킹 기간 동안, 데이터 라인 상의 데이터 신호들은 동적 전력 소비를 감소시키는 것을 돕기 위해 일부 미리 결정된 전압 레벨 Vpark에서 파킹될 수 있다. 원하는 경우, Vobs 및 Var은 활성 기간과 블랭킹 기간 사이에서 상이할 수 있다. 원하는 경우, Vobs, Var, 및 Vpark는 또한 상이한 블랭킹 기간들 사이에서 상이할 수 있다.
활성 프레임 내의 Δt2 동안의 pre-OBS/AR 페이즈 및 Δt5 동안의 post-OBS/AR 페이즈는 블랭킹 프레임 내의 Δt8 동안의 제1 추가적인 post-OBS/AR 페이즈 및 Δt9 동안의 제2 추가적인 post-OBS/AR 페이즈를 추가할 것임에 유의한다. 블랭킹 기간 동안, 신호 SC3의 펄싱은 조정된 Var 전압을 사용하여 적어도 2개의 대응하는 애노드 리셋들을 수행하는 역할을 할 것이다. 도 19a/b와 관련하여 예시된 구동 방식은 (예로서) 픽셀 어레이의 각각의 측면 상에 3개의 게이트 드라이버를 사용하여 구현될 수 있으며, 여기서 SC2, SC3 및 SC4 신호 드라이버들은 어레이의 제1 측면 상에 형성되고, SC1, SC2, 및 EM 신호 드라이버들은 어레이의 제2 측면 상에 형성되고, 이는 5개의 전체 게이트 드라이버들과 동등하다.
도 20a는 디스플레이 픽셀(22)의 또 다른 적합한 구현을 예시한다. 도 20a의 픽셀 구조는, 이제 초기화 트랜지스터 Tini가 위의 하나의 행으로부터의 SC2 신호인 SC2(n-1)에 의해 제어된다는 것을 제외하고는, 도 19a의 픽셀 구조와 유사하다. 도 20b는 도 20a에 도시된 픽셀(22)의 동작을 예시하는 타이밍도이다. 도 20a에 도시된 바와 같이, 시간 t6 이전의 동작들은 활성/리프레시 기간 동안 수행되는 반면, 시간 t6 후의 동작들은 블랭킹 기간 동안 수행된다. 시간 t1에서, 방출 신호 EM은 활성 기간을 시작하기 위해 디어써트될 수 있다(예컨대, 하이로 구동될 수 있다). 기간 Δt2 동안, 신호 SC3(n)을 선택적으로 펄싱함으로써 pre-OBS/AR 페이즈가 수행될 수 있다. 신호 SC3(n)을 어써트하는 것은 트랜지스터 Tobs를 턴온시켜서 구동 트랜지스터의 소스 단자에 Vobs를 인가할 것이고, 또한 트랜지스터 Tar을 턴온시켜서 OLED에 대한 애노드 리셋을 수행할 것이다.
기간 Δt3 동안, 신호 SC1이 하이인 동안 신호 SC2(n-1)을 로우로 펄싱함으로써 초기화 페이즈가 수행될 수 있다. 신호 SC2(n-1)을 로우로 구동하는 것은 p-채널 실리콘 트랜지스터 Tini를 턴온시켜서 구동 트랜지스터의 드레인 단자에 초기화 전압 Vini를 적용할 것이다. 이 때 신호 SC3은 하이이고, 따라서 Δt3 동안 애노드 리셋이 수행되지 않을 것이다.
기간 Δt4 동안, 신호 SC1이 여전히 하이이고 신호들 SC3 및 SC2(n-1)이 디어써트되는 동안 신호 SC2(n)을 로우로 펄싱함으로써 데이터 프로그래밍/샘플링 페이즈가 수행될 수 있다. 신호 SC2(n)을 로우로 구동하는 것은 트랜지스터 Tdata를 턴온시켜서 구동 트랜지스터의 소스 단자 상에 원하는 데이터 신호를 로딩할 것인 반면, 트랜지스터 Toxide는 구동 트랜지스터의 임계 전압 Vth의 샘플링을 허용하도록 (SC1이 하이이기 때문에) 온 상태로 유지된다.
기간 Δt5 동안, 신호 SC3(n)을 선택적으로 펄싱함으로써 post-OBS/AR 페이즈가 수행될 수 있다. 신호 SC3(n)을 어써트하는 것은 트랜지스터 Tobs를 다시 턴온시켜서 구동 트랜지스터의 소스 단자에 Vobs를 인가할 것이고, 또한 트랜지스터 Tar을 턴온시켜서 OLED에서 애노드 리셋을 수행할 것이다.
원하는 경우, 활성 기간과 블랭킹 기간 사이의 임의의 미스매치를 감소시키는 것을 돕기 위해 애노드 리셋 전압 Var 및 온-바이어스 스트레스 전압 Vobs는 시간 t6에서 조정될 수 있다. 시간 t6에서 Var 및 Vobs에서의 전압 변화는 픽셀(22) 내의 임의의 동작 미스매치를 보상하는 것을 돕도록 임의의 적합한 전압 델타일 수 있어서, 리프레시와 수직 블랭킹 프레임들 사이를 토글링할 때 임의의 잔류 플리커를 제거하고, 임의의 원하지 않는 휘도 갭들을 폐쇄할 수 있다. 시간 t7에서, 방출 신호 EM은 블랭킹 기간을 시작하기 위해 디어써트될 수 있다(예컨대, 하이로 구동될 수 있다). 블랭킹 기간 동안, 데이터 라인 상의 데이터 신호들은 동적 전력 소비를 감소시키는 것을 돕기 위해 일부 미리 결정된 전압 레벨 Vpark에서 파킹될 수 있다. 원하는 경우, Vobs 및 Var은 활성 기간과 블랭킹 기간 사이에서 상이할 수 있다. 원하는 경우, Vobs, Var, 및 Vpark는 또한 상이한 블랭킹 기간들 사이에서 상이할 수 있다.
활성 프레임 내의 Δt2 동안의 pre-OBS/AR 페이즈 및 Δt5 동안의 post-OBS/AR 페이즈는 블랭킹 프레임 내의 Δt8 동안의 제1 추가적인 post-OBS/AR 페이즈 및 Δt9 동안의 제2 추가적인 post-OBS/AR 페이즈를 추가할 것임에 유의한다. 도 20a/b와 관련하여 예시된 구동 방식은 (예로서) 픽셀 어레이의 각각의 측면 상에 3개의 게이트 드라이버를 사용하여 구현될 수 있으며, 여기서 SC1, SC2 및 SC3 신호 드라이버들은 어레이의 제1 측면 상에 형성되고, SC1, SC2, 및 EM 신호 드라이버들은 어레이의 제2 측면 상에 형성되고, 이는 4개의 전체 게이트 드라이버들과 동등하다.
도 21a는 디스플레이 픽셀(22)의 또 다른 적합한 구현을 예시한다. 도 21a의 픽셀 구조는, 이제 초기화 트랜지스터 Tini가 위의 7개의 행들로부터의 SC3 신호인 SC3(n-7)에 의해 제어된다는 것을 제외하고는, 도 19a의 픽셀 구조와 유사하다. 도 21b는 도 21a에 도시된 픽셀(22)의 동작을 예시하는 타이밍도이다. 도 21a에 도시된 바와 같이, 시간 t6 이전의 동작들은 활성/리프레시 기간 동안 수행되는 반면, 시간 t6 후의 동작들은 블랭킹 기간 동안 수행된다. 시간 t1에서, 방출 신호 EM은 활성 기간을 시작하기 위해 디어써트될 수 있다(예컨대, 하이로 구동될 수 있다). 기간 Δt2 동안, 신호 SC3(n)을 선택적으로 펄싱함으로써 pre-OBS/AR 페이즈가 수행될 수 있다. 신호 SC3(n)을 어써트하는 것은 트랜지스터 Tobs를 턴온시켜서 구동 트랜지스터의 소스 단자에 Vobs를 인가할 것이고, 또한 트랜지스터 Tar을 턴온시켜서 OLED에 대한 애노드 리셋을 수행할 것이다.
기간 Δt3 동안, 신호 SC1이 하이인 동안 신호 SC3(n-7)을 로우로 펄싱함으로써 초기화 페이즈가 수행될 수 있다. 신호 SC3(n-7)을 로우로 구동하는 것은 p-채널 실리콘 트랜지스터 Tini를 턴온시켜서 구동 트랜지스터의 드레인 단자에 초기화 전압 Vini를 적용할 것이다. 이 때 신호 SC3은 하이이고, 따라서 Δt3 동안 애노드 리셋이 수행되지 않을 것이다.
기간 Δt4 동안, 신호 SC1이 여전히 하이이고 신호들 SC3 및 SC3(n-7)이 디어써트되는 동안 신호 SC2(n)을 로우로 펄싱함으로써 데이터 프로그래밍/샘플링 페이즈가 수행될 수 있다. 신호 SC2(n)을 로우로 구동하는 것은 트랜지스터 Tdata를 턴온시켜서 구동 트랜지스터의 소스 단자 상에 원하는 데이터 신호를 로딩할 것인 반면, 트랜지스터 Toxide는 구동 트랜지스터의 임계 전압 Vth의 샘플링을 허용하도록 (SC1이 하이이기 때문에) 온 상태로 유지된다.
기간 Δt5 동안, 신호 SC3(n)을 선택적으로 펄싱함으로써 post-OBS/AR 페이즈가 수행될 수 있다. 신호 SC3(n)을 어써트하는 것은 트랜지스터 Tobs를 다시 턴온시켜서 구동 트랜지스터의 소스 단자에 Vobs를 인가할 것이고, 또한 트랜지스터 Tar을 턴온시켜서 OLED에서 애노드 리셋을 수행할 것이다.
원하는 경우, 활성 기간과 블랭킹 기간 사이의 임의의 미스매치를 감소시키는 것을 돕기 위해 애노드 리셋 전압 Var 및 온-바이어스 스트레스 전압 Vobs는 시간 t6에서 조정될 수 있다. 시간 t6에서 Var 및 Vobs에서의 전압 변화는 픽셀(22) 내의 임의의 동작 미스매치를 보상하는 것을 돕도록 임의의 적합한 전압 델타일 수 있어서, 리프레시와 수직 블랭킹 프레임들 사이를 토글링할 때 임의의 잔류 플리커를 제거하고, 임의의 원하지 않는 휘도 갭들을 폐쇄할 수 있다. 시간 t7에서, 방출 신호 EM은 블랭킹 기간을 시작하기 위해 디어써트될 수 있다(예컨대, 하이로 구동될 수 있다). 블랭킹 기간 동안, 데이터 라인 상의 데이터 신호들은 동적 전력 소비를 감소시키는 것을 돕기 위해 일부 미리 결정된 전압 레벨 Vpark에서 파킹될 수 있다. 원하는 경우, Vobs 및 Var은 활성 기간과 블랭킹 기간 사이에서 상이할 수 있다. 원하는 경우, Vobs, Var, 및 Vpark는 또한 상이한 블랭킹 기간들 사이에서 상이할 수 있다.
활성 프레임 내의 Δt2 동안의 pre-OBS/AR 페이즈 및 Δt5 동안의 post-OBS/AR 페이즈는 블랭킹 프레임 내의 Δt8 동안의 제1 추가적인 post-OBS/AR 페이즈 및 Δt9 동안의 제2 추가적인 post-OBS/AR 페이즈를 추가할 것임에 유의한다. 도 21a/b와 관련하여 예시된 구동 방식은 (예로서) 픽셀 어레이의 각각의 측면 상에 3개의 게이트 드라이버를 사용하여 구현될 수 있으며, 여기서 SC1, SC2 및 SC3 신호 드라이버들은 어레이의 제1 측면 상에 형성되고, SC1, SC2, 및 EM 신호 드라이버들은 어레이의 제2 측면 상에 형성되고, 이는 4개의 전체 게이트 드라이버들과 동등하다.
픽셀 내 Vth 상쇄 및 외부 전류 감지를 지원하도록 동작가능한 디스플레이 픽셀들(22)을 기술하는 도 1 내지 도 21의 실시예들은 단지 예시적인 것이며, 본 실시예들의 범주를 제한하도록 의도되지 않는다. 일반적으로, 픽셀들(22)은 7개 초과 또는 7개 미만의 박막 트랜지스터들을 포함하도록 수정될 수 있고, 더 많거나 더 적은 커패시터들을 포함할 수 있다. 픽셀 트랜지스터들 중 임의의 것의 극성은 플립될 수 있다(예를 들어, p-형 트랜지스터들이 대신에 n-형 트랜지스터들을 사용하여 구현될 수 있고, 그 반대도 마찬가지이다). 하나 초과의 방출 제어 신호가 행마다 사용될 수 있다(예컨대, 트랜지스터 Tem1은 제1 방출 신호 EM1을 사용하여 제어될 수 있는 반면, 트랜지스터 Tem2는 별개의 제2 방출 신호 EM2를 사용하여 제어될 수 있음). 2개 초과 또는 2개 미만의 스캔 제어 신호가 행마다 사용될 수 있으며, 여기서 각각의 스캔 제어 신호는 선택적으로 디스플레이 픽셀들의 2개 이상의 이웃하는 행들 사이에서 공유될 수 있다. 원하는 경우, 높은 리프레시 레이트 또는 낮은 리프레시 레이트 디스플레이에서 온-바이어스 스트레스를 구현하는 다른 방식들이 히스테리시스의 영향을 완화시키고 플리커를 최소화하기 위해 채택될 수 있다.
일 실시예에 따르면, 게이트 단자, 소스 단자, 및 드레인 단자를 갖는 구동 트랜지스터, 구동 트랜지스터의 게이트 단자와 드레인 단자에 걸쳐 결합된 반도체성-산화물 트랜지스터, 구동 트랜지스터의 게이트 단자에 연결된 저장 커패시터, 구동 트랜지스터의 소스 단자에 연결된 데이터 로딩 트랜지스터, 구동 트랜지스터와 직렬로 결합된 발광 다이오드 - 발광 다이오드는 애노드 단자 및 캐소드 단자를 포함함 -, 및 발광 다이오드의 애노드 단자에 연결된 애노드 리셋 트랜지스터를 포함하는 디스플레이 픽셀이 제공된다.
다른 실시예에 따르면, 디스플레이 픽셀은 구동 트랜지스터의 드레인 단자에 연결된 초기화 트랜지스터를 포함한다.
다른 실시예에 따르면, 디스플레이 픽셀은 초기화 트랜지스터와 애노드 리셋 트랜지스터 사이에 결합된 방출 트랜지스터를 포함한다.
다른 실시예에 따르면, 애노드 리셋 트랜지스터는 동적으로 조정가능한 애노드 리셋 전압을 수신하도록 구성되고, 초기화 트랜지스터는 동적으로 조정가능한 초기화 전압을 수신하도록 구성된다.
다른 실시예에 따르면, 디스플레이 픽셀은 구동 트랜지스터의 상기 게이트 단자에 연결되는 추가적인 반도체성-산화물 트랜지스터를 포함한다.
다른 실시예에 따르면, 반도체성-산화물 트랜지스터는 디스플레이 픽셀 어레이의 주어진 행 내의 디스플레이 픽셀에 대해 의도된 게이트 드라이버 신호를 수신하도록 구성되고, 추가적인 반도체성-산화물 트랜지스터는 디스플레이 픽셀 어레이 내의 주어진 행에 선행하는 다른 행 내의 다른 디스플레이 픽셀들에 대해 의도된 게이트 드라이버 신호를 수신하도록 구성된다.
일 실시예에 따르면, 애노드 및 캐소드를 갖는 유기 발광 다이오드, 유기 발광 다이오드와 직렬로 결합된 구동 트랜지스터 - 구동 트랜지스터는 드레인 단자, 게이트 단자, 및 소스 단자를 포함하고, 구동 트랜지스터는 p-형 실리콘 트랜지스터임 -, 구동 트랜지스터의 게이트와 드레인 단자들 사이에 결합된 반도체성-산화물 트랜지스터 - 반도체성-산화물 트랜지스터는 구동 트랜지스터보다 낮은 누설을 나타냄 -, 및 구동 트랜지스터의 소스 단자와 데이터 라인 사이에 결합된 데이터 로딩 트랜지스터를 포함하고, 데이터 로딩 트랜지스터는 반도체성-산화물 트랜지스터가 온 상태에 있는 동안 활성화되어 제1 온-바이어스 스트레스 페이즈, 이어서 임계 전압 샘플링 및 데이터 기록 페이즈를 수행하고, 데이터 로딩 트랜지스터는 제1 온-바이어스 스트레스 페이즈 동안 구동 트랜지스터 상에 적어도 부분적으로 데이터 전압을 인가하도록 구성되는 디스플레이 픽셀이 제공된다.
다른 실시예에 따르면, 디스플레이 픽셀은 초기화 전압이 제공되는 초기화 라인, 구동 트랜지스터의 드레인 단자와 초기화 라인 사이에 결합된 초기화 트랜지스터를 포함하고, 초기화 전압은 동적으로 조정가능하다.
다른 실시예에 따르면, 초기화 트랜지스터는 제2 온-바이어스 스트레스 페이즈를 수행하기 위해 임계 전압 샘플링 및 데이터 기입 페이즈 이후에 턴온되고, 초기화 전압은 제2 온-바이어스 스트레스 페이즈의 적어도 일부분 동안 저전압 레벨로부터 고전압 레벨로 동적으로 상승된다.
다른 실시예에 따르면, 디스플레이 픽셀은 구동 트랜지스터 및 유기 발광 다이오드와 직렬로 결합된 제1 및 제2 방출 트랜지스터들을 포함하고, 제1 및 제2 방출 트랜지스터들은 제2 온-바이어스 스트레스 페이즈 이후에 방출 단계 동안 턴온된다.
다른 실시예에 따르면, 데이터 로딩 트랜지스터는 반도체성-산화물 트랜지스터가 온 상태에 있는 동안 활성화되어 제3 온-바이어스 스트레스 페이즈, 이어서 추가적인 임계 전압 샘플링 및 데이터 기록 페이즈를 수행하고, 제2 온-바이어스 스트레스 페이즈 및 추가적인 임계 전압 샘플링 및 데이터 기록 페이즈는 제2 온-바이어스 스트레스 페이즈 후에 그리고 방출 페이즈 전에 발생한다.
다른 실시예에 따르면, 제2 온-바이어스 스트레스 페이즈는 제1 및 제3 온-바이어스 스트레스 페이즈들보다 더 길다.
다른 실시예에 따르면, 제1, 제2, 및 제3 온-바이어스 스트레스 페이즈들은 리프레시 프레임 동안 수행되고, 초기화 트랜지스터는 수직 블랭킹 프레임 동안 턴온되어 플리커를 감소시키기 위해 제2 온-바이어스 스트레스 페이즈와 매칭되는 제4 온-바이어스 스트레스 페이즈를 수행한다.
다른 실시예에 따르면, 초기화 전압은 제4 온-바이어스 스트레스 페이즈의 적어도 일부분 동안 저전압 레벨로부터 고전압 레벨로 동적으로 상승된다.
다른 실시예에 따르면, 초기화 전압은 제4 온-바이어스 스트레스 페이즈의 적어도 일부분 동안 저전압 레벨로부터 고전압 레벨과는 상이한 다른 전압 레벨로 동적으로 상승되어, 제2 온-바이어스 스트레스 페이즈와 제4 온-바이어스 스트레스 페이즈 사이의 스트레스의 양과 매칭하는 것을 돕는다.
다른 실시예에 따르면, 디스플레이 픽셀은 유기 발광 다이오드의 애노드와 애노드 리셋 전압이 제공되는 애노드 리셋 라인 사이에 결합된 애노드 리셋 트랜지스터를 포함하고, 애노드 리셋 전압은 리프레시 프레임 동안 제1 전압 레벨을 나타내고, 수직 블랭킹 프레임 동안 제1 전압 레벨과는 상이한 제2 전압 레벨로 동적으로 조정된다.
다른 실시예에 따르면, 초기화 트랜지스터, 제1 및 제2 방출 트랜지스터들, 데이터 로딩 트랜지스터, 및 애노드 리셋 트랜지스터는 모두 p-형 실리콘 트랜지스터들이다.
다른 실시예에 따르면, 초기화 트랜지스터 및 데이터 로딩 트랜지스터는 디스플레이 픽셀 내의 트랜지스터 에이징 효과들을 보상하는 것을 돕기 위해 외부 전류 감지 동작들을 수행하도록 턴온된다.
일 실시예에 따르면, 발광 다이오드 및 발광 다이오드와 직렬로 결합된 구동 트랜지스터를 포함하는 디스플레이 픽셀을 포함하는 동작 방법이 제공되며, 방법은, 구동 트랜지스터의 게이트와 드레인 단자들 사이에 결합되는 반도체성-산화물 트랜지스터를 턴온시키는 단계 - 반도체성-산화물 트랜지스터는 구동 트랜지스터보다 낮은 누설을 나타냄 -, 및 반도체성-산화물 트랜지스터가 온 상태인 동안, 구동 트랜지스터 상에 적어도 부분적으로 데이터 전압을 인가하는 제1 온-바이어스 스트레스 동작을 수행하기 위해 구동 트랜지스터의 소스 단자와 데이터 라인 사이에 결합된 데이터 로딩 트랜지스터를 활성화시키는 단계를 포함하고, 제1 온-바이어스 스트레스 동작에는, 디스플레이 픽셀 내의 임의의 다른 트랜지스터들을 턴온시킬 필요 없이 임계 전압 샘플링 및 데이터 기록 동작이 자동으로 후속된다.
다른 실시예에 따르면, 방법은 구동 트랜지스터의 드레인 단자와 초기화 전압이 제공되는 초기화 라인 사이에 결합된 초기화 트랜지스터를 이용하여, 구동 트랜지스터의 드레인 단자를 저전압 레벨로 초기화하는 단계, 제2 온-바이어스 스트레스 동작을 수행하기 위해 임계 전압 샘플링 및 데이터 기록 동작 후에 초기화 트랜지스터를 턴온시키는 단계, 및 제2 온-바이어스 스트레스 동작의 적어도 일부분 동안 저전압 레벨로부터 고전압 레벨로 초기화 전압을 동적으로 상승시키는 단계를 포함한다.
다른 실시예에 따르면, 방법은 방출 페이즈 동안, 구동 트랜지스터 및 발광 다이오드와 직렬로 결합된 방출 트랜지스터들을 턴온시키는 단계를 포함한다.
다른 실시예에 따르면, 제1 및 제2 온-바이어스 스트레스 동작들은 리프레시 기간 동안 수행되고, 방법은, 플리커를 감소시키도록 제2 온-바이어스 스트레스 동작과 매칭되는 제3 온-바이어스 스트레스 동작을 수행하기 위해 수직 블랭킹 기간 동안 초기화 트랜지스터를 턴온시키는 단계를 포함한다.
다른 실시예에 따르면, 방법은 제2 온-바이어스 스트레스 동작과 제3 온-바이어스 스트레스 동작 사이의 스트레스의 양과 매칭하는 것을 돕기 위해, 제3 온-바이어스 스트레스 동작의 적어도 일부분 동안 저전압 레벨로부터 고전압 레벨과는 상이한 다른 전압 레벨로 초기화 전압을 동적으로 상승시키는 단계를 포함한다.
다른 실시예에 따르면, 방법은 발광 다이오드에 결합된 애노드 리셋 트랜지스터를 이용하여, 리프레시 기간 동안 디스플레이 픽셀에 제1 전압 레벨을 공급하고, 수직 블랭킹 기간 동안 제1 전압 레벨과는 상이한 제2 전압 레벨을 디스플레이 픽셀에 공급하는 단계를 포함한다.
다른 실시예에 따르면, 방법은 제3 온-바이어스 스트레스 동작을 수행하기 위해 임계 전압 샘플링 및 데이터 기록 동작 이전에 초기화 트랜지스터를 턴온시키는 단계, 및 제3 온-바이어스 스트레스 동작의 적어도 일부분 동안 저전압 레벨로부터 고전압 레벨로 초기화 전압을 동적으로 상승시키는 단계를 포함한다.
다른 실시예에 따르면, 임계 전압 샘플링은 픽셀 내 임계 전압 상쇄를 달성하는 것을 돕고, 방법은 픽셀 내 임계 전압 상쇄에 더하여 외부 임계 전압 보상을 수행하기 위해 데이터 로딩 트랜지스터 및 초기화 트랜지스터를 턴온시키는 단계를 포함한다.
전술한 내용은 단지 예시적인 것이며, 설명된 실시예들의 범주 및 기술적 사상을 벗어남이 없이, 당업자에 의해 다양한 수정들이 이루어질 수 있다. 전술한 실시예들은 개별적으로 또는 임의의 조합으로 구현될 수 있다.

Claims (25)

  1. 디스플레이 픽셀로서,
    게이트 단자, 소스 단자, 및 드레인 단자를 갖는 구동 트랜지스터;
    상기 구동 트랜지스터의 상기 게이트 단자와 상기 드레인 단자에 걸쳐 결합된 반도체성-산화물 트랜지스터;
    상기 구동 트랜지스터의 상기 게이트 단자에 연결된 저장 커패시터;
    상기 구동 트랜지스터의 상기 소스 단자에 연결된 데이터 로딩 트랜지스터;
    상기 구동 트랜지스터와 직렬로 결합된 발광 다이오드 - 상기 발광 다이오드는 애노드 단자 및 캐소드 단자를 포함함 -;
    상기 발광 다이오드의 상기 애노드 단자에 연결된 제1 소스-드레인 단자를 가지며, 그리고 리셋 전압을 수신하도록 구성되는 제2 소스-드레인 단자를 가지는 애노드 리셋 트랜지스터; 및
    상기 구동 트랜지스터의 상기 게이트 단자에 연결된 제1 소스-드레인 단자를 가지며, 그리고 상기 리셋 전압과 별개의 초기 전압을 수신하도록 구성되는 제2 소스-드레인 단자를 가지는 초기화 트랜지스터
    를 포함하는, 디스플레이 픽셀.
  2. 삭제
  3. 제1항에 있어서,
    상기 초기화 트랜지스터의 상기 제1 소스-드레인 단자에 연결되는 하나의 단자와, 상기 애노드 리셋 트랜지스터의 상기 제1 소스-드레인 단자에 연결되는 또 다른 단자를 가지는 방출 트랜지스터를 추가로 포함하는, 디스플레이 픽셀.
  4. 제3항에 있어서, 상기 애노드 리셋 트랜지스터는 동적으로 조정가능한 애노드 리셋 전압을 수신하도록 구성되고, 상기 초기화 트랜지스터는 동적으로 조정가능한 초기화 전압을 수신하도록 구성되는, 디스플레이 픽셀.
  5. 제1항에 있어서,
    상기 초기화 트랜지스터는 반도체성-산화물 트랜지스터를 포함하는, 디스플레이 픽셀.
  6. 제5항에 있어서, 상기 반도체성-산화물 트랜지스터는 제1 게이트 드라이버 신호를 수신하도록 구성되고, 상기 초기화 트랜지스터는 제2 게이트 드라이버 신호를 수신하도록 구성되는, 디스플레이 픽셀.
  7. 디스플레이 픽셀로서,
    애노드 및 캐소드를 갖는 유기 발광 다이오드;
    상기 유기 발광 다이오드와 직렬로 결합된 구동 트랜지스터 - 상기 구동 트랜지스터는 드레인 단자, 게이트 단자, 및 소스 단자를 갖고, 상기 구동 트랜지스터는 p-형 실리콘 트랜지스터임 -;
    상기 구동 트랜지스터의 상기 게이트와 드레인 단자들 사이에 결합된 반도체성-산화물 트랜지스터 - 상기 반도체성-산화물 트랜지스터는 상기 구동 트랜지스터보다 낮은 누설을 나타냄 -;
    상기 구동 트랜지스터의 소스 단자와 데이터 라인 사이에 결합된 데이터 로딩 트랜지스터; 및
    상기 유기 발광 다이오드의 애노드 단자에 연결되는 애노드 리셋 트랜지스터 - 상기 애노드 리셋 트랜지스터는 동적으로 조절가능한 애노트 리셋 전압을 수신하도록 구성됨 -
    를 포함하는 디스플레이 픽셀.
  8. 제7항에 있어서,
    초기화 전압이 제공되는 초기화 라인;
    상기 구동 트랜지스터의 상기 드레인 단자와 상기 초기화 라인 사이에 결합된 초기화 트랜지스터를 추가로 포함하고, 상기 초기화 전압은 동적으로 조정가능한, 디스플레이 픽셀.
  9. 제8항에 있어서,
    임계 전압 샘플링에 후속하는 제1 온-바이어스 스트레스 페이즈와 데이터 기록 페이즈를 수행하기 위해 상기 반도체성-산화물 트랜지스터가 온(on)인 동안에 상기 데이터 로딩 트랜지스터가 활성화되고,
    상기 데이터 로딩 트랜지스터는, 상기 제1 온-바이어스 스트레스 페이즈 동안 적어도 부분적으로 상기 구동 트랜지스터 상으로 데이터 전압이 인가되도록 구성되고,
    상기 초기화 트랜지스터는 제2 온-바이어스 스트레스 페이즈를 수행하기 위해 상기 임계 전압 샘플링 및 데이터 기록 페이즈 이후에 턴온되고, 상기 초기화 전압은 상기 제2 온-바이어스 스트레스 페이즈의 적어도 일부분 동안 저전압 레벨로부터 고전압 레벨로 동적으로 상승되는, 디스플레이 픽셀.
  10. 제9항에 있어서,
    상기 구동 트랜지스터 및 상기 유기 발광 다이오드와 직렬로 결합된 제1 및 제2 방출 트랜지스터들을 추가로 포함하고, 상기 제1 및 제2 방출 트랜지스터들은 상기 제2 온-바이어스 스트레스 페이즈 이후에 방출 페이즈 동안 턴온되는, 디스플레이 픽셀.
  11. 제10항에 있어서, 상기 데이터 로딩 트랜지스터는 상기 반도체성-산화물 트랜지스터가 온 상태에 있는 동안 활성화되어 제3 온-바이어스 스트레스 페이즈, 이어서 추가적인 임계 전압 샘플링 및 데이터 기록 페이즈를 수행하고, 상기 제3 온-바이어스 스트레스 페이즈 및 상기 추가적인 임계 전압 샘플링 및 데이터 기록 페이즈는 상기 제2 온-바이어스 스트레스 페이즈 후에 그리고 상기 방출 페이즈 전에 발생하는, 디스플레이 픽셀.
  12. 제11항에 있어서, 상기 제2 온-바이어스 스트레스 페이즈는 상기 제1 및 제3 온-바이어스 스트레스 페이즈들보다 더 긴, 디스플레이 픽셀.
  13. 제11항에 있어서, 상기 제1, 제2, 및 제3 온-바이어스 스트레스 페이즈들은 리프레시 프레임 동안 수행되고, 상기 초기화 트랜지스터는 수직 블랭킹 프레임 동안 턴온되어 플리커(flicker)를 감소시키기 위해 상기 제2 온-바이어스 스트레스 페이즈와 매칭되는 제4 온-바이어스 스트레스 페이즈를 수행하는, 디스플레이 픽셀.
  14. 제13항에 있어서, 상기 초기화 전압은 상기 제4 온-바이어스 스트레스 페이즈의 적어도 일부분 동안 상기 저전압 레벨로부터 상기 고전압 레벨로 동적으로 상승되는, 디스플레이 픽셀.
  15. 제13항에 있어서, 상기 초기화 전압은 상기 제4 온-바이어스 스트레스 페이즈의 적어도 일부분 동안 상기 저전압 레벨로부터 상기 고전압 레벨과는 상이한 다른 전압 레벨로 동적으로 상승되어, 상기 제2 온-바이어스 스트레스 페이즈와 상기 제4 온-바이어스 스트레스 페이즈 사이의 스트레스의 양과 매칭하는 것을 돕는, 디스플레이 픽셀.
  16. 제13항에 있어서,
    상기 유기 발광 다이오드의 애노드와 애노드 리셋 전압이 제공되는 애노드 리셋 라인 사이에 결합된 애노드 리셋 트랜지스터를 추가로 포함하고, 상기 애노드 리셋 전압은 상기 리프레시 프레임 동안 제1 전압 레벨을 나타내고, 상기 수직 블랭킹 프레임 동안 상기 제1 전압 레벨과는 상이한 제2 전압 레벨로 동적으로 조정되는, 디스플레이 픽셀.
  17. 제16항에 있어서, 상기 초기화 트랜지스터, 상기 제1 및 제2 방출 트랜지스터들, 데이터 로딩 트랜지스터, 및 애노드 리셋 트랜지스터는 모두 p-형 실리콘 트랜지스터들인, 디스플레이 픽셀.
  18. 발광 다이오드 및 상기 발광 다이오드와 직렬로 결합된 구동 트랜지스터를 포함하는 디스플레이 픽셀을 동작시키는 방법으로서,
    상기 발광 다이오드의 애노드 단자를 리셋 전압으로 리셋하기 위해 리셋 트랜지스터를 턴 온하는 단계;
    상기 리셋 전압과는 별개의 초기화 전압으로 상기 구동 트랜지스터의 게이트 단자를 초기화하기 위해 초기화 트랜지스터를 턴 온하는 단계; 및
    상기 구동 트랜지스터의 상기 게이트 단자와 드레인 단자 사이에 결합되는 반도체성-산화물 트랜지스터를 턴온시키는 단계 - 상기 반도체성-산화물 트랜지스터는 상기 구동 트랜지스터보다 낮은 누설을 나타냄 -
    를 포함하는 방법.
  19. 제18항에 있어서,
    저전압 레벨로부터 고전압 레벨로 상기 초기화 전압을 동적으로 상승시키는 단계를 추가로 포함하는, 방법.
  20. 제19항에 있어서,
    방출 페이즈 동안, 상기 구동 트랜지스터 및 상기 발광 다이오드와 직렬로 결합된 방출 트랜지스터들을 턴온시키는 단계를 추가로 포함하는, 방법.
  21. 제20항에 있어서,
    수직 블랭킹 기간 동안 상기 초기화 트랜지스터를 턴온시키는 단계를 추가로 포함하는 방법.
  22. 삭제
  23. 제21항에 있어서,
    상기 리셋 트랜지스터를 이용하여, 리프레시 기간 동안 상기 디스플레이 픽셀에 제1 전압 레벨을 공급하고, 상기 수직 블랭킹 기간 동안 상기 제1 전압 레벨과는 상이한 제2 전압 레벨을 상기 디스플레이 픽셀에 공급하는 단계를 추가로 포함하는, 방법.
  24. 제19항에 있어서,
    임계 전압 샘플링 및 데이터 기록 동작 이전에 상기 초기화 트랜지스터를 턴온시키는 단계를 추가로 포함하는, 방법.
  25. 제24항에 있어서, 상기 임계 전압 샘플링은 픽셀 내 임계 전압 상쇄를 달성하는 것을 돕고, 상기 방법은,
    상기 픽셀 내 임계 전압 상쇄에 더하여 외부 임계 전압 보상을 수행하기 위해 데이터 로딩 트랜지스터 및 상기 초기화 트랜지스터를 턴온시키는 단계를 추가로 포함하고, 상기 데이터 로딩 트랜지스터는 상기 구동 트랜지스터의 소스 단자와 데이터 라인 사이에 연결되는, 방법.
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