KR20230010897A - 화소 및 표시 장치 - Google Patents

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강장미
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정미혜
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삼성디스플레이 주식회사
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Abstract

화소는 발광 다이오드, 제1 트랜지스터, 제1 노드와 상기 제1 트랜지스터의 게이트 전극 사이에 연결된 제1 커패시터, 상기 제1 트랜지스터의 상기 게이트 전극에 전기적으로 연결되는 제1 전극, 제2 전극 및 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터 및 상기 제2 트랜지스터의 상기 제2 전극에 전기적으로 연결되는 제1 전극, 제3 전압 라인과 전기적으로 연결되는 제2 전극 및 제2 스캔 신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터를 포함하고, 초기화 구간동안 상기 제3 전압 라인으로부터 제공되는 초기화 전압은 상기 제3 트랜지스터 및 상기 제2 트랜지스터를 통해 상기 제1 트랜지스터의 상기 게이트 전극으로 제공되고, 상기 초기화 구간이 종료되면 상기 제2 트랜지스터 및 상기 제3 트랜지스터 중 적어도 하나가 턴 오프된다.

Description

화소 및 표시 장치{PIXEL AND DISPLAY DEVICE}
본 발명은 화소 및 그것을 포함하는 표시 장치에 관한 것이다.
표시 장치 중 유기 발광 표시 장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 다이오드(Organic Light Emitting Diode)를 이용하여 영상을 표시한다. 이러한, 유기 발광 표시 장치는 빠른 응답 속도를 가짐과 동시에 낮은 소비 전력으로 구동되는 장점이 있다.
유기 발광 표시 장치는 데이터 라인들 및 스캔 라인에 연결되는 화소들을 포함한다. 화소들은 일반적으로 유기 발광 다이오드와, 유기 발광 다이오드로 흐르는 전류량을 제어하기 위한 회로부를 포함한다. 유기 발광 다이오드는 회로부로부터 전달된 전류량에 대응하여 소정 휘도의 빛을 생성한다.
본 발명의 목적은 다양한 구동 주파수에서 동작할 수 있는 화소 및 표시 장치를 제공하는 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 화소는 제1 전압을 수신하는 제1 전압 라인과 전기적으로 연결되는 제1 전극, 제2 전극 및 게이트 전극을 포함하는 제1 트랜지스터, 제1 노드와 상기 제1 트랜지스터의 상기 게이트 전극 사이에 연결된 제1 커패시터, 상기 제1 트랜지스터의 상기 제2 전극에 전기적으로 연결되는 제1 전극 및 제2 전압을 수신하는 제2 전압 라인과 연결된 제2 전극을 포함하는 발광 다이오드, 상기 제1 트랜지스터의 상기 게이트 전극에 전기적으로 연결되는 제1 전극, 제2 전극 및 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터 및 상기 제2 트랜지스터의 상기 제2 전극에 전기적으로 연결되는 제1 전극, 제3 전압 라인과 전기적으로 연결되는 제2 전극 및 제2 스캔 신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터를 포함한다. 초기화 구간동안 상기 제3 전압 라인으로부터 제공되는 초기화 전압은 상기 제3 트랜지스터 및 상기 제2 트랜지스터를 통해 상기 제1 트랜지스터의 상기 게이트 전극으로 제공되고, 상기 초기화 구간이 종료되면 상기 제2 트랜지스터 및 상기 제3 트랜지스터 중 적어도 하나가 턴 오프된다.
본 발명의 일 실시예에 따른 표시 장치는 제1 스캔 라인, 제2 스캔 라인 및 데이터 라인에 연결된 화소, 상기 화소를 구동하기 위한 제1 스캔 신호 및 제2 스캔 신호를 상기 제1 스캔 라인 및 제2 스캔 라인 각각으로 출력하는 스캔 구동 회로, 구동 구간동안 데이터 신호를 상기 데이터 라인으로 출력하고, 바이어스 구간동안 바이어스 신호를 상기 데이터 라인으로 출력하는 데이터 구동 회로 및 상기 스캔 구동 회로 및 상기 데이터 구동 회로를 제어하는 구동 컨트롤러를 포함한다. 상기 화소는, 제1 전압을 수신하는 제1 전압 라인과 전기적으로 연결되는 제1 전극, 제2 전극 및 게이트 전극을 포함하는 제1 트랜지스터, 제1 노드와 상기 제1 트랜지스터의 상기 게이트 전극 사이에 연결된 제1 커패시터, 상기 제1 트랜지스터의 상기 제2 전극에 전기적으로 연결되는 제1 전극 및 제2 전압을 수신하는 제2 전압 라인과 연결된 제2 전극을 포함하는 발광 다이오드, 상기 제1 트랜지스터의 상기 게이트 전극에 전기적으로 연결되는 제1 전극, 제2 전극 및 상기 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터 및 상기 제2 트랜지스터의 상기 제2 전극에 전기적으로 연결되는 제1 전극, 제3 전압 라인과 전기적으로 연결되는 제2 전극 및 상기 제2 스캔 신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터를 포함하고, 상기 구동 구간 내 초기화 구간동안 상기 제3 전압 라인으로부터 제공되는 초기화 전압은 상기 제3 트랜지스터 및 상기 제2 트랜지스터를 통해 상기 제1 트랜지스터의 상기 게이트 전극으로 제공되고, 상기 바이어스 구간동안 상기 제2 트랜지스터 및 상기 제3 트랜지스터 중 적어도 하나가 턴 오프될 수 있다.
본 발명의 일 실시예에 따른 화소는 제1 전압을 수신하는 제1 전압 라인과 전기적으로 연결되는 제1 전극, 제2 전극 및 게이트 전극을 포함하는 제1 트랜지스터, 제1 노드와 상기 제1 트랜지스터의 상기 게이트 전극 사이에 연결된 제1 커패시터, 상기 제1 트랜지스터의 상기 제2 전극에 전기적으로 연결되는 제1 전극 및 제2 전압을 수신하는 제2 전압 라인과 연결된 제2 전극을 포함하는 발광 다이오드, 상기 제1 트랜지스터의 상기 게이트 전극에 전기적으로 연결되는 제1 전극, 제2 전극 및 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터 및 상기 제1 트랜지스터의 상기 제1 전극과 전기적으로 연결되는 제1 전극, 상기 제1 노드에 연결된 제2 전극 및 제2 스캔 신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터를 포함하고, 초기화 구간 및 보상 구간 각각에서 상기 제3 전압 라인으로부터 제공되는 초기화 전압은 상기 제2 트랜지스터를 통해 상기 제1 트랜지스터의 상기 게이트 전극으로 제공되고, 상기 초기화 구간 및 상기 보상 구간 각각에서 상기 제3 트랜지스터는 턴 온 상태이다.
이와 같은 구성을 갖는 화소는 산화물반도체를 반도체층으로 하는 트랜지스터를 포함하여 낮은 구동 주파수에서 누설 전류를 최소화할 수 있다. 또한 회로부 내 구동 트랜지스터의 드레솔드 전압을 보상하는 구간과 데이터에 대응하는 전하가 커패시터에 충전되는 구간을 시간적으로 분리하여 화소는 높은 구동 주파수로 동작할 수 있다. 따라서 표시 장치는 다양한 구동 주파수에서 동작할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블럭도이다.
도 2는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 3a, 도 3b 및 도 3c는 표시 장치의 동작을 설명하기 위한 타이밍도이다.
도 4는 도 2에 도시된 화소의 구동 구간 및 바이어스 구간의 동작을 설명하기 위한 스캔 신호들 및 발광 제어 신호들의 타이밍도이다.
도 5a 내지 도 5f는 도 2에 도시된 화소의 도 4에 도시된 제1 내지 제6 구간들 각각에서의 동작을 설명하기 위한 도면들이다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 블럭도이다.
도 7은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 8은 도 7에 도시된 화소의 구동 구간 및 바이어스 구간의 동작을 설명하기 위한 스캔 신호들 및 발광 제어 신호들의 타이밍도이다.
도 9a 내지 도 9f는 도 7에 도시된 화소의 도 8에 도시된 제1 내지 제6 구간들 각각에서의 동작을 설명하기 위한 도면들이다.
도 10은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 11은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 12는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 13은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 14는 도 13에 도시된 화소의 동작을 설명하기 위한 스캔 신호들 및 발광 제어 신호들의 타이밍도이다.
도 15는 도 2에 도시된 화소의 구동 구간 및 바이어스 구간의 동작을 설명하기 위한 스캔 신호들 및 발광 제어 신호들의 타이밍도이다.
도 16은 도 2에 도시된 화소의 도 15에 도시된 제1 구간에서의 동작을 설명하기 위한 도면이다.
도 17는 도 7에 도시된 화소의 구동 구간 및 바이어스 구간의 동작을 설명하기 위한 스캔 신호들 및 발광 제어 신호들의 타이밍도이다.
도 18은 도 7에 도시된 화소의 도 17에 도시된 제1 구간에서의 동작을 설명하기 위한 도면이다.
도 19는 본 발명의 일 실시예에 따른 화소의 일부 구성을 도시한 단면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블럭도이다.
도 1을 참조하면, 표시 장치(DD)는 표시 패널(DP), 구동 컨트롤러(100), 데이터 구동 회로(200) 및 전압 발생기(300)를 포함한다.
구동 컨트롤러(100)는 영상 신호(RGB) 및 제어 신호(CTRL)를 수신한다. 구동 컨트롤러(100)는 데이터 구동 회로(200)와의 인터페이스 사양에 맞도록 영상 신호(RGB)의 데이터 포맷을 변환한 영상 데이터 신호(DATA)를 생성한다. 구동 컨트롤러(100)는 스캔 제어 신호(SCS), 데이터 제어 신호(DCS) 및 발광 구동 제어 신호(ECS)를 출력한다.
데이터 구동 회로(200)는 구동 컨트롤러(100)로부터 데이터 제어 신호(DCS) 및 영상 데이터 신호(DATA)를 수신한다. 데이터 구동 회로(200)는 영상 데이터 신호(DATA)를 데이터 신호들로 변환하고, 데이터 신호들을 후술하는 복수 개의 데이터 라인들(DL1-DLm)에 출력한다. 데이터 신호들은 영상 데이터 신호(DATA)의 계조 값에 대응하는 아날로그 전압들이다.
이 실시예에서, 데이터 구동 회로(200)는 한 프레임의 구동 구간(DRP)(도 4 및 도 8 참조)동안 영상 데이터 신호(DATA)에 대응하는 데이터 신호를 데이터 라인들(DL1-DLm)에 출력하고, 한 프레임의 바이어스 구간(BIP)(도 4 및 도 8 참조)동안 바이어스 신호를 데이터 라인들(DL1-DLm)에 출력할 수 있다.
전압 발생기(300)는 표시 패널(DP)의 동작에 필요한 전압들을 발생한다. 이 실시예에서, 전압 발생기(300)는 제1 구동 전압(ELVDD)(또는 제1 전압), 제2 구동 전압(ELVSS)(또는 제2 전압), 제1 초기화 전압(VINT1)(또는 제3 전압) 및 제2 초기화 전압(VINT2)(또는 제4 전압)을 발생한다. 일 실시예에서, 제1 초기화 전압(VINT1)은 제2 초기화 전압(VINT2)보다 높은 전압 레벨일 수 있다. 일 실시예에서, 제1 초기화 전압(VINT1)은 제2 초기화 전압(VINT2)과 동일한 전압 레벨일 수 있다.
표시 패널(DP)은 스캔 라인들(GIL1-GILn, GCL1-GCLn, GWL1-GWLn, EBL1-EBLn), 발광 제어 라인들(EML11-EML21, EML1n-EML2n), 데이터 라인들(DL1-DLm) 및 화소들(PX)을 포함한다. 표시 패널(DP)은 스캔 구동 회로(SD) 및 발광 구동 회로(EDC)를 더 포함할 수 있다. 일 실시예에서, 스캔 구동 회로(SD)는 표시 패널(DP)의 제1 측에 배열된다. 스캔 라인들(GIL1-GILn, GCL1-GCLn, GWL1-GWLn, EBL1-EBLn)은 스캔 구동 회로(SD)로부터 제1 방향(DR1)으로 연장된다.
발광 구동 회로(EDC)는 표시 패널(DP)의 제2 측에 배열된다. 발광 제어 라인들(EML11-EML21, EML1n-EML2n)은 발광 구동 회로(EDC)로부터 제1 방향(DR1)의 반대 방향으로 연장된다.
스캔 라인들(GIL1-GILn, GCL1-GCLn, GWL1-GWLn, EBL1-EBLn) 및 발광 제어 라인들(EML11-EML21, EML1n-EML2n)은 제2 방향(DR2)으로 서로 이격되어 배열된다. 데이터 라인들(DL1-DLm)은 데이터 구동 회로(200)로부터 제2 방향(DR2)의 반대 방향으로 연장되며, 제1 방향(DR1)으로 서로 이격되어 배열된다.
도 1에 도시된 예에서, 스캔 구동 회로(SD) 및 발광 구동 회로(EDC)는 화소들(PX)을 사이에 두고 마주보고 배열되나, 본 발명은 이에 한정되지 않는다. 예를 들어, 스캔 구동 회로(SD) 및 발광 구동 회로(EDC)는 표시 패널(DP)의 제1 측 및 제2 측 중 어느 하나에 서로 인접하게 배치될 수 있다. 일 실시예에서, 스캔 구동 회로(SD) 및 발광 구동 회로(EDC)는 하나의 회로로 구성될 수 있다.
복수의 화소들(PX)은 스캔 라인들(GIL1-GILn, GCL1-GCLn, GWL1-GWLn, EBL1-EBLn), 발광 제어 라인들(EML11-EML21, EML1n-EML2n), 그리고 데이터 라인들(DL1-DLm)에 각각 전기적으로 연결된다. 복수의 화소들(PX) 각각은 4개의 스캔 라인들 및 2개의 발광 제어 라인들에 전기적으로 연결될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 1 번째 행의 화소들은 스캔 라인들(GIL1, GCL1, GWL1, EBL1) 및 발광 제어 라인들(EML11, EML21)에 연결될 수 있다. 또한 2 번째 행의 화소들은 스캔 라인들(GIL2, GCL2, GWL2, EBL2) 및 발광 제어 라인들(EML12, EML22)에 연결될 수 있다.
복수의 화소들(PX) 각각은 발광 다이오드(ED, 도 2 참조) 및 발광 다이오드(ED)의 발광을 제어하는 화소 회로부를 포함한다. 화소 회로부는 1개 이상의 트랜지스터 및 1개 이상의 커패시터를 포함할 수 있다. 스캔 구동 회로(SD) 및 발광 구동 회로(EDC)는 화소 회로부의 트랜지스터들과 동일한 공정을 통해 형성된 트랜지스터들을 포함할 수 있다.
복수의 화소들(PX) 각각은 전압 발생기(300)로부터의 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 제1 초기화 전압(VINT1) 및 제2 초기화 전압(VINT2)을 수신한다.
스캔 구동 회로(SD)는 구동 컨트롤러(100)로부터 스캔 제어 신호(SCS)를 수신한다. 스캔 구동 회로(SD)는 스캔 제어 신호(SCS)에 응답해서 스캔 라인들(GIL1-GILn, GCL1-GCLn, GWL1-GWLn, EBL1-EBLn)로 스캔 신호들을 출력할 수 있다.
발광 구동 회로(EDC)는 구동 컨트롤러(100)로부터의 발광 구동 제어 신호(ECS)에 응답해서 발광 제어 라인들(EML11-EML21, EML1n-EML2n)로 발광 제어 신호들을 출력할 수 있다.
본 발명의 일 실시예에 따른 구동 컨트롤러(100)는 구동 주파수를 결정하고, 결정된 구동 주파수에 따라 데이터 구동 회로(200), 스캔 구동 회로(SD) 및 발광 구동 회로(EDC)를 제어할 수 있다.
도 2는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 2에는 도 1에 도시된 데이터 라인들(DL1-DLm) 중 i번째 데이터 라인(DLi), 스캔 라인들(GIL1-GILn, GCL1-GCLn, GWL1-GWLn, EBL1-EBLn) 중 j번째 스캔 라인들(GILj, GCLj, GWLj, EBLj) 그리고 발광 제어 라인들(EML11-EML21, EML1n-EML2n) 중 j번째 발광 제어 라인들(EML1j, EML2j)에 접속된 화소(PXij)의 등가 회로도를 예시적으로 도시하였다.
도 1에 도시된 복수의 화소들(PX) 각각은 도 2에 도시된 화소(PXij)의 등가 회로도와 동일한 회로 구성을 가질 수 있다.
도 2를 참조하면, 일 실시예에 따른 표시 장치의 화소(PXij)는 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 커패시터들(Cst, Chold), 그리고 적어도 하나의 발광 다이오드(light emitting diode)(ED)를 포함한다. 이 실시예에서는 하나의 화소(PXij)가 하나의 발광 다이오드(ED)를 포함하는 예를 설명한다.
이 실시예에서, 제1 내지 제7 트랜지스터들(T1-T7) 중 제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7) 각각은 LTPS(low-temperature polycrystalline silicon) 반도체층을 갖는 P-타입 트랜지스터이고, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 산화물 반도체를 반도체층으로 하는 N-타입 트랜지스터이다. 다른 실시예에서, 제1 내지 제7 트랜지스터들(T1-T7) 전체가 P-타입 트랜지스터이거나, N-타입 트랜지스터일 수 있다. 다른 실시예에서, 제1 내지 제7 트랜지스터들(T1-T7) 중 적어도 하나가 P-타입 트랜지스터이고 나머지는 N-타입 트랜지스터일 수 있다.
또한 본 발명에 따른 화소(PXij)의 회로 구성은 도 2에 제한되지 않는다. 도 2에 도시된 화소는(PXij)는 하나의 예시에 불과하고 화소(PXij)의 회로 구성은 변형되어 실시될 수 있다.
스캔 라인들(GILj, GCLj, GWLj, EBLj)은 스캔 신호들(GIj, GCj, GWj, EBj)을 각각 전달하고, 발광 제어 라인들(EML1j, EML2j)은 발광 제어 신호들(EM1j, EM2j)를 전달할 수 있다. 데이터 라인(DLi)은 데이터 신호(Di) 및 바이어스 신호(Bi) 중 어느 하나를 전달한다. 데이터 신호(Di)는 표시 장치(DD, 도 1 참조)에 입력되는 영상 신호(RGB)에 대응하는 전압 레벨을 가질 수 있다. 제1 내지 제4 전압 라인들(VL1, VL2, VL3, VL4)은 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 제1 초기화 전압(VINT1) 및 제2 초기화 전압(VINT2)을 전달할 수 있다.
제1 트랜지스터(T1)는 제5 트랜지스터(T5)를 경유하여 제1 전압 라인(VL1)과 전기적으로 연결된 제1 전극, 제6 트랜지스터(T6)를 경유하여 발광 다이오드(ED)의 애노드(anode)와 전기적으로 연결된 제2 전극 및 게이트 전극을 포함한다.
제2 트랜지스터(T2)는 데이터 라인(DLi)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극 및 스캔 라인(GWLj)과 연결된 게이트 전극을 포함한다. 제2 트랜지스터(T2)는 스캔 라인(GWLj)을 통해 전달받은 스캔 신호(GWj)에 따라 턴 온되어 데이터 라인(DLi)으로부터의 데이터 신호(Di) 및 바이어스 신호(Bi) 중 어느 하나를 제1 트랜지스터(T1)의 제1 전극으로 전달할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제1 전극과 연결된 제1 전극, 제1 노드(N1)와 연결된 제2 전극, 스캔 라인(GCLj)과 연결된 게이트 전극을 포함한다. 제3 트랜지스터(T3)는 스캔 라인(GCLj)을 통해 전달받은 스캔 신호(GCj)에 따라 턴 온되어 제1 트랜지스터(T1)의 제1 전극과 제1 노드(N1)를 전기적으로 연결할 수 있다.
제4 트랜지스터(T4)는 제1 트랜지스터(T1)의 게이트 전극과 연결된 제1 전극, 제1 초기화 전압(VINT1)이 전달되는 제3 전압 라인(VL3)과 연결된 제2 전극 및 스캔 라인(GILj)과 연결된 게이트 전극을 포함한다. 제4 트랜지스터(T4)는 스캔 라인(GILj)을 통해 전달받은 스캔 신호(GIj)에 따라 턴 온되어 제1 초기화 전압(VINT1)을 제1 트랜지스터(T1)의 게이트 전극에 전달한다. 제1 초기화 전압(VINT1)은 제1 트랜지스터(T1)의 게이트 전극을 초기화하기 위한 전압일 수 있다.
제5 트랜지스터(T5)는 제1 전압 라인(VL1)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극 및 발광 제어 라인(EML1j)에 연결된 게이트 전극을 포함한다. 제5 트랜지스터(T5)는 발광 제어 라인(EML1j)을 통해 수신되는 발광 제어 신호(EM1j)에 의해 턴 온되어서 제1 구동 전압(ELVDD)을 제1 트랜지스터(T1)의 제1 전극으로 전달할 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 연결된 제1 전극, 발광 다이오드(ED)의 애노드에 연결된 제2 전극 및 발광 제어 라인(EML2jb)에 연결된 게이트 전극을 포함한다. 제6 트랜지스터(T6)는 발광 제어 라인(EML2j)을 통해 수신되는 발광 제어 신호(EM2j)에 의해 턴 온되어서 제1 트랜지스터(T1)의 제2 전극을 발광 다이오드(ED)에 전기적으로 연결할 수 있다.
제7 트랜지스터(T7)는 발광 다이오드(ED)의 애노드에 연결된 제1 전극, 제4 전압 라인(VL4)과 연결된 제2 전극 및 스캔 라인(EBLj)과 연결된 게이트 전극을 포함한다. 제7 트랜지스터(T7)는 스캔 라인(EBLj)을 통해 전달받은 스캔 신호(EBj)에 따라 턴 온되어 발광 다이오드(ED)의 애노드의 전류를 제4 전압 라인(VL4)으로 바이패스한다.
커패시터(Chold)는 제1 전압 라인(VL1)과 제1 노드(N1) 사이에 연결된다. 커패시터(Cst)는 제1 노드(N1)와 트랜지스터(T1)의 게이트 전극 사이에 연결된다.
도 3a, 도 3b 및 도 3c는 표시 장치의 동작을 설명하기 위한 타이밍도이다.
도 1, 도 2, 도 3a, 도 3b 및 도 3c를 참조하면, 표시 장치(DD)의 구동 주파수는 다양하게 변경될 수 있다. 설명의 편의를 위해 표시 장치(DD)는 제1 주파수(예를 들면, 240Hz), 제2 주파수(예를 들면, 120Hz) 및 제3 주파수(예를 들면, 60Hz)로 동작하는 것을 일 예로 설명하나, 본 발명은 이에 한정되지 않는다. 일 실시예에서, 영상 신호(RGB)의 타입에 따라 표시 장치(DD)의 구동 주파수는 제1 주파수, 제2 주파수 및 제3 주파수 중 어느 하나로 선택될 수 수 있다. 예를 들어, 영상 신호(RGB)가 동영상인 경우 표시 장치(DD)의 구동 주파수는 제1 주파수로 선택될 수 있다. 예를 들어, 영상 신호(RGB)가 변화 주기가 긴 영상인 경우 표시 장치(DD)의 구동 주파수는 제2 주파수로 선택될 수 있다. 예를 들어, 영상 신호(RGB)가 디지털 액자와 같이, 장시간 변화가 없는 영상인 경우 표시 장치(DD)의 구동 주파수는 제3 주파수로 선택될 수 있다.
구동 컨트롤러(100)는 스캔 제어 신호(SCS)를 스캔 구동 회로(SD)로 제공한다. 스캔 제어 신호(SCS)는 표시 장치(DD)의 구동 주파수에 대한 정보를 포함할 수 있다. 스캔 구동 회로(SD)는 스캔 제어 신호(SCS)에 응답해서 스캔 신호들(GC1-GCn, GW1-GWn)을 출력할 수 있다.
도 3a는 표시 장치(DD)의 구동 주파수가 제1 주파수(예를 들면, 240Hz)일 때 스캔 신호들의 타이밍도이다.
도 1 및 도 3a를 참조하면, 구동 주파수가 제1 주파수(예를 들면, 240Hz)일 때 스캔 구동 회로(SD)는 프레임들(F11, F12, F13, F14) 각각에서 스캔 신호들(GC1-GCn)을 순차적으로 하이 레벨로 활성화하고, 스캔 신호들(GW1-GWn)은 순차적으로 로우 레벨로 활성화한다. 도 3a에는 스캔 신호들(GC1-GCn) 및 스캔 신호들(GW1-GWn)만 도시되었으나, 스캔 신호들(GI1-GIn), 스캔 신호들(EB1-EBn) 및 발광 제어 신호들(EM11-EM1n, EM21-EM2n)도 프레임들(F11, F12, F13, F14) 각각에서 순차적으로 활성화될 수 있다.
도 3b는 표시 장치(DD)의 구동 주파수가 제2 주파수(예를 들면, 120Hz)일 때 스캔 신호들의 타이밍도이다.
도 1 및 도 3b를 참조하면, 구동 주파수가 제2 주파수(예를 들면, 120Hz)일 때 프레임들(F21, F22) 각각의 지속 시간은 도 3a에 도시된 프레임들(F11, F12, F13, F14) 각각의 지속 시간의 2배일 수 있다. 프레임들(F21, F22) 각각은 1개의 구동 구간(DRP)과 1개의 바이어스 구간(BIP)을 포함할 수 있다. 스캔 구동 회로(SD)는 구동 구간(DRP)동안 스캔 신호들(GI1-GIn), 스캔 신호들(GC1-GCn), 스캔 신호들(GW1-GWn), 스캔 신호들(EB1-EBn) 및 발광 제어 신호들(EM11-EM1n, EM21-EM2n)을 미리 설정된 순서대로 순차적으로 로우 레벨로 활성화한다.
도 3b에는 스캔 신호들(GC1-GCn) 및 스캔 신호들(GW1-GWn)만 도시되었으나, 스캔 신호들(GI1-GIn), 스캔 신호들(EB1-EBn) 및 발광 제어 신호들(EM11-EM1n, EM21-EM2n)도 구동 구간(DRP)동안 순차적으로 활성화될 수 있다.
스캔 구동 회로(SD)는 바이어스 구간(BIP)동안 스캔 신호들(GC1-GCn)을 로우 레벨의 비활성 상태로 유지하고, 스캔 신호들(GW1-GWn)은 순차적으로 로우 레벨로 활성화한다.
도 3b에 도시되지 않았으나, 스캔 구동 회로(SD)는 바이어스 구간(BIP)동안 스캔 신호들(GI1-GIn)을 로우 레벨의 비활성 상태로 유지하고, 스캔 신호들(EB1-EBn) 및 발광 제어 신호들(EM11-EM1n, EM21-EM2n)을 미리 설정된 순서대로 순차적으로 로우 레벨로 활성화한다.
도 3a에 도시된 예에서, 프레임들(F11, F12, F13, F14) 각각은 도 3b에 도시된 구동 구간(DRP)에 대응할 수 있다.
도 3c는 표시 장치(DD)의 구동 주파수가 제3 주파수(예를 들면, 60Hz)일 때 시작 신호(STV) 및 스캔 신호들의 타이밍도이다.
도 1 및 도 3c를 참조하면, 구동 주파수가 제3 주파수(예를 들면, 60Hz)일 때 프레임(F31)의 지속 시간은 도 3b에 도시된 프레임들(F21, F22) 각각의 지속 시간의 2배일 수 있다. 프레임(F31)의 지속 시간은 도 3a에 도시된 프레임들(F11, F12, F13, F14) 각각의 지속 시간의 4배일 수 있다.
프레임(F31)은 1개의 구동 구간(DRP)과 3개의 바이어스 구간(BIP)을 포함할 수 있다. 스캔 구동 회로(SD)는 구동 구간(DRP)동안 스캔 신호들(GI1-GIn), 스캔 신호들(GC1-GCn), 스캔 신호들(GW1-GWn), 스캔 신호들(EB1-EBn) 및 발광 제어 신호들(EM11-EM1n, EM21-EM2n)을 미리 설정된 순서대로 순차적으로 활성화한다.
도 3c에는 스캔 신호들(GC1-GCn) 및 스캔 신호들(GW1-GWn)만 도시되었으나, 스캔 신호들(GI1-GIn), 스캔 신호들(EB1-EBn) 및 발광 제어 신호들(EM11-EM1n, EM21-EM2n)도 구동 구간(DRP)동안 순차적으로 활성화될 수 있다.
스캔 구동 회로(SD)는 3개의 바이어스 구간(BIP) 각각에서 스캔 신호들(GC1-GCn)을 로우 레벨의 비활성 상태로 유지하고, 스캔 신호들(EB1-EBn) 및 발광 제어 신호들(EM11-EM1n, EM21-EM2n)을 미리 설정된 순서대로 순차적으로 활성화한다.
도 3c에 도시되지 않았으나, 스캔 구동 회로(SD)는 바이어스 구간(BIP)동안 스캔 신호들(GI1-GIn)을 로우 레벨의 비활성 상태로 유지하고, 스캔 신호들(EB1-EBn) 및 발광 제어 신호들(EM11-EM1n, EM21-EM2n)을 미리 설정된 순서대로 순차적으로 활성화한다.
도 4는 도 2에 도시된 화소의 구동 구간 및 바이어스 구간의 동작을 설명하기 위한 스캔 신호들 및 발광 제어 신호들의 타이밍도이다.
도 4를 참조하면, 구동 구간(DRP)은 제1 내지 제4 구간들(t11-t14)을 포함하고, 바이어스 구간(BIP)은 제5 구간(t15) 및 제6 구간(t16)을 포함할 수 있다.
도 5a 내지 도 5f는 도 2에 도시된 화소의 도 4에 도시된 제1 내지 제6 구간들 각각에서의 동작을 설명하기 위한 도면들이다.
도 4 및 도 5a를 참조하면, 구동 구간(DRP)의 제1 구간(t11)에서 하이 레벨의 스캔 신호들(GIj, GCj)에 각각 응답해서 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 각각 턴 온된다. 제1 구간(t11)에서 스캔 신호들(GWj, EBj) 각각이 하이 레벨이므로, 제2 트랜지스터(T2) 및 제7 트랜지스터(T7)는 각각 턴 오프된다. 또한 제1 구간(t11)에서 발광 제어 신호(EM1j)는 로우 레벨이고, 발광 제어 신호(EM2j)는 하이 레벨이므로, 제5 트랜지스터(T5)는 턴 온되고, 제6 트랜지스터(T6)는 턴 오프된다.
그러므로 제4 트랜지스터(T4)를 통해 제1 트랜지스터(T1)의 게이트 전극에는 제1 초기화 전압(VINT1)이 제공되고, 제5 트랜지스터(T5) 및 제3 트랜지스터(T3)를 통해 제1 노드(N1)에는 제1 구동 전압(ELVDD)이 제공될 수 있다. 제1 구간(t11)은 제1 트랜지스터(T1)의 게이트 전극을 초기화하는 초기화 구간일 수 있다.
도 4 및 도 5b를 참조하면, 구동 구간(DRP)의 제2 구간(t12)에서 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 각각 턴 온 상태를 유지한다. 제2 구간(t12)에서 제2 트랜지스터(T2)는 턴 오프 상태를 유지하고, 스캔 신호(EBj)가 로우 레벨로 천이하므로 제7 트랜지스터(T7)는 턴 온된다. 제7 트랜지스터(T7)가 턴 온됨에 따라 발광 다이오드(ED)의 애노드의 전류는 제4 전압 라인(VL4)으로 바이패스될 수 있다.
또한 제2 구간(t12)에서 발광 제어 신호(EM1j)가 하이 레벨이고, 발광 제어 신호(EM2j)는 로우 레벨이므로, 제5 트랜지스터(T5)는 턴 오프되고, 제6 트랜지스터(T6)는 턴 온된다.
제3 트랜지스터(T3)가 턴 온된 상태에서 제1 트랜지스터(T1)가 소스 팔로워(source follower)로 동작함에 따라 제1 노드(N1)에는 제1 트랜지스터(T1)의 게이트 전극으로 제공되는 제1 초기화 전압(VINT1)보다 제1 트랜지스터(T1)의 드레솔드 전압(Vth라 칭함)만큼 높은 전압(VINT1+Vth)이 제공될 수 있다. 즉, 커패시터(Cst)의 양단의 전압 차는 제1 트랜지스터(T1)의 드레솔드 전압(Vth)가 같다. 제2 구간(t12)은 발광 다이오드(ED)의 애노드의 전류를 바이패스시키고, 제1 트랜지스터(T1)의 드레솔드 전압(Vth)을 보상하는 바이패스 및 보상 구간일 수 있다. 일 실시예에서, 제1 구간(t11)과 제2 구간(t12)을 통합하여 초기화 구간으로 부를 수 있다.
도 4 및 도 5c를 참조하면, 구동 구간(DRP)의 제3 구간(t13)에서 스캔 신호(GIj)가 로우 레벨로 천이함에 따라 제4 트랜지스터(T4)는 턴 오프된다. 제3 구간(t13)에서 발광 제어 신호들(EM1j, EM2j) 각각이 비활성 레벨인 하이 레벨이므로 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 각각 턴 오프된다.
제3 구간(t13)에서 스캔 신호(GWj)가 로우 레벨로 천이하므로 제2 트랜지스터(T2)는 턴 온되고, 제3 트랜지스터(T3)는 턴 온 상태를 유지한다. 그러므로 데이터 라인(DLi)을 통해 제공되는 데이터 신호(Di)가 제1 노드(N1)로 제공될 수 있다. 커패시터(Cst)의 일단 즉, 제1 노드(N1)의 전압 레벨이 데이터 신호(Di)의 전압 레벨(Vdata)로 변화하면, 커패시터(Cst)의 타단 즉, 제1 트랜지스터(T1)의 게이트 전극의 전압은 Vdata-Vth로 변화한다. 제3 구간(t13)은 데이터 신호(Di)에 대응하는 전압 레벨(Vdata)을 커패시터(Cst)의 일단으로 제공하는 쓰기(write) 구간일 수 있다.
도 4 및 도 5d를 참조하면, 구동 구간(DRP)의 제4 구간(t14)에서 스캔 신호들(GIj, GCj, GWj, EBj)은 모두 비활성 레벨로 천이한다. 그러므로 제2, 제3, 제4, 제7 트랜지스터들(T2, T3, T4, T7)은 턴 오프된다. 제4 구간(t14)에서 발광 제어 신호들(EM1j, EM2j) 각각이 활성 레벨인 로우 레벨이므로 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 각각 턴 온된다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴 온됨에 따라 제1 전압 라인(VL1)부터 제5 트랜지스터(T5), 제1 트랜지스터(T1) 및 제6 트랜지스터(T6)를 통해 발광 다이오드(ED)로 전류 경로가 형성될 수 있다.
발광 다이오드(ED)를 통해 흐르는 전류는 제1 트랜지스터(T1)의 게이트-소스 전압(Vgs라 칭함)과 제1 트랜지스터(T1)의 드레솔드 전압(Vth)의 차의 제곱인 (Vgs-Vth)2에 비례한다. 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨이 Vdata-Vth이므로, 발광 다이오드(ED)를 통해 흐르는 전류는 제1 구동 전압(ELVDD)과 데이터 신호(Di)에 대응하는 전압 레벨(Vdata)의 차의 제곱인 (ELVDD-Vdata)2에 비례하게 된다. 즉, 제1 트랜지스터(T1)의 드레솔드 전압(Vth)은 발광 다이오드(ED)를 통해 흐르는 전류에 영향을 주지 않을 수 있다. 제4 구간(t14)은 발광 다이오드(ED)의 발광 구간일 수 있다.
도 4 및 도 5e를 참조하면, 바이어스 구간(BIP)동안 스캔 신호들(GIj, GCj)은 비활성 레벨인 로우 레벨로 유지된다. 그러므로 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 턴 오프 상태로 유지된다. 바이어스 구간(BIP)의 제5 구간(t15)에서 스캔 신호(GWj)는 하이 레벨이고, 그에 따라 제2 트랜지스터(T2)는 턴 오프된다. 또한 제5 구간(t15)에서 발광 제어 신호(EM2j) 및 스캔 신호(EBj) 각각이 로우 레벨로 천이하면, 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)가 턴 온된다. 따라서 발광 다이오드(ED)의 애노드의 전류는 제7 트랜지스터(T7)를 통해 제4 전압 라인(VL4)으로 바이패스될 수 있다. 제5 구간(t15)은 발광 다이오드(ED)의 애노드의 전류를 바이패스시키는 바이패스 구간일 수 있다.
도 4 및 도 5f를 참조하면, 바이어스 구간(BIP)의 제6 구간(t16)에서 발광 제어 신호들(EM1j, EM2j) 및 스캔 신호(EBj)가 각각 하이 레벨이므로, 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)가 턴 오프된다. 제6 구간(t16)에서 스캔 신호(GWj)가 로우 레벨로 천이하면, 제2 트랜지스터(T2)가 턴 온되어서 데이터 라인(DLi)을 통해 제공되는 바이어스 신호(Bi)가 제1 트랜지스터(T1)의 제1 전극으로 제공될 수 있다. 바이어스 구간(BIP)의 제6 구간(t16)에서 데이터 라인(DLi)을 통해 제공되는 바이어스 신호(Bi)는 소정의 전압 레벨(예를 들면, 3~7V 사이의 전압 레벨)을 가질 수 있다.
제1 트랜지스터(T1)의 히스테리시스 특성에 따라, 이전 프레임의 구동 구간(DRP)에서 인가된 데이터 신호(Di)에 따라서 현재 프레임의 구동 구간(DRP)에서 인가된 데이터 신호(Di)에 의한 제1 트랜지스터(T1)의 구동 전류가 영향을 받을 수 있다.
특히, 도 3a 내지 도 3b에서 설명한 바와 같이, 표시 장치(DD)의 구동 주파수가 제1 주파수에서 제2 주파수(또는 제3 주파수)로 변경되고, 다시 제2 주파수(또는 제3 주파수)에서 제1 주파수로의 변경이 잦은 가변 주파수 모드에서 히스테리시스 특성에 따른 휘도 변화가 사용자에게 감지될 수 있다.
바이어스 구간(BIP)의 제6 구간(t16)에서 제1 트랜지스터(T1)의 제1 전극으로 바이어스 신호(Bi)를 제공함에 따라 제1 트랜지스터(T1)의 히스테리시스 특성에 기인한 휘도 변화를 최소화할 수 있다. 제6 구간(t16)은 제1 트랜지스터(T1)의 제1 전극으로 바이어스 신호(Bi)를 제공하는 온 바이어스 구간일 수 있다.
바이어스 구간(BIP) 동안 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨에 영향을 주는 제3 및 제4 트랜지스터들(T3, T4)을 제어하는 스캔 신호들(GIj, GCj)은 로우 레벨의 비활성 상태로 유지된다. 또한 바이어스 구간(BIP) 동안 제1 트랜지스터(T1)의 소스 전극 및 발광 다이오드(ED)의 애노드를 초기화 시키기 위해 제2 및 제7 트랜지스터들(T2, T7)을 제어하는 스캔 신호들(GWj, EBj)은 활성화될 수 있다. 이와 같이, 제1 트랜지스터(T1)의 소스 전극 및 발광 다이오드(ED)의 애노드를 초기화시키기 위해 스캔 신호들(GIj, GCj, GWj, EBj) 중 일부만 활성화되는 바이어스 구간(BIP)은 셀프 스캔 구간으로 불리울 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 블럭도이다.
도 6에 도시된 표시 장치(DDa)는 도 1에 도시된 표시 장치(DD)와 일부 유사하다. 도 6에 도시된 표시 장치(DDa) 중 도 1에 도시된 표시 장치(DD)와 동일한 구성들은 동일한 인출 부호를 병기하고 중복되는 설명은 생략한다.
표시 패널(DPa)은 스캔 라인들(GCL1-GCLn, GWL1-GWLn, EBL1-EBLn), 발광 제어 라인들(EML11-EML21, EML1n-EML2n), 데이터 라인들(DL1-DLm) 및 화소들(PXa)을 포함한다.
도 1에 도시된 표시 장치(DD)의 표시 패널(DP)은 스캔 라인들(GIL1-GILn)을 포함하나, 도 6에 도시된 표시 장치(DDa)의 표시 패널(DPa)은 스캔 라인들(GIL1-GILn)을 포함하지 않는다.
도 7은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 7에는 도 6에 도시된 데이터 라인들(DL1-DLm) 중 i번째 데이터 라인(DLi), 스캔 라인들(GCL1-GCLn, GWL1-GWLn, EBL1-EBLn) 중 j번째 스캔 라인들(GCLj, GWLj, EBLj) 그리고 발광 제어 라인들(EML11-EML21, EML1n-EML2n) 중 j번째 발광 제어 라인들(EML1j, EML2j)에 접속된 화소(PXaij)의 등가 회로도를 예시적으로 도시하였다.
도 6에 도시된 복수의 화소들(PXa) 각각은 도 7에 도시된 화소(PXaij)의 등가 회로도와 동일한 회로 구성을 가질 수 있다.
도 7을 참조하면, 일 실시예에 따른 표시 장치의 화소(PXaij)는 제1 내지 제8 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8), 커패시터들(Cst, Chold), 그리고 적어도 하나의 발광 다이오드(light emitting diode)(ED)를 포함한다.
이 실시예에서, 제1 내지 제8 트랜지스터들(T1-T8) 중 제1, 제2, 제5, 제6, 제7, 제8 트랜지스터들(T1, T2, T5, T6, T7, T8) 각각은 LTPS(low-temperature polycrystalline silicon) 반도체층을 갖는 P-타입 트랜지스터이고, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 산화물 반도체를 반도체층으로 하는 N-타입 트랜지스터이다. 다른 실시예에서, 제1 내지 제8 트랜지스터들(T1-T8) 전체가 P-타입 트랜지스터이거나, N-타입 트랜지스터일 수 있다. 다른 실시예에서, 제1 내지 제8 트랜지스터들(T1-T8) 중 적어도 하나가 P-타입 트랜지스터이고 나머지는 N-타입 트랜지스터일 수 있다.
또한 본 발명에 따른 화소(PXaij)의 회로 구성은 도 7에 제한되지 않는다. 도 7에 도시된 화소는(PXaij)는 하나의 예시에 불과하고 화소(PXaij)의 회로 구성은 변형되어 실시될 수 있다.
도 7에 도시된 화소(PXaij)의 제1, 제2, 제3, 제5, 제6, 제7 트랜지스터들(T1, T2, T3, T5, T6, T7) 및 커패시터들(Cst, Chold)은 도 2에 도시된 화소(PXij)의 제1, 제2, 제3, 제5, 제6, 제7 트랜지스터들(T1, T2, T3, T5, T6, T7) 및 커패시터들(Cst, Chold)과 동일하므로, 동일한 인출부호를 병기하고 중복되는 설명은 생략한다.
제4 트랜지스터(T4)는 제1 트랜지스터(T1)의 게이트 전극과 연결된 제1 전극, 제2 전극 및 스캔 라인(GCLj)과 연결된 게이트 전극을 포함한다. 스캔 라인(GCLj)은 제3 트랜지스터(T3)의 게이트 전극과 제4 트랜지스터(T4)의 게이트 전극에 공통으로 연결될 수 있다.
제8 트랜지스터(T8)는 제4 트랜지스터(T4)의 제2 전극과 연결된 제1 전극, 제3 전압 라인(VL3)과 연결된 제2 전극 및 스캔 라인(EBLj)과 연결된 게이트 전극을 포함한다. 스캔 라인(EBLj)은 제7 트랜지스터(T7)의 게이트 전극과 제8 트랜지스터(T8)의 게이트 전극에 공통으로 연결될 수 있다.
도 8은 도 7에 도시된 화소의 구동 구간 및 바이어스 구간의 동작을 설명하기 위한 스캔 신호들 및 발광 제어 신호들의 타이밍도이다.
도 8을 참조하면, 구동 구간(DRP)은 제1 내지 제4 구간들(t21-t24)을 포함하고, 바이어스 구간(BIP)은 제5 구간(t25) 및 제6 구간(t26)을 포함할 수 있다.
도 9a 내지 도 9f는 도 7에 도시된 화소의 도 8에 도시된 제1 내지 제6 구간들 각각에서의 동작을 설명하기 위한 도면들이다.
도 8 및 도 9a를 참조하면, 구동 구간(DRP)의 제1 구간(t21)에서 하이 레벨의 스캔 신호(GCj)에 각각 응답해서 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 각각 턴 온된다. 제1 구간(t21)에서 로우 레벨의 스캔 신호(EBj)에 응답해서 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)가 각각 턴 온된다.
제1 구간(t21)에서 스캔 신호(GWj)는 하이 레벨이므로 제2 트랜지스터(T2)는 턴 오프된다. 또한 제1 구간(t21)에서 발광 제어 신호(EM1j)는 로우 레벨이고, 발광 제어 신호(EM2j)는 하이 레벨이므로, 제5 트랜지스터(T5)는 턴 온되고, 제6 트랜지스터(T6)는 턴 오프된다.
그러므로 제8 트랜지스터(T8) 및 제4 트랜지스터(T4)를 통해 제1 트랜지스터(T1)의 게이트 전극에는 제1 초기화 전압(VINT1)이 제공되고, 제5 트랜지스터(T5) 및 제3 트랜지스터(T3)를 통해 제1 노드(N1)에는 제1 구동 전압(ELVDD)이 제공될 수 있다. 제1 구간(t21)은 제1 트랜지스터(T1)의 게이트 전극을 초기화하는 초기화 구간일 수 있다.
도 8 및 도 9b를 참조하면, 구동 구간(DRP)의 제2 구간(t22)에서 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)는 각각 턴 온 상태를 유지한다. 제2 구간(t22)에서 제2 트랜지스터(T2)는 턴 오프 상태를 유지하고, 스캔 신호(EBj)가 로우 레벨로 천이하므로 제7 트랜지스터(T7)는 턴 온된다. 제7 트랜지스터(T7)가 턴 온됨에 따라 발광 다이오드(ED)의 애노드의 전류는 제4 전압 라인(VL4)으로 바이패스될 수 있다.
또한 제2 구간(t22)에서 발광 제어 신호(EM1j)가 하이 레벨이고, 발광 제어 신호(EM2j)는 로우 레벨이므로, 제5 트랜지스터(T5)는 턴 오프되고, 제6 트랜지스터(T6)는 턴 온된다.
제3 트랜지스터(T3)가 턴 온된 상태에서 제1 트랜지스터(T1)가 소스 팔로워(source follower)로 동작함에 따라 제1 노드(N1)에는 제1 트랜지스터(T1)의 게이트 전극으로 제공되는 제1 초기화 전압(VINT1)보다 제1 트랜지스터(T1)의 드레솔드 전압(Vth라 칭함)만큼 높은 전압(VINT1+Vth)이 제공될 수 있다. 즉, 커패시터(Cst)의 양단의 전압 차는 제1 트랜지스터(T1)의 드레솔드 전압(Vth)가 같다. 제2 구간(t22)은 발광 다이오드(ED)의 애노드의 전류를 바이패스시키고, 제1 트랜지스터(T1)의 드레솔드 전압(Vth)을 보상하는 바이패스 및 보상 구간일 수 있다. 일 실시예에서, 제1 구간(t21)과 제2 구간(t22)을 통합하여 초기화 구간으로 부를 수 있다.
도 7 및 도 9c를 참조하면, 구동 구간(DRP)의 제3 구간(t23)에서 스캔 신호(GCj)가 하이 레벨로 유지됨에 따라 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 턴 온 상태를 유지한다. 제3 구간(t23)에서 발광 제어 신호들(EM1j, EM2j) 및 스캔 신호(EBj) 각각이 비활성 레벨인 하이 레벨이므로 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)는 각각 턴 오프된다.
제3 구간(t23)에서 스캔 신호(GWj)가 로우 레벨로 천이하므로 제2 트랜지스터(T2)는 턴 온된다. 그러므로 데이터 라인(DLi)을 통해 제공되는 데이터 신호(Di)가 제1 노드(N1)로 제공될 수 있다. 커패시터(Cst)의 일단 즉, 제1 노드(N1)의 전압 레벨이 데이터 신호(Di)에 대응하는 전압 레벨(Vdata)로 변화하면, 커패시터(Cst)의 타단 즉, 제1 트랜지스터(T1)의 게이트 전극의 전압은 Vdata-Vth로 변화한다. 제3 구간(t23)은 데이터 신호(Di)에 대응하는 전압 레벨(Vdata)을 커패시터(Cst)의 일단으로 제공하는 쓰기(write) 구간일 수 있다.
제3 구간(t23)에서 제4 트랜지스터(T4)가 턴 온 상태를 유지하더라도 제8 트랜지스터(T8)가 턴 오프 상태이므로 제1 초기화 전압(VINT1)은 제1 트랜지스터(T1)의 게이트 전극으로 제공되지 않는다.
도 7에 도시된 화소(PXaij)는 도 2에 도시된 화소(PXij)에 비해 제8 트랜지스터(T8)를 더 포함한다. 그러나, 화소(PXaij)의 제8 트랜지스터(T8)의 게이트 전극이 제7 트랜지스터(T7)의 게이트 전극으로 제공되는 스캔 신호(EBi)를 공통으로 수신하고, 제4 트랜지스터(T4)의 게이트 전극이 제3 트랜지스터(T3)의 게이트 전극으로 제공되는 스캔 신호(GCi)를 공통으로 수신함에 따라 도 6에 도시된 표시 패널(DPa)은 도 21에 도시된 표시 패널(DP)과 달리 스캔 신호(GIi)를 전달하는 스캔 라인(GIlj)을 포함하지 않는다.
도 7 및 도 9d를 참조하면, 구동 구간(DRP)의 제4 구간(t24)에서 스캔 신호들(GCj, GWj, EBj)은 모두 비활성 레벨로 천이한다. 그러므로 제2, 제3, 제4, 제7, 제8 트랜지스터들(T2, T3, T4, T7, T8)은 턴 오프된다. 제4 구간(t24)에서 발광 제어 신호들(EM1j, EM2j) 각각이 활성 레벨인 로우 레벨이므로 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 각각 턴 온된다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴 온됨에 따라 제1 전압 라인(VL1)부터 제5 트랜지스터(T5), 제1 트랜지스터(T1) 및 제6 트랜지스터(T6)를 통해 발광 다이오드(ED)로 전류 경로가 형성될 수 있다.
발광 다이오드(ED)를 통해 흐르는 전류는 제1 트랜지스터(T1)의 게이트-소스 전압(Vgs라 칭함)과 제1 트랜지스터(T1)의 드레솔드 전압(Vth)의 차의 제곱인 (Vgs-Vth)2에 비례한다. 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨이 Vdata-Vth이므로, 발광 다이오드(ED)를 통해 흐르는 전류는 제1 구동 전압(ELVDD)과 데이터 신호(Di)에 대응하는 전압 레벨(Vdata)의 차의 제곱인 (ELVDD-Vdata)2에 비례하게 된다. 즉, 제1 트랜지스터(T1)의 드레솔드 전압(Vth)은 발광 다이오드(ED)를 통해 흐르는 전류에 영향을 주지 않을 수 있다.
도 7 및 도 9e를 참조하면, 바이어스 구간(BIP)동안 스캔 신호(GCj)는 비활성 레벨인 로우 레벨로 유지된다. 그러므로 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 턴 오프 상태로 유지된다. 바이어스 구간(BIP)의 제5 구간(t25)에서 스캔 신호(GWj)는 하이 레벨이고, 그에 따라 제2 트랜지스터(T2)는 턴 오프된다. 또한 제5 구간(t25)에서 발광 제어 신호(EM2j) 및 스캔 신호(EBj) 각각이 로우 레벨로 천이하면, 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)이 턴 온된다. 따라서 발광 다이오드(ED)의 애노드의 전류는 제7 트랜지스터(T7)를 통해 제4 전압 라인(VL4)으로 바이패스될 수 있다. 제5 구간(t25)은 발광 다이오드(ED)의 애노드의 전류를 바이패스시키는 바이패스 구간일 수 있다.
제5 구간(t25)에서 스캔 신호(EBj)가 로우 레벨로 천이함에 따라 제8 트랜지스터(T8)가 턴 온되더라도 제4 트랜지스터(T4)가 턴 오프 상태이므로 제1 초기화 전압(VINT1)이 제1 트랜지스터(T1)의 게이트 전극으로 제공될 수 없다. 즉, 제7 트랜지스터(T7)의 게이트 전극 및 제8 트랜지스터(T8)의 게이트 전극이 스캔 신호(EBj)를 공통으로 수신하더라도 바이어스 구간(BIP)의 제5 구간(t25)에서 화소(PXaij)는 정상적으로 동작할 수 있다.
도 7 및 도 9f를 참조하면, 바이어스 구간(BIP)의 제6 구간(t26)에서 발광 제어 신호들(EM1j, EM2j) 및 스캔 신호(EBj)가 각각 하이 레벨이므로, 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)가 턴 오프된다. 제6 구간(t26)에서 스캔 신호(GWj)가 로우 레벨로 천이하면, 제2 트랜지스터(T2)가 턴 온되어서 데이터 라인(DLi)을 통해 제공되는 바이어스 신호(Bi)가 제1 트랜지스터(T1)의 제1 전극으로 제공될 수 있다. 바이어스 구간(BIP)의 제6 구간(t26)에서 데이터 라인(DLi)을 통해 제공되는 바이어스 신호(Bi)는 소정의 전압 레벨(예를 들면, 3~7V 사이의 전압 레벨)을 가질 수 있다.
제1 트랜지스터(T1)의 히스테리시스 특성에 따라, 이전 프레임의 구동 구간(DRP)에서 인가된 데이터 신호(Di)에 따라서 현재 프레임의 구동 구간(DRP)에서 인가된 데이터 신호(Di)에 의한 제1 트랜지스터(T1)의 구동 전류가 영향을 받을 수 있다.
바이어스 구간(BIP)의 제6 구간(t26)에서 제1 트랜지스터(T1)의 제1 전극으로 바이어스 신호(Bi)를 제공함에 따라 제1 트랜지스터(T1)의 히스테리시스 특성에 기인한 휘도 변화를 최소화할 수 있다. 제6 구간(t26)은 제1 트랜지스터(T1)의 제1 전극으로 바이어스 신호(Bi)를 제공하는 온 바이어스 구간일 수 있다.
도 10은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 10에는 도 1에 도시된 데이터 라인들(DL1-DLm) 중 i번째 데이터 라인(DLi), 스캔 라인들(GIL1-GILn, GCL1-GCLn, GWL1-GWLn, EBL1-EBLn) 중 j번째 스캔 라인들(GILj, GCLj, GWLj, EBLj) 그리고 발광 제어 라인들(EML11-EML21, EML1n-EML2n) 중 j번째 발광 제어 라인들(EML1j, EML2j)에 접속된 화소(PXbij)의 등가 회로도를 예시적으로 도시하였다.
도 1에 도시된 복수의 화소들(PX) 각각은 도 10에 도시된 화소(PXbij)의 등가 회로도와 동일한 회로 구성을 가질 수 있다.
도 10을 참조하면, 일 실시예에 따른 표시 장치의 화소(PXbij)는 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 커패시터들(Cst, Chold), 부스팅 커패시터(Cb1), 그리고 적어도 하나의 발광 다이오드(ED)를 포함한다.
도 10에 도시된 화소(PXbij)의 제1 내지 제7 트랜지스터들(T1-T7) 및 커패시터들(Cst, Chold)은 도 2에 도시된 화소(PXij)의 제1 내지 제7 트랜지스터들(T1-T7) 및 커패시터들(Cst, Chold)과 동일하므로, 동일한 인출부호를 병기하고 중복되는 설명은 생략한다.
또한 본 발명에 따른 화소(PXbij)의 회로 구성은 도 10에 제한되지 않는다. 도 10에 도시된 화소는(PXbij)는 하나의 예시에 불과하고 화소(PXbij)의 회로 구성은 변형되어 실시될 수 있다.
부스팅 커패시터(Cb1)는 스캔 라인(EBLj)과 제1 트랜지스터(T1)의 게이트 전극 사이에 연결된다.
도 4 및 도 10을 참조하면, 제3 구간(t13)에서 스캔 신호(GWj)가 로우 레벨이면, 데이터 신호(Di)에 대응하는 전압(Vdata)이 커패시터(Cst)의 일단 즉, 제1 노드(N1)로 제공됨에 따라 커패시터(Cst)의 타단 즉, 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨은 Vdata-Vth로 변화한다(도 5b 참조). 이때, 스캔 신호(EBj)가 로우 레벨에서 하이 레벨로 천이하면, 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨은 상승한다.
앞서 설명한 바와 같이, 발광 다이오드(ED)를 통해 흐르는 전류는 제1 구동 전압(ELVDD)과 데이터 신호(Di)에 대응하는 전압 레벨(Vdata)의 차의 제곱인 (ELVDD-Vdata)2에 비례하게 된다.
데이터 신호(Di)가 블랙 계조에 대응할 때 데이터 신호(Di)에 대응하는 전압 레벨(Vdata)이 높을수록 발광 다이오드(ED)를 통해 흐르는 전류가 최소화될 수 있다. 그러나, 데이터 신호(Di)에 대응하는 전압 레벨(Vdata)을 상승시키는 데에는 제약이 있다. 부스팅 커패시터(Cb1)의 일단에 연결된 스캔 신호(EBj)가 로우 레벨에서 하이 레벨로 천이할 때 제1 트랜지스터(T1)의 게이트 전극으로 제공되는 전압이 상승하므로 발광 다이오드(ED)를 통해 흐르는 전류를 최소화할 수 있다.
도 10에는 부스팅 커패시터(Cb1)의 일단이 스캔 라인(EBLj)과 연결되어 있으나, 본 발명은 이에 한정되지 않는다. 일 실시예에서, 부스팅 커패시터(Cb1)의 일단은 스캔 라인(GWLj)과 연결될 수 있다. 제3 구간(t13)의 끝에서 스캔 신호(GWj)는 로우 레벨에서 하이 레벨로 천이하므로, 제1 트랜지스터(T1)의 게이트 전극으로 제공되는 전압이 상승할 수 있다.
도 10에는 부스팅 커패시터(Cb1)의 타단이 제1 트랜지스터(T1)의 게이트 전극과 연결되어 있으나, 본 발명은 이에 한정되지 않는다. 일 실시예에서, 부스팅 커패시터(Cb1)의 타단은 제1 노드(N1)와 연결될 수 있다. 커패시터(Cst)의 일단과 타단의 전압 차는 제1 트랜지스터(T1)의 드레솔드 전압(Vth)과 같고, 커패시터(Cst)의 일단의 전압을 부스팅함으로써 커패시터(Cst)의 타단의 전압도 상승할 수 있다.
도 11은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 11에는 도 6에 도시된 데이터 라인들(DL1-DLm) 중 i번째 데이터 라인(DLi), 스캔 라인들(GCL1-GCLn, GWL1-GWLn, EBL1-EBLn) 중 j번째 스캔 라인들(GILj, GCLj, GWLj, EBLj) 그리고 발광 제어 라인들(EML11-EML21, EML1n-EML2n) 중 j번째 발광 제어 라인들(EML1j, EML2j)에 접속된 화소(PXcij)의 등가 회로도를 예시적으로 도시하였다.
도 6에 도시된 복수의 화소들(PXa) 각각은 도 11에 도시된 화소(PXcij)의 등가 회로도와 동일한 회로 구성을 가질 수 있다.
도 11을 참조하면, 일 실시예에 따른 표시 장치의 화소(PXcij)는 제1 내지 제8 트랜지스터들(T1-T8), 커패시터들(Cst, Chold), 부스팅 커패시터(Cb2), 그리고 적어도 하나의 발광 다이오드(ED)를 포함한다.
도 11에 도시된 화소(PXcij)의 제1 내지 제8 트랜지스터들(T1-T8) 및 커패시터들(Cst, Chold)은 도 7에 도시된 화소(PXaij)의 제1 내지 제8 트랜지스터들(T1-T8) 및 커패시터들(Cst, Chold)과 동일하므로, 동일한 인출부호를 병기하고 중복되는 설명은 생략한다.
또한 본 발명에 따른 화소(PXcij)의 회로 구성은 도 11에 제한되지 않는다. 도 11에 도시된 화소는(PXcij)는 하나의 예시에 불과하고 화소(PXcij)의 회로 구성은 변형되어 실시될 수 있다.
부스팅 커패시터(Cb2)는 스캔 라인(EBLj)과 제1 트랜지스터(T1)의 게이트 전극 사이에 연결된다.
도 8 및 도 11을 참조하면, 제3 구간(t23)에서 스캔 신호(GWj)가 로우 레벨이면, 데이터 신호(Di)에 대응하는 전압(Vdata)이 커패시터(Cst)의 일단 즉, 제1 노드(N1)로 제공됨에 따라 커패시터(Cst)의 타단 즉, 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨은 Vdata-Vth로 변화한다(도 9b 참조). 이때, 스캔 신호(EBj)가 로우 레벨에서 하이 레벨로 천이하면, 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨은 상승한다.
앞서 설명한 바와 같이, 발광 다이오드(ED)를 통해 흐르는 전류는 제1 구동 전압(ELVDD)과 데이터 신호(Di)에 대응하는 전압 레벨(Vdata)의 차의 제곱인 (ELVDD-Vdata)2에 비례하게 된다.
데이터 신호(Di)가 블랙 계조에 대응할 때 데이터 신호(Di)에 대응하는 전압 레벨(Vdata)이 높을수록 발광 다이오드(ED)를 통해 흐르는 전류가 최소화될 수 있다. 그러나, 데이터 신호(Di)에 대응하는 전압 레벨(Vdata)을 상승시키는 데에는 제약이 있다. 부스팅 커패시터(Cb2)의 일단에 연결된 스캔 신호(EBj)가 로우 레벨에서 하이 레벨로 천이할 때 제1 트랜지스터(T1)의 게이트 전극으로 제공되는 전압이 상승하므로 발광 다이오드(ED)를 통해 흐르는 전류를 최소화할 수 있다.
도 11에는 부스팅 커패시터(Cb2)의 일단이 스캔 라인(EBLj)과 연결되어 있으나, 본 발명은 이에 한정되지 않는다. 일 실시예에서, 부스팅 커패시터(Cb2)의 일단은 스캔 라인(GWLj)과 연결될 수 있다. 제3 구간(t23)의 끝에서 스캔 신호(GWj)는 로우 레벨에서 하이 레벨로 천이하므로, 제1 트랜지스터(T1)의 게이트 전극으로 제공되는 전압이 상승할 수 있다.
도 12는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 12에는 도 6에 도시된 데이터 라인들(DL1-DLm) 중 i번째 데이터 라인(DLi), 스캔 라인들(GCL1-GCLn, GWL1-GWLn, EBL1-EBLn) 중 j번째 스캔 라인들(GILj, GCLj, GWLj, EBLj) 그리고 발광 제어 라인들(EML11-EML21, EML1n-EML2n) 중 j번째 발광 제어 라인들(EML1j, EML2j)에 접속된 화소(PXdij)의 등가 회로도를 예시적으로 도시하였다.
도 6에 도시된 복수의 화소들(PXa) 각각은 도 12에 도시된 화소(PXdij)의 등가 회로도와 동일한 회로 구성을 가질 수 있다.
도 12를 참조하면, 일 실시예에 따른 표시 장치의 화소(PXdij)는 제1 내지 제8 트랜지스터들(T1-T8), 커패시터들(Cst, Chold), 부스팅 커패시터(Cb3), 그리고 적어도 하나의 발광 다이오드(ED)를 포함한다.
도 12에 도시된 화소(PXdij)의 제1 내지 제8 트랜지스터들(T1-T8) 및 커패시터들(Cst, Chold)은 도 7에 도시된 화소(PXaij)의 제1 내지 제8 트랜지스터들(T1-T8) 및 커패시터들(Cst, Chold)과 동일하므로, 동일한 인출부호를 병기하고 중복되는 설명은 생략한다.
또한 본 발명에 따른 화소(PXdij)의 회로 구성은 도 12에 제한되지 않는다. 도 12에 도시된 화소는(PXdij)는 하나의 예시에 불과하고 화소(PXdij)의 회로 구성은 변형되어 실시될 수 있다.
부스팅 커패시터(Cb3)는 스캔 라인(EBLj)과 제1 노드(N1) 사이에 연결된다. 커패시터(Cst)의 일단과 타단의 전압 차는 제1 트랜지스터(T1)의 드레솔드 전압(Vth)과 같고, 커패시터(Cst)의 일단의 전압을 부스팅함으로써 커패시터(Cst)의 타단의 전압도 상승할 수 있다. 즉, 부스팅 커패시터(Cb3)의 일단에 연결된 스캔 신호(EBj)가 로우 레벨에서 하이 레벨로 천이할 때 제1 노드(N1)의 전압레벨이 상승함에 따라 제1 트랜지스터(T1)의 게이트 전극으로 제공되는 전압도 상승할 수 있다. 그러므로 데이터 신호(Di)가 블랙 계조에 대응할 때 발광 다이오드(ED)를 통해 흐르는 전류를 최소화할 수 있다.
도 12에는 부스팅 커패시터(Cb3)의 일단이 스캔 라인(EBLj)과 연결되어 있으나, 본 발명은 이에 한정되지 않는다. 일 실시예에서, 부스팅 커패시터(Cb3)의 일단은 스캔 라인(GWLj)과 연결될 수 있다. 제3 구간(t23)의 끝에서 스캔 신호(GWj)는 로우 레벨에서 하이 레벨로 천이하므로, 제1 트랜지스터(T1)의 게이트 전극으로 제공되는 전압이 상승할 수 있다.
도 13은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 13을 참조하면, 일 실시예에 따른 표시 장치의 화소(PXeij)는 제1 내지 제9 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8, T9), 커패시터들(Cst, Chold), 그리고 적어도 하나의 발광 다이오드(ED)를 포함한다.
이 실시예에서, 제1 내지 제9 트랜지스터들(T1-T9) 중 제1, 제2, 제5, 제6, 제7, 제8, T9 트랜지스터들(T1, T2, T5, T6, T7, T8, T9) 각각은 LTPS(low-temperature polycrystalline silicon) 반도체층을 갖는 P-타입 트랜지스터이고, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 산화물 반도체를 반도체층으로 하는 N-타입 트랜지스터이다. 다른 실시예에서, 제1 내지 제9 트랜지스터들(T1-T9) 전체가 P-타입 트랜지스터이거나, N-타입 트랜지스터일 수 있다. 다른 실시예에서, 제1 내지 제9 트랜지스터들(T1-T9) 중 적어도 하나가 P-타입 트랜지스터이고 나머지는 N-타입 트랜지스터일 수 있다.
본 발명에 따른 화소(PXeij)의 회로 구성은 도 13에 제한되지 않는다. 도 9에 도시된 화소는(PXeij)는 하나의 예시에 불과하고 화소(PXaij)의 회로 구성은 변형되어 실시될 수 있다.
도 13에 도시된 화소(PXeij)의 제1 내지 제8 트랜지스터들(T1-T8) 및 커패시터들(Cst, Chold)은 도 7에 도시된 화소(PXaij)의 제1 내지 제8 트랜지스터들(T1-T8) 및 커패시터들(Cst, Chold)과 동일하므로, 동일한 인출부호를 병기하고 중복되는 설명은 생략한다.
제9 트랜지스터(T9)는 바이어스 라인(BLi)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극 및 스캔 라인(EBL2j)과 연결된 게이트 전극을 포함한다. 스캔 라인(EBL2j)은 스캔 신호(EB2j)를 제9 트랜지스터(T9)의 게이트 전극으로 제공한다.
도 13에 도시된 예에서, 제9 트랜지스터(T9)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극과 연결되어 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 9 트랜지스터(T9)의 제2 전극은 제1 트랜지스터(T1)의 제2 전극에 연결될 수 있다.
도 14는 도 13에 도시된 화소의 동작을 설명하기 위한 스캔 신호들 및 발광 제어 신호들의 타이밍도이다.
도 13 및 도 14를 참조하면, 구동 구간(DRP)은 제1 내지 제4 구간들(t31-t34)을 포함하고, 바이어스 구간(BIP)은 제5 구간(t35) 및 제6 구간(t36)을 포함할 수 있다.
구동 구간(DRP)의 제1 내지 제4 구간들(t31-t34) 각각에서 스캔 신호들(GCj, GWj, EBj) 및 발광 제어 신호들(EM1j, EM2j)이 화소(PXeij)로 제공됨에 따라 발광 다이오드(ED)는 데이터 라인(DLi)을 통해 제공되는 데이터 신호(Di)에 대응하는 영상을 표시할 수 있다.
구동 구간(DRP) 동안 스캔 신호(EB2j)는 비활성 레벨인 하이 레벨로 유지된다.
바이어스 구간(BIP)동안 스캔 신호(GCj)는 비활성 레벨인 로우 레벨로 유지되고, 스캔 신호(GWj)는 비활성 레벨인 하이 레벨로 유지된다. 그러므로 제2 트랜지스터(T2), 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 턴 오프 상태로 유지된다. 바이어스 구간(BIP)의 제5 구간(t35)에서 발광 제어 신호(EM2j) 및 스캔 신호(EBj) 각각이 로우 레벨로 천이하면, 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)이 턴 온된다. 따라서 발광 다이오드(ED)의 애노드의 전류는 제7 트랜지스터(T7)를 통해 제4 전압 라인(VL4)으로 바이패스될 수 있다.
바이어스 구간(BIP)의 제6 구간(t36)에서 발광 제어 신호들(EM1j, EM2j) 및 스캔 신호(EBj)가 각각 하이 레벨이므로, 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)가 턴 오프된다. 제6 구간(t36)에서 스캔 신호(EB2j)가 로우 레벨로 천이하면, 제9 트랜지스터(T9)가 턴 온되어서 바이어스 라인(BLi)을 통해 제공되는 바이어스 신호(Bi)가 제1 트랜지스터(T1)의 제1 전극으로 제공될 수 있다. 바이어스 구간(BIP)의 제6 구간(t36)에서 데이터 라인(DLi)을 통해 제공되는 바이어스 신호(Bi)는 소정의 전압 레벨(예를 들면, 3~7V 사이의 전압 레벨)을 가질 수 있다.
도 15는 도 2에 도시된 화소의 구동 구간 및 바이어스 구간의 동작을 설명하기 위한 스캔 신호들 및 발광 제어 신호들의 타이밍도이다.
도 16은 도 2에 도시된 화소의 도 15에 도시된 제1 구간(t41)에서의 동작을 설명하기 위한 도면이다.
도 15 및 도 16을 참조하면, 구동 구간(DRP)은 제1 내지 제3 구간들(t41-t43)을 포함하고, 바이어스 구간(BIP)은 제4 구간(t44) 및 제5 구간(t45)을 포함한다.
구동 구간(DRP)의 제1 구간(t41)에서 하이 레벨의 스캔 신호들(GIj, GCj)에 각각 응답해서 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 각각 턴 온된다. 제4 트랜지스터(T4)가 턴 온됨에 따라 제1 트랜지스터(T1)의 게이트 전극에는 제1 초기화 전압(VINT1)이 제공되고, 제1 트랜지스터(T1)는 초기화될 수 있다.
제1 구간(t41)에서 스캔 신호(EBj)가 로우 레벨로 천이하면, 제7 트랜지스터(T7) 가 턴 온된다. 제7 트랜지스터(T7)가 턴 온됨에 따라 발광 다이오드(ED)의 애노드의 전류는 제4 전압 라인(VL4)으로 바이패스될 수 있다.
제1 구간(t41)에서 스캔 신호(GWj)는 하이 레벨이므로, 제2 트랜지스터(T2)는 턴 오프 상태로 유지된다.
또한 제1 구간(t41)에서 발광 제어 신호(EM1j)가 하이 레벨이므로 제5 트랜지스터(T5)는 턴 오프되고, 발광 제어 신호(EM2j)가 로우 레벨이므로 제6 트랜지스터(T6)는 턴 온된다.
제3 트랜지스터(T3)가 턴 온된 상태에서 제1 트랜지스터(T1)가 소스 팔로워로 동작함에 따라 제1 노드(N1)에는 제1 트랜지스터(T1)의 게이트 전극으로 제공되는 제1 초기화 전압(VINT1)보다 제1 트랜지스터(T1)의 드레솔드 전압(Vth)만큼 높은 전압(VINT1+Vth)이 제공될 수 있다. 즉, 커패시터(Cst)의 양단의 전압 차는 제1 트랜지스터(T1)의 드레솔드 전압(Vth)가 같다. 제1 구간(t41)은 제1 트랜지스터(T1)를 초기화하고, 발광 다이오드(ED)의 애노드의 전류를 바이패스시키고, 제1 트랜지스터(T1)의 드레솔드 전압(Vth)을 보상하는 초기화, 바이패스 및 보상 구간일 수 있다.
도 15에 도시된 구동 구간(DRP)의 제2 구간(t42) 및 제3 구간(t43)은 도 4에 도시된 구동 구간(DRP)의 제3 구간(t13) 및 제4 구간(t14)에 각각 대응하므로 중복되는 설명은 생략한다. 도 15에 도시된 바이어스 구간(BIP)의 제4 구간(t44) 및 제5 구간(t45)은 도 4에 도시된 바이어스 구간(BIP)의 제5 구간(t15) 및 제6 구간(t16)에 각각 대응하므로 중복되는 설명은 생략한다.
도 17는 도 7에 도시된 화소의 구동 구간 및 바이어스 구간의 동작을 설명하기 위한 스캔 신호들 및 발광 제어 신호들의 타이밍도이다.
도 18은 도 7에 도시된 화소의 도 17에 도시된 제1 구간(t51)에서의 동작을 설명하기 위한 도면이다.
도 17 및 도 18을 참조하면, 구동 구간(DRP)은 제1 내지 제3 구간들(t51-t53)을 포함하고, 바이어스 구간(BIP)은 제4 구간(t54) 및 제5 구간(t55)을 포함한다.
구동 구간(DRP)의 제1 구간(t51)에서 하이 레벨의 스캔 신호(GCj)에 응답해서 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 각각 턴 온된다. 제1 구간(t51)에서 스캔 신호들(EBj)가 로우 레벨로 천이하면, 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)가 각각 턴 온된다.
제4 트랜지스터(T4) 및 제8 트랜지스터(T8)가 턴 온됨에 따라 제1 트랜지스터(T1)의 게이트 전극에는 제1 초기화 전압(VINT1)이 제공되고, 제1 트랜지스터(T1)는 초기화될 수 있다.
또한 제7 트랜지스터(T7)가 턴 온됨에 따라 발광 다이오드(ED)의 애노드의 전류는 제4 전압 라인(VL4)으로 바이패스될 수 있다.
제1 구간(t51)에서 스캔 신호(GWj)가 하이 레벨이므로, 제2 트랜지스터(T2)는 턴 오프된다. 또한 제1 구간(t51)에서 발광 제어 신호(EM1j)는 하이 레벨이고, 발광 제어 신호(EM2j)는 로우 레벨이므로, 제5 트랜지스터(T5)는 턴 오프되고, 제6 트랜지스터(T6)는 턴 온된다.
제3 트랜지스터(T3)가 턴 온된 상태에서 제1 트랜지스터(T1)가 소스 팔로워로 동작함에 따라 제1 노드(N1)에는 제1 트랜지스터(T1)의 게이트 전극으로 제공되는 제1 초기화 전압(VINT1)보다 제1 트랜지스터(T1)의 드레솔드 전압(Vth)만큼 높은 전압(VINT1+Vth)이 제공될 수 있다. 즉, 커패시터(Cst)의 양단의 전압 차는 제1 트랜지스터(T1)의 드레솔드 전압(Vth)가 같다. 제1 구간(t51)은 제1 트랜지스터(T1)를 초기화하고, 발광 다이오드(ED)의 애노드의 전류를 바이패스시키고, 제1 트랜지스터(T1)의 드레솔드 전압(Vth)을 보상하는 초기화, 바이패스 및 보상 구간일 수 있다.
도 17에 도시된 구동 구간(DRP)의 제2 구간(t52) 및 제3 구간(t53)은 도 8에 도시된 구동 구간(DRP)의 제3 구간(t23) 및 제4 구간(t24)에 각각 대응하므로 중복되는 설명은 생략한다. 도 17에 도시된 바이어스 구간(BIP)의 제4 구간(t54) 및 제5 구간(t55)은 도 8에 도시된 바이어스 구간(BIP)의 제5 구간(t25) 및 제6 구간(t26)에 각각 대응하므로 중복되는 설명은 생략한다.
도 19는 본 발명의 일 실시예에 따른 화소의 일부 구성을 도시한 단면도이다.
도 19에는 용이한 설명을 위해 도 2에 도시된 구성들 중 발광소자(ED)는 생략하여 도시하였다. 또한 도 19에는 제1 트랜지스터(T1)와 제3 트랜지스터(T3)의 일 부분들을 간략히 도시하였다.
도 2 및 도 19를 참조하면, 표시 패널(DP)은 화소(PX)외에 베이스 기판(BS) 및 복수의 절연층들(10, 20, 30, 40, 50, 60, 70, 80)을 포함할 수 있다.
코팅, 증착 등의 공정을 통해 절연층, 반도체층 및 도전층을 형성한다. 이후, 포토리소그래피 및 식각 공정을 통해 절연층, 반도체층 및 도전층을 선택적으로 패턴닝할 수 있다. 이러한 공정을 통해 반도체 패턴, 도전 패턴, 신호라인 등을 형성한다. 동일한 층상에 배치된 패턴은 동일한 공정을 통해서 형성된다.
베이스층(BS)은 합성수지 필름을 포함할 수 있다. 합성수지층은 열 경화성 수지를 포함할 수 있다. 특히, 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 합성수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 그밖에 베이스층은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
베이스층(BS)의 상면에 적어도 하나의 무기층을 형성한다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 제1 절연층(10)은 외부로부터 이물질이 유입되는 것을 방지하는 배리어층일 수 있다. 제1 절연층(10)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 이들 각각은 복수 개 제공될 수 있고, 실리콘옥사이드층들과 실리콘나이트라이드층들은 교번하게 적층될 수 있다.
제1 절연층(10) 상에 도전층(이하, 제1 도전층)이 배치된다. 제1 도전층은 복수 개의 도전패턴을 포함할 수 있다. 도 19에는 제1 하부 게이트(SC1)가 제1 도전층의 도전 패턴의 일 예로 도시되었다.
제2 절연층(20)은 제1 하부 게이트(SC1)를 커버하도록 제1 절연층(10) 상에 배치될 수 있다. 제2 절연층(20)은 베이스층(BS)과 반도체 패턴 및/또는 도전패턴 사이의 결합력을 향상시킨다. 제2 절연층(20)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 버퍼층 수 있다. 실리콘옥사이드층과 실리콘나이트라이드층은 교번하게 적층될 수 있다.
제2 절연층(20) 상에 반도체층이 배치된다. 반도체층은 복수 개의 반도체 패턴을 포함할 수 있다. 반도체 패턴은 결정질 반도체 물질을 포함할 수 있다. 예를 들어, 반도체 패턴은 다결정 실리콘과 같은 다결정 반도체 물질을 포함할 수 있다.
도 19에 도시된 것과 같이, 제1 트랜지스터(T1)의 제1 전극(S1), 반도체 영역(A1), 제2 전극(D1)이 반도체 패턴으로부터 형성된다. 제1 트랜지스터(T1)의 제1 전극(S1) 및 제2 전극(D1)은 반도체 영역(A1)로부터 서로 반대 방향으로 연장된다.
제2 절연층(20) 상에 제3 절연층(30)이 배치된다.
제3 절연층(30) 상에 도전층(이하, 제2 도전층)이 배치된다. 제2 도전층은 복수 개의 도전 패턴을 포함할 수 있다. 도 19에는 제1 게이트 전극(G1)이 제2 도전층의 도전 패턴의 일 예로 도시되었다.
제3 절연층(30) 상에 제1 게이트 전극(G1)을 커버하는 제4 절연층(40)이 배치된다. 제4 절연층(40)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다.
제4 절연층(40) 상에 도전층(이하, 제3 도전층)이 배치된다. 제3 도전층은 복수 개의 도전 패턴들을 포함할 수 있다. 도 19에는 제1 전극(AE1) 및 제3 하부 게이트(SC3)가 제3 도전층의 도전 패턴들의 일 예로 도시되었다. 제1 전극(AE1)은 제1 게이트 전극(G1)과 중첩할 수 있다.
제4 절연층(40) 상에 제1 전극(AE1) 및 제3 하부 게이트(SC3)를 커버하는 제5 절연층(50)이 배치된다. 본 실시예에서 제5 절연층(50)은 유기층일 수 있으며, 단층 구조를 가질 수 있으나, 특별히 제한되지 않는다.
제5 절연층(50) 상에 도전층(이하, 제4 도전층)이 배치된다. 제4 도전층은 제2 전극(AE2)을 포함할 수 있다. 제2 전극(AE2)은 제1 전극(AE1)과 중첩할 수 있다.
제5 절연층(50) 상에 제2 전극(AE2)을 커버하는 제6 절연층(60)이 배치된다.
제6 절연층(60) 상에 반도체층이 배치된다. 반도체층은 복수 개의 반도체 패턴을 포함할 수 있다. 반도체 패턴은 금속 산화물을 포함할 수 있다. 금속 산화물 반도체는 결정질 또는 비정질 산화물 반도체를 포함할 수 있다. 예를 들어, 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 혼합물을 포함할 수 있다. 산화물 반도체는 인듐-주석 산화물(ITO), 인듐-갈륨-아연 산화물(IGZO), 아연 산화물(ZnO), 인듐-아연 산화물(IZnO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-아연-주석 산화물(IZTO), 아연-주석 산화물(ZTO) 등을 포함할 수 있다.
반도체 패턴은 금속 산화물이 환원되었는지의 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다. 금속 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비환원 영역) 대비 큰 전도성을 갖는다. 환원 영역은 실질적으로 트랜지스터의 소스/드레인 또는 신호라인의 역할을 갖는다. 비환원 영역이 실질적으로 트랜지스터의 반도체 영역(또는 채널)에 해당한다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 반도체 영역일 수 있고, 다른 일부분은 트랜지스터의 소스/드레인일 수 있으며, 또 다른 일부분은 신호 전달영역일 수 있다.
도 19에 도시된 것과 같이, 제3 트랜지스터(T3)의 제1 전극(S3), 반도체 영역(A3), 제2 전극(D3)이 반도체 패턴으로부터 형성된다. 제1 트랜지스터(T3)의 제1 전극(S3) 및 제2 전극(D3)은 반도체 영역(A3)로부터 서로 반대 방향으로 연장된다. 상술한 제1 하부 게이트(SC1) 및 제3 하부 게이트(SC3)는 차광 패턴의 기능을 갖는다. 제1 하부 게이트(SC1) 및 제3 하부 게이트(SC3)는 제1 트랜지스터(T1)의 반도체 영역(A1) 및 제3 트랜지스터(T3)의 반도체 영역(A3)의 하측에 각각 배치되어 외부로부터 이들에 입사되는 광을 블록킹한다.
제6 절연층(60) 상에 제3 트랜지스터(T3)의 제1 전극(S3), 반도체 영역(A3), 제2 전극(D3)을 커버하는 제7 절연층(70)이 배치된다.
제7 절연층(70) 상에 도전층(이하, 제5 도전층)이 배치된다. 제5 도전층은 제3 게이트 전극(G3)을 포함할 수 있다.
제7 절연층(70) 상에 제3 게이트 전극(G3)을 커버하는 제8 절연층(80)이 배치된다.
제8 절연층(80) 상에 도전층(이하, 제6 도전층)이 배치된다. 제6 도전층은 복수 개의 연결 전극을 포함할 수 있다. 도 19에는 제1, 제2 및 제3 연결 전극들(CNE1, CNE2, CNE3)이 예시적으로 도시되었다. 제1 연결 전극(CNE1)은 제3, 제4, 제5, 제6, 제7 및 제8 절연층들(30, 40, 50, 60, 70, 80)을 관통하는 컨택홀(CH1)을 통해서 제1 트랜지스터(T1)의 제2 전극(D1)에 연결된다. 제2 연결 전극(CNE2)은 제3, 제4, 제5, 제6, 제7 및 제8 절연층들(30, 40, 50, 60, 70, 80)을 관통하는 컨택홀(CH2)을 통해서 제1 트랜지스터(T1)의 제1 전극(S1)에 연결되고, 제8 절연층(80)을 관통하는 컨택홀(CH3)을 통해서 제3 트랜지스터(T3)의 제1 전극(S3)에 연결된다. 제2 연결 전극(CNE2)에 의해 제1 트랜지스터(T1)의 제1 전극(S1)과 제3 트랜지스터(T3)의 제1 전극(S3)은 전기적으로 연결될 수 있다. 제3 연결 전극(CNE3)은 제8 절연층(80)을 관통하는 컨택홀(CH4)을 통해서 제3 트랜지스터(T3)의 제2 전극(D3)에 연결된다.
도 19에 도시된 예에서, 제1 트랜지스터(T1)의 게이트 전극(G1)과 제1 전극(AE1)은 커패시터(Cst)를 형성할 수 있다. 또한 제1 전극(AE1)과 제2 전극(AE)은 커패시터(Chold)를 형성할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
DD: 표시 장치
DP: 표시 패널
100: 구동 컨트롤러
200: 데이터 구동 회로
300: 전압 발생기
SD: 스캔 구동 회로
EDC: 발광 구동 회로
PX: 화소

Claims (30)

  1. 제1 전압을 수신하는 제1 전압 라인과 전기적으로 연결되는 제1 전극, 제2 전극 및 게이트 전극을 포함하는 제1 트랜지스터;
    제1 노드와 상기 제1 트랜지스터의 상기 게이트 전극 사이에 연결된 제1 커패시터;
    상기 제1 트랜지스터의 상기 제2 전극에 전기적으로 연결되는 제1 전극 및 제2 전압을 수신하는 제2 전압 라인과 연결된 제2 전극을 포함하는 발광 다이오드;
    상기 제1 트랜지스터의 상기 게이트 전극에 전기적으로 연결되는 제1 전극, 제2 전극 및 제1 스캔 신호(GCj)를 수신하는 게이트 전극을 포함하는 제2 트랜지스터; 및
    상기 제2 트랜지스터의 상기 제2 전극에 전기적으로 연결되는 제1 전극, 제3 전압 라인(VL3, VINT1)과 전기적으로 연결되는 제2 전극 및 제2 스캔 신호(EBj)를 수신하는 게이트 전극을 포함하는 제3 트랜지스터를 포함하고,
    초기화 구간동안 상기 제3 전압 라인으로부터 제공되는 초기화 전압은 상기 제3 트랜지스터(T8) 및 상기 제2 트랜지스터(T4)를 통해 상기 제1 트랜지스터의 상기 게이트 전극으로 제공되고,
    상기 초기화 구간이 종료되면 상기 제2 트랜지스터 및 상기 제3 트랜지스터 중 적어도 하나가 턴 오프되는 화소.
  2. 제 1 항에 있어서,
    상기 제1 트랜지스터의 상기 제1 전극과 연결된 제1 전극, 상기 제1 노드와 연결된 제2 전극 및 상기 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제4 트랜지스터를 더 포함하는 화소.
  3. 제 2 항에 있어서,
    상기 초기화 구간동안 상기 제4 트랜지스터가 턴 온되고, 상기 제1 노드의 전압 레벨은 상기 초기화 전압과 상기 제1 트랜지스터의 드레솔드 전압의 합인 화소.
  4. 제 3 항에 있어서,
    상기 제1 전압 라인과 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극과 연결된 제2 전극, 제1 발광 제어 신호를 수신하는 게이트 전극을 포함하는 제5 트랜지스터;
    상기 제1 트랜지스터의 상기 제2 전극, 상기 발광 다이오드의 상기 제1 전극과 연결된 제2 전극, 제2 발광 제어 신호를 수신하는 게이트 전극을 포함하는 제6 트랜지스터;
    상기 발광 다이오드의 상기 제1 전극과 연결된 제1 전극, 제4 전압 라인과 연결된 제2 전극, 상기 제2 스캔 신호를 수신하는 게이트 전극을 포함하는 제7 트랜지스터; 및
    데이터 라인과 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극과 연결된 제2 전극 및 제3 스캔 신호를 수신하는 게이트 전극을 포함하는 제8 트랜지스터를 더 포함하는 화소.
  5. 제 4 항에 있어서,
    상기 초기화 구간 다음의 기입 구간동안 상기 데이터 라인으로 제공되는 데이터 신호는 상기 제8 트랜지스터 및 상기 제4 트랜지스터를 통해 상기 제1 노드로 전달되는 화소.
  6. 제 4 항에 있어서,
    상기 제1 전압 라인과 상기 제1 노드 사이에 연결된 제2 커패시터를 더 포함하는 화소.
  7. 제 4 항에 있어서,
    상기 초기화 구간은 제1 구간 및 제2 구간을 포함하고,
    상기 제1 구간동안 상기 제5 트랜지스터는 턴 온되고, 상기 제6 트랜지스터는 턴 오프되며,
    상기 제2 구간동안 상기 제5 트랜지스터는 턴 오프되고, 상기 제6 트랜지스터는 턴 온되는 화소.
  8. 제 4 항에 있어서,
    상기 초기화 구간동안 상기 제5 트랜지스터는 턴 오프되고, 상기 제6 트랜지스터는 턴 온되는 화소.
  9. 제 1 항에 있어서,
    한 프레임은 구동 구간 및 바이어스 구간을 포함하고,
    상기 구동 구간은 상기 초기화 구간을 포함하는 화소.
  10. 제 9 항에 있어서,
    상기 바이어스 구간동안 상기 제2 트랜지스터 및 상기 제3 트랜지스터 중 적어도 하나는 턴 오프 상태인 화소.
  11. 제 9 항에 있어서,
    상기 제2 트랜지스터는 N-타입 트랜지스터이고, 상기 제3 트랜지스터는 P-타입 트랜지스터인 화소.
  12. 제 11 항에 있어서,
    상기 바이어스 구간동안 상기 제2 트랜지스터는 턴 오프 상태를 유지하는 화소.
  13. 제 1 항에 있어서,
    상기 제1 트랜지스터의 게이트 전극과 상기 제2 스캔 신호를 수신하는 스캔 라인 사이에 연결된 제3 커패시터를 더 포함하는 화소.
  14. 제 1 항에 있어서,
    상기 제1 노드와 상기 제2 스캔 신호를 수신하는 스캔 라인 사이에 연결된 제3 커패시터를 더 포함하는 화소.
  15. 제 1 항에 있어서,
    데이터 라인과 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극과 연결된 제2 전극 및 제3 스캔 신호를 수신하는 게이트 전극을 포함하는 제4 트랜지스터; 및
    바이어스 라인과 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극과 연결된 제2 전극 및 제4 스캔 신호를 수신하는 게이트 전극을 포함하는 제4 트랜지스터를 더 포함하는 화소.
  16. 제1 스캔 라인, 제2 스캔 라인 및 데이터 라인에 연결된 화소;
    상기 화소를 구동하기 위한 제1 스캔 신호 및 제2 스캔 신호를 상기 제1 스캔 라인 및 제2 스캔 라인 각각으로 출력하는 스캔 구동 회로;
    구동 구간동안 데이터 신호를 상기 데이터 라인으로 출력하고, 바이어스 구간동안 바이어스 신호를 상기 데이터 라인으로 출력하는 데이터 구동 회로; 및
    상기 스캔 구동 회로 및 상기 데이터 구동 회로를 제어하는 구동 컨트롤러를 포함하되,
    상기 화소는,
    제1 전압을 수신하는 제1 전압 라인과 전기적으로 연결되는 제1 전극, 제2 전극 및 게이트 전극을 포함하는 제1 트랜지스터;
    제1 노드와 상기 제1 트랜지스터의 상기 게이트 전극 사이에 연결된 제1 커패시터;
    상기 제1 트랜지스터의 상기 제2 전극에 전기적으로 연결되는 제1 전극 및 제2 전압을 수신하는 제2 전압 라인과 연결된 제2 전극을 포함하는 발광 다이오드;
    상기 제1 트랜지스터의 상기 게이트 전극에 전기적으로 연결되는 제1 전극, 제2 전극 및 상기 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터; 및
    상기 제2 트랜지스터(T4)의 상기 제2 전극에 전기적으로 연결되는 제1 전극, 제3 전압 라인과 전기적으로 연결되는 제2 전극 및 상기 제2 스캔 신호(EBj)를 수신하는 게이트 전극을 포함하는 제3 트랜지스터를 포함하고,
    상기 구동 구간 내 초기화 구간동안 상기 제3 전압 라인으로부터 제공되는 초기화 전압은 상기 제3 트랜지스터 및 상기 제2 트랜지스터를 통해 상기 제1 트랜지스터의 상기 게이트 전극으로 제공되고,
    상기 바이어스 구간동안 상기 제2 트랜지스터 및 상기 제3 트랜지스터 중 적어도 하나가 턴 오프되는 표시 장치.
  17. 제 16 항에 있어서,
    상기 구동 컨트롤러는 구동 주파수를 결정하고, 결정된 구동 주파수에 따라 상기 데이터 구동 회로 및 상기 스캔 구동 회로를 제어하는 표시 장치.
  18. 제 16 항에 있어서,
    상기 제1 트랜지스터의 상기 제1 전극과 연결된 제1 전극, 상기 제1 노드와 연결된 제2 전극 및 상기 제1 스캔 신호를 수신하는 게이트 전극을 포함하는 제4 트랜지스터를 더 포함하는 표시 장치.
  19. 제 18 항에 있어서,
    상기 초기화 구간동안 상기 제4 트랜지스터가 턴 온되고, 상기 제1 노드의 전압 레벨은 상기 초기화 전압과 상기 제1 트랜지스터의 드레솔드 전압의 합인 표시 장치.
  20. 제 19 항에 있어서,
    상기 제1 전압 라인과 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극과 연결된 제2 전극, 제1 발광 제어 신호를 수신하는 게이트 전극을 포함하는 제5 트랜지스터;
    상기 제1 트랜지스터의 상기 제2 전극, 상기 발광 다이오드의 상기 제1 전극과 연결된 제2 전극, 제2 발광 제어 신호를 수신하는 게이트 전극을 포함하는 제6 트랜지스터;
    상기 발광 다이오드의 상기 제1 전극과 연결된 제1 전극, 제4 전압 라인과 연결된 제2 전극, 상기 제2 스캔 신호를 수신하는 게이트 전극을 포함하는 제7 트랜지스터; 및
    데이터 라인과 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극과 연결된 제2 전극 및 제3 스캔 신호를 수신하는 게이트 전극을 포함하는 제8 트랜지스터를 더 포함하는 표시 장치.
  21. 제 20 항에 있어서,
    상기 제1 전압 라인과 상기 제1 노드 사이에 연결된 제2 커패시터를 더 포함하는 표시 장치.
  22. 제 20 항에 있어서,
    상기 초기화 구간은 제1 구간 및 제2 구간을 포함하고,
    상기 제1 구간동안 상기 제5 트랜지스터는 턴 온되고, 상기 제6 트랜지스터는 턴 오프되며,
    상기 제2 구간동안 상기 제5 트랜지스터는 턴 오프되고, 상기 제6 트랜지스터는 턴 온되는 표시 장치.
  23. 제 20 항에 있어서,
    상기 초기화 구간동안 상기 제5 트랜지스터는 턴 오프되고, 상기 제6 트랜지스터는 턴 온되는 표시 장치.
  24. 제 20 항에 있어서,
    상기 제1 발광 제어 신호 및 상기 제2 발광 제어 신호를 출력하는 발광 구동 회로를 더 포함하고,
    상기 스캔 구동 회로는 상기 제3 스캔 신호를 더 출력하는 표시 장치.
  25. 제1 전압을 수신하는 제1 전압 라인과 전기적으로 연결되는 제1 전극, 제2 전극 및 게이트 전극을 포함하는 제1 트랜지스터;
    제1 노드와 상기 제1 트랜지스터의 상기 게이트 전극 사이에 연결된 제1 커패시터;
    상기 제1 트랜지스터의 상기 제2 전극에 전기적으로 연결되는 제1 전극 및 제2 전압을 수신하는 제2 전압 라인과 연결된 제2 전극을 포함하는 발광 다이오드;
    상기 제1 트랜지스터의 상기 게이트 전극에 전기적으로 연결되는 제1 전극, 제3 전압 라인과 연결된 제2 전극 및 제1 스캔 신호(GIj)를 수신하는 게이트 전극을 포함하는 제2 트랜지스터; 및
    상기 제1 트랜지스터의 상기 제1 전극과 전기적으로 연결되는 제1 전극, 상기 제1 노드에 연결된 제2 전극 및 제2 스캔 신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터를 포함하고
    초기화 구간 및 보상 구간 각각에서 상기 제3 전압 라인으로부터 제공되는 초기화 전압은 상기 제2 트랜지스터를 통해 상기 제1 트랜지스터의 상기 게이트 전극으로 제공되고,
    상기 초기화 구간 및 상기 보상 구간 각각에서 상기 제3 트랜지스터는 턴 온 상태인 화소.
  26. 제 25 항에 있어서,
    데이터 라인과 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극과 연결된 제2 전극 및 제3 스캔 신호(GWj)를 수신하는 게이트 전극을 포함하는 제4 트랜지스터;
    상기 제1 전압 라인과 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극과 연결된 제2 전극, 제1 발광 제어 신호를 수신하는 게이트 전극을 포함하는 제5 트랜지스터;
    상기 제1 트랜지스터의 상기 제2 전극, 상기 발광 다이오드의 상기 제1 전극과 연결된 제2 전극, 제2 발광 제어 신호를 수신하는 게이트 전극을 포함하는 제6 트랜지스터; 및
    상기 발광 다이오드의 상기 제1 전극과 연결된 제1 전극, 제4 전압 라인과 연결된 제2 전극, 상기 제4 스캔 신호를 수신하는 게이트 전극을 포함하는 제7 트랜지스터를 더 포함하는 화소.
  27. 제 26 항에 있어서,
    상기 초기화 구간동안 상기 제5 트랜지스터가 턴 온되고, 상기 제1 전압 라인의 제1 구동 전압은 상기 제5 트랜지스터 및 상기 제3 트랜지스터를 통해 상기 제1 노드로 전달되는 화소.
  28. 제 26 항에 있어서,
    상기 보상 구간동안 상기 제6 트랜지스터 및 상기 제7 트랜지스터는 턴 온되고,
    상기 제1 커패시터의 양단의 전압 차는 상기 제1 트랜지스터의 드레솔드 전압에 대응하는 화소.
  29. 제 25 항에 있어서,
    한 프레임은 구동 구간 및 바이어스 구간을 포함하고,
    상기 구동 구간은 상기 초기화 구간 및 상기 보상 구간을 포함하고,
    상기 바이어스 구간동안 상기 제2 트랜지스터는 턴 오프 상태인 화소.
  30. 제 25 항에 있어서,
    상기 제1 트랜지스터는 P-타입 트랜지스터이고, 상기 제2 트랜지스터 및 상기 제3 트랜지스터 각각은 N-타입 트랜지스터인 화소.
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