WO2014021158A1 - 表示装置およびその駆動方法 - Google Patents

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light emission
emission control
transistor
scanning
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将紀 小原
野口　登
宣孝 岸
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シャープ株式会社
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Definitions

  • the present invention relates to a display device, and more particularly to a display device including a pixel circuit including an electro-optical element such as an organic EL (Electro Luminescence) element and a driving method thereof.
  • a display device including a pixel circuit including an electro-optical element such as an organic EL (Electro Luminescence) element and a driving method thereof.
  • an electro-optical element such as an organic EL (Electro Luminescence) element
  • An organic EL display device is known as a thin, high image quality, low power consumption display device.
  • a plurality of pixel circuits including an organic EL element which is a self-luminous electro-optical element driven by a current and a driving transistor are arranged in a matrix.
  • a transistor for controlling light emission / non-light emission of the organic EL element (hereinafter referred to as “light emission control transistor”) in order to suppress abnormal light emission or the like of the organic EL element that may occur when the data voltage is written to the pixel circuit.
  • an organic EL display device in which is provided in a pixel circuit is known.
  • a plurality of pixel circuits are provided corresponding to a plurality of scanning lines and a plurality of emission lines.
  • the scanning line corresponding to each pixel circuit controls the writing timing of the data voltage.
  • the emission line corresponding to each pixel circuit controls the light emission / non-light emission timing of the organic EL element.
  • the plurality of scan lines are driven by a scan driver (scan driver).
  • the plurality of emission lines are driven by an emission driver (light emission control drive unit).
  • Patent Document 1 discloses an organic EL display device in which a scanning driver and an emission driver are integrally formed.
  • FIG. 15 is a circuit diagram for explaining the configuration of the scan driver and the emission driver (hereinafter collectively referred to as “scan / emission driver” and denoted by reference numeral 300) disclosed in Patent Document 1.
  • the number of scanning lines and emission lines is n (n is an integer of 2 or more).
  • the scan / emission driver 300 includes a shift register 310, n first NAND gates NAND11 to 1n, n NOR gates NOR11 to 1n, and n second NAND gates NAND21 to 2n.
  • the i-th first NAND gate NAND1i (i is an integer of 1 to n) receives the output SRi of the i-th stage and the output SRi + 1 of the i + 1-th stage of the shift register 310, and outputs based on them as the i-th line. Supply to emission line EMi.
  • the i-th NOR gate NOR1i receives the i-th output SRi and the i + 1-th output SRi + 1 of the shift register 310 as inputs.
  • the i-th second NAND gate NAND2i receives the output OUTi of the i-th NOR gate 1i and the clip signal CLIP, and supplies an output based on them to the i-th scanning line Si.
  • a scan driver is realized by the shift register 310, the n NOR gates NOR11 to 1n, and the n second NAND gates NAND21 to 2n, and the shift register 310 and the n first NAND gates NAND11 to 1n.
  • An emission driver is realized.
  • the first NAND gate NAND1i in the i-th row is, for example, a CMOS (Complementary Metal Oxide Semiconductor) circuit as shown in FIG. More specifically, the first NAND gate NAND1i in the i-th row is referred to as a power supply line that supplies a high-level logic power supply voltage VDD (hereinafter referred to as “high-level logic power supply line”), and is represented by the same symbol VDD as the high-level logic power supply voltage.
  • VDD high-level logic power supply line
  • low-level logic power supply line for supplying a low-level logic power supply voltage VSS (hereinafter referred to as “low-level logic power supply line”, which is represented by the same symbol VSS as the low-level logic power supply voltage).
  • P-channel transistors TP1 and TP2 and two p-channel transistors TP1 and TP2 provided in series between the high-level logic power supply line VDD and the low-level logic power supply line VSS, respectively.
  • the n-channel transistors TN1 and TN2 are used. For this reason, in the organic EL display device disclosed in Patent Document 1, four transistors are required for each emission line, and the circuit scale of the emission driver increases.
  • an object of the present invention is to provide a display device such as an organic EL display device in which the circuit scale of an emission driver (light emission control drive unit) is reduced, and a driving method thereof.
  • a first aspect of the present invention is an active matrix display device, Corresponding to a plurality of data lines, a plurality of scanning lines, a plurality of light emission control lines along each of the plurality of scanning lines, the plurality of data lines, the plurality of scanning lines, and the plurality of light emission control lines.
  • a display unit including a plurality of pixel circuits arranged in a row, A scan driver that sequentially selects the plurality of scan lines;
  • the pixel circuit includes: An electro-optic element driven by electric current; A first input transistor that is turned on when a control terminal is connected to the corresponding scan line and the scan line is selected; A drive transistor that is provided in series with the electro-optic element and controls a drive current to be supplied to the electro-optic element according to a data voltage supplied via the corresponding data line and the first input transistor;
  • a control terminal is connected to the corresponding light emission control line, and includes a light emission control transistor provided in series with the electro-optic element,
  • the light emission control driving unit includes: A potential of the light emission control line is provided corresponding to each light emission control line, depending on the state of the scan line preceding the scan line along the light emission control line or the scan line along the light emission control line.
  • Off control switching element for changing the emission control transistor to an off level at which the light emission control transistor is turned off
  • the light emission control transistor is provided in correspondence with each light emission control line, and the light emission control transistor is turned on according to the state of any one of the scanning lines following the scanning line along the light emission control line.
  • an on-control switching element for changing to an on-level.
  • the off-control switching element is configured such that when one of the scanning lines preceding the scanning line along the corresponding light emission control line or the scanning line along the corresponding light emission control line is changed to a selected state, the potential of the light emission control line is changed.
  • the on control switching element is configured to change the potential of the light emission control line to the on level when any of the scanning lines following the scanning line along the corresponding light emission control line is changed to a selected state. To do.
  • the off-control switching element has a control terminal connected to one of the scanning lines preceding the scanning line along the corresponding light emission control line or the scanning line along the corresponding light emission control line, and the first light emission control line is connected to the first control line.
  • the conduction terminal is connected
  • the on-control switching element is characterized in that a control terminal is connected to one of the scanning lines following the scanning line along the corresponding light emission control line, and a first conduction terminal is connected to the light emission control line.
  • the first input transistor and the light emission control transistor have the same conductivity type,
  • the off-level voltage is applied to the second conduction terminal of the off-control switching element,
  • the second conduction terminal of the on-control switching element is connected to a scanning line to which the control terminal is connected.
  • the control terminal of the off-control switching element is connected to a scanning line immediately before a scanning line along a corresponding light emission control line.
  • control terminal of the on-control switching element is connected to a scanning line immediately after a scanning line along a corresponding light emission control line.
  • a seventh aspect of the present invention in the first aspect of the present invention, It further has a termination part for terminating each light emission control line.
  • the pixel circuit includes: A drive capacitance element that holds a voltage for controlling the drive transistor; A second input transistor having a control terminal connected to the scan line preceding the corresponding scan line; The first input transistor and the second input transistor are provided in parallel between the corresponding data line and the drive capacitor element.
  • a ninth aspect of the present invention is the eighth aspect of the present invention.
  • the first input transistor is a thin film transistor in which a channel layer is formed of an oxide semiconductor, microcrystalline silicon, or amorphous silicon.
  • Each of the scanning drive unit and the light emission control drive unit is arranged on one end side of the display unit.
  • the data voltage indicates one of a plurality of primary colors;
  • the pixel circuit forms a sub-pixel of any of the primary colors;
  • a time-division data voltage supply unit that supplies a data voltage indicating any one of the plurality of primary colors to the plurality of data lines in a time-sharing manner;
  • the scanning driver is configured to set a scanning line corresponding to the pixel circuit to a selected state when a data voltage indicating the primary color is to be supplied to a pixel circuit forming a sub-pixel of each primary color.
  • a twelfth aspect of the present invention includes a plurality of data lines, a plurality of scanning lines, a plurality of light emission control lines along each of the plurality of scanning lines, the plurality of data lines, the plurality of scanning lines, and A display unit including a plurality of pixel circuits arranged corresponding to the plurality of light emission control lines, and the pixel circuit has a control terminal connected to the corresponding scanning line and the scanning line is selected
  • a first input transistor that is turned on in series with the electro-optic element, and is supplied to the electro-optic element in accordance with a corresponding data line and a data voltage supplied through the first input transistor.
  • An active matrix type display comprising: a drive transistor for controlling a driving current to be driven; and a light emission control transistor having a control terminal connected to the corresponding light emission control line and provided in series with the electro-optic element.
  • a method of driving a device A scanning step of sequentially selecting the plurality of scanning lines; A light emission control step of driving the plurality of light emission control lines, The light emission control step includes: By controlling an off-control switching element provided corresponding to each light emission control line, one of the scanning lines preceding the scanning line along the light emission control line or the state of the scanning line along the light emission control line According to the off control step of changing the potential of the light emission control line to an off level at which the light emission control transistor is turned off; By controlling an on-control switching element provided corresponding to each light emission control line, the potential of the light emission control line depends on the state of one of the scanning lines following the scanning line along the light emission control line. And an on control step of changing the light emission control transistor to an on level at which the light emission control transistor is turned on.
  • the potential of the corresponding light emission control line is controlled by the off control switching element and the on control switching element in the light emission control drive unit, thereby driving the plurality of light emission control lines.
  • the light emission control drive unit has a configuration in which a total of two switching elements (for example, transistors), that is, an off control switching element and an on control switching element, are provided for each light emission control line. Can also be reduced.
  • the light emission control line can be driven by changing the potential of the light emission control line when the scanning line changes to the selected state.
  • the off-control switching element is controlled by one of the scanning lines preceding the scanning line along the corresponding light emission control line or the potential of the scanning line along the light emission control line
  • the potential of the light emission control line can be controlled by controlling the on-control switching element by the potential of any one of the scanning lines subsequent to the scanning line along the corresponding light emission control line.
  • the potential of the scanning line is used when the potential of the light emission control line is changed to the on level. For this reason, power supply lines for changing the potential of the light emission control line to the on level can be reduced.
  • the potential of the light emission control line changes to the off level. Can be made.
  • the potential of the light emission control line changes to the on level. Can be made.
  • the potential of the light emission control line can be reliably maintained.
  • the voltage is supplied from the data line to the drive capacitor element via the second input transistor before the voltage is supplied from the data line to the drive capacitor element via the first input transistor.
  • preliminary charging is performed when the scanning line preceding the scanning line corresponding to the pixel circuit is selected. Accordingly, even when the mobility of the first input transistor is relatively low or when the selection period of each scanning line cannot be sufficiently ensured, the display capacity is maintained because the drive capacitor element is charged to a desired voltage. be able to.
  • a thin film transistor in which a channel layer is formed of an oxide semiconductor, microcrystalline silicon, or amorphous silicon is used as the first input transistor. It can be used to achieve the same effect as the eighth aspect of the present invention.
  • the scanning drive unit and the light emission control drive unit are arranged on the same side with respect to the display unit. For this reason, a signal of a scanning line with a small waveform dullness is used in the light emission control driving unit. Thereby, the light emission control drive part can drive a some light emission control line correctly.
  • the data voltage indicating one of the plurality of primary colors is supplied to the plurality of data lines in a time-sharing manner, so that the circuit scale for outputting the data voltage can be reduced.
  • the same effect as that of the first aspect of the present invention can be achieved in the display device driving method.
  • FIG. 1 is a block diagram illustrating a configuration of an organic EL display device according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram illustrating a configuration of a pixel circuit illustrated in FIG. 1. It is a circuit diagram for demonstrating the structure of the emission driver shown in FIG. It is a circuit diagram for demonstrating the other structure regarding the edge part of the emission line in the said 1st Embodiment. It is a circuit diagram for demonstrating the other structure regarding the edge part of the emission line in the said 1st Embodiment.
  • FIG. 4 is a timing chart for explaining operations of the circuit circuit shown in FIG. 2 and the emission driver shown in FIG. 3. It is a figure which shows the layout of a NAND gate.
  • FIG. 10 is a circuit diagram for explaining the configuration of the emission driver shown in FIG. 9. It is a block diagram which shows the structure of the organic electroluminescence display which concerns on the 3rd Embodiment of this invention. It is a circuit diagram which shows the connection relation of the pixel circuit and various wiring in the said 3rd Embodiment. It is a circuit diagram for demonstrating the structure of the emission driver shown in FIG. 14 is a timing chart for explaining operations of the pixel circuit shown in FIG. 12 and the emission driver shown in FIG. It is a circuit diagram for demonstrating the structure of a scanning / emission driver. It is a circuit diagram which shows the structure of a NAND gate.
  • m, n, k, and l are integers of 2 or more, and i is an integer of 1 to n. Further, j is an integer of 1 to m in the first and second embodiments, and is an integer of 1 to k in the third embodiment.
  • the transistor included in the pixel circuit in each embodiment is a field effect transistor, typically a thin film transistor.
  • FIG. 1 is a block diagram showing a configuration of an active matrix organic EL display device 1 according to the first embodiment of the present invention.
  • the organic EL display device 1 includes a display unit 10, a display control circuit 20, a source driver 30, a scanning driver 40, and an emission driver 50.
  • the source driver 30 corresponds to a data driver
  • the scan driver 40 corresponds to a scan driver
  • the emission driver 50 corresponds to a light emission control driver. Any one, any two, or all of the source driver 30, the scan driver 40, and the emission driver 50 may be formed integrally with the display unit 10.
  • the scanning driver 40 and the emission driver 50 are respectively disposed on one end side (hereinafter referred to as “left side”) and the other end side (hereinafter referred to as “right side”) of the display unit 10.
  • the scanning driver 40 and the emission driver 50 may be disposed on the right side and the left side of the display unit 10, respectively.
  • the display unit 10 is provided with m data lines D1 to Dm and n scanning lines S1 to Sn orthogonal thereto.
  • the extending direction of the data lines is the column direction
  • the extending direction of the scanning lines is the row direction.
  • a component along the column direction may be referred to as a “column”
  • a component along the row direction may be referred to as a “row”.
  • the display unit 10 further includes m ⁇ n pixel circuits 11 corresponding to the m data lines D1 to Dm and the n scanning lines S1 to Sn.
  • Each pixel circuit 11 includes a red (R) sub-pixel (hereinafter referred to as “R sub-pixel”), a green (G) sub-pixel (hereinafter referred to as “G sub-pixel”), and a blue (B) sub-pixel. (Hereinafter referred to as “B sub-pixel”) and the pixel circuits 11 arranged in the row direction form, for example, an R sub-pixel, a G sub-pixel, and a B sub-pixel in order from the scan driver 40 side.
  • the types of sub-pixels are not limited to red, green, and blue, but may be cyan, magenta, yellow, or the like.
  • the display unit 10 includes a power line (not shown) for supplying a high-level pixel power supply voltage ELVDD (hereinafter referred to as “high-level pixel power supply line” and denoted by the same symbol ELVDD as the high-level pixel power supply voltage).
  • a power supply line for supplying the level pixel power supply voltage ELVSS (hereinafter referred to as “low level pixel power supply line”, which is represented by the same symbol ELVSS as the low level pixel power supply voltage) is provided.
  • Each of the high level pixel power supply voltage ELVDD and the low level pixel power supply voltage ELVSS is a fixed voltage.
  • the display control circuit 20 controls the source driver 30 and the scan driver 40 by transmitting the video data DA and the source control signal CT1 to the source driver 30 and the scan control signal CT2 to the scan driver 40.
  • the source control signal CT1 includes, for example, a source start pulse, a source clock, and a latch strobe signal.
  • the scan control signal CT2 includes, for example, a scan start pulse and a scan clock.
  • the source driver 30 is connected to the m data lines D1 to Dm and drives them. More specifically, the source driver 30 includes a shift register (not shown), a sampling circuit, a latch circuit, m D / A converters, m buffers, and the like.
  • the shift register sequentially outputs sampling pulses by sequentially transferring source start pulses in synchronization with the source clock.
  • the sampling circuit sequentially stores video data DA for one row according to the timing of the sampling pulse.
  • the latch circuit captures and holds the video data DA for one row stored in the sampling circuit in accordance with the latch strobe signal, and the video data DA (hereinafter referred to as “gradation”) of each sub-pixel included in the video data for the one row. Data ”) to the corresponding D / A converter.
  • the D / A converter converts the received gradation data into a data voltage and outputs it.
  • the data voltage output from the D / A converter is supplied to the corresponding data line via the corresponding buffer.
  • the scan driver 40 is connected to the n scan lines S1 to Sn and drives them. More specifically, the scan driver 40 includes a shift register (not shown) and n buffers. The shift register sequentially transfers scan start pulses in synchronization with the scan clock. The output signal from each stage of the shift register is supplied to the corresponding scanning line via the corresponding buffer. In this way, the scan driver 40 sequentially selects the n scan lines S1 to Sn in order from the scan line S1.
  • the emission driver 50 is connected to n emission lines EM1 to EMn and drives them.
  • the emission driver 50 is provided with a low level logic power supply line VSS (not shown). The detailed configuration of the emission driver 50 will be described later.
  • FIG. 2 is a circuit diagram showing a configuration of the pixel circuit 11 in the i-th row and j-th column shown in FIG.
  • the pixel circuit 11 includes one organic EL element OLED, four transistors T1 to T4, and one capacitor C1.
  • the transistor T1 is a drive transistor
  • the transistor T2 is a first input transistor
  • the transistor T3 is a second input transistor
  • the transistor T4 is a light emission control transistor.
  • the capacitor C1 corresponds to a drive capacitance element
  • the organic EL element OLED corresponds to an electro-optical element driven by current.
  • the transistors T1 to T4 are all n-channel TFTs.
  • the transistor T1 is provided in series with the organic EL element OLED, and a drain terminal as a first conduction terminal is connected to the high-level pixel power line ELVDD.
  • a gate terminal (corresponding to a control terminal; the same applies to the gate terminals of other transistors) is connected to the i-th scanning line Si, and between the data line Dj and the gate terminal of the transistor T1. Is provided.
  • the transistor T3 has a gate terminal connected to the (i-1) th scanning line Si-1 which is the scanning line immediately before the ith scanning line Si, and is provided between the data line Dj and the gate terminal of the transistor T1. It has been.
  • “immediately preceding scanning line” means a scanning line in which the selected order is immediately preceding.
  • the transistor T4 has a gate terminal connected to the i-th emission line EMi, and is provided between the source terminal as the second conduction terminal of the transistor T1 and the anode terminal of the organic EL element OLED.
  • the capacitor C1 has one end and the other end connected to the gate terminal and the source terminal of the transistor T1, respectively.
  • the capacitor C1 holds the gate-source voltage Vgs of the transistor T1.
  • the cathode terminal of the organic EL element OLED is connected to the low level pixel power line ELVSS.
  • a connection point between the gate terminal of the transistor T1, one end of the capacitor C1, and the conduction terminal of the transistor T2 located on the gate terminal side of the transistor T1 is referred to as a “gate node VG” for convenience.
  • FIG. 3 is a circuit diagram for explaining the configuration of the emission driver 50 shown in FIG.
  • the scanning driver 40 is disposed on the left side of the display unit 10
  • the emission driver 50 is disposed on the right side of the display unit 10.
  • the emission driver 50 includes an on control transistor T1e and an off control transistor T2e provided corresponding to each emission line.
  • the on control transistor T1e corresponds to an on control switching element
  • the off control transistor T2e corresponds to an off control switching element.
  • the on control transistor T1e and the off control transistor T2e are n-channel TFTs.
  • the emission line EMi in the i-th row and the related components will be described, and description of the emission lines in the other rows and the related components may be omitted.
  • An on-control transistor T1e provided corresponding to the i-th emission line EMi (hereinafter referred to as “i-th on-control transistor T1e”) scans the i-th line along the i-th emission line EMi.
  • i-th on-control transistor T1e scans the i-th line along the i-th emission line EMi.
  • the i + 1-th scanning line Si + 1 which is the scanning line immediately after the line Si
  • the potential of the i-th emission line EMi is changed to the on level.
  • “immediately following scanning line” means a scanning line in which the selected order is immediately after.
  • the scanning line is in a selected state means that the potential of the scanning line is on level (refers to a level at which a transistor in the pixel circuit 11 is turned on).
  • the scanning line is in a non-selected state means that the potential of the scanning line is off level (refers to a level at which the transistor in the pixel circuit 11 is turned off).
  • the on level and the off level are a high level (VDD) and a low level (VSS), respectively. More specifically, in the i-th row ON control transistor T1e, the gate terminal and the drain terminal as the second conduction terminal are connected to the (i + 1) th scanning line Si + 1, and the first conduction to the i-th emission line EMi. A source terminal as a terminal is connected.
  • An off control transistor T2e (hereinafter referred to as “i-th off control transistor T2e”) provided corresponding to the i-th emission line EMi scans the i-th line along the i-th emission line EMi.
  • the scanning line Si-1 of the i-1th row which is the scanning line immediately before the line Si, is changed to the selected state, the potential of the emission line EMi of the ith row is changed to the off level.
  • the i-th off control transistor T2e has a gate terminal connected to the (i-1) th scanning line Si-1, and an i-th emission line EMi having a drain terminal as a first conduction terminal.
  • a source terminal as a second conduction terminal is connected to the low-level logic power supply line VSS.
  • the potential of the low level logic power supply line VSS corresponds to the above-described low level.
  • Cem shown in FIG. 3 represents the total capacity (wiring capacity and parasitic capacity) of the emission lines in each row.
  • a termination transistor T3e is provided at the end of the emission line of each row on the scanning driver 40 side as a termination for terminating the emission line.
  • Each termination transistor T3e is an n-channel type, and a gate terminal is connected to an end of the emission line.
  • Each termination transistor T3e may be a p-channel type.
  • the source terminal and the drain terminal of each termination transistor T3e are in a floating state, for example.
  • the termination transistor T3e is provided in order to maintain the emission line in a floating state when both of the on-control transistor T1e and the off-control transistor T2e are in the off state, and reliably maintain the potential of the emission line.
  • a termination capacitor C3e having one end connected to the emission line and the other end connected to, for example, the low-level logic power supply line VSS may be provided. This also allows the emission line to be maintained in a floating state when both the on-control transistor T1e and the off-control transistor T2e are in the off state, so that the potential of the emission line can be reliably maintained. Further, as shown in FIG.
  • a termination portion such as the termination transistor T3e or the termination capacitor C3e may not be provided.
  • the emission line capacitance Cem can maintain the emission line in the floating state when both the on-control transistor T1e and the off-control transistor T2e are in the off state, thereby maintaining the potential of the emission line. If the emission line capacitance Cem of each row is insufficient, it is desirable to provide a termination capacitor C3e that functions as an additional capacitance of the capacitance Cem, rather than providing the termination transistor T3e.
  • FIG. 6 is a timing chart for explaining the operation of the picture circuit 11 shown in FIG. 2 and the emission driver 50 shown in FIG. First, the operation of the picture circuit 11 shown in FIG. 2 will be described with reference to FIGS.
  • time t1 to t2 is the selection period of the i-1th scanning line Si-1
  • time t2 to t3 is the selection period of the ith scanning line Si
  • time t3 to t4 is i + 1. This is the selection period of the scanning line Si + 1 in the row.
  • the selection period of the i-th scanning line Si is referred to as “i-th selection period”. As shown in FIG.
  • the emission line EMi in the i-th row is at a low level during the selection period of the scanning lines Si-1 and Si in the i-1th row and the i-th row, and the period in which the emission line EMi is at the low level is displayed. It overlaps the emission line EMi-1 in the (i-1) th row by one horizontal period (1H period).
  • the scanning lines Si-1 to Si + 1 in the (i-1) th row to the (i + 1) th row are at a low level, and the emission line EMi in the i-th row is at a high level.
  • the potential of the gate node VG maintains the initial level.
  • the initial level may be set to the ground potential by setting all the scan lines to the selected state and setting all the data lines to the ground potential during the blanking period after the scanning of all the scan lines is completed.
  • the transistor T4 since the transistor T4 is in the on state, the source terminal of the transistor T1 and the anode terminal of the organic EL element OLED are electrically connected to each other. Therefore, the transistor T1 supplies a driving current corresponding to the initial level to the organic EL element OLED, and the organic EL element OLED emits light with a luminance corresponding to the driving current.
  • the transistor T4 is turned off. For this reason, the source terminal of the transistor T1 and the anode terminal of the organic EL element OLED are electrically separated from each other. Thereby, supply of the drive current to the organic EL element OLED by the transistor T1 is stopped, and the organic EL element OLED does not emit light. Therefore, abnormal light emission of the organic EL element OLED that may occur when the data voltage is supplied to the gate node VG is suppressed.
  • the i-th emission line EMi maintains a low level until time t3.
  • the transistor T3 is turned on. For this reason, the data voltage Vdatai ⁇ 1 of the (i ⁇ 1) th row is supplied to the gate node VG through the data line Dj and the transistor T3. Thereafter, during the period up to time t2, the potential of the gate node VG changes according to the data voltage Vdata-1 of the (i-1) th row. At this time, the capacitor C1 is charged to the gate-source voltage Vgs which is the difference between the potential of the gate node VG and the source potential of the transistor T1.
  • preliminary charging is performed in the selection period of the (i ⁇ 1) th row in the pixel circuit 11 of the i th row.
  • the potential of the gate node VG approaches the target level (Vdatai) to be reached in the selection period of the i-th row.
  • the transistor T3 is turned off. Further, since the i-th scanning line Si changes to high level, the transistor T2 is turned on. Therefore, the data voltage Vdatai of the i-th row is supplied to the gate node VG via the data line Dj and the transistor T2. Thereafter, during the period up to t3, the potential of the gate node VG changes according to the data voltage Vdatai of the i-th row. At this time, the capacitor C1 is charged to the gate-source voltage Vgs which is the difference between the potential of the gate node VG and the source potential of the transistor T1.
  • the potential of the gate node VG is set to a level close to the data voltage Vdatai of the i-th row in advance by the above-described preliminary charging, the potential of the gate node VG is surely set in the selection period of the i-th row. Become Vdatai. Thereby, in the selection period of the i-th row, the capacitor C1 is charged to the gate-source voltage Vgs given by the following equation (1).
  • VS represents the source potential of the transistor T1, and is a constant for convenience of explanation.
  • the i-th scanning line Si changes to low level, so that the transistor T2 is turned off.
  • the gate-source voltage Vgs held by the capacitor C1 is determined to a value represented by the above equation (1).
  • the i-th emission line EMi changes to a high level, so that the source terminal of the transistor T1 and the anode terminal of the organic EL element OLED are electrically connected to each other.
  • the transistor T1 supplies the drive current Ioled to the organic EL element OLED according to the gate-source voltage Vgs held by the capacitor C1. More specifically, the transistor T1 supplies the drive current Ioled given by the following formula (2) to the organic EL element OLED.
  • the i-th row off control transistor T2e is turned off.
  • both the ON control transistor T1e and the OFF control transistor T2e in the i-th row are in the OFF state.
  • the emission line EMi in the i-th row is in a floating state, and its potential is maintained at a low level.
  • the on control transistor T1e in the ith row is turned off.
  • both the ON control transistor T1e and the OFF control transistor T2e in the i-th row are in the OFF state.
  • the emission line EMi in the i-th row is in a floating state, and its potential is maintained at a high level.
  • the operation of the emission driver 50 in the present embodiment is maintained by maintaining the high level or the low level using the floating state of the emission line realized by using the on control transistor T1e and the off control transistor T2e. Realized.
  • FIG. 7 is a diagram showing a layout of the first NAND gate NAND1i in the i-th row in the organic EL display device disclosed in Patent Document 1.
  • a one-dot chain line shown in FIG. 7 represents an approximate layout range of the first NAND gate NAND1i in the i-th row.
  • the widths of various wirings shown in FIG. 7 are equal.
  • each transistor is assumed to be a top gate type. However, each transistor may be a bottom gate type.
  • the i-th row Emission line EMi wiring for supplying the i-th stage output SRi of the shift register 310 (hereinafter referred to as “i-th line output line” and denoted by the same symbol SRi as the i-th stage output), i + 1 of the shift register 310
  • i-th line output line wiring for supplying the output SRi + 1 of the stage (hereinafter referred to as “output line of the (i + 1) th row, represented by the same symbol SRi + 1 as the output of the (i + 1) th stage)” and a high level logic power supply line VDD are provided.
  • the p-type channel layer PL is connected to the emission line EMi in the i-th row near one end (left end in FIG. 7) via the contact hole CT, and near the center via the contact hole CT to the high-level logic power supply line VDD. In the vicinity of the other end (right end in FIG. 7), the i-th emission line EMi is connected via the contact hole CT.
  • the i-th output line SRi is connected to the emission line EM and the high-level logic power supply line VDD connected to the left end of the p-type channel layer PL via the contact hole CT.
  • the i + 1-th output line SRi + 1 is located between the high-level logic power supply line VDD and the i-th emission line EMi connected via the contact hole CT near the right end of the p-type channel layer PL. Is located.
  • the p-channel transistor shown in FIG. 16 includes the p-type channel layer PL, the i-th emission line EMi, the high-level logic power supply line VDD, and the i-th output line SRi on the p-type channel layer PL. TP1 is formed.
  • a transistor TP2 is formed.
  • An n-type channel layer (referred to as a channel layer formed of an n-type semiconductor) is positioned at the position facing the NL (more specifically, on the n-type channel layer), the i-th emission line EMi, the i-th row
  • the output line SRi, the output line SRi + 1 in the i + 1th row, and the low level logic power supply line VSS are provided.
  • the n-type channel layer NL is connected to the emission line EMi in the i-th row through a contact hole CT near one end (left end in FIG. 7), and the low-level logic power supply line VSS near the other end (right end in FIG. 7). Are connected to each other through a contact hole CT.
  • the i-th output line SRi is positioned on the center side of the n-type channel layer NL with respect to the i-th emission line EMi, and the i + 1-th output line SRi + 1 is a low-level logic power supply. It is located on the center side of the n-type channel layer NL with respect to the line VSS.
  • An n-channel transistor TN1 shown in FIG. 16 is formed by the n-type channel layer NL, the i-th emission line EMi and the i-th output line SRi on the n-type channel layer NL.
  • An n-channel transistor TN2 shown in FIG. 16 is formed by the n-type channel layer NL, the (i + 1) -th output line SRi + 1 and the low-level logic power supply line VSS on the n-type channel layer NL.
  • FIG. 8 is a diagram showing a layout of the on-control transistor T1e and the off-control transistor T2e in the i-th row.
  • a one-dot chain line shown in FIG. 8 represents an approximate layout range of the on-control transistor T1e and the off-control transistor T2e in the i-th row.
  • the widths of the various wirings shown in FIG. 8 are equal to the widths of the various wirings shown in FIG.
  • the i + 1-th scanning line Si + 1 and the i + 1-th scanning line Si + 1 are contacted.
  • a gate connection wiring SG, an i-th emission line EMi, an i-1th scanning line Si-1, and a low-level logic power supply line VSS connected via the hole CT are provided.
  • the n-type channel layer NL is connected to the (i + 1) th scanning line Si + 1 through a contact hole CT near one end (upper end in FIG. 8), and the contact hole CT is connected to the i-th emission line EMi near the center. In the vicinity of the other end (lower end in FIG.
  • the scan line Si-1 of the (i-1) th row is connected through the contact hole CT.
  • the gate connection line SG is positioned between the (i + 1) th scanning line Si + 1 and the ith emission line EMi, and the (i-1) th scanning line Si-1 is the ith row. It is located between the eye emission line EMi and the low-level logic power supply line VSS.
  • the i-th row on-control transistor T1e is formed by the n-channel layer NL, the i + 1-th row scanning line Si + 1, the gate connection wiring SG, and the i-th emission line EMi on the n-channel layer NL. .
  • the i-th row off control transistor T2e includes the n-channel layer NL, the i-th emission line EMi on the n-channel layer NL, the i-1th scanning line Si-1, and the low-level logic power supply line VSS. Is formed.
  • the layout range of the i-th row ON control transistor T1e and the OFF control transistor T2e is about half of the layout range of the i-th row first NAND gate NAND1i composed of four transistors. become. That is, the circuit scale in the emission driver 50 per emission line in the present embodiment is about half of the circuit scale in the organic EL display device disclosed in Patent Document 1.
  • a through current Ip flows when each of two inputs transitions from a high level to a low level or from a low level to a high level.
  • a through current Ip flows when each of two inputs transitions from a high level to a low level or from a low level to a high level.
  • NAND1i of the i-th row shown in FIG. 16 each of the outputs SRi and SRi + 1 of the shift register 310 from the high level to the low level or from the low level to the high level.
  • p-channel transistor TP When transitioning, p-channel transistors TP1 and TP2 (hereinafter referred to as “p-channel transistor TP” when they are not distinguished) and n-channel transistors TN1 and TN2 (hereinafter when they are not distinguished) “N-channel type transistor TN”) is temporarily turned on simultaneously. Therefore, a through current Ip flows from the high-level logic power supply line VDD toward the low-level logic power supply line VSS via the p-channel transistor TP and the n-channel transistor TN.
  • the through current Ip is given by the following equation (3).
  • Ip ( ⁇ n / 2) * [(VDD + Vtp-Vtn) / [1 + sqrt ( ⁇ n / ⁇ p)]] 2 (3)
  • ⁇ n and ⁇ p are the gains of the n-channel transistor TN and the p-channel transistor TP, respectively, and are determined by the characteristics (mobility, etc.) of the n-channel transistor TN and the p-channel transistor TP, respectively.
  • the Vtn and Vtp are the gains of the n-channel transistor TN and the p-channel transistor TP, respectively, and are positive and negative, respectively.
  • VSS 0. Since the through current Ip given by Expression (3) has a relatively large value, the power consumption of the emission driver in the organic EL display device disclosed in Patent Document 1 increases.
  • the emission driver 50 in this embodiment does not perform complementary operations as in the CMOS circuit, and the off control transistor T2e in the i-th row is in the on state during the selection period of the scanning line Si-1 in the i-1th row.
  • the i-th row ON control transistor T1e is turned on in the selection period of the (i + 1) th row scanning line Si + 1. That is, the off control transistor T2e and the on control transistor T1e are not turned on at the same time. For this reason, a current like the above-described through current Ip does not occur.
  • n emission lines EM1 to EMn are driven by controlling the potential of the corresponding emission line by the on control transistor T1e and the off control transistor T2e in the emission driver 50. More specifically, n emission lines EM1 to EMn are driven by maintaining a high level or a low level using a floating state of the emission line realized by using the on control transistor T1e and the off control transistor T2e. Is done.
  • the emission driver 50 has a configuration in which a total of two transistors, an on-control transistor T1e and an off-control transistor T2e, are provided for each emission line. Therefore, the emission driver 50 has an emission compared to the organic EL display device disclosed in Patent Document 1 above. The circuit scale of the driver 50 can be reduced.
  • the i-th off control transistor T2e is turned on during the selection period of the (i-1) th scanning line Si-1, and the i-th on control transistor T1e is in the (i + 1) th row.
  • the scanning line Si + 1 is turned on in the selection period. That is, the off control transistor T2e and the on control transistor T1e are not turned on at the same time. For this reason, since the current like the above-described through current Ip does not occur, the power consumption of the emission driver 50 is reduced as compared with that in the organic EL display device disclosed in Patent Document 1.
  • the transistors T2 to T4 have the same conductivity type, and the potential of the scanning line is used by the diode-connected on-control transistor T1e when changing the potential of the emission line to a high level.
  • the power supply line high level logic power supply line VDD
  • the data voltage Vdatai of the i-th row is supplied from the data line Dj to the capacitor C1 via the transistor T2
  • i ⁇ 1 is supplied from the data line Dj to the capacitor C1 via the transistor T3.
  • the data voltage Vdata-1 of the row is supplied, that is, preliminary charging is performed in the selection period of the immediately preceding scanning line Si-1. For this reason, even when the mobility of the transistor T2 is relatively low or the selection period of each scanning line cannot be sufficiently ensured, the capacitor C1 is charged to the desired gate-source voltage Vgs. Thereby, display quality can be maintained.
  • the transistor T2 is an oxide TFT (TFT in which a channel layer is formed from an oxide semiconductor), a microcrystalline silicon TFT (TFT in which a channel layer is formed from microcrystalline silicon), or an amorphous silicon TFT (amorphous silicon).
  • TFT oxide TFT
  • TFT microcrystalline silicon TFT
  • amorphous silicon TFT amorphous silicon
  • IGZO InGaZnOx
  • Ga gallium
  • Zn zinc
  • O oxygen
  • IGZO-TFT in which a layer is formed.
  • the preliminary charging is performed during the selection period of the i ⁇ 1th scanning line Si ⁇ 1, which is the scanning line immediately before the ith scanning line Si.
  • the 1H period immediately before the main charging period is the preliminary charging period. Since the adjacent pixels are similar to each other in a general image, the data voltages are similar to each other in the two pixel circuits 11 adjacent in the column direction. For this reason, by performing preliminary charging during the selection period of the scanning line Si-1 of the i-1th row, the gate-source voltage Vgs charged in the capacitor C1 approaches a desired value. Thereby, display quality can be maintained more reliably.
  • FIG. 9 is a block diagram showing a configuration of an organic EL display device 1 according to the second embodiment of the present invention.
  • the same elements as those of the first embodiment are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the emission driver 50 in the present embodiment is arranged on the left side of the display unit 10 together with the scanning driver 40. Note that both the scanning driver 40 and the emission driver 50 may be arranged on the right side of the display unit 10.
  • FIG. 10 is a circuit diagram for explaining the configuration of the emission driver 50 shown in FIG. In FIG. 10, for convenience of illustration, the configuration of the i-2th to i-th rows is illustrated. As described above, both the scanning driver 40 and the emission driver 50 are arranged on the left side of the display unit 10. More specifically, an emission driver 50 is disposed between the scanning driver 40 and the display unit 10 on the left side of the display unit 10. Note that the configuration of the emission driver 50 in the present embodiment is the same as that in the first embodiment, and a description thereof will be omitted. Similarly to the first embodiment, a termination transistor T3e is provided at the end of the emission line of each row on the side of the scan driver 40 as a termination for terminating the emission line. However, the termination capacitor C3e described above may be provided in place of the termination transistor T3e, or a termination portion such as the termination transistor T3e or the termination capacitor C3e may not be provided.
  • the scanning driver 40 and the emission driver 50 are arranged on the same side (right side) with respect to the display unit 10. For this reason, the emission driver 50 uses a signal of a scanning line having a small waveform dullness. Thus, the emission driver 50 can accurately drive the n emission lines EM1 to EMn.
  • FIG. 11 is a block diagram showing a configuration of an organic EL display device 1 according to the third embodiment of the present invention.
  • the organic EL display device 1 according to the present embodiment is an organic EL display device that performs color display using RGB three primary colors. More specifically, the organic EL display device 1 according to the present embodiment includes a demultiplexer unit 60 added to the organic EL display device 1 according to the first embodiment, and the source driver 30 passes through the demultiplexer unit 60.
  • This is an organic EL display device adopting an SSD (Source Shared Driving) system for supplying a data voltage to a data line.
  • the source driver 30 and the demultiplexer unit 60 constitute a time division data voltage supply unit 70.
  • the display unit 10 is provided with k ⁇ l data lines.
  • k ⁇ l m.
  • Each data line has a data voltage indicating R (hereinafter referred to as “R data voltage”), a data voltage indicating G (hereinafter referred to as “G data voltage”), and a data voltage indicating B (hereinafter referred to as “B data voltage”).
  • R data voltage hereinafter referred to as “R data voltage”
  • G data voltage data voltage indicating G
  • B data voltage data voltage indicating B
  • a data line for supplying a G data voltage is referred to as a “G data line” and is represented by a symbol Dgj.
  • a data line that supplies the B data voltage is referred to as a “B data line” and is represented by a symbol Dbj.
  • the display unit 10 is provided with k R data lines Dr1 to Drk, k G data lines Dg1 to Dgk, and k B data lines Db1 to Dbk.
  • the display unit 10 is provided with k ⁇ l ⁇ n pixel circuits 11.
  • the pixel circuit 11 that forms the R sub-pixel is referred to as an “R pixel circuit” and is represented by a reference numeral “11r”.
  • the pixel circuit 11 that forms the G sub-pixel is referred to as a “G pixel circuit” and is represented by a reference numeral “11g”.
  • the pixel circuit 11 that forms the B sub-pixel is referred to as a “B pixel circuit” and is denoted by a reference numeral “11b”.
  • the R pixel circuit 11r, the G pixel circuit 11g, and the B pixel circuit 11b are arranged in this order from the scan driver 40 side.
  • the arrangement order of the R pixel circuit 11r, the G pixel circuit 11g, and the B pixel circuit 11b is not limited to this, and a pixel circuit 11 that forms sub-pixels of other colors may be used.
  • the display unit 10 is provided with an initialization line (not shown) for supplying an initialization voltage Vini for the initialization operation described later (same as the initialization voltage and denoted by Vini).
  • the display control circuit 20 has a data control signal for R (hereinafter referred to as “R data control signal”, represented by symbol SSDr) and a data control signal for G (hereinafter referred to as “G data control signal”, represented by symbol SSDg). And the data control signal for B (hereinafter referred to as “B data control signal” and represented by the symbol SSDb) is transmitted to the demultiplexer unit 60 to control the demultiplexer unit 60.
  • the source driver 30 includes k output terminals (not shown), and supplies data voltages to k output lines O1 to Ok connected thereto. An R data voltage, a G data voltage, and a B data voltage are sequentially supplied to each output line.
  • the demultiplexer unit 60 includes k demultiplexers 61. Input terminals (not shown) of the k demultiplexers 61 are connected to the k output lines O1 to Ok, respectively.
  • the demultiplexer 61 supplies the R data voltage, the G data voltage, and the B data voltage that are sequentially supplied to the R data line Drj, the G data line Dgj, and the B data line Dbj in a time division manner.
  • the operation of the demultiplexer 61 is controlled by the R data control signal SSDr, the G data control signal SSDg, and the B data control signal SSDb.
  • the R data voltage, the G data voltage, and the B data voltage are respectively converted into the R data line, the G data by the time division data voltage supply unit 70 configured by the source driver 30 and the demultiplexer unit 60.
  • Line and the B data line are supplied in a time-sharing manner.
  • the SSD method the number of output lines connected to the source driver 30 can be reduced to, for example, 1/3, compared to the case where the SSD method is not employed.
  • the scanning driver 40 and the emission driver 50 are arranged on the left side of the display unit 10, respectively, but the present invention is not limited to this.
  • the scanning driver 40 and the emission driver 50 may be disposed on the right side and the left side of the display unit 10, respectively, and both the scanning driver 40 and the emission driver 50 may be disposed on the left side or the right side of the display unit 10.
  • FIG. 12 is a circuit diagram showing a connection relationship between the R pixel circuit 11r, the G pixel circuit 11g, and the B pixel circuit 11b in the i-th row and various wirings in the present embodiment. Note that the configuration of the pixel circuit as shown in FIG. 12 is disclosed in Patent Document 2, for example. First, the configuration of the demultiplexer 61 will be described. As shown in FIG.
  • the demultiplexer 61 includes an R selection transistor (hereinafter referred to as “R selection transistor”, denoted by reference numeral Tr), a G selection transistor (hereinafter referred to as “G selection transistor”, reference numeral And a selection transistor for B (hereinafter referred to as “B selection transistor”, represented by the symbol Tb).
  • the R selection transistor Tr is provided between the output line Oj and the R data line Drj, and an R data control signal SSDr is supplied to its gate terminal.
  • the G selection transistor Tg is provided between the output line Oj and the G data line Dgj, and a G data control signal SSDg is supplied to its gate terminal.
  • the B selection transistor Tb is provided between the output line Oj and the B data line Dbj, and a B data control signal SSDb is applied to its gate terminal.
  • the configuration of the pixel circuit will be described. As shown in FIG. 12, the R pixel circuit 11r, the G pixel circuit 11g, and the B pixel circuit 11b are sequentially arranged in the row direction. Since the configurations of the R pixel circuit 11r, the G pixel circuit 11g, and the B pixel circuit 11b are basically the same, the configuration of the R pixel circuit 11r will be described below as an example, and the G pixel circuit 11g and A description of the configuration of the B pixel circuit 11b is omitted.
  • the R pixel circuit 11r includes one organic EL element OLED, six transistors T1 to T6, and two capacitors C1 and C2.
  • the transistor T1 is a drive transistor
  • the transistor T2 is a first input transistor
  • the transistor T3 is a compensation transistor
  • the transistor T4 is an initialization transistor
  • the transistor T5 is a first light emission control transistor
  • the transistor T6 is a first transistor. This is a two-emission control transistor.
  • the transistors T1 to T6 are all p-channel TFTs.
  • the capacitor C1 corresponds to a drive capacitor element
  • the capacitor C2 corresponds to a boost capacitor element.
  • the transistor T1 is provided in series with the organic EL element OLED, and the first conduction terminal is connected to the high level pixel power supply line ELVDD via the transistor T5.
  • the transistor T2 has a gate terminal connected to the i-th scanning line Si, and is provided between the R data line Drj and the second conduction terminal of the transistor T1.
  • the transistor T3 has a gate terminal connected to the i-th scanning line Si, and is provided between the gate terminal of the transistor T1 and the first conduction terminal.
  • the transistor T4 has a gate terminal connected to the (i-1) th scanning line Si-1, and is provided between the gate terminal of the transistor T1 and the initialization line Vini.
  • the transistor T5 has a gate terminal connected to the i-th emission line EMi and is provided between the first conduction terminal of the transistor T1 and the high-level pixel power supply line ELVDD.
  • the transistor T6 has a gate terminal connected to the i-th emission line EMi, and is provided between the second conduction terminal of the transistor T2 and the anode terminal of the organic EL element OLED.
  • the capacitor C1 is provided between the gate terminal of the transistor T1 and the high level pixel power supply line ELVDD.
  • the capacitor C2 is provided between the gate terminal of the transistor T1 and the R data line Drj.
  • the cathode terminal of the organic EL element OLED is connected to the low level pixel power line ELVSS.
  • the gate terminal of the transistor T1, the conduction terminal of the transistor T3 located on the gate terminal side of the transistor T1, the one end of each of the capacitors C1 and C2 located on the gate terminal side of the transistor T1, and the transistor T1 A connection point with the conduction terminal of the transistor T4 located on the gate terminal side is referred to as a “gate node VG” for convenience.
  • FIG. 13 is a circuit diagram for explaining the configuration of the emission driver 50 shown in FIG. In FIG. 13, for convenience of illustration, the configuration of the i-2th to i-th rows is illustrated.
  • the emission driver 50 in this embodiment is obtained by changing the conductivity type of the on control transistor T1e, the off control transistor T2e, and the termination transistor T3e in the emission driver 50 in the first embodiment to a p-channel type.
  • the termination transistor T3e may be an n-channel type.
  • the termination capacitor C3e described above may be provided in place of the termination transistor T3e. Further, a termination portion such as the termination transistor T3e or the termination capacitor C3e may not be provided.
  • the on level and the off level are the low level (VSS) and the high level (VDD), respectively, and the source terminal as the second conduction terminal of the off control transistor T2e has a low level.
  • the level logic power line VSS a high level logic power line VDD is connected.
  • the potential of the high level logic power supply line VDD corresponds to the high level described above.
  • the other connection in this embodiment is the same as that of the said 1st Embodiment, the description is abbreviate
  • FIG. 14 is a timing chart for explaining the operation of each pixel circuit 11 shown in FIG. 12 (hereinafter simply referred to as “each pixel circuit 11”) and the emission driver 50 shown in FIG. First, the operation of each pixel circuit 11 will be described with reference to FIGS.
  • times t1 to t2 are the selection period of the (i-1) th row
  • times t2 to t5 are the selection period of the ith row
  • times t5 to t6 are the selection period of the (i + 1) th row.
  • the emission line EMi in the i-th row is at a high level during the selection period of the scanning lines Si-1 and Si in the i-th row and the i-th row, and the emission period in the i-th row is the high level. It overlaps with the line EMi-1 for 1H period.
  • the scanning lines Si-1 to Si + 1 in the (i ⁇ 1) th to i + 1th rows are at the high level, and the emission line EMi in the ith row is at the low level.
  • the transistors T2 to T4 are turned off, and the transistors T5 and T6 are turned on. Therefore, the transistor T1 supplies a driving current Ioled corresponding to the gate-source voltage Vgs held by the capacitor C1 to the organic EL element OLED, and the organic EL element OLED emits light with a luminance corresponding to the driving current Ioled. Yes.
  • the i-th emission line EMi changes to high level, so that the transistors T5 and T6 are turned off in each pixel circuit 11. Therefore, the first conduction terminal of the transistor T1 and the high level pixel power line ELVDD are electrically disconnected from each other, and the second conduction terminal of the transistor T1 and the anode terminal of the organic EL element OLED are electrically separated from each other. Thereby, the supply of the drive current Ioled to the organic EL element OLED by the transistor T1 is stopped, and the organic EL element OLED does not emit light. Therefore, abnormal light emission of the organic EL element OLED that may occur when the data voltage is supplied to the gate node VG is suppressed.
  • the i-th emission line EMi maintains a high level until time t5.
  • the i-1th scanning line Si-1 changes to a low level.
  • T4 turns on.
  • Vini is a voltage that can maintain the transistor T1 in the ON state when the data voltage Vdatai of the i-th row is written to each pixel circuit 11, and more specifically, satisfies the following equation (4).
  • Vini-Vdatai ⁇ -Vth (4) By performing such an initialization operation, the data voltage can be reliably written to each pixel circuit 11.
  • the transistor T4 is turned off. For this reason, the initialization operation ends.
  • the i-th scanning line Si changes to low level, so that the transistors T2 and T3 are turned on.
  • the R data control signal SSDr changes to the low level, the R selection transistor Tr is turned on.
  • the R data line Drj is charged to the R data voltage of the i-th row, so that the R data voltage Vdatai of the i-th row is supplied to the gate terminal of the transistor T1 via the transistors T2, T1, and T3.
  • the first conduction terminal and the second conduction terminal of the transistor T1 function as a drain terminal and a source terminal, respectively.
  • the transistor T1 is diode-connected by electrically connecting the first conduction terminal and the gate terminal of the transistor T1.
  • VG Vdatai-Vth (5)
  • the R selection transistor Tr is turned off. Even after the R selection transistor Tr is turned off, the R data line Drj can hold the R data voltage of the i-th row by its wiring capacitance. However, if the wiring capacity is not sufficient, an additional capacitor may be connected to the R data line Drj.
  • an additional capacitor may be connected to the G data line Dgj and the B data line Dbj as in the case of the R data line Drj.
  • the i-th scanning line Si changes to high level, so that the transistors T2 and T3 are turned off in each pixel circuit 11. Further, since the emission line EMi in the i-th row changes to the low level, the transistors T5 and T6 are turned on. Therefore, the first conduction terminal of the transistor T1 and the high-level pixel power line ELVDD are electrically connected to each other, and the second conduction terminal of the transistor T1 and the anode terminal of the organic EL element OLED are electrically connected to each other. . For this reason, the transistor T1 supplies the drive current Ioled given by the following formula (6) to the organic EL element OLED.
  • the scanning line Si-1 in the i-1th row changes to a high level.
  • both the on-control transistor T1e and the off-control transistor T2e in the i-th row are in the off state.
  • the emission line EMi in the i-th row is in a floating state, and its potential is maintained at a high level.
  • the i-th row ON control transistor T1e is turned off.
  • both the ON control transistor T1e and the OFF control transistor T2e in the i-th row are in the OFF state.
  • the emission line EMi in the i-th row is in a floating state, and its potential is maintained at a low level.
  • the operation similar to the operation at times t1 to t6 is also performed on the emission lines in other rows, whereby the operation of the emission driver 50 in the present embodiment is realized.
  • the transistor T3 since the transistor T3 is turned on when the transistor T3 is turned on, the potential of the gate node VG is set to a value corresponding to the threshold voltage Vth of the transistor T1. For this reason, it is possible to compensate for variations in the threshold voltage Vth of the transistor T1.
  • connection destination of the gate terminal and the drain terminal of the i-th row on-control transistor T1e does not need to be the (i + 1) th scanning line Si + 1, and the connection destination is the i-th scanning line. Any one of the subsequent scanning lines of Si may be used.
  • the “subsequent scanning line” means a scanning line that follows in the selected order.
  • the gate terminal of the i-th off control transistor T2e does not need to be the (i-1) th scanning line Si-1, and the connection destination is the i-th scanning line Si.
  • the “preceding scan line” means a scan line that precedes the selected order.
  • other switching elements may be used instead of the on control transistor T1e and the off control transistor T2e.
  • the i-th row on-control transistor T1e is not necessarily diode-connected.
  • the gate terminal of the i-th row on-control transistor T1e is connected to another control wiring instead of the i + 1-th row scanning line Si + 1, or the i-th row on-control transistor T1e is connected to the drain terminal of the i + 1-th row. You may make it connect with the wiring which supplies the voltage of an on level instead of the scanning line Si + 1 of the eye.
  • the connection destination of the gate terminal of the transistor T3 is the previous scan line, but the connection destination may be the preceding scan line.
  • the transistor provided between the drain terminal of the transistor T1 and the high-level pixel power line ELVDD is replaced with the transistor T4, with the gate terminal connected to the i-th emission line EMi. Or with the transistor T4.
  • the transistor T3 is used in the first embodiment, the transistor T3 is not essential for the present invention. In the first embodiment, two or more transistors T3 having different scanning lines to which the gate terminals are connected may be provided.
  • the transistors T2 and T3 and the transistor T4 have the same conductivity type, but the present invention is not limited to this.
  • the transistors T2 and T3 and the transistor T4 may have different conductivity types.
  • the on control transistor T1e and the off control transistor T2e may have different conductivity types, or the connection between the on control transistor T1e and the off control transistor T2e may be changed in accordance with the conductivity types of the transistors T2 to T4.
  • the transistors T1 and T2 and the transistors T5 and T6 have the same conductivity type, but the present invention is not limited to this.
  • the transistors T1 and T2 and the transistors T5 and T6 may have different conductivity types.
  • the on control transistor T1e and the off control transistor T2e may have different conductivity types, or the connection between the on control transistor T1e and the off control transistor T2e may be changed in accordance with the conductivity types of the transistors T2 to T4.
  • the present invention can be applied to a display device including a pixel circuit including an electro-optical element such as an organic EL (Electro-Luminescence) element and a driving method thereof.
  • an electro-optical element such as an organic EL (Electro-Luminescence) element and a driving method thereof.
  • SYMBOLS 1 Organic EL display device 10 ... Display part 11 ... Pixel circuit 20 ... Display control circuit 30 ...

Abstract

　エミッションドライバの回路規模が削減された有機ＥＬ表示装置を提供する。　エミッションドライバ（５０）は、各エミッション線に対応して設けられたオン制御トランジスタ（Ｔ１ｅ）およびオフ制御トランジスタ（Ｔ２ｅ）を備える。ｉ行目のオン制御トランジスタ（Ｔ１ｅ）は、ｉ＋１行目の走査線（Ｓｉ＋１）にゲート端子およびドレイン端子が接続され、ｉ行目のエミッション線（ＥＭｉ）にソース端子が接続される。ｉ行目のオフ制御トランジスタ（Ｔ２ｅ）は、ｉ－１行目の走査線（Ｓｉ－１）にゲート端子が接続され、ｉ行目のエミッション線（ＥＭｉ）にドレイン端子が接続され、ローレベルロジック電源線（ＶＳＳ）にソース端子が接続される。

Description

表示装置およびその駆動方法
　本発明は表示装置に関し、より詳細には、有機ＥＬ（Electro Luminescence）素子などの電気光学素子を含む画素回路を備える表示装置およびその駆動方法に関する。
　薄型、高画質、低消費電力の表示装置として、有機ＥＬ表示装置が知られている。有機ＥＬ表示装置には、電流で駆動される自発光型の電気光学素子である有機ＥＬ素子および駆動トランジスタなどを含む複数の画素回路がマトリクス状に配置されている。
　ところで、画素回路へのデータ電圧の書き込み時に生じ得る有機ＥＬ素子の異常発光などを抑制するために、有機ＥＬ素子の発光／非発光を制御するためのトランジスタ（以下「発光制御トランジスタ」という。）を画素回路内に設けた有機ＥＬ表示装置が従来知られている。このような有機ＥＬ表示装置では、複数本の走査線と複数本のエミッション線とに対応して複数の画素回路が設けられる。各画素回路に対応する走査線は、データ電圧の書き込みタイミングを制御する。各画素回路に対応するエミッション線は、有機ＥＬ素子の発光／非発光のタイミングを制御する。複数本の走査線は走査ドライバ（走査駆動部）により駆動される。複数本のエミッション線はエミッションドライバ（発光制御駆動部）により駆動される。
　本願発明に関連して、特許文献１には、走査ドライバとエミッションドライバとを一体的に構成した有機ＥＬ表示装置が開示されている。図１５は、特許文献１に開示された走査ドライバおよびエミッションドライバ（以下、これらをまとめて「走査／エミッションドライバ」といい、符号３００で表す。）の構成を説明するための回路図である。ここでは、走査線およびエミッション線のそれぞれの本数をｎ（ｎは２以上の整数）とする。走査／エミッションドライバ３００は、シフトレジスタ３１０、ｎ個の第１ＮＡＮＤゲートＮＡＮＤ１１～１ｎ、ｎ個のＮＯＲゲートＮＯＲ１１～１ｎ、およびｎ個の第２ＮＡＮＤゲートＮＡＮＤ２１～２ｎを備えている。ｉ段目の第１ＮＡＮＤゲートＮＡＮＤ１ｉ（ｉは１以上ｎ以下の整数）は、シフトレジスタ３１０のｉ段目の出力ＳＲｉおよびｉ＋１段目の出力ＳＲｉ＋１を入力とし、それらに基づく出力をｉ行目のエミッション線ＥＭｉに供給する。ｉ段目のＮＯＲゲートＮＯＲ１ｉは、シフトレジスタ３１０のｉ段目の出力ＳＲｉおよびｉ＋１段目の出力ＳＲｉ＋１を入力とする。ｉ段目の第２ＮＡＮＤゲートＮＡＮＤ２ｉは、ｉ段目のＮＯＲゲート１ｉの出力ＯＵＴｉおよびクリップ信号ＣＬＩＰを入力とし、それらに基づく出力をｉ行目の走査線Ｓｉに供給する。走査／エミッションドライバ３００では、シフトレジスタ３１０、ｎ個のＮＯＲゲートＮＯＲ１１～１ｎおよびｎ個の第２ＮＡＮＤゲートＮＡＮＤ２１～２ｎにより走査ドライバが実現され、シフトレジスタ３１０およびｎ個の第１ＮＡＮＤゲートＮＡＮＤ１１～１ｎによりエミッションドライバが実現される。
日本国特開２００５－３４６０２５号公報 日本国特許第４６３７０７０号公報
　ところで、上記特許文献１に開示された有機ＥＬ表示装置では、エミッションドライバを実現するためにＮＡＮＤゲート（第１ＮＡＮＤゲート）を使用する必要がある。ｉ行目の第１ＮＡＮＤゲートＮＡＮＤ１ｉは、例えば図１６に示すようなＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路である。より詳細には、ｉ行目の第１ＮＡＮＤゲートＮＡＮＤ１ｉは、ハイレベルロジック電源電圧ＶＤＤを供給する電源線（以下「ハイレベルロジック電源線」といい、ハイレベルロジック電源電圧と同じく符号ＶＤＤで表す。）とローレベルロジック電源電圧ＶＳＳを供給する電源線（以下「ローレベルロジック電源線」といい、ローレベルロジック電源電圧と同じく符号ＶＳＳで表す。）との間に互いに並列に設けられた２個のｐチャネル型のトランジスタＴＰ１，ＴＰ２と、ハイレベルロジック電源線ＶＤＤとローレベルロジック電源線ＶＳＳとの間に２個のｐチャネル型のトランジスタＴＰ１，ＴＰ２のそれぞれと直列に設けられた２個のｎチャネル型のトランジスタＴＮ１，ＴＮ２により構成されている。このため、上記特許文献１に開示された有機ＥＬ表示装置では、各エミッション線につき４個のトランジスタが必要になり、エミッションドライバの回路規模が増大する。
　そこで、本発明は、エミッションドライバ（発光制御駆動部）の回路規模が削減された、有機ＥＬ表示装置等の表示装置、およびその駆動方法を提供することを目的とする。
　本発明の第１の局面は、アクティブマトリクス型の表示装置であって、
　複数のデータ線と、複数の走査線と、前記複数の走査線にそれぞれ沿った複数の発光制御線と、前記複数のデータ線、前記複数の走査線、および前記複数の発光制御線に対応して配置された複数の画素回路とを含む表示部と、
　前記複数の走査線を順次選択する走査駆動部と、
　前記複数の発光制御線を駆動する発光制御駆動部とを備え、
　前記画素回路は、
　　電流で駆動される電気光学素子と、
　　対応する走査線に制御端子が接続され、当該走査線が選択されているときにオン状態になる第１入力トランジスタと、
　　前記電気光学素子と直列に設けられ、対応するデータ線および前記第１入力トランジスタを介して供給されるデータ電圧に応じて、前記電気光学素子に供給すべき駆動電流を制御する駆動トランジスタと、
　　対応する発光制御線に制御端子が接続され、前記電気光学素子と直列に設けられた発光制御トランジスタとを含み、
　前記発光制御駆動部は、
　　各発光制御線に対応して設けられ、当該発光制御線に沿った走査線の先行の走査線のいずれかまたは当該発光制御線に沿った走査線の状態に応じて、当該発光制御線の電位を、前記発光制御トランジスタがオフ状態になるオフレベルに変化させるためのオフ制御スイッチング素子と、
　　各発光制御線に対応して設けられ、当該発光制御線に沿った走査線の後続の走査線のいずれかの状態に応じて、当該発光制御線の電位を、前記発光制御トランジスタがオン状態になるオンレベルに変化させるためのオン制御スイッチング素子とを含むことを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記オフ制御スイッチング素子は、対応する発光制御線に沿った走査線の先行の走査線のいずれかまたは対応する発光制御線に沿った走査線が選択状態に変化したときに当該発光制御線の電位を前記オフレベルに変化させ、
　前記オン制御スイッチング素子は、対応する発光制御線に沿った走査線の後続の走査線のいずれかが選択状態に変化したときに当該発光制御線の電位を前記オンレベルに変化させることを特徴とする。
　本発明の第３の局面は、本発明の第２の局面において、
　前記オフ制御スイッチング素子は、対応する発光制御線に沿った走査線の先行の走査線のいずれかまたは対応する発光制御線に沿った走査線に制御端子が接続され、当該発光制御線に第１導通端子が接続され、
　前記オン制御スイッチング素子は、対応する発光制御線に沿った走査線の後続の走査線のいずれかに制御端子が接続され、当該発光制御線に第１導通端子が接続されていることを特徴とする。
　本発明の第４の局面は、本発明の第３の局面において、
　前記第１入力トランジスタおよび前記発光制御トランジスタは互いに同じ導電型であり、
　前記オフ制御スイッチング素子の第２導通端子には、前記オフレベルの電圧が与えられ、
　前記オン制御スイッチング素子の第２導通端子は、前記制御端子の接続先の走査線に接続されていることを特徴とする。
　本発明の第５の局面は、本発明の第３の局面において、
　前記オフ制御スイッチング素子の前記制御端子は、対応する発光制御線に沿った走査線の直前の走査線に接続されていることを特徴とする。
　本発明の第６の局面は、本発明の第３の局面において、
　前記オン制御スイッチング素子の前記制御端子は、対応する発光制御線に沿った走査線の直後の走査線に接続されていることを特徴とする。
　本発明の第７の局面は、本発明の第１の局面において、
　各発光制御線を終端するための終端部をさらに備えることを特徴とする。
　本発明の第８の局面は、本発明の第１の局面において、
　前記画素回路は、
　　前記駆動トランジスタを制御するための電圧を保持する駆動容量素子と、
　　前記対応する走査線に先行する走査線に制御端子が接続された第２入力トランジスタとをさらに含み、
　前記第１入力トランジスタおよび前記第２入力トランジスタは、前記対応するデータ線と前記駆動容量素子との間に並列に設けられていることを特徴とする。
　本発明の第９の局面は、本発明の第８の局面において、
　前記第１入力トランジスタは、酸化物半導体、微結晶シリコン、またはアモルファスシリコンによりチャネル層が形成された薄膜トランジスタであることを特徴とする。
　本発明の第１０の局面は、本発明の第１の局面において、
　前記走査駆動部および前記発光制御駆動部のそれぞれは、前記表示部の一端側に配置されていることを特徴とする。
　本発明の第１１の局面は、本発明の第１の局面において、
　前記データ電圧は複数の原色のいずれかを示し、
　前記画素回路は前記複数の原色のいずれかのサブ画素を形成し、
　前記複数の原色のいずれかを示すデータ電圧を前記複数のデータ線に時分割に供給する時分割データ電圧供給部をさらに備え、
　前記走査駆動部は、各原色のサブ画素を形成する画素回路に当該原色を示すデータ電圧を供給すべきときに当該画素回路に対応する走査線を選択状態にすることを特徴とする。
　本発明の第１２の局面は、複数のデータ線と、複数の走査線と、前記複数の走査線にそれぞれ沿った複数の発光制御線と、前記複数のデータ線、前記複数の走査線、および前記複数の発光制御線に対応して配置された複数の画素回路とを含む表示部を備え、前記画素回路は、対応する走査線に制御端子が接続され、当該走査線が選択されているときにオン状態になる第１入力トランジスタと、前記電気光学素子と直列に設けられ、対応するデータ線および前記第１入力トランジスタを介して供給されるデータ電圧に応じて、前記電気光学素子に供給すべき駆動電流を制御する駆動トランジスタと、対応する発光制御線に制御端子が接続され、前記電気光学素子と直列に設けられた発光制御トランジスタとを含む、アクティブマトリクス型の表示装置の駆動方法であって、
　前記複数の走査線を順次選択する走査ステップと、
　前記複数の発光制御線を駆動する発光制御ステップとを備え、
　前記発光制御ステップは、
　　各発光制御線に対応して設けられたオフ制御スイッチング素子を制御することにより、当該発光制御線に沿った走査線の先行の走査線のいずれかまたは当該発光制御線に沿った走査線の状態に応じて、当該発光制御線の電位を、前記発光制御トランジスタがオフ状態になるオフレベルに変化させるオフ制御ステップと、
　　各発光制御線に対応して設けられたオン制御スイッチング素子を制御することにより、当該発光制御線に沿った走査線の後続の走査線のいずれかの状態に応じて、当該発光制御線の電位を、前記発光制御トランジスタがオン状態になるオンレベルに変化させるオン制御ステップとを備えることを特徴とする。
　本発明の第１の局面によれば、発光制御駆動部内のオフ制御スイッチング素子およびオン制御スイッチング素子によって対応する発光制御線の電位が制御されることにより、複数の発光制御線が駆動される。発光制御駆動部は、各発光制御線につき、オフ制御スイッチング素子およびオン制御スイッチング素子の計２個のスイッチング素子（例えばトランジスタ）を設けた構成であるので、発光制御駆動部の回路規模を従来よりも削減することができる。
　本発明の第２の局面によれば、走査線が選択状態に変化したときに発光制御線の電位を変化させることにより、発光制御線を駆動することができる。
　本発明の第３の局面によれば、対応する発光制御線に沿った走査線の先行の走査線のいずれかまたは当該発光制御線に沿った走査線の電位によりオフ制御スイッチング素子を制御し、対応する発光制御線に沿った走査線の後続の走査線のいずれかの電位によりオン制御スイッチング素子を制御することにより、発光制御線の電位を制御することができる。
　本発明の第４の局面によれば、発光制御線の電位をオンレベルに変化させる際に、走査線の電位が利用される。このため、発光制御線の電位をオンレベルに変化させるための電源線を削減することができる。
　本発明の第５の局面によれば、オフ制御スイッチング素子に対応する発光制御線に沿った走査線の直前の走査線が選択状態に変化したときに当該発光制御線の電位をオフレベルに変化させることができる。
　本発明の第６の局面によれば、オン制御スイッチング素子に対応する発光制御線に沿った走査線の直後の走査線が選択状態に変化したときに当該発光制御線の電位をオンレベルに変化させることができる。
　本発明の第７の局面によれば、終端部が設けられるので、発光制御線の電位を確実に維持することができる。
　本発明の第８の局面によれば、第１入力トランジスタを介してデータ線から駆動容量素子に電圧が供給される前に、第２入力トランジスタを介してデータ線から駆動容量素子に電圧が供給される、すなわち、画素回路に対応する走査線の先行の走査線の選択時に予備充電が行われる。これにより、第１入力トランジスタの移動度が比較的低い場合または各走査線の選択期間を十分に確保できない場合であっても、駆動容量素子が所望の電圧に充電されるので表示品位を維持することができる。
　本発明の第９の局面によれば、酸化物半導体、微結晶シリコン、またはアモルファスシリコンによりチャネル層が形成された薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と略記する。）を第１入力トランジスタに使用して、本発明の第８の局面と同様の効果を奏することができる。
　本発明の第１０の局面によれば、走査駆動部および発光制御駆動部が表示部に対して互いに同じ側に配置される。このため、発光制御駆動部において、波形鈍りの小さい走査線の信号が利用される。これにより、発光制御駆動部は、複数の発光制御線を正確に駆動することができる。
　本発明の第１１の局面によれば、複数の原色のいずれかを示すデータ電圧が複数のデータ線に時分割に供給されるので、データ電圧を出力するための回路規模を削減することができる。
　本発明の第１２の局面によれば、表示装置の駆動方法において、本発明の第１の局面と同様の効果を奏することができる。
本発明の第１の実施形態に係る有機ＥＬ表示装置の構成を示すブロック図である。 図１に示す画素回路の構成を示す回路図である。 図１に示すエミッションドライバの構成を説明するための回路図である。 上記第１の実施形態におけるエミッション線の端部に関する他の構成を説明するための回路図である。 上記第１の実施形態におけるエミッション線の端部に関する他の構成を説明するための回路図である。 図２に示す画路回路および図３に示すエミッションドライバの動作を説明するためのタイミングチャートである。 ＮＡＮＤゲートのレイアウトを示す図である。 ｉ行目のオン制御トランジスタおよびオフ制御トランジスタのレイアウトを示す図である。 本発明の第２の実施形態に係る有機ＥＬ表示装置の構成を示すブロック図である。 図９に示すエミッションドライバの構成を説明するための回路図である。 本発明の第３の実施形態に係る有機ＥＬ表示装置の構成を示すブロック図である。 上記第３の実施形態における、画素回路と各種配線との接続関係を示す回路図である。 図１１に示すエミッションドライバの構成を説明するための回路図である。 図１２に示す画素回路および図１３に示すエミッションドライバの動作を説明するためのタイミングチャートである。 走査／エミッションドライバの構成を説明するための回路図である。 ＮＡＮＤゲートの構成を示す回路図である。
　以下、添付図面を参照しながら、本発明の第１～第３の実施形態について説明する。以下では、ｍ，ｎ，ｋ，ｌは２以上の整数、ｉは１以上ｎ以下の整数であるとする。また、ｊは、第１，第２の実施形態では１以上ｍ以下の整数であり、第３の実施形態では１以上ｋ以下の整数であるとする。なお、各実施形態における画素回路に含まれるトランジスタは電界効果トランジスタであり、典型的には薄膜トランジスタである。
　＜１．第１の実施形態＞
　＜１．１　全体構成＞
　図１は、本発明の第１の実施形態に係るアクティブマトリクス型の有機ＥＬ表示装置１の構成を示すブロック図である。有機ＥＬ表示装置１は、表示部１０、表示制御回路２０、ソースドライバ３０、走査ドライバ４０、およびエミッションドライバ５０を備えている。本実施形態では、ソースドライバ３０がデータ駆動部に相当し、走査ドライバ４０が走査駆動部に相当し、エミッションドライバ５０が発光制御駆動部に相当する。ソースドライバ３０、走査ドライバ４０、およびエミッションドライバ５０のいずれか１個、いずれか２個、または全部は、表示部１０と一体的に形成されていても良い。走査ドライバ４０およびエミッションドライバ５０は、表示部１０の一端側（以下「左側」という。）および他端側（以下「右側」という。）にそれぞれ配置されている。なお、走査ドライバ４０およびエミッションドライバ５０がそれぞれ表示部１０の右側および左側に配置されても良い。
　表示部１０には、ｍ本のデータ線Ｄ１～Ｄｍおよびこれらに直交するｎ本の走査線Ｓ１～Ｓｎが配設されている。以下では、データ線の延伸方向を列方向とし、走査線の延伸方向を行方向とする。また、列方向に沿った構成要素を「列」といい、行方向に沿った構成要素を「行」という場合がある。表示部１０にはさらに、ｍ本のデータ線Ｄ１～Ｄｍとｎ本の走査線Ｓ１～Ｓｎに対応してｍ×ｎ個の画素回路１１が設けられている。各画素回路１１は、赤色（Ｒ）のサブ画素（以下「Ｒサブ画素」という。）、緑色（Ｇ）のサブ画素（以下「Ｇサブ画素」という。）、および青色（Ｂ）のサブ画素（以下「Ｂサブ画素」という。）のいずれかを形成し、行方向に並んだ画素回路１１は、例えば走査ドライバ４０側から順にＲサブ画素、Ｇサブ画素、およびＢサブ画素を形成する。なお、サブ画素の種類は、赤色、緑色、および青色に限定されるものではなく、シアン、マゼンタ、および黄色などでも良い。また、表示部１０には、図示しない、ハイレベル画素電源電圧ＥＬＶＤＤを供給する電源線（以下「ハイレベル画素電源線」といい、ハイレベル画素電源電圧と同じく符号ＥＬＶＤＤで表す。）と、ローレベル画素電源電圧ＥＬＶＳＳを供給する電源線（以下「ローレベル画素電源線」といい、ローレベル画素電源電圧と同じく符号ＥＬＶＳＳで表す。）とが配設されている。ハイレベル画素電源電圧ＥＬＶＤＤおよびローレベル画素電源電圧ＥＬＶＳＳのそれぞれは固定電圧である。
　表示制御回路２０は、ソースドライバ３０に映像データＤＡおよびソース制御信号ＣＴ１を送信し、走査ドライバ４０に走査制御信号ＣＴ２を送信することにより、ソースドライバ３０および走査ドライバ４０を制御する。ソース制御信号ＣＴ１は、例えばソーススタートパルス、ソースクロック、およびラッチストローブ信号を含んでいる。走査制御信号ＣＴ２は、例えば走査スタートパルスおよび走査クロックを含んでいる。
　ソースドライバ３０は、ｍ本のデータ線Ｄ１～Ｄｍに接続され、それらを駆動する。ソースドライバ３０は、より詳細には、図示しないシフトレジスタ、サンプリング回路、ラッチ回路、ｍ個のＤ／Ａコンバータ、ｍ個のバッファなどを備えている。シフトレジスタは、ソースクロックに同期してソーススタートパルスを順次転送することによりサンプリングパルスを順次出力する。サンプリング回路は、サンプリングパルスのタイミングに従って１行分の映像データＤＡを順次記憶する。ラッチ回路は、サンプリング回路が記憶する１行分の映像データＤＡをラッチストローブ信号に応じて取り込み保持すると共に、当該１行分の映像データに含まれる各サブ画素の映像データＤＡ（以下「階調データ」という。）を対応するＤ／Ａコンバータに与える。Ｄ／Ａコンバータは、受け取った階調データをデータ電圧に変換し出力する。Ｄ／Ａコンバータから出力されたデータ電圧は、対応するバッファを経由して対応するデータ線に供給される。
　走査ドライバ４０は、ｎ本の走査線Ｓ１～Ｓｎに接続され、それらを駆動する。走査ドライバ４０は、より詳細には、図示しないシフトレジスタおよびｎ個のバッファなどを備えている。シフトレジスタは、走査クロックに同期して走査スタートパルスを順次転送する。シフトレジスタの各段からの出力信号は、対応するバッファを経由して対応する走査線に供給される。このようにして、走査ドライバ４０は、ｎ本の走査線Ｓ１～Ｓｎを走査線Ｓ１から順に順次選択する。
　エミッションドライバ５０は、ｎ本のエミッション線ＥＭ１～ＥＭｎに接続され、それらを駆動する。エミッションドライバ５０には、図示しないローレベルロジック電源線ＶＳＳが配設されている。なお、エミッションドライバ５０の詳細な構成は後述する。
　＜１．２　画素回路＞
　図２は、図１に示すｉ行ｊ列目の画素回路１１の構成を示す回路図である。画素回路１１は、１個の有機ＥＬ素子ＯＬＥＤ、４個のトランジスタＴ１～Ｔ４、および１個のコンデンサＣ１を備えている。トランジスタＴ１は駆動トランジスタであり、トランジスタＴ２は第１入力トランジスタであり、トランジスタＴ３は第２入力トランジスタであり、トランジスタＴ４は発光制御トランジスタである。コンデンサＣ１は駆動容量素子に相当し、有機ＥＬ素子ＯＬＥＤは電流で駆動される電気光学素子に相当する。トランジスタＴ１～Ｔ４はすべてｎチャネル型のＴＦＴである。
　トランジスタＴ１は、有機ＥＬ素子ＯＬＥＤと直列に設けられ、ハイレベル画素電源線ＥＬＶＤＤに第１導通端子としてのドレイン端子が接続されている。トランジスタＴ２は、ｉ行目の走査線Ｓｉにゲート端子（制御端子に相当する。他のトランジスタのゲート端子についても同様である。）が接続され、データ線ＤｊとトランジスタＴ１のゲート端子との間に設けられている。トランジスタＴ３は、ｉ行目の走査線Ｓｉの直前の走査線であるｉ－１行目の走査線Ｓｉ－１にゲート端子が接続され、データ線ＤｊとトランジスタＴ１のゲート端子との間に設けられている。ここで、「直前の走査線」とは、選択される順が直前である走査線を意味する。トランジスタＴ４は、ｉ行目のエミッション線ＥＭｉにゲート端子が接続され、トランジスタＴ１の第２導通端子としてのソース端子と有機ＥＬ素子ＯＬＥＤのアノード端子との間に設けられている。コンデンサＣ１は、トランジスタＴ１のゲート端子およびソース端子にそれぞれ一端および他端が接続されている。コンデンサＣ１は、トランジスタＴ１のゲート－ソース間電圧Ｖｇｓを保持する。有機ＥＬ素子ＯＬＥＤのカソード端子は、ローレベル画素電源線ＥＬＶＳＳに接続されている。本実施形態では、トランジスタＴ１のゲート端子と、コンデンサＣ１の一端と、トランジスタＴ１のゲート端子側に位置するトランジスタＴ２の導通端子との接続点のことを便宜上「ゲートノードＶＧ」という。
　＜１．３　エミッションドライバ＞
　図３は、図１に示すエミッションドライバ５０の構成を説明するための回路図である。図３では、図示の便宜上、ｉ－２行目～ｉ行目の構成を図示している。上述のように、走査ドライバ４０は表示部１０の左側に配置され、エミッションドライバ５０は表示部１０の右側に配置されている。エミッションドライバ５０は、各エミッション線に対応して設けられたオン制御トランジスタＴ１ｅおよびオフ制御トランジスタＴ２ｅを備えている。オン制御トランジスタＴ１ｅはオン制御スイッチング素子に相当し、オフ制御トランジスタＴ２ｅはオフ制御スイッチング素子に相当する。オン制御トランジスタＴ１ｅおよびオフ制御トランジスタＴ２ｅはｎチャネル型のＴＦＴである。以下では、説明の便宜上、ｉ行目のエミッション線ＥＭｉおよびそれに関連する構成要素にのみ着目して説明し、他の行のエミッション線およびそれに関連する構成要素の説明を省略する場合がある。
　ｉ行目のエミッション線ＥＭｉに対応して設けられたオン制御トランジスタＴ１ｅ（以下「ｉ行目のオン制御トランジスタＴ１ｅ」という。）は、ｉ行目のエミッション線ＥＭｉに沿ったｉ行目の走査線Ｓｉの直後の走査線であるｉ＋１行目の走査線Ｓｉ＋１が選択状態に変化したときにｉ行目のエミッション線ＥＭｉの電位をオンレベルに変化させるように動作する。ここで、「直後の走査線」とは、選択される順が直後である走査線を意味する。なお、「走査線が選択状態」であることは走査線の電位がオンレベル（画素回路１１内のトランジスタがオン状態になるレベルをいう。）であることを意味する。また、「走査線が非選択状態」であることは走査線の電位がオフレベル（画素回路１１内のトランジスタがオフ状態になるレベルをいう。）であることを意味する。本実施形態では、オンレベルおよびオフレベルはそれぞれハイレベル（ＶＤＤ）およびローレベル（ＶＳＳ）である。ｉ行目のオン制御トランジスタＴ１ｅは、より詳細には、ｉ＋１行目の走査線Ｓｉ＋１にゲート端子と第２導通端子としてのドレイン端子とが接続され、ｉ行目のエミッション線ＥＭｉに第１導通端子としてのソース端子が接続されている。
　ｉ行目のエミッション線ＥＭｉに対応して設けられたオフ制御トランジスタＴ２ｅ（以下「ｉ行目のオフ制御トランジスタＴ２ｅ」という。）は、ｉ行目のエミッション線ＥＭｉに沿ったｉ行目の走査線Ｓｉの直前の走査線であるｉ－１行目の走査線Ｓｉ－１が選択状態に変化したときにｉ行目のエミッション線ＥＭｉの電位をオフレベルに変化させるように動作する。ｉ行目のオフ制御トランジスタＴ２ｅは、より詳細には、ｉ－１行目の走査線Ｓｉ－１にゲート端子が接続され、ｉ行目のエミッション線ＥＭｉに第１導通端子としてのドレイン端子が接続され、ローレベルロジック電源線ＶＳＳに第２導通端子としてのソース端子が接続されている。ローレベルロジック電源線ＶＳＳの電位は上述のローレベルに相当する。
　なお、図３に示すＣｅｍは、各行のエミッション線の総容量（配線容量および寄生容量）を表す。また、各行のエミッション線の走査ドライバ４０側の端部には、当該エミッション線を終端するための終端部として終端トランジスタＴ３ｅが設けられている。各終端トランジスタＴ３ｅはｎチャネル型であり、エミッション線の端部にゲート端子が接続されている。なお、各終端トランジスタＴ３ｅはｐチャネル型でも良い。各終端トランジスタＴ３ｅのソース端子およびドレイン端子は、例えばフローティング状態になっている。終端トランジスタＴ３ｅは、オン制御トランジスタＴ１ｅおよびオフ制御トランジスタＴ２ｅが共にオフ状態であるときにエミッション線をフローティング状態に維持して、エミッション線の電位を確実に維持するために設けられている。ただし、終端トランジスタＴ３ｅに代えて、図４に示すように、一端がエミッション線に接続され、他端が例えばローレベルロジック電源線ＶＳＳに接続された終端コンデンサＣ３ｅを設けても良い。これによっても、オン制御トランジスタＴ１ｅおよびオフ制御トランジスタＴ２ｅが共にオフ状態であるときにエミッション線をフローティング状態に維持して、エミッション線の電位を確実に維持することができる。また、図５に示すように、終端トランジスタＴ３ｅまたは終端コンデンサＣ３ｅのような終端部を設けないようにしても良い。この場合でも、エミッション線の容量Ｃｅｍにより、オン制御トランジスタＴ１ｅおよびオフ制御トランジスタＴ２ｅが共にオフ状態であるときにエミッション線をフローティング状態に維持して、エミッション線の電位を維持することができる。なお、各行のエミッション線の容量Ｃｅｍが不十分である場合には、終端トランジスタＴ３ｅを設けるよりも、容量Ｃｅｍの付加容量として機能する終端コンデンサＣ３ｅを設けることが望ましい。
　＜１．４　動作＞
　図６は、図２に示す画路回路１１および図３に示すエミッションドライバ５０の動作を説明するためのタイミングチャートである。まず、図２および図６を参照して、図２に示す画路回路１１の動作を説明する。図６において、時刻ｔ１～ｔ２はｉ－１行目の走査線Ｓｉ－１の選択期間であり、時刻ｔ２～ｔ３はｉ行目の走査線Ｓｉの選択期間であり、時刻ｔ３～ｔ４はｉ＋１行目の走査線Ｓｉ＋１の選択期間である。以下では、ｉ行目の走査線Ｓｉの選択期間のことを「ｉ行目の選択期間」という。図６に示すように、ｉ行目のエミッション線ＥＭｉは、ｉ－１行目，ｉ行目の走査線Ｓｉ－１，Ｓｉの選択期間でローレベルになり、ローレベルになっている期間がｉ－１行目のエミッション線ＥＭｉ－１と１水平期間（１Ｈ期間）重複している。
　時刻ｔ１以前では、ｉ－１行目～ｉ＋１行目の走査線Ｓｉ－１～Ｓｉ＋１がローレベルに、ｉ行目のエミッション線ＥＭｉがハイレベルになっている。このとき、トランジスタＴ２，Ｔ３がオフ状態になっているので、ゲートノードＶＧの電位は初期レベルを維持している。また、全走査線の走査終了後の帰線期間中に全走査線を選択状態にし且つ全データ線を接地電位にすることにより、初期レベルを接地電位に設定しても良い。また、トランジスタＴ４がオン状態になっているので、トランジスタＴ１のソース端子と有機ＥＬ素子ＯＬＥＤのアノード端子とが電気的に互いに接続されている。このため、トランジスタＴ１は初期レベルに応じた駆動電流を有機ＥＬ素子ＯＬＥＤに供給し、有機ＥＬ素子ＯＬＥＤはその駆動電流に応じた輝度で発光している。
　時刻ｔ１になると、ｉ行目のエミッション線ＥＭｉがローレベルに変化するので、トランジスタＴ４がターンオフする。このため、トランジスタＴ１のソース端子と有機ＥＬ素子ＯＬＥＤのアノード端子とが電気的に互いに切り離される。これにより、トランジスタＴ１による有機ＥＬ素子ＯＬＥＤへの駆動電流の供給が停止し、有機ＥＬ素子ＯＬＥＤが非発光となる。したがって、データ電圧をゲートノードＶＧに供給する際に生じ得る有機ＥＬ素子ＯＬＥＤの異常発光が抑制される。なお、ｉ行目のエミッション線ＥＭｉは時刻ｔ３までローレベルを維持する。また、時刻ｔ１になると、ｉ－１行目の走査線Ｓｉ－１がハイレベルに変化するので、トランジスタＴ３がターンオンする。このため、データ線ＤｊおよびトランジスタＴ３を介してｉ－１行目のデータ電圧Ｖｄａｔａｉ－１がゲートノードＶＧに供給される。その後、時刻ｔ２までの期間に、ゲートノードＶＧの電位がｉ－１行目のデータ電圧Ｖｄａｔａｉ－１に応じて変化する。このとき、コンデンサＣ１は、ゲートノードＶＧの電位とトランジスタＴ１のソース電位との差であるゲート－ソース間電圧Ｖｇｓに充電される。このようにして、本実施形態では、ｉ行目の画素回路１１においてｉ－１行目の選択期間に予備充電が行われる。このような予備充電により、ゲートノードＶＧの電位は、ｉ行目の選択期間において達するべき目標レベル（Ｖｄａｔａｉ）に近づく。
　時刻ｔ２になると、ｉ－１行目の走査線Ｓｉ－１がローレベルに変化するので、トランジスタＴ３がターンオフする。また、ｉ行目の走査線Ｓｉがハイレベルに変化するので、トランジスタＴ２がターンオンする。このため、データ線ＤｊおよびトランジスタＴ２を介して、ｉ行目のデータ電圧ＶｄａｔａｉがゲートノードＶＧに供給される。その後、ｔ３までの期間に、ゲートノードＶＧの電位がｉ行目のデータ電圧Ｖｄａｔａｉに応じて変化する。このとき、コンデンサＣ１は、ゲートノードＶＧの電位とトランジスタＴ１のソース電位との差であるゲート－ソース間電圧Ｖｇｓに充電される。より詳細には、上述の予備充電により、ゲートノードＶＧの電位が予めｉ行目のデータ電圧Ｖｄａｔａｉに近いレベルになっているので、ｉ行目の選択期間において、ゲートノードＶＧの電位は確実にＶｄａｔａｉになる。これにより、ｉ行目の選択期間において、コンデンサＣ１は次式（１）で与えられるゲート－ソース間電圧Ｖｇｓに充電される。
　Vgs = VG-VS
　　　= Vdatai-VS  …（１）
ここで、ＶＳはトランジスタＴ１のソース電位を表し、説明の便宜上定数であるとする。
　時刻ｔ３になると、ｉ行目の走査線Ｓｉがローレベルに変化するので、トランジスタＴ２がターンオフする。このため、コンデンサＣ１が保持するゲート－ソース間電圧Ｖｇｓが上記式（１）に示される値に確定する。また、時刻ｔ３になると、ｉ行目のエミッション線ＥＭｉがハイレベルに変化するので、トランジスタＴ１のソース端子と有機ＥＬ素子ＯＬＥＤのアノード端子とが電気的に互いに接続される。これにより、トランジスタＴ１は、コンデンサＣ１が保持するゲート－ソース間電圧Ｖｇｓに応じて駆動電流Ｉｏｌｅｄを有機ＥＬ素子ＯＬＥＤに供給する。より詳細には、トランジスタＴ１は、次式（２）で与えられる駆動電流Ｉｏｌｅｄを有機ＥＬ素子ＯＬＥＤに供給する。
　Ioled = (β/2)*(Vgs-Vth)2
　　　　= (β/2)*(Vdatai-VS-Vth)2　…（２）
ここで、βはトランジスタＴ１のゲインを表し、トランジスタＴ１の移動度などに比例する。式（２）に示されるとおり、駆動電流Ｉｏｌｅｄがｉ行目のデータ電圧Ｖｄａｔａｉに応じた値になるので、有機ＥＬ素子ＯＬＥＤは、ｉ行目のデータ電圧Ｖｄａｔａｉに応じた輝度で発光する。なお、時刻ｔ４以降においても、トランジスタＴ１は式（２）で与えられる駆動電流Ｉｏｌｅｄを有機ＥＬ素子ＯＬＥＤに供給する。
　次に、図３および図６を参照して、エミッションドライバ５０の動作を説明する。時刻ｔ１以前では、ｉ－１行目，ｉ＋１行目の走査線Ｓｉ－１，Ｓｉ＋１がローレベルになっているので、ｉ行目のオン制御トランジスタＴ１ｅおよびオフ制御トランジスタＴ２ｅが共にオフ状態になっている。このため、ｉ行目のエミッション線ＥＭｉがフローティング状態になっており、その電位はハイレベルに維持されている。
　時刻ｔ１になると、ｉ－１行目の走査線Ｓｉ－１がハイレベルに変化するので、ｉ行目のオフ制御トランジスタＴ２ｅがターンオンする。このため、ｉ行目のエミッション線ＥＭｉの電位はローレベル（ＶＳＳ）にプルダウンされる。
　時刻ｔ２になると、ｉ－１行目の走査線Ｓｉ－１がローレベルに変化するので、ｉ行目のオフ制御トランジスタＴ２ｅがターンオフする。このとき、ｉ行目のオン制御トランジスタＴ１ｅおよびオフ制御トランジスタＴ２ｅは共にオフ状態である。このため、ｉ行目のエミッション線ＥＭｉがフローティング状態になり、その電位はローレベルに維持される。
　時刻ｔ３になると、ｉ＋１行目の走査線Ｓｉ＋１がハイレベルに変化するので、ｉ行目のオン制御トランジスタＴ１ｅがターンオンする。このため、ｉ行目のエミッション線ＥＭｉの電位はハイレベル（ＶＤＤ）にプルアップされる。
　時刻ｔ４になると、ｉ＋１行目の走査線Ｓｉ＋１がローレベルに変化するので、ｉ行目のオン制御トランジスタＴ１ｅがターンオフする。このとき、ｉ行目のオン制御トランジスタＴ１ｅおよびオフ制御トランジスタＴ２ｅは共にオフ状態である。このため、ｉ行目のエミッション線ＥＭｉがフローティング状態になり、その電位はハイレベルに維持される。以上のように、オン制御トランジスタＴ１ｅおよびオフ制御トランジスタＴ２ｅを用いて実現されるエミッション線のフローティング状態を利用してハイレベルまたはローレベルを維持することにより、本実施形態におけるエミッションドライバ５０の動作が実現される。
　＜１．５　レイアウト＞
　図７は、上記特許文献１に開示された有機ＥＬ表示装置におけるｉ行目の第１ＮＡＮＤゲートＮＡＮＤ１ｉのレイアウトを示す図である。図７に示す一点鎖線は、ｉ行目の第１ＮＡＮＤゲートＮＡＮＤ１ｉのおおよそのレイアウト範囲を表している。説明の便宜上、図７に示す各種配線の幅は等しいものとする。以下では、レイアウトに関する説明では、絶縁層などの説明を便宜上省略し、また、各トランジスタがトップゲート型であるものとする。ただし、各トランジスタはボトムゲート型であっても良い。
　図７に示すように、ｐ型チャネル層（ｐ型半導体により形成されるチャネル層をいう。）ＰＬに対向する位置（より詳細には、ｐ型チャネル層ＰＬ上）には、ｉ行目のエミッション線ＥＭｉ、シフトレジスタ３１０のｉ段目の出力ＳＲｉを供給する配線（以下「ｉ行目の出力線」といい、ｉ段目の出力と同じく符号ＳＲｉで表す。）、シフトレジスタ３１０のｉ＋１段目の出力ＳＲｉ＋１を供給する配線（以下「ｉ＋１行目の出力線」といい、ｉ＋１段目の出力と同じく符号ＳＲｉ＋１で表す。）、およびハイレベルロジック電源線ＶＤＤが配設されている。ｐ型チャネル層ＰＬは、その一端（図７では左端）付近においてｉ行目のエミッション線ＥＭｉにコンタクトホールＣＴを介して接続され、その中央付近においてハイレベルロジック電源線ＶＤＤにコンタクトホールＣＴを介して接続され、その他端（図７では右端）付近においてｉ行目のエミッション線ＥＭｉにコンタクトホールＣＴを介して接続されている。ｐ型チャネル層ＰＬ上では、ｉ行目の出力線ＳＲｉは、ｐ型チャネル層ＰＬの左端付近にコンタクトホールＣＴを介して接続されたｉ行目のエミッション線ＥＭとハイレベルロジック電源線ＶＤＤとの間に位置し、ｉ＋１行目の出力線ＳＲｉ＋１は、ハイレベルロジック電源線ＶＤＤとｐ型チャネル層ＰＬの右端付近にコンタクトホールＣＴを介して接続されたｉ行目のエミッション線ＥＭｉとの間に位置している。ｐ型チャネル層ＰＬと、当該ｐ型チャネル層ＰＬ上のｉ行目のエミッション線ＥＭｉ、ハイレベルロジック電源線ＶＤＤ、およびｉ行目の出力線ＳＲｉとにより、図１６に示すｐチャネル型のトランジスタＴＰ１が形成されている。ｐ型チャネル層ＰＬと、当該ｐ型チャネル層ＰＬ上のハイレベルロジック電源線ＶＤＤ、ｉ＋１行目の出力線ＳＲｉ＋１線、およびｉ行目のエミッション線ＥＭｉとにより、図１６に示すｐチャネル型のトランジスタＴＰ２が形成されている。
　ｎ型チャネル層（ｎ型半導体により形成されるチャネル層をいう。）ＮＬに対向する位置（より詳細には、ｎ型チャネル層上）には、ｉ行目のエミッション線ＥＭｉ、ｉ行目の出力線ＳＲｉ、ｉ＋１行目の出力線ＳＲｉ＋１、およびローレベルロジック電源線ＶＳＳが配設されている。ｎ型チャネル層ＮＬは、その一端（図７では左端）付近においてｉ行目のエミッション線ＥＭｉにコンタクトホールＣＴを介して接続され、その他端（図７では右端）付近においてローレベルロジック電源線ＶＳＳにコンタクトホールＣＴを介して接続されている。ｎ型チャネル層ＮＬ上では、ｉ行目の出力線ＳＲｉはｉ行目のエミッション線ＥＭｉに対してｎ型チャネル層ＮＬの中央側に位置し、ｉ＋１行目の出力線ＳＲｉ＋１はローレベルロジック電源線ＶＳＳに対してｎ型チャネル層ＮＬの中央側に位置している。ｎ型チャネル層ＮＬと、当該ｎ型チャネル層ＮＬ上のｉ行目のエミッション線ＥＭｉおよびｉ行目の出力線ＳＲｉとにより、図１６に示すｎチャネル型のトランジスタＴＮ１が形成されている。ｎ型チャネル層ＮＬと、当該ｎ型チャネル層ＮＬ上のｉ＋１行目の出力線ＳＲｉ＋１およびローレベルロジック電源線ＶＳＳとにより、図１６に示すｎチャネル型のトランジスタＴＮ２が形成されている。
　図８は、ｉ行目のオン制御トランジスタＴ１ｅおよびオフ制御トランジスタＴ２ｅのレイアウトを示す図である。図８に示す一点鎖線は、ｉ行目のオン制御トランジスタＴ１ｅおよびオフ制御トランジスタＴ２ｅのおおよそのレイアウト範囲を表している。説明の便宜上、図８に示す各種配線の幅は、図７に示す各種配線の幅に等しいものとする。
　図８に示すように、ｎ型チャネル層ＮＬに対向する位置に（より詳細には、ｎ型チャネル層ＮＬ上）には、ｉ＋１行目の走査線Ｓｉ＋１、ｉ＋１行目の走査線Ｓｉ＋１にコンタクトホールＣＴを介して接続されたゲート接続用配線ＳＧ、ｉ行目のエミッション線ＥＭｉ、ｉ－１行目の走査線Ｓｉ－１、およびローレベルロジック電源線ＶＳＳが配設されている。ｎ型チャネル層ＮＬは、その一端（図８では上端）付近においてｉ＋１行目の走査線Ｓｉ＋１にコンタクトホールＣＴを介して接続され、その中央付近においてｉ行目のエミッション線ＥＭｉにコンタクトホールＣＴを介して接続され、その他端（図８では下端）付近においてｉ－１行目の走査線Ｓｉ－１にコンタクトホールＣＴを介して接続されている。ｎ型チャネル層ＮＬ上では、ゲート接続用配線ＳＧはｉ＋１行目の走査線Ｓｉ＋１とｉ行目のエミッション線ＥＭｉとの間に位置し、ｉ－１行目の走査線Ｓｉ－１はｉ行目のエミッション線ＥＭｉとローレベルロジック電源線ＶＳＳとの間に位置している。ｎチャネル層ＮＬと、当該ｎチャネル層ＮＬ上のｉ＋１行目の走査線Ｓｉ＋１、ゲート接続用配線ＳＧ、およびｉ行目のエミッション線ＥＭｉとによりｉ行目のオン制御トランジスタＴ１ｅが形成されている。ｎチャネル層ＮＬと、当該ｎチャネル層ＮＬ上のｉ行目のエミッション線ＥＭｉ、ｉ－１行目の走査線Ｓｉ－１、およびローレベルロジック電源線ＶＳＳとによりｉ行目のオフ制御トランジスタＴ２ｅが形成されている。
　図７および図８に示すように、ｉ行目のオン制御トランジスタＴ１ｅおよびオフ制御トランジスタＴ２ｅのレイアウト範囲は、４個のトランジスタにより構成されるｉ行目の第１ＮＡＮＤゲートＮＡＮＤ１ｉのレイアウト範囲の約半分になる。すなわち、本実施形態におけるエミッション線１本あたりのエミッションドライバ５０内の回路規模は、特許文献１に開示された有機ＥＬ表示装置における回路規模の約半分になる。
　＜１．６　消費電力＞
　一般に、ＣＭＯＳ回路により実現されるＮＡＮＤゲートでは、２つの入力のそれぞれがハイレベルからローレベルまたはローレベルからハイレベルに遷移するときに貫通電流Ｉｐが流れる。具体的には、図１６に示すｉ行目の第１ＮＡＮＤゲートＮＡＮＤ１ｉにおいてシフトレジスタ３１０のｉ段目，ｉ＋１段目の出力ＳＲｉ，ＳＲｉ＋１のそれぞれがハイレベルからローレベルにまたはローレベルからハイレベルに遷移するときにｐチャネル型のトランジスタＴＰ１，ＴＰ２（以下、これらを区別しないときに「ｐチャネル型のトランジスタＴＰ」という。）およびｎチャネル型のトランジスタＴＮ１，ＴＮ２（以下、これらを区別しないときに「ｎチャネル型のトランジスタＴＮ」という。）が一時的に同時にオン状態になる。このため、ハイレベルロジック電源線ＶＤＤからローレベルロジック電源線ＶＳＳに向けて、ｐチャネル型のトランジスタＴＰおよびｎチャネル型のトランジスタＴＮを介して貫通電流Ｉｐが流れる。なお、貫通電流Ｉｐは次式（３）で与えられる。
　Ip = (βn/2)*[(VDD+Vtp-Vtn)/[1+sqrt(βn/βp)]]2　…（３）
ここで、βｎ，βｐはそれぞれｎチャネル型のトランジスタＴＮおよびｐチャネル型のトランジスタＴＰのゲインであり、それぞれｎチャネル型のトランジスタＴＮおよびｐチャネル型のトランジスタＴＰの特性（移動度など）によって決定される。また、Ｖｔｎ，Ｖｔｐはそれぞれｎチャネル型のトランジスタＴＮおよびｐチャネル型のトランジスタＴＰのゲインであり、それぞれ正および負である。なお、ここではＶＳＳ＝０としている。式（３）で与えられる貫通電流Ｉｐは比較的大きな値になるので、上記特許文献１に開示された有機ＥＬ表示装置におけるエミッションドライバの消費電力が増大する。
　一方、本実施形態におけるエミッションドライバ５０では、ＣＭＯＳ回路のような相補的な動作が行われず、ｉ行目のオフ制御トランジスタＴ２ｅはｉ－１行目の走査線Ｓｉ－１の選択期間でオン状態になり、ｉ行目のオン制御トランジスタＴ１ｅはｉ＋１行目の走査線Ｓｉ＋１の選択期間でオン状態になる。すなわち、オフ制御トランジスタＴ２ｅおよびオン制御トランジスタＴ１ｅは同時にはオン状態にならない。このため、上述の貫通電流Ｉｐのような電流が生じない。
　＜１．７　効果＞
　本実施形態によれば、エミッションドライバ５０内のオン制御トランジスタＴ１ｅおよびオフ制御トランジスタＴ２ｅによって対応するエミッション線の電位が制御されることにより、ｎ本のエミッション線ＥＭ１～ＥＭｎが駆動される。より詳細には、オン制御トランジスタＴ１ｅおよびオフ制御トランジスタＴ２ｅを用いて実現されるエミッション線のフローティング状態を利用してハイレベルまたはローレベルを維持することにより、ｎ本のエミッション線ＥＭ１～ＥＭｎが駆動される。エミッションドライバ５０は、各エミッション線につき、オン制御トランジスタＴ１ｅおよびオフ制御トランジスタＴ２ｅの計２個のトランジスタを設けた構成であるので、上記特許文献１に開示された有機ＥＬ表示装置に比べて、エミッションドライバ５０の回路規模を削減することができる。
　また、本実施形態によれば、ｉ行目のオフ制御トランジスタＴ２ｅはｉ－１行目の走査線Ｓｉ－１の選択期間でオン状態になり、ｉ行目のオン制御トランジスタＴ１ｅはｉ＋１行目の走査線Ｓｉ＋１の選択期間でオン状態になる。すなわち、オフ制御トランジスタＴ２ｅおよびオン制御トランジスタＴ１ｅは同時にはオン状態にならない。このため、上述の貫通電流Ｉｐのような電流が生じないので、エミッションドライバ５０の消費電力が上記特許文献１に開示された有機ＥＬ表示装置におけるものよりも低減される。
　また、本実施形態によれば、トランジスタＴ２～Ｔ４が互いに同じ導電型であり、エミッション線の電位をハイレベルに変化させる際に、ダイオード接続されたオン制御トランジスタＴ１ｅにより走査線の電位が利用される。このため、エミッションドライバ５０において、エミッション線の電位をハイレベルに変化させるための電源線（ハイレベルロジック電源線ＶＤＤ）を削減することができる。
　また、本実施形態によれば、トランジスタＴ２を介してデータ線ＤｊからコンデンサＣ１にｉ行目のデータ電圧Ｖｄａｔａｉが供給される前に、トランジスタＴ３を介してデータ線ＤｊからコンデンサＣ１にｉ－１行目のデータ電圧Ｖｄａｔａｉ－１が供給される、すなわち、直前の走査線Ｓｉ－１の選択期間において予備充電が行われる。このため、トランジスタＴ２の移動度が比較的低い場合または各走査線の選択期間を十分に確保できない場合であっても、コンデンサＣ１が所望のゲートーソース間電圧Ｖｇｓに充電される。これにより、表示品位を維持することができる。本実施形態は、トランジスタＴ２が酸化物ＴＦＴ（酸化物半導体よりチャネル層が形成されたＴＦＴ）、微結晶シリコンＴＦＴ（微結晶シリコンよりチャネル層が形成されたＴＦＴ）、またはアモルファスシリコンＴＦＴ（アモルファスシリコンよりチャネル層が形成されたＴＦＴ）などの比較的移動度が低いＴＦＴである場合に好適である。ただし、トランジスタＴ２がＣＧＳ（Continuous Grain silicon：連続粒界結晶シリコン）－ＴＦＴなどの比較的移動度が高いＴＦＴであっても、各走査線の選択期間が比較的短い場合には、予備充電を行うことにより表示品位を確実に維持することができる。なお、酸化物ＴＦＴとしては、例えばインジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、および酸素（Ｏ）を主成分とする酸化物半導体であるＩｎＧａＺｎＯｘ（以下「ＩＧＺＯ」という。）によりチャネル層が形成されたＩＧＺＯ－ＴＦＴなどが挙げられる。
　また、本実施形態によれば、ｉ行目の走査線Ｓｉの直前の走査線であるｉ－１行目の走査線Ｓｉ－１の選択期間に予備充電が行われる。本充電期間の直前の１Ｈ期間が予備充電期間になる。一般的な画像では隣接画素が互いに類似しているので、列方向に隣接する２つの画素回路１１では、データ電圧が互いに類似している。このため、ｉ－１行目の走査線Ｓｉ－１の選択期間に予備充電を行うことにより、コンデンサＣ１に充電されるゲートーソース間電圧Ｖｇｓが所望の値により近づく。これにより、表示品位をより確実に維持することができる。
　＜２．第２の実施形態＞
　＜２．１　全体構成＞
　図９は、本発明の第２の実施形態に係る有機ＥＬ表示装置１の構成を示すブロック図である。本実施形態の構成要素のうち上記第１の実施形態と同一の要素については、同一の参照符号を付して適宜説明を省略する。上記第１の実施形態と異なり、本実施形態におけるエミッションドライバ５０は、走査ドライバ４０と共に表示部１０の左側に配置されている。なお、走査ドライバ４０およびエミッションドライバ５０が共に表示部１０の右側に配置されていても良い。
　＜２．２　エミッションドライバ＞
　図１０は、図９に示すエミッションドライバ５０の構成を説明するための回路図である。図１０では、図示の便宜上、ｉ－２行目～ｉ行目の構成を図示している。上述のように、走査ドライバ４０およびエミッションドライバ５０は共に表示部１０の左側に配置されている。より詳細には、表示部１０の左側において、エミッションドライバ５０が走査ドライバ４０と表示部１０との間に配置されている。なお、本実施形態におけるエミッションドライバ５０の構成は、上記第１の実施形態におけるものと同様であるので、その説明を省略する。また、上記第１の実施形態と同様に、各行のエミッション線の走査ドライバ４０側の端部には、当該エミッション線を終端するための終端部として終端トランジスタＴ３ｅが設けられている。ただし、終端トランジスタＴ３ｅに代えて上述の終端コンデンサＣ３ｅを設けても良く、また、終端トランジスタＴ３ｅまたは終端コンデンサＣ３ｅのような終端部を設けないようにしても良い。
　＜２．３　効果＞
　本実施形態によれば、走査ドライバ４０およびエミッションドライバ５０が表示部１０に対して互いに同じ側（右側）に配置される。このため、エミッションドライバ５０において、波形鈍りの小さい走査線の信号が利用される。これにより、エミッションドライバ５０は、ｎ本のエミッション線ＥＭ１～ＥＭｎを正確に駆動することができる。
　＜３．第３の実施形態＞
　＜３．１　全体構成＞
　図１１は、本発明の第３の実施形態に係る有機ＥＬ表示装置１の構成を示すブロック図である。本実施形態の構成要素のうち上記第１の実施形態と同一の要素については、同一の参照符号（画素回路１１内の構成要素を除く。）を付して適宜説明を省略する。本実施形態に係る有機ＥＬ表示装置１は、ＲＧＢ３原色によるカラー表示を行う有機ＥＬ表示装置である。本実施形態に係る有機ＥＬ表示装置１は、より詳細には、上記第１の実施形態係る有機ＥＬ表示装置１にデマルチプレクサ部６０を追加し、デマルチプレクサ部６０を介して、ソースドライバ３０からデータ線にデータ電圧を供給するＳＳＤ（Source Shared Driving：ソース・シェアド・ドライビング）方式を採用した有機ＥＬ表示装置である。本実施形態では、ソースドライバ３０およびデマルチプレクサ部６０が時分割データ電圧供給部７０を構成している。
　本実施形態における表示部１０には、ｋ×ｌ本のデータ線が配設されている。ここで、ｋ×ｌ＝ｍである。また、ｌは例えば原色数などに対応し、本実施形態ではｌ＝３である。各データ線は、Ｒを示すデータ電圧（以下「Ｒデータ電圧」という。）、Ｇを示すデータ電圧（以下「Ｇデータ電圧」という。）、およびＢを示すデータ電圧（以下「Ｂデータ電圧」という。）のいずれかを供給する。以下では、Ｒデータ電圧を供給するデータ線のことを「Ｒデータ線」といい、符号Ｄｒｊで表す。また、Ｇデータ電圧を供給するデータ線のことを「Ｇデータ線」といい、符号Ｄｇｊで表す。また、Ｂデータ電圧を供給するデータ線のことを「Ｂデータ線」といい、符号Ｄｂｊで表す。表示部１０には、より詳細には、ｋ本のＲデータ線Ｄｒ１～Ｄｒｋ、ｋ本のＧデータ線Ｄｇ１～Ｄｇｋ、およびｋ本のＢデータ線Ｄｂ１～Ｄｂｋが配設されている。また、表示部１０には、ｋ×ｌ×ｎ個の画素回路１１が設けられている。本実施形態では、Ｒサブ画素を形成する画素回路１１のことを「Ｒ画素回路」といい、符号「１１ｒ」で表す。また、Ｇサブ画素を形成する画素回路１１のことを「Ｇ画素回路」といい、符号「１１ｇ」で表す。また、Ｂサブ画素を形成する画素回路１１のことを「Ｂ画素回路」といい、符号「１１ｂ」で表す。本実施形態では、図１１に示すように、走査ドライバ４０側から順にＲ画素回路１１ｒ、Ｇ画素回路１１ｇ、およびＢ画素回路１１ｂが順に並んでいる。ただし、Ｒ画素回路１１ｒ、Ｇ画素回路１１ｇ、およびＢ画素回路１１ｂの並び順はこれに限定されるものではなく、また、他の色のサブ画素を形成する画素回路１１を使用しても良い。また、表示部１０には、後述の初期化動作のために初期化電圧Ｖｉｎｉを供給する初期化線（初期化電圧と同じく符号Ｖｉｎｉで表す。）が配設されている（不図示）。
　表示制御回路２０は、Ｒ用のデータ制御信号（以下「Ｒデータ制御信号」といい、符号ＳＳＤｒで表す。）、Ｇ用のデータ制御信号（以下「Ｇデータ制御信号」といい、符号ＳＳＤｇで表す。）、Ｂ用のデータ制御信号（以下「Ｂデータ制御信号」といい、符号ＳＳＤｂで表す。）をデマルチプレクサ部６０に送信することにより、デマルチプレクサ部６０を制御する。
　ソースドライバ３０は、図示しないｋ個の出力端子を備え、それらにそれぞれ接続されたｋ本の出力線Ｏ１～Ｏｋにデータ電圧を供給する。各出力線には、Ｒデータ電圧、Ｇデータ電圧、およびＢデータ電圧が順次供給される。デマルチプレクサ部６０は、ｋ個のデマルチプレクサ６１を備えている。ｋ個のデマルチプレクサ６１の図示しない入力端子はそれぞれｋ本の出力線Ｏ１～Ｏｋに接続されている。第ｊデマルチプレクサ６１の図示しないｌ個（ｌ＝３）の出力端子はそれぞれＲデータ線Ｄｒｊ、Ｇデータ線Ｄｇｊ、およびＢデータ線Ｄｂｊに接続されている。デマルチプレクサ６１は、順次供給されるＲデータ電圧、Ｇデータ電圧、およびＢデータ電圧をそれぞれＲデータ線Ｄｒｊ、Ｇデータ線Ｄｇｊ、およびＢデータ線Ｄｂｊに時分割に供給する。デマルチプレクサ６１の動作は、Ｒデータ制御信号ＳＳＤｒ、Ｇデータ制御信号ＳＳＤｇ、およびＢデータ制御信号ＳＳＤｂにより制御される。このように、本実施形態では、ソースドライバ３０およびデマルチプレクサ部６０により構成される時分割データ電圧供給部７０により、Ｒデータ電圧、Ｇデータ電圧、およびＢデータ電圧がそれぞれＲデータ線、Ｇデータ線、およびＢデータ線に時分割に供給される。ＳＳＤ方式を採用する場合、ＳＳＤ方式を採用しない場合に比べて、ソースドライバ３０に接続される出力線の数を例えば１／３にすることができる。
　本実施形態では、図１１に示すように、走査ドライバ４０およびエミッションドライバ５０が表示部１０の左側にそれぞれ配置されているが、本発明はこれに限定されるものではない。例えば、走査ドライバ４０およびエミッションドライバ５０がそれぞれ表示部１０の右側および左側に配置されても良く、走査ドライバ４０およびエミッションドライバ５０の双方が表示部１０の左側または右側に配置されても良い。
　＜３．２　画素回路と各種配線との接続関係＞
　図１２は、本実施形態におけるｉ行目のＲ画素回路１１ｒ、Ｇ画素回路１１ｇ、およびＢ画素回路１１ｂと各種配線との接続関係を示す回路図である。なお、図１２に示すような画素回路の構成は、例えば特許文献２に開示されている。まず、デマルチプレクサ６１の構成について説明する。デマルチプレクサ６１は、図１２に示すように、Ｒ用の選択トランジスタ（以下「Ｒ選択トランジスタ」といい、符号Ｔｒで表す。）、Ｇ用の選択トランジスタ（以下「Ｇ選択トランジスタ」といい、符号Ｔｇで表す。）、およびＢ用の選択トランジスタ（以下「Ｂ選択トランジスタ」といい、符号Ｔｂで表す。）を備えている。Ｒ選択トランジスタＴｒは、出力線ＯｊとＲデータ線Ｄｒｊとの間に設けられ、そのゲート端子にはＲデータ制御信号ＳＳＤｒが与えられる。Ｇ選択トランジスタＴｇは、出力線ＯｊとＧデータ線Ｄｇｊとの間に設けられ、そのゲート端子にはＧデータ制御信号ＳＳＤｇが与えられる。Ｂ選択トランジスタＴｂは、出力線ＯｊとＢデータ線Ｄｂｊとの間に設けられ、そのゲート端子にはＢデータ制御信号ＳＳＤｂが与えられる。
　次に、画素回路の構成について説明する。図１２に示すように、Ｒ画素回路１１ｒ、Ｇ画素回路１１ｇ、およびＢ画素回路１１ｂは行方向に順に並べて配置されている。なお、Ｒ画素回路１１ｒ、Ｇ画素回路１１ｇ、およびＢ画素回路１１ｂの構成は基本的に同様であるので、以下では、Ｒ画素回路１１ｒの構成を例に挙げて説明し、Ｇ画素回路１１ｇおよびＢ画素回路１１ｂの構成に関する説明は省略する。
　Ｒ画素回路１１ｒは、１個の有機ＥＬ素子ＯＬＥＤ、６個のトランジスタＴ１～Ｔ６、および２個のコンデンサＣ１，Ｃ２を備えている。トランジスタＴ１は駆動トランジスタであり、トランジスタＴ２は第１入力トランジスタであり、トランジスタＴ３は補償トランジスタであり、トランジスタＴ４は初期化トランジスタであり、トランジスタＴ５は第１発光制御トランジスタであり、トランジスタＴ６は第２発光制御トランジスタである。トランジスタＴ１～Ｔ６はすべてｐチャネル型のＴＦＴである。コンデンサＣ１は駆動容量素子に相当し、コンデンサＣ２はブースト容量素子に相当する。
　トランジスタＴ１は、有機ＥＬ素子ＯＬＥＤと直列に設けられ、トランジスタＴ５を介してハイレベル画素電源線ＥＬＶＤＤに第１導通端子が接続されている。トランジスタＴ２は、ｉ行目の走査線Ｓｉにゲート端子が接続され、Ｒデータ線ＤｒｊとトランジスタＴ１の第２導通端子との間に設けられている。トランジスタＴ３は、ｉ行目の走査線Ｓｉにゲート端子が接続され、トランジスタＴ１のゲート端子と第１導通端子との間に設けられている。トランジスタＴ４は、ｉ－１行目の走査線Ｓｉ－１にゲート端子が接続され、トランジスタＴ１のゲート端子と初期化線Ｖｉｎｉとの間に設けられている。トランジスタＴ５は、ｉ行目のエミッション線ＥＭｉにゲート端子が接続され、トランジスタＴ１の第１導通端子とハイレベル画素電源線ＥＬＶＤＤとの間に設けられている。トランジスタＴ６は、ｉ行目のエミッション線ＥＭｉにゲート端子が接続され、トランジスタＴ２の第２導通端子と有機ＥＬ素子ＯＬＥＤのアノード端子との間に設けられている。コンデンサＣ１は、トランジスタＴ１のゲート端子とハイレベル画素電源線ＥＬＶＤＤとの間に設けられている。コンデンサＣ２は、トランジスタＴ１のゲート端子とＲデータ線Ｄｒｊとの間に設けられている。有機ＥＬ素子ＯＬＥＤのカソード端子は、ローレベル画素電源線ＥＬＶＳＳに接続されている。本実施形態では、トランジスタＴ１のゲート端子と、トランジスタＴ１のゲート端子側に位置するトランジスタＴ３の導通端子と、トランジスタＴ１のゲート端子側に位置するコンデンサＣ１，Ｃ２のそれぞれの一端と、トランジスタＴ１のゲート端子側に位置するトランジスタＴ４の導通端子との接続点のことを便宜上「ゲートノードＶＧ」という。
　＜３．３　エミッションドライバ＞
　図１３は、図１１に示すエミッションドライバ５０の構成を説明するための回路図である。図１３では、図示の便宜上、ｉ－２行目～ｉ行目の構成を図示している。本実施形態におけるエミッションドライバ５０は、上記第１の実施形態におけるエミッションドライバ５０内のオン制御トランジスタＴ１ｅ、オフ制御トランジスタＴ２ｅ、および終端トランジスタＴ３ｅの導電型をｐチャネル型に変更したものである。なお、終端トランジスタＴ３ｅはｎチャネル型でも良い。また、終端トランジスタＴ３ｅに代えて上述の終端コンデンサＣ３ｅを設けても良い。また、終端トランジスタＴ３ｅまたは終端コンデンサＣ３ｅのような終端部を設けないようにしても良い。
　本実施形態では、上記第１の実施形態と異なりオンレベルおよびオフレベルはそれぞれローレベル（ＶＳＳ）およびハイレベル（ＶＤＤ）であり、オフ制御トランジスタＴ２ｅの第２導通端子としてのソース端子にはローレベルロジック電源線ＶＳＳに代えてハイレベルロジック電源線ＶＤＤが接続されている。ハイレベルロジック電源線ＶＤＤの電位は上述のハイレベルに相当する。なお、本実施形態におけるその他の接続は上記第１の実施形態と同様であるので、その説明を省略する。
　＜３．４　動作＞
　図１４は、図１２に示す各画素回路１１（以下、単に「各画素回路１１」という。）および図１３に示すエミッションドライバ５０の動作を説明するためのタイミングチャートである。まず、図１２および図１３を参照して、各画素回路１１の動作を説明する。図１４において、時刻ｔ１～ｔ２はｉ－１行目の選択期間であり、時刻ｔ２～ｔ５はｉ行目の選択期間であり、時刻ｔ５～ｔ６はｉ＋１行目の選択期間である。ｉ行目のエミッション線ＥＭｉは、ｉ－１行目，ｉ行目の走査線Ｓｉ－１，Ｓｉの選択期間でハイレベルになり、ハイレベルになっている期間がｉ－１行目のエミッション線ＥＭｉ－１と１Ｈ期間重複している。
　時刻ｔ１以前では、ｉ－１行目～ｉ＋１行目の走査線Ｓｉ－１～Ｓｉ＋１がハイレベルに、ｉ行目のエミッション線ＥＭｉがローレベルになっている。このとき、各画素回路１１においてトランジスタＴ２～Ｔ４がオフ状態、トランジスタＴ５，Ｔ６がオン状態になっている。このため、トランジスタＴ１は、コンデンサＣ１が保持するゲート－ソース間電圧Ｖｇｓに応じた駆動電流Ｉｏｌｅｄを有機ＥＬ素子ＯＬＥＤに供給し、有機ＥＬ素子ＯＬＥＤはその駆動電流Ｉｏｌｅｄに応じた輝度で発光している。
　時刻ｔ１になると、ｉ行目のエミッション線ＥＭｉがハイレベルに変化するので、各画素回路１１においてトランジスタＴ５，Ｔ６がターンオフする。このため、トランジスタＴ１の第１導通端子とハイレベル画素電源線ＥＬＶＤＤとが電気的に互いに切り離され、トランジスタＴ１の第２導通端子と有機ＥＬ素子ＯＬＥＤのアノード端子とが電気的に互いに切り離される。これにより、トランジスタＴ１による有機ＥＬ素子ＯＬＥＤへの駆動電流Ｉｏｌｅｄの供給が停止し、有機ＥＬ素子ＯＬＥＤが非発光となる。したがって、ゲートノードＶＧにデータ電圧を供給する際に生じ得る有機ＥＬ素子ＯＬＥＤの異常発光が抑制される。なお、ｉ行目のエミッション線ＥＭｉは時刻ｔ５までハイレベルを維持するまた、時刻ｔ１になると、ｉ－１行目の走査線Ｓｉ－１がローレベルに変化するので、各画素回路１１においてトランジスタＴ４がターンオンする。これにより、ゲートノードＶＧの電位がＶｉｎｉに初期化される。なお、初期化電圧Ｖｉｎｉは、各画素回路１１へのｉ行目のデータ電圧Ｖｄａｔａｉの書き込み時にトランジスタＴ１をオン状態に維持できる程度の電圧であり、より詳細には次式（４）を満たす。
　Vini-Vdatai < -Vth　…（４）
このような初期化動作を行うことにより、各画素回路１１へのデータ電圧の書き込みを確実に行うことができる。
　時刻ｔ２になると、ｉ－１行目の走査線Ｓｉ－１がハイレベルに変化するので、トランジスタＴ４がターンオフする。このため、初期化動作が終了する。また、時刻ｔ２になると、ｉ行目の走査線Ｓｉがローレベルに変化するので、トランジスタＴ２，Ｔ３がターンオンする。さらに、Ｒデータ制御信号ＳＳＤｒがローレベルに変化するので、Ｒ選択トランジスタＴｒがターンオンする。これにより、Ｒデータ線Ｄｒｊがｉ行目のＲデータ電圧に充電されるので、ｉ行目のＲデータ電圧ＶｄａｔａｉがトランジスタＴ２，Ｔ１，Ｔ３を介してトランジスタＴ１のゲート端子に供給される。このとき、トランジスタＴ１の第１導通端子および第２導通端子はそれぞれドレイン端子およびソース端子として機能する。また、このとき、トランジスタＴ１の第１導通端子とゲート端子が電気的に互いに接続されることにより、トランジスタＴ１はダイオード接続になる。時刻ｔ２～ｔ５の期間で、ゲートノードＶＧの電位は次式（５）で与えられる値に向かって変化する。
　VG = Vdatai-Vth  …（５）
なお、厳密には、Ｒデータ線Ｄｒｊに保持された電荷が、Ｒデータ線ＤｒｊおよびコンデンサＣ１，Ｃ２に再分配されるので、ゲートノードＶＧに供給される電圧はＶｄａｔａｉよりも低くなる可能性がある。ただし、このような影響は、後述の時刻ｔ５においてゲートノードＶＧの電位がコンデンサＣ２を介してブーストされることにより軽減される。
　時刻ｔ３になると、Ｒデータ制御信号ＳＳＤｒがハイレベルに変化するので、Ｒ選択トランジスタＴｒがターンオフする。なお、Ｒ選択トランジスタＴｒのターンオフ後も、Ｒデータ線Ｄｒｊは自らの配線容量によりｉ行目のＲデータ電圧を保持することができる。ただし、配線容量が十分でない場合、Ｒデータ線Ｄｒｊに付加的にコンデンサを接続しても良い。時刻ｔ３～ｔ４および時刻ｔ４～ｔ５では、それぞれＧ画素回路１１ｇおよびＢ画素回路１１ｂについて、Ｒ画素回路１１ｒに関する時刻ｔ２～ｔ３と同様の動作が行われる。なお、Ｇデータ線ＤｇｊおよびＢデータ線Ｄｂｊにも、Ｒデータ線Ｄｒｊと同様に付加的なコンデンサを接続しても良い。
　時刻ｔ５になると、ｉ行目の走査線Ｓｉがハイレベルに変化するので、各画素回路１１においてトランジスタＴ２，Ｔ３がターンオフする。また、ｉ行目のエミッション線ＥＭｉがローレベルに変化するので、トランジスタＴ５，Ｔ６がターンオンする。このため、トランジスタＴ１の第１導通端子とハイレベル画素電源線ＥＬＶＤＤとが電気的に互いに接続され、トランジスタＴ１の第２導通端子と有機ＥＬ素子ＯＬＥＤのアノード端子とが電気的に互いに接続される。このため、トランジスタＴ１は、次式（６）で与えられる駆動電流Ｉｏｌｅｄを有機ＥＬ素子ＯＬＥＤに供給する。
　Ioled = (β/2)*(Vgs-Vth)2
　　　　= (β/2)*(ELVDD-VG-Vth)2
　　　　= (β/2)*(ELVDD-Vdatai)2　…（６）
式（６）では、閾値電圧Ｖｔｈの項がなくなっている。このように、本実施形態では、トランジスタＴ１の閾値電圧Ｖｔｈのばらつきが補償される。なお、時刻ｔ５において、ｉ行目の走査線Ｓｉがハイレベルに変化することにより、上述のようにゲートノードＶＧの電位がコンデンサＣ２を介してブーストされる。このため、電荷の再分配に起因する、ゲートノードＶＧに実際に供給される電圧の低下が抑制される。なお、時刻ｔ６以降においても、トランジスタＴ１は式（６）で与えられる駆動電流Ｉｏｌｅｄを有機ＥＬ素子ＯＬＥＤに供給する。
　次に、図１３および図１４を参照して、エミッションドライバ５０の動作を説明する。時刻ｔ１以前では、ｉ－１行目，ｉ＋１行目の走査線Ｓｉ－１，Ｓｉ＋１がハイレベルになっているので、ｉ行目のオン制御トランジスタＴ１ｅおよびオフ制御トランジスタＴ２ｅが共にオフ状態になっている。このため、ｉ行目のエミッション線ＥＭｉがフローティング状態になっており、その電位はローレベルに維持されている。
　時刻ｔ１になると、ｉ－１行目の走査線Ｓｉ－１がローレベルに変化するので、ｉ行目のオフ制御トランジスタＴ２ｅがターンオンする。このため、ｉ行目のエミッション線ＥＭｉの電位はハイレベル（ＶＤＤ）にプルアップされる。
　時刻ｔ２になると、ｉ－１行目の走査線Ｓｉ－１がハイレベルに変化するので、このとき、ｉ行目のオン制御トランジスタＴ１ｅおよびオフ制御トランジスタＴ２ｅは共にオフ状態である。このため、ｉ行目のエミッション線ＥＭｉがフローティング状態になり、その電位はハイレベルに維持される。
　時刻ｔ５になると、ｉ＋１行目の走査線Ｓｉ＋１がローレベルに変化するので、ｉ行目のオン制御トランジスタＴ１ｅがターンオンする。このため、ｉ行目のエミッション線ＥＭｉの電位はローレベル（ＶＳＳ）にプルダウンされる。
　時刻ｔ６になると、ｉ＋１行目の走査線Ｓｉ＋１がハイレベルに変化するので、ｉ行目のオン制御トランジスタＴ１ｅがターンオフする。このとき、ｉ行目のオン制御トランジスタＴ１ｅおよびオフ制御トランジスタＴ２ｅは共にオフ状態である。このため、ｉ行目のエミッション線ＥＭｉがフローティング状態になり、その電位はローレベルに維持される。このような時刻ｔ１～ｔ６における動作と同様の動作がその他の行のエミッション線についても行われることにより、本実施形態におけるエミッションドライバ５０の動作が実現される。
　＜３．５　効果＞
　本実施形態によれば、ＳＳＤ方式が採用されるので、データ電圧を出力するための回路規模を削減することができる。
　また、本実施形態によれば、トランジスタＴ３がオン状態になることによりトランジスタＴ１がダイオード接続になるので、ゲートノードＶＧの電位がトランジスタＴ１の閾値電圧Ｖｔｈに応じた値に設定される。このため、トランジスタＴ１の閾値電圧Ｖｔｈのばらつきを補償することができる。
　＜４．その他＞
　本発明は、上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。例えば、上記各実施形態では、ｉ行目のオン制御トランジスタＴ１ｅのゲート端子およびドレイン端子の接続先がｉ＋１行目の走査線Ｓｉ＋１である必要はなく、それらの接続先はｉ行目の走査線Ｓｉの後続の走査線のいずれかであれば良い。ここで、「後続の走査線」とは、選択される順が後続する走査線を意味する。また、上記各実施形態では、ｉ行目のオフ制御トランジスタＴ２ｅのゲート端子がｉ－１行目の走査線Ｓｉ－１である必要はなく、その接続先は、ｉ行目の走査線Ｓｉの先行の走査線のいずれかまたはｉ行目の走査線Ｓｉであれば良い。ここで、「先行の走査線」とは、選択される順が先行する走査線を意味する。また、上記各実施形態では、オン制御トランジスタＴ１ｅおよびオフ制御トランジスタＴ２ｅに代えて、他のスイッチング素子を使用しても良い。また、ｉ行目のオン制御トランジスタＴ１ｅは必ずしもダイオード接続させる必要はない。例えば、ｉ行目のオン制御トランジスタＴ１ｅのゲート端子をｉ＋１行目の走査線Ｓｉ＋１ではなく他の制御用の配線に接続するか、または、ｉ行目のオン制御トランジスタＴ１ｅのドレイン端子をｉ＋１行目の走査線Ｓｉ＋１ではなくオンレベルの電圧を供給する配線に接続するようにしても良い。
　また、上記第１の実施形態では、トランジスタＴ３のゲート端子の接続先を直前の走査線としているが、その接続先が先行の走査線であっても良い。また、上記第１の実施形態では、ｉ行目のエミッション線ＥＭｉにゲート端子が接続され、トランジスタＴ１のドレイン端子とハイレベル画素電源線ＥＬＶＤＤとの間に設けられたトランジスタを、トランジスタＴ４に代えてまたはトランジスタＴ４と共に使用しても良い。また、上記第１の実施形態においてトランジスタＴ３を使用するものとしたが、当該トランジスタＴ３は本発明にとって必須のものではない。また、上記第１の実施形態において、ゲート端子の接続先の走査線が互いに異なるトランジスタＴ３を２個以上設けるようにしても良い。
　また、上記第１の実施形態では、トランジスタＴ２，Ｔ３とトランジスタＴ４とを互いに同じ導電型にしたが、本発明はこれに限定されるものではない。例えば、トランジスタＴ２，Ｔ３とトランジスタＴ４とを互いに異なる導電型にしても良い。この場合、オン制御トランジスタＴ１ｅおよびオフ制御トランジスタＴ２ｅは互いに異なる導電型するか、またはオン制御トランジスタＴ１ｅおよびオフ制御トランジスタＴ２ｅの接続をトランジスタＴ２～Ｔ４の導電型に合わせて変更すれば良い。同様に、上記第３の実施形態では、トランジスタＴ１，Ｔ２とトランジスタＴ５，Ｔ６とを互いに同じ導電型にしたが、本発明はこれに限定されるものではない。例えば、トランジスタＴ１，Ｔ２とトランジスタＴ５，Ｔ６とを互いに異なる導電型にしても良い。この場合、オン制御トランジスタＴ１ｅおよびオフ制御トランジスタＴ２ｅは互いに異なる導電型するか、またはオン制御トランジスタＴ１ｅおよびオフ制御トランジスタＴ２ｅの接続をトランジスタＴ２～Ｔ４の導電型に合わせて変更すれば良い。
　本発明は、有機ＥＬ（Electro Luminescence）素子などの電気光学素子を含む画素回路を備える表示装置およびその駆動方法に適用することができる。
１…有機ＥＬ表示装置
１０…表示部
１１…画素回路
２０…表示制御回路
３０…ソースドライバ（データ駆動部）
４０…走査ドライバ（走査駆動部）
５０…エミッションドライバ（発光制御駆動部）
６０…デマルチプレクサ部
７０…時分割データ電圧供給部
Ｄ１～Ｄｍ…データ線
Ｓ１～Ｓｎ…走査線
ＥＭ１～ＥＭｎ…エミッション線（発光制御線）
Ｔ１～Ｔ６…トランジスタ
Ｔ１ｅ…オン制御トランジスタ（オン制御スイッチング素子）
Ｔ２ｅ…オフ制御トランジスタ（オフ制御スイッチング素子）
Ｔ３ｅ…終端トランジスタ（終端部）
Ｃ３ｅ…終端コンデンサ（終端部）
Ｃ１，Ｃ２…コンデンサ
ＯＬＥＤ…有機ＥＬ素子（電気光学素子）
Ｖｄａｔａ…データ電圧
ＶＧ…ゲートノード

Claims (12)

  1. 　アクティブマトリクス型の表示装置であって、
    　複数のデータ線と、複数の走査線と、前記複数の走査線にそれぞれ沿った複数の発光制御線と、前記複数のデータ線、前記複数の走査線、および前記複数の発光制御線に対応して配置された複数の画素回路とを含む表示部と、
    　前記複数の走査線を順次選択する走査駆動部と、
    　前記複数の発光制御線を駆動する発光制御駆動部とを備え、
    　前記画素回路は、
    　　電流で駆動される電気光学素子と、
    　　対応する走査線に制御端子が接続され、当該走査線が選択されているときにオン状態になる第１入力トランジスタと、
    　　前記電気光学素子と直列に設けられ、対応するデータ線および前記第１入力トランジスタを介して供給されるデータ電圧に応じて、前記電気光学素子に供給すべき駆動電流を制御する駆動トランジスタと、
    　　対応する発光制御線に制御端子が接続され、前記電気光学素子と直列に設けられた発光制御トランジスタとを含み、
    　前記発光制御駆動部は、
    　　各発光制御線に対応して設けられ、当該発光制御線に沿った走査線の先行の走査線のいずれかまたは当該発光制御線に沿った走査線の状態に応じて、当該発光制御線の電位を、前記発光制御トランジスタがオフ状態になるオフレベルに変化させるためのオフ制御スイッチング素子と、
    　　各発光制御線に対応して設けられ、当該発光制御線に沿った走査線の後続の走査線のいずれかの状態に応じて、当該発光制御線の電位を、前記発光制御トランジスタがオン状態になるオンレベルに変化させるためのオン制御スイッチング素子とを含むことを特徴とする、表示装置。
  2. 　前記オフ制御スイッチング素子は、対応する発光制御線に沿った走査線の先行の走査線のいずれかまたは対応する発光制御線に沿った走査線が選択状態に変化したときに当該発光制御線の電位を前記オフレベルに変化させ、
    　前記オン制御スイッチング素子は、対応する発光制御線に沿った走査線の後続の走査線のいずれかが選択状態に変化したときに当該発光制御線の電位を前記オンレベルに変化させることを特徴とする、請求項１に記載の表示装置。
  3. 　前記オフ制御スイッチング素子は、対応する発光制御線に沿った走査線の先行の走査線のいずれかまたは対応する発光制御線に沿った走査線に制御端子が接続され、当該発光制御線に第１導通端子が接続され、
    　前記オン制御スイッチング素子は、対応する発光制御線に沿った走査線の後続の走査線のいずれかに制御端子が接続され、当該発光制御線に第１導通端子が接続されていることを特徴とする、請求項２に記載の表示装置。
  4. 　前記第１入力トランジスタおよび前記発光制御トランジスタは互いに同じ導電型であり、
    　前記オフ制御スイッチング素子の第２導通端子には、前記オフレベルの電圧が与えられ、
    　前記オン制御スイッチング素子の第２導通端子は、前記制御端子の接続先の走査線に接続されていることを特徴とする、請求項３に記載の表示装置。
  5. 　前記オフ制御スイッチング素子の前記制御端子は、対応する発光制御線に沿った走査線の直前の走査線に接続されていることを特徴とする、請求項３に記載の表示装置。
  6. 　前記オン制御スイッチング素子の前記制御端子は、対応する発光制御線に沿った走査線の直後の走査線に接続されていることを特徴とする、請求項３に記載の表示装置。
  7. 　各発光制御線を終端するための終端部をさらに備えることを特徴とする、請求項１に記載の表示装置。
  8. 　前記画素回路は、
    　　前記駆動トランジスタを制御するための電圧を保持する駆動容量素子と、
    　　前記対応する走査線に先行する走査線に制御端子が接続された第２入力トランジスタとをさらに含み、
    　前記第１入力トランジスタおよび前記第２入力トランジスタは、前記対応するデータ線と前記駆動容量素子との間に並列に設けられていることを特徴とする、請求項１に記載の表示装置。
  9. 　前記第１入力トランジスタは、酸化物半導体、微結晶シリコン、またはアモルファスシリコンによりチャネル層が形成された薄膜トランジスタであることを特徴とする、請求項８に記載の表示装置。
  10. 　前記走査駆動部および前記発光制御駆動部のそれぞれは、前記表示部の一端側に配置されていることを特徴とする、請求項１に記載の表示装置。
  11. 　前記データ電圧は複数の原色のいずれかを示し、
    　前記画素回路は前記複数の原色のいずれかのサブ画素を形成し、
    　前記複数の原色のいずれかを示すデータ電圧を前記複数のデータ線に時分割に供給する時分割データ電圧供給部をさらに備え、
    　前記走査駆動部は、各原色のサブ画素を形成する画素回路に当該原色を示すデータ電圧を供給すべきときに当該画素回路に対応する走査線を選択状態にすることを特徴とする、請求項１に記載の表示装置。
  12. 　複数のデータ線と、複数の走査線と、前記複数の走査線にそれぞれ沿った複数の発光制御線と、前記複数のデータ線、前記複数の走査線、および前記複数の発光制御線に対応して配置された複数の画素回路とを含む表示部を備え、前記画素回路は、対応する走査線に制御端子が接続され、当該走査線が選択されているときにオン状態になる第１入力トランジスタと、前記電気光学素子と直列に設けられ、対応するデータ線および前記第１入力トランジスタを介して供給されるデータ電圧に応じて、前記電気光学素子に供給すべき駆動電流を制御する駆動トランジスタと、対応する発光制御線に制御端子が接続され、前記電気光学素子と直列に設けられた発光制御トランジスタとを含む、アクティブマトリクス型の表示装置の駆動方法であって、
    　前記複数の走査線を順次選択する走査ステップと、
    　前記複数の発光制御線を駆動する発光制御ステップとを備え、
    　前記発光制御ステップは、
    　　各発光制御線に対応して設けられたオフ制御スイッチング素子を制御することにより、当該発光制御線に沿った走査線の先行の走査線のいずれかまたは当該発光制御線に沿った走査線の状態に応じて、当該発光制御線の電位を、前記発光制御トランジスタがオフ状態になるオフレベルに変化させるオフ制御ステップと、
    　　各発光制御線に対応して設けられたオン制御スイッチング素子を制御することにより、当該発光制御線に沿った走査線の後続の走査線のいずれかの状態に応じて、当該発光制御線の電位を、前記発光制御トランジスタがオン状態になるオンレベルに変化させるオン制御ステップとを備えることを特徴とする、駆動方法。
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