CN117678007A - 像素电路及其驱动方法、显示面板及显示装置 - Google Patents

Abstract

一种像素电路(100)及其驱动方法、显示面板(1000)及显示装置，其中，像素电路(100)包括数据写入子电路(110)、驱动子电路(120)和至少一个电位维持子电路(130)。数据写入子电路(110)至少与第一电压信号端(VDD)、数据信号端(Data)、第一扫描信号端(Pgate)和第一节点(N1)耦接，在至少在第一扫描信号端(Pgate)提供的第一扫描信号的控制下，将数据信号端(Data)提供的数据信号写入第一节点(N1)；驱动子电路(120)与第一节点(N1)、第二节点(N2)和第三节点(N3)耦接，在第一节点(N1)的电位的控制下，形成第二节点(N2)与第三节点(N3)之间的通路；一个电位维持子电路(130)与一个电路节点和参考信号端(Vref)耦接，通过参考信号端(Vref)提供的参考信号，维持对应电路节点的电位。

Description

像素电路及其驱动方法、显示面板及显示装置 技术领域

本公开涉及显示技术领域，尤其涉及一种像素电路及其驱动方法、显示面板及显示装置。

背景技术

在不同的应用场景下，对显示装置的刷新频率的需求并不相同，比如，在显示静态画面时所需的刷新频率低于显示动态画面时所需的刷新频率。为了适应不同应用场景，市场上推出了多种刷新频率不同的显示装置、以及刷新频率可调的显示装置。

发明内容

一方面，提供一种像素电路。所述像素电路包括数据写入子电路、驱动子电路和至少一个电位维持子电路。数据写入子电路至少与第一电压信号端、数据信号端、第一扫描信号端和第一节点耦接。所述数据写入子电路被配置为，至少在所述第一扫描信号端提供的第一扫描信号的控制下，将所述数据信号端提供的数据信号写入所述第一节点。驱动子电路与所述第一节点、第二节点和第三节点耦接。所述驱动子电路被配置为，在所述第一节点的电位的控制下，形成所述第二节点与所述第三节点之间的通路。一个所述电位维持子电路与一个电路节点和参考信号端耦接。所述电位维持子电路被配置为，通过所述参考信号端提供的参考信号，维持该电路节点的电位。其中，所述电路节点为所述第一节点、所述第二节点和所述第三节点中的任一个。

在一些实施例中，所述电位维持子电路包括第一晶体管。所述第一晶体管的控制极和信号极中的一者，与所述电路节点耦接；所述第一晶体管的控制极和信号极中的另一者，与所述参考信号端耦接。其中，所述第一晶体管的信号极为所述第一晶体管的第一极或第二极。

在一些实施例中，所述电位维持子电路包括两个所述第一晶体管。两个所述第一晶体管的控制极均与所述参考信号端耦接，两个所述第一晶体管的相同信号极与同一所述电路节点耦接。或者，两个所述第一晶体管的相同信号极与所述参考信号端耦接，两个所述第一晶体管的控制极均与同一所述电路节点耦接。

在一些实施例中，一个所述电位维持子电路与所述第一节点和所述参考信号端耦接。在所述第一扫描信号的电位处于无效电位的情况下，所述第一节点的电位和所述参考信号的电位之间的电位差，与所述第一扫描信号的电位 与所述第一节点的电位之间的电位差大致相等。

在一些实施例中，所述驱动子电路包括第二晶体管。所述第二晶体管的控制极与所述第一节点耦接，所述第二晶体管的第一极与所述第二节点耦接，所述第二晶体管的第二极与所述第三节点耦接。所述第二晶体管被配置为，在所述第一节点的电位的控制下，形成所述第二节点与所述第三节点之间的通路。

在一些实施例中，所述数据写入子电路包括数据写入模块、补偿模块和存储模块。数据写入模块与第一控制信号端、所述数据信号端和所述第二节点耦接。所述数据写入模块被配置为，在所述第一控制信号端提供的第一控制信号的控制下，将所述数据信号端提供的数据信号写入所述第二节点。补偿模块与所述第一扫描信号端、所述第三节点和所述第一节点耦接。所述补偿模块被配置为，在所述驱动子电路将所述第二节点的数据信号写入所述第三节点，且所述第一扫描信号端提供的第一扫描信号的控制下，将所述第三节点处的数据信号写入所述第一节点。存储模块与所述第一节点和所述第一电压信号端耦接。所述存储模块被配置为，存储所述第一节点的电位。

在一些实施例中，所述数据写入模块包括第三晶体管。所述第三晶体管的控制极与所述第一控制信号端耦接，所述第三晶体管的第一极与所述数据信号端耦接，所述第三晶体管的第二极与所述第二节点耦接。所述第三晶体管被配置为，在所述第一控制信号端提供的第一控制信号的控制下，将所述数据信号端提供的数据信号写入所述第二节点。

在一些实施例中，所述第一扫描信号端复用为所述第一控制信号端，所述第一控制信号为第一扫描信号。或者，所述第二扫描信号端复用为所述第一控制信号端，所述第一控制信号为第二扫描信号。

在一些实施例中，所述补偿模块包括第四晶体管。所述第四晶体管的控制极与所述第一扫描信号端耦接，所述第四晶体管的第一极与所述第三节点耦接，所述第四晶体管的第二极与所述第一节点耦接。所述第四晶体管被配置为，在所述驱动子电路将所述第二节点的数据信号写入所述第三节点，且所述第一扫描信号端提供的第一扫描信号的控制下，将所述第三节点处的数据信号写入所述第一节点。

在一些实施例中，所述存储模块包括存储电容器。所述存储电容器的第一极板与所述第一电压信号端耦接，所述存储电容器的第二极板与所述第一节点耦接。所述存储电容器被配置为，存储所述第一节点的电位。

在一些实施例中，像素电路还包括第一发光控制子电路和第二发光控制子电路。第一发光控制子电路与使能信号端、所述第一电压信号端和所述第二 节点耦接。第二发光控制子电路与所述使能信号端、所述第三节点和第四节点耦接。所述第一发光控制子电路和所述第二发光控制子电路被配置为，在所述使能信号端提供的使能信号的控制下，与所述驱动子电路配合形成所述第一电压信号端与所述第四节点之间的通路，以驱动发光器件发光。

在一些实施例中，所述第一发光控制子电路包括第五晶体管，所述第二发光控制子电路包括第六晶体管。所述第五晶体管的控制极与所述使能信号端耦接，所述第五晶体管的第一极与所述第一电压信号端耦接，所述第五晶体管的第二极与所述第二节点耦接。所述第五晶体管被配置为，在所述使能信号端提供的使能信号的控制下，将所述第一电压信号端提供的第一电压信号写入所述第二节点。所述第六晶体管的控制极与所述使能信号端耦接，所述第六晶体管的第一极与所述第三节点耦接，所述第六晶体管的第二极与所述第四节点耦接。所述第六晶体管被配置为，在所述使能信号端提供的使能信号的控制下，形成所述第三节点与所述第四节点之间的通路。

在一些实施例中，像素电路还包括第一复位子电路和第二复位子电路。第一复位子电路与复位信号端、第一初始信号端和所述第一节点耦接。所述第一复位子电路被配置为，在所述复位信号端提供的复位信号的控制下，将所述第一初始信号端提供的第一初始信号写入所述第一节点。第二复位子电路与第二控制信号端、第二初始信号端和第四节点耦接。所述第二复位子电路被配置为，在所述第二控制信号端提供的第二控制信号的控制下，将所述第二初始信号端提供的第二初始信号写入所述第四节点。

其中，一个所述电位维持子电路与所述第一节点和所述参考信号端耦接。在所述复位信号端的电位处于无效电位的情况下，所述第一节点的电位和所述参考信号的电位之间的电位差，与所述复位信号的电位与所述第一节点的电位之间的电位差大致相等。或，在所述复位信号端的电位和所述第一扫描信号端的电位处于无效电位的情况下，所述第一节点的电位和所述参考信号的电位之间的电位差，与所述复位信号的电位和所述第一节点的电位之间的电位差、所述第一扫描信号的电位和所述第一节点的电位之间的电位差之和大致相等。

在一些实施例中，所述第一复位子电路包括第七晶体管。所述第七晶体管的控制极与所述复位信号端耦接，所述第七晶体管的第一极与所述第一初始信号端耦接，所述第七晶体管的第二极与所述第一节点耦接。所述第七晶体管被配置为，在所述复位信号端提供的复位信号的控制下，将所述第一初始信号端提供的第一初始信号写入所述第一节点。

在一些实施例中，所述第二复位子电路包括第八晶体管。所述第八晶体管的控制极与所述第二控制信号端耦接，所述第八晶体管的第一极与所述第二初始信号端耦接，所述第八晶体管的第二极与所述第四节点耦接。所述第八晶体管被配置为，在所述第二控制信号端提供的所述第二控制信号的控制下，将所述第二初始信号端提供的第二初始信号写入所述第四节点。

在一些实施例中，所述复位信号端复用为所述第二控制信号端，所述第二控制信号为复位信号。或者，第二扫描信号端复用为所述第二控制信号端，所述第二控制信号为第二扫描信号。

在一些实施例中，所述第一初始化信号端复用为所述参考信号端，与至少一个所述电位维持子电路耦接。和/或，所述第二初始化信号端复用为所述参考信号端，与至少一个所述电位维持子电路耦接。

又一方面，提供一种像素电路的驱动方法。所述像素电路包括数据写入子电路、驱动子电路和至少一个电位维持子电路。数据写入子电路至少与第一电压信号端、数据信号端、第一扫描信号端和第一节点耦接。所述数据写入子电路被配置为，至少在所述第一扫描信号端提供的第一扫描信号的控制下，将所述数据信号端提供的数据信号写入所述第一节点。驱动子电路与所述第一节点、第二节点和第三节点耦接。所述驱动子电路被配置为，在所述第一节点的电位的控制下，形成所述第二节点与所述第三节点之间的通路。一个所述电位维持子电路与一个电路节点和参考信号端耦接。所述电位维持子电路被配置为，通过所述参考信号端提供的参考信号，维持该电路节点的电位。其中，所述电路节点为所述第一节点、所述第二节点和所述第三节点中的任一个。

在一帧周期内至少包括写入阶段和发光阶段；所述驱动方法，包括：在所述写入阶段，所述数据写入子电路将所述数据信号写入所述第一节点。在所述发光阶段，所述驱动子电路形成所述第二节点与所述第三节点之间的通路，并在所述第二节点与所述第一电压信号端连通时，驱动发光器件发光。在一个所述电位维持子电路与所述第一节点耦接的情况下，至少在所述发光阶段，所述电位维持子电路通过所述参考信号端提供的参考信号，维持所述第一节点的电位。

又一方面，提供一种显示面板。显示面板包括：衬底基板；位于所述衬底基板上的多条数据线、多条栅线、以及由所述多条数据线和所述多条栅线限定出的多个像素区域。其中，每个像素区域内包括如上任一实施例所述的像素电路，所述像素电路至少包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管和存储电容器。

在一些实施例中，显示面板包括自远离所述衬底基板的方向依次设置的半导体层、第一导电层、第二导电层、第三导电层和第四导电层。其中，所述半导体层包括所述像素电路中多个晶体管的有源层。所述第一导电层包括第一扫描信号线、第二扫描信号线、使能信号线和所述多个晶体管的控制极。

在一些实施例中，所述第一导电层包括第一导电图案和第二导电图案。其中，所述第一导电图案作为所述第三晶体管的控制极，所述第一导电图案与所述第一扫描信号线为相互连接的一体结构。所述第二导电图案作为所述第四晶体管的控制极，所述第二导电图案与所述第二扫描信号线为相互连接的一体结构。

在一些实施例中，所述第一导电层包括第一导电图案和第三导电图案。其中，所述第一导电图案作为所述第三晶体管的控制极；所述第三导电图案作为所述第八晶体管的控制极。所述第一导电图案、所述第三导电图案、以及所述第一扫描信号线为相互连接的一体结构。

在一些实施例中，所述第一导电层还包括所述存储电容器的第二极板和第四导电图案。所述第二极板复用为第二晶体管的控制极；所述第四导电图案作为所述第一晶体管的控制极，并且所述第四导电图案沿第一方向延伸。所述第四导电图案与所述第二极板为相互连接的一体结构。

在一些实施例中，所述第一导电层还包括第五导电图案和第六导电图案。所述第五导电图案作为第五晶体管的控制极；所述第六导电图案作为第六晶体管的控制极。所述第五导电图案、所述第六导电图案、以及所述使能信号线为相互连接的一体结构。

在一些实施例中，所述第四导电层包括第一电压信号线、数据线和参考信号线。所述第一电压信号线、所述数据线和所述参考信号线沿第二方向延伸，所述第一方向与所述第二方向相互交叉。所述第一电压信号线在所述衬底基板上的正投影，分别与所述第二晶体管的控制极和所述第五晶体管的控制极在所述衬底基板上的正投影至少部分交叠。

在一些实施例中，所述像素电路包括两个所述第一晶体管。两个所述第一晶体管的相同信号极与所述参考信号端耦接，两个所述第一晶体管的控制极均与所述第一节点耦接。所述参考信号线在所述衬底基板上的正投影，与两个所述第一晶体管中的一个晶体管的控制极在所述衬底基板上的正投影至少部分交叠。所述数据线包括第一主体部和第二主体部，均沿所述第二方向延伸；部分所述第二主体部沿所述第一方向弯折并与所述第一主体部耦接。所述第一主体部在所述衬底基板上的正投影与所述两个第一晶体管中的另一个晶体 管的控制极在所述衬底基板上的正投影至少部分交叠。所述第二主体部在所述衬底基板上的正投影与所述第三晶体管的控制极在所述衬底基板上的正投影至少部分交叠。与同一列像素电路连接的参考信号线和第一电压信号线，分别位于数据线的两侧。

又一方面，提供一种显示装置，包括如上任一实施例所述的显示面板。

附图说明

为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。

图1为根据一些实施例的晶体管的漏电曲线图；

图2为根据一些实施例的像素电路的结构图；

图3为根据一些实施例的像素电路的时序图；

图4为根据一些实施例的像素电路中的第一节点和发光器件的效率在一帧显示周期内的时序图；

图5为根据一些实施例的显示装置的结构图；

图6为根据一些实施例的显示装置的结构图；

图7为根据一些实施例的像素电路的结构图；

图8为根据一些实施例的像素电路的结构图；

图9为根据一些实施例的像素电路的第一节点和发光器件的效率的比对图；

图10为根据一些实施例的像素电路的结构图；

图11为根据一些实施例的像素电路的结构图；

图12为根据一些实施例的像素电路的结构图；

图13为根据一些实施例的像素电路的结构图；

图14为根据一些实施例的像素电路的结构图；

图15为根据一些实施例的像素电路的结构图；

图16为根据一些实施例的像素电路的结构图；

图17为根据一些实施例的像素电路的结构图；

图18为根据一些实施例的像素电路的时序图；

图19为根据一些实施例的显示面板中半导体层的局部结构图；

图20为根据一些实施例的显示面板中第一导电层的局部结构图；

图21为根据一些实施例的显示面板中第二导电层的局部结构图；

图22为根据一些实施例的显示面板中第三导电层的局部结构图；

图23为根据一些实施例的显示面板中第四导电层的局部结构图；

图24为根据一些实施例的显示面板中像素电路的结构图。

具体实施方式

下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”或“通信耦合(communicatively coupled)”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。

“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和 C的组合，B和C的组合，及A、B和C的组合。

“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。

如本文中所使用，根据上下文，术语“如果”任选地被解释为意思是“当……时”或“在……时”或“响应于确定”或“响应于检测到”。类似地，根据上下文，短语“如果确定……”或“如果检测到[所陈述的条件或事件]”任选地被解释为是指“在确定……时”或“响应于确定……”或“在检测到[所陈述的条件或事件]时”或“响应于检测到[所陈述的条件或事件]”。

本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。

另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。

如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。

如本文所使用的那样，“平行”、“垂直”、“相等”包括所阐述的情况以及与所阐述的情况相近似的情况，该相近似的情况的范围处于可接受偏差范围内，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。例如，“平行”包括绝对平行和近似平行，其中近似平行的可接受偏差范围例如可以是5°以内偏差；“垂直”包括绝对垂直和近似垂直，其中近似垂直的可接受偏差范围例如也可以是5°以内偏差。“相等”包括绝对相等和近似相等，其中近似相等的可接受偏差范围内例如可以是相等的两者之间的差值小于或等于其中任一者的5％。

另外，如本文所使用的“信号的电位处于有效电位”的是指：信号能够控制晶体管处于导通状态的电位。例如晶体管的栅极接收到有效电位的信号，使得晶体管处于导通状态。如本文所使用的“信号的电位处于无效电位”的是指：信号能够控制晶体管处于截止状态的电位。例如晶体管的栅极接收到无效电位的信号，使得晶体管处于截止状态。

需要说明的是，本公开的实施例提供的像素电路中所采用的晶体管可以为薄膜晶体管、场效应晶体管或其他特性相同的开关器件，本公开中的晶体管可以为增强型晶体管，也可以为耗尽型晶体管，本公开对此并不设限。

像素电路中所采用的各晶体管的控制极为晶体管的栅极，第一极为晶体管的源极和漏极中一者，第二极为晶体管的源极和漏极中另一者。由于晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，也就是说，本公开的实施例中的晶体管的第一极和第二极在结构上可以是没有区别的。示例性地，在晶体管为P型晶体管的情况下，晶体管的第一极为源极，第二极为漏极；示例性地，在晶体管为N型晶体管的情况下，晶体管的第一极为漏极，第二极为源极。

还需要说明的是，本公开中提到的高电位信号和低电位信号是相对而言的高低，即只代表高电位信号的电位比低电位信号的电位高，并不限定高电位和低电位的具体电位值。

本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。

在相关技术中，显示装置在1Hz甚至更低的刷新频率的情况下，一帧显示周期对应的发光维持时间甚至可达到1s以上。在一帧显示周期的发光阶段中，像素电路中的一些电路节点需要维持稳定。然而，因为与电路节点相连的晶体管中源极、漏极和栅极中任二者之间存在漏电路径，导致电路节点的电位受到其他信号端(也可以称作漏电信号端)的影响而发生变化(电位升高或电位降低)。

如图1所示，示例性地，在低温多晶硅(Low Temperature Poly-Silicon，LTPS)晶体管的栅极和源极之间存在电压差的情况下，晶体管会存在连通栅极和源极的漏电路径；在LTPS晶体管的栅极和漏极之间存在电压差的情况下，晶体管会存在连通栅极和漏极的漏电路径。

如图2所示，在一些实现方式中，第一节点N1’与晶体管T4’的漏极和晶体管T7’的漏极耦接。如图3所示，在发光阶段t3，复位信号端Preset’提供的复位信号和第一扫描信号端Pgate’提供的第一扫描信号同时处于高电位，导致晶体管T4’和晶体管T7’同时处于截止，信号端Pgate’提供的信号(该信号在发光阶段t3内的电位为高电位，例如VGH)会通过晶体管T4’中漏极和栅极之间的漏电路径(漏电路径在附图中以虚线箭头表示)，使第一 节点N1’的电位升高；类似地，信号端Preset’提供的信号(该信号在发光阶段t3内的电位为高电位，例如VGH)会通过晶体管T7’中漏极和栅极之间的漏电路径，使第一节点N1’的电位升高，如图4所示。

像素电路中电路节点的电位变化又会进一步造成与晶体管T2’的导通程度发生变化，致使发光器件的发光效率发生变化。示例性地，如图2和图4所示，在一帧显示周期F(frame)内第一节点N1’的电位VN1’变化会导致晶体管T2’的导通程度发生变化，导致发光器件E’的发光效率LE’发生变化。这样，会造成显示装置显示时发生闪烁、对比度不足等问题。

基于此，本公开实施例提供一种像素电路及其驱动方法、显示面板及显示装置，用于克服显示装置显示时发生闪烁、对比度不足的问题。

本公开实施例提供的显示装置，可以是显示不论运动(例如，视频)还是固定(例如，静止图像)的且不论文字还是的图像的任何装置。更明确地说，预期所述实施例可实施在多种电子装置中或与多种电子装置关联，所述多种电子装置例如(但不限于)移动电话、无线装置、个人数据助理(PDA)、手持式或便携式计算机、GPS接收器/导航器、相机、MP4视频播放器、摄像机、游戏控制台、手表、时钟、计算器、电视监视器、平板显示器、计算机监视器、汽车显示器(例如，里程表显示器等)、导航仪、座舱控制器和/或显示器、相机视图的显示器(例如，车辆中后视相机的显示器)、电子相片、电子广告牌或指示牌、投影仪、建筑结构、包装和美学结构(例如，对于一件珠宝的图像的显示器)等。

该显示装置包括框架、设置于框架内的显示面板、电路板、显示驱动IC(Integrated Circuit，集成电路)以及其他电子配件等。

上述显示面板可以为：有机发光二极管(Organic Light Emitting Diode，简称OLED)显示面板、量子点发光二极管(Quantum Dot Light Emitting Diodes，简称QLED)显示面板、微发光二极管(Micro Light Emitting Diodes，简称Micro LED)显示面板等，本公开对此不做具体限定。

本公开以下实施例均是以上述显示面板为OLED显示面板为例，对本公开进行说明的。

如图5和图6所示，上述显示面板1000包括：显示区域(Active Area，AA；简称AA区；也可称为有效显示区域)和围绕AA区一圈设置的周边区域。

参考图5所示，显示面板1000在周边区域设置有扫描驱动电路01和数据驱动电路02。在一些实施例中，扫描驱动电路01可以设置在沿栅线GL的延伸方向(例如第一方向X)上的侧边，数据驱动电路02可以设置在沿数据 线DL的延伸方向(例如第二方向Y)上的侧边，以驱动显示面板中的像素电路100进行显示。

在一些实施例中，上述扫描驱动电路01可以包括栅极驱动IC。在另一些实施例中，上述扫描驱动电路01可以为GOA(Gate Driver on Array)电路，也即将上述扫描驱动电路01直接集成在显示面板1000的阵列基板中，即如图5和图6所示。其中，将扫描驱动电路01设置为GOA电路相比于设置为扫描驱动IC而言，一方面，可以降低显示面板的制作成本；另一方面，还可以窄化显示装置的边框宽度。

需要说明的是，图5和图6仅是示意的，以显示面板1000在周边区域的单侧设置扫描驱动电路01，从单侧逐行依次驱动各栅线GL，即单侧驱动为例进行说明的。在另一些实施例中，显示面板1000可以在周边区域中沿栅线GL的延伸方向上的两个侧边分别设置扫描驱动电路，通过两个扫描驱动电路同时从两侧逐行依次驱动各栅线GL，即双侧驱动。在另一些实施例中，显示面板1000可以在周边区域中沿栅线GL的延伸方向上的两个侧边，分别设置扫描驱动电路，通过两个扫描驱动电路交替从两侧，逐行依次驱动各栅线GL，即交叉驱动。

上述显示面板1000在AA区中包括多种颜色的子像素(sub Pixel)P，该多种颜色的子像素至少包括第一颜色子像素、第二颜色子像素和第三颜色子像素，第一颜色、第二颜色和第三颜色可以为三基色(例如红色、绿色和蓝色)。

为了方便说明，本公开中上述多个子像素P是以矩阵形式排列为例进行的说明。在此情况下，沿第一方向X排列成一排的子像素P称为同一行子像素；沿第二方向Y排列成一排的子像素P称为同一列子像素。

如图6所示，在OLED显示面板1000中，每一子像素P中均设置有像素电路(也可称为像素驱动电路)100，该像素电路100包括晶体管和电容器；其中，图6中仅是示意的以该像素电路100为2T1C(一个驱动晶体管M1、一个开关晶体管M2、一个电容器Cst)结构为例说明，本公开中像素电路的具体结构不做限定，例如还可以采用3T1C、4T1C、7T1C等结构。其中，如图6所示，在显示面板1000中，位于同行的像素电路100的开关晶体管M2的控制极与同一栅线(Gate Line)GL耦接，位于同列的像素电路100的开关晶体管M2的一极(例如源极)与同一数据线(Data Line)DL耦接。

在此基础上，如图7所示，本公开的一些实施例提供一种像素电路100。像素电路100包括数据写入子电路110、驱动子电路120、以及至少一个电位维持子电路130和发光器件E。

数据写入子电路110至少与第一电压信号端VDD、数据信号端Data、第一扫描信号端Pgate、第一节点N1耦接。数据写入子电路110被配置为，至少在第一扫描信号端Pgate提供的第一扫描信号的控制下，将数据信号写入至第一节点N1。

数据写入子电路110至少与第一电压信号端VDD、数据信号端Data、第一扫描信号端Pgate、第一节点N1耦接，是指数据写入子电路110可以只与第一电压信号端VDD、数据信号端Data、第一扫描信号端Pgate、第一节点N1耦接。数据写入子电路110也可以在与第一电压信号端VDD、数据信号端Data、第一扫描信号端Pgate、第一节点N1耦接的基础上，还与其他信号端或电路节点耦接。例如数据写入子电路110还可以与第二扫描信号端Pscan耦接，如图8所示。需要说明的是，在图8中，大括号是指，标号111、112、113同属于110。

在一些示例中，数据写入子电路110还可以与第二节点N2和第三节点N3耦接。上述将数据信号Vdata写入至第一节点N1，可以理解为将数据信号经过第二节点N2和/或第三节点N3，传输至第一节点N1。例如数据信号依次经过第二节点N2和第三节点N3后，写入第一节点N1。

驱动子电路120，与第一节点N1、第二节点N2和第三节点N3耦接。驱动子电路120被配置为，在第一节点N1的电位的控制下，形成第二节点N2与第三节点N3之间的通路。

在一些示例中，如图7和图8所示，数据写入子电路110可以将数据信号端Data提供的数据信号写入第二节点N2。驱动子电路120基于第一节点N1的电位形成第二节点N2与第三节点N3之间的通路，将数据信号写入第三节点N3。数据写入子电路110还可以将第三节点N3处的数据信号传输至第一节点N1。

在一些示例中，第二节点N2可以与第一电压信号端VDD耦接，第三节点N3可以与发光器件E的阳极耦接，发光器件E的阴极可以与第二电压信号端VSS耦接。示例性地，第一电压信号端VDD提供的第一电压信号的电位，大于第二电压信号端VSS提供的第二电压信号的电位。

驱动子电路120还可以在第一节点N1的发光补偿信号Vdata+Vth(Vth例如可以是驱动晶体管的阈值电位)的控制下，形成第二节点N2与第三节点N3之间的通路，在第二节点N2与第一电压信号端VDD连通的情况下，将第一电压信号端VDD提供的第一电压信号写入第三节点N3，即第一电压信号写入发光器件E的阳极，驱动发光器件E发光。

发光器件E以OLED发光器件为例进行说明。发光器件E的阳极可以直接耦接于第三节点N3。例如，发光器件E的阳极与第三节点N3电连接。发光器件E的阳极也可以间接耦接于第三节点N3。例如，发光器件E的阳极通过一些晶体管与第三节点N3电连接。

其中，发光器件E的数量可以是一个，也可以是多个，此处不作限定。

一个电位维持子电路130与一个电路节点和参考信号端Vref耦接。电位维持子电路130被配置为，通过参考信号端Vref提供的参考信号，维持与其耦接的电路节点的电位。其中，电路节点为第一节点N1、第二节点N2和第三节点N3中的任一个。

在一些示例中，如图7所示，像素电路100包括一个电位维持子电路130，电位维持子电路130分别与参考信号端Vref和第一节点N1耦接。

在一些实施例中，一个电位维持子电路130与一个电路节点耦接，且不同的电位维持子电路130与不同的电路节点耦接。不同的电位维持子电路130被配置为，维持不同的电路节点的电压。

在一些示例中，像素电路100包括第一电位维持子电路、第二电位维持子电路和第三电位维持子电路。其中，第一电位维持子电路与第一节点N1耦接(即如图7和图8所示)，第二电位维持子电路与第二节点N2耦接(未图示)，第三电位维持子电路与第三节点N3耦接(未图示)。第一电位维持子电路被配置为维持第一节点N1的电压，第二电位维持子电路被配置为维持第二节点N2的电压，第三电位维持子电路被配置为维持第三节点N3的电压。

在一些实施例中，不同的电位维持子电路130可以分别耦接不同的参考信号端Vref。例如两个电位维持子电路130分别耦接两个参考信号端Vref。

在另一些实施例中，至少两个电位维持子电路130可以耦接同一参考信号端Vref。例如三个电位维持子电路130中，两个电位维持子电路130耦接一个参考信号端Vref，另一个电位维持子电路130耦接另一个参考信号端Vref；又例如三个电位维持子电路130均耦接同一参考信号端Vref。

电位维持子电路130通过在参考信号端Vref与电路节点之间建立至少一个漏电补偿路径，使得参考信号能够减少甚至消除漏电信号端利用漏电路径对电路节点的影响，维持电路节点的电位。

在一些示例中，一个电路节点耦接的漏电补偿路径的数量，可以与该电路节点耦接的漏电路径的数量相等。

以电位维持子电路130(也即第一电位维持子电路)耦接第一节点N1为例，如图9所示，本公开实施例提供的像素电路相较于图2所示的像素电路 而言，本公开提供的像素电路中第一节点N1的电位VN1比图2所示的像素电路中第一节点N1的电位VN1’更稳定，同时本公开提供的像素电路中发光器件的驱动电流IOLED也比图2所示的像素电路中发光器件的驱动电流IOLED’更稳定。

综上所述，本公开的一些实施例中，通过在像素电路中增设至少一个电位维持子电路130，能够提高至少一个电路节点的电位的稳定性，进而提高像素电路中至少一个晶体管的导通程度的稳定性，实现发光器件的稳定发光，从而实现显示装置的显示性能的提高。

如图8所示，在一些实施例中，驱动子电路120包括第二晶体管T2。第二晶体管T2的控制极与第一节点N1耦接，第二晶体管T2的第一极与第二节点N2耦接，第二晶体管T2的第二极与第三节点N3耦接。第二晶体管T2被配置为，在第一节点N1的电位的控制下，形成第二节点N2与第三节点N3之间的通路。

在一些示例中，第二晶体管T2为P型晶体管。第二晶体管T2被配置为，在第一节点N1的电位处于低电位的情况下，形成第二晶体管T2的第一极(第二节点N2)与第二晶体管T2的第二极(第三节点N3)之间的通路，实现第二节点N2的电位传输至第三节点N3。

如图8所示，在一些实施例中，数据写入子电路110包括数据写入模块111、补偿模块112和存储模块113。

数据写入模块111与第一控制信号端K1、数据信号端Data和第二节点N2耦接。数据写入模块111被配置为，在第一控制信号端K1提供的第一控制信号的控制下，将数据信号端Data提供的数据信号写入第二节点N2。

其中，第一控制信号端K1可以为第一扫描信号端Pgate，即第一扫描信号端Pgate复用为第一控制信号端K1，所述第一控制信号为第一扫描信号。或者，第一控制信号端K1也可以为第二扫描信号端Pscan，即第二扫描信号端Pscan复用为第一控制信号端K1，第一控制信号为第二扫描信号。当然，在其他实施例中，第一控制信号端K1还可以是额外增设的信号端，此处不作限定。

如图12和图13所示，在一些示例中，第一扫描信号端Pgate复用为第一控制信号端K1。数据写入模块111与第一扫描信号端Pgate、数据信号端Data和第二节点N2耦接。数据写入模块111被配置为，在第一扫描信号端Pgate提供的第一扫描信号的控制下，将数据信号端Data提供的数据信号写入第二节点N2。

在此情况下，数据写入子电路110与第一电压信号端VDD、数据信号端Data、第一扫描信号端Pgate和第一节点N1耦接。

如图10和图11所示，在一些示例中，第二扫描信号端Pscan复用为第一控制信号端K1。数据写入模块111与第二扫描信号端Pscan、数据信号端Data和第二节点N2耦接。数据写入模块111被配置为，在第二扫描信号端Pscan提供的第二扫描信号的控制下，将数据信号端Data提供的数据信号写入第二节点N2。

在此情况下，数据写入子电路110与第一电压信号端VDD、数据信号端Data、第一扫描信号端Pgate、第二扫描信号端Pscan和第一节点N1耦接。

如图8所示，在一些实施例中，数据写入模块111包括第三晶体管T3。第三晶体管T3的控制极与第一控制信号端K1耦接，第三晶体管T3的第一极与数据信号端Data耦接，第三晶体管T3的第二极与第二节点N2耦接。

第三晶体管T3被配置为，在第一控制信号端K1提供的第一控制信号的控制下，将数据信号端Data提供的数据信号写入第二节点N2。

如图12和图13所示，在一些示例中，第三晶体管T3的控制极与第一扫描信号端Pgate耦接，第三晶体管T3的第一极与数据信号端Data耦接，第三晶体管T3的第二极与第二节点N2耦接。第三晶体管T3被配置为，在第一扫描信号端Pgate提供的第一扫描信号的控制下，将数据信号端Data提供的数据信号写入第二节点N2。

如图10和图11所示，在一些示例中，第三晶体管T3的控制极与第二扫描信号端Pscan耦接，第三晶体管T3的第一极与数据信号端Data耦接，第三晶体管T3的第二极与第二节点N2耦接。第三晶体管T3被配置为，在第二扫描信号端Pscan提供的第二扫描信号的控制下，将数据信号端Data提供的数据信号写入第二节点N2。

在一些示例中，第三晶体管T3被配置为，在第一控制信号端K1提供的第一控制信号的电位处于有效电位的情况下，形成第三晶体管T3的第一极(数据信号端Data)与第三晶体管T3的第二极(第二节点N2)之间的通路，实现将数据信号端Data提供的数据信号写入第二节点N2。

在一些示例中，第三晶体管T3为P型晶体管。在第一控制信号端K1提供的第一控制信号的电位为低电位的情况下，形成第三晶体管T3的第一极(数据信号端Data)与第三晶体管T3的第二极(第二节点N2)之间的通路，实现将数据信号端Data提供的数据信号写入第二节点N2。

如图8所示，上述补偿模块112与第一扫描信号端Pgate、第三节点N3 和第一节点N1耦接。补偿模块112被配置为，在第一扫描信号端Pgate提供的第一扫描信号的控制下，将第三节点N3处的数据信号或发光补偿信号写入第一节点N1。

在一些示例中，在驱动子电路120形成第二节点N2与第三节点N3之间的通路，将第二节点N2的数据信号写入第三节点N3的情况下，补偿模块112可以将第三节点N3的数据信号写入第一节点N1。

在一些实施例中，补偿模块112包括第四晶体管T4。第四晶体管T4的控制极与第一扫描信号端Pgate耦接，第四晶体管T4的第一极与第三节点N3耦接，第四晶体管T4的第二极与第一节点N1耦接。第四晶体管T4被配置为，在驱动子电路120将第二节点N2的数据信号写入第三节点N3，且第一扫描信号端Pgate提供的第一扫描信号的控制下，将第三节点N3处的数据信号写入第一节点N1。

在一些示例中，在驱动子电路120形成第二节点N2与第三节点N3之间的通路，将第二节点N2的数据信号写入第三节点N3，且第四晶体管T4在第一扫描信号端Pgate提供的第一扫描信号的电位处于有效电位的情况下，形成第四晶体管T4的第一极(第三节点N3)与第四晶体管T4的第二极(第一节点N1)之间的通路，实现将第三节点N3的数据信号写入第一节点N1。

在一些示例中，第四晶体管T4为P型晶体管。在驱动子电路120形成第二节点N2与第三节点N3之间的通路，将第二节点N2的数据信号写入第三节点N3，且第四晶体管T4在第一扫描信号端Pgate提供的第一扫描信号的电位处于低电位的情况下，形成第四晶体管T4的第一极(第三节点N3)与第四晶体管T4的第二极(第一节点N1)之间的通路，实现将第三节点N3的数据信号写入第一节点N1。

如图8所示，上述存储模块113与第一节点N1和第一电压信号端VDD耦接。存储模块113被配置为，存储第一节点N1的电位。存储模块113用于存储补偿模块112传输至第一节点N1的信号，并保持第一节点N1的电位。

在一些实施例中，存储模块113包括存储电容器Cst。存储电容器Cst的第一极板与第一电压信号端VDD耦接，存储电容器的第二极板与第一节点N1耦接。存储电容器的第一极板与第一电压信号端VDD耦接，因此存储电容器的第一极板的电位是稳定的维持在第一电压信号的电位。存储电容器的第二极板与第一节点N1耦接，存储电容器可以存储第一节点N1的电位。

如图10所示，在一些实施例中，像素电路100还包括第一发光控制子电路141和第二发光控制子电路142。

第一发光控制子电路141与使能信号端EM、第一电压信号端VDD和第二节点N2耦接。

第二发光控制子电路142与使能信号端EM、第三节点N3和第四节点N4耦接。

第一发光控制子电路141和第二发光控制子电路142被配置为，在使能信号端EM提供的使能信号的控制下，与驱动子电路120配合形成第一电压信号端VDD与第四节点N4之间的通路，以驱动发光器件发光。

第一发光控制子电路141和第二发光控制子电路142可以与驱动子电路120共同串接于第一电压信号端VDD和发光器件之间。例如第一发光控制子电路141串接于驱动子电路120与第一电压信号端VDD之间，第二发光控制子电路142串接于驱动子电路120与发光器件之间。

在第一发光控制子电路141、第二发光控制子电路142和驱动子电路120均处于工作状态的情况下，第一电压信号端VDD提供的第一电压信号能够传输至发光器件，从而驱动发光器件发光。在第一发光控制子电路141、第二发光控制子电路142和驱动子电路120中至少一者处于非工作状态的情况下，第一电压信号端VDD提供的第一电压信号无法传输至发光器件。

在一些示例中，在使能信号端EM提供的使能信号的电位处于有效电位的情况下，第一发光控制子电路141和第二发光控制子电路142处于工作状态。在使能信号端EM提供的使能信号的电位处于无效电位的情况下，第一发光控制子电路141和第二发光控制子电路142处于非工作状态。

如图10所示，在一些实施例中，第一发光控制子电路141包括第五晶体管T5。第五晶体管T5的控制极与使能信号端EM耦接，第五晶体管T5的第一极与第一电压信号端VDD耦接，第五晶体管T5的第二极与第二节点N2耦接。第五晶体管T5被配置为，在使能信号端EM提供的使能信号的控制下，将第一电压信号端VDD提供的第一电压信号写入至第二节点N2。

在一些实施例中，第二发光控制子电路142包括第六晶体管T6。第六晶体管T6的控制极与使能信号端EM耦接，第六晶体管T6的第一极与第三节点N3耦接，第六晶体管T6的第二极与第四节点N4耦接。第六晶体管T6被配置为，在使能信号端EM提供的使能信号的控制下，形成第三节点N3与第四节点N4之间的通路。

在使能信号端EM提供的使能信号的电位处于有效电位的情况下，能够形成第五晶体管T5的第一极(第一电压信号端VDD)与第五晶体管T5的第二极(第二节点N2)之间的通路，实现将第一电压信号端VDD提供的第一 电压信号写入第二节点N2。结合第一节点N1的电位处于有效电位，驱动子电路120形成第二节点N2与第三节点N3之间的通路，将第二节点N2的第一电压信号写入第三节点N3。另外，使能信号端EM提供的使能信号的电位处于有效电位的情况下，还能够形成第六晶体管T6的第一极(第三节点N3)与第六晶体管T6的第二极(第四节点N4)之间的通路，实现将第三节点N3的第一电压信号写入第四节点N4，从而驱动发光器件发光。

在一些示例中，第五晶体管T5和第六晶体管T6均为P型晶体管。在使能信号端EM提供的使能信号的电位处于低电位的情况下，能够形成第一电压信号端VDD与第二节点N2之间的通路，实现将第一电压信号端VDD提供的第一电压信号写入第二节点N2。结合第一节点N1的电位处于有效电位，驱动子电路120形成第二节点N2与第三节点N3之间的通路，将第二节点N2的第一电压信号写入第三节点N3。另外，使能信号端EM提供的使能信号的电位处于低电位的情况下，还能够形成第三节点N3与第四节点N4之间的通路，实现将第三节点N3的第一电压信号写入第四节点N4，从而驱动发光器件发光。

如图10所示，在一些实施例中，像素电路100还包括第一复位子电路151和第二复位子电路152。

上述第一复位子电路151与复位信号端Preset、第一初始信号端和第一节点N1耦接。第一复位子电路151被配置为，在复位信号端Preset提供的复位信号的控制下，将第一初始信号端提供的第一初始信号Vinit1写入第一节点N1。

在一些示例中，第一复位子电路151在复位信号端Preset提供的复位信号的电位处于有效电位的情况下，将第一初始信号端提供的第一初始信号Vinit1写入第一节点N1，以对第一节点N1的电位进行复位。

在一些实施例中，第一复位子电路151包括第七晶体管T7。第七晶体管T7的控制极与复位信号端Preset耦接，第七晶体管T7的第一极与第一初始信号端耦接，第七晶体管T7的第二极与第一节点N1耦接。第七晶体管T7被配置为，在复位信号端Preset提供的复位信号的控制下，将第一初始信号端提供的第一初始信号Vinit1写入第一节点N1。

在一些示例中，在复位信号端Preset提供的复位信号的电位处于有效电位的情况下，形成第七晶体管T7的第一极(第一初始信号端)与第七晶体管T7的第二极(第一节点N1)之间的通路，实现将第一初始信号端提供的第一初始信号写入第一节点N1。

在一些示例中，第七晶体管T7为P型晶体管。在复位信号端Preset提供的复位信号的电位处于低电位的情况下，将第一初始信号端提供的第一初始信号写入第一节点N1，以对第一节点N1的电位进行复位。

上述第一初始信号的电位可以处于-10V～0V的范围内。例如：-10V、-8.3V、-7.2V、-6.7V、-5.5V、-4.9V、-3.6V、-2.8V、-1.4V、-0.3V或0V。

上述第二复位子电路152与第二控制信号端K2、第二初始信号端和第四节点N4耦接。第二复位子电路152被配置为，在第二控制信号端K2提供的第二控制信号的控制下，将第二初始信号端提供的第二初始信号写入第四节点N4。

在一些实施例中，第二控制信号端K2可以为复位信号端Preset，即复位信号端Preset复用为第二控制信号端K2，第二控制信号为复位信号。或者，第二控制信号端K2可以为第二扫描信号端Pscan，即第二扫描信号端Pscan复用为第二控制信号端K2，第二控制信号为第二扫描信号。当然，在其他实施例中，第二控制信号端K2可以是额外增设的信号端，此处不作限定。

如图12和图13所示，在一些示例中，复位信号端Preset复用为第二控制信号端K2。第二复位子电路152与复位信号端Preset、第二初始信号端和第四节点N4耦接。第二复位子电路152被配置为，在复位信号端Preset提供的复位信号的控制下，将第二初始信号端提供的第二初始信号写入第四节点N4。

如图10和图11所示，在另一些示例中，第二扫描信号端Pscan复用为第二控制信号端K2。第二复位子电路152与第二扫描信号端Pscan、第二初始信号端和第四节点N4耦接。第二复位子电路152被配置为，在第二扫描信号端Pscan提供的复位信号的控制下，将第二扫描信号提供的第二初始信号写入第四节点N4。

在一些实施例中，第二复位子电路152包括第八晶体管T8。第八晶体管T8的控制极与第二控制信号端K2耦接，第八晶体管T8的第一极与第二初始信号端耦接，第八晶体管T8的第二极与第四节点N4耦接。第八晶体管T8被配置为，在第二控制信号端K2提供的第二控制信号的控制下，将第二初始信号端提供的第二初始信号写入第四节点N4。

在一些示例中，在第二控制信号端K2提供的第二控制信号的电位处于有效电位的情况下，形成第八晶体管T8的第一极(第二初始信号端)与第八晶体管T8的第二极(第四节点N4)之间的通路，实现将第二初始信号端提供的第二初始信号写入第四节点N4，以对第四节点N4的电位进行复位。

如图12和图13所示，在一些示例中，复位信号端Preset复用为第二控制信号端K2。第八晶体管T8的控制极与复位信号端Preset耦接，第八晶体管T8的第一极与第二初始信号端耦接，第八晶体管T8的第二极与第四节点N4耦接。在复位信号端Preset提供的复位信号的电位处于有效电位的情况下，将第二初始信号端提供的第二初始信号写入第四节点N4。

例如：第八晶体管T8为P型晶体管。在复位信号端Preset提供的复位信号的电位处于低电位的情况下，形成第二初始信号端与第四节点N4之间的通路，实现将第二初始信号端提供的第二初始信号写入第四节点N4，以对第四节点N4的电位进行复位。

如图10和图11所示，在一些示例中，第二扫描信号端Pscan复用为第二控制信号端K2。第八晶体管T8的控制极与第二扫描信号端Pscan耦接，第八晶体管T8的第一极与第二初始信号端耦接，第八晶体管T8的第二极与第四节点N4耦接。在第二扫描信号端Pscan提供的第二扫描信号的电位处于有效电位的情况下，将第二初始信号端提供的第二初始信号写入第四节点N4。

例如：第八晶体管T8为P型晶体管。在第二扫描信号端Pscan提供的第二扫描信号的电位处于低电位的情况下，形成第二初始信号端与第四节点N4之间的通路，实现将第二初始信号端提供的第二初始信号写入第四节点N4，以对第四节点N4的电位进行复位。

上述第二初始信号的电位可以处于-10V～0V的范围内。例如：-10V、-8.3V、-7.2V、-6.7V、-5.5V、-4.9V、-3.6V、-2.8V、-1.4V、-0.3V或0V。

如图14所示，在一些实施例中，第一初始化信号端Vinit1复用为参考信号端Vref与至少一个电位维持子电路130耦接。即，在电位维持子电路130的数量为多个的情况下，可以将第一初始化信号端Vinit1复用为一个电位维持子电路130的参考信号端Vref；也可以将第一初始化信号端Vinit1复用为多个电位维持子电路130的参考信号端Vref。

如图14所示，在一些实施例中，第二初始化信号端Vinit2复用为参考信号端Vref与至少一个电位维持子电路130耦接。即，在电位维持子电路130的数量为多个的情况下，可以将第二初始化信号端Vinit2复用为一个电位维持子电路130的参考信号端Vref；也可以将第二初始化信号端Vinit2复用为多个电位维持子电路130的参考信号端Vref。

在电位维持子电路130的数量为多个、第一初始化信号端Vinit1复用为参考信号端Vref且第二初始化信号端Vinit2复用为参考信号端Vref的情况下，可以第一初始化信号端Vinit1复用为一部分电位维持子电路130的参考 信号端Vref，第二初始化信号端Vinit2复用为另一部分电位维持子电路130的参考信号端Vref。当然，还可以有其他部分的电位维持子电路130是与独立的参考信号端Vref耦接。

如图10～图17所示，在一些实施例中，电位维持子电路130包括第一晶体管T1。第一晶体管T1的控制极、第一极和第二极中的一者，与电路节点耦接；第一晶体管T1的控制极、第一极和第二极中的另一者，与参考信号端Vref耦接。

如图15所示，在一些示例中，第一晶体管T1的第一极与电路节点耦接，第一晶体管T1的第二极与参考信号端Vref耦接，第一晶体管T1的控制极与截止信号端Vclose耦接。或者，第一晶体管T1的第二极与电路节点耦接，第一晶体管T1的第一极与参考信号端Vref耦接，第一晶体管T1的控制极与截止信号端Vclose耦接。

其中，截止信号端Vclose提供无效电位的信号，控制第一晶体管T1处于截止状态，参考信号端Vref提供的参考信号利用第一晶体管T1的第一极与第二极之间的漏电补偿路径，维持电路节点的电位。

在一些实施例中，电位维持子电路130包括第一晶体管T1。第一晶体管T1的控制极和信号极中的一者，与电路节点耦接；第一晶体管T1的控制极和信号极中的另一者，与参考信号端Vref耦接。其中，第一晶体管T1的信号极为第一晶体管T1的第一极或第二极。

如图10和图11所示，在一些示例中，第一晶体管T1的控制极与电路节点耦接，第一晶体管T1的第一极与参考信号端Vref耦接，第一晶体管T1的第二极不与其他信号端耦接。或者，第一晶体管T1的第一极与电路节点耦接，第一晶体管T1的控制极与参考信号端Vref耦接，第一晶体管T1的第二极不与其他信号端耦接。

其中，第一晶体管T1处于截止，参考信号端Vref提供的参考信号利用第一晶体管T1的控制极与第一极之间的漏电补偿路径(漏电补偿路径在附图中以实线箭头表示)，维持电路节点的电位。

如图12和图13所示，在一些示例中，第一晶体管T1的控制极与电路节点耦接，第一晶体管T1的第二极与参考信号端Vref耦接，第一晶体管T1的第一极不与其他信号端耦接。或者，第一晶体管T1的第二极与电路节点耦接，第一晶体管T1的控制极与参考信号端Vref耦接，第一晶体管T1的第一极不与其他信号端耦接。

其中，第一晶体管T1处于截止，参考信号端Vref提供的参考信号利用 第一晶体管T1的控制极与第二极之间的漏电补偿路径，维持电路节点的电位。

在一些实施例中，电位维持子电路130包括两个第一晶体管T1。两个第一晶体管T1的控制极均与参考信号端Vref耦接，两个第一晶体管T1的相同信号极与同一电路节点耦接。

如图11所示，在一些示例中，一个电位维持子电路130包括两个第一晶体管T1，两个第一晶体管T1的控制极均与参考信号端Vref耦接，两个第一晶体管T1的第一极均与同一电路节点耦接。

其中，两个第一晶体管T1均处于截止，一个第一晶体管T1的第一极和控制极之间存在漏电补偿路径，另一个第一晶体管T1的第一极和控制极之间也存在漏电补偿路径。参考信号端Vref提供的参考信号利用两个漏电补偿路径，维持电路节点的电位。

如图13所示，在一些示例中，一个电位维持子电路130包括两个第一晶体管T1，两个第一晶体管T1的控制极均与参考信号端Vref耦接，两个第一晶体管T1的第二极均与同一电路节点耦接。

其中，两个第一晶体管T1均处于截止，一个第一晶体管T1的第二极和控制极之间存在漏电补偿路径，另一个第一晶体管T1的第二极和控制极之间也存在漏电补偿路径。参考信号端Vref提供的参考信号利用两个漏电补偿路径，维持电路节点的电位。

在一些实施例中，电位维持子电路130包括两个第一晶体管T1。两个第一晶体管T1的相同信号极与所述参考信号端Vref耦接，两个所述第一晶体管T1的控制极均与同一所述电路节点耦接。

如图11所示，在一些示例中，一个电位维持子电路130包括两个第一晶体管T1，两个第一晶体管T1的第一极均与参考信号端Vref耦接，两个第一晶体管T1的控制极均与同一电路节点耦接。

其中，两个第一晶体管T1均处于截止，一个第一晶体管T1的第一极和控制极之间存在漏电补偿路径，另一个第一晶体管T1的第一极和控制极之间也存在漏电补偿路径。参考信号端Vref提供的参考信号利用两个漏电补偿路径，维持电路节点的电位。

如图13所示，在一些示例中，一个电位维持子电路130包括两个第一晶体管T1，两个第一晶体管T1的第二极均与参考信号端Vref耦接，两个第一晶体管T1的控制极均与同一电路节点耦接。

其中，两个第一晶体管T1均处于截止，一个第一晶体管T1的第二极和控制极之间存在漏电补偿路径，另一个第一晶体管T1的第二极和控制极之间 也存在漏电补偿路径。参考信号端Vref提供的参考信号利用两个漏电补偿路径，维持电路节点的电位。

在另一些实施例中，电位维持子电路130包括两个第一晶体管T1。电位维持子电路130包括一个第一晶体管T1的第一极与控制极之间的漏电补偿路径、以及另一个第一晶体管T1的第二极与控制极之间的漏电补偿路径。

在一些示例中，一个电位维持子电路130包括两个第一晶体管T1，其中，一个第一晶体管T1的第一极与参考信号端Vref耦接，且该第一晶体管T1的控制极与电路节点耦接；另一个第一晶体管T1的第二极与参考信号端Vref耦接，且此第一晶体管T1的控制极与电路节点耦接。

在一些实施例中，一个电位维持子电路130与第一节点N1和参考信号端Vref耦接。在第一扫描信号的电位处于无效电位的情况下，第一节点N1的电位和参考信号的电位之间的电位差，与第一扫描信号的电位与第一节点N1的电位之间的电位差大致相等。

在一些示例中，第四晶体管T4的控制极与第一扫描信号端Pgate耦接，第四晶体管T4的第二极与第一节点N1耦接。在第一扫描信号端Pgate提供的第一扫描信号的电位处于无效电位的情况下，第四晶体管T4处于截止，第四晶体管T4的控制极与第二极之间存在漏电路径，从而第一扫描信号的电位会对第一节点N1的电位产生影响。

第一晶体管T1的控制极与参考信号端Vref耦接，第一晶体管T1的第二极与第一节点N1耦接。第一晶体管T1处于截止，第一晶体管T1的控制极与第二极之间存在漏电补偿路径。又由于参考信号端Vref提供的参考信号的电位和第一节点N1的电位之间的电位差，与第一扫描信号的电位和第一节点N1的电位之间的电位差大致相等，这样参考信号通过漏电补偿路径能够减轻甚至消除第一扫描信号对第一节点N1的电位的影响，从而维持第一节点N1的电位。

例如：第一节点N1的电位为3V，第一扫描信号的无效电位为10V，参考信号的电位为-4V。第一扫描信号通过漏电路径会产生使第一节点N1的电位升高的影响，同时参考信号通过漏电补偿路径会产生使第一节点N1的电位降低的影响，从而减轻甚至消除第一扫描信号通过漏电路径会产生使第一节点N1的电位升高的影响，从而维持第一节点N1的电位。

如图10所示，在一些实施例中，一个电位维持子电路130与第一节点N1和参考信号端Vref耦接。在复位信号的电位处于无效电位的情况下，第一节点N1的电位和参考信号的电位之间的电位差，与复位信号的电位与第一节点 N1的电位之间的电位差大致相等。

在一些示例中，第七晶体管T7的控制极与复位信号端Preset耦接，第七晶体管T7的第二极与第一节点N1耦接。在复位信号端Preset提供的复位信号的电位处于无效电位的情况下，第七晶体管T7处于截止，第七晶体管T7的控制极与第二极之间存在漏电路径，从而复位信号的电位会对第一节点N1的电位产生影响。

第一晶体管T1的控制极与参考信号端Vref耦接，第一晶体管T1的第二极与第一节点N1耦接。第一晶体管T1处于截止，第一晶体管T1的控制极与第二极之间存在漏电补偿路径。又由于参考信号端Vref提供的参考信号的电位和第一节点N1的电位之间的电位差，与复位信号的电位和第一节点N1的电位之间的电位差大致相等，这样参考信号通过漏电补偿路径能够减轻甚至消除复位信号对第一节点N1的电位的影响，从而维持第一节点N1的电位。

例如：第一节点N1的电位为3V，复位信号的无效电位为10V，参考信号的电位为-4V。复位信号通过漏电路径会产生使第一节点N1的电位升高的影响，同时参考信号通过漏电补偿路径会产生使第一节点N1的电位降低的影响，从而减轻甚至消除第一扫描信号通过漏电路径会产生使第一节点N1的电位升高的影响，从而维持第一节点N1的电位。

在一些实施例中，在一个电路节点耦接的漏电补偿路径少于该电路节点耦接的漏电路径的情况下，参考信号端Vref提供的参考信号的电位和第一节点N1的电位之间的电位差，可以大于与第一扫描信号的电位和第一节点N1的电位之间的电位差。

如图10所示，在复位信号的电位和第一扫描信号端的电位均处于无效电位的情况下，第一节点N1的电位和参考信号的电位之间的电位差，与复位信号的电位和第一节点N1的电位之间的电位差、第一扫描信号的电位和第一节点N1的电位之间的电位差之和大致相等。

在一些示例中，复位信号的电位和第一扫描信号端的电位均处于无效电位，可以理解为第四晶体管T4的控制极与第二极之间存在漏电路径，同时第七晶体管T7的控制极与第二极之间也存在漏电路径，即复位信号的电位和第一扫描信号的电位同时会对第一节点N1的电位产生影响。

第一晶体管T1的控制极与第二极之间存在漏电补偿路径。又由于第一节点N1的电位和参考信号的电位之间的电位差，与复位信号的电位和第一节点N1的电位之间的电位差、第一扫描信号的电位和第一节点N1的电位之间的电位差之和大致相等，这样参考信号通过一条漏电补偿路径能够减轻甚至消 除两条漏电路径(复位信号与第一节点N1之间的漏电路径和第一扫描信号与第一节点N1之间的漏电路径)对第一节点N1的电位的影响，从而维持第一节点N1的电位。

例如：第一节点N1的电位为1V，复位信号和第一扫描信号的无效电位为均5V，参考信号的电位为-7V。复位信号和第一扫描信号分别通过各自对应的漏电路径会产生使第一节点N1的电位升高的影响，同时参考信号通过漏电补偿路径会产生使第一节点N1的电位降低的影响，从而减轻甚至消除复位信号和第一扫描信号分别通过各自对应的漏电路径产生使第一节点N1的电位升高的影响，从而维持第一节点N1的电位。

在一些实施例中，如图11所示，像素电路包括两个第一晶体管T1，每个第一晶体管T1的控制极与第二极之间存在一条漏电补偿路径，从而像素电路存在两条对第一节点N1的漏电补偿路径。

在复位信号的电位和第一扫描信号端的电位均处于无效电位的情况下，第一节点N1的电位和参考信号的电位之间的电位差的两倍，与复位信号的电位和第一节点N1的电位之间的电位差、第一扫描信号的电位和第一节点N1的电位之间的电位差之和大致相等。

例如：第一节点N1的电位为1V，复位信号和第一扫描信号的无效电位为均5V，参考信号的电位为-3V。复位信号和第一扫描信号分别通过各自对应的漏电路径会产生使第一节点N1的电位升高的影响，同时参考信号通过两条漏电补偿路径会产生使第一节点N1的电位降低的影响，从而减轻甚至消除复位信号和第一扫描信号分别通过各自对应的漏电路径产生使第一节点N1的电位升高的影响，从而维持第一节点N1的电位。

在一些实施例中，在一个电路节点耦接的漏电补偿路径多于该电路节点耦接的漏电路径的情况下，参考信号端Vref提供的参考信号的电位和第一节点N1的电位之间的电位差，可以小于与第一扫描信号的电位和第一节点N1的电位之间的电位差。

综上，可以理解为参考信号的电位与电路节点的电位之间的电位差，和漏电补偿路径数量的乘积，可以大致等于该电路节点相连的各漏电路径上漏电源的电位与电路节点的电位之间的电位差之和。

在一些示例中，如图10所示，第一扫描信号端Pgate的电位处于无效电位，例如10V。第一节点N1的电位为5V，参考信号的电位为0V。第一扫描信号通过漏电路径会产生使第一节点N1的电位升高的影响，同时参考信号通过漏电补偿路径会产生使第一节点N1的电位降低的影响，从而减轻甚至消除 第一扫描信号使第一节点N1的电位升高的影响，从而维持第一节点N1的电位。

在一些示例中，如图10所示，第一扫描信号端Pgate的电位处于无效电位，例如10V。第一节点N1的电位为0V，参考信号的电位为-10V。第一扫描信号通过漏电路径会产生使第一节点N1的电位升高的影响，同时参考信号通过漏电补偿路径会产生使第一节点N1的电位降低的影响，从而减轻甚至消除第一扫描信号使第一节点N1的电位升高的影响，从而维持第一节点N1的电位。

在另一些实施例中，参考信号的电位也可以大于0V，例如+3V或+5V。

需要说明的是，参考信号的电位可以根据像素电路的应用场景的实际需求进行调整。

以上实施例均以电位维持子电路130与第一节点N1耦接为例进行说明，电位维持子电路130也可以与第二节点N2耦接，如图16所示；电位维持子电路130还可以与第三节点N3耦接，如图17所示，此处不作限定。

本公开一些实施例提供一种像素电路的驱动方法。在介绍该驱动方法之前，首先对显示装置的显示过程进行介绍。

在显示技术领域，一帧图像指的是通过逐行扫描或者隔行扫描的方式在显示屏幕上“绘制”一幅图像。示例性地，如图6所示，在显示面板1000中，显示面板1000所包括的多个子像素P呈阵列式排布，包括N行M列，在显示过程中，通过逐行扫描的方式，第一条扫描线E1至第N条栅线En逐行对第一行子像素P至第N行子像素P依次输入扫描信号，以逐行将亚像素P开启，在每一行子像素P打开时，数据线DL将相应的数据信号输入该行子像素P中的每个子像素(一共包括M个子像素)，以将多个子像素P从第一行至第N行依次点亮以显示相应的图像，这样，就完成了一帧图像的“绘制”(即显示)。接着，同样以逐行扫描的方式，重新将多个子像素P从第一行至第N行依次点亮以显示相应的图像，这样就完成下一帧图像的“绘制”(即显示)。

通常，显示装置的刷新频率可以为60HZ或100HZ，即显示装置一秒钟可以显示60帧图像或100帧图像，每帧图像的显示周期为1/60秒或1/100秒。由于人眼存在视觉暂留现象，可能会出现这样的情况，当显示一幅静止的画面时，虽然在一秒钟之内人眼感觉不出显示装置上的图像发生了任何变化，但实际上显示装置上的图像已经重复显示了60次或100次。在显示装置的刷新频率足够高的情况下，人眼不会感受到画面切换所造成的闪烁。

另外，在一些可穿戴的显示装置中，刷新频率可以为1HZ等低频率，即 显示装置一秒钟可以显示1帧图像，每帧图像的显示周期为1秒甚至更长。

在此基础上，结合图18所示，一些实施例中，在一帧显示周期内包括写入阶段P2和发光阶段P3。

如图18所示，在写入阶段P2：

第一扫描信号端Pgate提供的第一扫描信号的电位、第二扫描信号端Pscan提供的第二扫描信号的电位、以及数据信号端Data提供的数据信号的电位处于有效电位；使能信号端EM提供的使能信号的电位处于无效电位。另外，第一电压信号端VDD提供的第一电压信号的电位处于高电位，第二电压信号端提供的第二电压信号的电位处于低电位。

数据写入子电路110在接受到处于有效电位的第一扫描信号的情况下处于工作状态，将数据信号端Data提供的数据信号写入第一节点N1。从而在写入阶段P2逐渐升高第一节点N1的电位，直至第一节点N1的电位控制驱动子电路120切换为非工作状态，第一节点N1的电位不再升高，此时第一节点N1的电位为Vdata+Vth。

在一些示例中，如图8所示，数据写入子电路110包括第三晶体管T3、第四晶体管T4和存储电容器，驱动子电路120包括第二晶体管T2。

以第二晶体管T2、第三晶体管T3和第四晶体管T4均为P型晶体管为例，请参阅图17中的时序，第一扫描信号端Pgate提供的第一扫描信号的电位、第二扫描信号端Pscan提供的第二扫描信号的电位处于低电位；数据信号端Data提供的数据信号的电位处于高电位，使能信号端EM提供的使能信号的电位处于高电位。另外，第一电压信号端VDD提供的第一电压信号的电位处于高电位，第二电压信号端提供的第二电压信号的电位处于低电位。

第三晶体管T3处于导通状态，将数据信号端Data提供的数据信号写入第二节点N2。第二晶体管T2处于导通状态，将第二节点N2处的数据信号写入第三节点N3。第四晶体管T4处于导通状态，将第三节点N3处的数据信号写入第一节点N1。上述过程中，第一节点N1的电位逐渐升高，直至第二晶体管T2处于截止状态，第一节点N1的电位不再升高，此时第一节点N1的电位为Vdata+Vth。

如图18所示，在发光阶段P3：

第一扫描信号端Pgate提供的第一扫描信号的电位、第二扫描信号端Pscan提供的第二扫描信号的电位、以及数据信号端Data提供的数据信号的电位处于无效电位；使能信号端EM提供的使能信号的电位处于有效电位。另外，第一电压信号端VDD提供的第一电压信号的电位处于高电位，第二电 压信号端提供的第二电压信号的电位处于低电位。

驱动子电路120在第一节点N1的电位的控制下处于工作状态，将第一电压信号端VDD提供的第一电压信号写入第三节点N3，驱动发光器件发光。

在一些示例中，如图8所示，驱动子电路120包括第二晶体管T2。

以第二晶体管T2为P型晶体管为例，请参阅图18中的时序，第一扫描信号端Pgate提供的第一扫描信号的电位、第二扫描信号端Pscan提供的第二扫描信号的电位处于低电位；数据信号端Data提供的数据信号的电位处于高电位，使能信号端EM提供的使能信号的电位处于高电位。另外，第一电压信号端VDD提供的第一电压信号的电位处于高电位，第二电压信号端提供的第二电压信号的电位处于低电位。

第二晶体管T2的第一极从数据信号的电压Vdata瞬时转变为第一电压信号VDD，使得第二晶体管T2处于导通状态，将第二节点N2处第一电压信传输至第三节点N3，驱动发光器件发光。

其中，一个电位维持子电路130与第一节点N1和参考信号端Vref耦接。第一节点N1与数据写入子电路110耦接，在发光阶段P3中，数据写入子电路110处于非工作状态，存在与第一节点N1连通的漏电路径。

电位维持子电路130内部具有漏电补偿路径，漏电补偿路径的一端与参考信号端Vref连通，漏电补偿路径的另一端与第一节点N1连通。这样，参考信号端Vref可以利用漏电补偿路径减轻甚至消除数据写入子电路110中漏电路径对第一节点N1的电位的影响，从而维持第一节点N1的电位。

在一些实施例中，如图10所示，像素电路包括数据写入子电路110、驱动子电路120、电位维持子电路130、第一发光控制子电路141、第二发光控制子电路142、第一复位子电路151和第二复位子电路152。

电位维持子电路130包括两个第一晶体管T1。驱动子电路120包括第二晶体管T2。数据写入子电路110包括第三晶体管T3、第四晶体管T4和存储电容器。第一发光控制子电路141包括第五晶体管T5；第二发光控制子电路142包括第六晶体管T6。第一复位子电路151包括第七晶体管T7；第二复位子电路152包括第八晶体管T8。

第一晶体管T1的控制极与第一节点N1耦接，第一晶体管T1的第二极与参考信号端Vref耦接，第一晶体管T1的第一极不与信号端耦接。

第二晶体管T2的控制极与第一节点N1耦接，第二晶体管T2的第一极与第二节点N2耦接，第二晶体管T2的第二极与第三节点N3耦接。

第三晶体管T3的控制极与第二扫描信号端Pscan耦接，第三晶体管T3 的第一极与数据信号端Data耦接，第三晶体管T3的第二极与第二节点N2耦接。

第四晶体管T4的控制极与第一扫描信号端Pgate耦接，第四晶体管T4的第一极与第三节点N3耦接，第四晶体管T4的第二极与第一节点N1耦接。

第五晶体管T5的控制极与使能信号端EM耦接，第五晶体管T5的第一极与第一电压信号端VDD耦接，第五晶体管T5的第二极与第二节点N2耦接。

第六晶体管T6的控制极与使能信号端EM耦接，第六晶体管T6的第一极与第三节点N3耦接，第六晶体管T6的第二极与第四节点N4耦接。

第七晶体管T7的控制极与复位信号端Preset耦接，第七晶体管T7的第一极与第一初始信号端耦接，第七晶体管T7的第二极与第一节点N1耦接。

第八晶体管T8的控制极与第二扫描信号端Pscan耦接，第八晶体管T8的第一极与第二初始信号端耦接，第八晶体管T8的第二极与第四节点N4耦接。

以上述晶体管均为P型晶体管为例，如图18所示，为像素电路的工作时序图。图18中包括第一扫描信号和第二扫描信号的时序、复位信号的时序、使能信号的时序、数据信号的时序、第一节点N1的时序、第二节点N2的时序、第三节点N3的时序和第四节点N4的时序。另外，第一电压信号端VDD持续提供高电位的第一电压信号(例如第一电压信号的电位为VGH)，第二电压信号端持续提供低电位的第二电压信号(例如第二电压信号的电位为VGL)。

在一些实施例中，像素电路的驱动方法在一帧显示周期内包括复位阶段P1、写入阶段P2和发光阶段P3。

在复位阶段P1：

复位信号端Preset提供的复位信号的电位为低电位；第一扫描信号端Pgate提供的第一扫描信号的电位、第二扫描信号端Pscan提供的第二扫描信号的电位、使能信号端EM提供的使能信号的电位和数据信号端Data提供的数据信号的电位均为高电位。

第七晶体管T7导通，第七晶体管T7将第一初始信号端提供的第一初始信号写入第一节点N1，以去除上一帧第一节点N1的电位，为后续数据信号写入第一节点N1做准备。

在写入阶段P2：

第一扫描信号端Pgate提供的第一扫描信号的电位、第二扫描信号端Pscan提供的第二扫描信号的电位和数据信号端Data提供的数据信号的电位 均为低电位；复位信号端Preset提供的复位信号的电位、使能信号端EM提供的使能信号的电位均为高电位。

复位阶段结束时，第一节点N1的电位为第一初始信号的电位，第二晶体管T2导通。同时，第三晶体管T3和第四晶体管T4导通，数据信号经由第三晶体管T3、第二晶体管T2和第四晶体管T4传输至第一节点N1。写入阶段P2中，第一节点N1的电位逐渐升高，直至第一节点N1的电位控制第二晶体管T2处于截止状态，此时第一节点N1的电位不再升高，第一节点N1的电位为Vdata+Vth(第二晶体管T2为驱动晶体管，Vth可以是第二晶体管T2的阈值电位)。

同时，第八晶体管T8处于导通状态，第二初始信号端提供的第二初始信号写入第四节点N4，即发光器件的阳极写入第二初始信号的电位，使得发光器件不再处于正向导通状态，使发光器件停止发光。

在发光阶段P3：

使能信号端EM提供的使能信号的电位为低电位；复位信号端Preset提供的复位信号的电位、第一扫描信号端Pgate提供的第一扫描信号的电位、第二扫描信号端Pscan提供的第二扫描信号的电位和数据信号端Data提供的数据信号的电位均为高电位。

第五晶体管T5和第六晶体管T6处于导通状态，第一电压信号端VDD提供的第一电压信号写入第二节点N2。第二晶体管T2的第一极从数据信号的电位Vdata瞬时转变为第一电压信号VDD的电位，使得第二晶体管T2处于导通状态，将第二节点N2处第一电压信号经第二晶体管T2和第六晶体管T6传输至第四节点N4，即发光器件的阳极写入第一电压信号的电位，使得发光器件处于正向导通状态，驱动发光器件发光。

此时驱动发光器件发光的驱动电流可参考公式：

其中，Id为驱动电流；Vgs为第二晶体管T2的控制极与第一极之间的电压差，Vgs可以等于第二晶体管T2的控制极的电位减去第一电压信号的电位，即Vdata+Vth-VDD；Vth为第二晶体管T2的阈值电压；μ为第二晶体管T2的电子迁移率；W为第二晶体管T2的沟道宽度；L为第二晶体管T2的沟道长度；Cox为单位面积的栅氧化物电容；k为μ×Cox×W/L，单个晶体管的k可以理解为固定系数。

由公式可以看出，驱动电流仅与数据信号的电位和第一电压信号的电位有关。

在上述复位阶段P1、写入阶段P2和发光阶段P3中，第一晶体管T1始 终处于截止状态。

以发光阶段P3为例，第四晶体管T4和第七晶体管T7均处于截止状态。第四晶体管T4中控制极与第二极之间的漏电路径分别连通第一节点N1和第一扫描信号端Pgate，此时高电位的第一扫描信号会升高第一节点N1的电位。第七晶体管T7中控制极和第二极之间的漏电路径分别连通第一节点N1和复位信号端Preset，此时高电位的复位信号也会升高第一节点N1的电位。即，在发光阶段P3中，存在影响第一节点N1电位两条漏电路径。

第一晶体管T1中控制极和第二极之间的漏电补偿路径分别连通第一节点N1和参考信号端Vref。参考信号的电位可以低于第一节点N1的电位，例如：参考信号的电位Vref＝VN1-|VGH-VN1|。通过参考信号利用两条漏电补偿路径降低第一节点N1的电位，从而可以减轻甚至消除两条漏电路径对第一节点N1的电位升高的影响，从而维持第一节点N1的电位。

漏电补偿路径的数量与漏电路径的数量可以相等，也可以不等。在漏电补偿路径的数量与漏电路径的数量相等的情况下，维持第一节点N1的电位的效果较佳。

在一些实施例中，如图18所示，在写入阶段P2和发光阶段P3之间，还可以包括保持阶段P4。

保持阶段中第一扫描信号端Pgate提供的第一扫描信号的电位、第二扫描信号端Pscan提供的第二扫描信号的电位、数据信号端Data提供的数据信号的电位、复位信号端Preset提供的复位信号的电位、使能信号端EM提供的使能信号的电位均为高电位。

第二晶体管T2维持复位阶段结束时的截止状态，第八晶体管T8和第六晶体管T6处于截止状态，第四节点N4保持第二初始信号，发光器件不发光。

本公开的一些实施例提供一种显示面板。如图6所示，显示面板包括衬底基板，位于衬底基板上的多条数据线DL、多条栅线GL、以及由多条数据线DL和多条栅线GL限定出的多个像素区域。每个像素区域内包括如上任一实施例所述的像素电路100，像素电路100至少包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8和存储电容器Cst。

后续以像素电路100包括如图11所示的像素电路为例进行说明，但不应依次为限。

上述衬底基板200可以是柔性衬底基板，也可以是刚性衬底基板。刚性衬底基板可以包括玻璃、石英等；柔性衬底基板可以包括聚对苯二甲酸乙二酯 (Polyethylene terephthalate，简称PET)、聚酰亚胺(Polyimide，简称PI)、环烯烃聚合物(Cyclo Olefin Polymer，简称COP)等。

每一条栅线GL均沿第一方向延伸，多条栅线GL沿第二方向间隔排列。每一条数据线DL均沿第二方向延伸，多条数据线DL沿第一方向间隔排列。从而在衬底基板200上限定出多个像素区域。

示例性地，第一方向X与第二方向Y相垂直，多条数据线DL和多条栅线GL限定出的多个矩形像素区域。

如图19～图24在一些实施例中，显示面板包括自远离衬底基板200的方向设置的半导体层210、第一导电层220、第二导电层230、第三导电层240和第四导电层250。

半导体层210可以包括低温多晶硅(Low Temperature Poly-Silicon，LTPS)材料，还可以包括其他合适的材料，此处不作限定。

其中，如图19所示，半导体层210可以包括像素电路中多个晶体管的有源层。以像素电路包括第一晶体管T1至第八晶体管T8为例，半导体层210可以包括第一晶体管T1至第八晶体管T8的有源层(p1～p8)。

在一些示例中，第一晶体管T1的有源层p1为独立设置的有源层。第三晶体管T3的有源层p3也为独立设置的有源层。第二晶体管T2的有源层p2、第四晶体管T4的有源层p4至第八晶体管T8的有源层p8为相互连接的一体成型结构。

在一些示例中，不同像素电路的半导体层210相互之间分离设置。

第一导电层220、第二导电层230、第三导电层240和第四导电层250可以包括金属材料、合金材料或其他导电材料。其中，金属材料例如为铝Al、铜Cu、银Ag、镁Mg、镱Yb、锂Li等。

在一些实施例中，在半导体层210与第一导电层220之间还可以包括第一绝缘层。第一绝缘层的材料可以是氧化物、氮化物或者氮氧化合物中一种或多种的组合，此处不作限定。

如图20所示，第一导电层220可以包括第一扫描信号线L-Gate和第一晶体管T1至第八晶体管T8的控制极(g11～g18)。其中，第一扫描信号线可以与第四晶体管T4的控制极g14为一体成型结构。

在一些示例中，在显示面板还包括复位信号线L-Reset、第二扫描信号线L-Scan、存储电容器Cst和使能信号线L-EM的情况下，第一导电层220还可以包括复位信号线L-Reset、第二扫描信号线L-Scan、存储电容器Cst的第二极板Cst-2和使能信号线L-EM。第一扫描信号线L-Gate、复位信号线L-Reset、 第二扫描信号线L-Scan和使能信号线L-EM的大致延伸方向平行于第一方向X，且在第二方向Y上间隔设置。

其中，使能信号线L-EM可以位于第一扫描信号线L-Gate和第二扫描信号线L-Scan之间；复位信号线L-Reset位于第一扫描信号线L-Gate远离第二扫描信号线L-Scan的一侧。

在一些示例中，存储电容器Cst的第二极板Cst-2与第二晶体管T2的控制极g12可以为相互连接的一体结构。可以理解的，第二晶体管T2的控制极g12复用为存储电容器Cst的第二极板Cst-2。

在一些示例中，第七晶体管T7的控制极g17和复位信号线L-Reset可以为相互连接的一体结构。可以理解的，部分复位信号线L-Reset复用为第七晶体管T7的控制极。

在一些示例中，第五晶体管T5的控制极g15和使能信号线L-EM可以为相互连接的一体结构。可以理解的，部分使能信号线L-EM复用为第五晶体管T5的控制极。

在一些实施例中，第一导电层220包括相互分离设置的第一导电图案221和第二导电图案222。其中，第一导电图案221作为第三晶体管T3的控制极g13，第一导电图案221与第二扫描信号线L-Scan为相互连接的一体结构；可以理解的，部分第二扫描信号线L-Scan复用为第三晶体管T3的控制极g13。第二导电图案222作为第四晶体管T4的控制极g14，第二导电图案222与第一扫描信号线L-Gate为相互连接的一体结构。

在一些实施例中，第一导电层220包括第一导电图案221和第三导电图案223。其中，第一导电图案221作为第三晶体管T3的控制极g13；第三导电图案223作为第八晶体管T8的控制极g18。

在一些示例中，第三晶体管T3的控制极g13、第八晶体管T8的控制极g18和第二扫描信号线L-Scan可以为相互连接的一体结构。可以理解的，一部分第二扫描信号线L-Scan复用为第三晶体管T3的控制极g13，另一部分第二扫描信号线L-Scan复用为第八晶体管T8的控制极g18。

在一些实施例中，第一导电层220还包括存储电容器的第二极板Cst-2和第四导电图案224。其中，第二极板Cst-2复用为第二晶体管T2的控制极g12；第四导电图案224作为第一晶体管T1的控制极g11。

如图20所示，在一些示例中，第四导电图案224沿第一方向X延伸。第四导电图案224与存储电容器的第二极板Cst-2可以为相互连接的一体结构。

在一些实施例中，第一导电层220还包括第五导电图案225和第六导电 图案226。其中，第五导电图案225作为第五晶体管T5的控制极g15；第六导电图案226作为第六晶体管T6的控制极g16。

在一些示例中，第五晶体管T5的控制极g15、第六晶体管T6的控制极g16、以及使能信号线L-EM可以为相互连接的一体结构。可以理解的，一部分使能信号线L-EM复用为第五晶体管T5的控制极g15，另一部分使能信号线L-EM复用为第六晶体管T6的控制极g16。

在一些实施例中，在第一导电层220与第二导电层230之间还可以包括第二绝缘层。第二绝缘层的材料可以与第一绝缘层的材料类似，此处不作赘述。

如图21所示，在一些实施例中，第二导电层230可以包括存储电容器Cst的第一极板Cst-1。

在一些示例中，在显示面板还包括第一初始信号线L-Vinit1和第二初始信号线L-Vinit2的情况下，第二导电层230还可以包括第一初始信号线L-Vinit1和第二初始信号线L-Vinit2。第一初始信号线L-Vinit1和第二初始信号线L-Vinit2的大致延伸方向平行于第一方向X，且在第二方向Y上间隔设置。

其中，存储电容器Cst的第一极板Cst-1位于第一初始信号线L-Vinit1远离第二初始信号线L-Vinit2的一侧。

在一些实施例中，在第二导电层230与第三导电层240之间还可以包括第三绝缘层。第三绝缘层可以是层间绝缘层(InterLayer Dielectric，ILD)。第三绝缘层的材料可以与第一绝缘层的材料类似，此处不作赘述。

如图22所示，在一些实施例中，第三导电层240可以包括一些转接件(sd1～sd8)。转接件(sd1～sd8)可以包括第一晶体管T1至第八晶体管T8中至少一者的源漏金属层。例如，转接件(sd1～sd8)可以为一部分晶体管的源漏金属层，部分半导体层210可以作为另一部分晶体管的源漏金属层。

在一些实施例中，在第二导电层230与第三导电层240之间还可以包括第四绝缘层。第四绝缘层可以包括叠置的钝化层(PVX)和平坦层(PLN)，钝化层覆盖第三导电层240，平坦层覆盖钝化层并给第四导电层250提供平坦的表面。其中，钝化层可以为无机绝缘层，平坦层可以为有机绝缘层。

如图23所示，第四导电层250可以包括第一电压信号线L-VDD、数据线L-Data(即DL)和参考信号线L-Ref。第一电压信号线L-VDD、数据线L-Data和参考信号线L-Ref的大致延伸方向可以平行于第二方向Y，且在第一方向X上相互间隔设置。其中，第一电压信号线L-VDD可以位于数据线L-Data与参考信号线L-Ref之间。

如图23所示，数据线L-Data可以包括第一主体部31和第二主体部32。 第一主体部31沿第二方向Y延伸。第二主体部32的一端自第一主体部32沿第一方向X弯折后，沿第二方向Y继续延伸一段长度，第二主体部32的另一端沿第一方向X弯折后与第一主体部31耦接。连接同一列像素电路的数据线L-Data中的第一主体部31和第二主体部32，在第二方向Y上可以交替设置。

结合图23和图24，在一些示例中，像素电路100包括两个第一晶体管T1。两个第一晶体管T1的相同信号极(例如两个第一晶体管的第一极，又例如两个第一晶体管的第二极)与参考信号端Vref耦接，两个第一晶体管T1的控制极均与第一节点N1耦接。

在此情况下，参考信号线L-Ref在衬底基板上的正投影，与两个第一晶体管T1中的一个第一晶体管T1的控制极在衬底基板上的正投影至少部分交叠。第一主体部31在衬底基板上的正投影与两个第一晶体管T1中的另一个第一晶体管T1的控制极在衬底基板上的正投影至少部分交叠。

在一些实施例中，第二主体部32在衬底基板上的正投影，还可以与第三晶体管T3的控制极在衬底基板上的正投影至少部分交叠。

如图24所示，在一些实施例中，同一列像素电路连接有一根参考信号线L-Ref、一根数据线L-Data和一根第一电压信号线L-VDD。其中，在第一方向X上，参考信号线L-Ref和第一电压信号线L-VDD，分别位于数据线L-Data的两侧。

如图23所示，第四导电层250还可以包括一些转接件(sd9)。

结合图22、图23和图24所示，在一些示例中，第三导电层240可以包括第一转接件sd1至第八转接件sd8；第四导电层250可以包括第九转接件sd9。

第一转接件sd1可以连接第一晶体管T1和参考信号线L-Ref。

第二转接件sd2可以连接第五晶体管T5的第一极与存储电容器Cst的第一极板，并且第二转接件sd2可以与第一电压信号线L-VDD连接以得到第一电压信号。

第三转接件sd3可以连接数据线L-Data和第三晶体管T3的第一极，使第三晶体管T3得到数据信号。

第四转接件sd4可以连接第四晶体管T4的第二极和第二晶体管T2的控制极g12。

第五转接件sd5可以连接第二晶体管T2的第一极和第三晶体管T3的第二极。

第六转接件sd6可以连接第六晶体管T6的第二极和第九转接件sd9，第九转接件sd9可以与发光器件的阳极连接。

第七转接件sd7可以连接第七晶体管T7的第一极与第一初始信号线L-Vinit1。

第八转接件sd8可以连接第八晶体管T8的第一极与第二初始信号线L-Vinit2。

如图24所示，可以看出像素电路100中各个晶体管(第一晶体管T1至第八晶体管T8)、信号线和存储电容器Cst在显示面板中的位置。

在一些示例中，在平行于衬底基板200的平面上，第一晶体管T1可以位于第三晶体管T3与第一扫描信号线L-Gate之间。

在一些示例中，在平行于衬底基板200的平面上，第一晶体管T1可以位于参考信号线L-Ref靠近第二晶体管T2的一侧。

在一些示例中，在平行于衬底基板200的平面上，第一晶体管T1可以位于第二扫描信号线L-Scan和第二初始信号线L-Vinit2之间。

综上所述，本公开一些实施例提供的显示面板，通过在显示面板中增设至少一个电位维持子电路的器件结构，能够提高至少一个电路节点的电位的稳定性，进而提高显示面板内部的像素电路中至少一个晶体管的导通程度的稳定性，实现发光器件的稳定发光，从而实现显示装置的显示性能的提高。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (27)

1. 一种像素电路，包括：

   数据写入子电路，至少与第一电压信号端、数据信号端、第一扫描信号端和第一节点耦接；所述数据写入子电路被配置为，至少在所述第一扫描信号端提供的第一扫描信号的控制下，将所述数据信号端提供的数据信号写入所述第一节点；

   驱动子电路，与所述第一节点、第二节点和第三节点耦接；所述驱动子电路被配置为，在所述第一节点的电位的控制下，形成所述第二节点与所述第三节点之间的通路；

   至少一个电位维持子电路，一个所述电位维持子电路与一个电路节点和参考信号端耦接；所述电位维持子电路被配置为，通过所述参考信号端提供的参考信号，维持该电路节点的电位；

   其中，所述电路节点为所述第一节点、所述第二节点和所述第三节点中的任一个。
2. 根据权利要求1所述的像素电路，其中，所述电位维持子电路包括第一晶体管；

   所述第一晶体管的控制极和信号极中的一者，与所述电路节点耦接；

   所述第一晶体管的控制极和信号极中的另一者，与所述参考信号端耦接；

   其中，所述第一晶体管的信号极为所述第一晶体管的第一极或第二极。
3. 根据权利要求2所述的像素电路，其中，所述电位维持子电路包括两个所述第一晶体管；

   两个所述第一晶体管的控制极均与所述参考信号端耦接，两个所述第一晶体管的相同信号极与同一所述电路节点耦接；或者，

   两个所述第一晶体管的相同信号极与所述参考信号端耦接，两个所述第一晶体管的控制极均与同一所述电路节点耦接。
4. 根据权利要求1～3中任一项所述的像素电路，其中，一个所述电位维持子电路与所述第一节点和所述参考信号端耦接；

   在所述第一扫描信号的电位处于无效电位的情况下，所述第一节点的电位和所述参考信号的电位之间的电位差，与所述第一扫描信号的电位与所述第一节点的电位之间的电位差大致相等。
5. 根据权利要求1～4中任一项所述的像素电路，其中，所述驱动子电路包括第二晶体管；

   所述第二晶体管的控制极与所述第一节点耦接，所述第二晶体管的第一 极与所述第二节点耦接，所述第二晶体管的第二极与所述第三节点耦接；

   所述第二晶体管被配置为，在所述第一节点的电位的控制下，形成所述第二节点与所述第三节点之间的通路。
6. 根据权利要求1～5中任一项所述的像素电路，其中，所述数据写入子电路包括：

   数据写入模块，与第一控制信号端、所述数据信号端和所述第二节点耦接；所述数据写入模块被配置为，在所述第一控制信号端提供的第一控制信号的控制下，将所述数据信号端提供的数据信号写入所述第二节点；

   补偿模块，与所述第一扫描信号端、所述第三节点和所述第一节点耦接；所述补偿模块被配置为，在所述驱动子电路将所述第二节点的数据信号写入所述第三节点，且所述第一扫描信号端提供的第一扫描信号的控制下，将所述第三节点处的数据信号写入所述第一节点；

   存储模块，与所述第一节点和所述第一电压信号端耦接；所述存储模块被配置为，存储所述第一节点的电位。
7. 根据权利要求6所述的像素电路，其中，所述数据写入模块包括第三晶体管；

   所述第三晶体管的控制极与所述第一控制信号端耦接，所述第三晶体管的第一极与所述数据信号端耦接，所述第三晶体管的第二极与所述第二节点耦接；

   所述第三晶体管被配置为，在所述第一控制信号端提供的第一控制信号的控制下，将所述数据信号端提供的数据信号写入所述第二节点。
8. 根据权利要求6或7所述的像素电路，其中，

   所述第一扫描信号端复用为所述第一控制信号端，所述第一控制信号为第一扫描信号；或者，

   所述第二扫描信号端复用为所述第一控制信号端，所述第一控制信号为第二扫描信号。
9. 根据权利要求6～8中任一项所述的像素电路，其中，所述补偿模块包括第四晶体管；

   所述第四晶体管的控制极与所述第一扫描信号端耦接，所述第四晶体管的第一极与所述第三节点耦接，所述第四晶体管的第二极与所述第一节点耦接；

   所述第四晶体管被配置为，在所述驱动子电路将所述第二节点的数据信号写入所述第三节点，且所述第一扫描信号端提供的第一扫描信号的控制下， 将所述第三节点处的数据信号写入所述第一节点。
10. 根据权利要求6～9中任一项所述的像素电路，其中，所述存储模块包括存储电容器；

    所述存储电容器的第一极板与所述第一电压信号端耦接，所述存储电容器的第二极板与所述第一节点耦接；

    所述存储电容器被配置为，存储所述第一节点的电位。
11. 根据权利要求1～10中任一项所述的像素电路，还包括：

    第一发光控制子电路，与使能信号端、所述第一电压信号端和所述第二节点耦接；

    第二发光控制子电路，与所述使能信号端、所述第三节点和第四节点耦接；

    所述第一发光控制子电路和所述第二发光控制子电路被配置为，在所述使能信号端提供的使能信号的控制下，与所述驱动子电路配合形成所述第一电压信号端与所述第四节点之间的通路，以驱动发光器件发光。
12. 根据权利要求10所述的像素电路，其中，所述第一发光控制子电路包括第五晶体管，所述第二发光控制子电路包括第六晶体管；

    所述第五晶体管的控制极与所述使能信号端耦接，所述第五晶体管的第一极与所述第一电压信号端耦接，所述第五晶体管的第二极与所述第二节点耦接；

    所述第五晶体管被配置为，在所述使能信号端提供的使能信号的控制下，将所述第一电压信号端提供的第一电压信号写入所述第二节点；

    所述第六晶体管的控制极与所述使能信号端耦接，所述第六晶体管的第一极与所述第三节点耦接，所述第六晶体管的第二极与所述第四节点耦接；

    所述第六晶体管被配置为，在所述使能信号端提供的使能信号的控制下，形成所述第三节点与所述第四节点之间的通路。
13. 根据权利要求1～12中任一项所述的像素电路，还包括：

    第一复位子电路，与复位信号端、第一初始信号端和所述第一节点耦接；所述第一复位子电路被配置为，在所述复位信号端提供的复位信号的控制下，将所述第一初始信号端提供的第一初始信号写入所述第一节点；

    第二复位子电路，与第二控制信号端、第二初始信号端和第四节点耦接；所述第二复位子电路被配置为，在所述第二控制信号端提供的第二控制信号的控制下，将所述第二初始信号端提供的第二初始信号写入所述第四节点；

    其中，一个所述电位维持子电路与所述第一节点和所述参考信号端耦接；

    在所述复位信号端的电位处于无效电位的情况下，所述第一节点的电位 和所述参考信号的电位之间的电位差，与所述复位信号的电位与所述第一节点的电位之间的电位差大致相等；

    或，在所述复位信号端的电位和所述第一扫描信号端的电位均处于无效电位的情况下，所述第一节点的电位和所述参考信号的电位之间的电位差，与所述复位信号的电位和所述第一节点的电位之间的电位差、所述第一扫描信号的电位和所述第一节点的电位之间的电位差之和大致相等。
14. 根据权利要求13所述的像素电路，其中，所述第一复位子电路包括第七晶体管；

    所述第七晶体管的控制极与所述复位信号端耦接，所述第七晶体管的第一极与所述第一初始信号端耦接，所述第七晶体管的第二极与所述第一节点耦接；

    所述第七晶体管被配置为，在所述复位信号端提供的复位信号的控制下，将所述第一初始信号端提供的第一初始信号写入所述第一节点。
15. 根据权利要求13或14所述的像素电路，其中，所述第二复位子电路包括第八晶体管；

    所述第八晶体管的控制极与所述第二控制信号端耦接，所述第八晶体管的第一极与所述第二初始信号端耦接，所述第八晶体管的第二极与所述第四节点耦接；

    所述第八晶体管被配置为，在所述第二控制信号端提供的所述第二控制信号的控制下，将所述第二初始信号端提供的第二初始信号写入所述第四节点。
16. 根据权利要求13～15中任一项所述的像素电路，其中，

    所述复位信号端复用为所述第二控制信号端，所述第二控制信号为复位信号；或者，

    第二扫描信号端复用为所述第二控制信号端，所述第二控制信号为第二扫描信号。
17. 根据权利要求13～16中任一项所述的像素电路，其中，所述第一初始化信号端复用为所述参考信号端，与至少一个所述电位维持子电路耦接；和/或，

    所述第二初始化信号端复用为所述参考信号端，与至少一个所述电位维持子电路耦接。
18. 一种像素电路的驱动方法，其中，所述像素电路包括：

    数据写入子电路，至少与第一电压信号端、数据信号端、第一扫描信号端和第一节点耦接；所述数据写入子电路被配置为，至少在所述第一扫描信号端提供的第一扫描信号的控制下，将所述数据信号端提供的数据信号写入所述第一节点；

    驱动子电路，与所述第一节点、第二节点和第三节点耦接；所述驱动子电路被配置为，在所述第一节点的电位的控制下，形成所述第二节点与所述第三节点之间的通路；

    至少一个电位维持子电路，一个所述电位维持子电路与一个电路节点和参考信号端耦接；所述电位维持子电路被配置为，通过所述参考信号端提供的参考信号，维持该电路节点的电位；其中，所述电路节点为所述第一节点、所述第二节点和所述第三节点中的任一个；

    在一帧周期内至少包括写入阶段和发光阶段；所述驱动方法，包括：

    在所述写入阶段，所述数据写入子电路将所述数据信号写入所述第一节点；

    在所述发光阶段，所述驱动子电路形成所述第二节点与所述第三节点之间的通路，并在所述第二节点与所述第一电压信号端连通时，驱动发光器件发光；

    在一个所述电位维持子电路与所述第一节点耦接的情况下，至少在所述发光阶段，所述电位维持子电路通过所述参考信号端提供的参考信号，维持所述第一节点的电位。
19. 一种显示面板，包括：

    衬底基板；

    位于所述衬底基板上的多条数据线、多条栅线、以及由所述多条数据线和所述多条栅线限定出的多个像素区域；

    其中，每个像素区域内包括如权利要求1～17中任一项所述的像素电路，所述像素电路至少包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管和存储电容器。
20. 根据权利要求19所述的显示面板，其中，包括：

    自远离所述衬底基板的方向依次设置的半导体层、第一导电层、第二导电层、第三导电层和第四导电层；其中，

    所述半导体层包括所述像素电路中多个晶体管的有源层；

    所述第一导电层包括第一扫描信号线、第二扫描信号线、使能信号线和所述多个晶体管的控制极；

    所述第一扫描信号线、所述第二扫描信号线所和所述使能信号线沿第一方向延伸。
21. 根据权利要求20所述的显示面板，其中，所述第一导电层包括第一导电图案和第二导电图案，其中，所述第一导电图案作为所述第三晶体管的控制极，所述第一导电图案与所述第二扫描信号线为相互连接的一体结构；所述第二导电图案作为所述第四晶体管的控制极，所述第二导电图案与所述第一扫描信号线为相互连接的一体结构。
22. 根据权利要求20或21所述的显示面板，其中，所述第一导电层包括第一导电图案和第三导电图案，其中，所述第一导电图案作为所述第三晶体管的控制极；所述第三导电图案作为所述第八晶体管的控制极；

    所述第一导电图案、所述第三导电图案、以及所述第一扫描信号线为相互连接的一体结构。
23. 根据权利要求20～22中任一项所述的显示面板，其中，

    所述第一导电层还包括所述存储电容器的第二极板和第四导电图案；其中，所述第二极板复用为第二晶体管的控制极；所述第四导电图案作为所述第一晶体管的控制极，并且所述第四导电图案沿第一方向延伸；所述第四导电图案与所述第二极板为相互连接的一体结构。
24. 根据权利要求20～23中任一项所述的显示面板，其中，

    所述第一导电层还包括第五导电图案和第六导电图案，其中，所述第五导电图案作为第五晶体管的控制极；所述第六导电图案作为第六晶体管的控制极；

    所述第五导电图案、所述第六导电图案、以及所述使能信号线为相互连接的一体结构。
25. 根据权利要求20～24中任一项所述的显示面板，其中，

    所述第四导电层包括第一电压信号线、数据线和参考信号线，所述第一电压信号线、所述数据线和所述参考信号线沿第二方向延伸，所述第一方向与所述第二方向相互交叉；

    所述第一电压信号线在所述衬底基板上的正投影，分别与所述第二晶体管的控制极和所述第五晶体管的控制极在所述衬底基板上的正投影至少部分交叠。
26. 根据权利要求25所述的显示面板，其中，

    所述像素电路包括两个所述第一晶体管，两个所述第一晶体管的相同信号极与所述参考信号端耦接，两个所述第一晶体管的控制极均与所述第一节 点耦接；

    所述参考信号线在所述衬底基板上的正投影，与两个所述第一晶体管中的一个晶体管的控制极在所述衬底基板上的正投影至少部分交叠；

    所述数据线包括第一主体部和第二主体部，均沿所述第二方向延伸；部分所述第二主体部沿所述第一方向弯折并与所述第一主体部耦接；所述第一主体部在所述衬底基板上的正投影与所述两个第一晶体管中的另一个晶体管的控制极在所述衬底基板上的正投影至少部分交叠，所述第二主体部在所述衬底基板上的正投影与所述第三晶体管的控制极在所述衬底基板上的正投影至少部分交叠；

    与同一列像素电路连接的参考信号线和第一电压信号线，分别位于数据线的两侧。
27. 一种显示装置，包括如权利要求19～26中任一项所述的显示面板。